TRABAJO DE: CIRCUITOS DIGITALES AVANZADOS

TEMA:
CIRCUITOS SECUENCIALES REALIZADO POR: CHRISTIAN ALVAREZ MIGUEL CAJAS CRISITAN GRANDA DIEGO ANGULO

CIRCUITOS SECUENCIALES
Es un circuito con memoria.

La memoria forma el estado del circuito.

Las salidas son funcin de las entradas y del estado interno. La metodologa mas comn de diseo es la sncrona, en la cual todos los elementos de memoria son controlados por un reloj global y los datos son muestreados y almacenados en el flanco ascendente o descendente de la seal del reloj. Esta metodologa permite separar los elementos de almacenamiento en un diseo grande, simplificando las tareas de diseo y testing.

Una FPGA esta compuesta por una matriz de bloques lgicos configurables CLB, rodeada por un anillo de bloques de E/S, adems contiene bloques de memoria, generadores de reloj, bferes tri-estado, etc. Un bloque CLB tpico contiene dos o ms generadores de funciones denominados LUT, adems de multiplexores programables, y biestables. La operacin del sistema depende de una secuencia de transferencias en tres registros: sumadores, memorias y otras unidades funcionales. El sistema esta descrito en trminos de elementos lgicos tales como compuertas lgicas, biestables, y sus interconexiones. La prueba de los circuitos secuenciales es ms fcil que la de los circuitos combinacionales.

DISEO DE SISTEMA SECUENCIAL

Registro de Estado: coleccin de D FFs controlados por la misma seal.

Lgica de Siguiente Estado: lgica combinacional que utiliza la entrada externa y el estado interno para determinar el nuevo valor del registro.
Lgica de Salida: lgica combinacional que genera la seal de salida. Clave del diseo: separar la parte de memoria del resto del sistema.

PASOS PARA REALIZAR UN CIRCUITO SECUENCIAL

Secuencia a seguir o diagrama de estados. Eleccin del tipo de FF a utilizar en el montaje. Tabla de estados (estado actual vs estado siguiente). Mapas de karnaugh para simplificar las expresiones. Implementacin del circuito.

MXIMA FRECUENCIA DE OPERACIN

El sistema secuencial est caracterizado por fmax, que es la mxima frecuencia de reloj con la que se puede trabajar.
Su inversa, Tclk, es el tiempo entre dos flancos de reloj.

XST reporta fmax despus de sintetizar el circuito.

ISE permite que le especifiquemos la frecuencia de operacin.

Xilinx va a intentar satisfacer estos requerimientos y luego en el Design Summary podemos ver si fueron o no alcanzados.

MXIMA FRECUENCIA DE OPERACIN

DESARROLLO DE CDIGO
La clave del diseo es separar los elementos de memoria. Los bloques de la lgica del siguiente estado y lgica de salida son combinacionales. Segn las caractersticas de la lgica del siguiente estado, podemos caracterizar a los circuitos secuenciales

DETECCIN DE FLANCO
Sirve para que un proceso slo se ejecute en determinados flancos de reloj de una o varias seales de entrada. Se indica en la lista de sensibilidad de un proceso mediante un prefijo a la seal:

El prefijo posedge detecta el flanco de subida

El prefijo negedge detecta el flanco de bajada

FLIP-FLOP D (D FF)
Es el elemento de estado ms elemental en un circuito secuencial. Funcionamiento: El valor de la seal d es muestreado en el flanco ascendente de la seal clk y almacenado en el FF. Tambin puede tener una seal asncrona reset. Un D FF permite almacenar un bit. Una coleccin de DFF pueden agruparse para almacenar varios bits: esta coleccin se llama registro.

COMPORTAMIENTO DE LAS ASIGNACIONES NO BLOQUEANTES

El always block es pensado como un hardware que se ejecutar en una unidad de tiempo. Al activarse el always block se evalan todas las asignaciones no bloqueantes en paralelo, al finalizar el always block se asignan esos valores a todas las variables del lado izquierdo.

MDULO DISP_MUX
Para reducir el nmero de patitas de E/S, los cuatro displays de 7 segmentos comparten las 8 seales para iluminar los segmentos. Para poder iluminar los LEDs se necesita un circuito que multiplexe las seales en el tiempo, y cuya velocidad de refresco sea suficientemente alta como para que el ojo humano no perciba la multiplexacin.

El mdulo disp_mux est basado en un contador mdulo 218. Los dos bits mas altos del contador se usan para habilitar cada uno de los LEDs. (es decir, 00 habilitan LED0, 01 habilitan LED1, etc).
Como el reloj de la FPGA funciona a 50 MHz, la frecuencia de refresco de cada LED es de 800 Hz.

MDULO DISP_MUX

Tipos de circuitos secuenciales

Segn que tan compleja es la lgica del prximo estado. Regulares: Las transiciones de estados muestran un patron regular, como un contador. La lgica del prximo estado se construye principalmente con un componente combi nacional de RTL \pre-diseado" como un sumador. Finite State Machine: Las transiciones entre estados no exhiben un patron

regular. La lgica del prximo estado se construyen con FSMs.

Finite State Machine con Datapath: combina los dos tipos anteriores de sistemas secuenciales, es decir, esta compuesto por dos partes:

FSM: llamado \control path" es el encargado de examinar las entradas

externas y de generar las seales para el funcionamiento de los Circuitos secuenciales regulares: llamado \data path".

Se usa para implementar un algoritmo con la metodologa RTL, que describe

FSM: MQUINA DE ESTADO FINITA

Se usa para modelar un sistema que transita por un nmero finito de estados internos. A diferencia de los sistemas secuenciales regulares, las transiciones de estado no exhiben

un patrn repetitivo, y por lo tanto no pueden ser

construidos con componentes standard sino que debe ser lgica ad-hoc. Es decir, la diferencia fundamental reside en la lgica de siguiente estado.

FSM
Se representa mediante Diagramas de Estado (State Diagram) o bien mediante ASM (Algorithmic State Machine Chart). En cualquier caso, la implementacin es como en el caso de los circuitos secuenciales regulares: se separa el registro de estado y se realiza la logica combinatoria para la funcin del estado siguiente y la salida.

MQUINAS DE ESTADO
Mquina de Moore es aquella FSM donde las salidas son solo funcin del estado Mquina de Mealy es aquella FSM donde las salidas son funcin del estado y de la

entrada externa.
Ambas mquinas solo difieren en la funcin de salida. Una FSM compleja puede contener los dos tipos de salidas.

DETECTOR DE FLANCO MOORE Y MEALY

DIFERENCIAS ENTRE MOORE Y MEALY

Entre ambos modelos Mealy tiene menos estados El modelo de Mealy tiene disponible la salida un ciclo antes que Moore El problema es que los defasajes de las entradas pasan a las salidascosa que no seria un problema si las salidas del sistema son entradas a otro sistema secuencial sncrono que muestrea la seal con el mismo clk. Sin embargo. Usamos Moore.