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1 oh | ‘ T a ‘congo 100 ®) Fig. 7-16 - Formas de onda para um contador assincrono de ts bits iustrando os efeitos dos atrasos de propagacio dos FFs para dife- renles frequéncias dos pulsos de entrada,As formas de onda na Fig. 7-16(b) mostram 0 que acon- tece se os pulsos de entrada ocorrerem a cada 100 ns. No- vamente, cada saida de FF responde 50 ns depois da tran- sigdo de 'I para 0 na sua entrada CLK (note a mudanga na escala de tempo). De particular interesse é a situacto pos a borda de descida do quarto pulso de entrada, onde a saida C nao vai para ALTO até 150 ns mais tarde, que € 0 mesmo tempo que a saida A vai para ALTO em resposta a0 quinto pulso de entrada, Em outras palavras, a condi- ao C= 1, 0.(contagem 100) nunca aparece, pois a freqliéncia de entrada é muito elevada, Isto poderia cau sar sérios problemas se esta condicio fosse usada para controlar diguma outra opera¢lo em um sistema digital Problemas como este podem ser evitacos se o periodo entre ‘05 pulsos € hem maior do que o atraso de propagacao total do contador, Isto 6, para a operacao apropriada do conta- dor precisamos que Tatocn = NX fp 2 onde N= numero de FFs, Em termos de freqiiéncia de entrada do clock, a mxima freqiéneia que pode ser usada € dada por fet = Wg 0) Por exemplo, suponha que um contador binstio assinerono de 4 bits € construido usando o flip-flop J-K 7418112. Tabela 5-2 mostra que 0 7418112 tem fy; = 16.95 24 ns como sendo os atrasos de propagacio do CLK’ para {Q. Para calcular a fe. vamos considerar 0 “pior cas0", isto €, usaremos fy 24 ns, de modo que ‘a = 104 MHz four = FX 2408 '° Certamente, conforme o ntimero de FFs no contador aumen: ta, o atraso de propagagao total aumenta, € fx diminui, Por exemplo, um contador assincrono que usa seis FFs 7418112 teri 1 OX Bins ~ 0° MH Assim, contadores assincronos nio Sio titels em freqiién- cias muito alts, especialmente para um grande numero de bits. Um outro problema causado pelos atrasos de propa- gagto em contadores assincronos ocorre quando sta do contador & decodificada, Este problema é discutido na Se 620 7-12. Apesar destes problemas, a simplicidade dos con- tadores assincronos foma-os muito itis em aplicagdes onde sua limitacio de frequiénela nao € critica Fax Questées de Revisio 41. Explique por que o limite maximo de freqaéncia dos: contadores assineronos diminui conforme mais FFs Si0 adicionados 20 contador. 2. Um determinado flip-flop J-K tem fy = 12 ns. Qual € 0 maior médulo que pode ser obtido construin- do-se um contador a partir destes FFs que opere até 10 ME? 205 adores e Registradores 7-6 CONTADORES SINCRONOS Os problemas encontrados nos contadores assineronos so causados pela acumulagao dos atrasos de propagagio dos FFs, Apresentando de outro modo, os FFs nao trocam de estado simultaneamente em sineronia com os pulsos de entrada. Estas limitacdes podem ser superadas com a utili zagio de contadores sincronos ou contadores parale- Jos, nos quis todos os FFs sto disparados simultaneamen- te (em paralelo) pelos pulsos de clock da entrada, Como os pulsos de entrada sao aplicados em todos os FFs, algum, modo deve ser usado para controlar quando um FF comuta e quando ele deve permanecer inalterado pelo pulso de clock. Isto € conseguido pela utilizacio das entradas Je K, esti ilustrado na Fig. 7-17 para um contador sincrono de quatro bits com médulo 16, Se compararmos 0 circuito para este contador sincrono com 0 correspondente assincrono na Fig. 7-1, podemos constatar as seguintes diferenas marcantes: As entradas CLK de todos os FFs esto conectadas jun: tas, de modo que o sinal de entrada do clock é aplicado em cada FF simultaneamente, M Apenas o flip-flop 4, o LSB, tem suas entradas Je Kper manentemente em nivel ALTO. As entradas J ¢ K dos outros FFs sao acionadas por alguma combinagao das saidas dos FFs, WO contador sincrono necesita de mais circuitos do que um contador assincrono, Operagao do Circuito Para este circuito contar apropriadamente numa dada des- Cida do clock, apenas aqueles FFs que comutariam naquela descida deveriam ter = K = | quando a transigao ocoreer ‘amos analisar a seqiiéncia de contagem na Fig, 7-17(b) para ver 0 que isso significa para cada FF A seqiiéncia de contagem mostra que 0 flip-flop A deve trocar de estado em cada descida, Por isso, suas entradas J © K estio permanentemente em ALTO, de modo que ele ‘comutara em cada descida do clock de entraca A seqiigncia de contagem mostra que o flip-flop B deve rmudar de estado em cada descida que ocorrer enquanto A 1. Por exemplo, quando a contagem for 0001, a proxima descida deve comutar B para 0 estado 1; quando a conta- gem for QOL, a proxima descida deve comutar 8 part 0 estado 0, e assim por diante. Esta operacio & conseguida conectundo-se a saida A nas entradas Je K do flip-flop B, de modo que J = K = 1 somente quando A = 1 A seqiiéncia de contagem mostra que o flip-flop C deve mudar de estado em cada descida que ocorrer enquanto A = B= 1. Porexemplo, quando a contagem for 0011, a pro- xima descida deve comutar C para o estado 1; quando a contagem for 0111, a proxima descida deve comutar para © estado 0, ¢ assim por diante, Conectando-se o sinal log co AB nas entradas J ¢ K do flip-flop G, este FF somente comutari quando A= B= 1 Analogamente, podemos constatar que o flip-lop Ddeve comutar em toda descida que ocorrer enquanto A= B= C = 1, Quando a contagem for 0111, a proxima descida deve comular P para 0 estado 1; quando a contagem for L111, a206 Sistemas Digitals Prineipios e Aplicagoes ABC. ———__—_TJ1 @ AB ouK Py cukO | A Khe Envada (a) conaaen] [DT CT BTA 0 {fo;ojojo 1 fjololjo}4 2 |folol1jo 3 jlolo}i}i 4 [fot ]ojo s |fofrlo}s 6 }jolr|i}o 7 |lolstati S {ft }ojojo 9 |{r}olol1 10 |]1]o}1}o a1 {fy folata Tt] 1 foto 13 {fr fafols wa {it fifafo 15 {[y|a{sl4 0 {fo;ojolo ete. (by Fig. 7-17 - Contador sincrono de médulo 16. Ca transicdes dos FFs ocorrem a0 mesmo tempo. proxima descida deve comutar D para o estado 0. Conectando-se o sinal logico ABC nas entradas Je Kdo flip- flop D, este flip-flop comutari somente quando A = B= cL principio basico para a construgio de um contador incrono pode ser enunciado como segue: Cada FF deve ter suas entradas eK conectadas de modo que clas estejam em ALTO somente quando as saidas de todos os FFs de mais baixa ordem esti- verem no estado ALTO. Vantagem dos Contadores Sincronos sobre 08 Assincronos Em um contador paralelo todos os FFs muclario de estado simultaneamente, isto €, todos eles esto sincronizados com, ¥ € disparado pela descida do sinal de clock de entrada, de moclo que todas as a descida dos pulsos de clock de entrada. Logo, ao contri- rio dos contadores assincronos, os atrasos de propagagiio dos FFs nao se acumulam para produzir um atraso geral Em vez disso, 0 tempo de resposta total de um contador sincrono, como o da Fig. 7-17, € 0 tempo que leva unt FE para comutar, mais 0 tempo para o novo nivel légico se propagar através de uma tinica porta AND, para alcancar as entradas Je K. Isto €, para um contador Sincrono, 1,4 do FF + t,4 da porta AND Este atraso total € © mesmo, ndo impostando quantos FFs esto no contador, ¢ ele sera geralmente bem menor do que © obtido em um contador assincrono comt o mesmo nime- ro de FFs. Logo, um contador sincrono pode operar a uma freqdéncia de entrada bem maior. Naturalmente, 0 cigcuito para 0 contador sincrono é mais complexo do que aquele ara 0 contador assincrono. atraso totalCIs Reai jstem dliversos Cls de contadores sincronos tanto na fa- mili l6gica TTL quanto mais comumer i 7418160/162 deciidicos W74LS161/163, 74HC161/163: contadores sineronos de modulo 16 ia CMOS. Alguns dos dispositives fe utilizados sao: 4HC160/162: contadores sincronos EXEMPLO 7- 2 (a) Determine f,,. para o contador da Fig. 7-17(@) se 0 fpy para cada FF € 50 ns € 0 fy para cach porta AND é 20 ns. Compare este valor Com f.,. para um contador assincrono de médulo 16. (b) 0 que deve ser feito para converter es tum que tenha médulo 32% (©) Determine a f,, para 6 cor 32. te contador em ador paralelo de médulo Solucao () O atraso total que deve ser tolerado entre os pulsos de centrada do clock & igual a fy do EF + da porta AND. LOgO, Tey, 2 50 + 20 = 70'ns, *e portanto o contador paralelo tem ~ = 14,3 MHz (contador sincrono) Um contador assincrono de médulo 16 utiliza quatro FFs com fy = 50 ns, LOg0, Jax Pata 0 contador 1 1X 50 ns Sous = 5 Milz (contador assinerono) (b) Um quinto FF deve ser incluido, visto que 2° = 32, A entrada CLK deste FF também é ligada aos pulsos de ida ABCe entrada. Suas entradas Je Ksdo acionadas pela de uma porta AND cujas quatro entradas si D. (©) fay ainda € determinacla como no item (a) independen- mente clo ndmero de FFs no contador paralelo. Logo, ainda € 14,3 MHz. Questies de Revisio 1. Qual é a vantagem de um contador sincrono sobre um| Jor assincrono? Qual é a desvantagem? 2, Quantos dispositivos lGgicos sao necessarios para um| contador paralelo de médulo 64? 3. Que sinal l6gico aciona as entradas Je K do flip-flop| MSB do contador da questiio 27 spre oes de ep das eas Fe KAN.) 207 Contadores e Registradores 7-7 CONTADORES SINCRONOS DECRESCENTES E CRESCENTES/ DECRESCENTES Na Seco 7-4, vimos que um contador assincrono poderia contar de modo decrescente utiizando-se a saida invertida de cada FF para acionar 0 préximo FF do contador. Um contador paralelo decrescente pode ser construido de modo similar, isto &, uilizanclo-se as saidas invertidas de cada FF para acionar as entradas / © K seguintes. Por exemplo, 0 contador crescente paralelo da Fig, 7-17 pode ser convert do para decrescente conectando-se as saidas A, Be T em vez de A, Be C, respectivamente. O contador entaio conta- 14 15,14, 13, 12,...,3,2, 1,0, 15, 14, 13, e assim por diante A Fig. 7-18ta) mostra como fazer um contador erescen- te/decrescente (up/down). A entracla Up/Down controla se as saicas normals ou as invertidlas dos FFs so conectad nas entradas fe K dos sucessivos FFs, Quando Up/Down & mantida em’ALTO, as portas AND 1e 2 sto habilitadas, enquanto as portas 3 € 4 estio desabilitadas (note o inver- sor), Isto permite qe as saidas Ae B, através das pomtas 1 ¢ 2.alcancem as entradas Je K dos FFs Be C: Quando Up/ Down € mantido em nivel BAIXO, as portas AND 1 2 sto, desabilitadas, enquanto as portas AND 3 ¢ 4 sto habilit las. Isto permite que as saidas 4 e B, através das portas 3 € 4, alcancem as entradas Je K dos FFs Be C. As formas de onda na Fig, 7-18(b) ilustram a operacio. Note que para os primeitos cinco pulsos de clock, Up’ Dawn = 1, ¢ a conta- gem é crescente; para os tltimos cinco pulsos, Up/ Down = 0, ea contagem € decrescente. A nomenclatura usada para o sinal de controle (Up. Down) foi escolhida para tornar claro como ele afeta 0 contador. A operacao crescente & ativa em ALTO, © a de- crescente ¢ ativa em nivel BAIXO, EXEMPLO 7-13 Que problemas poderiam ser causados se o sinal Up/ Down udasse de nivel na transigao negativa do clock? Solucao s FFs poderiam operar de modo imprevisivel, visto que alguns deles teriam suas entradas fe Kmudando aproxima- damente no mesmo instante de tempo que a transicao ne- gativa nas suas entradas CLK ocorresse. Entretanto, os efei- tos da mudanga do sinal de controle devem se propagar através de duas portas antes de ara entradas Je K, © portanto € mais provavel que os FFs respondam de modo previsivel aos niveis que estavam anteriormente em Je K antes da descida de CLK 7-8 CONTADORES COM CARGA PARALELA Muitos contadores sincronos (paralelos) que esto disponi- veis como Cls sio projetados para serem carregaveis; em ‘outras palavras, eles podem ser inicializados com qualquer contagem inicial desejada, assincronamente (independen-208 Sistemas Digitals Prinefpios ¢ Aplicagies SI OU os heed oux KK cu ek eK — c1ock a ‘Contager eaB2" {coo cot | 0) Fig. 7-18 - (a) Contador sincrono crescente/decrescente de médulo controle Up/ Down temente do sinal de clock) ou de modo sincrono (na tran- 1 ativa clo sinal de clock), Esta operagao de inicializacao, também é denominada carga paralela do contador. ‘A Fig, 7-19 mostra 0 circuito légico para um contador crescente de ts bits com carga paralela, As entradas J, Ke CIK sao ligadas para a operacdo como contador sincrono crescente. As entradas assincronas de PRESET ¢ CLEAR es- tho ligadas para realizar a carga assincrona, O contador € carregado com qualquer contagem desejada, a qualquer instante, fazendo-se 0 seguinte: 1. Aplique a contagem desejada nas entradas paralelas de dados, P,, Pe Py 2, Aplique um pulso em BAIXO na entrada de CARGA PARALELA (PARALLEL LOAD), PZ. Este procedimento realizar uma transfer dos niveis de P,, P, € P, para os flip-flops Qj, Q; € Oy res- pectivamente (Secio 5-17). Esta transferéncia forgada ocorre sincrona DBcresconte 8. (b) O contador conta de modo crescente quando a entrada de ele conta decrescente quando a entrada de controle = 0. independentemente das entradas J. Ke CLK. O efeito da en- trada CLK seri desabilitado enquanto PL ficar no seu est do ativo em BAIXO, visto que, cada FF teré apenas uma de suas entradas assincronas ativada enquanto PZ = 0, Uma vez que FI retome para ALTO, os FPS podem responder a suas entradas CLK e podem prosseguir a operacao de con- tagem crescente comecando do valor que foi carregado no contador. Por exemplo, digamos que P; = 1, y= 0 Py = 1. En- quanto PL esté em ALTO, estas entradas paralelas de da- ddos nao tém efeito algum. Se pulsos de clock esto presen tes, 0 contador realizaré a operacto normal de contagem crescente. Agora, digamos que PE € pulsado em BAIXO quando 0 contador esta com 010 (isto €, Q, = 0, 2, = Le ©, ~ 0). Este nivel BAIXO em PL produzira nivels em BAIXO na entrada CLR de Q, ¢ nas entradas PRE de Q, € ,, € portanto o contador ir para a contagem 101, inde- pendentemente do que esteja ocorrendo na entrada CLK. &Envade de dads paraees P, Contadores e Registradores 209 a, PRE Reena oa uk curso cn cur 7 tock | | EEL RUG cara parala PL - uw Fig. 7-19 - Contador sincrono com carga paralela assinerona, contagem permanecerd em 101 até que FL seja desativado Getome a ALTO); neste instante, 0 contador prosseguiri a contar os pulsos cke modo crescente a partir ce 101 Esta carga assincrona € usada por muitos Cis de conta- dores, tais como os TTLs 7418190, 7418191, 7418192 € 7415193 e os equivalentes CMOS, 74HC190, 74HCI9L, TAHCI92 e 74HC193. Carga Sincrona Muitos Cs de contadores paralelos uilizam carga sincrona, na qual o contador é carregado na transig2o ativa do mes” mo sinal de clock que é usado para a contagem. O nivel I6gico aplicado na entrada PE determina se a transiclo a vado clock vai carregar 0 contador ou se sera contada como na operacao normal Exemplos de Cls contadores que usam carga sincrona incluem os TTLs 7418160, 7418161, 7418162 ¢ 74LS163 e seus equivalentes CMOS 74HC160, 74HC161, 74HC162 e TAHC163, Questdes de Revisdo 1. O que significa dizer que um contador é carregivel? Descreva a diferenca entre a carga assinerona ea ca ‘ga sincrona. 7-9 0 7418193/HC193 Aig, 7-20 mostra o simbolo lOgico € a desericao das entra- das e saidas do contador 7418193, Este contador pode ser descrito como um contador crescente/decrescente (up/ down) sincrono de médulo 16 com carga paralela € reset assineronos, Vamos agora descrever a funnel de cada en- trada e sai Entradas de Clock CP; € CP © contador vai responder as transiges positivas em uma das entradas de clock. CP, €a entrada de clock para conta- gem crescente. Quando os pulsos 20 aplicados a esta en- trada, 0 contador vai ser incrementado em cada transicao, positiva até a contagem maxima 1111, ¢ depois retorna a (0000 para iniciar a contagem novamente. CP, é a entrada de clock para contagem decrescente. Quando os pulsos io aplicados a esta entrada, 0 contador vai ser decrementado210 Sistemas Digitais Prineiptos e Aplicagdes oe Fs Ta el: cPy Entrada de clock para contagem crescente one omy a ee [pene eee aoe eeecas oo ine ee o— vA Entrada assincrona de reset geral comets ee PU ne me Aaae . oe steno tpt ec ; aad ager wt nc PL oPlcrp| ‘Modo (atwa em BAX) x) xf x) temeawaos — XXL x || Restercee si ener onne HHI H ‘Nao muda e 2 ee HH | 7 | | Contagem decrsscente tb) HiGH~ ALTO L- LOW = BAKO X= Ndoimpora dont cave) | = wansigto postiva () Fig. 7-20 - Contador crescente/decrescente com carga paralela 7418193: (a) simbolo ligico; (b) deserigao das entradas e sais; (e) tabela de sclecta dos modos de oper ‘em cada transi¢ao positiva até a contagem minima 0000, ¢ depois retorna a 1111 para iniciar a contagem novamente. Portanto, apenas uma entrada de clock serd usada patra contagem, enquanto a outra deveri permanecer inativa (mantida em ALTO), Reset Geral (MR) O reset geral (master reset) & uma entrada assinctona e ativa em ALTO que faz com que o contador va para o estado, 0000. A é um reset por nivel, e portanto ele far com que © contador permaneca em 0000 enquanto MR for igual a 1. Ele também tem prioridade sobre fodas as outras entea- das, Entradas de Carga Paralela Pode-se fazer com que os flip-flops do contador armaze- ‘em os niveis logicos presentes nas entradas de dados py ralelas P.a P,, pulsando momentaneamente a entrada de carga paralela PL de ALTO para BAIXO. Esta carga € assincrona ¢ tem prioridade sobre a operacao de contagem, Entretanto, PL nao teri efeto sobre o contador se a entra. da MR estiver em seu estado ativo em ALTO. Saidas do Contador © valor atual da contagem esta sempre presente nas sai dos flip-flops Q.a Q,, onde Q, € 0 ISBe Q,é 0 MSB, "0. (Conesia da Fairchild, uma companhia do grupo Schlumberger.) Saidas de Contagem Terminal As saidas de contagem terminal sio utilizadas quando dois our mais 7418193 s40 conectados como um contador de Viirios estigios para se obter um médulo maior. No modo dle contagem crescente, a saida Te. do contador de mais baixa ordem é conectada na entrada CP, do priximo con- tador de ordem mais alt. No modo de contagem decres cente, a saida Tey do contador de mais baixa ordem € conectada a entrada CR, do préximo contador de ordem mais alta, TC. € a saida de contagem terminal crescente (também chamado de car). Bla € gerada no chip 7415193 utiizan- do a I6gica mostrada na Fig. 7-21(a). Obviamente, 7C. es. ‘ari em BAIXO apenas quando 0 contador estiver no esta. do L111 e CR, estiver em BAIXO. Assim, TC: permanecera em ALTO enquuanto 0 contador estiver contando de 0000 a 1110. Na proxima transicio positiva de CR, 0 contador vai Para o estado 1111, mas TC. nao vai para BAIXO até que CP, retorne a BAIXO. A préxima transicto de CP, faz com que © contador retome a 0000 ¢ TCv vi para ALTO. Estat transigao positiva em 72, ocorre quando o contador vai de 1111 para 0000 e, portanto, pode ser usada para incrementar um segundo 748193, Tey & a saida de contagem terminal decrescente (tam- bem chamada de borrow). Ela é gerada como esta most do na Fig, 7-2). Ela esté normalmente em ALTO e nio vai para BAINO até que 0 contador esteja em 0000 e CP, esteja em BAIXO. A prOxima transicdo positiva em CP, faz com que 0 contador va para o estado 1111 e Tey retornee——_j Tey a.2——___| @ Contadores e Registradores 2u med | 0) Fig. 7-21 - (a) Logica no 7418193 para geragio do sinal TE; (b) ligica para geracao do sinal TC ALTO, Esta transigio positiva em TCp pode ser usada pa dlecrementar im segundo 7ALS193, EXEMPLO 7-14 Fig. 7-22(a), onde um 74LS configurado como um contador crescente. As entradas de dados paralelos es- Go permanentemente conectadas a 1011, ¢ as formas de onda das entradas CR, PE © MR podem ser vistas na Fig 2(b). Considere que o contador est nicialmente em 0, determine as formas de onda das saidas do contador Solugio Iniciaimente (em &) os flip-flops do contador estio todos em BAINO. Isto faz com que 7 esteja em ALTO. Imedi- atameate antes do instante 4, a entrada PL € pulsada em Ato 1 elie 2 | Ss 7aLsts0 Tey eh ryt] wR a, ds Oy oy fa) ° 73 | PL LT ] | i 3 ot (vse) ile] i Grae + o Li | a I | oo | ! | To | | ; wh ow & & bey & & te (b) Fig. 7-22 - Exemplo 7-14212 Sistemas Digitais Principios e Aplicagies BAIXO. Isso faz. com que © contador seja imediatamente carregado com 1011, produzindo Q, = 1, Q = 0, Q= Le Q, = 1. No instante 4, a entrada CP, fa7 uma’ transicao Positiva, mas o contador nao responde esta transicao pois PL Em ty fy, f © f 0 contador é FL ainda esta ativo. incrementado a cada transi¢ao positiva de CP,. Ap6s a tran- igo positiva em f, 0 contador esté em L111, mas Tv nao vai para BAIXO até que CP, vit para BAIXO em f, Quando a proxima transicao positiva ocorrer em f, 0 contador ini para 0000, e TCc retornari a ALTO. © contador sera incrementado em resposta as transig6es positivas em f, € &. A transicao positiva em fy nao tera efei- to algum, porque MR vai para ALTO antes do instante fy € permanece ativo em fy. Isto coloca todos os flip-flops em 0 © se sobrepoe ao sina CP, EXEMPLO 7-15 A Fig. 7-23(a) mostra um 7415193 configurado como um contador decrescente. As entradas paralelas de dados estio permanentemente conectadas em O11, e as formas de onda de GP, € PE esti mostradas na Fig. 7-23(b). Considere que PL o © contador esta inicialmente em 0000 e determine as for- mas de ondas das saidas, Solucio Em f, todas as saidas esto em BAIXO € CP, esta em BAI- XO. Estas condigdes produzem TEp = 0. Antes def, a entrada PL € pulsada para BAIXO, Isto imediatamente co- loca o contador em 0111 e, portanto, faz com que TCp vi 31 ALTO. A transicao positiva de GP, em f, nfo tera efei- to sobre o contador, uma vez que PL ainda esti ativo, 0 ‘contador responder as transicdes positivas de f até @ Ser decrementado para 0000 em f TE ndo vai para BAIXO até f, quando CP, vai para BAIXO, Em fy teansigdo posi- tiva de CP, faz.com que o contador vi para 1111 e também com que To retorne a ALTO. Contador de Médulo Variayel Utilizando 0 7418193 Contadores que permitem carga paralela podem ser conectadlos para se obterem médulos diferentes sem a ne- cessidade de usar citcuitos Iégicos adicionais. Demonstra- hetedetor ory 1b. Sir 74LS199 D> Te. MR Q, QQ, Q) @ ea eed ee Pee ede fee eeleel gee lee ; | | a ULY Q, OFT T T Ao | 9, | | o4 | 2, ° Tp - Gee a re Gree a inci ro) Fig. 7-23 - Exemplo 715.remos esta afirmacio para 0 74LS193 usando o circuito da Fig. 7-24(a), Neste caso, 0 7418193 é usado como um con- tador decrescente com suas entradas de carga paralela pe anentemente conectadas a 0101 (5). Observe que a's da TC esti conectada a entrada PL Iniciaremos nossa andlise presumindo que o contador esti no estado 0101 no instante f. Veja na Fig. 7-24(b) as for- ras de onda dos sinais do contador. (© contador sera decrementado nas transicoes positivas de CP, nos instantes de 4 até t, Em 1, 0 contador esti. no estado 0000. Quando CP, vai para BAIXO em f, ele forca Te» a it para BAIXO. Isto imediatamente ativa’a entrada FI © coloca 0 contador de volta ao estado 0101, Observe que TC», permanece em BAIXO por um pequeno interva- lo, pois uma vez que as saicas do contador vao para 0101 em resposta a PL = 0, a condicao necessiria para manter Te» = 0 € semovida, Portanto, existe apenas um pulso estreito em TE Esta mesma seqiiéncia € repetida nos instantes & até 4, ‘em intervalos jguais dai em diante. Se examinarmos a for mma de onda de Q,, veremos que ela passa por um ciclo com- pletoa cada cinco ciclos de CR, Por exemplo, existem cinco 213 Contadores ¢ Registradores ciclos ce clock entre a transigio positiva de Q, em fe a transigio positiva de Q, em f,. Logo, a freqlincia da forma de onda de Q; é um quinto da freqiéncia do clock Este arranjo possui uma peculiaridade que vocé pode ter notadlo: ele conta seis diferentes estados 6, 4, 3, 2,1, 0) @ apesar disto, divide a freqiléncia por cinco. Isio € devido & forma incomum pela qual 6 contador retorna a0 estado 5 1no meio do ciclo de clock. Logo, a operagio deste cont dor viola nossa regra geral de que o ntimero de estados ea razio de divisio de freqiiéncia sio iguais, Uma vez que este Lipo de arranjo € usado principalmente para divisto de fre- quéncia, ignoraremos a seqéncia de contagem e diremos que este contador possus médulo igual a 5, uma vez que ele divide a frequéncia do clock por 5. 10 € coincidencia que a raza de di igual a0 mimero aplicado as entrada = 5). De fato, podemos variar a divisio de freqlgncia alteran- do 0s niveis ldgicos aplicados a entrada paralela ce dados ‘Um cireuito divisor de fregiiéncla vartavel pode ser fa- cilmente implementado conectando-se chaves as entricas paralelas de dadios do circuito da Fig. 7-24, As chaves po- dem ser colocadas em um valor igual ao nuimero pelo qual 1 PL Y ory 2 Pe ro. tn 7aL8193 ani ee ie a Jaa, o Salida t= 15 @ | | | om ot fF LG Lf a ot a 1 [| Q, I ° | | pat te tt ca | ene ie & Fae % ho contador é comaio} © Fig. 7-24 - (a) 7415193 configurado como um contador de médulo 5; (b) formas de ondaat Sistem: Digitais Prinefpias e Aplicagdes desejamos dividir a freqii@neia, Observe que se deve tomar Cuidado para escolher a saida Q apropriada, dependendo do valor pelo qual desejamos diviclir a frequen Contador com Varios Estigios Como afirmamos a Cn € Tee sto Jos como dois conta- ieriormente, as saidas usadas quando dois ou mais 741.8193 sto conecta um contador de varios estagios. Na Fig. 7 dotes esto conectados com um contador crescente/ecres- cente de dois estigios, o que efetivamente aumenta o inter- valo maximo de contagem crescente para 0 —> 255 e 0 in tervalo de contagem dlecrescente para 255 — 0. O bloco a cesquerda € 0 estigio de baixa ordem e & disparado por uma ou outra das entradas de clock. As saidas T\: ¢ TC» deste estigio estao conectadas as entradas de clock do estagio de alta ordem, Observe o uso de uma entrada comum Load € de uma entrada comum Reset. Observe também que as entradas paralelas de dados do estigio de alta orcem sto denominadas P,P.P.P,, ¢ as saidas desse estigio estao de- nominadas Q,0,0,0.. Um ntimero de 8 bits pode ser colo: cado em um contador de 8 bits, ¢ pocemos incrementi-lo ou decrementi-lo a partir da contagem inicial, © valor da contagem em qualquer instante aparece nas saidas Q,-Q. Questies de Revisio 1. Descreva a funcao das entradas PZ ¢ Py a P. | 2. Descreva a funcio da entrada MR. 3. Verdadeiro ou falso: 0 7418193 nao pode ser carrega- do enquanto MR esta ativo. 4. Que niveis logicos devem estar presentes em CP,, PL Mk para que 0 7418193 conte pulsos que aparecam, na entrada CP? 5. Qual seria o intervalo maximo de contagem para um Contador de quatro estgios feito a partir de Cls 7415193? 7-10 MAIS SOBRE A NOTAGAO DE, DEPENDENCIA IEEE/ANSI* Podiemos aprender mais sobre a notacio de dependéncia, que € uma parte tio importante da nova simbologia IEEE ANSI, através do exame do simbolo utiizado para o CL TALSI93, que pode ser visto na Fig. 7-26. Cada tipo de Cl «que examinarmos que utilizar esta nova simbologia vai ajul- lo a melhor compreendé-la e prepari-lo para uma utliza- 10 mais intensa destes simbolos no futuro. Mais uma vez, devemos lembrar que apenas as denomi- rages que esti0 no interior do simbolo Sto especificadas el norma IFEF/ANSI. Os nomes que estio do lado de fora do simbolo nao fazem parte do padrio, e, na verdade, eles variam de um labricante de circuito integrado (CD para out, Parte da notagio utlizada na Fig, 7-26 jé deve ser tami liar para vocé. O contomo do simbolo esti dividido em um bloco de controle comum, que afeta todos os flip-flops do contador, ¢ quatro retingulos estreitos que representam os flip-flops individuais. © nimero entre parénteses, dentro de cada retangulo que representa um flip-flop, expressa seu peso no contador. O nome CTR DIVI6 significa que este dlispositivo, quando funciona normalmente, & um contador (CTR) com 16 estados Gsto &, um divisor por 16). A entra MR do bloco de controle comum tem a notacao “CT = 0 para indicar que 0 contador ira para zet0 quando MR esti ver em ALTO. Dependéncia de Controle (C) A letra C no nome de uma entrada indica que esta entrada controfa a entrada cle dados para o elemento armazenador (isto é, um flip-flop). Usualmente, C € utilizado para entra: das que controlam a entrada de dados em um flip-flop na sua transicao de disparo. Verificamos isto quando estuda- PoP: PoPa Pe Ps Po Pr ead t 1 JL PL PoP: PaPj] PL oPy Tey , a Clock up A. oP ai aa estos oo i raisiea — 7418108 = as Clock down EP : VA___00;0204| WR 20,0205 pet I 8,9, 0205, 240500, Estégio do Saoaen bs.: A entrada reset tem priovdade sobre as entradas Load e as entradas de clock. ‘entrada Load tem priovidade sobre as entradas de clock Fig. 7-25 - Dois 74LS193s conectadios em um arranjo de dois estigios para estender 0 intervalo 1 imo de contagem,Bloco de GIRS [+ sum var forS Fy 2 ToT #15 Tey er roe t Pe ker ooT ae SIos Eo} (@) (4) (@) Fig. 7-26 - Simbolo IEEE/ANSI para o C1 7ALS193, ‘mox os simbolos IEEE/ANSI para Bip-flops no Cap. 5, Na Fig. 7-26, C € utilizado para a entrada de carga paralela PZ, uma vez que esta controla a entrada de dados nos quatro flip-flops do contador. Especificamente, a denominacao C3 indica que esta entrada controlari qualquer outra entrada que possua o cligito 3 como um prefixo em seu nome. Nes- Te caso, isto inclui as entradas P, P,, Pe P,, uma vex que Codas elas tém a indicagio 3D (sto'é mostrado apenas no flip-flop superior, e consideramos que ele deve ser 0 mes- :mo para os outros flip-flops). O “D” presente na denomis 0 se refere a “dads Isto significa que quando PE esta em seu estado ativo BAIXO, dados presentes em F,a P, serao armazenados nos flip-flops Q, a Q,. Uma vez que nao ha simbolo indicador £0 por tansicao em PL, esti subentendide que PE afetari as saidas enquanto estiver no seu estado ativo BAL Xo. de dis Sentido de Contagem (+ ou ) As entradas CP, © CP, 0 mostradas na Fig. 7-26 como possuindo duas denominagd uradas porque elas pos- suem varios efeitos internos distintos. Vamos considerar primeiro a denominacao superior. Esta € 2+ para a entrada P,..O sinal de mais +) indica que uma transigio positiva nesta entrada vai incrementar 0 contador de 1; em outras palavras, vai fazer com que o contador conte de modo cres- cente. Do mesmo modo, a denominacao superior para a entrada CP, possui um sinal de menos (—) para mostrar que cesta entrada decrementa o contador de 1; em outras pala vvras, vai causar uma contagem decrescente. O significado dos digitos na frente dos sinais de mais e menos seri expli- cado nos parigrafos seguintes. Dependéncia AND (G) A letra G na denominagio para uma entrada representa uma dependéncis AND. Isto significa que € feita uma operacao, AND com uma entrada designada por G seguido por um digito, € qualquer outra entrada ou saida que tenha este mesmo digito como um prefixo da sua denominacao. Na Fig. 7-26 vemos que a designagio inferior para a entrada CP, € G1. Isto significa que uma operagao AND ¢ interna- 215 Contadres e Registradores mente feta com CP, ¢ com qualquer entrada ou saida que tenha um 1 na sua denominacio. A denominacio superior para CP, é 1, ¢, portanto, deve haver uma dependencia AND enire CR, © CP. Espocificamente, esta dependéncia [AND nos diz que CR, deve estar em ALTO para que CP, poss realizar sua funeio dle contagem decrescente A designacao inferior para CP, € G2. Isto significa que existe uma dependéncia AND entee CP, e qualer entra «lau saida que tenha um 2a stia denominaio, Por exem- plo, a denominagio superior para CR, € 2+, que nos diz que CP, deve estar em ALTO para que GP, possa realizar sua funeio de contagem crescent. ‘Vamos agora observar a designacio part a Fla é 2CT'= 0. Fla inclui um 2 em sta designacao, indican- dlo que existe uma dependéncia AND com CP,, Na verde de, como ele é um 2, a dependéncia AND é com CPs. Entio, a denominagao para TC nos diz que ele iri para o estado ativo em nivel BAIXO quando €Pe estiver em BAIXO eo contador for igual a zero (C= 0). De modo ida TE, semelhante, a designagio para TC, nos diz que ele iri para seu estado ativo em nivel BAIXO quando CPy estiver em BAIXO ea contagem for igual a 15 (CT = 15 5) Questies de Revisio 1. Explique o significado da dependéncia de controle e da dependéncia AND. 2, Dé o significado das seguintes designacdes de entrada, @ +) G4 C5 @ 5D 7-11 DECODIFICANDO UM CONTADOR Contadores digitais sao geralmente unilizaclos em aplicagoes onde a contagem representada pelo estado dos Mip-tiops deve ser de algum modo determinada ou visualizada, Uma das maneiras mais simples de visualizar 0 contetilo de um, contador & apenas conectar a saida de cada flip-flop a um LED [veja Fig. 7-5(b)]. Deste modo, os estadlos dos flip-flops sao visivelmente representados pelos LEDs (aceso = 1, apagado = 0), ¢ a contagem pode ser mentalmente deter- minacla pela decodificagao «los estadios binarios dos LEDs. Por exemplo, suponha que este método € usado para um contador BCD e 0s estados dos LEDs s30 apagadlo-aceso- aceso-apagado, respectivamente. Isto representaria 0110, que mentalmente decodificariamos como © decimal 6. Outras combinagoes dos estados dos LEDS representariam as ou- tras contagens possiveis. (© metodo que utiliza LEDs para visualizagio da conta gem toma-se inconvet media que o famanho (at mero de bits) do contador aumenta, porque € muito mais dificil decodificar mentalmente os resultados mostrados. Por esta rizao, seria desefivel desenvolver um meio para ele- tronicamente decodificar 0 contetido de um contador e mostrar os resultados de uma forma que seria imediatamente seconhecida, Existe uma 1270 ainda mais importante para a decoditi- cago eletrOnica do contetido de um contador: em muita aplicagdes nas quais contadores so usidos para controlar a iente216 Sistemas Digitals Prinefpios e Aplicagdes temporizaglo ou o seqienciamento das operagdes automa: ticamente, sem intervengio humana. Por exemplo, a opera ‘Glo de um certo sistem poderia ser iniciada quando 0 con- ador atingisse © estado 101100 (contagem de 44,.). Um cir cuito légico pode ser usado para decodlificar ou para detec tar quando esta contagem em particular estiver presente € centio iniciar a operagio. Muitas operagdes tém que ser con twoladas desta maneira em um sistema digital. Obviamente, 3 Intervenclo humana neste processo seria indesefivel, a no ser que 0 sistema fosse extremamente lento, Decodificagao Ativa em ALTO Um contador de modulo X possui Xestados diferentes. Cada estado € uma seqiléncia particular de Os © 1s armazenados nos flip-flops do contador. Uma malha de decodificagio & um circuito logico que gera X saidas diferentes, cada uma das quais detecta (decodifica) a presenga de um estado particular do contador. As saidas do decodificador podem ser projetadas para produzir um nivel ALTO ou BAIXO quando a deteccio ocorrer, Um decodificador ativo em ALTO produz saidas em ALTO para indicar a detecgao. A Fig. 7-27 mostra um circuito decodificador ativo em ALTO para um contador de médulo 8. O decodificador consiste fem oito portas AND de trés entradas. Cada porta AND pro- duz um nivel ALTO para um estado particular do contador. Por exemplo, a porta AND 0 tem em suas entradas saidas dos flip-flops C, B e A. Entao, sua saida estara em BAIXO chirante todo o tempo, exceto quando A= B= C 0, isto é, na contagem de 000 (zero). De modo similar, porta AND 5 fem em suas entradas as saidas dos flip-flops G, Bee A, portanto sa sada iri para ALTO apenas quan- do C= 1, B= 06 A= 1, isto € na contagem de 101.6 decimal) O resto das poras AND opera de modo semelhante Le: 8 ifeer 4a J cLock } A0 somente em 000 ] re sean encor } ALTO somente em 010 ome } ALTO somento em or4 oor BA . } A110 sane om 10 } ALt0 somente om 101 } 10 someon 10 } ALTO somente em 111 Fig. 7-27 - Usando portas AND para decodificar um contador de modulo 8.ara as outras comtagens possiveis. Em qualquer instante de Kempo, apenas a said de uma tinica porta AND estar em ALTO, aquela que esta decodificanco a contagem em par- ticular que esti presente no contador. As formas de onda na Fig, 7-27 mostram isto claramente. As oito saidas das portas AND podem ser usadas part controlar oito LEDs, representando ntimeros decimais de 0 4.7. Apenas um LED estar aceso em cada instante de tem- po, indicando a contagem apropriada. (© decodificador feito com portas AND pode ser estendi- doa contadores com qualquer niimero de estados. © exem- plo a seguir ilustra esta afirmagao. EXEMPLO 7-16 Quantas portas AND sito necessirias para decodificar com pletamente todos 0s estados de um contador binrio de mé- dulo 32? Quais sio as entradas da porta que detecta a con- tagem 21? Solucio Um contaclor cle méxlulo 32 possui 32 estados possiveis. Uma porta AND € necessiria para cada estado, e, portanto, 0 decodificador necessitara de 32 portas AND. Uma vez que 32 = 2°, 0 contador possui cinco flip-flops. Portanto, casa porta teri cinco entradas, uma de cada flip-flop. Para decodificar a contagem de 21 (isto €, 10101,) necessita-se que as entradas da porta AND sejam E, D, € Be A, onde Eo flip-flop mais significativo, Decodificagao Ativa em BAIXO Se usarmos ports NAND no lugar das AND, as saidas do decodificador produzirio normalmente um sinal ALTO, que Contadores e Registradares 217 ir para BAIXO apenas quando o néimero que est sendo decouificado ocorrer. Ambos os tipos ce decodificadores s0, usados, dependendo do tipo de circuitos que estao sendo acionados pelas saidas do decodificador. EXEMPLO 7-17 A Fig, 7-28 mostra uma situacto comum, na qual um conta- dor € usado para gerar uma forma de onda que poderia ser utilizada para controlar dispositivos tais como um motor, uma valvula solendide ou um aquecedos. Um contador de mé- dulo 16 passa por sua sequiéncia de contagem continuamen- te, Cada vez que ele atingir a contagem de 8 (1000), a porta NAND superior produziri uma safda em BAIXO, que colo- ca 0 flip-flop X no estado 1. O flip-flop X permanece em ALTO até que 0 contador atinja o estado 14 (1110); neste instante, a porta NAND inferior decodifica este estado € produz uma saida em BAIXO, que coloca X no estado 0. Entao a sari em ALTO entre as contagens de 8 € M4 para Decodificacdo de um Contador BCD Um contador BCD possui 10 estados, que podem ser decodificados utilizando-se as técnicas descritas anteriormen: te, Decodificadores BCD fornecem 10 saidas que correspon- dem aos dlgitos decimais 0 a 9 representados pelos estados dos flip-flops do contador. Estas 10 safdas podem ser usi- dias para controlar 10 LEDs ¢ fornecer uma indicag2o visu- al, Mais freqiientemente, em vez. de 10 LEDs, um display & utilizado para mostrar ntimeros decimais de 0 a9. Um dis- positive deste tipo é a chamado nixie tube, que contém 10 filamentos muito finos em forma de nimeros colocados uns, sobre 0s outros, As saidlas do decodificador BCD controlam : Er EE a axed) ox oxen ° o Bi wh ob : ; : : t Decoateacto ° ie 1008 i conta oem ‘ie 0 2 000 5 AR Decoxieagso ‘se 1110 t cont ‘en ‘ie fo Fig. 7-28 - Exemplo218 Sistemas Digitals Prine(pias e Aplicagies Pulsos de entrada Contadorsco. = LX pr k fF tr “=— Saidas des tp-ops Unidede ocodtieadoricspia my ry | 4 —— Display ICL [7 de? Segmentos Fig. 7-29 - Coniadores B trada em um tnico display xeralmente 16m sta contagem mos- que filamento deve ser iluminado, Uma nova classe de displays decimais contém sete pequenos segmentos feitos de um material (geralmente LEDs ou displays de cristal quido) que ou emite luz ou reflete a luz ambiente, As sai das do decodificador BCD controlam que segmentos sao iluminados, de modo a produzir um padrio que represente um dos digitos decimais, Entraremos em maiores detalhes sobre estes tipos de decodificadores e displays no Cap. 9. Entretanto, uma vez ‘que contadores BCD e seus decodificadores e displays as- sociados si0 muito comuns, usaremos uma unidade decouificador/dlisplay (vefa Fig. 7-29) para represent cigcuito completo usaco para apresentar 0 contetido de um contador BCD como um digito decim: Questées de Revisi 1. Quantas portas sd necessrias para decodificar com- pletamente um contador de 6 bits? 2. Descreva a porta decodificadora necessdria para pro- uzir uma saida em BAIXO quando um contador de médulo 64 esti na contagem de 23. 7-12 GLITCHES DE DECODIFICAGAO Na Seco 7-5 discutimos ox efeitos dos atrasos de propaga- gio em contadores assincronos, Como foi visto naqutela secito, os atrasos de propagacio acumulados wo limitar a freqiténcia maxima deste tipo de contador. Os atrasos entre as transigdes dos flip-flops podem causar problemas quan- do estivermos decodificanlo um contador assinerono, O problema aparece na forma de glitches de decodificagao, isto é, pulsos estreitos que aparecem nas saidas de algumas Portas decodificadoras. Isto € ilustrado na Fig, 7-30 para um contador assincrono de médulo quatro, As formas cle onda nas saidas de cada flip-flop e de cada porta decodificadora podem ser vistas na figura. Observe 0 atraso de propagacio entre o sinal de clock ¢ a saida Ae aquele existente entre as formas de onda de Ae B. Os glitches em X, © X, sto causados pelo atraso de propag Gio entre as formas de onda Ae B. X, € a saida da porta AND decodificadora para st contagem 00. Esta condicao 00 também ocorre momentaneamente quando © contador vai da contagem 01 para 10, como pode ser visto nas formas de onda. Isto acontece porque B nao pode mudar de esta- 8 sper J, Jer | exo | cuxKO—e SLL 8 Kher ja co Cacao) Contador Je moauo# he 2 Rex oo he se Portas decStlendoras ee ra Fs J cock 0 \ “ | ° Fit, { ° tempera 00 7 7 tempersne 10{ % ; J % ig. 7-30 - As formas de onda nos flip-flops e as formas de onda decodilicadas para um contador assincrono de méxlo 4, mostra: dd glitches nas saidas X; © X, do até que A vi para BAIXO, Esse estado momentineo 00 dura varios nanossegundos (dependendo do f, clo flip-flop 4), mas pode ser detectado pela porta decodificadora caso a tesposta desta porta seja suficientemente ripida. Dai o pulso estreito na saida , Uma situacio similar produz um glitch na saida X;. X; € 0 resultado da decodificacao da condigao 10, que corre mo- mentaneamente quando o contador vai de 11 para 00 em Fesposta a0 quarto pulso de clock, como pode ser visto nas formas de onda. Novamente, isto acontece devido ao atraso na resposta do flip-flop Bapds o sinal Aver ido para BAIXO, Embora esta situacdo esteja ilustrada para um contador de médulo 4, este mesmo tipo de situagio pode ocorrer para qualquer contador por pulsagao, Isto acontece porque este tipo de contador trabalha de acordo com o principio da “re acio em cadeia’, onde cada flip-flop dispara 0 seguinte ¢ assim por diante. Os pulsos estreitos nas saidas decodifica podem ou nao representar um problema, depencendo do modo como 0 contador est sendo usado, Quando 0 con-