Dispositivos Semiconductores

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25 Dispositivos Semiconductores
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66.25 Dispositivos Semiconductores
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+1 )$0 9$%#*+$%10.
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Caso en |nversa:
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91%$ *N$%* )* 5$%%,13#1 Z 10 4"M 91L"1Y* 5$3 )$ 5"*) )* %10,0#135,*
+,3C4,5* #$4* @*)$%10 +1) $%+13 +1 [\K 5$3 )$ 5"*)&
V3 *)#*0 F%15"135,*0 9*0* )$ 4,04$K 91%$ *N$%* )* 5*9*5,+*+
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! 41+,+* L"1 *"413#* )* #130,63 ,3@1%0*K )* >$3* +10,1%#* 01
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66.25 - Dispositivos Semiconductores - 1
o
Cuat. 2011 Clase 2-1
Clase 2
1
- Fsica de semiconductores (I)
11 de Marzo de 2011
Indice de temas:
1. Materiales semiconductores: el silicio y otros
2. Modelo de enlace del silicio (Bond model)
3. Generacion y recombinacion
4. Equilibrio termico
5. Semiconductor intrnseco
6. Dopaje; semiconductor extrnseco
Lectura recomendada:
Libro de Pedro Julian, Cap. 2, 2.1-2.3
1
Esta clase es una adaptacion, realizada por los docentes del curso 66.25 - Dispositivos Semiconductores
- de la FIUBA, de la clase correspondiente preparada por el prof. Jes us A. de Alamo para el curso 6.012
- Microelectronic Devices and Circuits del MIT. Cualquier error debe adjudicarse a la traduccion.
o
Preguntas clave
Como conducen electricidad los semiconductores?
Que es un hueco ?
Cuantos electrones y huecos hay en un semiconduc-
tor en equilibrio termico a una cierta temperatura?
Como se puede manipular la conductividad de un
semiconductor?
o
1. Materiales semiconductores: el silicio y otros
El Si se ubica en la Columna IV de la tabla peri odica:
Estructura electr onica del atomo de Si:
10 electrones interiores (fuertemente ligados: 1S
2
, 2S
2
, 2P
6
)
4 electrones (debilmente ligados, responsables de la
mayora de las propiedades qumicas: 3S
2
, 3P
2
)
o
Estructura cristalina del Silicio:
El silicio es un material cristalino:
ordenamiento at omico de largo rango
Red del Diamante:
los atomos forman un tetraedro, ligados por com-
partir un electron de valencia (enlace covalente)
Cada atomo comparte 8 electrones:
situaci on estable de baja energia
Densidad at omica del Si: 5 10
22
cm
3
o
Otros semiconductores:
Ge, C (forma del diamante), SiGe
GaAs, InP, InGaAs, InGaAsP, ZnSe, CdTe
(en promedio, 4 electrones de valencia por atomo)
Estos atomos o compuestos tienen:
En su capa exterior 4 electrones que ocupan los or-
bitales S y P.
Espacio vacante para 4 electrones en el orbital P de
la capa exterior.
Que pasa si empezamos a poner los atomos cada vez m as
juntos?
- Empiezan a aparecer efectos cuanticos:
Los orbitales externos se transforman y se comparten
entre atomos vecinos.
Los electrones externos pasan a pertenecer a la red
cristalina.
o
Se transforman los niveles de energa permitidos (ocupa-
dos y vacantes) en funcion de la separaci on interat omica:
Todos los s olidos tienen variantes de este comportamiento
de las que depende su conductividad:
o
C omo calculamos c uantos electrones libres n
i
hay por
unidad de volumen [N
o
/cm
3
]?
Multiplicamos:
a) La cantidad de estados de energa permitidos, g
c
(E)
y g
v
(E), y
b) La probabilidad de que estos estados esten ocupados,f(E),
o libres h(E) = 1 f(E)
Pero esto resulta en un calculo muy complicado:
o
C omo obtenemos un modelo m as accesible?
Nos concentramos en lo que nos interesa: conocer la
conductividad del silicio, por ejemplo.
Entonces no nos interesa el detalle de la distribuci on
de los electrones libres; alcanza con conocer n
i
El valor de n
i
puede obtenerse de mediciones experi-
mentales, de c alculos o de curvas:
Planteamos un modelo simplicado, donde todos los elec-
trones libres son iguales y su concentraci on es n
i
.
o
2. Modelo de enlace del silicio (bond model)
Modelo simple aplanado del cristal de Si:
A 0K (-273
o
C):
no hay energa termica para liberar electrones
todas las ligaduras est an ocupadas por electrones com-
prometidos en enlaces covalentes
no hay electrones libres n
i
= 0
o
A temperatura ambiente:
se rompen algunas ligaduras
aparecen electrones libres (carga negativa en movimiento,
1.6 10
19
C)
aparecen huecos libres (carga positiva en movimiento,
1.6 10
19
C)
Los electrones y huecos libres se denominan
portadores: particulas cargadas en movimiento
Cuidado: el diagrama es una simpliaci on!
En el modelo cuantico preciso los electrones y huecos en
un semiconductor son difusos: abarcan varios radios
at omicos y no tienen una posici on denida.
o
Algunas deniciones:
en 66.25, electr on signica electron libre
no nos interesan los electrones internos ni los electrones
de valencia (que los contabilizaremos con los huecos)
se denen:
n concentraci on de electrones(libres) [cm
3
]
p concentraci on de huecos [cm
3
]
o
3. Generaci on y Recombinacion
Generacion = ruptura de un enlace covalente que da
lugar a un electron y un hueco
requiere energia de una fuente termica u optica(u otra
fuente externa)
tasa de generacion:G = G
term
+G
opt
+...[cm
3
s
1
]
en general, la densidad atomica es n, p
G 6= f(n, p)
las fuentes de enlaces a romper son virtualmente
inagotables.
Recombinacion = formaci on de un enlace al unirse un
electron y un hueco
libera energia de forma termica u optica
tasa de recombinacion: R [cm
3
s
1
]
un evento de recombinacion require de 1 electron + 1
hueco
R n p
Los eventos de generaci on y recombinaci on son mas factibles
en las supercies, donde se interrumpe la estructura.
o
4. Equilibrio termico
Equilibrio t
ermico = estado estacionario + ausencia

de fuentes de energia externa
Tasa de generacion en equilibrio termico: G
o
= f(T)
Tasa de recombinacion en equilibrio termico:
R
o
n
o
p
o
En equilibrio termico:
G
o
= R
o
n
o
p
o
= f(T) n
2
i
(T)
Consecuencias importantes:
Para un semiconductor en equilibrio termico el pro-
ducto n
o
p
o
es una constante que solo depende de T!
o
5. Semiconductor intrnseco
Cuantos electrones y huecos hay en un semiconductor
en equilibrio termico a una cierta temperatura?
Dado que la ruptura de un enlace da lugar a un electron
y un hueco:
n
o
= p
o
Ademas:
n
o
p
o
= n
2
i
Entonces:
n
o
= p
o
= n
i
n
i
concentracion intrinseca de portadores [cm
3
]
En Si a 300 K (temp. ambiente): n
i
' 1 10
10
cm
3
Como ya vimos, n
i
es una funcion fuertemente dependi-
ente de la temperatura: T n
i
Nota: un semiconductor intrinseco no necesita ser perfec-

tamente puro [los dopajes N y P pueden compensarse]
o
6. Dopaje: introduccion de atomos externos para ma-
nipular las propiedades electricas del semiconductor
A. Donores: introducen electrones en el semiconductor
(pero no huecos)
Para el Si, atomos del grupo V con 5 electrones de
valencia (As, P, Sb)
o
A temperatura ambiente cada uno de los atomos donores
libera un electr on:
Si la cantidad de atomos donores es mucho mayor que n
i
:
4 electrones del atomo donor participan en los enlaces
El quinto electron queda debilmente ligado y es libre
El sitio donor queda cargado positivamente (carga
ja)
Se dene:
N
d
concentraci on de donores [cm
3
]
o
Si N
d
n
i
, el dopaje es irrelevante n
o
= p
o
= n
i
Si N
d
n
i
, el dopaje controla la concentraci on de
portadores (semiconductor extrinseco):
n
o
= N
d
p
o
=
n
2
i
N
d
Si n
o
p
o
se denomina Semiconductor tipo N
Ejemplo:
N
d
= 10
17
cm
3
n
o
= 10
17
cm
3
, p
o
= 10
3
cm
3
.
En general: N
d
10
15
10
20
cm
3
o
B. Aceptores: introducen huecos en el semiconductor
(pero no electrones)
Para el Si, atomos del grupo III, con 3 electrones de
valencia (B)
Tres electrones qudan ligados con atomos vecinos
A temperatura ambiente queda un sitio vacante
para aceptar un electron
Es decir, cada aceptor libera un hueco que queda libre
para la conducci on
El sitio aceptor queda cargado negativamente (carga
ja)
o
Se dene:
N
a
concentraci on de aceptores [cm
3
]
Si N
a
n
i
, el dopaje es irrelevante: n
o
= p
o
= n
i
Si N
a
n
i
, el dopaje controla la concentracion de
portadores (semiconductor extrinseco):
p
o
= N
a
n
o
=
n
2
i
N
a
Si p
o
n
o
se denomina Semiconductor tipo P
Ejemplo:
N
a
= 10
16
cm
3
p
o
= 10
16
cm
3
, n
o
= 10
4
cm
3
.
En general: N
a
10
15
10
20
cm
3
o
Resumen
En un semiconductor, hay dos tipos de portadores:
electrones y huecos.
Para un dado semiconductor en equilibrio termico
n
o
p
o
es una constante que depende solo de la tem-
peratura:
n
o
p
o
= n
2
i
Para el Si a temperatura ambiente:
n
i
' 10
10
cm
3
Semiconductor intrinseco: semiconductor puro
n
o
= p
o
= n
i
Las concentraciones de portadores pueden ser manip-
ulada mediante la introduccion de dopantes (ato-
mos extra nos seleccionados):
semiconductor tipo n:
n
o
= N
d
, p
o
=
n
2
i
N
d
semiconductor tipo p:
p
o
= N
a
, n
o
=
n
2
i
N
a
66.25 - Dispositivos Semiconductores - 2do Cuat. 2013 Clase 3-1
Clase 3
1
- Fsica de semiconductores (II)
Transporte de Portadores
15 de Marzo de 2013
Contenido:
1. Movimiento termico de portadores
2. Arrastre de portadores
3. Difusion de portadores
Lecturas recomendadas:
Libro de Pedro Julian, Cap. 2, 2.4
Libro Muller, Cap. 1, 1.2
1
Esta clase es una traduccion, realizada por los docentes del curso 66.25 - Dispositivos Semiconduc-
tores - de la FIUBA, de la correspondiente hecha por el prof. Jes us A. de Alamo para el curso 6.012 -
Microelectronic Devices and Circuits del MIT. Cualquier error debe adjudicarse a la traduccion.
Preguntas disparadoras
Cu ales son los fenomenos fsicos que generan el ujo
de corriente en los semiconductores?
Que ocurre con los huecos y los electrones en presen-
cia de un campo electrico?
C omo se comportan los electrones y los huecos en un
semiconductor si su concentraci on no es espacialmente
uniforme?
1. Movimiento termico de portadores
En equilibrio termico los portadores no estan jos en el
espacio:
sufren colisiones con los atomos de Si de la red que
estan vibrando (Movimiento Browniano)
Interactuan electrostaticamente con los atomos dopantes
cargados y entre si
La constante de tiempo caracterstica del movimiento termico
es el tiempo libre medio entre colisiones:
c
tiempo entre colisiones [s]
Entre colisi on y colision los portadores tienen una gran
velocidad:
v
th
velocidad termica [cm/s]
...Pero no van a ning un lado!
Longitud caracterstica del movimiento termico:
Camino libre medio [cm]
= v
th
c
Por ejemplo, para el Si a 300 K:
E
k
=
1
2
m
n
v
2
th
=
3
2
kT
c
' 10
14
10
13
s
v
th
' 10
7
cm/s
' 1 10 nm
Para tener una referencia, en los MOSFETs actuales:
L
g
' 50 nm
Los portadores sufren muchas colisiones dentro de los
dispositivos semiconductores
2. Arrastre de Portadores
Si se aplica un campo electrico sobre el semiconductor:
E campo electrico [V/cm]
Se genera una fuerza neta sobre los portadores
F = qE
Entre colision y colision, los portadores se aceleran de
acuerdo con la direcci on del campo:
v(t) = at =
qE
m
n
t para los electrones
v(t) =
qE
m
p
t para los huecos
Pero la velocidad se modica aleatoriamente cada
c
(en
promedio):
Siendo la velocidad media en la direccion del campo:
v = v
d
=
qE
2m
n,p
c
=
q
c
2m
n,p
E
Esta es llamada velocidad de arrastre [cm/s].
Denimos:
n,p
=
q
c
2m
n,p
movilidad [cm
2
/V s]
Luego, para los electrones:
v
dn
=
n
E
y para los huecos:
v
dp
=
p
E
Esta relacion lineal entre v
d
y E es valida dentro de un
rango amplio pero acotado:
y la velocidad de saturaci on depende de la temperatura:
La movilidad es una medida de la facilidad para arrastrar
portadores:
si
c
, mayor tiempo entre colisiones
si m , partcula mas liviana
La movilidad depende del dopaje. Para Si a 300K:
Para un bajo nivel de dopaje, es limitada por coli-
siones con la red
Para medio o alto nivel de dopaje, es limitada por
colisiones con los dopantes
los huecos son mas pesados que los electrones:
para el mismo nivel de dopaje,
n
>
p
La movilidad depende de la temperatura:
Para temperaturas bajas es limitada por colisiones
con la red
Para temperaturas medias o altas es limitada por
colisiones con los dopantes
Corriente de Arrastre
Particulas cargadas que tienen velocidad neta corriente
electrica:
Densidad corriente arrastre:
velocidad arrastre de portadores
concentracion de portadores
carga de los portadores
Corrientes de arrastre :
J
arr
n
= qnv
dn
= qn
n
E
J
arr
p
= qpv
dp
= qp
p
E
Cuidado con los signos:
Corriente total de arrastre:
J
arr
= J
arr
n
+ J
arr
p
= q(n
n
+ p
p
)E
Tiene la apariencia de la Ley de Ohm:
J = E =
E
donde:
conductividad [
1
cm
1
]
resistividad [ cm]
Entonces:
=
1
=
1
q(n
n
+ p
p
)
La resistividad se utiliza comunmente para especicar el
nivel de dopaje.
En un semiconductor tipo N:
n
'
1
qN
d
n
En un semiconductor tipo P:
p
'
1
qN
a
p
Para Si a 300K:
Ejemplo numerico:
Si con N
d
= 3 10
16
cm
3
a 300 K
n
' 1000 cm
2
/V s
n
' 0.21 cm
si se aplica |E| = 1 kV/cm
|v
dn
| ' 10
6
cm/s v
th
|J
arr
n
| ' 4.8 10
3
A/cm
2
tiempo empleado para recorrer L = 0.1 m:
t
d
=
L
v
dn
= 10 ps
Es r apido!
3. Corriente de Difusi on
Difusi on: partculas que se mueven en respuesta a un gradiente
de concentraci on.
Elementos de la Difusion:
un medio material (Cristal de Si)
un gradiente de partculas (huecos y electrones) den-
tro del medio
las colisiones entre las partculas y el medio dispersan
a las partculas en direcciones aleatorias:
sin embargo, el movimiento neto de las partculas
es en direcci on contraria al gradiente
Relaci on fundamental de la Difusion (Primera ley de
Fick):
Flujo de Difusion - gradiente de la concentracion
Flujo numero de partculas cruzando un area por
unidad de tiempo [cm
2
s
1
]
Para electrones:
F
n
= D
n
dn
dx
Para huecos:
F
p
= D
p
dp
dx
D
n
Coeciente de Difusi on de los electrones [cm
2
/s]
D
p
Coeciente de Difusi on de los huecos [cm
2
/s]
D mide la facilidad con la que se difunden los portadores
en respuesta a un gradiente de concentraci on:
D F
dif
.
D esta limitada por las vibraciones de los atomos de Si
de la red y de los dopantes ionizados
Densidad de corriente de Difusion = carga ujo de
la carga
J
dif
n
= qD
n
dn
dx
J
dif
p
= qD
p
dp
dx
Cuidado con los signos:
Valor de las constantes de difusi on
Se asumira que p
i
es la densidad de huecos en la regi on
izquierda de x
r
y p
d
en la derecha para un bloque de silicio
de area A.
Si x =
c
, despues de un tiempo
c
, dedio a su movimiento
aleatorio, la mitad de los huecos de la region izquierda
1
2
p
i
A
c
y la mitad de los huecos de la region derecha
1
2
p
d
A
c
habr an atravesado la la supercie limitada por
x
r
(pues
c
= v
th
c
).
Entonces el ujo de partculas a traves de x
r
es:
F
p
=
1
2
v
th
(p
d
p
i
) =
1
2
c
(p
d
p
i
)
F
p
=
1
2
c
(p
d
p
i
)
c
F
p
=
1
2
2
c
c
(p
d
p
i
)
c
F
p
=

2
c
2
c
dp
dx
=> D
p
=

2
c
2
c
Equivalentemente se puede proceder para hallar D
n
.
Relacion de Einstein
La Fsica fundamental de la Difusion y el arrastre es la
misma: colisiones entre partculas y los atomos del medio
Debe existir una relaci on entre D y .
Tenemos que
D
n,p
=

2
c
2
c
y
n,p
=
q
c
2m
n,p
Por lo tanto si

c
c
= v
th
D
n,p
n,p
=
1
q
m
n,p
v
2
th
Los electrones libres y huecos, cuando el semiconductor no
est a degenerado, cumplen con la estadstica de Boltzman
(que se estudiar a en Fsica III). En el caso unidimensional
planteado:
1
2
m
n,p
v
2
th
=
1
2
kT
Queda entonces la Relacion de Einstein:
D
=
kT
q
En semiconductores:
D
n
n
=
D
p
p
=
kT
q
kT
q
Voltaje termico [V ]
A 300 K:
kT
q
' 25 mV
Por ejemplo: para N
d
= 3 10
16
cm
3
:
n
' 1000 cm
2
/V s D
n
' 25 cm
2
/s
p
' 400 cm
2
/V s D
p
' 10 cm
2
/s
Corriente Total
En general, la corriente puede uir independientemente
por arrastre o Difusi on. Corriente total:
J
n
= J
arr
n
+ J
dif
n
= qn
n
E + qD
n
dn
dx
J
p
= J
arr
p
+ J
dif
p
= qp
p
E qD
p
dp
dx
Y
J
total
= J
n
+ J
p
Principales conclusiones
Los electrones y los huecos en un semiconductor son
cargas moviles cargas portadoras de corriente electrica!
Corriente de arrastre: producida por un campo electrico
J
arr
E
Corriente de Difusion: producida por un gradiente
de concentraci on
J
dif
dn
dx
,
dp
dx
Los portadores se mueven rapido en respuesta a cam-
pos electricos y a gradientes
Las corrientes de Difusion y arrastre son controlables
en los dispositivos modernos
o
Clase 4
1
- Electrostatica de los
semiconductores (I)
Electrost
atica de los semiconductores

en Equilibrio T
ermico
18 de marzo de 2013
Contenido:
1. Semiconductor no-uniformemente dopado en equilib-
rio termico.
2. Aproximacion de cuasi-neutralidad.
3. Relaciones entre (x) y las concentraciones de porta-
dores en equilibrio termico(relaciones de Boltzmann).
4. Regla de los 60mV
Libro de Pedro Julian, Cap. 2, 2.5
Libro de Muller, Cap. 4, 4.1
1
o
Resumen clases anteriores:
En un semiconductor es posible entontrar dos tipos
de portadores: electrones y huecos.
En equilibrio termico la generacion y recombinacion
hacen que n
o
p
o
= n
2
i
; n
i
aumenta con temp.
Al contaminar con ciertos atomos de grupos III o V
con concentraciones N
a
o N
d
se modican n
o
y p
o
.
Si:
N
d
>> n
i
o N
a
>> n
i
n
o
' N
d
o p
o
' N
a
La con. de may. casi no depende de T en este caso.
Existen dos mecanismos predominantes de transporte:
arrastre (drift) o difusi on (difussion).
El arrastre se da cuando existe un campo electrico, por
la velocidad que ganan los portadores entre colisi on y
colisi on durante su movimiento termico:
J
arr
= J
arr
n
+ J
arr
p
= q(n
n
+ p
p
)E
La movilidad decrece con la temperatura a dopajes
bajos y con el dopaje a dopajes altos.
La difusion se da cuando existe un gradiente en la
concentraci on de portadores, que difunden debido a
o
su movimiento termico:
J
dif
= qD
n
dn
dx
qD
p
dp
dx
Existe una relaci on entre las constantes asociadas a
difusi on y arrastre, dada por la relaci on de Einstein:
D
n
n
=
D
p
p
=
kT
q
o
Preguntas disparadoras:
Es posible tener un campo electrico dentro de un
semiconductor en equilibrio termico?
Si hay un gradiente de dopaje en un semiconductor,
cu al es la concentracion de portadores mayoritarios
resultante en equilibrio termico?
o
1. Semiconductor no-uniformemente dopado
en equilibrio termico
Consideremos primero Si tipo N uniformemente dopado
en equilibrio termico:
Tipo N muchos electrones, pocos huecos
nos concentramos en los electrones
n
o
= N
d
independiente de x
N
d
: Carga positiva; n
o
: Carga negativa
Densidad de carga volumetrica [C/cm
3
]:
2
= q(N
d
n
o
) = 0
2
Asummiendo que N
a
y p
o
son despreciables
o
Luego, consideremos un trozo de Si tipo N en equilibrio
termico con una distribucion no-uniforme de dopantes:
Cu al es la concentracion de electrones resultante en equi-
librio termico?
o
Opci
on 1: Un electron por cada atomo donor

n
o
(x) = N
d
(x)
Gradiente de concentracion de electrones:
corriente neta de difusion
no hay equilibrio termico!
o
Opci
on 2: La concentraci on de electrones es espacial-

mente uniforme:
n
o
= n
promed
6= f(x)
Consideremos la densidad espacial de carga:
(x) = q[N
d
(x) n
o
(x)]
3
Si N
d
(x) 6= n
o
(x) (x) 6= 0
campo electrico
corriente de arrastre de electrones
no hay equilibrio termico!
3
Asummiendo que N
a
y p
o
son despreciables
o
Opci
on 3: Exijamos J
n
= 0 en equilibrio termico (y
tambien J
p
= 0 ) en cada x
La difusion equilibra exactamente al arrastre:
J
n
(x) = J
drift
n
(x) + J
diff
n
(x) = 0
Cu al es el n
o
(x) que satisface esta condicion?
En general, luego:
n
o
(x) 6= N
d
(x)
Cu ales son las consecuencias de esto?
o
Densidad de carga espacial
4
:
(x) = q[N
d
(x) n
o
(x)]
4
Asummiendo que N
a
y p
o
son despreciables
o
Campo electrico:
Ecuaci on de Gauss:
dE
dx
=

s
Integramos desde x = 0 hasta x:
E(x) E(0) =
1
s
Z
x
0
(x)dx
o
Potencial electroestatico:
d
dx
= E
Integramos desde x = 0 hasta x:
(x) (0) =
Z
x
0
E(x)dx
s conveniente elegir una referencia: la fsica est a en la
diferencia de potencial, no en su valor absoluto! Elegimos
una referencia arbitraria: (x = 0) =
ref
:
o
Dado N
d
(x), queremos conocer n
o
(x), (x), E(x), y (x).
Ecuaciones que describen este problema:
J
n
= q
n
n
o
E + qD
n
dn
o
dx
= 0
dE
dx
=
q
s
(N
d
n
o
)
Las expresamos en terminos de :
q
n
n
o
d
dx
+ qD
n
dn
o
dx
= 0 (1)
d
2
dx
2
=
q
s
(n
o
N
d
) (2)
Reemplazamos [1] en [2]:
d
2
(ln n
o
)
dx
2
=
q
2
s
kT
(n
o
N
d
) (3)
Una ecuaci on con una inc ognita. Dado N
d
(x), podemos
resolver para n
o
(x) y el resto de las incognitas, pero...
...no existe soluci on analtica para la mayora de las situa-
ciones!
o
2. Aproximaci on de cuasi-neutralidad
d
2
(ln n
o
)
dx
2
=
q
2
s
kT
(n
o
N
d
)
Si N
d
(x) cambia lentamente con x:
n
o
(x) tambien cambia lentamente con x
d
2
(ln n
o
)
dx
2
peque no
= n
o
(x) ' N
d
(x)
n
o
(x) sigue bien a N
d
(x) mnima carga espacial el
semiconductor es cuasi-neutral
La hip otesis de cuasi-neutralidad es valida si:
|
n
o
N
d
n
o
| 1 or |
n
o
N
d
N
d
| 1
o
3. Relaciones entre (x) y las concentraciones
de portadores en equilibrio termico (relaciones
de Boltzmann)
De [1]:
n
D
n
d
dx
=
1
n
o
dn
o
dx
Utilizando las relaciones de Einstein:
q
kT
d
dx
=
d(ln n
o
)
dx
Integrando:
q
kT
(
ref
) = ln n
o
ln n
o
(ref) = ln
n
o
n
o
(ref)
Luego:
n
o
= n
o
(ref)e
q(
ref
)/kT
o
Cualquier referencia es v alida.
En 66.25,
ref
= 0 para n
o
(ref) = n
i
.
As obtenemos la Relaci on de Boltzmann para elec-
trones:
n
o
= n
i
e
q/kT
Si hacemos lo mismo con los huecos (comenzando con
J
p
= 0 en equilibrio termico, o simplemente usando n
o
p
o
=
n
2
i
), obtenemos la Relaci on de Boltzmann para hue-
cos:
p
o
= n
i
e
q/kT
Podemos reescribirlo como:
=
kT
q
ln
n
o
n
i
y
=
kT
q
ln
p
o
n
i
o
2 La regla de los 60 mV:
Para el Si a temperatura ambiente:
= (25 mV ) ln
n
o
n
i
= (25 mV ) ln(10) log
n
o
n
i
O
' (60 mV ) log
n
o
10
10
Por cada decada de aumento en n
o
, aumenta en
60 mV a 300K.
Ejemplo 1:
n
o
= 10
18
cm
3
= (60 mV ) 8 = 480 mV
o
Para los huecos:
= (25 mV ) ln
p
o
n
i
= (25 mV ) ln(10) log
p
o
n
i
O
' (60 mV ) log
p
o
10
10
Ejemplo 2:
n
o
= 10
18
cm
3
p
o
= 10
2
cm
3
= (60 mV ) (8) = 480 mV
o
Relaci on entre y n
o
y p
o
:
Nota: no puede exceder 550 mV o ser menor a 550 mV
(mas all a de esos puntos cambia el planteo fsico).
o
Ejemplo 3: Calculemos la diferencia de potencial en
equilibrio termico entre una region donde n
o
= 10
17
cm
3
y una regi on donde p
o
= 10
15
cm
3
:
(n
o
= 10
17
cm
3
) = 60 7 = 420 mV
(p
o
= 10
15
cm
3
) = 60 5 = 300 mV
(n
o
= 10
17
cm
3
) (p
o
= 10
15
cm
3
) = 720 mV
Ejemplo 4: Calculemos la diferencia de potencial en
equilibrio termico entre una region donde n
o
= 10
20
cm
3
y una regi on donde p
o
= 10
16
cm
3
:
(n
o
= 10
20
cm
3
) =
max
= 550 mV
(p
o
= 10
16
cm
3
) = 60 6 = 360 mV
(n
o
= 10
20
cm
3
) (p
o
= 10
16
cm
3
) = 910 mV
o
Las relaciones de Boltzmann se maniestan en los dis-
positivos!
2 Curva I-V caracterstica de un diodo PN:
2 Curvas I
C
-V
BE
e I
B
-V
BE
de un transistor bipolar:
o
Conclusiones principales
Es posible tener un campo electrico dentro de un con-
ductor en equilibrio termico
dopaje no-uniforme.
En un perl de dopaje que vara lentamente la con-
centraci on de portadores mayoritarios sigue a la con-
centraci on de dopantes.
En quilibrio termico existen relaciones fundamentales
entre (x) y la concentraci on de portadores en equi-
librio
Relaciones de Boltzmann (o Regla de los 60
mV).
o
Clase 5
1
- Electrostatica de la Juntura PN
26 de agosto de 2011
Contenido:
1. Introduccion a la juntura PN
2. Electrostatica de la Juntura PN en equilibrio termico
3. Aproximacion de vaciamiento
4. Potenciales de contacto
P. Julian: Introducci on a la Microelectronica, Cap. 3
1
tores - de la FIUBA, de la correspondiente hecha por el prof. Jesus A. de Alamo para el curso 6.012 -
o
Que ocurre si la distribuci on de dopantes en un semi-
conductor cambia abruptamente del tipo N al tipo P?
Existe alguna descripci on simple de la electrost atica
de una juntura PN?
o
1. Introducci on a la juntura PN
Juntura PN: Regi on P y Regi on N en contacto directo
Por que es importante estudiar la juntura PN?
Esta presente en todos los dispositivos semiconductores!
Ejemplo: Corte de un CMOS
Comprender la juntura PN es esencial para entender la
operacion de un transistor.
o
2. Electrostatica de la Juntura PN en equilib-
rio termico
Nos centramos en la region intrnseca:
Distribuci on de dopantes en una juntura PN abrupta :
o
C omo es la distribuci on de portadores en equilibrio termico?
Primero pensemos en los dos lados por separado:
Luego los colocamos juntos. Que sucede?
Se difunden los electrones y los huecos del lado en que
son portadores mayoritarios hacia el otro lado, hasta que
la corriente de arrastre balancea la corriente de difusi on.
o
Distribuci on de portadores resultante en equilibrio termico:
Lejos de la juntura metal urgica nada sucede.
Regiones cuasi-neutrales
Alrededor de la juntura metal urgica: la corriente de
arrastre debe cancelar a la de difusion
Region de carga espacial
o
En escala lineal:
Equilibrio Termico: Balance entre corrientes de arrastre
y difusi on
Podemos dividir al semiconductor en tres regiones:
Dos regiones P y N cuasi-neutrales (QNRs)
Una regi on con carga especial (SCR)
Queremos determinar n
o
(x), p
o
(x), (x), E(x), y (x).
Resolvemos la electrost atica utilizando una aproximaci on
simple y poderosa...
o
3. Aproximaci on de Vaciamiento
Asumimos que las QNRs tienen neutralidad de carga
Asumimos que las SCR estan vacias de portadores
(region de vaciamiento)
Transici on entre SCR y QNRs abrupta
(debemos calcular donde colocar x
po
y x
no
)
x < x
po
p
o
(x) = N
a
, n
o
(x) =
n
2
i
N
a
x
po
< x < 0 p
o
(x), n
o
(x) N
a
0 < x < x
no
n
o
(x), p
o
(x) N
d
x
no
< x n
o
(x) = N
d
, p
o
(x) =
n
2
i
N
d
o
(x) = 0 x < x
po
= qN
a
x
po
< x < 0
= qN
d
0 < x < x
no
= 0 x
no
< x
o
Campo El
ectrico
Integramos la ecuaci on de Gauss:
E(x
2
) E(x
1
) =
1
s
Z
x
2
x
1
(x)dx
x < x
po
E(x) = 0
x
po
< x < 0 E(x) E(x
po
) =
1
s
R
x
x
po
qN
a
dx
=
qN
a
s
x|
x
x
po
=
qN
a
s
(x + x
po
)
0 < x < x
no
E(x) =
qN
d
s
(x x
no
)
x
no
< x E(x) = 0
o
Potencial Electrost
atico
(deniendo = 0 @ n
o
= p
o
= n
i
):
=
kT
q
ln
n
o
n
i
=
kT
q
ln
p
o
n
i
En las regiones QNRs conocemos n
o
, p
o
podemos
determinar :
en QNR-P: p
o
= N
a

p
=
kT
q
ln
N
a
n
i
en QNR-N: n
o
= N
d

n
=
kT
q
ln
N
d
n
i
Potencial de juntura:
B
=
n
p
=
kT
q
ln
N
a
N
d
n
2
i
Importante: esta es una expresi on general, para la cual
no se empleo la aproximacion de vaciamiento.
o
Para obtener (x) integramos E(x):
(x
2
) (x
1
) =
Z
x
2
x
1
E(x)dx
o
x < x
po
(x) =
p
x
po
< x < 0 (x) (x
po
)
=
R
x
x
po
qN
a
s
(x + x
po
)dx
=
qN
a
2
s
(x + x
po
)
2
(x) =
p
+
qN
a
2
s
(x + x
po
)
2
0 < x < x
no
(x) =
n
qN
d
2
s
(x x
no
)
2
x
no
< x (x) =
n
El trabajo esta casi concluido...
o
Aun no conocemos x
no
y x
po
necesitamos dos ecua-
ciones adicionales
1. Pedimos neutralidad global de carga electrica:
qN
a
x
po
= qN
d
x
no
2. Pedimos que (x) sea continua en x = 0:
p
+
qN
a
2
s
x
2
po
=
n
qN
d
2
s
x
2
no
Dos ecuaciones con dos incognitas. Soluci on:
x
no
=
v
u
u
u
u
u
t
2
s
B
N
a
q(N
a
+ N
d
)N
d
x
po
=
v
u
u
u
u
u
t
2
s
B
N
d
q(N
a
+ N
d
)N
a
Ahora el problema esta completamente resuelto.
o
Otros resultados:
Ancho total de la regi on de carga espacial:
x
do
= x
no
+ x
po
=
v
u
u
u
u
u
t
2
s
B
(N
a
+ N
d
)
qN
a
N
d
Campo electrico en la juntura metal urgica:
|E
o
| =
v
u
u
u
u
u
t
2q
B
N
a
N
d
s
(N
a
+ N
d
)
o
Tres casos de interes:
Juntura simetrica: N
a
= N
d
x
po
= x
no
Juntura asimetrica: N
a
> N
d
x
po
< x
no
Juntura muy asimetrica:
ej. p
+
n juntura: N
a
N
d
x
po
x
no
' x
do
'
v
u
u
u
u
u
t
2
s
B
qN
d
N
d
|E
o
| '
v
u
u
u
u
u
t
2q
B
N
d
N
d
El lado poco dopado controla la electrost atica de la jun-
tura PN.
o
4. Potencial de contacto
La distribucion de potencial hasta aqui es:
Pregunta 1: Si coloco un voltimetro sobre el diodo,
puedo medir
B
?
2 Si 2 No 2 Depende
Pregunta 2: Si cortocircuito los terminales del diodo,
circula una corriente entre sus terminales?
2 Si 2 No 2 A veces
o
Nos estamos olvidando del potencial de contacto en los
contactos metal-semiconductor:
Contactos metal-semiconductor: junturas de materiales
distintos
potenciales de juntura:
mn
,
mp
La diferencia de potencial a lo largo de la estructura debe
ser cero
no se puede medir
B
!
B
=
mn
+
mp
o
Electrost atica de una juntura PN en equilibrio:
una Region de carga espacial
Rodeada por dos Regiones cuasi-neutrales
Potencial de juntura en una juntura PN
A primer orden, las concentraciones de portadores en
las regiones de carga espacial son mucho menores que
el nivel de dopaje
Aproximacion de vaciamiento.
Potencial de contacto en las junturas metal-semiconductor:
entre los contactos metalicos de una juntura PN
no hay potencial electrost atico
o
Clase 6
1
- Juntura PN (II)
Electrost
atica de la juntura PN con

polarizaci
on aplicada
18 de marzo de 2011
Contenidos:
1. Electrostatica de la juntura PN con polarizacion
aplicada
2. Capacidad de juntura
1
Esta clase es una traduccion realizada por los docentes del curso 66.25 - Dispositivos Semiconduc-
o
Que ocurre con la electrost atica de la juntura PN si
se aplica una tensi on entre sus terminales?
Por que una juntura PN se comporta en cierto modo
como un capacitor?
o
1. Electrostatica de la juntura PN con
polarizacion aplicada
Convenci on de signo para la tension de polarizaci on de la
juntura PN:
V > 0 polarizacion directa, forward bias
V < 0 polarizacion inversa, reverse bias
o
Distribuci on de potencial en una juntura PN en equi-
librio termico:
Aplicamos una diferencia de potencial entre los lados P
y N:
La batera impone una diferencia de potencial a lo largo
del diodo
o
C omo se modica la distribuci on de potencial dentro de
la juntura como resultado de la polarizacion aplicada?
Hay cinco regiones donde V puede caer:
contacto metal/p-QNR?
p-QNR?
SCR?
n-QNR?
contacto metal/n-QNR?
En que region se produce la mayor cada del potencial
externo V aplicado?
C omo se distribuye el potencial V a lo largo del diodo?
o
Esencialmente, todo el voltaje aplicado cae en la regi on
SCR:
Diferencia de potencial a lo largo de la juntura (barrera
de potencial):
en equilibrio:
B
en polarizaci on directa:
B
V <
B
en polarizacion inversa:
B
V >
B
(dado que
V < 0)
Y que le ocurre a la electrost atica de la region SCR?
o
Electrost atica del diodo PN con polarizacion aplicada:
en directa: el built-in potential |E| x
d
en inversa: el built-in potential |E| x

d

o
Esencialmente,
La electrostatica de la juntura PN polarizada no se
modica cualitativamente respecto al equilibrio termico
S olo se forma un dipolo de carga en la regi on SCR de
modo de compensar la modicacion en la diferencia
de potencial total de la juntura forzada externamente
Consecuencia importante:
La formulacion analtica de la electrostatica de la jun-
tura PN polarizada es identica a la del equilibrio termico,
solo que:
B

B
V
Luego, utilizando la aproximacion de vaciamiento:
x
n
(V ) =
v
u
u
u
u
u
t
2
s
(
B
V )N
a
q(N
a
+ N
d
)N
d
x
p
(V ) =
v
u
u
u
u
u
t
2
s
(
B
V )N
d
q(N
a
+ N
d
)N
a
x
d
(V ) =
v
u
u
u
u
u
t
2
s
(
B
V )(N
a
+ N
d
)
qN
a
N
d
|E|(V ) =
v
u
u
u
u
u
t
2q(
B
V )N
a
N
d
s
(N
a
+ N
d
)
o
Todo puede ser reescrito como:
x
n
(V ) = x
no
v
u
u
u
u
u
t
1
V
B
x
p
(V ) = x
po
v
u
u
u
u
u
t
1
V
B
x
d
(V ) = x
do
v
u
u
u
u
u
t
1
V
B
|E|(V ) = |E
o
|
v
u
u
u
u
u
t
1
V
B
En una juntura fuertemente asimetrica, todos los cambios
tienen lugar en el lado menos dopado:
o
2. Capacidad de juntura
Aplicamos una peque na se nal sobre la tensi on de polar-
izaci on:
Se produce un cambio en V a lo largo del diodo:
Cambio de Q
j
en x
p
Cambio de Q
j
en x
n
o
Se parece a un capacitor de placas planas paralelas:
Capacidad por unidad de area:
C =

s
t
ins
o
An alogamente, en una juntura PN:
Capacidad de Juntura (Depletion Capacitance) por unidad
de area (usando aprox. de vacimiento):
C
j
(V ) =

s
x
d
(V )
=
v
u
u
u
u
u
t
q
s
N
a
N
d
2(
B
V )(N
a
+ N
d
)
=
C
jo
s
1
V
B
o
C
j
(V ) =

s
x
d
(V )
=
v
u
u
u
u
u
t
q
s
N
a
N
d
2(
B
V )(N
a
+ N
d
)
=
C
jo
s
1
V
B
Principales dependencias de C
j
:
C
j
Depende de la polarizacion aplicada (debido a que
x
d
depende de la polarizaci on)
C
j
Depende del dopaje: N
a
, N
d
C
j

En una juntura muy asimetrica (ej. juntura p
+
-n ):
C
j
(V ) '
v
u
u
u
u
u
t
q
s
N
d
2(
B
V )
La capacidad esta dominada por el lado menos dopado.
o
Relevancia de la caracterstica capacidad-voltaje de un
diodo:
1. diodo PN = capacitor variable (varicap):
es util para osciladores controlados por tensi on
voltage-controlled oscillators (VCO)
2. C
j
: Es importante considerarla cuando se estudie la
din amica de un diodo PN
3. Tecnica poderosa de caracterizaci on:
por ej. 1/C
2
j
vs. V provee
B
y N
d
en una juntura
p
+
-n muy asimetrica:
1
C
2
j
'
2(
B
V )
q
s
N
d
o
Datos experimentales [de Fortini et al., IEEE Trans.
Electron Dev. ED-29, 1604 (1982)]:
o
Otra forma alternativa de ver la capacidad: carga de
vaciamiento
Dentro de la aproximaci on de vaciamiento:
Q
j
(V ) =
v
u
u
u
u
u
t
2q
s
N
a
N
d
(
B
V )
N
a
+ N
d
= Q
jo
v
u
u
u
u
u
t
1
V
B
o
Q
j
(V ) =
v
u
u
u
u
u
t
2q
s
N
a
N
d
(
B
V )
N
a
+ N
d
= Q
jo
v
u
u
u
u
u
t
1
V
B
C
j
es la pendiente de la curva Q
j
vs. V es decir:
C
j
=
dQ
j
dV
PERO NO!:
C
j
=
Q
j
V
o
Al aplicar un voltaje a una juntura PN tambien se pro-
duce una corriente: Diodo PN.
Esto lo estudiaremos luego de estudiar juntura MOS y
transistor MOSFET.
o
El voltaje aplicado a una juntura PN cae a lo largo
de la regi on SCR:
La electrostatica de la region SCR se modica:
en polarizaci on directa: x
d
, |E|
en polarizaci on inversa: x
d
, |E|
Es validad la formulaci on analtica de la electrostatica
de la regi on SCR en equilibrio termico mediante:
B

B
V
Si V cambia, la carga en la regi on SCR tambien cam-
bia:
Capacidad de juntura
La capacidad de juntura del diodo PN depende de la
polarizacion.
Clase 6 - Juntura PN (II)
Electrostatica de la juntura PN con polarizacion aplicada
Universidad de Buenos Aires
Facultad de Ingeniera
66.25 - Dispositivos Semiconductores
Clase 6
18 de Marzo de 2011
P. Julian: Introduccion a la Microelectronica, Cap. 3
Esta clase es una traducci on realizada por los docentes del curso 66.25 - Dispositivos Semiconductores - de
la FIUBA, de la correspondiente hecha por el prof. Jes us A. de Alamo para el curso 6.012 - Microelectronic
Devices and Circuits del MIT. Cualquier error debe adjudicarse a la traducci on.
Preguntas Disparadoras
I
Que ocurre con la electrostatica de la juntura PN si se aplica
una tension entre sus terminales?
I
Por que una juntura PN se comporta en cierto modo como
un capacitor?
I
Que ocurre con la electrostatica de la juntura PN si se aplica
una tension entre sus terminales?
I
Por que una juntura PN se comporta en cierto modo como
un capacitor?
Electrostatica de la juntura PN con polarizaci on aplicada
Convencion de signo para la tension de polarizacion de la juntura
PN
V > 0: polarizacion directa, forward bias
V < 0: polarizacion inversa, reverse bias
Juntura PN en equilibrio termico I
Distribucion de potencial en una juntura PN en equilibrio
termico:
Juntura PN en equilibrio termico II
Aplicamos una diferencia de potencial entre los lados P y N:
La batera impone una diferencia de potencial a lo largo del diodo
Juntura PN con polarizacion aplicada I
Como se modica la distribucion de potencial dentro de la juntura como resultado de la
polarizaci on aplicada?
Hay cinco regiones donde V
puede caer:
I
contacto metal/p-QNR?
I
p-QNR?
I
SCR?
I
n-QNR?
I
contacto metal/n-QNR?
En que region se produce la mayor cada del potencial externo V
aplicado?
Como se distribuye el potencial V a lo largo del diodo?
Juntura PN con polarizacion aplicada II
Como se modica la distribucion de potencial dentro de la juntura como resultado de la
polarizaci on aplicada?
Esencialmente, todo el voltaje aplicado cae en la region SCR
Diferencia de potencial a lo largo
de la juntura:
I
en equilibrio:
B
I
en polarizacion directa:
B
V <
B
I
en polarizacion inversa:
B
V >
B
Y que le ocurre a la electrostatica de la region SCR?
Electrostatica del diodo PN con polarizaci on aplicada I
En directa: el built-in potential |E| x
d

En inversa: el built-in potential |E| x
d

Electrostatica del diodo PN con polarizaci on aplicada II
Esencialmente,
I
La electrostatica de la juntura PN polarizada no se modica
cualitativamente respecto al equilibrio termico
I
Solo se forma un dipolo de carga en la region SCR de modo
de compensar la modicacion en la diferencia de potencial
total de la juntura forzada externamente
Consecuencia importante:
I
La formulacion analtica de la electrostatica de la juntura PN
polarizada es identica a la del equilibrio termico, solo que:
B

B
V
Electrostatica del diodo PN con polarizaci on aplicada III
Luego, utilizando la aproximacion de vaciamiento:
x
n
(V) =
s
2
s
(
B
V)N
a
q(N
a
+ N
d
)N
d
= x
no
s
1
V
B
x
p
(V) =
s
2
s
(
B
V)N
d
q(N
a
+ N
d
)N
a
= x
po
s
1
V
B
x
d
(V) =
s
2
s
(
B
V)(N
a
+ N
d
)
qN
a
N
d
= x
do
s
1
V
B
|E|(V) =
s
2q(
B
V)N
a
N
d
s
(N
a
+ N
d
)
= |E
o
|
s
1
V
B
Electrostatica del diodo PN con polarizaci on aplicada IV
En una juntura fuertemente asimetrica, todos los cambios tienen
lugar en el lado menos dopado
Aplicamos una peque na se nal sobre la tension de polarizacion
Se produce un cambio en V a lo largo
del diodo
Cambio de Q
j
en x
p
Cambio de Q
j
en x
n
Capacidad de Juntura
Como se calcula?
Carga de vaciamiento
Dentro de la aproximacion de
vaciamiento
Q
j
(V) = qN
a
x
p
(V) = qN
a
s
2
s
(
B
V)N
d
q(N
a
+ N
d
)N
a
Q
j
(V) =
s
2q
s
N
a
N
d
(
B
V)
N
a
+ N
d
= Q
jo
s
1
V
B
C
j
=
dQ
j
dV
C
j
(V) = Q
jo
1
2
1
q
1
V
B
1
B
=
C
jo
q
1
V
B
C
jo
=
s
q
s
N
a
N
d
2
B
(N
a
+ N
d
)
Como se calcula?
vaciamiento
Q
j
(V) = qN
a
x
p
(V) = qN
a
s
2
s
(
B
V)N
d
q(N
a
+ N
d
)N
a
Q
j
(V) =
s
2q
s
N
a
N
d
(
B
V)
N
a
+ N
d
= Q
jo
s
1
V
B
C
j
=
dQ
j
dV
C
j
(V) = Q
jo
1
2
1
q
1
V
B
1
B
=
C
jo
q
1
V
B
C
jo
=
s
q
s
N
a
N
d
2
B
(N
a
+ N
d
)
Como se calcula?
vaciamiento
Q
j
(V) = qN
a
x
p
(V) = qN
a
s
2
s
(
B
V)N
d
q(N
a
+ N
d
)N
a
Q
j
(V) =
s
2q
s
N
a
N
d
(
B
V)
N
a
+ N
d
= Q
jo
s
1
V
B
C
j
=
dQ
j
dV
C
j
(V) = Q
jo
1
2
1
q
1
V
B
1
B
=
C
jo
q
1
V
B
C
jo
=
s
q
s
N
a
N
d
2
B
(N
a
+ N
d
)
Principales dependencias de C
j
C
j
(V) =
C
jo
q
1
V
B
; C
jo
=
s
q
s
N
a
N
d
2
B
(N
a
+ N
d
)
I
C
j
Depende de la polarizacion
aplicada
I
C
j
Depende del dopaje:
N
a
, N
d
C
j

I
En una juntura muy asimetrica
C
j
(V) '
s
q
s
N
d
2(
B
V)
La capacidad esta dominada por el
lado menos dopado.
Capacidad de Juntura I
Relevancia de la caracterstica capacidad-voltaje de un diodo
1. Diodo PN = capacitor variable (varicap): es util para
osciladores controlados por tension voltage-controlled
oscillators (VCO)
2. C
j
: Es importante considerarla cuando se estudie la dinamica
de un diodo PN
3. Tecnica poderosa de caracterizacion: por ej. 1/C
2
j
vs. V
provee
B
y N
d
en una juntura p
+
-n muy asimetrica
Capacidad de Juntura II
Relevancia de la caracterstica capacidad-voltaje de un diodo
1
C
2
j
'
2(
B
V)
q
s
N
d
Datos experimentales [de Fortini et al., IEEE Trans. Electron
Dev. ED-29, 1604 (1982)]
Corriente en la juntura PN
Al aplicar un voltaje a una juntura PN tambien se produce una
corriente: Diodo PN.
Esto lo estudiaremos luego de estudiar juntura MOS y transistor
MOSFET, en la clase 12
Principales Conclusiones
I
El voltaje aplicado a una juntura PN cae a lo largo de la region
SCR: La electrostatica de la region SCR se modica:
I
en polarizacion directa: x
d
, |E|
I
en polarizacion inversa: x
d
, |E|
I
Es validad la formulacion analtica de la electrostatica de la
region SCR en equilibrio termico mediante:
B

B
V
I
Si V cambia, la carga en la region SCR tambien cambia:
I
polarizacion.
I
I
d
, |E|
I
en polarizacion inversa: x
d
, |E|
I
B

B
V
I
I
polarizacion.
I
I
d
, |E|
I
d
, |E|
I
B

B
V
I
I
polarizacion.
I
I
d
, |E|
I
d
, |E|
I
B

B
V
I
I
polarizacion.
I
I
d
, |E|
I
d
, |E|
I
B

B
V
I
I
polarizacion.
I
I
d
, |E|
I
d
, |E|
I
B

B
V
I
I
polarizacion.
66.25 - Dispositivos Semiconductores - 1er Cuat. 2011 Clase 7-1
Clase 7
1
- La estructura MOS (I)
Electrost
atica de la estructura
Metal-
Oxido-Semiconductor
23 de Marzo de 2011
Contenido:
1. Introduccion a la estructura MOS
2. Electrostatica de la estructura MOS sin polarizacion
3. Electrostatica de la estructura MOS con polarizaci on
P. Julian, Introduccion a la Microelectr onica, Cap. 4
1
Por que es tan importante estudiar la estructura
MOS?
C omo es la electrost atica de la estructura MOS sin
polarizacion aplicada?
C omo se modica la electrostatica de la estructura
MOS al aplicar una tensi on entre sus terminales?
1. Introducci on
Estructura Metal-
Oxido-Semiconductor:
La estructura MOS esta en el coraz on de la revoluci on de
la electr onica
Aplicaciones analogicas y digitales: El transistor
MOSFET (Metal-Oxide-Semiconductor Field-Eect Tran-
sistor) es el elemento fundamental de la tecnologa
CMOS (Complementary Metal-Oxide-Semiconductor)
Memorias: DRAM (Dynamic Random Access Mem-
ory) y EPROM (Flash Erasable Programmable Mem-
ory)
Imagenes: Camaras CCD (Charge-Couple Device)
Displays: Pantallas LCD (Liquid-Crystal Displays)
...
2. Electrostatica de la estructura MOS sin po-
larizaci on
Estructura 1D idealizada:
Metal: No soporta carga en volumen la carga s olo
puede existir en su supercie

Oxido: es aislante no soporta carga en volumen
(no hay portadores, ni dopantes)
Semiconductor: Soporta carga en volumen
La condicion de equilibrio no puede establecerse a traves
del oxido; se requiere un cable para permitir el transporte
de carga entre el metal y el semiconductor
Estructura MOS: Un sandwich de materiales diferentes
transferencia de portadores aparece una regi on de
carga espacial a un sin tension aplicada potencial de
juntura
La mayora de los metales al ser colocados sobre p-Si,
alcanzan el equilibrio termico a partir de la difusi on de
electrones desde el metal hacia el semiconductor y huecos
desde el semiconductor hacia el metal:
Recuerden: n
o
p
o
= n
2
i
Pocos huecos cerca de la interfaz Si/SiO
2
quedan ex-
puestos aceptores ionizados (carga espacial en volumen)
2 Densidad de carga espacial
En el semiconductor: La regi on de carga espacial esta
pr oxima a la interfaz Si/SiO
2
aplicamos aproxi-
macion de vaciamiento
En el metal: capa de carga en la interfaz metal/SiO
2
Neutralidad global de carga electrica
x t
ox

o
(x) = Q
G
(t
ox
)
t
ox
< x < 0
o
(x) = 0
0 < x < x
do

o
(x) = qN
a
x
do
< x
o
(x) = 0
2 Campo el
ectrico
Integramos la Ecuaci on de Gauss:
E
o
(x
2
) E
o
(x
1
) =
1
Z
x
2
x
1
o
(x)dx
En la interfaz oxido-semiconductor:
Cambio de permitividad Cambio en el campo electrico
ox
E
ox
=
s
E
s
E
ox
E
s
=

s
ox
' 3
Integramos desde muy adentro en el semiconductor:
x
do
< x E
o
(x) = 0
0 < x < x
do
E
o
(x) =
qN
a
s
(x x
do
)
t
ox
< x < 0 E
o
(x) =

s
ox
E
o
(x = 0
+
) =
qN
a
x
do
ox
x < t
ox
E
o
(x) = 0
2 Potencial Electrost
atico
(con = 0 @ n
o
= p
o
= n
i
)
=
kT
q
ln
n
o
n
i
=
kT
q
ln
p
o
n
i
En las regiones QNR, n
o
y p
o
son conocidos podemos
determinar :
En el n
+
gate: n
o
= N
+
d

g
=
n
+ = 550mV
En la region p-QNR: p
o
= N
a

p
=
kT
q
ln
N
a
n
i
Potencial de juntura:
B
=
g
p
=
n
+ +
kT
q
ln
N
a
n
i
Para obtener
o
(x) integramos E
o
(x); comenzamos desde
muy adentro en el semiconductor:
o
(x
2
)
o
(x
1
) =
Z
x
2
x
1
E
o
(x)dx
x
do
< x
o
(x) =
p
0 < x < x
d

o
(x) =
p
+
qN
a
2
s
(x x
do
)
2
t
ox
< x < 0
o
(x) =
p
+
qN
a
x
2
do
2
s
+
qN
a
x
do
ox
(x)
x < t
ox

o
(x) =
n
+
2 A un no conocemos x
do
necesitamos una ecuaci on
m as:
La diferencia de potencial a lo largo de la estructura debe
ser
B
:
B
= V
B,o
+ V
ox,o
=
qN
a
x
2
do
2
s
+
qN
a
x
do
t
ox
ox
Resolvemos la ecuaci on cuadr atica:
x
do
=

s
ox
t
ox
[
v
u
u
u
u
u
t
1 +
2
2
ox
s
qN
a
t
2
ox
1] =

s
C
ox
[
v
u
u
u
u
u
t
1 +
4
B
2
1]
donde C
ox
es la capacidad por unidad de area de oxido
[unidades: F/cm
2
]:
C
ox
=

ox
t
ox
y es el body factor coecient [unidades: V
1/2
]:
=
1
C
ox
r
2
s
qN
a
2 Ejemplo numerico:
N
d
= 10
20
cm
3
, N
a
= 10
17
cm
3
, t
ox
= 8 nm
B
= 550 mV + 420 mV = 970 mV
C
ox
= 4.3 10
7
F/cm
2
= 0.43 V
1/2
x
do
= 91 nm
Tambien deben considerarse los potenciales de contacto
La diferencia de potencial entre contacto y contacto
es cero!
3. Electrostatica de la estructura MOS con
polarizacion
Aplicamos potencial al gate respecto al semiconductor:
La electrostatica del MOS se ve afectada la diferencia
de potencial a lo largo de la estructuta ahora es 6= 0.
C omo se distribuye la cada de potencial?
El potencial puede caer en:
contacto del gate
n
+
-polysilicon gate
oxido
regi on de carga espacial del semiconductor (SCR)
regi on cuasineutral del semiconductor (QNR)
contacto del semiconductor
La diferencia de potencial se maniesta a lo largo del
oxido y de la region SCR:
El oxido es un aislante no hay corriente en la estructura
En la SCR, prevalece una situacion de cuasi-equilibrio
nuevo balance entre las corrientes de arrastre y
difusi on
la electrostatica es cualitativamente identica que sin
polarizacion (pero la cantidad de carga distribuida
es diferente)
np = n
2
i
Aplicamos V
GB
> 0: Diferencia de potencial de la estruc-
tura aumenta necesitamos un mayor dipolo de carga
la region SCR se expande hacia el semiconductor:
Cuantitativamente, la fsica no se modica para V
GB
> 0.
Empleamos las mismas ecuciones que sin polarizaci on,
pero:
B

B
+ V
GB
Por ejemplo,
x
d
(V
GB
) =

s
C
ox
[
v
u
u
u
u
u
t
1 +
4(
B
+ V
GB
)
2
1]
V
GB
x
d

La distribucion de cargas en una estructura MOS sin
polarizar:
Regi on de carga espacial en el semiconductor
Potencial de juntura a lo largo de la estructura
MOS.
En la mayora de los casos podemos hacer la aproxi-
maci on de vaciamiento en el semiconductor.
Al aplicar una tension se modula la extension de la
regi on de vaciamiento, pero no circula corriente.
Clase 7 - La estructura MOS (I)
Electrostatica de la estructura MOS
Clase 7
23 de Marzo de 2011
Esta clase es una traduccion, realizada por los docentes del curso 66.25 - Dispositivos Semiconductores - de
la FIUBA, de la correspondiente hecha por el prof. Jes us A. de Alamo para el curso 6.012 - Microelectronic
Devices and Circuits del MIT. Cualquier error debe adjudicarse a la traducci on.
I
Por que es tan importante estudiar la estructura MOS?
I
Como es la electrostatica de la estructura MOS sin
I
Como se modica la electrostatica de la estructura MOS al
aplicar una tension entre sus terminales?
I
I
I
I
I
I
Contenido
Introduccion a la estructura MOS
Electrostatica de la estructura MOS sin polarizacion
Campo electrico
Potencial electrostatico
El ancho de la SCR
Potenciales de contacto
Electrostatica de la estructura MOS con polarizacion
Conclusiones
Introduccion
Estructura Metal-
Oxido-
Semiconductor
La estructura MOS esta en
el corazon de la revolucion
de la electronica
I
Aplicaciones analogicas y digitales:
El transistor MOSFET es el
elemento fundamental de la
tecnologa CMOS
I
Memorias: DRAM (Dynamic
Random Access Memory) y
EPROM (Flash Erasable
Programmable Memory)
I
Imagenes: Camaras CCD
(Charge-Couple Device)
I
Displays: Pantallas LCD
(Liquid-Crystal Displays)
I
Otros...
Introduccion
Estructura Metal-
Oxido-
Semiconductor
de la electronica
I
tecnologa CMOS
I
I
I
I
Otros...
Introduccion
Estructura Metal-
Oxido-
Semiconductor
de la electronica
I
tecnologa CMOS
I
I
I
I
Otros...
Introduccion
Estructura Metal-
Oxido-
Semiconductor
de la electronica
I
tecnologa CMOS
I
I
I
I
Otros...
Introduccion
Estructura Metal-
Oxido-
Semiconductor
de la electronica
I
tecnologa CMOS
I
I
I
I
Otros...
Introduccion
Estructura Metal-
Oxido-
Semiconductor
de la electronica
I
tecnologa CMOS
I
I
I
I
Otros...
Electrostatica de la estructura MOS sin polarizaci on (I)
Estructura 1D idealizada
I
Metal: No soporta carga en
volumen la carga solo puede
existir en su supercie
I

Oxido: es aislante no soporta
carga en volumen (no hay
portadores, ni dopantes)
I
Semiconductor: Soporta carga en
volumen
La condicion de equilibrio no puede establecerse a traves del oxido;
se requiere un cable para permitir el transporte de carga entre el
metal y el semiconductor
transferencia de portadores aparece una region de carga espacial
a un sin tension aplicada potencial de juntura
I
I

I
volumen
I
I

I
volumen
Electrostatica de la estructura MOS sin polarizaci on (II)
La mayora de los metales al ser
colocados sobre p-Si, alcanzan el
equilibrio termico a partir de la
difusion de electrones desde el
metal hacia el semiconductor y
huecos desde el semiconductor
hacia el metal
Recuerden: n
o
p
o
= n
2
i
Pocos huecos cerca de la interfaz
Si/SiO
2
quedan expuestos
aceptores ionizados (carga
espacial en volumen)
I
En el semiconductor: La region de
carga espacial esta proxima a la
interfaz Si/SiO
2
aplicamos
aproximacion de vaciamiento
I
En el metal: capa de carga en la
interfaz metal/SiO
2
I
Neutralidad global de carga
electrica
x t
ox
t
ox
< x < 0
0 < x < x
do
x
do
< x
o
(x) = Q
G
(t
ox
)
o
(x) = 0
o
(x) = qN
a
o
(x) = 0
I
En el semiconductor: La region de
carga espacial esta proxima a la
interfaz Si/SiO
2
aplicamos
aproximacion de vaciamiento
I
En el metal: capa de carga en la
interfaz metal/SiO
2
I
Neutralidad global de carga
electrica
x t
ox
t
ox
< x < 0
0 < x < x
do
x
do
< x
o
(x) = Q
G
(t
ox
)
o
(x) = 0
o
(x) = qN
a
o
(x) = 0
Campo electrico I
Integramos la Ecuacion de Gauss
E
o
(x
2
) E
o
(x
1
) =
1
Z
x
2
x
1
o
(x)dx
Integramos desde muy adentro en el
semiconductor
x
do
< x E
o
(x) = 0
0 < x < x
do
E
o
(x) =
qN
a
s
(x x
do
)
t
ox
< x < 0 E
o
(x) =

s
ox
E
o
(x = 0
+
)
=
qN
a
x
do
ox
x < t
ox
E
o
(x) = 0
Campo electrico II
En la interfaz oxido-semiconductor:
Cambio de permitividad
Cambio en el campo electrico
ox
E
ox
=
s
E
s
E
ox
E
s
=

s
ox
' 3
Potencial electrostatico I
En las regiones QNR, n
o
y p
o
son conocidos
podemos determinar
Si = 0 @ n
o
= p
o
= n
i
En el n
+
gate:
n
o
= N
+
d

g
=
n
+ = 550mV
En la region p-QNR:
p
o
= N
a

p
=
kT
q
ln
N
a
n
i
Potencial de juntura
B
=
g

p
=
n
+ +
kT
q
ln
N
a
n
i
Potencial electrostatico II
Para obtener
o
(x)
integramos E
o
(x)
o
=
Z
x
2
x
1
E
o
(x)dx
x
do
< x
o
(x) =
p
0 < x < x
d

o
(x) =
p
+
qN
a
2
s
(x x
do
)
2
t
ox
< x < 0
o
(x) =
p
+
qN
a
x
2
do
2
s
+
qN
a
x
do
ox
(x)
x < t
ox

o
(x) =
n
+
El ancho de la SCR I
A un no conocemos x
do
necesitamos una ecuacion mas
La diferencia de potencial a lo largo de la estructura debe ser
B
B
= V
B,o
+ V
ox,o
=
qN
a
x
2
do
2
s
+
qN
a
x
do
t
ox
ox
Resolvemos la ecuacion cuadratica
x
do
=

s
ox
t
ox
"
s
1 +
2
2
ox
s
qN
a
t
2
ox
1
#
=

s
C
ox
"
s
1 +
4
B
2
1
#
donde C
ox
es la capacidad por unidad de area de oxido [F/cm
2
]:
C
ox
=

ox
t
ox
y es el body factor coecient [V
1/2
]
=
1
C
ox
p
2
s
qN
a
El ancho de la SCR II
Ejemplo numerico
N
d
= 10
20
cm
3
, N
a
= 10
17
cm
3
, t
ox
= 8 nm
B
= 550 mV + 420 mV = 970 mV
C
ox
= 4.3 10
7
F/cm
2
= 0.43 V
1/2
x
do
= 91 nm
Potenciales de contacto
Tambien deben considerarse los potenciales de contacto
La diferencia de potencial entre contacto y contacto es cero!
Electrostatica de la estructura MOS con polarizaci on I
Aplicamos potencial al gate respecto al semiconductor
La electrostatica del MOS se ve afectada la diferencia de
potencial a lo largo de la estructuta ahora es 6= 0.
Como se distribuye la cada de potencial?
El potencial puede caer en:
I
contacto del gate
I
n
+
-polysilicon gate
I
oxido
I
SCR
I
QNR
I
contacto del semiconductor
Electrostatica de la estructura MOS con polarizaci on II
La diferencia de potencial se maniesta a lo largo del oxido y de la
region SCR
I
El oxido es un aislante no hay corriente en la estructura
I
En la SCR, prevalece una situacion de cuasi-equilibrio
I
nuevo balance entre las corrientes de arrastre y difusion
I
la electrostatica es
cualitativamente identica
que sin polarizacion
I
la cantidad de carga
distribuida es diferente
I
np = n
2
i
Electrostatica de la estructura MOS con polarizaci on III
Aplicamos V
GB
> 0
I
Diferencia de potencial de la
estructura aumenta
I
necesitamos un mayor
dipolo de carga
I
la region SCR se expande
hacia el semiconductor
Electrostatica de la estructura MOS con polarizaci on IV
Cuantitativamente, la fsica no se modica para V
GB
> 0
Empleamos las mismas ecuciones que sin polarizacion, pero:
B

B
+ V
GB
Por ejemplo,
x
d
(V
GB
) =

s
C
ox
"
s
1 +
4(
B
+ V
GB
)
2
1
#
V
GB
x
d

I
La distribucion de cargas en una estructura MOS sin polarizar
I
Region de carga espacial en el semiconductor
I
Potencial de juntura a lo largo de la estructura MOS
I
En la mayora de los casos podemos hacer la aproximacion de
vaciamiento en el semiconductor
I
Al aplicar una tension se modula la extension de la region de
vaciamiento, pero no circula corriente.
66.25 - Dispositivos Semiconductores Clase 8-1
Clase 8
1
- Electrostatica de la estructura
MOS (II)
3 de abril de 2013
Contenido:
1. Analisis general de la electrost atica del MOS polar-
izado
2. Regimen de vaciamiento, Depletion regime
3. Tensi on de banda plana, Flatband
4. Regimen de acumulacion, Accumulation regime
5. Tensi on umbral, Threshold
6. Regimen de Inversion, Inversion regime
7. Distintas combinacioes poly-sustrato
8. Capacidad de la estructura MOS
1
El objetivo de hoy es entender esto:
Existe m as de un regimen de operacion de la estruc-
tura MOS polarizada?
Que signica la inversion de portadores y que tiene
de particular?
C omo depende la carga de inversion de portadores
del potencial de Gate?
La estructura MOS presenta un comportamiento ca-
pacitivo?
1. Analsis general de la electrostatica del MOS
polarizado
Al aplicar una polarizaci on:
El potencial built-in a lo largo de la estructura MOS
aumenta de
B
a
B
+ V
GB
El oxido impide la circulaci on de corriente
J = 0 en todo punto en el semiconductor
necesitamos arrastre=-difusion en SCR
Se debe preservar la condici on de contorno en la in-
terfaz Si/SiO
2
: E
ox
/E
s
' 3
C omo pueden satisfacerse todos estas condiciones a la
vez? situacion de cuasi equilibrio con diferencia de
potencial total en el MOS igual a
B
+ V
GB
Consecuencias importantes del cuasi-equilibrio:
La relacion de Boltzmann se cumple en el semicon-
ductor:
[fue derivada a partir de J
e
= J
h
= 0]
n(x) = n
i
e
q(x)/kT
p(x) = n
i
e
q(x)/kT
y
np = n
2
i
para todo x
[No es el caso de una juntura p-n o un TBJ bajo polar-
izaci on]
2. Regimen de vaciamiento
Para V
GB
> 0 el metal atrae electrones, repele huecos
la regi on de vaciamiento crece.
Para V
GB
< 0 el metal repele electrones, atrae huecos
la regi on de vaciamiento se contrae.
En el regimen de vaciamiento son validos todos los resul-
tados obtenidos para zero bias mediante
B

B
+V
GB
.
Por ejemplo:
extensi on de la zona de vaciamiento:
x
d
(V
GB
) =

s
C
ox
[
v
u
u
u
u
u
t
1 +
4(
B
+ V
GB
)
2
1]
Caida de potencial a lo largo de la region SCR del
semiconductor:
V
B
(V
GB
) =
qN
a
x
2
d
(V
GB
)
2
s
Cada de tension a lo largo del oxido:
V
ox
(V
GB
) =
qN
a
x
d
(V
GB
)t
ox
ox
3. Flatband
Para cierta tension V
GB
negativa la regi on de vaciamiento
desaparece Flatband
Voltaje de Flatband:
V
FB
=
B
4. Regimen de acumulacion
Si V
GB
< V
FB
hay acumulacion de huecos en la interfaz
Si/SiO
2
5. Tension Umbral, Threshold
Volvamos a V
GB
> 0.
Para V
GB
> 0 sucientemente grande la electrostatica
cambia cuando n(0) = N
a
umbral.
Superado el umbral, no se puede despreciar la contribuci on
de los electrones a la electrostatica.
Calculemos la (Tension umbral) que conduce a n(0) =
N
a
.
Principal hipotesis: utilizar la electrost atica de vaciamiento
(despreciar la concentraci on de electrones para tension
umbral).
2 C alculo de la tensi on umbral.
Require tres pasos:
Primero, calculamos (0) para V
GB
= V
T
:
(0)|
V
T
=
kT
q
ln
n(0)
n
i
|
V
T
=
kT
q
ln
N
a
n
i
=
p
Resultando:
V
B
(V
T
) = 2
p
Segundo, calculamos la cada de potencia potencial en
el oxido para la tensi on umbral.
Obtenemos x
d
(V
T
) usando la relacion entre V
B
y x
d
en
vaciamiento:
V
B
(V
T
) =
qN
a
x
2
d
(V
T
)
2
s
= 2
p
Despejamos x
d
(V
T
):
x
d
(V
T
) = x
dmax
=
v
u
u
u
u
u
t
2
s
(2
p
)
qN
a
Luego:
V
ox
(V
T
) = E
ox
(V
T
)t
ox
=
qN
a
x
d
(V
T
)
ox
t
ox
=
r
2
p
Finalmente, sumamos las cadas de potencial en toda
la estructura.
V
T
+
B
= V
T
V
FB
= V
B
(V
T
)+V
ox
(V
T
) = 2
p
+
r
2
p
Despejamos V
T
:
V
T
= V
FB
2
p
+
r
2
p
Principales dependencias:
Si N
a
V
T
. A mayor dopaje, mayor tension
requerida para producir n(0) = N
a
.
Si C
ox
(t
ox
) V
T
. Para oxido m as delgado,
es menor la cada de tensi on en el.
6. Inversion
Que ocurre para V
GB
> V
T
?
M as electrones en la interfaz Si/SiO
2
que aceptores
inversion.
La concentracion de electrones en la interfaz Si/SiO
2
est a
modulada por V
GB
V
GB
n(0) |Q
n
|
Control por campo electrico de la carga m ovil!
Esta es la esencia del MOSFET!
Queremos calcular Q
n
vs. V
GB
[relacion de carga Vs.
Vcontrol]
Hacemos la aproximaci on de carga supercial: La capa
de electrones en la supercie del semiconductor es
mucho mas delgada que cualquier otra dimension del
problema (t
ox
, x
d
).
2 Relaci on de carga Vs. Vcontrol
Veamos como es globalmente la electrostatica del MOS:
Principal logro:
|Q
n
| n(0) e
q(0)/kT
|Q
B
|
r
(0)
(Carga en la regi on de vaciamiento)
Entonces, a medida que V
GB
y (0) , |Q
n
| cambiara
mucho, pero |Q
B
| cambiara muy poco.
Varias consecuencias:
x
d
no aumenta demasiado despues de superado el
umbral:
x
d
(inv.) ' x
d
(V
T
) =
v
u
u
u
u
u
t
2
s
(2
p
)
qN
a
= x
dmax
V
B
no aumenta demasiado despues de V
B
(V
T
) =
2
p
(una capa na de electrones no contribuye de-
masiado con V
B
):
V
B
(inv.) ' V
B
(V
T
) = 2
p
Todo la diferencia de potencial adicional una vez
superado V
T
es utilizado par aumentar la inversion
de carga Q
n
. Pensemos en esto como en un capac-
itor:
cara superior: El gate de metal
cara inferior: La capa de inversion
Q = CV
Q
n
= C
ox
(V
GB
V
T
) para V
GB
> V
T
Existencia de Q
n
y control de Q
n
mediante V
GB
la
clave de la electronica del MOS
7. Distintas combinaciones poly-sustrato
Como cambian los parametros electricos de la es-
tructura si presenta distintos dopajes en la compuerta
y el sustrato?
Poly Subs
poly

subs
V
FB
=
B
V
T
N
+
P 550 mV
p
< 0 < 0 > V
FB
P
+
N 550 mV
n
> 0 > 0 < V
FB
P
+
P 550 mV
poly
<
p
< 0 > 0 > V
FB
> 0
N
+
N 550 mV 0 <
n
<
poly
< 0 < V
FB
< 0
8. Capacidad de la estructura MOS
La estrucutra MOS es muy similar a un capacitor
de placas planas paralelas, donde una de las placas
se constituye con un semiconductor en lugar de un
metal.
Entonces, existe un efecto capacitvo en esta estruc-
tura?
C =
d Q(v
GB
)
d v
GB
|
V
GB
Repasemos que ocurre con la carga en la estructur en
los distintos regmenes de operacion.
2 Acumulaci on: V
GB
< V
FB
Toda la carga se encuentra en la interfaz con el ais-
lante, y el potencial electrico se aplica al aislante.
v
OX
= v
GB
V
FB
= E t
OX
Q(v
GB
) =

OX
t
OX
(v
GB
V
FB
) = C
OX
(v
GB
V
FB
)
C = C
OX
2 Vaciamiento: V
FB
< V
GB
< V
T
La carga se distribuye a lo largo de la SCR. La ex-
tension de la SCR depende de v
GB
.
Q(v
GB
) = q N
a
x
d
(v
GB
)
x
d
(v
GB
) =

s
C
ox
v
u
u
u
u
u
t
1 +
4(
B
+ v
GB
)
2
1
C = q N
a
d x
d
(v
GB
)
d v
GB
|
V
GB
=
C
OX
v
u
u
t
1 +
4(
B
+v
GB
)
2
En vaciamiento, la capacidad disminuye a medida que
aumenta la tension aplicada.
Reescribiendo la ecuacion, puede reinterpretarse el valor
de la capacidad:
C =
C
vac
C
OX
C
vac
+ C
OX
= C
vac
// C
OX
C
vac
=

s
x
d
(v
GB
)
2 Inversi on: V
T
< V
GB
La carga en la SCR se mantiene ja, la extension de
la SCR llega a un valor maximo.
La variacion de carga se produce en la capa de in-
version, en la interfaz con el aislante.
Q(v
GB
) = C
OX
(v
GB
V
T
) + q N
a
x
max
x
max
= x
d
(V
T
) 6= f(v
GB
)
C = C
OX
2 Curva CV te orica
2 Curva CV real
Fuente: S.M.Sze, Physics of Semiconductor Devices, Jhon Wiley and Sons, 1981.
En inversion:
|Q
n
| = C
ox
(V
GB
V
T
) para V
GB
> V
T
La estructura MOS tiene capacidad variable que
depende del valor de polarizacion
Clase 9
1
- MOSFET (I)
MOSFET: caracteristicas I-V
14 de Abril de 2010
Contenido:
1. MOSFET: corte seccional, layout, smbolos
2. Descripcion b asica del funcionamiento
3. Caractersticas I-V
Howe and Sodini, Ch. 4, 4.1-4.3
1
Esta clase es una traduccion y adaptacion, realizada por los docentes del curso 66.25 - Dispositivos
Semiconductores - de la FIUBA, de la correspondiente hecha por el prof. Jesus A. de Alamo para el curso
6.012 - Microelectronic Devices and Circuits del MIT. Cualquier error debe adjudicarse a la traduccion.
C omo puede aproveharse la inversion de portadores
para obtener un transistor?
C omo funciona un MOSFET?
Como se construye un modelo simple de las carac-
tersticas corriente-tension del MOSFET?
1. MOSFET: corte seccional, layout, smbolos
Elementos claves:
Una capa de inversion bajo el gate (depende de V
G
)
Regiones fuertemente dopadas que se extienden bajo
el gate la capa de inversion conecta electricamente
el source y el drain
Es un dispositivo de cuatro terminales: la tensi on del
body es importante
de IBM Microelectronics:
http://www-03.ibm.com/chips/photolibrary/photo10.nsf/WebViewNumber/ D8B9CCA0131418F9852569EC005EE990
2 Smbolos circuitales
Dos dispositivos complementarios:
dispositivo de canal n (n-MOSFET) sobre un sub-
strato p-Si (usa una capa de inversi on de electrones)
dispositivo de canal p (p-MOSFET) sobre un sub-
strato n-Si (usa una capa de inversi on de huecos)
2. Descripcion basica del funcionamiento
Analoga del MOSFET con tanques de agua:
Source: tanque de agua
Drain: tanque de agua
Gate: compuerta entre los tanques
Queremos analizar la operacion del MOSFET como funcion
de:
tensi on gate-source (altura del gate sobre el nivel de
agua del source)
tensi on drain-source (diferencia de nivel de agua entre
los tanques)
Inicialmente consideramos el source conectado al body
(substrato o bulk).
Tres regmenes de operaci on:
2 Corte:
MOSFET: V
GS
< V
T
, V
GD
< V
T
con V
DS
> 0.
Analoga con agua: el gate cerrado; no puede uir agua,
independientemente de la diferencia de nivel entre source
y drain.
I
D
= 0
2 Regimen Lineal o Triodo:
MOSFET: V
GS
> V
T
, V
GD
> V
T
, con V
DS
> 0.
Analoga con agua: el gate abierto, pero peque na difer-
encia de nivel entre source y drain; el agua uye.
Los electrones uyen del source al drain corriente electrica!
V
GS
|Q
n
| I
D

V
DS
|E
y
| I
D

2 Regimen de Saturacion:
MOSFET: V
GS
> V
T
, V
GD
< V
T
(V
DS
> 0).
Analoga con agua: compuerta abierta; el agua uye
del source al drain, pero cae libremente del lado del drain
el ujo es independiente del nivel relativo entre los
tanques!
I
D
es independiente de V
DS
: I
D
= I
Dsat
Geometra del problema:
2 Expresi on general de la corriente del canal
La corriente es uniforme y uye en la direcci on y:
I
y
= WQ
n
(y)v
y
(y)
La corriente de Drain es inversa a la corriente del canal:
I
D
= WQ
n
(y)v
y
(y)
I
D
= WQ
n
(y)v
y
(y)
Reescribimos en terminos de la tensi on del canal V
c
(y):
Si el campo electrico no es demasiado grande:
v
y
(y) '
n
E
y
(y) =
n
dV
c
(y)
dy
Para Q
n
(y) usamos la relaci on de control de carga:
Q
n
(y) = C
ox
[V
GS
V
c
(y) V
T
]
para V
GS
V
c
(y) V
T
.
Todo junto:
I
D
= W
n
C
ox
(V
GS
V
c
(y) V
T
)
dV
c
(y)
dy
Una simple ecuaci on diferencial de primer orden con una
sola inc ognita, V
c
(y).
Resolvemos mediante separacion de variables:
I
D
dy = W
n
C
ox
(V
GS
V
c
V
T
)dV
c
Considerando regimen lineal integramos a lo largo del
canal:
-para y = 0, V
c
(0) = 0
-para y = L, V
c
(L) = V
DS
(regimen lineal)
Entonces:
I
D
Z
L
0
dy = W
n
C
ox
Z
V
DS
0
(V
GS
V
c
V
T
)dV
c
o:
I
D
=
W
L

n
C
ox
(V
GS
V
DS
2
V
T
)V
DS
Para V
DS
peque na:
I
D
'
W
L

n
C
ox
(V
GS
V
T
)V
DS
Principales dependencias:
V
DS
I
D
(elevado campo electrico transversal)
V
GS
I
D
(elevada concentraci on de electrones)
L I
D
(menor campo electrico transversal)
W I
D
(canal de conducci on m as ancho)
Este es el regimen lineal o de triodo.
En general,
I
D
=
W
L

n
C
ox
(V
GS
V
DS
2
V
T
)V
DS
La ecuaci on es v alida si V
GS
V
c
(y) V
T
para todo y.
El peor punto es y = L, donde V
c
(y) = V
DS
, luego, la
ecuaci on es v alida si V
GS
V
DS
V
T
, o:
V
DS
V
GS
V
T
El termino responsable por la concavidad de I
D
es
V
DS
2
Para entender por que I
D
se curva debemos entender la
despolarizacion del canal:
A lo largo del canal, desde source hasta drain:
y V
c
(y) |Q
n
(y)| |E
y
(y)|
El local channel overdrive se reduce cerca del drain.
Impacto de V
DS
:
Cuando V
DS
, la despolarizaci on del canal se hace mas
prominente
I
D
crece m as lentamente con V
DS
3m n-channel MOSFET
Output characteristics (V
GS
= 0 4 V, V
GS
= 0.5 V ):
Zoom cerca del origen (V
GS
= 0 2 V, V
GS
= 0.25 V ):
Caractersticas de transferencia (V
DS
= 0100 mV, V
DS
=
20 mV ):
El MOSFET es un transistor de efecto de campo:
la carga en la capa de inversi on es controlada por
la acci on del campo electrico del gate
la carga en la capa de inversi on puede moverse
posibilita la conducci on entre drain y source
En el regimen lineal o triodo:
V
GS
I
D
: hay mas electrones en el canal
V
DS
I
D
: un campo electrico m as intenso
arrastra a los electrones
Depolarizacion del canal: la capa de inversi on de-
crece desde el source hasta el drain la corriente
satura a medida que V
DS
se aproxima a:
V
DSsat
= V
GS
V
T
Clase 10
1
- MOSFET (II)
7 de septiembre de 2011
Contenido:
1. El regimen de saturacion
2. Caractersticas del MOSFET para V
B
distinta de V
S
3. Depencias con la temperatura en la operaci on del MOS-
FET
Pedro Julian, Cap. 5
1
C omo funciona el MOSFET en saturaci on?
El punto de pinch-o representa un obst aculo para
el ujo de corriente?
Por que la corriente del MOSFET crece un poco al
aumentar V
DS
en saturaci on?
C omo afecta la polarizaci on del backgate a las car-
actersticas I-V del MOSFET?
C omo afectan variaciones de temperatura a las car-
actersticas I-V del MOSFET?
1. El regimen de saturaci on
Geometra del problema:
Los regimenes de operacion hasta aqu (V
BS
= 0):
corte: V
GS
< V
T
, V
GD
< V
T
:
No hay capa de inversi on en ning un lugar debajo del
gate
I
D
= 0
Lineal: V
GS
> V
T
, V
GD
> V
T
(con V
DS
> 0):
hay capa de inversion todo a lo largo debajo del gate
I
D
=
W
L

n
C
ox
(V
GS
V
DS
2
V
T
)V
DS
Caractersticas de salida:
2 Repasamos Q
n
, E
y
, V
c
, y V
GS
V
c
(y) en el regimen
lineal a medida que V
DS
aumenta:
Q
n
(y) = C
ox
[V
GS
V
c
(y) V
T
]
I
D
= WQ
n
(y)v
y
(y) = Cte.
v
y
(y) '
n
E
y
(y) =
n
dV
c
(y)
dy
La caida ohmica a lo largo del canal despolariza la capa
de inversi on I
D
crece m as lentamente al aumentar V
DS
y satura para V
DS
= V
GS
V
T
...
2 Corriente de saturaci on
A medida que V
DS
se aproxima a:
V
DSsat
= V
GS
V
T
El crecimiento en |E
y
| es compensado por el decrecimiento
en |Q
n
| I
D
satura en:
I
Dsat
= I
Dlin
(V
DS
= V
DSsat
= V
GS
V
T
)
Luego:
I
Dsat
=
W
2L
n
C
ox
(V
GS
V
T
)
2
I
Dsat
=
W
2L
n
C
ox
(V
GS
V
T
)
2
Caractersticas de transferencia en saturaci on:
2 Que ocurre cuando V
DS
= V
GS
V
T
?
Carga del canal en el extremo del Drain:
Q
n
(L) = C
ox
(V
GS
V
DS
V
T
) = 0
No hay capa de inversion en el extremo del Drain
Pinch-o:
La ecuacion de control de carga es inexacta en el en-
torno de V
T
La concentracion de electrones es peque na, pero no es
cero
Los electrones se mueven rapido debido a que el campo
electrico es muy elevado.
Factor dominante de la electroest atuca: la carga de
los aceptores
No hay ninguna barrera para el ujo de electrones...
Todo lo contrario!
2 Principales dependecias de I
Dsat
I
Dsat
(V
GS
V
T
)
2
Voltaje en el punto de pinch-o (V
c
= 0 respecto a
Source):
Corriente de Drain en pinch-o:
Campo electrico lateral V
DSsat
= V
GS
V
T
Concentraci on de electrones V
GS
V
T
I
Dsat
(V
GS
V
T
)
2
I
Dsat
1
L
L |E
y
|
3m n-MOSFET, n-channel MOSFET
Caractersticas de salida (V
GS
= 04 V, V
GS
= 0.5 V ):
Caractersticas de transferencia en saturaci on (V
DS
=
3 V ):
2 Que ocurre si V
DS
> V
DSsat
= V
GS
V
T
?
La region de vaciamiento que hay entre el punto de pinch-
o y el Drain se agranda (del mismo modo que en una
juntura PN en inversa)
A primer orden de aproximaci on, I
D
no se incrementa
una vez superado el pincho:
I
D
= I
Dsat
=
W
2L
n
C
ox
(V
GS
V
T
)
2
En segundo orden de aproximaci on, la longitud electrica
del canal se ve afectada: efecto de modulacion del largo
del canal: V
DS
L
channel
I
D

I
D

1
L L
'
1
L
(1 +
L
L
)
Experimentalmente se encuentra que:
L V
DS
V
DSsat
Luego:
L
L
= (V
DS
V
DSsat
)
La ecuacion de ID en saturacion es entonces:
I
Dsat
=
W
2L
n
C
ox
(V
GS
V
T
)
2
[1 + (V
DS
V
DSsat
)]
Del mismo modo, experimentalmente se encuentra que:

1
L
2. Caractersticas del MOSFET para V
B
dis-
tinta de V
S
Hay un cuarto terminal en los MOSFET: el body o bulck.
Este terminal es especialmente importante en los circuitos
integrados.
Que hace el terminal de Body?
El contacto de Body permite la aplicacion de una polar-
izaci on al body respecto a la capa de inversi on, V
BS
.
Estamos interesados en V
BS
< 0 (Tenemos que asegurar
que la juntura PN entre Source y Bulk este en inversa!).
Estamos interesados en el efecto en la capa de inversion
analizamos el caso V
GS
> V
T
(dejamos V
GS
con-
stante).
La aplicacion de V
BS
< 0 modica las condiciones de
contorno del lado del semiconductor:
Resulta: V
B
(V
T
) = 2
p
V
B
(V
T
) = 2
p
V
BS
Pero como V
GS
esta jo, V
ox
es igual que para V
BS
= 0:
V
ox
(V
T
) =
r
2
p
y tambien mismas E
ox
y |Q
G
|
Para V
BS
= 0 tenamos:
V
T
(V
BS
= 0) = V
FB
2
p
+
r
2
p
Reemplazando V
ox
(V
T
) y V
B
(V
T
) ahora obtenemos:
V
T
(V
BS
) = V
FB
2
p
+
s
(2
p
V
BS
) V
T
(V
BS
)
Si denimos:
V
To
= V
T
(V
BS
= 0)
Podemos reescribir:
V
T
(V
BS
) = V
To
+ (
r
2
p
V
BS
r
2
p
)
Caractersticas del backgate (V
BS
= 0, 1, 2, 3 V, V
DS
=
3 V ):
3. Efectos de temperatura
Las variaciones de temperatura afectan las caractersticas
I-V de los MOSFETs. Siendo los parametros principales
que dependen de la temperatura:
Movilidad: (T) = (T
0
) (
T
T
0
)
2
Tensi on Umbral: V
T
= V
FB
2
p
+
r
2
p
Considerando que la corriente de saturacion es:
I
Dsat
=
W
2L
n
C
ox
(V
GS
V
T
)
2
Entonces se plantea la siguiente interrogante: Si la
temperatura aumenta, que pasa con la corriente I
D
?
A simple vista el comportamiento es gobernado por la
disminuci on de la movilidad , pero observando en
detalle la misma curva pero en escala semi-logaritmica:
Puede observarse que en la regi on subumbral, el
comportamiento es gobernado en cambio por las
variaciones en
p
.
Adeam as existe una regi on para la cual las variaciones
de temperatura afectan muy poco o casi nada el valor de
I
D
. A este punto se lo llama ZTC (Zero Temperature
Coecient) y se debe a la compensacion de ambas
dependencias que son opuestas con la temperatura.
Curvas I-V para diferentes temperaturas medidas en el
Laboratorio de Fsisca de Dispositivos -
Microelectronica de la FIUBA sobre un transistor
PMOS para obtener el ZTC.
En el MOSFET en saturacion (V
DS
V
DSsat
): aparece
el punto de pinch-o en extremo del Drain del canal
La concenrtacion de electrones es muy peque na,
Pero los electrones se mueven muy r apido;
El punto de pinch-o no representa un obstaculo
para la corriente de electrones
En el regimen de saturacion, I
D
satura a:
I
Dsat
=
W
2L
n
C
ox
(V
GS
V
T
)
2
Pero..., debido a la modulacion del largo del canal,
I
Dsat
se incrementa levemente con V
DS
La aplicacion de una back bias modica el V
T
(back-
gate eect)
Las variaciones de temperatura afectan las curvas I-V
de los MOSFET principalmente debido a la dependen-
cia de la movilidad y de la tensi on umbral V
T
. Se
observa que el comportamiento del MOSFET frente
a la temperatura tambien depende de su punto de
operacion o trabajo (punto en el plano I-V).
Clase 11
1
- MOSFET (III)
Modelo equivalente de peque
na se
nal
6 de Abril de 2011
Contenido:
1. Introduccion al modelado de componentes electr onicos
2. Modelo de peque na se nal del MOSFET en baja fre-
cuencia
3. Modelo de peque na se nal del MOSFET en alta fre-
cuencia
4. Bonus: Modelo de simulacion del SPICE
1
Por que el ingeniero necesita modelar los sistemas?
Por que necesitamos modelar el MOSFET?
Cu al es la topologa del circuito electrico del modelo
de peque na se nal del MOSFET?
Cuales son las principales dependencias de los ele-
mentos fundamentales del modelo de peque na se nal
para saturaci on?
1. Introducci on al modelado de componentes
electronicos
En sentido general, un modelo es cualquier cosa utilizada
para representar otra cosa.
Modelo fsico es una copia en escala ampliada o re-
ducida del objeto. El objeto puede ser peque no (un
atomo) o grande (el sistema solar).
Modelo matematico usa lenguaje matematico para
describir un sistema. Se emplea en fsica, ingeniera,
economa, biologa, meteorologa, sociologa, etc.
Estudio de un incendio mediante modelo sico y de un puente mediante modelo matematico
En ciencias e ingeniera se generan modelos abstractos,
conceptuales, gr acos y/o matem aticos de los sistemas.
Existen una gran diversidad de metodos, tecnicas y teoras
acerca del modelado.
Modelado del MOSFET
Hasta ahora tenemos un modelo del MOSFET valido
para cualquier se nal de entrada:
Corte o Cut-o:
I
D
= 0
Lineal o triodo:
I
D
=
W
L

n
C
ox
(V
GS
V
DS
2
V
T
)V
DS
Saturacion:
I
D
= I
Dsat
=
W
2L
n
C
ox
(V
GS
V
T
)
2
[1+(V
DS
V
DSsat
)]
Efecto del Back bias:
V
T
(V
BS
) = V
To
+ (
r
2
p
V
BS
r
2
p
)
Pero, Que pasa si tenemos una se nal que vara en el
tiempo?
Modelado del MOSFET para una se nal que
vara en el tiempo
Suponiendo que el MOSFET esta en saturaci on resulta:
I
D
=
W
2L
n
C
ox
(V
GS
v
gs
sen(2f t)) V
T
)
2
Obtenemos una ecuacion que puede ser resuelta por una
PC, pero que no es pr actica para c alculos a mano alzada.
Imagnense si adem as el MOSFET esta un circuito real,
rodeado de resistores, capacitores, otros MOSFETs, var-
ios generadores de se nal, etc.
Tenemos que hacer alg un tipo de modelo simplicado.
Hipotesis del modelo simplicado:
Si las variaciones de v
gs
son muy grandes, no hay mas
remedio que usar las ecuaciones completas.
Pero si v
gs
no vara demasiado, podemos suponer
que hay una relaci on lineal entre la variaci on v
gs
y la
variaci on i
d
resultante:
Y buscar un modelo simple que modele esta situaci on:
i
D
= f(V
GS
) + g(v
gs
)
Es decir, se pretende partir al problema en dos partes:
De modo tal que al nal obtengamos:
i
D
= I
D
+ i
d
Donde la notaci on utilizada es:
V
GS
,I
D
= se nal de contnua (polarizacion o gran se nal)
v
gs
,i
d
= se nal de alterna (peque na se nal)
v
GS
,i
D
= V
GS
+ v
gs
, I
D
+ i
d
(se nal total)
Modelo linealizado del MOSFET
C omo hacemos esto?
Por supuesto, desarrollando i
D
(v
GS
) en serie de Taylor:
i
D
(V
GS
+v
gs
) = I
D
(V
GS
) +
I
D
V
GS
|
Q
v
gs
+
1
2
2
I
D
V
2
GS
|
Q
v
2
gs
Evaluando las derivadas para regimen de saturaci on:
i
D
(v
GS
) = k(V
GS
V
T
)
2
+ 2k(V
GS
V
T
) v
gs
+ k v
2
gs
El modelo linealizado del MOSFET en saturacion resulta:
i
D
(v
GS
) '
W
2L
n
C
ox
(V
GS
V
T
)
2
+
W
L

n
C
ox
(V
GS
V
T
)v
gs
i
D
(v
GS
) ' I
D
(V
GS
) + g
m
(V
GS
) v
gs
donde denimos la transconductancia g
m
[S] como:
g
m
=
W
L

n
C
ox
(V
GS
V
T
)
Veamos mediante un ejemplo c omo funciona esta idea:
Para V
GS
= 2V, V
T
= 1.5V,
W
2L
n
C
ox
= 1mA/V
2
,
v
gs
= 0.1sen(2 1kHz t) y V
DS
tal que estamos en
saturaci on,
Tenemos por un lado el modelo completo:
i
D
(v
GS
) =
W
2L
n
C
ox
((V
GS
+ v
gs
) V
T
)
2
i
D
(v
GS
) = 1mA/V
2
((2V +0.1sen(21kHzt))1V )
2
Y por otro el modelo aproximado para peque na se nal:
i
D
(v
GS
) = I
D
+ g
m
v
gs
I
D
=
W
2L
n
C
ox
(V
GS
V
T
)
2
= 250A
g
m
=
W
L

n
C
ox
(V
GS
V
T
) = 250S
i
D
(v
GS
) = 250A + 250S 0.1sen(2 1kHz t)
Podemos usar el modelo aproximado? Es util?
Comparemos los resultados obtenidos con el modelo com-
pleto y con el modelo aproximado:
Para v
gs
= 100mV los resultados son parecidos.
Pero el modelo linealizado es mucho m as simple (apto
para c alculos a mano alzada)!
Puedo pensar las variaciones i
d
como resultado de una
fuente de corriente controlada por v
gs
:
Que pasa con valores m as chicos o mas grandes de v
gs
?
Dejamos los demas parametros constantes y varamos v
gs
:
Para v
gs
=50mV la aproximaci on es excelente:
Para v
gs
=200mV la aproximaci on es mala
Claro, estamos haciendo Taylor en el entorno de V
GS
!
Rango de validez del modelo linealizado del
MOSFET
Cuando es v alido el modelo linealizado?
Si aceptamos un 10% de error en la linealizacion:
k v
2
gs
< 0.1 2k(V
GS
V
T
) v
gs
o sea,
v
gs
< 0.2(V
GS
V
T
)
Ejemplo:
Si V
GS
= 2V y V
T
= 1.5V, resulta v
gs
100mV
Si V
GS
= 3V y V
T
= 1.5V, resulta v
gs
300mV
La linealizaci on del modelo completo es util para difer-
entes dispositivos (MOSFET, diodo, TBJ, etc.) en difer-
entes regimenes de operaci on (saturaci on, lineal, etc.) y
es v alida dentro de cierto rango acotado.
2. Modelo de peque na se nal del MOSFET en
baja frecuencia
Aplicamos la misma idea a peque nas se nales aplicadas
sobre cualquiera de las fuentes de polarizacion:
Puntos fundamentales:
Podemos separar la respuesta del dispositivo a la po-
larizacion y a la peque na se nal.
Las se nales son peque nas
la respuesta de los dispositivos es aprox. lineal
se puede usar el principio de superposicion
los efectos de diferentes se nales son independientes.
Matem aticamente:
i
D
(V
GS
+ v
gs
, V
DS
+ v
ds
, V
BS
+ v
bs
) '
I
D
(V
GS
, V
DS
, V
BS
)+
I
D
V
GS
|
Q
v
gs
+
I
D
V
DS
|
Q
v
ds
+
I
D
V
BS
|
Q
v
bs
Donde Q bias point (V
GS
, V
DS
, V
BS
)
Corriente i
d
de peque na se nal:
i
d
' g
m
v
gs
+ g
o
v
ds
+ g
mb
v
bs
Denimos:
g
m
transconductancia [S]
g
o
salida o conductancia del drain [S]
g
mb
transconductancia del backgate [S]
Luego:
g
m
'
I
D
V
GS
|
Q
g
o
'
I
D
V
DS
|
Q
g
mb
'
I
D
V
BS
|
Q
2 Transconductancia
En regimen de saturaci on:
I
D
=
W
2L
n
C
ox
(V
GS
V
T
)
2
[1 + (V
DS
V
DSsat
)]
Luego (despreciando la modulaci on del largo del canal):
g
m
=
I
D
V
GS
|
Q
'
W
L

n
C
ox
(V
GS
V
T
)
Lo reescribimos en terminos de I
D
:
g
m
=
v
u
u
u
u
t
2
W
L

n
C
ox
I
D
Trasconductancia de un nMOSFET (V
DS
= 2 V ):
Modelo circuital equivalente de g
m
:
2 Conductancia de salida
En regimen de saturaci on:
I
D
=
W
2L
n
C
ox
(V
GS
V
T
)
2
[1 + (V
DS
V
DSsat
)]
Luego:
g
o
=
I
D
V
DS
|
Q
=
W
2L
n
C
ox
(V
GS
V
T
)
2
' I
D

I
D
L
La resistencia de salida es:
r
o
=
1
g
o
L
I
D
Conductancia de salida de un nMOSFET:
o
:
2 Transconductancia de Backgate
En regimen de saturacion (despreciando la modulacion
del canal):
I
D
'
W
2L
n
C
ox
(V
GS
V
T
(V
BS
))
2
Luego:
g
mb
=
I
D
V
BS
|
Q
=
W
L

n
C
ox
(V
GS
V
T
)(
V
T
V
BS
|
Q
)
g
mb
= g
m
(
V
T
V
BS
|
Q
)
Dado que:
V
T
(V
BS
) = V
To
+ (
r
2
p
V
BS
r
2
p
)
Resulta:
g
mb
=
g
m
2
r
2
p
V
BS
g
mb
hereda las dependencias de g
m
El Body del MOSFET es un terminal de control: carac-
tersticas de salida para diferentes valores de V
BS
(V
BS
=
0 (3) V, V
BS
= 0.5 V , V
GS
= 2 V ):
mb
:
Modelo completo del MOSFET para peque na se nal:
3. Modelo de peque na se nal del MOSFET en
alta frecuencia
Tenemos que incorporar las capacidades. En saturacion:
C
gs
capacidad intrnseca del gate
+ capacidad de overlap, C
ov
(+fringe)
C
gd
capacidad de overlap, C
ov
(+fringe)
C
gb
(s olo capacidades parasitas)
C
sb
capacidad zona vaciamiento source
+ sidewall (+capacidad canal-substrato)
C
db
capacidad zona vaciamiento drain + sidewall
Los terminos entre parentesis son menores y se descartan.
Modelo de peque na se nal del MOSFET para alta frecuen-
cia:
Plan para obtener las capacidades del modelo:
Empezamos con C
gs,i
calculamos la carga del canal Q
G
= (Q
N
+ Q
B
)
calculamos c omo Q
G
cambia con V
GS
Sumamos las capacidades C
j
de las junturas PN
Carga de la capa de inversion en saturacion
Q
N
(V
GS
) = W
Z
L
0
Q
n
(y)dy = W
Z
V
GS
V
T
0
Q
n
(V
c
)
dy
dV
c
dV
c
Pero:
dV
c
dy
= E
y
(y) =
I
D
W
n
Q
n
(V
c
)
Luego:
Q
N
(V
GS
) =
W
2
L
n
I
D
Z
V
GS
V
T
0
Q
2
n
(V
c
)dV
c
Recordando:
Q
n
(V
c
) = C
ox
(V
GS
V
c
V
T
)
Entonces:
Q
N
(V
GS
) =
W
2
L
n
C
2
ox
I
D
Z
V
GS
V
T
0
(V
GS
V
c
V
T
)
2
dV
c
Integramos y substituimos I
D
para saturaci on:
Q
N
(V
GS
) =
2
3
WLC
ox
(V
GS
V
T
)
La carga del canal es:
Q
G
(V
GS
) = Q
N
(V
GS
) Q
B,max
|
indepV GS
Capacidad intrinseca entre gate-source:
C
gs,i
=
dQ
G
dV
GS
=
2
3
WLC
ox
Debemos incluir la capacidad de overlap:
C
gs
=
2
3
WLC
ox
+ WC
ov
Capacidad gate-drain - s olo capacidad de overlap:
C
gd
= WC
ov
Capacidad body-source = Capacidad de juntura del source:
C
sb
= C
j
+C
jsw
= WL
diff
v
u
u
u
u
u
t
q
s
N
a
2(
B
V
BS
)
+(2L
diff
+W)C
JSW
Capacidad body-drain = Capacidad de juntura del drain:
C
db
= C
j
+C
jsw
= WL
diff
v
u
u
u
u
u
t
q
s
N
a
2(
B
V
BD
)
+(2L
diff
+W)C
JSW
Modelo de peque na se nal del MOSFET para alta frecuen-
cia:
En saturaci on:
g
m
v
u
u
u
u
t
W
L
I
D
g
o
I
D
L
C
gs
WLC
ox
4. Modelo de simulaci on del SPICE
SPICE es el acronimo de Simulation Program with Inte-
grated Circuits Emphasis y fue desarrollado por la Uni-
versidad de California, en Berkeley, en 1975.
Es un est andar de simulaci on de circuitos electr onicos.
Para eso hay que describir el circuito y elegir el tipo de
simulaci on (temporal, en frecuencia, continua, etc.)
Vs 1 0 DC 20.0V ; Se indica la fuente
Ra 1 2 5.0k
Rb 2 0 4.0k
Rc 3 0 1.0k
Is 3 2 DC 2.0mA
.DC Vs 20 20 1 ; Se pide simulacion DC
.PRINT DC V(1,2) I(Ra) ; Calculo V,I para Ra
.PRINT DC V(2) I(Rb)
.END
Y se obtiene un resultado como este:
**** DC TRANSFER CURVES
Vs V(1,2) I(Ra)
20 6.667 1.333E-03
Vs V(2) I(Rb)
20 13.33 3.333E-03
JOB CONCLUDED
TOTAL JOB TIME .13
Hoy en da hay muchas implementaciones de SPICE:
Software no libre: LTSPICE (freeware), PSpice/OrCAD,
HSpice, MicroCad, Dr. Spice, Proteus, etc.
Software libre: ASCO tool, GEDA (GPL), MacSpice,
Oregano (GPL), Qucs, TclSpice, etc.
Todas se basan en los mismos modelos de SPICE y cada
una agrega su entorno visual y herramientas propias.
Modelos de SPICE de MOSFETs
Para MOSFETs con L 1.5m funciona bien el modelo
elemental Level 1 de SPICE:
Level 1 MOSFET model:
.MODEL MODN NMOS LEVEL=1 VTO=1 KP=50u
+ LAMBDA=.033 GAMMA=.6 PHI=0.8 TOX=1.5E-10
+ CGDO=5E-10 CGSO= 5e-10 CJ=1E-4 CJSW=5E-10
+ MJ=0.5 PB=0.95 W=5u L=1u
Por ejemplo, en Level 1 para calcular la corriente de Drain
se usan las ecuaciones:
Para calcular las capacidades el Level 1 usa por ejemplo:
Y las ecuaciones:
Existen muchos modelos SPICE de MOSFETs
Hay una modelos de MOSFETs desde Level 1 a Level 14.
El uso, complejidad y precisi on de cada uno es diferente.
Permiten simular transitorios, temperatura, ruido, etc.
Por ejemplo, para MOSFETs sub-m se usan modelos
como el BSIM, Berkeley Short-Channel IGFET Model.
Ejemplo: AMI 0.5um Level 3 (AMI Semiconductor Inc.,
L=0.5um)
Para m as informacion ver:
OrCAD PSpice A/D Reference Manual
http://ltspice.linear.com/software/scad3.pdf
Clase 12
1
- El diodo de juntura PN (I)
Caracter
sticas I-V
13 de Abril de 2011
Contenido:
1. La juntura PN polarizada
3. Efectos de la temperatura
P. Juli an: Introducci on a la Microelectronica, Cap. 3,
3.3
1
tores - de la FIUBA, de la correspondiente hecha por el prof. Jes us A. de

Alamo para el curso 6.012 -
Por que en un diodo de juntura PN la corriente puede
circular en un solo sentido?
Por que la corriente del diodo polarizado en directa
aumenta proporcionalmente a exp
qV
kT
?
De que factores depende la corriente de saturaci on
I
o
en la expresi on I = I
o
(exp
qV
kT
1)?
C omo afecta la temperatura a los par ametros del
diodo y a su comportamiento?
1. La juntura PN polarizada Nos concentramos en
la regi on fundamental de la juntura:
Al aplicar tension al diodo el equilibrio termodin amico se
altera:
La electrostatica se modica: la region de vaciamiento
aumenta o se reduce
Circula corriente
Concentraci on de portadores en equilibrio termico:
En equilibrio termico hay un balance din amico entre
difusi on y arrastre de electrones y huecos:
|J
arr
| = |J
dif
|
Concentraci on de portadores en la juntura PN polarizada:
Para V > 0,
B
V |E
SCR
| |J
drift
|
Se altera el balance de corrientes:
|J
arr
| < |J
dif
|
Hay una corriente de difusion neta:
inyeccion de h
+
en n-QNR y de e
en p-QNR
exceso de minoritarios en regiones QNR
Hay una gran difusion de h
+
en n-QNR y de e
en p-QNR
la corriente puede ser grande.
para V < 0,
B
V |E
SCR
| |J
drift
|
Se altera el balance de corrientes:
|J
drift
| > |J
diff
|
Hay una corriente de arrastre neta:
extraccion de h
+
de n-QNR y de e
de p-QNR
decit de minoritarios en regiones QNR
Hace falta compensar pocos h
+
en n-QNR y e
en p-QNR
(gura en escala log) la corriente es peque na.
Que sucede si la concentraci on de portadores en las
regiones QNR se modica respecto al equilibrio termico?
Se altera el balance entre generacion y recombinacion
de portadores
En equilibrio termico: la tasa de roturas de enlaces
Si Si est a equilibrada con la tasa de formaci on de
enlaces Si Si:
Si hay inyeccion de portadores minoritarios:
concentraci on de portadores superior al equilibrio
prevalece la recombinacion
Si hay extracci on de portadores minoritarios:
concentraci on de portadores inferior al equilibrio
prevalece la generaci on
D onde ocurren la generaci on y la recombinaci on?
En los dispositivos modernos la recombinacion y la
generaci on ocurren principalmente en las supercies:
En las supercies se interrumpe la estructura cristalina
perfectamente peri odica:
gran cantidad de enlaces rotos:
centros de generaci on y recombinaci on
Los dispositivos modernos son muy peque nos
el efecto de supercie es muy signicativo.
Elevada actividad de generaci on y recombinaci on en las
supercies:
la concentracion de portadores no puede desviarse mu-
cho respecto a los valores de equilibrio:
n(s) ' n
o
, p(s) ' p
o
Completamos el panorama de la juntura PN polarizada:
Polarizaci on directa: los minoritarios inyectados se di-
funden a traves de la region QNR y se recombinan
en la supercie del semiconductor
Polarizaci on inversa: los minoritarios son extrados
por las regiones SCR se generan en la supercie y
se difunden a traves de las regiones QNR
An alisis de las corrientes:
Polarizaci on directa:
Polarizaci on inversa:
C omo se distribuyen las corrientes a lo largo del dispo-
sitivo?
La corriente total debe ser constante. La corriente
saliente es igual a la corriente entrante y no se acumula
carga en el dispositivo
La SCR es libre de portadores, por lo tanto no
puede existir recombinaci on J
n
y J
p
deben ser
constantes J
n
(x
p
) = J
n
(x
n
) y J
p
(x
p
) = J
p
(x
n
)
Hip otesis de diodo corto: La longitud de las QNR es
demasiado corta, tal que, teniendo en cuenta el tiempo
de transito de los portadores de carga, la probabilidad
de recombinaci on de minoritarios en estas regiones es
nula.
La corriente de minoritarios en las QNRs debe ser
constante.
Que aporte realiza la corriente de mayoritarios? Es una
corriente de arrastre o de difusion?
Por hip otesis de cuasi-neutralidad:
n(x) p(x) x
El gradiente de concentraciones de h
+
y e
es igual
de cada lado de la juntura.
No deberan compensarse las corrientes?
La corriente de mayoritarios es predominantemente
una corriente de arrastre.
El campo electrico es muy bajo ( V/cm) y no aporta
corriente de minoritarios.
Por ser el campo electrico muy bajo y practicamente
despreciable, no se contradice la hip otesis de cuasi-
neutralidad.
Que limita la magnitud de la corriente del diodo?
NO la tasa de generacion o recombinaci on en las su-
percies
NO la tasa de inyecci on o extracci on a traves de las
regiones SCR
sino el gradiente de difusion en las regiones QNR
Desarrollo de un modelo analtico de las corrientes:
1. Calcular la concentracion de portadores minoritarios
en los bordes de la region SCR, p(x
n
) y n(x
p
)
2. Calcular la corriente de difusi on de portadores minori-
tarios en cada regi on QNR, I
n
y I
p
3. Sumar las corrientes de difusion de electrones y hue-
cos, I = I
n
+ I
p
2 Paso 1: Calcular la concentraci on de portadores mi-
noritarios en los bordes de la regi on SCR
En equilibrio termico, en la SCR |J
drift
| = |J
diff
|, y
n
o
(x
1
)
n
o
(x
2
)
= exp
q[(x
1
) (x
2
)]
kT
p
o
(x
1
)
p
o
(x
2
)
= exp
q[(x
1
) (x
2
)]
kT
Al polarizar resulta |J
drift
| 6 = |J
diff
|.
Pero si |J
drift
J
diff
| es peque no respecto a |J
drift
| y a
|J
diff
| entonces:
n(x
1
)
n(x
2
)
' exp
q[(x
1
) (x
2
)]
kT
p(x
1
)
p(x
2
)
' exp
q[(x
1
) (x
2
)]
kT
Esto se conoce como estado de cuasi-equilibrio.
Recordando que (x
n
) (x
p
) =
B
V , en los
bordes de la regi on SCR, se tiene:
n(x
n
)
n(x
p
)
' exp
q[(x
n
) (x
p
)]
kT
= exp
q(
B
V )
kT
p(x
n
)
p(x
p
)
' exp
q[(x
n
) (x
p
)]
kT
= exp
q(
B
V )
kT
Pero:
p(x
p
) ' N
a
y n(x
n
) ' N
d
Esto se conoce como la aproximaci on de bajo nivel de
inyeccion.
Luego:
n(x
p
) ' N
d
exp
q(V
B
)
kT
y
p(x
n
) ' N
a
exp
q(V
B
)
kT
Y recordando que el potencial de juntura es:
B
=
kT
q
ln
N
d
N
a
n
2
i
Reemplazando obtenemos:
n(x
p
) '
n
2
i
N
a
exp
qV
kT
y
p(x
n
) '
n
2
i
N
d
exp
qV
kT
Dependencia con la tensi on aplicada:
En equilibrio (V = 0):
n(x
p
) =
n
2
i
N
a
p(x
n
) =
n
2
i
N
d
En directa (V > 0):
n(x
p
)
n
2
i
N
a
p(x
n
)
n
2
i
N
d
Muchos h
+
en p-QNR y e
en n-QNR disponibles
para ser inyectados:
V concentraci on de portadores inyectados
La corriente directa puede ser elevada
En reversa (V < 0):
n(x
p
)
n
2
i
N
a
p(x
n
)
n
2
i
N
d
Pocos h
+
en n-QNR y e
en p-QNR que necesitan ser

compensados:
La corriente reversa es peque na.
2 Paso 2: Corriente de difusi on en las regiones QNR:
Ecuaci on de difusi on (para electrones en la region p-QNR):
J
n
= qD
n
dn
dx
En la regi on p-QNR, los electrones se difunden
sin recombinarse hasta alcanzar el contacto:
J
n
es constante en la region p-QNR (y en n-QNR)
n(x) tiene que ser lineal.
Condiciones de borde:
n(x = W
p
) = n
o
=
n
2
i
N
a
n(x
p
) =
n
2
i
N
a
exp
qV
kT
Concentraci on de electrones:
n
p
(x) = n
p
(x
p
) +
n
p
(x
p
) n
p
(W
p
)
x
p
+ W
p
(x + x
p
)
n
p
(x) = n
p
(x
p
) +
n
p
(x
p
) n
p
(W
p
)
x
p
+ W
p
(x + x
p
)
Densidad de corriente de electrones:
J
n
= qD
n
dn
dx
= qD
n
n
p
(x
p
) n
p
(W
p
)
W
p
x
p
= qD
n
n
2
i
N
a
exp
qV
kT

n
2
i
N
a
W
p
x
p
o
J
n
= q
n
2
i
N
a
D
n
W
p
x
p
exp
qV
kT
1

En forma similar, el ujo de huecos en la regi on n-QNR:
La densidad de corriente de huecos resulta:
J
p
= q
n
2
i
N
d
D
p
W
n
x
n
exp
qV
kT
1

2 Paso 3: sumamos ambos componentes de corriente:
J = J
n
+J
p
= qn
2
i
1
N
a
D
n
W
p
x
p
+
1
N
d
D
p
W
n
x
n
exp
qV
kT
1
Corriente total:
I = qAn
2
i
1
N
a
D
n
W
p
x
p
+
1
N
d
D
p
W
n
x
n
exp
qV
kT
1
Que habitualmente se escribe:

I = I
o
exp
qV
kT
1
donde
I
o
corriente de saturacion [A]
La condicion de contorno vale en polarizacion directa e
inversa La ecuacion es valida en directa y en inversa.
[la proxima clase continuaremos discutiendo en detalle
este resultado]
3. Efectos de la temperatura en la corriente
del Diodo
Expresi on de la corriente del diodo:
I = I
o
exp
qV
kT
1
I
o
= qAn
2
i
1
N
a
D
n
W
p
x
p
+
1
N
d
D
p
W
n
x
n
Que sucede cuando aumenta la temperatura?

Aumenta el potencial termico
kT
q
exp
qV
kT
I
Disminuye la movilidad y el coeciente de difusi on
n,p
D
n,p
I
o
I
Aumenta la concentracion intrnsica de portadores
n
i
n
2
i
I
o
I
Y entonces? Quien gana? La corriente aumenta o
disminuye?
La corriente aumenta con la temperatura. El aumento de
I
o
es superior a la disminucion de exp
qV
kT
Avalancha termica: Para V constante, un aumento en
la temperatura produce un aumento en la corriente que
produce un aumento de la temperatura, que produce un
aumento en la corriente...
La forma mas segura de medir la curva es inyectar
corriente y medir tensi on
V =
kT
q
ln
I
I
o

V =
kT
q
ln
I
I
o
Esto quiere decir que I

o
debe aumentar lo suciente para
predominar frente a
kT
q
el aumento en n
i
es predominante.
Este hecho queda evidenciado al examinar la dependencia
con la temperatura de estos parametros
D
n,p
(T) = D
n,p
(T
o
)
T
o
T
2
n
2
i
(T) = T
2
exp
E
g
kT
I
o
(T) exp
E
g
kT

Al aplicar una tensi on a la juntura PN se altera el
balance entre corrientes de difusi on y arrastre:
en polarizaci on directa se inyectan portadores mi-
noritarios en las regiones cuasi-neutrales
en polarizacion inversa se extraen portadores mi-
noritarios de las regiones cuasi-neutrales
En polarizacion directa los portadores minoritarios in-
yectados se recombinan en las supercies.
En polarizacion inversa los portadores minoritarios
extrados se generan en las supercies.
El c alculo de la condici on de contorno en las regiones
SCR se basa en la condicion de cuasi-equilibrio: el
equilibrio entre corrientes de difusion y arrastre en la
regi on SCR apenas se ve alterado.
El factor limitante del ujo de corriente en directa es
el gradiente de difusion en las regiones cuasi-neutrales.
La ecuacion caracterstica I-V de un diodo PN es:
I = I
o
(exp
qV
kT
1)
La temperatura afecta las caractersticas del diodo
Para V constante:
T I
Clase 13
1
- El diodo de juntura PN (II)
Modelo Circuital Equivalente
29 de Abril de 2009
Contenido:
1. Caractersticas I-V (cont.)
2. Modelo de peque na se nal
3. Capacidad de difusi on
Howe and Sodini, Ch. 6, 6.4, 6.5, 6.9
1
C omo es el modelo de pequena se nal de un diodo
PN?
De que dependen los elementos del modelo de peque na
se nal?
Adem as de la capacidad de juntura, Existen otros
efectos capacitivos en un diodo PN?
1. Caractersticas I-V (cont.)
Ecuaci on de la corriente del diodo PN:
I = I
o
(exp
qV
kT
1)
Funcionamiento en polarizacion directa:
La diferencia de potencial en la region SCR es re-
ducida por V inyecci on de portadores mayoritarios
en regiones QNR
Difusi on de portadores minoritarios a traves de re-
giones QNR
Recombinaci on de portadores minoritarios en las su-
percies
Gran cantidad de portadores disponibles para ser in-
yectados
I e
qV/kT
Funcionamiento en polarizacion inversa:
La diferencia de potencial en la region SCR es aumen-
tada por V
extracci on de portadores minoritarios de regiones
QNR
Difusi on de portadores mayoritarios a traves de re-
giones QNR
Generaci on de portadores minoritarios en las super-
cies
Escasa cantidad de portadores minoritarios disponibles
para extracci on I la corriente satura en un valor
peque no
Caractersticas I-V:
I = I
o
(exp
qV
kT
1)
Diodo PN entre Source/Drain-Body de un nMOSFET:
Principales factores en la corriente del diodo PN:
I = qAn
2
i
(
1
N
a
D
n
W
p
x
p
+
1
N
d
D
p
W
n
x
n
)(exp
qV
kT
1)
I
n
2
i
N
(exp
qV
kT
1) exceso de portadores minori-
tarios en la frontera de la region SCR
en polarizaci on directa: I
n
2
i
N
exp
qV
kT
: mas porta-
dores se inyectan, mas corriente circula
en polarizaci on inversa: I
n
2
i
N
: la concentraci on
de portadores minoritarios cae cae a valores in-
signicantes y la corriente satura
I D: Difusion m as intensa mayor corriente
I
1
W
QNR
: Region de difusion mas corta mayor
corriente
I A: Diodo mas grande mayor corriente
2. Modelo de peque na se nal
Examinemos el efecto de una peque na se nal superpuesta
a la polarizaci on:
I + i = I
o
[exp
q(V + v)
kT
1]
Si v es sucientemente peque na, linealizamos la exponen-
cial:
I+i = I
o
[ (exp
qV
kT
)(exp
qv
kT
)1] ' I
o
[ (exp
qV
kT
)(1+
qv
kT
)1]
= I
o
(exp
qV
kT
1) + I
o
(exp
qV
kT
)
qv
kT
= I + (I + I
o
)
qv
kT
Entonces:
i =
(I + I
o
)q
kT
v
Desde el punto de vista de la se nal, el diodo se comporta
como una conductancia de valor:
g
d
=
q(I + I
o
)
kT
Hasta aqu el modelo equivalente de peque na se nal es:
g
d
depende de la polarizaci on. En polarizaci on directa:
g
d
'
qI
kT
g
d
dependencia lineal con la corriente.
Debe agregarse una capacitancia asociada con la region
de deserci on:
Capacidad de juntura (o desercion):
C
j
=
C
jo
s
1
V
B
3. Capacidad de difusi on
Que ocurre con los portadores mayoritarios?
Hasta aqu la situacion de los mayoritarios es:
Pero si en la region QNR la concentracion de minoritarios
aumenta, y la concentracion de mayoritarios no cambia
Se viola la condici on de cuasi-neutralidad electrica.
La condicion de cuasi-neutralidad electrica en la regi on
QNR exige que:
exceso de concentracion de portadores minoritarios =
exceso de concentracion de portadores mayoritarios
En terminos matematicos:
p
0
(x) = p(x) p
o
' n
0
(x) = n(x) n
o
Integramos la carga acumulada por los portadores en ex-
ceso:
q
Pn
= qA
1
2
p
0
(x
n
)(W
n
x
n
) =
= qA
W
n
x
n
2
n
2
i
N
d
(exp
qV
kT
1) = q
Nn
Ahora veamos que sucede si se produce un incremento
peque no en V :
Peque no incremento en V peque no incremento en q
Pn
peque no incremento en |q
Nn
|
Se comporta como un capacitor de capacitancia:
C
dn
=
dq
Pn
dV
|
V
Podemos escribir q
Pn
en terminos de I
p
(fracci on de la
corriente del diodo debido a los huecos del lado N-QNR):
q
Pn
=
(W
n
x
n
)
2
2D
p
qA
n
2
i
N
d
D
p
W
n
x
n
(exp
qV
kT
1)
=
(W
n
x
n
)
2
2D
p
I
p
Denimos tiempo de transito de los huecos a traves de
la region n-QNR:
Tp
=
(W
n
x
n
)
2
2D
p
El tiempo de tr ansito es el tiempo medio empleado por
un hueco para difundirse a traves de la region n-QNR
[Lo veremos en mayor detalle al estudiar transistores TBJ]
Entonces:
q
Pn
=
Tp
I
p
y tambien
C
dn
'
q
kT
Tp
I
p
An alogamente, en la regi on p-QNR:
q
Np
=
Tn
I
n
C
dp
'
q
kT
Tn
I
n
donde
Tn
is tiempo de transito de los electrones a traves
de la region p-QNR:
Tn
=
(W
p
x
p
)
2
2D
n
Ambos capacitores estan en paralelo Capacidad total
de difusi on:
C
d
= C
dn
+ C
dp
=
q
kT
(
Tn
I
n
+
Tp
I
p
) =
q
kT
T
I
con:
T
=

Tn
I
n
+
Tp
I
p
I
Observese que:
q
Pn
+ q
Np
=
Tn
I
n
+
Tp
I
p
=
T
I
Completamos el modelo equivalente de peque na se nal del
diodo PN:
Dependencia con la polarizaci on de C
j
y C
d
:
C
d
domina en polarizaci on directa fuerte ( e
qV/kT
)
C
j
domina en polarizacion inversa y en polarizacion
directa debil ( 1/
B
V )
- Para polarizacion directa fuerte, el modelo de C
j
es
invalido (no diverge)
- soluci on habitual, hacer que C
j
sature al valor cor-
respondiente a V =

B
2
C
j,max
=
2C
jo
Comportamiento de peque na se nal del diodo:
conductancia: asociada con las caractersticas I-V
g
d
I en polarizaci on directa, efecto despreciable en inversa
capacidad de juntura: asociada con la modulacion
de la carga espacial en la region de desercion SCR
C
j
1/
r
B
V
capacidad de difusion: asociada con la carga almace-
nada en las regiones QNR a n de conservar la cuasi-
neutralidad
C
d
e
qV/kT
C
d
I
Clase 14
1
- El transistor bipolar de juntura
(I)
Regimen activo directo
27 de abril de 2011
Contenidos:
1. TBJ: Estructura y operacion basica
2. Caractersticas I-V en regimen activo directo
Pedro Julian - Introduccion a la Microelectronica: Prin-
cipios, Modelos y Circuitos Digitales CMOS
Cap. 6, 6.1, 2, 3
Gray, Hurst, Lewis, Meyer - Analysis and Design of
Analog Integrated Circuits
Ch. 1, 1.3
1
C omo es un transistor bipolar de juntura?
C omo funciona un transistor bipolar de juntura?
Cuales son las principales dependencias de las corri-
entes del TBJ en regimen activo directo?
1. TBJ: estructura y operacion basica
El TBJ permite manejar grandes corrientes a altas veloci-
dades es excelente para aplicaciones anal ogicas y para
interfaces de entrada en sistemas de comunicaciones.
Modelo simplicado unidimensional del TBJ intrnseco:
TBJ = dos junturas PN adyacentes:
sucientemente juntas como para que los portadores
minoritarios interact uen (pueden difundirse sucien-
temente r apido en la base)
sucientemente separadas como para que las regiones
de desercion no interact uen (para prevenir el punchthrough)
Regmenes de operaci on:
Operacion basica en regimen activo directo:
V
BE
> 0 inyecci on de electrones de E a B
inyecci on de huecos de B a E
V
BC
< 0 extracci on de electrones de B a C
extracci on de huecos de C a B
Efecto Transistor:
Los electrones inyectados de E a B, salen por el C!
Concentraci on de portadores en equilibrio termico:
Concentraci on de portadores en regimen activo directo:
Corrientes dominantes en regimen activo directo:
I
C
: Inyeccion de electrones de E a B y recolecci on por C
I
B
: Inyecci on de huecos de B a E
I
E
= I
C
I
B
En regimen activo directo:
V
BE
controla I
C
(efecto transistor)
I
C
independiente de V
BC
(aislacion)
el precio a pagar por el control: I
B
Comparaci on con el MOSFET:
MOSFET ideal TBJ ideal
Caracterstica en saturaci on activo directo
Terminal de control gate base
Terminal com un source emisor
Terminal controlado drain colector
Dependencia funcional
de la corriente cuadratica exponencial
controlada
Corriente de entrada
en continua al 0 exponencial
terminal de control
Figura de merito del TBJ:
-ganancia de corriente entre base y colector:
F
=
I
C
I
B
(se desea que sea grande, ' 100)
2. Caractersticas I-V en regimen activo di-
recto
2 Corriente de Colector: nos concentramos en la di-
fusi on de electrones en la base
n
pB
(0) = n
pBo
exp
qV
BE
kT
, n
pB
(W
B
) = 0
Perl de electrones:
n
pB
(x) = n
pB
(0)(1
x
W
B
)
Densidad de corriente de electrones:
J
nB
= qD
n
dn
pB
dx
= qD
n
n
pB
(0)
W
B
La corriente de electrones es proporcional al area de la
juntura base-emisor A
E
:
Corriente de colector:
I
C
= J
nB
A
E
= qA
E
D
n
W
B
n
pBo
exp
qV
BE
kT
o
I
C
= I
S
exp
qV
BE
kT
I
S
corriente de saturacion del colector [A]
2 Corriente de base: nos focalizamos en la inyecci on de
huecos y su recombinacion en el emisor.
p
nE
(x
BE
) = p
nEo
exp
qV
BE
kT
, p
nE
(W
E
x
BE
) = p
nEo
Perl de huecos:
p
nE
(x) = [p
nE
(x
BE
) p
nEo
](1 +
x + x
BE
W
E
) + p
nEo
Densidad de corriente de huecos:
J
pE
= qD
p
dp
nE
dx
= qD
p
p
nE
(x
BE
) p
nEo
W
E
La corriente de base es proporcioal al area de la juntura
base-emisor A
E
:
Corriente de base:
I
B
= J
pE
A
E
= qA
E
D
p
W
E
p
nEo
(exp
qV
BE
kT
1)
Luego:
I
B
=
I
S
F
(exp
qV
BE
kT
1)
Para V
BE

kT
q
:
I
B
'
I
C
F
2 Ganancia de corriente:
F
=
I
C
I
B
=
n
pBo
D
n
W
B
p
nEo
D
p
W
E
=
N
dE
D
n
W
E
N
aB
D
p
W
B
Para maximizar
F
:
N
dE
N
aB
W
E
W
B
mejor npn que pnp (debido a que D
n
> D
p
)
Estado actual del arte en TBJs circuitos integrados:
I
C
0.1 1 mA,
F
50 300
F
es difcil de controlar en el proceso de fabricaci on
Necesitamos circuitos insensibles a variaciones en
F

Surgen los circuitos realimentados! (Circuitos I - 66.08)
An alogo a dicultad para controlar V
T
y k en MOSFETs
Gr aco de Gummel: semilogartmico de I
C
e I
B
vs. V
BE
:
En consecuencia, dependencia de
F
con I
C
:
Dispersi on de los parametros de los dispositivos debido a
variaciones en el proceso de fabricacion:
Variaciones en la corriente de saturaci on:
Se debe fundamentalmente a la dispersi on en la
concentraci on del nivel de dopantes en la base
Variaciones en
F
debido a variaciones en el ancho de
la base: W
B
Variaciones en n
i
y debido a estres mec anico
Corrientes del TBJ npn en regimen activo directo:
El emisor inyecta electrones en la base,
El colector colecta electrones de la base.
I
C
es controlada por V
BE
, independientemente de
V
BC
(efecto transistor):
I
C
exp
qV
BE
kT
La base inyecta huecos en el emisor I
B
> 0
Relacion entre la corriente de base y la de colector:
F
=
I
C
I
B
Clase 15
1
- El transistor bipolar de juntura
(II)
Reg
menes de operaci
on
13 de Mayo de 2009
Contenido:
1. Regimenes de operaci on.
2. Modelo circuital equivalente de gran se nal.
3. Caractersticas de salida.
Howe and Sodini, Ch. 7, 7.3, 7.4
1
El primer transistor:
Ver apunte en:
http://materias..uba.ar/6625/Material Complementario.htm
Que regimenes de operaci on existen para un TBJ?
Que tiene de particular cada regimen?
C omo son los modelos circuitales equivalentes del
TBJ?
1. Regimenes de operacion
activo directo: el TBJ tiene buena aislacion v
o
/v
i
y
alta ganancia; es el modo mas util;
saturacion: el TBJ no tiene aislacion y esta inundado
de portadores minoritarios demora mucho tiempo
en salir de saturaci on; evitarlo, excepto en CC
reversa: ganancia pobre; no es util;
corte: corrientes IC e IB despreciables: pr acticamente
un circuito abierto; util.
2 Regimen activo directo: V
BE
> 0, V
BC
< 0
Perl de portadores minoritarios (no en escala):
El emisor inyecta electrones en la base, el colector colecta
electrones de la base:
I
C
= I
S
exp
qV
BE
kT
La base inyecta huecos al emisor, que se recombinan en
el contacto del emisor:
I
B
=
I
S
F
(exp
qV
BE
kT
1)
Corriente del emisor:
I
E
= I
C
I
B
= I
S
exp
qV
BE
kT

I
S
F
(exp
qV
BE
kT
1)
Los TBJs integrados actualmente: I
C
0.1 1 mA,
F
' 50 300.

F
difcil de controlar con precision se recurre a
tecnicas de dise no de circuitos para lograr insensibilidad
a variaciones en
F
.
2 Regimen de reversa: V
BE
< 0, V
BC
> 0
Perl de portadores minoritarios:
El colector inyecta electrones en la base, el emisor colecta
electrones de la base:
I
E
= I
S
exp
qV
BC
kT
La base inyecta huecos al colector, se recombinan en el
contacto con el colector y el sustrato:
I
B
=
I
S
R
(exp
qV
BC
kT
1)
Corriente de colector:
I
C
= I
E
I
B
= I
S
exp
qV
BC
kT

I
S
R
(exp
qV
BC
kT
1)
Tpicamente,
R
' 0.1 5
F
.
Regimen activo: Graco de Gummel (V
CE
= 3 V ):
Regimen de reversa: Gr aco de Gummel (V
EC
= 3 V ):
2 Corte: V
BE
< 0, V
BC
< 0
Concentraci on de portadores minoritarios:
La base extrae electrones del emisor:
I
B1
=
I
S
F
= I
E
La base extrae huecos del colector:
I
B2
=
I
S
R
= I
C
Estas son solo peque nas corrientes de fuga ( 10
12
A).
2 Saturaci
on: V
BE
> 0, V
BC
> 0
Perles de concentracion de los portadores minoritarios:
El regimen de saturaci on es la superposicion del regimen
activo y el reverso:
I
C
= I
S
(exp
qV
BE
kT
exp
qV
BC
kT
)
I
S
R
(exp
qV
BC
kT
1)
I
B
=
I
S
F
(exp
qV
BE
kT
1) +
I
S
R
(exp
qV
BC
kT
1)
I
E
=
I
S
F
(exp
qV
BE
kT
1) I
S
(exp
qV
BE
kT
exp
qV
BC
kT
)
I
C
y I
E
pueden tener cualquier signo, dependiendo de
la magnitud relativa de V
BE
y V
BC
, y
F
y
R
.
En saturaci on el colector y la base estan inundados
de portadores minoritarios en exceso. demora mucho
tiempo sacar al TBJ de saturaci on.
2. Modelo circuital equivalente de gran se nal
Las ecuaciones del sistema que describen la operacion del
TBJ:
I
C
= I
S
(exp
qV
BE
kT
exp
qV
BC
kT
)
I
S
R
(exp
qV
BC
kT
1)
I
B
=
I
S
F
(exp
qV
BE
kT
1) +
I
S
R
(exp
qV
BC
kT
1)
I
E
=
I
S
F
(exp
qV
BE
kT
1) I
S
(exp
qV
BE
kT
exp
qV
BC
kT
)
Representaci on del modelo circuital equivalente:
Modelo No Lineal Hbrido-}
Hay tres parametros en este modelo: I
S
,
F
, y
R
.
Es el modelo equivalente al Ebers-Moll en alguna
bibliograa.
Simplicaciones del modelo circuital equivalente:
Regimen activo directo: V
BE
> 0, V
BC
< 0
En la tecnologa actual: V
BE,on
' 0.7 V .
I
B
depende del circuito externo.
En reversa: V
BE
< 0, V
BC
> 0
En la tecnologa actual: V
BC,on
' 0.5 V .
I
B
tambien depende del circuito externo.
I
B
vs. V
BE
para V
CE
= 3 V :
I
B
vs. V
BC
para V
EC
= 3 V :
En saturacion: V
BE
> 0, V
BC
> 0
Tecnologa actual: V
CE,sat
= V
BE,on
V
BC,on
' 0.2 V .
I
B
e I
C
dependen del circuito externo.
Corte: V
BE
< 0, V
BC
< 0
Solo existen corrientes de fuga despreciables.
3. Caracteristicas de salida
Primero, I
C
vs. V
CB
con I
B
como parametro:
Luego, caracteristicas de salida del emisor com un
(I
C
vs. V
CE
con I
B
como parametro):
I
C
vs. V
CB
para 0 I
B
100 A:
I
C
vs. V
CE
para 0 I
B
100 A:
I
C
vs. V
CE
para 0 I
B
100 A:
Conclusiones Principales
El regimen activo directo es el mas util, el TBJ
tiene ganancia y aislacion. Para calculos de po-
larizacion:
En saturacion: el TBJ esta inundado de porta-
dores minoritarios. No es util. Para calculos de
polarizacion:
En corte: el TBJ esta abierto.

Util. Para calculos
de polarizacion:
Clase 16 - Transistor Bipolar de Juntura (III)
Modelo de peque na se nal
Clase 16
1 Cuatrimestre 2013
I
Por que necesitamos un nuevo modelo para analizar la
corriente alterna en un TBJ?
I
A que llamamos peque na se nal?
I
Cuales son los parametros del modelo?
I
De que dependen estos parametros?
I
I
I
I
I
I
I
I
I
I
I
I
Contenido
Introduccion: Linealizacion
Validez del modelo
Parametros del modelo de peque na se nal
g
m
r
0
r
o
r
Repaso de capacidades en juntura PN

C
Resistencias parasitas
Linealizacion
TBJ 7 Dispositivo alineal
i
C
= I
S
exp
v
BE
V
TH
_
_
_
i
C1
= I
S
exp
v
BE1
V
TH
i
C2
= I
S
exp
v
BE2
V
TH
i
C
= I
S
exp
v
BE1
+ v
BE2
V
TH
6= i
C1
+ i
C2
NO SE CUMPLE EL PRINCIPIO DE SUPERPOSICI
ON
Linealizacion
i
C
= I
S
exp
V
BE
+ v
be
sin (t +)
V
TH
IRRESOLUBLE
Como lo simplicamos?
Teorema de Taylor
Sea f (x) n-derivable en x
0
f (E{x
0
}) '
(n)
i =0
1
n!
n
f (x)
x
n
x=x
0
(x x
0
)
n
f (E{x
0
}) ' f (x
0
) +
f (x)
x
|
x
0
(x x
0
) +
1
2
2
f (x)
x
2
|
x
0
(x x
0
)
2
+. . .
C omo se aplica a nuestro problema?
Linealizacion de i
C
i
C
' i
C
(v
BE
= V
BE
) +
i
C
(v
BE
)
v
BE
v
BE
=V
BE
(v
BE
V
BE
)
i
C
(V
BE
) = I
CQ
i
C
(v
BE
)
v
BE
V
BE
=
I
CQ
V
TH
v
BE
V
BE
= v
be
_
_
i
C
' I
CQ
+
I
CQ
V
TH
v
be
v
BE
i
C
(v
BE
)
i
C
I
CQ
+
I
CQ
V
TH
v
be
I
CQ
Cuidado con la notacion!
Hasta d onde es valido el modelo?
CRITERIO 7 Error relativo menor al 10%
i
C
< 10% 0.1
i
C
=
|i
C

i
C
|
i
C
i
C
= I
CQ
+
I
CQ
V
TH
v
be
Es imposible despejar el rango valido para v
be
NUEVA SIMPLIFICACI
ON: Evaluamos el error respecto del

polinomio de Taylor de orden 2
I
CQ
+
I
CQ
V
TH
v
be
+
1
2
I
CQ
V
2
TH
v
2
be
I
CQ
+
I
CQ
V
TH
v
be
I
CQ
+
I
CQ
V
TH
v
be
+
1
2
I
CQ
V
2
TH
v
2
be
< 0.1
Hasta d onde es valido el modelo?
Cambio de variable
x =
v
be
V
TH
=
0.5 x
2
1 + x + 0.5 x
2
< 0.1
=0.37 < x < 0.59 9.62 mV < v
be
< 15.34 mV
Como queremos
conocer el valor pico
v
be
|
max
= 9.62 mV 19.24 mV
pap
' 20 mV
pap
Transconductancia de salida (g
m
)
i
C
= I
CQ
+
I
CQ
V
TH
v
be
i
C
= I
CQ
+ g
m
v
be
i
c
= g
m
v
be
g
m
=
i
C
(v
BE
)
v
BE
v
BE
=V
BE
=
I
CQ
V
TH
g
m
representa peque nos cambios en la corriente de colector
respecto de peque nos cambios en la tension baseemisor
Transconductancia de salida (g
m
)
g
m
=
i
C
(v
BE
)
v
BE
v
BE
=V
BE
=
I
CQ
V
TH
g
m
: Transconductancia de salida
Fuente de corriente controlada por tension
g
m
v
be
E E
B C
v
be
Resistencia de Entrada (r
)
Los cambios en v
BE
tambien producen cambios en i
B
g
=
1
r
=
i
B
(v
BE
)
v
BE
v
BE
=V
BE
r
=

g
m
= r
d
r
: Resistencia de entrada
g
m
v
be
r
E E
B C
v
be
Ganancia de corriente (
0
)
0
=
i
C
(i
B
)
i
B
i
B
=I
BQ
'
F
0
: Ganancia de corriente
Fuente de corriente controlada por corriente
r
E E
B C
v
be
i
Efecto Early
v
CE
v
BE
= cte
_
v
BC
Cambia el ancho de la QNR en la base
i
C
= I
S
exp
v
BE
V
TH
1 +
v
CE
v
CE
sat
V
A
V
A
: Tension de Early
Efecto de modulacion del ancho de la base
v
CE
i
C
(v
CE
)
i
C
V
A
I
CQ
V
CEQ
Resistencia de salida (r
o
)
r
o
: Resistencia de salida
g
o
=
1
r
o
=
i
C
(v
BE
, v
CE
)
v
CE
V
BE
,V
CE
r
o
'
V
A
I
CQ
g
m
v
be
r
o
r
E Ee
B C
v
be
Resistencia de realimentaci on (r
)
Cambios en v
B
C tambien producen cambios en i
B
i
B
= i
B1
+ i
B2
i
B1
: Inyeccion de huecos de la base al emisor (Juntura B-E,
predominante)
i
B2
: Extraccion de huecos del colector (Juntura B-C, despreciable)
i
B
v
BC
V
BC
=
(i
B1
+ i
B2
)
v
BC
V
BC
=
i
B1
v
BC
V
BC
+
i
B2
v
BC
V
BC
=
i
B2
v
BC
V
BC
i
C
= i
B
i
C
v
CE
v
BE
=cte
=
i
C
v
BC
v
BC
=
1
r
o
Resistencia de realimentaci on (r
)
i
B2
v
BC
V
BC
=
i
B
v
BC
V
BC
=
1
i
C
v
BC
V
BC
=
1
i
C
v
CE
V
CE
=
1
r
o
r
=
_
i
B
v
BC
_
1
= r
o
=
V
A
I
CQ
r
: Resistencia dinamica de una juntura en inversa

Tiene un valor muy elevado y generalmente puede despreciarse
Capacidad de juntura (C
j
)
Representa la variacion de la carga en la SCR respecto de
variaciones en la tension de juntura aplicada
p-QNR n-QNR
+
+
+
+
+
+
+
+
+
+
+
+
+
+
+
+
+
+
+
+
+
+
+
+
+
+
+
+
x
p
x
p
x
n
x
n
Zona desierta
+Q Q
C
j
=
Q
ZD
V
j
Q
ZD
= q N
d/a
Ax
n/p
Q
ZD
V
j
= q N
d/a
A
x
n/p
V
j
j
)
x
n/p
V
j
=
2
S
N
a/d
q (N
a/d
+ N
d/a
) N
d/a
1
2
_
B
V
j
Q
ZD
V
j
= A
q
S
N
a
N
d
2
B
(N
a
+ N
d
)
1
_
1
V
j
B
C
j
=
C
j 0
_
1
V
j
B
C
j 0
=
q
S
2
B
N
a
N
d
N
a
+ N
d
j
)
C
j
=
C
j 0
_
1
V
j
B
La expresion de C
j
diverge, pero
existe una saturacion para
V
j
=

B
2
C
jSat
=
2C
j 0
Capacidad de difusi on (C
d
)
Representa la variacion de carga en las QNR debido al cambio del
perl de concentracion de portadores
p-QNR SCR
W
p
n
2
i
N
a
n(x)
V
n(x)
V+V Q
e
N
a
p(x)
V
p(x)
V+V +Q
h
Suponemos que
N
d
>> N
a
C
d
= C
dp
=
Q
e
p
V
j
=
Q
h
p
V
j
Q
e
p
= A
1
2
(n(0)n(W
p
))W
p
Capacidad de difusi on (C
d
)
Recordando n(0) =
n
2
i
N
a
exp
V
j
V
th
n(W
p
) =
n
2
i
N
a
C
d
= A
1
2
W
p
1
V
th
n
2
i
N
a
exp
V
j
V
th
Como J
D
=
1
N
a
D
e
W
p
exp
V
j
V
th
Deniendo
T
=
W
2
p
2 D
e
C
d
=
1
V
th
T
J
D
Capacidad BaseEmisor
En el TBJ se cumple que N
E
N
B
C
= C
dBE
+ C
jBE
Como la juntura BE se encuentra polarizada en directa, predomina
C
d
C
' C
dBE
=
T
g
m
C
: Capacidad de entrada
Capacidad BaseColector
En el TBJ se cumple que N
B
N
C
C
= C
dBC
+ C
jBC
Como la juntura BE se encuentra polarizada en inversa, predomina
C
j
C
' C
jBC
=
C
jBC0
_
1 +
V
CB
B
C
: Capacidad de realimentacion
Resistencias parasitas
Los materiales presentan resistividad y por lo tanto aparecen
efectos resistivos parasitos.
p-Sub
n p n
C B E
Son resistencias de muy
bajo valor.
Despreciables frente a
otras resistencias del
modelo y las resistencias
externas del circuito.
Modelo completo
Modelo Hbrido
g
m
v
be
r
o
r
E E
B C
v
be
C
66.25 - Dispositivos Semiconductores - do Cuat. 2013 Clase 16bis-1

22 de octubre de 2013
Contenido:
1. Estructura del JFET
2. Caractersticas electricas del JFET
3. Polarizacion y uso
Muller-Kamins Cap 4.5
1. Estructura de un JFET
Resistencia de un canal de Si de longitud L, ancho W,
espesor x
w
y resistividad
R =
L
Area
=
L
x
w
W
Si logramos modular el area haciendo menos alto el canal
(reduciendo x
w
), podremos modular su resistencia.
Para ello se pueden usar junturas en inversa en una es-
tructura como esta:
Si asumimos que el potencial a lo largo del canal no cam-
bia, lo que sucede si V
D
' 0, se tiene que la corriente
vale:
I
D
=
V
D
R
=
W
L
(q
n
N
d
x
w
)V
D
Pero
x
d
=
h
2
Si
qN
D
(
B
V
G
)
1/2
i
; y x
w
= t x
d
reemplazando:
I
D
=
W
L
q
n
N
d
x
w
t
h
1
2
Si
qN
d
t
2
(
B
V
G
)
1/2
i
V
D
Para tensiones peque nas de V
D
el JFET se comporta
como una resistencia cuya resistividad est a controlada por
V
G
.
Modo no lineal y saturacion de I
D
En cambio, si V
D
en el drain no es peque na, e I
D
se hace
grande, el potencial a lo largo del canal I R no sera con-
stante y x
w
= f(y):
La cada de tension en cada lugar del canal sera:
d = I
D
dR =
I
D
dy
wq
n
Nd(xt)
pero
x
d
=
h
2
Si
qN
d
(
B
V
G
(y))
i
Reemplazando x
d
e integrando queda:
I
D
= G
0
V
D
4
Si
3qNdt
2
(
B
V
G
+ V
D
)
3/2
(
B
V
G
)
3/2
]

por otro lado, si la cada de tensi on es muy grande, puede
ser que en x = L se haga x
w
= 0, lo que ocurrir a cuando:
V
D
= V
Dsat
=
qN
d
t
2
2
Si
(
B
V
G
)
y el resultado sera:
Finalmente, la corriente queda
I
Dsat
= G
0
h
qN
d
t
2
e
Si
(
B
V
G
)
1
2
3

q
2
Si
(
B
V
G
)
qNdt
2
i
Linealizando en polinomio de Taylor en orden 2, se llega
a expresiones utiles en la pr actica:
1
En saturaci on con V
P
< V
GS
< 0 y V
DS
> V
GS
V
P
:
I
Dsat
= I
Dss
(1 V
G
/V
P
)
2
En triodo con V
P
< V
GS
< 0 y V
DS
< V
GS
V
P
:
I
Dsat
= I
Dss
2(1 V
G
/V
P
)(V
DS
/V
P
) (V
DS
/V
P
)
2
1
En caso de considerar modulacion de long. de canal, se multiplica por (1 +V
DS
)
Smbolos:
Hoja de datos de ejemplo:
JFET polarizados:
C omo funciona el circuito?
Otro ejemplo (analizar a mano:)
86.03/66.25 Dispositivos Semiconductores Clase 181
Clase 18
1
- Aplicaci on de transistores a
circuitos anal ogicos (I)
Amplificador Source-Com
un y
Emisor-Com
un
Ultima actualizacion: 29 de octubre de 2013

Howe and Sodini, Ch. 8, 8.1-8.6
1
Esta clase es una adaptacion, realizada por los docentes del curso 86.03/66.25 Dispositivos Semicon-
ductores de la FIUBA, de la correspondiente hecha por el prof.Jes us A. de Alamo para el curso 6.012 Mi-
croelectronic Devices and Circuits del MIT.Cualquier error debe adjudicarse a la adaptacion.
Cu ales son los principios fundamentales de los am-
plicadores?
Se puede hacer un amplicador de tensi on usando
s olo un transistor?
Que lmites impone el transistor sobre el ampli-
cador?
Que diferencia existe entre implementar un ampli-
cador con MOSFET o con TBJ?
1. Principios fundamentales de los ampli-
cadores
Cu al es el objetivo de un amplicador?
El objetivo es convertir potencia de la fuente de alimentacion
en potencia de se nal de salida.
Generalmente tiene tres bloques constitutivos:
Fuente de alimentaci on
Amplicador de peque na se nal ( A
v
y r
i
)
Amplicador de potencia ( A
i
y r
o
)
Rendimiento de potencia:
=
P
OUT
P
DC
100
Objetivo de los amplicadores: amplicacion de se nal.
Principales caractersticas del amplicador:
La se nal de salida es una replica sin distorsi on de la
se nal de entrada:
v
out
= A
v
v
in
El amplicador debe tener relacion lineal de trans-
ferencia entradasalida.
La se nal de entrada/salida puede estar representada por
una corriente o una tension:
existen cuatro tipos de amplicadores:
En esta clase veremos c omo implementar un amplicador
de tension con un unico transistor.
Amplicadores discretos con TBJ
En los a nos 6080 los amplicadores de audio TBJ dis-
cretos eran los m as habituales
Amplicadores integrados con MOSFET
A partir de los a nos 90 los circuitos integrados CMOS
comienzan a ser mas convenientes para muchas aplica-
ciones de audio, sobre todo de bajo costo
2. Amplicadores Source Com un y Emisor
Com un
Consideremos los siguientes amplicadores:
+
V
DD
R
D
R
s
v
s
V
G
v
out
Signal Source
i
D
i
R
v
in
+
R
s
v
s
V
B
Signal Source
v
in
V
CC
R
C
v
out
i
C
i
R
i
B
C omo funcionan?
v
OUT
(t) = V
OUT
+ v
out
(t).
V
G/B
y R
D/C
seleccionados para polarizar el transistor
en saturaci on/MAD y obtener el punto Q = Quies-
cent = Reposo deseado.
v
GS/BE
i
D/C
i
R
v
OUT

A
vo
=
v
out
v
in
< 0; la salida esta en contrafase con la
entrada
|A
v
| = |
v
out
v
in
| > 1, si el amplicador est a bien dise nado.
Trazamos la recta de carga (idem TP N1 y TP N2):
Figure 1: Recta de carga para el transistor MOSFET
Obtenemos la caracterstica de transferencia:
En saturaci on tenemos la mayor A
vo
= v
out
/v
in
Para los amplicadores es importante conocer:
El punto de polarizaci on de los transistores
La maxima se nal de salida y entrada sin distorsion
La ganancia de tension A
vo
del amplicador
Las resistencias de entrada y salida del amplicador
2 Punto de polarizacion
Seleccionamos V
G/B
y R
D/C
para que el MOSFET/TBJ
este en saturacion y para obtener la tensi on V
OUT
de-
seada.
Para el an alisis de polarizaci on, se asume que la fuente de
se nal v
s
se encuentra pasivada, i.e. es un corto circuito,
y que los capacitores son circuitos abiertos.
+
V
DD
R
D
R
s
V
G
V
OUT
i
D
i
R
V
GS
+
R
s
V
B
V
BE
V
CC
R
C
V
OUT
i
C
i
R
i
B
MOSFET
Asumimos que el MOSFET esta en saturaci on:
I
D
=
W
2L
n
C
ox
(V
GS
V
T
)
2
I
R
=
V
DD
V
OUT
R
D
I
D
= I
R
=
W
2L
n
C
ox
(V
GS
V
T
)
2
=
V
DD
V
OUT
R
D
Entonces:
V
GS
=
v
u
u
u
u
u
t
2(V
DD
V
OUT
)
R
D
W
L
n
C
ox
+ V
T
Finalmente vericamos que el punto Q este en zona de
saturaci on:
V
DS
= V
DD
I
D
R
D
> V
GS
V
T
TBJ
Asumimos que el TBJ esta en MAD:
I
C
= I
B
I
B
=
V
B
V
BE
R
s
V
BE
= 0.7 V
I
R
=
V
CC
V
OUT
R
C
I
C
= I
R
=
V
B
V
BE
R
s
=
V
CC
V
OUT
R
C
Entonces:
V
B
= V
BE
+
R
s
V
CC
V
OUT
R
C
Finalmente vericamos que el punto Q este en zona de
MAD:
V
CE
= V
CC
I
C
R
C
> V
CE
sat
' 0.2 V
2 Ganancia de tension A
vo
de peque na se nal
Pasivamos las fuentes de tension contnua (cortocircuitos)
y reemplazamos el transistor por su modelo equivalente
de peque na se nal (para bajas frecuencias y v
bs
= 0 para
el MOSFET):
R
D
R
s
v
s
v
out
Signal Source
i
d
i
r
v
in
R
s
v
s
Signal Source
v
in
R
C
v
out
i
c
i
r
i
b
g
m
v
gs/be
R
D/C
r
o
r
pi
R
s
v
s
v
out
i
g/b
i
d/c
v
in
v
out
= g
m
v
in
(r
o
//R
D/C
)
Luego la ganancia de tension sin carga es:
A
vo
=
v
out
v
in
= g
m
(r
o
//R
D/C
)
2 Resistencia de entrada, R
IN
:
C alculo de la resistencia de entrada, R
IN
:
- Aplicamos una tensi on de prueba v
t
en la entrada.
- Calculamos la corriente i
t
resultante.
- Finalmente R
IN
= v
t
/i
t
g
m
v
gs/be
R
D/C
r
o
r
pi
v
t
v
out
i
t
Para un amplicador source-com un:
i
t
= 0 R
in
=
v
t
i
t
=
Para un amplicador emisor-com un:
i
t
6= 0 R
in
=
v
t
i
t
= r

2 Resistencia de salida, R
OUT
:
C alculo de la resistencia de salida, R
OUT
:
- Cargamos al amplicador a su entrada con R
s
- Aplicamos una tensi on de prueba v
t
en la salida.
- Calculamos la corriente i
t
resultante.
- Calculamos Rout = v
t
/i
t
g
m
v
gs/be
R
D/C
r
o
r
pi
R
s
v
t
i
t
i
d/c
Para ambos amplicadorers:
v
gs/be
= 0 g
m
v
gs/be
= 0 v
t
= i
t
(r
o
//R
D/C
)
R
OUT
=
v
t
i
t
= r
o
//R
D/C
2 Ganancia de tension A
vs
de peque na se nal
Se puede tambien denir la ganancia de tensi on respecto
de la fuente de se nal v
s
:
A
vs
=
v
out
v
s
=
v
out
v
in
v
in
v
s
Para el source-com un:
v
in
' v
s
v
in
v
s
' 1 A
vs
'
v
out
v
in
= A
vo
Para el emisor-com un:
v
in
=
R
IN
R
IN
+ R
s
v
s
v
in
v
s
=
R
IN
R
IN
+ R
s
A
vs
=
R
IN
R
IN
+ R
s
v
out
v
in
=
R
IN
R
IN
+ R
s
A
vo
2 Maxima se nal sin distorsion:
i
D/C
v
DS/CE
v
GS/BE
tt
I
D/C
V
GS/BE
V
DS/CE
V
DD/CC
V
sat
I
D/C
R
D/C
V
DS/CE
-V
sat
Maxima se nal de entrada sin distorsion
Hay que vericar que v
gs/be
se encuentre dentro del
rango de validez del modelo de peque na se nal:
MOSFET
v
gs
0.2(V
GS
V
T
)
TBJ
v
be
10 mV
pico
Si no se verica esta condicion el amplicador dejar de
ser lineal, es decir:
v
out
6= A
vo
v
in
Maxima se nal de salida sin distorsi on:
Lmite superior: para v
s
demasiado negativa el transis-
tor se va al corte, i.e. toda la corriente de se nal circula
por la resistencia:
v
OUT,max
= V
DD/CC
v
out,max
= I
D/C
R
D/C
= V
DD/CC
V
DS/CE
Lmite inferior: para v
s
muy positiva el MOSFET/TBJ
entrar a en regimen lineal/saturaci on. El caso lmite tol-
erable es:
v
OUT,min
= V
sat
v
out,max
= V
DS/CE
V
sat
Atenci on: estas son cotas m aximas de v
OUT
, que se
alcancen o no depender a de A
vo
y v
in
.
2 Eciencia de conversion de potencia
=
P
OUT
P
DC
100
P
OUT
=
1
2

v
2
OUT
R
D/C
P
DC
= V
DD/CC
I
D/C
La maxima eciencia se obtiene cuando:
v
OUT
= v
OUT,max
=
1
2
V
DD/CC
= I
D/C
R
D/C
Entonces (esto vale en general):
max
=
1
2

1/2 V
DD/CC
I
D/C
R
D/C
V
DD/CC
I
D/C
R
D/C
= 25%
Este 25% es una cota te orica maxima. Cu anto podran
obtener ustedes?
2Relaci on de compromiso de A
vo
, R
D/C
, V
DD/CC
e I
D/C
:
Examinemos la dependencia con la polarizaci on:
|A
vo
| = g
m
(r
o
//R
D/C
) ' g
m
R
D/C
Reescribimos |A
vo
| de la siguiente forma:
MOSFET
|A
vo
| ' g
m
R
D
=
v
u
u
u
u
t
2
W
L

n
C
ox
I
D
V
DD
V
OUT
I
D
V
DD
V
OUT
I
D
Luego, para obtener elevado |A
vo
|:
V
DD

I
D

Si V
OUT
se quiere dejar constante, entonces ambos enfo-
ques implican R
D
=
V
DD
I
D
Consecuencias de un elevado valor de R

D
:
Limitado por el valor de r
o
. Si R
D
r
o
|A
vo
| '
g
m
r
o
Requiere una peque na I
D
, difcil de controlar.
En Circuitos Integrados, requiere un area enorme de
Si.
De hecho, en C.I. sera muy bueno prescindir completa-
mente de resistores.
Necesitamos un mejor circuito.
TBJ
|A
vo
| ' g
m
R
C
=
I
C
V
th
V
CC
V
OUT
I
C
=
V
CC
V
OUT
V
th
Para un V
OUT
jo, la ganancia depende s olo de V
CC
.
Hay que elegir I
C
y R
C
para obtener el V
OUT
deseado.
Amplicador Source/Emisor-Com un con resistor:
Alta resistencia entrada, ganancia de tensi on y re-
sistencia de salida ajustables con R
D/C
e I
D/C
.
Excelente amplicador de trasconductancia,
Aceptable como amplicador de tension.
Relaci on de compromiso de A
vo
, R
D/C
, V
DD/CC
,
I
D/C
y V
OUT
: Superada mediante el uso de fuente
de corriente (pr oxima clase).
Necesitamos nuevas conguraciones de amplicadores
(se estudiar an en materias posteriores):
Para salvar relacion de compromiso entre A
vo
y
R
OUT
Para aquellos casos que se necesite baja R
IN
Clase 19
1
- Aplicaci on de transistores a
circuitos anal ogicos (II)
Amplificador Source-Com
un y
Emisor-Com
un
y Fuentes de Corriente
Ultima actualizaci on: 1 de noviembre de 2013

Contenido:
1. Efecto de la carga en el amplicador
2. Amplicadores con fuentes de corriente
3. Referencia de tensi on
4. Fuente de corriente espejo simple
Howe and Sodini, Ch. 8, 8.1-8.6, Ch. 9, 9.4
1
Esta clase es una adaptacion, realizada por los docentes del curso 86.03/66.25 Dispositivos Semicon-
ductores de la FIUBA, de la correspondiente hecha por el prof.Jes us A. de Alamo para el curso 6.012 Mi-
croelectronic Devices and Circuits del MIT.Cualquier error debe adjudicarse a la adaptacion.
Que sucede si se conecta una carga no despreciable
al amplicador?
C omo se puede aumentar la ganancia?
C omo puede implementarse una fuente de corriente
con transistores MOS?
1. Efecto de la carga
La polarizacion no cambia gracias al capacitor de de-
sacople. El transistor esta cargado solo por R
D/C
.
El efecto de la carga se maniesta en el analisis de peque na
se nal. La recta de carga cambia respecto de la de po-
larizacion. Ahora el transistor esta cargado por R
D/C
//R
L
.
Denimos R
da/ca
= R
D/C
//R
L
.
El punto Q no se ve afectado si colocamos un capacitor
de desacople.
M axima excursion de se nal de entrada:
El m aximo v
gs/be
no se ve afectado.
M axima excursion de se nal de salida:
El lmite superior (corte) esta
impuesto por el divisor resistivo:
v
OUT,max
= V
OUT
+ I
D/C
(R
D/C
//R
L
)
El lmite inferior (triodo) no es afectado por la
carga:
v
OUT,min
= V
sat
Ganancia de tensi on con carga R
L
:
En el an alisis, s olo cambia R
D/C
por R
da/ca
:
A
vo
=
v
out
v
in
= g
m
(r
o
//R
D/C
//R
L
)
Resistencia de entrada
La malla de salida no afecta a la entrada, por lo que
R
IN
no cambia
Resistencia de salida
Se dene la resistencia de salida como aquella que ve
la carga, por lo tanto tampoco cambia.
2. Amplicador source com un con fuente de
corriente
Analizamos unicamente al transistor MOS porque es una
implementaci on m as usual en circuitos integrados. Los
conceptos igualmente tambien se aplican al amplicador
emisor com un.
An alisis de la recta de carga resultante:
Ante una mnima variaci on en V
GS
se obtiene un gran
cambio en V
OUT
muy elevada |A
vo
|.
Las fuentes de corriente presentan una alta resistencia
(r
oc
).
Reemplazando en la expresi on R
D
por r
oc
la ganancia de
tensi on del amplicador source-com un sin carga resulta:
|A
vo
| = g
m
(r
o
//r
oc
)
En este caso, r
o
ya no es despreciable frente a r
oc
.
Como en general r
oc
R
D
, |A
vo
| es signicativamente
superior que para el amplicador con carga resistiva R
D
.
Relaci on entre las guras de merito del Amplicador
Source Comun y los parmetros del dispositivo:
Recordamos:
g
m
=
v
u
u
u
u
t
2
W
L

n
C
ox
I
D
r
o
'
1
n
I
D
L
I
D
Luego:
Parametros del circuito
Par ametros
|A
vo
| R
in
R
out
dispositivo g
m
(r
o
//r
oc
) r
o
//r
oc
I
SUP
-
W - -
n
C
ox
- -
L -
haciendo los ajustes en V

GG
tal que ninguno de
los otros parametros se modiquen
La pregunta que resta responder es, como implementa-
mos una fuente de corriente?
3. El transistor MOS como referencia de tension
2 Requisitos para una referencia de tension:
Una tensi on constante y conocida con precisi on
Que la tensi on no dependa de la corriente de salida
(= baja resistencia interna).
Caractersticas IV de una fuente de tension:
Modelo circuital equivalente de un generador de tensi on:
2Consideremos un N-MOSFET en conguracion diodo:
Caractersticas IV: (valido si V
GS
> V
T
y V
GD
= 0)
I
D
=
W
2L
C
ox
(V
GS
V
T
)
2
=
W
2L
C
ox
(V
DS
V
T
)
2
Superado V
T
el MOSFET es similar a un diodo con
caractersticas IV cuadraticas.
2Analicemos la siguiente situacion asumiendo que disponemos
de una fuente de corriente:
Analizando el circuito desde el punto de vista de las cor-
rientes:
I
D
= I
REF
+ i
OUT
Luego V
GS
= V
DS
= v
OUT
se auto-ajusta para cumplir:
I
D
=
W
2L
C
ox
(v
OUT
V
T
)
2
(v alido para v
OUT
> V
T
)
Despejando v
OUT
:
v
OUT
= V
T
+
v
u
u
u
u
u
t
I
REF
+ i
OUT
W
2L
C
ox
v
OUT
es una funci on de I
REF
y del W/L del MOSFET:
I
REF
v
OUT

W/L v
OUT
V
T
(menor dependencia de la
corriente)
2 An alisis de peque na se nal:
R
out
=
1
g
m
//r
o
'
1
g
m
2 Considerando un P-MOSFET :
La misma idea y caractersticas que un generador de
tensi on con NMOS, pero el PMOS tiene que ser mas
grande para obtener la misma R
out
porque
p
<
n
.
4. Fuentes de corriente
2 Requisitos de una fuente de corriente:
Una corriente constante y conocida con precision
Que la corriente no dependa de la tensi on de salida
(= alta resistencia interna).
Caractersticas IV de la fuente de corriente:
Modelo circuital equivalente del generador de corriente:
2 Copia de corriente espejo simple:
I
OUT
'
1
2
W
L
2
C
ox
(V
REF
V
T
)
2
I
REF
'
1
2
W
L
1
C
ox
(V
REF
V
T
)
2
Entonces:
I
OUT
= I
REF
W
L
W
L
1
I
OUT
se ajusta con I
REF
seg un la relacion W/L de los
MOSFETs: Circuito espejo de corriente.
Es importante contar con transistores bien apareados:
proporcion W/L muy controlada, mismo V
T
, t
ox
, etc.
Modelo de peque na se nal de una fuente de corriente:
R
out
= r
o2
Caractersticas IV de una fuente de corriente N-MOSFET:
2 Fuente de corriente P-MOSFET:
Fuente espejo con P-MOSFET :
Transistor N-MOS sumidero de corriente.
Transistor P-MOS fuente de corriente.
2 M ultiples fuentes de corriente
Dado que I
G
= 0, de una sola fuente de corriente es posible
obtener m ultiples fuentes espejo:
I
OUTn
= I
REF
W
L
W
L
R
La misma idea se aplica a fuentes de corriente NMOS:
2 M ultiples fuentes y sumideros de corriente
Generalmente, en cualquier circuito se necesitan m ultiples
fuentes que absorvan y entreguen corriente.

Estas se
puede construir a partir de una unica fuente de corriente:
I
OUT1
= I
REF
W
L
W
L
R
I
OUT2
= I
REF
W
L
W
L
R
I
OUT4
= I
OUT1
W
L
W
L
3
= I
REF
W
L
W
L
W
L
W
L
R
2 Pero, c omo generamos I
REF
?
El circuito mas simple es:
I
REF
=
V
DD
V
OUT
R
V
OUT
= V
T
+
v
u
u
t
I
REF
W
2L
C
ox
Para W/L grande, V
OUT
V
T
I
REF
'
V
DD
V
T
R
Ventajas:
I
REF
puede ser congurado mediante un resistor
(externo o interno trimmeado).
Desventajas:
V
DD
afecta I
REF
.
V
T
y R dependen de la temperatura I
REF
(T).
En aplicaciones reales se utilizan circuitos para generar la
I
REF
que son independientes de V
DD
y de T.
En los amplicadores, la carga puede modicar sus
caractersitcas: A
vo
y lmites sin distoricion.
Polarizar un source com un polarizado con una fuente
de corriente facilita una polarizaci on estable y puede
mejorar su amplicaci on .
Una referencia de tensi on se puede obtener a partir
de un MOSFET en conguracion diodo en serie con
una fuente de corriente de referencia.
Una copia de corriente se puede obtener a partir de
una fuente de corriente con un circuitocopia de cor-
riente espejo.
Se pueden obtener m ultiples fuentes o sumideros de
corriente, a partir de una sola fuente de corriente de
referencia.
La calidad de estas fuentes de corriente se basa en
que en la tecnologa de circuitos integrados dispone
de transistores bien apareados dentro de un mismo
chip, es decir: misma Temp, mismo V
T
, mismo t
ox
y
relaci on controlable de W/L.
Clase 20
1
- CMOS: El inversor
27 de Mayo de 2011
Contenidos:
1. Introduccion a la electronica digital: el inversor
2. El inversor MOS complementario (CMOS)
3. Inversor CMOS: tiempo de propagaci on
4. Inversor CMOS: consumo de potencia din amica
P. Julian: Introducci on a la Microelectr onica, Cap. 8.1,
8.2, 9.1 y 9.4
1
Esta clase es una traduccion y compilacion, realizada por los docentes del curso 66.25 - Dispositivos
Semiconductores - de la FIUBA, de las lectures 12, 13 y 14 hechas por el prof. Jesus A. de Alamo para
el curso 6.012 - Microelectronic Devices and Circuits del MIT. Cualquier error debe adjudicarse a la
traduccion.
Cu ales son los par ametros fundamentales de un in-
versor?
C omo funciona un inversor CMOS?
C omo puede estimarse la velocidad de un inversor
CMOS?
Cu anta potencia consume un inversor CMOS?
1. Introduccion a la electronica digital: el in-
versor
En la electr onica digital la informacion se representa me-
diante dos rangos distintos de tensi on:
0 logico: V
MIN
V V
OL
1 logico: V
OH
V V
MAX
valor logico indenido: V
OL
V V
OH
.
Las operaciones l ogicas se realizan mediante compuertas
logicas: NOT, AND, OR, XOR, etc.
La operaci on mas elemental: inversion
2 Inversor ideal:
Representaci on circuital y funcion ideal de transferencia:
Denimos punto de conmutacion o umbral logico:
V
M
tension de entrada para la cual V
OUT
= V
IN
- Para 0 V
IN
V
M
V
OUT
= V
+
- Para V
M
V
IN
V
+
V
OUT
= 0
Propiedad fundamental de un inversor: regeneracion de
la se nal
Un inversor tiene dos estados l ogicos de salida bien denidos
(0 o V
+
) incluso con ruido en V
IN
:
2 Inversor Real:
V
IL
menor tensi on de entrada donde |A
v
|=-1
V
IH
mayor tensi on de entrada donde |A
v
|=-1
Rango de salida valido para 0 logico:
V
MIN
tensi on de salida para V
IN
= V
+
V
OL
IN
= V
IH
Rango de salida valido para 1 logico:
V
OH
IN
= V
IL
V
MAX
IN
= 0
Clave para la regeneraci on de se nal: elevada |A
v
|
2. El inversor MOS complementario (CMOS)
Circuito esquematico:
Principio de funcionamiento:
V
IN
= 0 V
OUT
= V
DD
V
GSn
= 0 < V
Tn
NMOS OFF
V
SGp
= V
DD
> V
Tp
PMOS ON
V
IN
= V
DD
V
OUT
= 0
V
GSn
= V
DD
> V
Tn
NMOS ON
V
SGp
= 0 < V
Tp
PMOS OFF
No consume potencia cuando la salida esta ja
en un estado l ogico: 0:V
DSn
,I
Dp
=0 ; 1:V
SDp
,I
Dn
=0.
Caracterticas de salida de los transistores:
Donde:
V
IN
= V
GSn
= V
DD
V
SGp
V
SGp
= V
DD
V
IN
V
OUT
= V
DSn
= V
DD
V
SDp
V
SDp
= V
DD
V
OUT
I
Dn
= I
Dp
Podeemos combinar ambas curvas en un unico diagrama
de I
D
vs. V
OUT
con V
IN
como par ametro.
Ejemplo:
Funcion de transferencia:
? I
D
= 0 cuando V
in
= 0 o V
in
= V
DD
? Logica rail-to-rail: V
out
llega a 0 y a V
DD
? Muy elevada |A
v
| en cercanias de VM
2 Calculamos V
M
(V
M
= V
IN
= V
OUT
)
Para V
M
ambos transistores estan saturados:
I
Dn
=
1
2
W
n
L
n
n
C
ox
(V
M
V
Tn
)
2
I
Dp
=
1
2
W
p
L
p
p
C
ox
(V
DD
V
M
+ V
Tp
)
2
Denimos:
k
n
=
W
n
L
n
n
C
ox
, k
p
=
W
p
L
p
p
C
ox
Dado que I
Dn
= I
Dp
entonces:
1
2
k
n
(V
M
V
Tn
)
2
=
1
2
k
p
(V
DD
V
M
+ V
Tp
)
2
Despejando V
M
:
V
M
=
V
Tn
+
v
u
u
t
k
p
k
n
(V
DD
+ V
Tp
)
1 +
v
u
u
t
k
p
k
n
Usualmente, V
Tn
y V
Tp
est an jados por la tecnologa de
fabricaci on, y V
Tn
= V
Tp
V
M
se modica mediante la relacion k
p
/k
n
Caso simetrico: k
n
= k
p
V
M
=
V
DD
2
Esto implica:
k
p
k
n
= 1 =
W
p
L
p
p
C
ox
W
n
L
n
n
C
ox
'
W
p
L
p
p
W
n
L
n
2
p
W
p
L
p
' 2
W
n
L
n
Dado que usualmente L
p
' L
n
W
p
' 2W
n
.
Caso asimetrico: k
n
k
p
, o
W
n
L
n
W
p
L
p
V
M
' V
Tn
El NMOS se enciende apenas V
IN
supera a V
Tn
.
Caso Asimetrico: k
n
k
p
, o
W
n
L
n
W
p
L
p
V
M
' V
DD
+ V
Tp
El PMOS se enciende apenas V
IN
< V
DD
+ V
Tp
.
Puede elegirse V
M
entre V
Tn
y V
DD
+ V
Tp
:
Transferencia caracterstica de un inversor CMOS en el
WebLab:
2 Margenes de ruido
Cuanticamos la regeneracion de se nal mediante el mar-
gen de ruido.
Denimos margen de ruido:
NM
H
= V
OH
V
IH
margen de ruido nivel alto
NM
L
= V
IL
V
OL
margen de ruido nivel bajo
Cuando la se nal est a dentro de estos m argenes:
Una salida l ogica 1 del primer inversor sera inter-
preteda como un 1 logico por el segundo inversor
Una salida l ogica 0 del primer inversor sera inter-
preteda como un 0 logico por el segundo inversor
En el caso del inversor CMOS el margen de ruido es:
En el limite de |A
v
| :
NM
L
V
M
NM
H
V
DD
V
M
Cuando V
M
=
V
DD
2
NM
L
= NM
H
=
V
DD
2
3. El inversor CMOS: tiempo de propagaci on
Tiempo de propagacion: retraso entre las se nales de en-
trada y salida; gura de merito clave de la velocidad.
Demora de propagaci on tpica: t
p
< 1 ns (f > 1GHz).
Los sistemas logicos complejos tienen 20-50 tiempos de
propagaci on por cada ciclo de clock (t
p
20 50 ns) o
(f 20 50MHz).
Estimacion de t
p
: utilizamos una se nal V
IN
cuadrada:
Tiempo de propagacion promedio:
t
p
=
1
2
(t
PHL
+ t
PLH
)
Principal carga de la salida de un inversor CMOS:
compuertas logicas subsiguientes: debe considerarse
la capacidad de entrada de cada transistor conectado
capacidad del cable de interconexion que conecta la
salida con la entrada de las siguientes compuertas
capacitancia Drain-Body propia
C
L
= C
G
+ C
wire
+ C
DBn
+ C
DBp
[Ver detalles en Howe & Sodini 5.4.3]
2 Tiempo de propagaci on de alto a bajo (t
PHL
):
Durante los primeros momentos de descarga el NMOS
est a saturado y el PMOS est a cortado.
Tiempo para descargar a la mitad a C
L
:
t
PHL
'
1
2
carga de C
L
@t = 0
corriente de descarga
Carga en C
L
en t = 0
:
Q
L
(t = 0
) = C
L
V
DD
Corriente de descarga de un (NMOS en saturacion):
I
Dn
=
W
n
2L
n
n
C
ox
(V
DD
V
Tn
)
2
Luego:
t
PHL
'
C
L
V
DD
W
n
L
n
n
C
ox
(V
DD
V
Tn
)
2
2 Tiempo de propagaci on de bajo a alto (t
PLH
):
Durante los primeros momentos de descarga, el PMOS
est a saturado y el NMOS est a cortado.
Tiempo para descargar a la mitad a C
L
:
t
PLH
'
1
2
carga deC
L
@t =
corriente de carga
Carga en C
L
en t = :
Q
L
(t = ) = C
L
V
DD
Corriente de carga (PMOS en saturacion):
I
Dp
=
W
p
2L
p
p
C
ox
(V
DD
+ V
Tp
)
2
Luego:
t
PLH
'
C
L
V
DD
W
p
L
p
p
C
ox
(V
DD
+ V
Tp
)
2
Luego, dado que
p
= 2
n
, L
p
= L
n
, W
p
= 2W
n
,
V
Tp
' V
Tn
y que
t
p
=
1
2
(t
PHL
+ t
PLH
)
Obtenemos:
t
p
'
2C
L
V
DD
3
2
W
n
L
n
n
C
ox
(V
DD
V
Tn
)
2
Dependencias fundamentales del tiempo de propagacion:
V
DD
t
p
(motivacion para reducir VDD)
Explicacion: V
DD
Q(C
L
) , pero tambien I
D

Relaci on de compromiso: V
DD
, mayor consumo.
L t
p
(motivacion para reducir tama no)
Explicacion: L I
D

Relaci on de compromiso: L , mayor costo
4. El inversor CMOS: Consumo dinamico de
potencia
En cualquiera de los dos estados uno de los transistores
esta apagado No hay disipaci on est atica de potencia.
Pero hay disipaci on din amica de potencia?
Durante cada transici on completa, C
L
es cargado a V
DD
y luego descargado a 0
Se disipa energia
frecuencia de clock potencia disipada
2 Disipaci on dinamica de potencia al cargar C
L
1. Energia aportada por la bateria durante la transici on:
E
S
=
Z
0
V
DD
i
C
(t)dt = V
DD
Z
0
C
L
dv
OUT
dt
dt =
= C
L
V
DD
Z
V
DD
0
dv
OUT
= C
L
V
2
DD
2. Energia almacenada en C
L
durante la transici on:
E
C
= E
C
(t = ) E
C
(t = 0) =
1
2
C
L
V
2
DD
3. Energia disipada en el PMOS durante la transici on:
E
P
= E
S
E
C
=
1
2
C
L
V
2
DD
2 Disipaci on dinamica de potencia al descargar C
L
1. Energia aportada por la bateria durante la transici on:
E
S
=
Z
0
V
DD
i
DD
(t)dt = 0
2. Energia removida de C
L
durante la transici on:
E
C
= E
C
(t = 0) E
C
(t = ) =
1
2
C
L
V
2
DD
3. Energia disipada en el NMOS durante la transici on:
E
N
= E
C
=
1
2
C
L
V
2
DD
2 Energia disipada durante un ciclo completo
E
D
= E
P
+ E
N
= E
S
= C
L
V
2
DD
2 Disipacion de potencia
Si el ciclo de conmutacion completo toma lugar f veces
por segundo:
P
D
= fE
D
= fC
L
V
2
DD
Relaci on de compromiso fundamental entre velocidad de
conmutaci on y consumo de potencia.
Principales dependencias de la potencia dinamica:
f P
D
, carga y descarga de C
L
m as rapidamente
C
L
P
D
, mas carga a distribuir
V
DD
P
D
, mas carga a distribuir
Un inversor CMOS no consume potencia est atica.
En un inversor CMOS los niveles logicos y margenes
de ruido son controlados mediante W
n
y W
p
.
Caractersticas fundamentales de un inversor CMOS:
Logica rail-to-rail: V
out
llega a 0 y a V
DD
Excelentes margenes de ruido (casi V
DD
/2)
Dependencia del tiempo de conmutacion:
t
p
'
2C
L
V
DD
3
2
W
n
L
n
n
C
ox
(V
DD
V
Tn
)
2
V
DD
t
p
L t
p
Potencia din amica disipada en el CMOS:

P
D
= fE
D
= fC
L
V
2
DD
V
DD
P
D

C
L
P
D

f P
D

Costo del proceso de fabricaci on:
L costo
Resolver la relaci on de compromiso entre velocidad,
consumo y costo: Es hacer Ingeniera!
Clase 21: CMOS II
Circuitos Digitales: L ogica Combinacional
Estatica
1 de junio de 2011
Contenido
I
Introduccion
I
Transistores MOS como llaves
I
Conexion serie-paralelo de llaves MOS
I
Logica CMOS combinacional
Material de original de catedra: Clase 21.pdf
Libro de Pedro Julian, Cap. 8
1. Introduccion
2. Hipotesis de trabajo
Supondremos en un principio que existen solo dos valores de
tension posibles:
I
V
DD
: estado alto (HIGH) o 1 logico
I
GND: estado bajo (LOW) o 0 logico
Las transiciones entre un estado y otro (segmento de tiempo en el
cual un nodo barre todos los niveles de tension intermedios) son
transitorios de conmutacion y se estudiaran cuando se desee
calcular el tiempo de propagacion, o lo que es equivalente la
maxima frecuencia de operacion.
3. Inversor CMOS
Observaciones:
I
La carga del primer inversor es puramente capacitiva:
C
L
= C
DN
+ C
DP
+ C
W
+ C
GN
+ C
GP
I
Cuando V
in
= V
DD
el NMOS conduce y mantiene a C
L
descargado
I
Cuando V
in
= 0 el PMOS conduce y mantiene a C
L
cargado a
V
DD
4. El MOSFET como llave
Se puede pensar que el transistor MOS tiene dos estados de
funcionamiento:
I
Cuando V
GS
> V
T
existe formacion de canal, entonces el
transistor conduce (triodo o saturacion) y se comporta como
un camino de baja impedancia.
I
Cuando V
GS
< V
T
no existe canal, entonces el transistor no
conduce (corte) y se comporta como un circuito abierto o de
impedancia innita.
5. Descarga de un capacitor con un N-MOSFET
Obeservacion:
I
El capacitor se descarga completamente a traves del transistor
6. Carga de un capacitor con un N-MOSFET
Observacion:
I
El capacitor se carga a V
DD
V
T
Conclusion:
El N-MOSFET impone un cero fuerte, pero un uno debil
7. Descarga de un capacitor con un P-MOSFET
Obeservacion:
I
El capacitor se descarga a traves del transistor hasta V
T
8. Carga de un capacitor con un P-MOSFET
Observacion:
I
El capacitor se carga a V
DD
Conclusion:
El P-MOSFET impone un uno fuerte, pero un cero debil
9. Conexion serie-paralelo de N-MOSFETs
10. Conexion serie-paralelo de P-MOSFETs
11. CMOS: PUN + PDN
12. Complementariedad
Para evitar que exista un camino de conduccion entre VDD y GND
se denen dos grupos de complementariedad:
Grupo productos :
Grupo sumas :
13. CMOS: Ejemplo de compuerta l ogica 1
13. CMOS: Ejemplo de compuerta l ogica 2
14. Reglas para sntesis de funciones l ogicas
De los ejemplos anteriores podemos desprender una serie de reglas
para sintetizar una funcion logica:
1. Escribir la funcion logica de la siguiente forma: F(X) = not(
expresion(X) ). Donde expresion(X) debe ser una combinacion
de sumas y productos del conjunto de variables de entrada.
2. La Red de Pull Down o Red N se puede obtener de la
expresion(x) considerando que los productos de dicha
expresion corresponden a transistores N en conguracion serie
y que las sumas corresponden a transistores en conguracion
paralelo.
3. La Red de Pull Up o Red P se puede obtener de forma
complementaria a la Red N. Es decir que los productos de
variables en expresion(X) corresponden a transistores P en
conguracion paralelo y las sumas a transistores a transistores
en serie.
4. Finalmente conectar la Red N entre GND y el nodo de salida,
y la Red P entre VDD y el nodo de salida, asignando a la
compuerta de cada transistor la variable de entrada
correspondiente.
15. CMOS: Ejemplo de problema de sntesis de compuerta
Sintetizar en logica CMOS estatica una compuerta que cumpla la
siguiente funcion logica:
F = not(A (B + C) + D)
16. CMOS: Soluci on al problema de sntesis de compuerta
Red N: [D] paralelo [(A) serie (B paralelo C)]
Red P: [D] serie [(A) paralelo (B serie C)]
Dispositivos Semiconductores
http://materias.fi.uba.ar/6625
ler Cuatrimestre de 2009
Tecnologa CMOS Compuertas lgicas
Autor: !"#$%&'() +,-$.', /$-#,)"&&,
Revisin: 0-'"1 23&")#"-4
ActuaIizado: 56 7" 8$9, 7" 5::;
<)&-,73..'=)> ?1 &-$)%'%&,- @A! .,8, 11$B"C
Se puede pensar que el transistor MOS tiene dos estados de funcionamiento.
l. Cuando !!
"#
!"!!
$
! existe formacin de canal, entonces el transistor conduce y se comporta
prcticamente como un cortocircuito.
2. Cuando !!
"#
!#!!
$
! no existe formacin de canal, entonces el transistor esta en corte, y se
comporta como un circuito abierto.
Puede observarse que este es exactamente el comportamiento de una llave. Dependiendo del terminal de
control se comporta como cortocircuito o como circuito abierto. En este caso, se comportan como llaves
controladas por tensin, donde el terminal de control corresponde al Gate.
Como el presente apunte est orientado al diseo de compuertas lgicas en tecnologa CMOS, las
tensiones de control sern aquellas que representen a los valores lgicos l y 0.
!$!
%%
"$"&'
Adems, nicamente se tendrn en cuenta los valores de tensin (tanto de entrada como de salida) en
estado estacionario, los cuales se encontrarn siempre en el rango [ 0 ; V
dd
]
Es importante notar que a diferencia de los circuitos analgicos, donde la carga se representa con una
resistencia, en los circuitos digitales las cargas son representadas por capacitores. Ms an, en circuitos
MOS, la capacidad de carga engloba todas las capacidades parsitas del nodo de salida. stas son:
% Capacidades de entrada de etapas lgicas posteriores
% Capacidades parsitas del terminal de salida de la etapa actual
% Capacidades parsitas de los cables de interconexin
Tambin es importante recordar que los nicos terminales predeterminados de los cuatro que componen un
transistor MOS son el Gate y el Bulk. Los restantes terminales son constructivamente idnticos, y por lo
tanto sern denominados Source o Drain a partir de considerar el potencial al cual cada uno de ellos se
encuentre conectado. En transistores NMOS, el que se encuentra a menor potencial es el Source.
Contrariamente, en PMOS, el Source es el que se encuentra a mayor potencial.
Estudiaremos el comportamiento de los transistores MOS utilizados como llaves comenzando con el anlisis
de los transistores NMOS.
D-$)%'%&,-"% E@A!
En el transistor NMOS, el Bulk es conectado al menor potencial, que corresponde al 0 lgico. Por lo que si el
Gate se encuentra conectado tambin a esta tensin, no puede formarse canal y no circula corriente. Es
decir que si el Gate se conecta a un 0 lgico, el NMOS se comporta como una llave abierta.
Entonces, para generar canal en el transistor NMOS, la tensin de Gate necesariamente debe ser un l
lgico, es decir, conectarse a V
dd
. Bajo esta condicin, se analizar la carga y descarga del capacitor de
salida.
Cuando el capacitor esta cargado a V
dd
y se impone un 0 a la entrada, el nodo de entrada toma el rol de
Source y el de salida de Drain. Entonces se tiene !
"#
&!
%%
, el transistor esta encendido y permite la
!"#$%&%'() +,-. / +%012"34)5 &6'7#)5 l
circulacin de la corriente de descarga del capacitor hasta alcanzar los 0V (Fig. l). Nada impide que el
capacitor se descague por completo, por lo que se dice que Ia IIave NMOS impone un 0 fuerte.
F'4C G> E@A!C H"%.$-4$
Ahora con el capacitor descargado, supongamos que queremos cargarlo imponiendo un l, V
dd
, a la entrada.
En este caso el potencial ms bajo lo tiene el nodo de salida, por lo que pasa a ser el Source, y la entrada
pasa a ser el Drain. El nodo de Gate contina conectado a V
dd
, por lo que nuevamente tenemos
!
"#
&!
%%
y por lo tanto circulacin de corriente de Drain hacia Source que carga el capacitor (Fig. 2). A
medida que se carga el capacitor, disminuye V
GS
por lo que disminuye tambin la corriente que circula. Esto
sucede hasta que !
"#
&!
$
, momento en el que se anula la corriente y entonces el capacitor deja de
cargarse. Como la tensin de Gate se mantiene fija a V
dd
, para que se cumpla esta condicin la tensin
sobre el capacitor debe ser !
(
&!
#
&!
%%
'!
$
. Por consiguiente, la llave NMOS no logra cargar al
capacitor por completo. Se dice que Ia IIave NMOS impone un l dbiI.
F'4C 5> E@A!C /$-4$
D-$)%'%&,-"% I@A!
Ahora analizaremos el transistor PMOS. lntuitivamente, recordando que un transistor PMOS maneja
tensiones y corrientes inversas al transistor NMOS, se puede ver que el comportamiento del transistor
PMOS ser opuesto al del NMOS. De todas maneras, a continuacin se realiza un anlisis ms detallado.
La condicin de llave abierta en el transistor PMOS se da para una tensin de Gate correspondiente a un l
lgico (V
dd
), que es el potencial ms alto y, por lo tanto, el potencial de Bulk. Al estar el Gate al potencial
mximo no se genera canal y no es posible la circulacin de corriente, y por ende, la carga o descarga del
capacitor.
Para generar canal en el transistor PMOS, la tensin de Gate debe ser inevitablemente un 0 lgico (0 V).
Supongamos que el capacitor de carga esta descargado, con una tensin de cero Volts, y a la entrada
imponemos un l lgico. Con esta configuracin de tensiones, la entrada es el Source y la salida el Drain. De
esta forma se tiene una tensin !
"#
&'!
%%
#!
$
, se genera canal, y se produce una corriente de
Source a Drain. Esta corriente va cargando el capacitor, y, como la tensin de Source se mantiene
constante, nada impide que el capacitor se cargue hasta alcanzar una tensin igual a V
dd
(Fig. 3). En
sntesis, eI transistor PMOS impone un l fuerte.
!"#$%&%'() +,-. / +%012"34)5 &6'7#)5 2
F'4C J> I@A!C /$-4$
Ahora supongamos el caso contrario. El capacitor de salida se encuentra completamente cargado, a una
tensin de V
dd
, la tensin de Gate es cero y se impone un cero a la entrada. En este caso, el Source es la
salida por estar a mayor potencial, y el Drain es la entrada. Se cumple que !
"#
&'!
%%
#!
$
, por lo que
es posible la conduccin de corriente y de esta manera comienza a descargarse el capacitor (Fig. 4). Al
descargarse el capacitor, disiminuye su tensin, por lo que aumenta V
GS
. Cuando la tensin sobre el
capacitor llega a ser |V
t
|. (recordar que para un transistor PMOS el valor V
t
. es negativo), !
"#
&!
$
y deja
de circular corriente por el transistor. Al no haber ms corriente, el capacitor no puede seguir descargndose
y su tensin queda fija en |V
t
|. Es decir, eI transistor PMOS impone un cero dbiI.
F'4C K> I@A!C H"%.$-4$
La tabla l resume la situacin explicada.
Tabla l: Valores lgicos fuertes y dbiles de los transistores MOS
NMOS PMOS
: Fuerte Dbil
G Dbil Fuerte
21$B"% ") %"-'"
Ahora analizaremos como funcionan las llaves en serie y en la prxima seccin, en paralelo. Una vez
terminado este anlisis, entender el funcionamiento de las compuertas lgicas para la tecnologa CMOS es
inmediato. Realizaremos el anlisis para cualquier llave de tres terminales (entrada, salida y control)
independientemente si es NMOS o PMOS. Se hablar de tensin de apertura y tensin de cierre y a final se
diferenciar entre los dos tipos de transistores. El anlisis se realiza para dos llaves, pero es fcilmente
ampliable a N llaves.
En cualquier caso, deseamos imponer el estado lgico fuerte (l para PMOS, 0 para NMOS) en el nodo de
salida. Para lograr este cometido, es necesario que ambas llaves estn cerradas para conectar el nodo de
referencia con el de salida (el del capacitor). Por lo tanto se necesita que A y B se encuentren a V
cierre
. Si
alguna de las llaves tiene la tensin de control conectada a V
apertura
, la corriente no encontrar un camino
para unir el nodo de referencia con el nodo de salida y transmitirle su estado lgico (Fig. 5).
!"#$%&%'() +,-. / +%012"34)5 &6'7#)5 3
Tabla ll: Tensiones asociadas a los transistores MOS
NMOS PMOS
Estado lgico Fuerte 0V V
dd
V
cierre
V
dd
0V
V
apertura
0V V
dd
F'4C 6> 21$B"% ") %"-'" F'4C L> 21$B"% ") M$-$1"1,
21$B"% ") M$-$1"1,
Nuevamente, deseamos imponer en el nodo de salida el estado lgico fuerte. Entonces, debe existir un
camino de corriente que conecte estos dos nodos. Esto quiere decir que si alguna de las llaves, A o B, se
encuentra a la tensin de cierre, se genera un camino entre ambos nodos y as el estado lgico se impone
en el nodo de salida. Es decir, A, B o ambos deben estar a la tensin de cierre. En el caso en que ambas
llaves tengan su terminal de control conectado a la V
apertura
, ambas ramas se encuentran a circuito abierto y
no existir camino posible para que la corriente circule desde el nodo de referencia hasta el nodo de salida
(Fig. 6).
2=4'.$ /,8#')$.',)$1 /@A!
Para entender los circuitos combinacionales CMOS, es importante recordar el funcionamiento del inversor
CMOS y la funcin de cada bloque. Tambin es muy importante familiarizarse con los valores y la funcin
de tensiones presentados en la ltima tabla.
Un inversor es un dispositivo de una nica entrada (Fig. 7). Esta entrada, se conecta al Gate de cada uno de
lo transistores. Tambin tiene una nica salida, a la cual se conectan los terminales de Drain de ambos
transistores. En un principio parecera que existe una redundancia pero no es as, ya que ambos
transistores tienen un rol particular.
Como vimos en la introduccin, el transistor NMOS impone un cero fuerte y el transistor PMOS impone un
uno fuerte. Entonces el inversor CMOS, dependiendo del valor de salida que se desea, "elige" cual de los
dos transistores usar para imponer un valor de salida fuerte. El inversor CMOS funciona de este modo no
slo porque la referencia de los transistores es complementaria, sino tambin porque lo son las tensiones de
apertura y cierre. Es decir, ante una misma entrada, un transistor est abierto y el otro se encuentra cerrado.
Como se ve, esta complementariedad es lo que logra el funcionamiento del dispositivo, y de ah el nombre
de la tecnologa "CompIementary MOS".
!"#$%&%'() +,-. / +%012"34)5 &6'7#)5 4
F'4C N> <)B"-%,- /@A!
Ahora supongamos que tenemos el circuito de la figura 8, y veamos como se comporta.
F'4C O> E0EH /@A!
Los transistores de abajo son dos NMOS en serie. Los transistores NMOS imponen un cero fuerte a la
salida. Recordando lo visto en llaves en serie, para conectar el nodo de salida con el nodo de masa (y as
imponer el cero lgico), ambos transistores deben encontrarse en conduccin, entonces la tension de Gate
de ambos transistores debe ser V
dd
. Cualquier otra combinacin de tensiones, no va a imponer un cero a la
salida.
Por otro lado, el circuito superior corresponde a dos transistores PMOS en paralelo. Los transistores PMOS
imponen u uno lgico fuerte a la salida, y en este caso lo harn siempre y cuando alguno de ellos dos, o los
dos, se encuentren "cerrados". Para estar en este estado, la tensin de Gate debe ser cero. Es decir,
cuando se tenga algn 0 a la entrada, a la salida se impondr un uno lgico fuerte.
Revisando lo discutido en los ltimos prrafos, para la configuracin descripta se obtiene la siguiente tabla
de verdad.
!"#$%&%'() +,-. / +%012"34)5 &6'7#)5 5
Tabla lll: Tabla de verdad de una compuerta NAND
A B Out
Transistor
que conduce
0 0 l PMOS
0 l l PMOS
l 0 l PMOS
l l 0 NMOS
Esta tabla corresponde a una compuerta NAND. Por lo tanto, esta configuracin sintetiza una compuerta
NAND en tecnologa CMOS.
Ahora supongamos que tenemos el circuito de la figura 9. En la parte inferior del circuito hay dos
transistores NMOS en paralelo. En este caso, para imponer el cero fuerte a la salida slo basta cerrar al
menos alguno de los dos transistores. Para eso, la tensin de Gate de uno de ellos, o de ambos, debe ser
un l lgico, as la tensin V
GS
es tal que existe formacin de canal. Por el contrario, si ambos transistores se
encuentran conectados a cero volts (tensin de Gate) no existir un camino elctrico entre el nodo de salida
y el nodo de tierra.
F'4C ;> EAP /@A!
El circuito superior son dos transistores PMOS en serie. La nica forma de que ambos estn en conduccin
y se conecte el nodo de V
dd
al nodo de salida, es cuando ambas entradas estn a cero volts. As, se impone
un l fuerte a la salida. Cualquier otra combinacin de entrada "abre" uno de los dos transistores y se
interrumpe la conexin.
En este caso se obtiene la siguiente tabla de verdad.
!"#$%&%'() +,-. / +%012"34)5 &6'7#)5 6
Tabla lV: Tabla de verdad de una compuerta NOR
A B Out
Transistor
que conduce
0 0 l PMOS
0 l 0 NMOS
l 0 0 NMOS
l l 0 NMOS
Esta tabla corresponde a una compuerta NOR. Esta configuracin sintetiza la compuerta NOR en tecnologa
CMOS (Fig. 9).
Si se desea tener una compuerta AND u OR, basta con aadir un inversor a la salida.
Al conjunto de transistores NMOS, se lo denomina RED N, y al conjunto de transistores PMOS se lo
denomina RED P. La siguiente tabla resume la topologa de cada red
AND OR
P"7 E Serie Paralelo
P"7 I Paralelo Serie
Debe notarse que las topologas son tambin complementarias, enfatizando el nombre de la tecnologa.
?Q"8M1, ER G
Supongamos que deseamos sintetizar la siguiente funcin lgica
)&( *)+*+(()'),*
Dejamos el anlisis en profundidad para el lector, lo que se desea con este ejemplo es enfatizar la sntesis
de la topologa. Entonces tendremos:
Funcin Igica: ( * $% +* &'( (( $% ' $% ,*
Red N: ( * )*+*,-,. +* /-+0- (( )*+*,-,. ' )*+*,-,. ,*
Red P: ( * /-+0- +* )*+*,-,. (( /-+0- ' /-+0- ,*
La figura l0 ilustra el circuito esquemtico para esta funcin lgica.
!"#$%&%'() +,-. / +%012"34)5 &6'7#)5 7
F'4C G:> F3).'=) 2=4'.$ ") /@A!
?Q"8M1, ER 5
Como segundo ejemplo de implementacin de compuertas lgicas, veremos la forma de sintetizar una
compuerta XOR.
Por definicin, la compuerta XOR corresponde a la siguiente funcin lgica:
-./&( *+
,
+*)(
,
*++*
Debe notarse que la compuerta XOR es en verdad una compuerta de 4 entrada, ya que se debe disponer
de los valores originales ms los valores negados. Por lo tanto, cada red tendr cuatro transistores.
Aplicando doble negacin, para mantener los mismos valores de salida, y aplicando las leyes de DeMorgan
-./&( *+
,
+*)(
,
*++*&(
,
*)+*+( *)
,
+*
Aplicando leyes del lgebra de Boole obtenemos la siguiente expresin
-./&( *++*)(
,
*+
,
+*
Como se ve, la funcin XOR puede definirse de dos maneras distintas, como producto de maxitrminos o
como suma de minitrminos, y la salida siempre negada, por tratarse de tecnologa CMOS.
Ntese que si bien la salida de la funcin lgica que define a la XOR es negada, la salida de la compuerta
no lo es, es decid, se trata de una XOR y no de una XNOR.
1+.2345. 2- 6*705-+608./ -./&(
,
*)+*+( *)
,
+*
936* 2- 60805-+608./ -./&( *++*)(
,
*+
,
+*
Para la red N, se utiliza la suma de minitrminos ya que indica qu entradas deben ser simultneamente l
lgico (transistores NMOS en serie) para imponer un 0 lgico a la salida.
Para la red P, se utiliza el producto de maxitrminos, ya que indica qu entradas deben ser
!"#$%&%'() +,-. / +%012"34)5 &6'7#)5 8
simultneamente 0 lgico (transistores PMOS en serie) para imponer un l lgico a la salida.
Red N: ( * /-+0- +* )*+*,-,. (
,
* /-+0-
,
+*
Red P: ( * /-+0-
,
+* )*+*,-,. (
,
* /-+0- +*
La figura l4 ilustra el circuito esquemtico para la compuerta XOR, incluyendo los inversores de entrada
para conseguir los cuatro valores lgicos necesarios.
Siguiendo las explicaciones detalladas en el presente apunte, el lector debe ahora encontrarse en
condiciones de sintetizar cualquier funcin lgica en tecnologa CMOS.
F'4C GG> SAPC /@A!
!"#$%&%'() +,-. / +%012"34)5 &6'7#)5 9
Clase 22 - Fabricaci on y Layout CMOS
Transistores e Inversor CMOS
Clase 22
1 de Junio de 2011
I
Como se fabrica un circuito CMOS?
I
Que necesito para fabricar un circuito CMOS?
I
Que implica dise nar un circuito CMOS a nivel fsico?
Contenido
Introduccion
Rese na historica
VLSI: Integracion a gran escala
Proceso de fabricacion
Produccion de Silicio puro
Fotolitografa
Etching
Oxidacion
Dopaje
Dise no de CIs
Dise no del inversor CMOS
Conclusiones
Evoluci on de la electr onica I
1873 Se descubre la emision termoionica
1883 Primer patente de un dispositivo electronico: Thomas
Edison
1904 Se presenta el primer diodo: Valvula de dos terminales
19061907 Se inventa el primer dispositivo amplicador, que luego
sera denominado trodo: Valvula de tres terminales
1919. . . Contin ua la evolucion de la valvula: tetrodo y pentodo
Evoluci on de la electr onica II
1925 Primer patente de un transistor FET. Funcionamiento
teorico, no se construye prototipo
1947 Se fabrica el primer dispositivo con efecto transistor
(Point-Contact Transistor, hecho de germanio).
Se acu na el termino transistor por transfer resistor
1948 Se inventa el primer transistor bipolar de juntura (TBJ)
1954 Se fabrica el primer transistor de Silicio
Evoluci on de la electr onica III
1958 Se fabrica el primer MOSFET en funcionamiento. Se
concibe la idea de circuitos integrados
1959 Se inventa la tecnologa planar, que permite la
fabricacion de CIs
19651967 Se patenta la tecnologa CMOS
70 Aparecen las herramientas para Computer-Aided
Design (CAD) y Electronic Design Automation (EDA)
Evoluci on de la electr onica IV
Tama no (log) [m]
10
7
10
6
10
5
10
4
10
3
10
2
10
1
Minimum Feature Size Actual (45 nm)
Que implica la integraci on a gran escala?
x1
x1
x5
x10
x50
x100
x200
x200
Transistor
Que necesito para fabricar un transistor MOS?
P-Bulk
N-Well
p
+
p
+
Si
3
N
4
SiO
2
P-Bulk
N-Well
p
+
p
+
Si
3
N
4
SiO
2
Wafer
P-Bulk
N-Well
p
+
p
+
Si
3
N
4
SiO
2
Difusiones
P-Bulk
N-Well
p
+
p
+
Si
3
N
4
SiO
2
Oxidos
P-Bulk
N-Well
p
+
p
+
Si
3
N
4
SiO
2
Polisilicio
P-Bulk
N-Well
p
+
p
+
Si
3
N
4
SiO
2
Metales
P-Bulk
N-Well
p
+
p
+
Si
3
N
4
SiO
2
Acceso electrico
a Si y Poly
I
Wafer de Si de mayor pureza posible
I
Colocar material y removerlo en forma selectiva
I
Oxidacion
I
Deposicion
I
Litografa
I
Remocion (Etching)
I
Introduccion de impurezas
I
Difusion
I
Implantacion ionica
Producci on de Silicio puro I
El Wafer
Melting of
polysilicon,
doping
Introduction
of the seed
crystal
Beginning of
the crystal
growth
Crystal
pulling
Formed crystal
with a residue
of melted silicon
Es necesario producir un cilindro de Silicio de altsima pureza
(99.9999%)
Producci on de Silicio puro II
El Wafer
Se corta el lingote de Si en
rodajas (obleas o wafers)
I
Espesor 1 mm
I
Diametro 30 cm
Auemento cuadratico de la
supercie Aumento cuadratico
de la densidad de CIs
Antes de comenzar el proceso de fabricacion de CIs, la oblea debe
limpiarse para remover residuos e impurezas
Fotolitografa
I
Es el proceso utilizado para transferir un patron geometrico a
un material fotoresistivo (fotoresist). Se logra gracias a la
reaccion qumica entre la luz y el material.
I
Es necesaria para denir las zonas de la supercie donde se
encontraran las difusiones, los contactos, las junturas MOS,
etc.
I
Es un proceso que se repite en todas las etapas de fabricacion.
Fotolitografa
Si
I
Se tiene un wafer de silicio puro
I
Se crece un material barrera
(oxido)
I
Se deposita el fotoresist (lquido)
sobre la oblea y se distribuye
homogeneamente
I
Se alnea la mascara con respecto a
la oblea y se expone a la luz
I
El fotoresist cambia su propiedad:
se vuelve mas soluble
I
Se remueve el fotoresist
sensibilizado con una solucion
especial. El material barrera
queda expuesto
Fotolitografa
Si
I
I
(oxido)
I
homogeneamente
I
I
I
queda expuesto
Fotolitografa
Si
I
I
(oxido)
I
homogeneamente
I
I
I
queda expuesto
Fotolitografa
Si
I
I
(oxido)
I
homogeneamente
I
I
I
queda expuesto
Fotolitografa
Si
I
I
(oxido)
I
homogeneamente
I
I
I
queda expuesto
Fotolitografa
Si
I
I
(oxido)
I
homogeneamente
I
I
I
queda expuesto
Remocion (Etching)
Si
I
Solo una ventana del material
queda expuesta
I
Se expone a un agente qumico
capaz de remover al material
barrera mas rapido que al
fotoresist
Lquido Remocion H umeda
Gas Remocion Seca
RIE Reactive-Ion Etching:
Ionizacion de plasma
y los iones impactan
en el material
desprendiendolo
I
El patron se transere al oxido
I
Se remueve el fotoresist con un
solvente
Remocion (Etching)
Si
I
queda expuesta
I
fotoresist
Gas Remocion Seca
en el material
desprendiendolo
I
I
solvente
Remocion (Etching)
Si
I
queda expuesta
I
fotoresist
Gas Remocion Seca
en el material
desprendiendolo
I
I
solvente
Remocion (Etching)
Si
I
queda expuesta
I
fotoresist
Gas Remocion Seca
en el material
desprendiendolo
I
I
solvente
Remocion (Etching)
Si
I
queda expuesta
I
fotoresist
Gas Remocion Seca
en el material
desprendiendolo
I
I
solvente
Remocion (Etching)
Si
I
queda expuesta
I
fotoresist
Gas Remocion Seca
en el material
desprendiendolo
I
I
solvente
Remocion (Etching)
Si
I
queda expuesta
I
fotoresist
Gas Remocion Seca
en el material
desprendiendolo
I
I
solvente
Oxidaci on
Cuando el Silicio se expone a un ambiente con oxgeno, se oxida
produciendo un aislante.
Es un proceso altamente dependiente de la temperatura y la
presion
Tipos de oxidaci on
Seca El Si se expone a oxgeno puro. Mas lenta y de mejor
calidad.
H umeda El Si se expone a vapor de agua. Mas rapida.
Aplicaciones de la oxidacion
I
Formacion del oxido de compuerta. Se utiliza oxidacion seca
I
Aislante y barrera. Se utiliza oxidacion h umeda.
Dopaje
Difusi on
Si
Gas
Deposicion
Difusion
en todas
direcciones
I
Se coloca el wafer en un
horno con alta concentracion
de impurezas a altas
temperaturas ( 900
o
C)
I
Los atomos dopantes se
depositan en la supercie
por deposicion
I
Las impurezas difunden
penetrando al sustrato
generan el perl de
impurezas en el materia
Dopaje
Implantaci on i onica
Si
Haz de iones
I
Las impurezas son
implantadas mediante un
bombardeo de iones
I
La penetracion depende de
la masa del ion y de la
energa (1 keV 1 MeV)
I
Es un proceso mas preciso y
controlable
I
Las colisiones producen
imperfecciones en el Si
se necesita un proceso
termico de reacomodacion
Deposicion
Si
I
Es un proceso para producir
pelculas delgadas de
distintos materiales:
I
Polysilicio
I

Oxidos (Si
3
N
4
)
I
Metales
I
Existen distntos metodos
para realizar deposiciones,
los mas usuales son
Sputtering (deposicion
fsica) y Chemical Vapor
Deposition (CVD).
I
Una vez depositados los
materiales, se elimina de las
zonas indeseadas.
Deposicion
Si
I
I
Polysilicio
I

Oxidos (Si
3
N
4
)
I
Metales
I
los mas usuales son
Deposition (CVD).
I
zonas indeseadas.
Deposicion
Si
I
I
Polysilicio
I

Oxidos (Si
3
N
4
)
I
Metales
I
los mas usuales son
Deposition (CVD).
I
zonas indeseadas.
Dise no de CIs I
I
El dise no de CIs implica indicar que areas del wafer seran
afectadas por cada etapa del proceso de fabricacion.
I
Por lo general, se tiene acceso a un proceso de fabricacion
estandar, por lo que las etapas de fabricacion no pueden
alterarse.
I
El producto nal del dise no son las mascaras que se utilizaran
en la fabricacion.
Dise no de CIs II
Software de dise no de CIs
I
Cadence (OrCAD)
I
Tanner Tools
I
Mentor Graphics
I
LASI (free)
Elementos de dise no
Dise no a nivel
de esquematico
Dise no a nivel
de Layout
Simulacion
(Spice)
Design Rule
Check (DRC)
Layout vs.
Schematic (LVS)
Dise no de CIs III
Layers
I
N-Well
I
Active
I
Difusiones
I
Poly
I
Metales
I
Contactos y vias
(interconexiones)
Reglas de dise no
Surgen de la limitaciones del
proceso de fabricacion
I
Separacion
I
Tama no mnimo
I
Tama no exacto
I
Recubrimiento
Sustrato tipo P
V
IN
GND
V
OUT
V
DD
N-Well
V
IN
GND
V
OUT
V
DD
N-Well
V
IN
GND
V
OUT
V
DD
N-Well
V
IN
GND
V
OUT
V
DD
N-Well
V
IN
GND
V
OUT
V
DD
Active Layer
V
IN
GND
V
OUT
V
DD
Active Layer
V
IN
GND
V
OUT
V
DD
Active Layer
V
IN
GND
V
OUT
V
DD
Poly
V
IN
GND
V
OUT
V
DD
Poly
V
IN
GND
V
OUT
V
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Poly
V
IN
GND
V
OUT
V
DD
Poly
V
IN
GND
V
OUT
V
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Difusiones N
+
V
IN
GND
V
OUT
V
DD
Difusiones N
+
V
IN
GND
V
OUT
V
DD
Difusiones N
+
V
IN
GND
V
OUT
V
DD
Difusiones N
+
V
IN
GND
V
OUT
V
DD
Difusiones N
+
V
IN
GND
V
OUT
V
DD
Difusiones P
+
V
IN
GND
V
OUT
V
DD
Difusiones P
+
V
IN
GND
V
OUT
V
DD
Difusiones P
+
V
IN
GND
V
OUT
V
DD
Difusiones P
+
V
IN
GND
V
OUT
V
DD
Difusiones P
+
V
IN
GND
V
OUT
V
DD
Contactos
V
IN
GND
V
OUT
V
DD
Contactos
V
IN
GND
V
OUT
V
DD
Contactos
V
IN
GND
V
OUT
V
DD
Metales
V
IN
GND
V
OUT
V
DD
Metales
V
IN
GND
V
OUT
V
DD
Metales
V
IN
GND
V
OUT
V
DD
Terminales
V
IN
GND
V
OUT
V
DD
Conclusiones
I
El dise no de CIs esta al alcance de todos
I
Materias para profundizar en estos temas
66.61 Tecnologa de Circuitos Integrados
66.48 Seminario de Dise no de Circuitos Integrados
C
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Dispositivos de Electrnica de Potencia

Captulo 2
2.1 Introduccin
Los dispositivos semiconductores utilizados en Electronica de Potencia se pueden
clasiIicar en tres grandes grupos, de acuerdo con su grado de controlabilidad:

1. Dispositivos no controlados: en este grupo se encuentran los Diodos. Los estados de
conduccion o cierre (ON) y bloqueo o abertura (OFF) dependen del circuito de
potencia. Por tanto, estos dispositivos no disponen de ningun terminal de control
externo.

2. Dispositivos semicontrolados: en este grupo se encuentran, dentro de la Iamilia de los
Tiristores, los SCR ('Silicon Controlled RectiIier) y los TRIAC ('Triode oI
Alternating Current). En este caso su puesta en conduccion (paso de OFF a ON) se
debe a una seal de control externa que se aplica en uno de los terminales del
dispositivo, comunmente denominado puerta. Por otro lado, su bloqueo (paso de ON a
OFF) lo determina el propio circuito de potencia. Es decir, se tiene control externo de
la puesta en conduccion, pero no asi del bloqueo del dispositivo.

3. Dispositivos totalmente controlados: en este grupo encontramos los transistores
bipolares BJT ('Bipolar Junction Transistor), los transistores de eIecto de campo
MOSFET ('Metal Oxide Semiconductor Field EIIect Transistor), los transistores
bipolares de puerta aislada IGBT ('Insulated Gate Bipolar Transistor) y los tiristores
GTO ('Gate Turn-OII Thyristor), entre otros.

En los siguientes apartados se detallan las caracteristicas mas importantes de cada uno
de estos dispositivos.

2.2 Diodo de Potencia
Un diodo semiconductor es una estructura P-N que, dentro de sus limites de tension y
corriente, permite la circulacion de corriente en un unico sentido. Detalles de Iuncionamiento,
generalmente despreciados para los diodos de seal, pueden ser signiIicativos para
componentes de mayor potencia, caracterizados por un area mayor (para permitir mayores
corrientes) y mayor longitud (para soportar tensiones inversas mas elevadas). La Iigura 2.1
muestra la estructura interna de un diodo de potencia.

250 m
Substracto
Depende
de la
tension
10 m P
Anodo (A)
Catodo (K)
N -
N

Figura 2.1. Estructura interna de un diodo de potencia

Como se puede observar en la Iigura anterior, el diodo esta Iormado por una sola
union PN, aunque la estructura de un diodo de potencia es algo diIerente a la de un diodo de
seal, puesto que en este caso existe una region N intermediaria con un bajo dopaje. El papel
de esta region es permitir al componente soportar tensiones inversas mas elevadas. Esta
region de pequea densidad de dopaje dara al diodo una signiIicativa caracteristica resistiva
en polarizacion directa, la cual se vuelve mas signiIicativa cuanto mayor sea la tension que ha
de soportar el componente. Las capas que hacen los contactos externos son altamente
dopadas, para obtener un contacto con caracteristicas ohmicas y no del tipo semiconductor.

La Iigura siguiente muestra el simbolo y la caracteristica estatica corriente-tension de
un diodo de potencia.

A (+) K (-)
!
"#
%
"#
!
"#
%
"#
J
F
1 !

J
R

Regin de
bloqueo
inverso
( )
on
R / 1

Figura 2.2. Simbolo v caracteristica estatica corriente-tension de un diodo de potencia

La tension V
F
que se indica en la curva estatica corriente-tension se reIiere a la caida de
tension cuando el diodo esta conduciendo (polarizacion directa). Para diodos de potencia, esta
tension de caida en conduccion directa oscila aproximadamente entre 1 y 2 Volts. Ademas,
esta caida depende de la corriente que circule, teniendose una caracteristica corriente - tension
bastante lineal en la zona de conduccion. Esta relacion se conoce como la resistencia en
conduccion del diodo, abreviada por R
on
y que se puede obtener como el inverso de la
pendiente de la asintota de la curva estatica en la zona de polarizacion directa. La tension V
R

representa la tension de ruptura del dispositivo ('Breakdown Voltage) o, lo que es lo mismo,
la maxima tension inversa que puede soportar el diodo cuando este esta bloqueado
(polarizacion inversa).

Un diodo de potencia puede soportar tensiones inversas elevadas. Si se supera el valor
de tension de ruptura especiIicado por el Iabricante, el diodo puede llegar a destruirse por
excesiva circulacion de corriente inversa y en deIinitiva, por excesiva disipacion de potencia.
Los diodos de potencia pueden llegar a soportar tensiones de ruptura de kiloVolts (kV), y
pueden conducir corrientes de kiloAmperes (kA). Evidentemente, el tamao del diodo
condiciona sus caracteristicas electricas, llegandose a tener diodos con tamaos del orden de
varios cm
2
.

Como ya se ha mencionado, los diodos son interruptores unidireccionales en los
cuales no puede circular corriente en sentido contrario al de conduccion. El unico
procedimiento de control consiste en invertir la tension anodo catodo, no disponiendo de
ningun terminal de control. En regimen transitorio cabe destacar dos Ienomenos:

1) Recuperacion Inversa: El paso de conduccion a bloqueo no se eIectua
instantaneamente. Cuando el diodo conduce una corriente I en polarizacion directa, la
zona central de la union esta saturada de portadores mayoritarios, y aunque un circuito

externo Iuerce la anulacion de la corriente aplicandole una tension inversa, cuando la
corriente pasa por cero aun existe una cantidad de portadores que cambian su sentido
de movimiento y permiten la conduccion de una corriente inversa durante un tiempo,
denominado tiempo de recuperacion inverso (t
rr
), tal como se muestra en la Iigura 2.3.
Los parametros deIinidos en el proceso de bloqueo dependen de la corriente directa,
de la derivada de la corriente (di/dt) y de la tension inversa aplicada. El tiempo de
recuperacion de un diodo normal es del orden de 10 s, siendo el de los diodos rapidos
del orden de algunos nanosegundos.

2) Recuperacion Directa: Es otro Ienomeno de retardo de menor importancia que el
anterior, cuando el diodo pasa de bloqueo a conduccion, y cuyo eIecto se muestra
tambien en la Iigura 2.3.
En el proceso de puesta en conduccion, la respuesta del diodo es inicialmente de
bloqueo a la corriente. Siendo esta respuesta quien provoca una sobre tension V
Ip
,
ocasionada por la modulacion de la conductividad del diodo durante la inyeccion de
portadores minoritarios. Asi el diodo se asemeja a una resistencia donde su valor
decrece con el tiempo. Esta resistencia equivalente esta relacionada con la
concentracion de portadores minoritarios inyectados. Por tanto V
Ip
depende de la
anchura y resistividad de la zona central del diodo.

vi
v
D
i
D
R
Vr
-Vr
V i
-Vr
V
rp

Von
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rr
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3
t
1

v
D
V
Ip

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D
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2

t
4
t
5

Q
rr

diI/dt
i Vr/R
dir/dt

Figura 2.3. Conmutacion de un diodo.

Dependiendo de las aplicaciones, existen varios tipos de diodos:

Diodos Schottky: Se utilizan cuando se necesita una caida de tension directa muy
pequea (0,3 V tipicos) para circuitos con tensiones reducidas de salida. No soportan

tensiones inversas superiores a 50 100 V.

Diodos de recuperacion rapida: Son adecuados en circuitos de Irecuencia elevada en
combinacion con interruptores controlables, donde se necesitan tiempos de
recuperacion pequeos. Para unos niveles de potencia de varios cientos de voltios y
varios cientos de amperios, estos diodos poseen un tiempo de recuperacion inversas
(t
rr
) de pocos nanosegundos.

Diodos rectiIicadores o de Irecuencia de linea: La tension en el estado de conduccion
(ON) de estos diodos es la mas pequea posible, y como consecuencia tienen un t
rr

grande, el cual es unicamente aceptable en aplicaciones de la Irecuencia de linea.
Estos diodos son capaces de bloquear varios kilovoltios y conducir varios
kiloamperios. Se pueden conectar en serie y/o paralelo para satisIacer cualquier rango
de tension o de corriente.
2.3 Tiristores
El nombre de Tiristor proviene de la palabra griega ', que signiIica 'una
puerta. El tiristor engloba una Iamilia de dispositivos semiconductores que trabajan en
conmutacion, teniendo en comun una estructura de cuatro capas semiconductoras en una
secuencia P-N-P-N, la cual presenta un Iuncionamiento biestable (dos estados estables).

La conmutacion desde el estado de bloqueo ('OFF) al estado de conduccion ('ON)
se realiza normalmente por una seal de control externa. La conmutacion desde el estado
'ON al estado 'OFF se produce cuando la corriente por el tiristor es mas pequea que un
determinado valor, denominada corriente de mantenimiento, ('holding current), especiIica
para cada tiristor.

Dentro de la Iamilia de los tiristores podemos destacar los SCRs (tiristores
unidireccionales) y TRIACs (tiristores bidireccionales).
2.3.1 SCR (Rectificador Controlado de Silicio)
De las siglas en ingles 'Silicon Controlled RectiIier, es el miembro mas conocido de
la Iamilia de los tiristores. En general y por abuso del lenguaje es mas Irecuente hablar de
tiristor que de SCR.

El SCR es uno de los dispositivos mas antiguos que se conocen dentro de la
Electronica de Potencia (data de Iinales de los aos 50). Ademas, continua siendo el
dispositivo que tiene mayor capacidad para controlar potencia (es el dispositivo que permite
soportar mayores tensiones inversas entre sus terminales y mayor circulacion de corriente).

El SCR esta Iormado por cuatro capas semiconductoras, alternadamente P-N-P-N,

teniendo 3 terminales: anodo (A) y catodo (K), por los cuales circula la corriente principal, y
la puerta (G) que, cuando se le inyecta una corriente, hace que se establezca una corriente en
sentido anodo-catodo. La Iigura 2.4 ilustra una estructura simpliIicada del dispositivo.

S
K
Rg
Vg
Rg
Vcc
Rc
S
P
P
Anodo
A
G
Vg
A
Gate
Rc (carga)
Vcc
Catodo
N
N-
G
K
A
J1 J2 J3

Figura 2.4. Estructura simplificada v simbolo del SCR

Si entre anodo y catodo tenemos una tension positiva, las uniones J1 y J3 estaran
directamente polarizadas, en cuanto que la union J2 estara inversamente polarizada. No habra
conduccion de corriente hasta que la tension V
AK
aumente hasta un valor que provoque la
ruptura de la barrera de potencial en J2.

Si hay una tension V
GK
positiva, circulara una corriente a traves de J3, con portadores
negativos yendo del catodo hacia la puerta. Por la propia construccion, la capa P donde se
conecta la puerta es suIicientemente estrecha para que parte de los electrones que atraviesen
J3 tengan energia cinetica suIiciente para vencer la barrera de potencial existente en J2, siendo
entonces atraidos por el anodo.

De esta Iorma, en la union inversamente polarizada, la diIerencia de potencial
disminuye y se establece una corriente entre anodo y catodo, que podra persistir aun sin la
corriente de puerta.

Cuando la tension V
AK
es negativa, J1 y J3 quedaran inversamente polarizadas, en
cuanto que J2 quedara directamente polarizada. Teniendo en cuenta que la union J3 esta entre
dos regiones altamente dopadas, no es capaz de bloquear tensiones elevadas, de modo que

cabe a la union J1 mantener el estado de bloqueo del componente.

Existe una analogia entre el Iuncionamiento del tiristor y el de una asociacion de dos
transistores bipolares, conIorme se muestra en la Iigura 2.5.

G
A
P
N
P
P
N
K
N
G
T2
T1
A
I
c1

I
b2

I
G

I
K

I
c2

I
b1

I
A

K

Figura 2.5.Estructura v esquema equivalente simplificado de un SCR

Cuando se aplica una corriente de puerta I
G
positiva, I
c2
e I
K
aumentaran. Como I
c2

I
b1
, T1 conducira y tendremos I
b2
I
c1
I
G
, que aumentara I
c2
y asi el dispositivo
evolucionara hasta la saturacion, aunque se elimine la corriente de puerta I
G
. Tal eIecto
acumulativo ocurre si las ganancias de los transistores son mayores que 1. El componente se
mantendra en conduccion desde que, despues del proceso dinamico de entrada en conduccion,
la corriente del anodo haya alcanzado un valor superior al limite I
L
, llamada corriente de
enclavamiento 'latching current.

Para que el SCR deje de conducir es necesario que su corriente caiga por debajo del
valor minimo de mantenimiento (I
H
), permitiendo que se restablezca la barrera de potencial en
J2. Para la conmutacion del dispositivo no basta con aplicar una tension negativa entre anodo
y catodo. Dicha tension inversa acelera el proceso de desconexion por dislocar en los
sentidos adecuados los portadores en la estructura cristalina, pero ella sola no garantiza la
desconexion.

Debido a las caracteristicas constructivas del dispositivo, la aplicacion de una
polarizacion inversa del terminal de puerta no permite la conmutacion del SCR. Este sera un
comportamiento de los GTOs, como se vera mas adelante.
Caractersticas tensin-corriente
En la Iigura 2.6 podemos ver la caracteristica estatica de un SCR. En su estado de
apagado o bloqueo (OFF), puede bloquear una tension directa y no conducir corriente. Asi, si

no hay seal aplicada a la puerta, permanecera en bloqueo independientemente del signo de la
tension V
AK
. El tiristor debe ser disparado o encendido al estado de conduccion (ON)
aplicando un pulso de corriente positiva en el terminal de puerta, durante un pequeo
intervalo de tiempo, posibilitando que pase al estado de bloqueo directo. La caida de tension
directa en el estado de conduccion (ON) es de pocos voltios (1-3 V).

Una vez que el SCR empieza a conducir, este permanece en conduccion (estado ON),
aunque la corriente de puerta desaparezca, no pudiendo ser bloqueado por pulso de puerta.
Unicamente cuando la corriente del anodo tiende a ser negativa, o inIerior a un valor umbral,
por la inIluencia del circuito de potencia, el SCR pasara a estado de bloqueo.
!
"
%
"#
Estado de bloqueo (OFF)
Estado de conduccion (ON)
Transicion de OFF a ON
Tension de ruptura
directa

Zona de
bloqueo
inverso

Tension de
ruptura
inversa

Ruptura
inversa

Figura 2.6. Caracteristica principal de los SCRs

En regimen estatico, dependiendo de la tension aplicada entre anodo y catodo
podemos distinguir tres regiones de Iuncionamiento:

1. Zona de bloqueo inverso (v
AK
< 0): Esta condicion corresponde al estado de no
conduccion en inversa, comportandose como un diodo.

2. Zona de bloqueo directo (v
AK
> 0 sin disparo): El SCR se comporta como un
circuito abierto hasta alcanzar la tension de ruptura directa.

3. Zona de conduccin (v
AK
> 0 con disparo): El SCR se comporta como un interruptor
cerrado, si una vez ha ocurrido el disparo, por el dispositivo circula una corriente
superior a la de enclavamiento. Una vez en conduccion, se mantendra en dicho estado
si el valor de la corriente anodo catodo es superior a la corriente de mantenimiento.

La Iigura 2.7 muestra las caracteristicas corriente-tension (I-V) del SCR y permite ver
claramente como, dependiendo de la corriente de puerta (I
G
), dichas caracteristicas pueden
variar.

i
A
v
on
I
L
I
H
V
bo
V
br
I
G2
~I
G1
I
G1
~I
G0

I
G0
0

V
AK
1 a 3 J

Figura 2.7. Caracteristica I-V de un SCR en Iuncion de la corriente de puerta.

Activacin o disparo y bloqueo de los SCR
Podemos considerar cinco maneras distintas de hacer que el SCR entre en conduccion:

a) Disparo por tension excesiva

Cuando esta polarizado directamente, en el estado de bloqueo, la tension de
polarizacion se aplica sobre la union J2 (ver Iigura 2.4). El aumento de la tension V
AK
lleva a
una expansion de la region de transicion tanto para el interior de la capa de la puerta como
para la capa N adyacente. Aun sin corriente de puerta, por eIecto termico, siempre existiran
cargas libres que penetren en la region de transicion (en este caso, electrones), las cuales son
aceleradas por el campo electrico presente en J2. Para valores elevados de tension (y, por
tanto, de campo electrico), es posible iniciar un proceso de avalancha, en el cual las cargas
aceleradas, al chocar con atomos vecinos, provoquen la expulsion de nuevos portadores que
reproducen el proceso. Tal Ienomeno, desde el punto de vista del comportamiento del Ilujo de
cargas por la union J2, tiene el eIecto similar al de una inyeccion de corriente por la puerta, de
modo que, si al iniciar la circulacion de corriente se alcanza el limite I
L
, el dispositivo se
mantendra en conduccion (ver Iigura 2.7).

b) Disparo por impulso de puerta

Siendo el disparo a traves de la corriente de puerta la manera mas usual de disparar el
SCR, es importante el conocimiento de los limites maximos y minimos para la tension V
GK
y
la corriente I
G
, como se muestra en la Iigura 2.8.


v
GK
(V)
0

i
G
(A)
0
I
Gmin
V
Gmax
V
Gmin
6

0,5

Recta de carga
Limite de alta
corriente
Maxima potencia
instantanea de puerta
Limite de baja
corriente
Maxima tension
de puerta
v
GK

A
K
G
i
G

Sistema
6 V
12

Figura 2.8. Curvas con las condiciones para disparo de un SCR a traves de control de puerta v
circuito de disparo reducido a su equivalente Thevenin.

El valor V
Gmin
indica la minima tension de puerta que asegura la conduccion de todos
los componentes de un tipo determinado, para la minima temperatura especiIicada.

El valor V
Gmax
es la maxima tension de puerta que asegura que ningun componente de
un tipo determinado entrara en conduccion, para la maxima temperatura de operacion.

La corriente I
Gmin
es la minima corriente necesaria para asegurar la entrada en
conduccion de cualquier dispositivo de un cierto tipo, a la minima temperatura.
El circuito de disparo puede reducirse a su equivalente Thevenin (ver Iigura 2.8) para
determinar la recta de carga sobre las curvas caracteristicas v
GK
-i
G
. Para el ejemplo de la
Iigura 2.8, la recta de carga cortara los ejes en los puntos 6 V (tension en vacio de corriente de
disparo) y 6 V / 12 0,5 A (intensidad de cortocircuito). Para asegurar la operacion
correcta del componente, la recta de carga del circuito debe asegurar que superara los limites
v
Gmin
y i
Gmin
, sin exceder los demas limites (tension, corriente y potencia maxima).


c) Disparo por derivada de tension

Si a un SCR se le aplica un escalon de tension positivo entre anodo y catodo con
tiempo de subida muy corto, del orden de microsegundos, los portadores suIren un
desplazamiento inIinitesimal para hacer Irente a la tension exterior aplicada.

Como se comento para el caso de disparo por tension excesiva, si la intensidad de
Iugas alcanza el valor suIiciente como para mantener el proceso regenerativo, el tiristor
entrara en conduccion estable y permanecera asi una vez pasado el escalon de tension que lo
disparo.

El valor de la derivada de tension dv/dt depende de la tension Iinal y de la
temperatura, tanto menor cuanto mayores son estas.

d) Disparo por temperatura

A altas temperaturas, la corriente de Iuga en una union P-N inversamente polarizada
aproximadamente se duplica con el aumento de 8 C. Asi, el aumento de temperatura puede
llevar a una corriente a traves de J2 suIiciente para llevar el SCR al estado de conduccion.

e) Disparo por lu:

La accion combinada de la tension anodo-catodo, temperatura y radiacion
electromagnetica de longitud de onda apropiada puede provocar tambien la elevacion de la
corriente de Iugas del dispositivo por encima del valor critico y obligar al disparo.

Los tiristores diseados para ser disparados por luz o tiristores Iotosensibles LASCR
('Light Activated SCR) suelen ser de pequea potencia y permiten un aislamiento optico
entre el circuito de control y el circuito de potencia.
2.3.2 TRIAC
El TRIAC ('Triode oI Alternating Current) es un tiristor bidireccional de tres
terminales. Permite el paso de corriente del terminal A1 al A2 y vivecersa, y puede ser
disparado con tensiones de puerta de ambos signos.

Cuando se trabaja con corriente alterna, es interesante poder controlar los dos sentidos
de circulacion de la corriente. Evidentemente, con un SCR, solo podemos controlar el paso de
corriente en un sentido. Por tanto uno de los motivos por el cual los Iabricantes de
semiconductores han diseado el TRIAC ha sido para evitar este inconveniente. El primer
TRIAC Iue inventado a Iinales de los aos 60. SimpliIicando su Iuncionamiento, podemos
decir que un TRIAC se comporta como dos SCR en antiparalelo (tiristor bidireccional). De
esta Iorma, tenemos control en ambos sentidos de la circulacion de corriente. La Iigura 2.9
muestra el esquema equivalente de un TRIAC.

1 "
2 "
G
G

Figura 2.9. Esquema equivalente de un TRIAC.

La Iigura 2.10 muestra el simbolo utilizado para representar el TRIAC, asi como su
estructura interna en dos dimensiones. Como se ha mencionado, el TRIAC permite la
conduccion de corriente de anodo a catodo y viceversa, de ahi que los terminales no se
denominen anodo y catodo, sino simplemente anodo 1 (A1) y anodo 2 (A2). En algunos
textos dichos terminales se denominan MT1 y MT2.

Como en el caso del SCR, tenemos un terminal de control denominado puerta que nos
permite la puesta en conduccion del dispositivo en ambos sentidos de circulacion. Si bien el
TRIAC tiene varios mecanismos de encendido (con corrientes positivas y negativas), lo mas
usual es inyectar corriente por la puerta en un sentido para provocar la puesta en conduccion.

1 "
2 "
G

p
n
2 "
1 "
G
p
n
n
n
p
p
n
p

Figura 2.10. Simbolo v estructura interna de un TRIAC

La Iigura 2.11.muestra la caracteristica estatica I-V del TRIAC. Se puede observar que
presenta estado de conduccion tanto para i
A
positiva como negativa, y puede ser disparada
desde el estado de corte al de conduccion tanto para v
A1A2
positiva como negativa. Ademas, la
corriente de puerta que Iuerza la transicion del estado de corte al de conduccion puede ser
tanto positiva como negativa. En general, las tensiones y corrientes necesarias para producir la
transicion del TRIAC son diIerentes segun las polaridades de las tensiones aplicadas.

I
G2
I
G1
I
G
0

i
A
I
L
I
H
V
bo
v
on
I
G2
I
G1
I
G
0

V
A1A2

Figura 2.11. Caracteristicas I-J del TRIAC

Una de las ventajas de este dispositivo es que es muy compacto, requiriendo
unicamente un unico circuito de control, dado que solo dispone de un terminal de puerta. Sin
embargo, tal y como esta Iabricado, es un dispositivo con una capacidad de control de
potencia muy reducida. En general esta pensado para aplicaciones de pequea potencia, con
tensiones que no superan los 1000V y corrientes maximas de 15A. Es usual el empleo de
TRIACs en la Iabricacion de electrodomesticos con control electronico de velocidad de
motores y aplicaciones de iluminacion, con potencias que no superan los 15kW. La Irecuencia
maxima a la que pueden trabajar es tambien reducida, normalmente los 50-60Hz de la red
monoIasica.
2.3.3 GTO (~Gate Turn-Off Thyristor)
A pesar de que el GTO Iue inventado en el inicio de la decada de los aos 60, ha sido
poco empleado debido a sus reducidas prestaciones. Con el avance de la tecnologia en el
desarrollo de dispositivos semiconductores, se han encontrado nuevas soluciones para mejorar
tales componentes que hacen que hoy ocupen una Iranja signiIica dentro de la electronica de
potencia, especialmente en aquellas aplicaciones de elevada potencia, con dispositivos que
alcanzan los 5000 V y los 4000 A.

Como se ha visto en los apartados anteriores, uno de los inconvenientes de los
tiristores tipo SCR o TRIAC es que no tenemos control externo por parte del usuario del paso
de conduccion a bloqueo. Para aquellas aplicaciones en las que nos interese poder bloquear un
interruptor de potencia en cualquier instante es necesario utilizar otro tipo de semiconductores
diIerentes a los SCRs o TRIACs.

El GTO es un tiristor con capacidad externa de bloqueo. La puerta permite controlar
las dos transiciones: paso de bloqueo a conduccion y viceversa. El simbolo utilizado para el
GTO se muestra en la siguiente Iigura (Fig. 2.12), asi como su estructura interna en dos
dimensiones.

A K
AK
i
G

p
n
A
K G
p
n n
p

Figura 2.12. Simbolo v estructura interna de un GTO.

Principio de funcionamiento
El GTO tiene una estructura de 4 capas, tipica de los componentes de la Iamilia de los
tiristores. Su caracteristica principal es su capacidad de entrar en conduccion y bloquearse a
traves de seales adecuadas en el terminal de puerta G.

El mecanismo de disparo es parecido al del SCR: suponiendo que esta directamente
polarizado, cuando se le inyecta corriente a la puerta, circula corriente entre puerta y catodo.
Como la capa de la puerta es suIicientemente Iina, gran parte de los portadores se mueven
hasta la capa N adyacente, atravesando la barrera de potencial y siendo atraidos por el
potencial del anodo, dando inicio a la corriente anodica. Si esta corriente se mantiene por
encima de la corriente de mantenimiento, el dispositivo no necesita de la seal de puerta para
mantenerse en conduccion.

La Iigura 2.13 muestra una representacion simpliIicada de los procesos de entrada y
salida de conduccion del GTO.

La aplicacion de una polarizacion inversa en la union puerta-catodo puede llevar a la
abertura o bloqueo del GTO. Portadores libres (agujeros) presentes en las capas centrales del
dispositivo son atraidas por la puerta, haciendo que sea posible el restablecimiento de la
barrera de potencial en la union J2.

Aparentemente tal comportamiento tambien seria posible en el SCR. Pero, en realidad,

las diIerencias estan en el nivel de construccion del componente. El Iuncionamiento como
GTO depende, por ejemplo, de Iactores como:

Facilidad de extraccion de portadores por el terminal de puerta esto es posible
debido al uso de impurezas con alta movilidad.

Rapida desaparicion de portadores en las capas centrales uso de impurezas con bajo
tiempo de recombinacion. Esto indica que un GTO tiene una mayor caida de tension
en conduccion, comparado a un SCR de dimensiones iguales.

Soportar tension inversa en la union puerta-catodo, sin entrar en avalancha menor
dopado en la region del catodo.

Absorcion de portadores de toda la superIicie conductora region de puerta-catodo
con gran area de contacto.

Al contrario del SCR, un GTO puede no tener la capacidad de bloquear tensiones
inversas.
Entrada en
conduccion
P
K
Rg
P
Anodo
G Vg
A
Gate
Rc
Vcc
Catodo
N
N-
J1 J2 J3
P
K
Rg
P
Anodo
G
Vg
A
Gate
Rc
Vcc
Catodo
N
N-
J1 J2 J3
Apagado
(Bloqueo)

Figura 2.13. Proceso de conmutacion (abertura v cierre) del GTO.

La Iigura siguiente (Fig. 2.14) muestra las caracteristicas estaticas (corriente tension) del
GTO.

AK
v
AK
i
B
J
) (kJ ruptura
0 >
G
I
0 <
G
I

Figura 2.14. Caracteristica estatica (I J) de un GTO.

Si la corriente por la puerta es positiva, el semiconductor pasara del estado 'OFF al
estado 'ON. Por el contrario, si la corriente por la puerta es negativa, el semiconductor
dejara de conducir, pasando del estado de 'ON a 'OFF.

Con ello se tiene un control total del estado del semiconductor en cualquier momento.
Notese que al tratarse de un tiristor, la corriente solo puede circular de anodo a catodo, pero
no en sentido contrario. Evidentemente, este dispositivo es mas caro que un SCR y ademas el
rango de tensiones y corrientes es mas pequeo que en el caso de los SCRs. En general se
suelen llegar a potencias entorno a los 500kW como maximo. La tension anodo-catodo en
conduccion directa tambien es mas elevada que para los tiristores convencionales.
2.4 Transistores
En Electronica de Potencia, los transistores generalmente son utilizados como
interruptores. Los circuitos de excitacion (disparo) de los transistores se disean para que
estos trabajen en la zona de saturacion (conduccion) o en la zona de corte (bloqueo). Esto
diIiere de lo que ocurre con otras aplicaciones de los transistores, como por ejemplo, un
circuito ampliIicador, en el que el transistor trabaja en la zona activa o lineal.

Los transistores tienen la ventaja de que son totalmente controlados, mientras que, por
ejemplo, el SCR o el TRIAC solo dispone de control de la puesta en conduccion. Los tipos de
transistores utilizados en los circuitos electronicos de potencia incluyen los transistores BJT,
los MOSFET y dispositivos hibridos, como por ejemplo, los transistores de union bipolar de
puerta aislada (IGBT). A continuacion veremos cada uno de ellos.

2.4.1. Transistor Bipolar de Potencia (&'()
Mas conocidos como BJTs ('Bipolar Junction Transistors), basicamente se trata de
interruptores de potencia controlados por corriente. Como el lector recordara existen dos tipos
Iundamentales, los 'npn y los 'pnp, si bien en Electronica de Potencia los mas usuales y
utilizados son los primeros. La Iigura 2.15 muestra un recordatorio de los simbolos empleados
para representar los transistores bipolares.

Colector (C)
Base (B)
Emisor (E)
Colector (C)
Base (B)
Emisor (E)
pnp npn

Figura 2.15. Simbolos de los transistores bipolares npn v pnp.
Principio de funcionamiento y estructura
La Iigura 2.16 muestra la estructura basica de un transistor bipolar npn.
La operacion normal de un transistor se hace con la union J1 (B-E) directamente polarizada, y
con J2 (B-C) inversamente polarizada.

En el caso de un transistor npn, los electrones son atraidos del emisor por el potencial
positivo de la base. Esta capa central es suIicientemente Iina para que la mayor parte de los
portadores tenga energia cinetica suIiciente para atravesarla, llegando a la region de transicion
de J2, siendo entonces atraidos por el potencial positivo del colector.

El control de Vbe determina la corriente de base, Ib, que, a su vez, se relaciona con Ic
por la ganancia de corriente del dispositivo.
P
E
Rb
N
B
Vb
C
Rc Vcc
N
N-
J2 J1

Figura 2.16. Estructura basica del transistor bipolar


En la realidad, la estructura interna de los transistores bipolares de potencia (TBP) es
diIerente. Para soportar tensiones elevadas, existe una capa intermediaria del colector, con
baja concentracion de impurezas (bajo dopado), la cual deIine la tension de bloqueo del
componente.

La Iigura 2.17 muestra una estructura tipica de un transistor bipolar de potencia. Los
bordes redondeados de la region de emisor permiten una homogeneizacion del campo
electrico, necesaria para el mantenimiento de polarizaciones inversas debiles entre base y
emisor. El TBP no soporta tensiones en el sentido opuesto porque la elevada concentracion de
impurezas (elevado dopado) del emisor provoca la ruptura de J1 en bajas tensiones (5 a 20 V).

E
5 a 20 m
N
C
10e16 cm -3
B
N 10e19 cm -3
250 m
Substracto
50 a 200 m
10 m
P
N - 10e14 cm -3
10e19 cm -3

Figura 2.17. Estructura interna de un TBP tipo NPN

La preIerencia en utilizar TBP tipo NPN se debe a las menores perdidas con relacion a
los PNP, lo cual es debido a la mayor movilidad de los electrones con relacion a los agujeros,
reduciendo, principalmente, los tiempos de conmutacion del componente.
Caractersticas estticas
Los transistores bipolares son Iaciles de controlar por el terminal de base, aunque el
circuito de control consume mas energia que el de los SCR. Su principal ventaja es la baja
caida de tension en saturacion. Como inconvenientes destacaremos su poca ganancia con v/i
grandes, el tiempo de almacenamiento y el Ienomeno de avalancha secundaria.


El transistor, Iundamentalmente, puede trabajar en tres zonas de Iuncionamiento bien
diIerenciadas, en Iuncion de la tension que soporta y la corriente de base inyectada:

- Corte. no se inyecta corriente a la base del transistor. Este se comporta como un
interruptor abierto, que no permite la circulacion de corriente entre colector y emisor. Por
tanto, en esta zona de Iuncionamiento el transistor esta desactivado o la corriente de base no
es suIiciente para activarlo teniendo ambas uniones en polarizacion inversa.

- Activa. se inyecta corriente a la base del transistor, y este soporta una determinada
tension entre colector y emisor. La corriente de colector es proporcional a la corriente de base,
con una constante de proporcionalidad denominada ganancia del transistor, tipicamente
representada por las siglas
F
o
F
h . Por tanto, en la region activa, el transistor actua como un
ampliIicador, donde la corriente del colector queda ampliIicada mediante la ganancia y el
voltaje v
CE
disminuye con la corriente de base: la union CB tiene polarizacion inversa y la BE
directa.

- Saturacion. se inyecta suIiciente corriente a la base para disminuir la v
CE
y conseguir que
el transistor se comporte como un interruptor cuasi ideal. La tension que soporta entre sus
terminales es muy pequea y depende del transistor. En este caso ambas uniones estan
polarizadas directamente. Se suele hablar de la tension colector-emisor en saturacion.

La Iigura 2.18 muestra la caracteristica estatica de un transistor bipolar npn. Tal como
se muestra en su caracteristica V-I, una corriente de base suIicientemente grande I
B
~I
C
/
(dependiendo de la I de colector) llevara al componente a la plena conduccion. En el estado de
conduccion (saturacion) la tension v
CE(sat)
esta normalmente entre 1-2 V.

La caracteristica de transIerencia se muestra en la Iigura 2.19.

v
CE

#
i
B
0
i
B4

i
B5

i
B3

i
B2

i
B1

i
C

I

v
CE(sat)

Saturacion
Corte
Activa

Figura 2.18. Caracteristicas J-I de los transistores bipolares

Corte Activa Saturacion
v
CC
v
CE(sat)
i
B

Figura 2.19. Caracteristicas de transferencia en un transistor bipolar

En Electronica de Potencia, obviamente, interesa trabajar en la zona de corte y en la
zona de saturacion, dado que en la zona activa se disipa mucha potencia y en consecuencia el
rendimiento del sistema puede llegar a ser muy pequeo. Ademas tengase en cuenta que dado
que en Electronica de Potencia se trabaja con tensiones y corrientes elevadas, esa disipacion
de potencia debe evacuarse de algun modo, o de lo contrario podemos llegar a destruir el
semiconductor por una excesiva temperatura en su interior.

Las diIerencias basicas entre los transistores bipolares de seal y los de potencia son
bastante signiIicativas. En primer lugar, la tension colector-emisor en saturacion suele estar
entre 1 y 2 Volts, a diIerencia de los 0,2-0,3 Volts de caida en un transistor de seal.
Conexin Darlington
Otra diIerencia importante es que la ganancia de un transistor de potencia elevada
suele ser bastante pequea. Ello conlleva que debido a las grandes corrientes de colector que
se deben manejar, la corriente por la base debe ser tambien elevada, complicando el circuito
de control de base del transistor. Para transistores de seal se suelen obtener valores de
ganancia entorno a 200, mientras que para transistores de potencia es diIicil llegar a obtener
valores de ganancia de 50. Si por ejemplo un TBP con 20 va a conducir una corriente de
colector de 60 A, la corriente de base tendria que ser mayor que 3 A para saturar el transistor.
El circuito de excitacion ('driver) que proporciona esta alta corriente de base es un circuito
de potencia importante por si mismo.

Para evitar esta problematica se suelen utilizar transistores de potencia en
conIiguraciones tipo Darlington, donde se conectan varios transistores de una Iorma
estrategica para aumentar la ganancia total del transistor. Esta conIiguracion se muestra en la
Iigura 2.20.


Figura 2.20. Conexion Darlington

Las principales caracteristicas de esta conIiguracion son:

Ganancia de corriente
1
.(
2
1)
2

T2 no satura, pues su union B-C esta siempre inversamente polarizada
Tanto el disparo como el bloqueo son secuenciales. En el disparo, T1 entra en
conduccion primero, dandole a T2 una corriente de base. En el bloqueo (apagado), T1
debe conmutar antes, interrumpiendo la corriente de base de T2.

Debido a que la ganancia de corriente eIectiva de la combinacion o conexion es,
aproximadamente, igual al producto de las ganancias individuales (
1
.(
2
1)
2
), se
puede, por tanto, reducir la corriente extraida del circuito de excitacion (driver). La
conIiguracion Darlington puede construirse a partir de dos transistores discretos o puede
obtenerse como un solo dispositivo integrado.

En general los transistores bipolares se utilizan para potencias medias, y Irecuencias
de trabajo medias (hasta unos 40 kHz). La ventaja de este tipo de interruptores es que su caida
de tension en conduccion es bastante constante, si bien el precio que se paga es la
complejidad del circuito de control, ya que es un semiconductor controlado por corriente. Este
tipo de transistores, a diIerencia de los que se veran en los siguientes apartados, suelen ser
bastante economicos.
2.4.2. MOSFET (Metal-Oxide-Semiconductor Field Effect Transistors)
Asi como podemos decir que el transistor bipolar se controla por corriente, los
MOSFET son transistores controlados por tension. Ello de debe al aislamiento (oxido de
Silicio) de la puerta respecto al resto del dispositivo. Existen dos tipos basicos de MOSFET,
los de canal n y los de canal p, si bien en Electronica de Potencia los mas comunes son los
primeros, por presentar menores perdidas y mayor velocidad de conmutacion, debido a la
mayor movilidad de los electrones con relacion a los agujeros.

(B)
(E)
(C)
1
2


La Iigura 2.21 muestra un recordatorio de los simbolos utilizados para estos
dispositivos.

Canal p
Puerta (G)
Puerta (G)
Fuente (S)
Drenador (D)
Fuente (F)
Drenador (D)
Canal n

Figura 2.21. Simbolos de los transistor MOSFET de canal n v canal p.

Si bien el TBP Iue inventado a Iinales de los aos 40, ya en 1925 Iue registrada una
patente que se reIeria a un metodo y un dispositivo para controlar el Ilujo de una corriente
electrica entre dos terminales de un solido conductor. Asi mismo, tal patente, que se puede
considerar como la precursora de los Transistores de EIecto de Campo, no redundo en un
componente practico, puesto que entonces no habia tecnologia que permitiese la construccion
de los dispositivos. Esto se modiIico en los aos 60, cuando surgieron los primeros FETs,
pero aun con limitaciones importantes con respecto a las caracteristicas de conmutacion. En
los aos 80, con la tecnologia MOS, Iue posible construir dispositivos capaces de conmutar
valores signiIicativos de corriente y tension, con velocidad superior al que se obtenia con los
bipolares.
El terminal de puerta G (Gate) esta aislado del semiconductor por oxido de silicio
(SiO
2
). La union PN deIine un diodo entre la Fuente S (Source) y el Drenador D (Drain), el
cual conduce cuando V
DS
0. El Iuncionamiento como transistor ocurre cuando V
DS
~ 0. La
Iigura 2.22 muestra la estructura basica del transistor.

Cuando una tension V
GS
~ 0 es aplicada, el potencial positivo en la puerta repele los
agujeros en la region P, dejando una carga negativa, pero sin portadores libres. Cuando esta
tension alcanza un cierto valor umbral (V
T
), electrones libres (generados principalmente por
eIecto termico) presentes en la region P son atraidos y Iorman un canal N dentro de la region
P, por el cual se hace posible la circulacion de corriente entre D y S. Aumentando V
GS
, mas
portadores son atraidos, ampliando el canal, reduciendo su resistencia (R
DS
), permitiendo el
aumento de I
D
. Este comportamiento caracteriza la llamada 'region ohmica.


metal
V
GS

V
DD

G
- ID -ID
N
N
D
S
P
N -
SiO
2

Figura 2.22. Estructura basica del transistor MOSFET

La circulacion de I
D
por el canal produce una caida de tension que produce un 'efecto
embudo, o sea, el canal es mas ancho en la Irontera con la region N que cuando se conecta
a la region N-. Un aumento de I
D
lleva a una mayor caida de tension en el canal y a un mayor
'efecto embudo, lo que conduciria a su colapso y a la extincion de la corriente. Obviamente
el Ienomeno tiende a un punto de equilibrio, en el cual la corriente I
D
se mantiene constante
para cualquier V
DS
, caracterizando una region activa o de saturacion del MOSFET. La Iigura
2.23 muestra la caracteristica estatica del MOSFET de potencia.

Una pequea corriente de puerta es necesaria apenas para cargar y descargar las
capacidades de entrada del transistor. La resistencia de entrada es del orden de 10
12
Ohms.

De Iorma analoga a los bipolares, tenemos Iundamentalmente tres zonas de trabajo
bien diIerenciadas:

- Corte. La tension entre la puerta y la Iuente es mas pequea que una determinada tension
umbral (V
T
), con lo que el dispositivo se comporta como un interruptor abierto.

- hmica. Si la tension entre la puerta y la Iuente (o surtidor) es suIicientemente grande y la
tension entre el drenador y la Iuente es pequea, el transistor se comporta como un interruptor
cerrado, modelado por una resistencia, denominada R
ON
.

- Saturacion. Si el transistor esta cerrado pero soporta una tension drenador-surtidor elevada,
este se comporta como una Iuente de corriente constante, controlada por la tension entre la
puerta y el surtidor. La disipacion de potencia en este caso puede ser elevada dado que el
producto tension-corriente es alto.

v
DS
i
D
0

v
GS4
v
GS3
v
GS2
v
GS1
ON

OFF
Saturacion
Ohmica

Corte

Figura 2.23. Caracteristica estatica del transistor MOSFET canal n

Obviamente, en Electronica de Potencia nos interesa que un MOSFET trabaje en corte
o en ohmica (interruptor abierto o cerrado). Atencion con los nombres de las zonas de trabajo,
que pueda causar conIusion al lector cuando se habla de un bipolar y de un MOSFET.
Observar que la zona de saturacion de un BJT corresponde a la zona Ohmica del MOSFET y
que la zona de saturacion de este corresponde a la zona activa del BJT.

Uno de los inconvenientes de los transistores MOSFET es que la potencia que pueden
manejar es bastante reducida. Para grandes potencias es inviable el uso de estos dispositivos,
en general, por la limitacion de tension. Sin embargo, son los transistores mas rapidos que
existen, con lo cual se utilizan en aplicaciones donde es necesario altas velocidades de
conmutacion (se pueden llegar a tener aplicaciones que trabajan a 1MHz, algo impensable
para los bipolares).

Otro de los inconvenientes de este tipo de transistores es que la resistencia en
conduccion R
ON
varia mucho con la temperatura y con la corriente que circula, con lo que no
se tiene un comportamiento de interruptor casi ideal como en el caso de los bipolares. Sin
embargo, su ventaja mas relevante es la Iacilidad de control gracias al aislamiento de la
puerta. El consumo de corriente de puerta es pequeo y se simpliIica el diseo del circuito de
disparo (driver) y control correspondiente.


Para evitar los inconvenientes del MOSFET y del bipolar y aprovechar las ventajas de
ambos, los Iabricantes han introducido un dispositivo nuevo, denominado IGBT que se
describe en el siguiente apartado.
2.4.3. IGBT (Insulated Gate Bipolar Transistor)
El transistor IGBT, de las siglas en ingles 'Isolated Gate Bipolar Transistor, es un
dispositivo hibrido, que aprovecha las ventajas de los transistores descritos en los apartados
anteriores, o sea, el IGBT reune la Iacilidad de disparo de los MOSFET con las pequeas
perdidas en conduccion de los BJT de potencia. La puerta esta aislada del dispositivo, con lo
que se tiene un control por tension relativamente sencillo. Entre el colector y el emisor se
tiene un comportamiento tipo bipolar, con lo que el interruptor es muy cercano a lo ideal. La
Iigura 2.24 muestra la simbologia para este tipo de transistores.

Colector (C)
Puerta (G)
Emisor (E)
(E)

(G)
(C)

Figura 2.24. Simbolos alternativos de los transistores IGBTs.

Su velocidad de conmutacion, en principio, similar a la de los transistores bipolares, ha
crecido en los ultimos aos, permitiendo que Iuncione a centenas de kHz, en componentes
para corrientes del orden de algunas decenas de Amperios.
La estructura del IGBT es similar a la del MOSFET, pero con la inclusion de una capa
P que Iorma el colector del IGBT, como se puede ver en la Iigura 2.25.

Gracias a la estructura interna puede soportar tensiones elevadas, tipicamente 1200V
y hasta 2000V (algo impensable en los MOSFETs), con un control sencillo de tension de
puerta. La velocidad a la que pueden trabajar no es tan elevada como la de los MOSFETs,
pero permite trabajar en rangos de Irecuencias medias, controlando potencias bastante
elevadas.

En terminos simpliIicados se puede analizar el IGBT como un MOSFET en el cual la
region N- tiene su conductividad modulada por la inyeccion de portadores minoritarios
(agujeros), a partir de la region P, una vez que J1 esta directamente polarizada. Esta mayor
conductividad produce una menor caida de tension en comparacion a un MOSFET similar.

J3
J1
J2
P
Colector
P
Gate (puerta)
N
Emisor
S
N -
metal
SiO
2

Figura 2.25. Estructura basica del transistor IGBT

El control del componente es analogo al del MOSFET, o sea, por la aplicacion de una
polarizacion entre puerta y emisor. Tambien para el IGBT el accionamiento o disparo se hace
por tension.

La maxima tension que puede soportar se determina por la union J2 (polarizacion
directa) y por J1 (polarizacion inversa). Como J1 divide 2 regiones muy dopadas, se puede
concluir que un IGBT no soporta tensiones elevadas cuando es polarizado inversamente.

Los IGBT presentan un tiristor parasito. La construccion del dispositivo debe ser tal
que evite el disparo de este tiristor, especialmente debido a las capacidades asociadas a la
region P. Los componentes modernos no presentan problemas relativos a este elemento
indeseado.

En la Iigura 2.26 se muestra la caracteristica I-V del Iuncionamiento de un IGBT.

El IGBT tiene una alta impedancia de entrada como el MOSFET, y bajas perdidas de
conduccion en estado activo como el Bipolar, pero no presenta ningun problema de ruptura
secundaria como los BJT.


v
GE
v
CE
i
C
0

Figura 2.26. Simbolo v caracteristica estatica del transistor IGBT

El IGBT es inherentemente mas rapido que el BJT. Sin embargo, la velocidad de
conmutacion del IGBT es inIerior a la de los MOSFETs.

2.4.4. Comparacin entre los diferentes transistores de potencia
A continuacion se presenta una breve tabla de comparacion de tensiones, corrientes, y
Irecuencias que pueden soportar los distintos transistores descritos.

B1T MOSFET IGBT
1000-1200V 500-1000V 1600-2000V
700-1000A 20-100A 400-500A
25kHz Hasta 300-400kHz Hasta 75kHz
P medias P bajas, 10kW P medias - altas

Los valores mencionados no son exactos, dada la gran disparidad que se puede encontrar
en el mercado. En general, el producto tension-corriente es una constante (estamos limitados
en potencia), es decir, se puede encontrar un MOSFET de muy alta tension pero con corriente
reducida. Lo mismo ocurre con las Irecuencias de trabajo. Existen bipolares de poca potencia
que trabajan tranquilamente a 50kHz, aunque no es lo mas usual.


2.5 Prdidas en conduccin y en conmutacin
Una problematica de los semiconductores de potencia esta relacionada con sus perdidas
y con la maxima disipacion de potencia que pueden alcanzar. Como se ha mencionado
anteriormente, si se supera la temperatura maxima de la union (uniones entre distintos tipos
de semiconductores) en el interior de un dispositivo, este se destruye rapidamente. Para ello es
necesario evacuar la potencia que se disipa mediante radiadores, que en algunos casos pueden
ser de gran tamao.

La disipacion de potencia no es otra cosa que las perdidas que tiene el dispositivo
semiconductor. Existen dos mecanismos que provocan las perdidas. Lo que se denominan
perdidas en conduccion, es decir, cuando el interruptor esta cerrado y por tanto hay
circulacion de corriente. Por ejemplo, un MOSFET cuando esta cerrado se comporta como
una resistencia de valor Ron, de manera que disipa una potencia que vale aproximadamente
Ron I
!
. Ademas existen unas perdidas adicionales, denominadas perdidas en conmutacion,
que se producen cuando un semiconductor pasa del estado de bloqueo a conduccion y
viceversa. Las transiciones de corriente y tension en el semiconductor no son instantaneas ni
perIectas, con lo que en cada conmutacion se producen unas determinadas perdidas. El lector
rapidamente entendera que las perdidas en conmutacion dependen de la Irecuencia de
conmutacion, es decir, cuantas mas veces por segundo abra y cierre un transistor, mas
potencia estara disipando el semiconductor. Es decir, las perdidas en conmutacion dependen
directamente de la Irecuencia de trabajo del dispositivo. De ahi que se debe limitar la
Irecuencia de conmutacion de cualquier dispositivo en electronica de potencia para evitar su
destruccion. La Iigura 2.27 muestra las curvas de tension (V
DS
), corriente (I
DS
) y potencia (P)
de un MOSFET inicialmente bloqueado (OFF). Se puede ver la conmutacion de OFF a ON,
despues un periodo que se mantiene en conduccion para despues volver a cerrarse. La Iigura
muestra las perdidas (potencia disipada) relacionadas con la conmutacion y la conduccion del
dispositivo.

Figura 2.27. Perdidas en conduccion v en conmutacion

PERDIDAS EN CONDUCCIN
PERDIDAS EN CONMUTACIN

2.6 Comparacin de prestaciones entre los diferentes dispositivos de
electrnica de potencia.
A continuacion se presenta una tabla con las prestaciones de los dispositivos de potencia
mas utilizados, haciendo especial hincapie en los limites de tension, corriente y Irecuencia de
trabajo.

Tabla de prestaciones:

DISPOSITIVO TENSIN CORRIENTE FRECUENCIA
DIODOS 10kV 5000A 10MHz
TIRISTORES 6000V 5000A 500Hz
GTOs 6000V 3000A 500Hz
TRIACs 1000V 25A 500Hz
MOSFETs 1000V 100A 1MHz
BJTs 1200V 700A 25kHz
IGBTs 2000V 500A 75kHz

Regiones de Utilizacin: en Iuncion de las caracteristicas de cada dispositivo, se suele
trabajar en distintas zonas, parametrizadas por la tension, la corriente y la Irecuencia de
trabajo. Una clasiIicacion cualitativa se presenta en la siguiente Iigura:

DISPOSITIVO POTENCIA FRECUENCIA
TIRISTORES Alta Baja
GTOs Alta Baja
TRIACs Baja Baja
MOSFETs Baja Alta
B1Ts Media Media
IGBTs Media-Alta Media

Por otro lado, la Iigura 2.28 muestra un graIico que compara las capacidades de
tension, corriente y Irecuencia de los componentes controlables.


1kHz
10kHz
100kHz
1MHz
1kA 2kA 3kA 4kA 5kA 6kA
1kV
2kV
3kV
4kV
5kV
V
I
f
Tiristor
GTO
IGBT
B1T
MOSFET

Figura 2.28. Comparativa de los dispositivos de potencia

En la siguiente tabla se aaden otras caracteristicas importantes a tener en cuenta en el
diseo de circuitos de electronica de potencia.

Dispositivos

DIODO
SCR GTO B1T MOSFET IGBT
Caracteristicas de disparo --------- En corriente En corriente En corriente En tension En tension
Potencia del circuito de
mando
--------- Media - Alta Alta Media - Alta Muy baja Muy Baja

Complejidad del circuito de
mando
--------- Baja Alta Alta Muy Baja Muy Baja

Densidad de corriente Media p/ Alta Alta Media - Alta Media Alta - Baja Alta
Maxima tension inversa Media Alta Alta Baja - Media Media - Baja Madia - Alta
Perdidas en conmutacion
(circuitos convencionales)
Baja p/ media Alta Alta Media - Alta Muy Baja Madia - Alta

Por ultimo la Iigura 2.29 muestra algunas posibles aplicaciones de los distintos
dispositivos de electronica de potencia.


Figura 2.29. Aplicaciones de la Electronica de Potencia segun los dispositivos empleados.

2.7 Bibliografa
- 'Power Electronics: Converters, Applications and Design, Mohan, Undeland y Robbins,
John Wiley & Sons, 2 Ed, Nueva York, 1995.

- 'Eletronica de Potncia, J. A. Pomilio, Universidade Estadual de Campinas, SP - Brasil.

- 'Electronica de Potencia, D. W. Hart, Valparaiso University, Valparaiso Indiana.
Prentice Hall.

www.fi.uba.ar/materias/6625
2do Cuatrimestre de 2011
DISPOSITIVOS OPTOELECTRNICOS
Introduccin
Este apunte es una introduccin general y elemental a diversos dispositivos
opto-electrnicos. Esta clase de dispositivos permiten convertir seales
pticas en seales electrnicas, o viceversa. Sus aplicaciones son muy
extensas y variadas, pero fundamentalmente se aplican en circuitos de
comunicaciones, sistemas de sealizacin, productos de consumo masivo,
tecnologa espacial y fsica de partculas.
Los dispositivos que sern analizados son los siguientes:
! Fotodetectores:
. Fotodiodo
. Fotodiodo PIN
. Fotodiodo de Avalancha
. Fototransistor
. Fotoacoplador
. Fotoresistencia (LDR)
! Sensores de Imagen:
. Sensor CCD
. Sensor CMOS
! Celda Fotoelctrica o Fotovoltaica
! Dispositivos generadores de Luz:
. Diodo emisor de Luz (LED)
. Diodo lser
! Displays LCD
!
Fotodiodo
Un fotodiodo es un diodo PN construido de modo tal que la
luz pueda alcanzar la juntura PN y generar portadores
debido al efecto fotoelctrico. De este modo, se producir
una corriente elctrica proporcional a la intensidad de la
luz incidente.
El smbolo del fotodiodo se ilustra en la figura de la derecha.
El funcionamiento del fotodiodo radica en la separacin de los pares
electrn-hueco generados por la radiacin que atraviesa la zona desierta de
la juntura PN. El campo elctrico de presente en la juntura es el que inhibe
una rpida recombinacin de los pares generados que son arrastrados
hasta las regiones cuasi-neutrales generando as una corriente elctrica
neta.
Esquema de funcionamiento de un fotodiodo
Al polarizar inversamente el fotodiodo la corriente generada pticamente
puede ser fcilmente detectada, ya que su magnitud es superior a la
corriente de fuga inversa del diodo. En este contexto, la corriente de fuga
inversa del diodo, que est presente an en ausencia de luz, se denomina
"corriente de oscuridad.
El material empleado en la fabricacin del fotodiodo define sus propiedades
de absorcin de luz, segn se aprecia en la siguiente Tabla:
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A
D iodo PIN
Un diodo PIN es un diodo con una regin
ancha de semiconductor intrnseco entre
las zonas tipo P y tipo N. El diodo PIN
obedece la ecuacin del diodo de juntura
PN solamente para seales muy lentas. A
altas frecuencias el diodo PIN se asemeja
a un resistor casi ideal.

En un diodo PIN la regin de vaciamiento
se extiende casi exclusivamente dentro
de la regin intrnseca debido al "efecto
de juntura asimtrica. Esta zona de
vaciamiento es adems mucho ms
grande que en un diodo PN y bsicamente constante en tamao,
independientemente de la polarizacin aplicada al diodo. Esto implica que
el diodo PIN tiene una mayor rea en la cual se pueden generar los pares
electrn hueco debido al efecto fotoelctrico. Por esta razn, y debido a su
alta velocidad de respuesta, muchas veces se utilizan fotodetectores PIN
para aplicaciones optoelectrnicas.
C
Fotodiodo de avalancha
Los fotodiodos de avalancha
(APD, Avalanche Photodiode) son
fotodetectores especialmente
diseados para medir luz de muy
baja intensidad. En los APD la luz
externa incide en una zona
intrnseca, generando portadores
libres, al igual que en un
fotodiodo PIN. Pero estos
portadores son luego acelerados
por un campo elctrico muy
intenso, provocando un efecto de
"avalancha debido al cual cada
portador original es acelerado y al
chocar con la red provoca la creacin de nuevos portadores. El voltaje de
polarizacin inversa es tpicamente de 100-200 V y la ganancia por efecto
de avalancha es del orden 100 veces.
Algunos APD de silicio emplean un dopaje alternativo y otras tcnicas que
permiten aplicar un voltaje mayor (>1500V) antes de alcanzar el efecto de
avalancha y, por tanto, una ganancia mayor (>1000). En general, cuanto
mayor es el voltaje en inversa, mayor es la ganancia.
Si se requiere una ganancia muy alta (de 10
5
a 10
6
) algunos APDs pueden
operar con una tensin en inversa por encima de la tensin de ruptura. En
este caso, el APD necesita tener la corriente limitada y disminuida
rpidamente. Los APD que operan en este rgimen de ganancia estn en
"modo Geiger. Este modo es particularmente til para la deteccin de
fotones aislados suponiendo que la corriente de oscuridad sea lo
suficientemente baja; literalmente, esto implica "contar fotones.
Debido a su alta sensibilidad (mucho mayor al fotodiodo PIN) y a su
elevada velocidad de respuesta, algunas aplicaciones tpicas de los APD son
el telmetro laser, la telecomunicacin de larga distancia por fibra ptica.
Sin embargo, el alto costo de los fotodiodos APD es un factor limitante en
su uso.
B
F ototransistor
Se llama fototransistor a un transistor sensible a la luz,
normalmente a los infrarrojos. La luz incide sobre la regin
de base, generando portadores en ella. Esta carga de base
lleva el transistor al estado de conduccin. El fototransistor
es ms sensible que el fotodiodo por el efecto de ganancia
propio del transistor.
En el mercado se encuentran fototransistores tanto con conexin de base
como sin ella y tanto en cpsulas plsticas como metlicas (TO-72, TO-5)
provistas de una lente.
Se han utilizado en lectores de cinta y tarjetas perforadas, lpices pticos,
etc. Para comunicaciones con fibra ptica se prefiere usar fotodetectores
PIN.
Optoacoplador
Un optoacoplador, es un dispositivo de emisin y recepcin de luz que
funciona como un interruptor excitado mediante la luz. La luz es emitida
por un diodo LED que satura a un fototransistor. De este modo se
combinan en un solo dispositivo semiconductor, un fotoemisor y un
fotorreceptor cuya conexin entre ambos es ptica. Estos elementos se
encuentran dentro de un encapsulado que por lo general es del tipo DIP. Se
suelen utilizar como medio de proteccin para dispositivos muy sensibles.
En la se muestra muestra un optoacoplador 4N35 formado por un LED y un
fototransistor. La tensin de la fuente de la izquierda y la resistencia en
serie establecen una corriente en el LED emisor cuando se cierra el
interruptor S1. Si dicha corriente proporciona un nivel de luz adecuado, al
incidir sobre el fototransistor lo saturar, generando una corriente en R2.
De este modo la tensin de salida ser igual a cero con S1 cerrado y a V2
con S1 abierto.
Si la tensin de entrada vara, la cantidad de luz tambin lo har, lo que
significa que la tensin de salida cambia de acuerdo con la tensin de
entrada. De este modo el dispositivo puede acoplar una seal de entrada
con el circuito de salida.
La ventaja fundamental de un optoacoplador es el aislamiento elctrico
entre los circuitos de entrada y salida. Mediante el optoacoplador, el nico
contacto entre ambos circuitos es un haz de luz. Esto se traduce en una
resistencia de aislamiento entre los dos circuitos del orden de miles de MD.
Estos aislamientos son tiles en aplicaciones de alta tensin en las que los
potenciales de los dos circuitos pueden diferir en varios miles de voltios.
<
Fotoresistencia
Una fotorresistencia es un componente electrnico cuya
resistencia disminuye con el aumento de intensidad de luz
incidente. Puede tambin ser llamado fotorresistor, fotoconductor,
clula fotoelctrica o resistor dependiente de la luz, cuya siglas
(LDR) se originan de su nombre en ingls light-dependent
resistor.
Un fotorresistor est hecho de un semiconductor de alta
resistencia. Si la luz que incide en el dispositivo es de alta
frecuencia, los fotones son absorbidos por la elasticidad del
semiconductor dando a los electrones la suficiente energa para
saltar la banda de conduccin. El electrn libre que resulta (y su
hueco asociado) conduce electricidad, de tal modo que disminuye
la resistencia.
Un dispositivo fotoelctrico puede ser intrnseco o extrnseco. En
dispositivos intrnsecos el fotn debe tener bastante energa (longitud de
onda corta) para excitar a los electrones. Los dispositivos extrnsecos
tienen impurezas agregadas, que permiten que fotones con menor energa
(es decir, de mayor longitud de onda) provoquen variaciones en la
resistencia del dispositivo.
Se fabrican de diversos tipos. Se pueden encontrar clulas baratas de
sulfuro del cadmio en muchos artculos de consumo, por ejemplo cmara
fotogrfica, medidores de luz, relojes con radio, alarmas de seguridad y
sistemas de encendido y apagado del alumbrado de calles en funcin de la
luz ambiente.
1
Celda Fotoelctrica, Fotovoltaica o Solar
La celda fotoelctrica se utiliza generalmente como parte constitutiva de un
panel solar, o como un componente central del circuito de recarga de las
bateras para equipos porttiles o que operan en regiones sin acceso a la
red elctrica. Por lo tanto el campo de aplicacin de las celdas
fotoelctricas es inmenso: desde relojes y calculadores hasta dispositivos
de sealizacin, comunicacin y satlites.
Esquema de la celda fotoelctrica elemental
Curvas I-V de una celda fotoelctrica
La eficiencia de conversin media obtenida por las celdas disponibles
comercialmente (producidas a partir de silicio monocristalino) est
alrededor del 11-12%, pero segn la tecnologa utilizada vara desde el 6%
de las clulas de silicio amorfo hasta el 14-19% de las clulas de silicio
policristalino. Tambin existen Las clulas multicapa, normalmente de
Arseniuro de Galio, que alcanzan eficiencias del 30%. En laboratorio se ha
superado el 42% con nuevos paneles experimentales.
La vida til media a mximo rendimiento se sita en torno a los 25 aos,
perodo a partir del cual la potencia entregada disminuye.
0
Al grupo de clulas fotoelctricas para energa solar se le conoce como
panel fotovoltaico. Los paneles fotovoltaicos consisten en una red de celdas
solares conectadas como circuito en serie para aumentar la tensin de
salida hasta el valor deseado (usualmente se utilizan 12V 24V) a la vez
que se conectan varias redes como circuito paralelo para aumentar la
corriente elctrica que es capaz de proporcionar el dispositivo.
El tipo de corriente elctrica que proporcionan es corriente continua, por lo
que si fuese necesaria corriente alterna o aumentar su tensin, debe
recurrirse a la utilizacin de convertidores de potencia elctrica.

Panel solar
'
Sensores de Imagen
Los sensores de imagen se utilizan como parte de las cmaras de fotos
digitales, para astronoma, etc. Su velocidad de respuesta es mucho menor
a la de los fotodiodos, pero sus caractersticas permiten su fcil y
econmica integracin en detectores de muchos pixeles. Segn la
aplicacin se emplean sensores CCD o sensores CMOS.
Sensores CCD
Un CCD (Charge-Coupled Device, `dispositivo de cargas interconectadas)
es un capacitor MOS que almacena carga elctrica generada a partir del
efecto fotoelctrico.
Esquema de un sistema CCD
El capacitor MOS se construye con una ventana ptica sobre el poli-silicio,
de modo tal que la luz incidente atraviesa el poli-silicio y el SiO
2
,
alcanzando al Silicio del sustrato. Al alcanzar el sustrato cada fotn
incidente genera un electrn debido al efecto fotoelctrico. Durante el
tiempo de exposicin el capacitor MOS se polariza de modo tal de crear un
pozo de potencial debajo del SiO
2
, tal que atrape a estos electrones
pticamente generados e impida su recombinacin. Superado el tiempo de
exposicin, se pasa a la etapa de lectura, donde se modifica la polarizacin
con el fin de que los electrones acumulados en el pozo de potencial
conformen una corriente elctrica que ser leda por un conversor AD
externo, y que cuya integral ser directamente proporcional a la cantidad
total de luz recibida durante el tiempo de exposicin.
Corte lateral de un sistema CCD
!(
Para obtener una imagen completa se emplean gran cantidad de estos
capacitores MOS. Para realizar la lectura la carga de cada capacitor es
necesario poder transportar la carga hasta el conversor. En la siguiente
figura se muestra una posible arquitectura que permite realizar la lectura
de cada capacitor. La conversin de la carga cumulada en cada celda o
pxel, se realiza mediante un nico conversor. Por este motivo es necesario
implementar un sistema de traspaso de la carga acumulada de una celda a
la siguiente, hasta alcanzar al conversor, lo cual se logra aplicando
determinadas combinaciones de potenciales a las distintas celdas CMOS.
De este modo el conversor va leyendo sucesivamente la informacin
correspondiente a la cantidad de luz recibida por cada celda durante el
tiempo de exposicin.
Posible arquitectura para la lectura de las celdas CCD
!!
Mecanismo de transporte la carga entre celdas contiguas
Debe observase que el principio fotoelctrico de acumulacin de carga en el
pozo de potencial suele ser sensible a todo el rango de luz visible. Por este
motivo, para obtener imgenes a color, la mayora de cmaras CCD utilizan
una mscara de Bayer que proporciona una trama para cada conjunto de
cuatro pxeles de forma que un pixel registra luz roja, otro luz azul y dos
pxeles se reservan para la luz verde (el ojo humano es ms sensible a la
luz verde que a los colores rojo o azul).
Mscara de Bayer
La sensibilidad del detector CCD depende de:
La eficiencia cuntica del chip (eficiencia de conversin de fotones a
electrones)
La cantidad de fotones que deben incidir sobre el detector para producir
una dada corriente elctrica (determinada por la conversin E-V y A-D).
El ruido electrnico/trmico, que se debe a que durante el tiempo de
exposicin se generan electrones en el pozo de potencial, y cuya
influencia aumenta fuertemente con la temperatura (suele doblarse
cada 6 u 8C).
Una gran ventaja de los CCD es su alta sensibilidad: mientras que un CCD
tpico puede alcanzar hasta un 70% de eficiencia en la recoleccin de luz, la
!;
eficiencia de una pelcula fotogrfica es de aproximadamente 2%. Por esta
razn, y por la facilidad con la que la imagen de un CCD puede corregirse
informticamente, la fotografa digital sustituy rpidamente a la fotografa
convencional en casi todos los campos de la astronoma.
En aplicaciones astronmicas, donde se requiere detectar muy poca luz, y
en consecuencia los tiempos de exposicin pueden ser del orden de minutos
u horas, suelen utilizarse CCD refrigerados a -50C, con el objeto de
disminuir el ruido trmico.
Sensores CMOS
Los llamados sensores de imagen CMOS son sensores en los cules la
conversin de carga a voltaje se realiza en cada pixel y adems se integran
un mayor nmero de funciones al chip. En consecuencia se obtiene un
sensor de menor sensibilidad, pero que en general es ms conveniente
para la mayora de las aplicaciones comerciales.
La estructura de la celda CMOS elemental es la siguiente:
El fotodiodo se implementa mediante una difusin N+ y el sustrato P. El
transistor M
rst
permite cargar este fotodiodo con una tensin en inversa, lo
que implica una determinada acumulacin de carga. Cuando M
rst
se
desactiva el fotodiodo se empieza a descargar muy lentamente por efectos
de las corrientes parsitas. Pero si es iluminado se empieza a descargar
mucho ms rpidamente, porque aparecen foto-corrientes. La velocidad de
descarga depende entonces de la intensidad de la iluminacin. De este
modo, si se define un tiempo de exposicin fijo, el valor de la tensin final
en el fotodiodo depender de la intensidad de luz promedio recibida. El
transistor M
sf
acta como un buffer (seguidor de emisor) que permite leer el
voltaje en el pxel, pero sin quitarle carga. El transistor M
sel
permiteseleccionar de a un pxel por vez, lo cual es necesario en un sistema
de mltiples pxeles, como se ve en la siguiente figura.
!A
Los sensores CMOS ofrecen mayor integracin de funciones, menor
disipacin de potencia, y mayor rea de exposicin. Pero tambin tienen
menor calidad de imagen y flexibilidad de uso. Se utilizan en general en
aplicaciones de alto volumen, con poco espacio disponible y con bajos
requisitos de calidad, como ser cmaras de vigilancia, celulares, scanner de
barras, etc.
Los sensores CCD se utilizan para aplicaciones de alta performance, como
fotografa digital, y aplicaciones cientficas y mdicas.
Para ms informacin sobre sensores CCD y CMOS se recomienda la lectura
de la Ref. [3].
!C
Ejemplos de sensores de imagen comerciales
!B
D iodo LED
El diodo emisor de luz, tambin conocido como
LED (acrnimo del ingls de Light-Emitting
Diode) es un dispositivo semiconductor (diodo)
que emite luz cuando se polariza de forma
directa. El color (longitud de onda) depende del
material semiconductor empleado en la
construccin del diodo y puede variar desde el
ultravioleta, pasando por el visible, hasta el
infrarrojo. Los diodos emisores de luz que emiten luz ultravioleta tambin
reciben el nombre de UV-LED (UltraViolet Light-Emitting Diode) y los que
emiten luz infrarroja suelen recibir la denominacin de IRED (Infra-Red
Emitting Diode).
El funcionamiento fsico se basa en que al
recombinarse un electrn con un hueco se
libera energa. Esta energa se puede
manifestar en forma de calor, pero
tambin se puede manifestar mediante la
emisin de un fotn, con una amplitud,
una direccin y una fase aleatoria. El que
esta energa perdida se manifieste como
un fotn desprendido o como otra forma de
energa (calor por ejemplo) depende
principalmente del tipo de material
semiconductor. Por razones cunticas estas emisiones son mucho ms
probables en algunos semiconductores (como el Nitruro de Galio) que en
otros (como el Silicio).
Para obtener una buena intensidad luminosa debe escogerse bien la
corriente que atraviesa el LED. Valores tpicos de corriente directa de
polarizacin de un LED corriente estn comprendidos entre los 10 y los 40
mA, aunque existen LEDs de potencia de hasta 1 Amper.
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Diodo Lser
El diodo lser es un dispositivo semiconductor similar a
los diodos LED pero que bajo las condiciones
adecuadas emite luz lser (luz muy monocromtica y
coherente).
En condiciones apropiadas, el electrn y el hueco de un
LED pueden coexistir un breve tiempo, del orden de nanosegundos, antes
de recombinarse, de forma que si un fotn con la energa apropiada pasa
por casualidad por all durante ese periodo, se producir la "emisin
estimulada, es decir, al producirse la recombinacin el fotn emitido
tendr igual frecuencia, polarizacin y fase que el primer fotn. En
trminos coloquiales, un fotn le "contagia a otro sus caractersticas, de
modo que los dos fotones resultan idnticos.
En los diodos lser, para favorecer la
emisin estimulada y generacin de luz
lser, el cristal semiconductor del diodo
puede tener la forma de una lmina
delgada con un lado totalmente reflectante
(100%) y otro slo reflectacte de forma
parcial (98%), logrndose as una unin PN
de grandes dimensiones con las caras
exteriores perfectamente paralelas y
reflectantes. En ella, los fotones emitidos
en la direccin adecuada se reflejarn
repetidamente en dichas caras reflectantes
(en una totalmente y en la otra slo
parcialmente), lo que ayuda a su vez a la
emisin de ms fotones estimulados dentro
del material semiconductor y consiguientemente a que se amplifique la luz
(mientras dure el bombeo derivado de la circulacin de corriente por el
diodo). Parte de estos fotones saldr del diodo lser a travs de la cara
parcialmente transparente. Este proceso da lugar a que el diodo emita luz,
que al ser coherente en su mayor parte (debido a la emisin estimulada),
posee una gran pureza espectral (una longitud de onda muy bien
determinada). Por tanto, como la luz emitida por este tipo de diodos es de
tipo lser, a estos diodos se los conoce por el mismo nombre.
Algunas ventajas de los diodos lser son las siguientes: La eficiencia de
conversin de energa a luz lser es mucho mayor que en otros tipos de
lseres; son muy durables; son econmicos; se puede modular la luz
emitida hasta velocidades de 1GHz; son pequeos y livianos; su consumo
de energa es reducido.
Algunas de sus aplicaciones son: Comunicaciones de datos por fibra ptica;
Lectores de CDs y DVDs; Interconexiones pticas entre circuitos
integrados; Impresoras lser; Escneres; Sensores.
!1
Displays LCD
Una pantalla de cristal lquido o LCD (Liquid crystal display) es una pantalla
delgada y plana formada por un nmero de pxeles en color o monocromos
colocados delante de una fuente de luz o reflectora. A menudo se utiliza en
dispositivos electrnicos de pilas, ya que utiliza cantidades muy pequeas
de energa elctrica.
Cada pxel de un LCD tpicamente consiste de una
capa de molculas de un cristal lquido especial
colocadas entre dos electrodos de vidrio y dos filtros
de polarizacin. Los filtros polarizadores se colocan
con sus ejes perpendiculares entre s. Sin cristal
lquido entre el filtro polarizador, la luz que pasa por
el primer filtro sera completamente bloqueada por
el segundo polarizador, ya que este se haya con su
eje ptico rotado 90 respecto al primero.
Antes de la aplicacin de un campo elctrico sobre
los electrodos de vidro, la orientacin de las
molculas de cristal lquido est determinada por
unas micro-muescas que se hacen en las superficies
de los vidrios. Tpicamente las direcciones de
alineacin de la superficie de los dos electrodos son
perpendiculares entre s, y as se organizan las
molculas en una estructura helicoidal, o retorcida.
Debido a que el cristal lquido es birefringente, la luz
que pasa a travs del primer filtro polarizador va
cambiando su polarizacin de acuerdo con la hlice
de cristal lquido, y de este modo logra pasar a
pasar por el segundo filtro polarizador.
Cuando se aplica un voltaje a travs de los
electrodos, una fuerza de giro orienta las molculas
de cristal lquido paralelas al campo elctrico. Es
decir, se distorsiona la estructura helicoidal. De este
modo se reduce la rotacin de la polarizacin de la luz incidente, y la luz ya
no logra atravesar el segundo polarizador. Si la tensin aplicada es lo
suficientemente grande, las molculas de cristal lquido en el centro de la
capa son casi completamente desenrolladas y la polarizacin de la luz
incidente no es rotada por el cristal lquido. Esta luz ser bloqueada por el
segundo filtro polarizador y el pixel aparecer negro. Por el control de la
tensin aplicada a travs de la capa de cristal
lquido en cada pxel, la luz se puede permitir pasar
a travs de distintas cantidades, constituyndose
los diferentes tonos de gris.
En las pantallas LCD de color cada pxel individual
se divide en tres clulas, o subpxeles, de color
rojo, verde y azul, donde cada subpxel puede
controlarse independientemente para producir
millones de posibles colores para cada pxel.
!0
Bibliografa
1. Sze "Physics of Semiconductor Devices
2. Wikipedia
AG "CCD vs. CMOS: Facts and fiction, by Dave Litwiller
YEE?Z[[\\\G3.$6.G%&-[6Y.,+3[%&/E+/E[OY&E&/#%6]"?+%E,.]DDVX6D^_"]F#E\#$$
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CG `O#/ V#&3+aP YEE?Z[[\\\G./6\+,6G%&-[E&?#%[?#/@3#&3+
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66.48 - Dispositivos Semiconductores - 2o Cuat. 2008 Lecture 26-1
Clase 26
1
- Conclusiones generales de
26 de noviembre de 2008
Contenido:
1. Conclusiones generales del curso
1
Esta clase es una traduccion, realizada por los docentes del curso 66.48 - Dispositivos Semiconductores
- de la FIUBA, de la lecture 22 escrita por el prof. Jesus A. de Alamo para el curso 6.012 - Microelectronic
Devices and Circuits del MIT. Cualquier error debe adjudicarse a la traduccion.
1. Conclusiones generales del curso
2 Las sorprendetes propiedas del silicio (modulacion
de su conductividad, interfaz con SiO2, etc.) permiten
obtener dispositivos electronicos muy poderosos.
Existen dos tipos de portadores: electrones y huecos
Se pueden hacer buenos dispositivos con un solo
tipo de portador, ej. MESFET (Metal-Semiconductor
Field-Eect Transistor), o HEMT (High Electron
Mobility Transistor)
Pero para hacer logica complementaria es
imprescindible usar simultaneamente huecos y
electrones (ej. CMOS)
La concentracion de portadores puede ser controlada
mediante el agregado de dopantes:
obtiendose variaciones de concentracion de hasta
20 ordenes de magnitud!
y estas variaciones se consiguen en escalas del rango
de los nm
MOSFET fabricado por Intel
con longitud de Gate de 37 nm (IEDM 05)
Las caracteristicas electricas pueden ser controladas
electostaticamente en muchos ordenes de magnitud
(facilmente 10!)
Los portadores son veloces:
los electrones pueden recorrer una ditancia L =
0.1 m en aproximadamente:
=
L
v
e
=
0.1 m
10
7
cm/s
= 1 ps
se obtinen altas densidades de corrientes:
J
e
= qnv
e
= 1.6 10
19
C 10
17
cm
3
10
7
cm/s
= 1.6 10
5
A/cm
2
alta relacion de corriente controlada vs. capac-
itancia (dispositivos rapidos)
propiedades sicas y quimicas extraordinarias:
se puede controlar el dopaje en 8 ordenes de mag-
nitud (tipo P y tipo N)
se pueden hacer contactos ohmicos de muy baja
resistencia
se pueden aislar ecientemente dispositivos dentro
de un mismo IC mediante junturas PN, trincheras
y tecnolgia SOI (Silicon On Insulator)
2 Las propiedades sorprendentes del MOSFET de Si
propiedades ideales de la interfaz Si/SiO2:
se puede controlar la conductividad supercial en
todo el rango desde acumulacion hasta inversion
(modulacion de la densidad de portadores en 16
ordenes de magnitud)
esto no es posible en GaAs, por ejemplo
el desempeno mejora a medida que el MOSFET se
reduce en tamano; es decir, L, W :
Expresion de la corriente:
I
D
=
W
2L
C
ox
(V
GS
V
T
)
2
(sincambios)
Expresion de la capacidad:
C
gs
= WLC
ox
Figura de merito para el tiempo de conmutacion

entre estados:
C
gs
V
DD
I
D
= L
2
2V
DD
(V
GS
V
T
)
2

No tiene corriente de gate.
V
T
puede ser controlada mediante el proceso de fab-
ricacion.
Existen dos tipos de MOSFETs : NMOS y PMOS.
Ambos tipos son faciles de integrar conjuntamente.
2 Las propiedades sorprendentes del CMOS de Si
Logica Rail-to-rail: los niveles logicos son 0 y V
DD
.
No consumen potencia durante el estado estacionario.
Facilmente reducibles en tamano.
Si L, W :
Consumo de potencia dinamica:
P
diss
= fC
L
V
2
DD
fWLC
ox
V
2
DD

Tiempo de propagacion:
t
P

C
L
V
DD
W
L
C
ox
(V
DD
V
T
)
2

Densidad de compuertas logicas:
Densidad
1
A
=
1
WL

[obtenido del Website de Intel]
[obtenido del Website de Intel]
2 Reduccion de tamano del MOSFET
El escalamiento directo del MOSFET no funciona.
el campo electrico aumenta
E
y
'
V
DD
L

la densidad de potencia aumenta
P
diss
area dispositivo

fWLC
ox
V
2
DD
WL
= fC
ox
V
2
DD
Ademas
t
P
f
P
diss
area dispositivo
T
La potencia total aumenta
se debe reducir V
DD
Cuales son los limites?
El futuro de la microelectronica de acuerdo con Intel:
[realizado por Robert Chau, de Intel]
2 Son tiempos excitantes en la tecnologia de IC de Si:
electronica analogica (desde los 50
0
s): ampli-
cadores, mezcladores, osciladores, DAC, ADC, etc.
electronica digital (desde los 60
0
s): computadoras,
microcontroladores, logica random, DSP
memorias de estado solido (desde los 60
0
s): DRAM,
ash, EEPROM, etc.
conversion de energia (desde los 70
0
s): celdas so-
lares
control de potencia (desde los 70
0
s): smart power
comunicaciones (desde los 80
0
s): VHF, UHF, RF,
modems, bra optica
sensores, imagenes (desde los 80
0
s): fotodetec-
tores, camaras CCD, camaras CMOS, sensores de tem-
peratura, gases, humedad, etc.
MEMS micro-electro-mechanical systems (desde los
90
0
s): sensores de presion, acelerometros, espejos
moviles, cabezales de impresoras
biochips (desde el 2000): secuenciadores de ADN,
uidos
valvulas microelectronicas (desde el 2000?): eld-
emitter displays (integracion de tubos catodicos)
??????? (microreactores, microturbinas, etc.)
GaN: LEDs, Alta potencia, Alta frecuencia
GaAs, InP: Lasers, Detectores para bra optica, elec-
tronica de consumo
2 Lecciones de diseno de circuitos de este curso:
1. Importancia del nivel de abstraccion:
de ecuaciones de la sica del dispositivo, ej.:
I
D
=
W
2L
C
ox
(V
GS
V
T
)
2
, etc.
a modelos circuitales equivalentes del dispositivo, ej.:
y a modelos SPICE del dispositivo, ej.:
2. Multiples consideraciones en el diseno de circuitos:
distintas especicaciones de desempeno:
en sistemas analogicos: ganancia, ancho de banda,
consumo de potencia, excursion, ruido, etc.
en sistemas digitales: tiempo de propagacion, con-
sumo de potencia, ruido, etc.
Inmunidad ante variaciones de temperatura y paramet-
ros del dispositivo (ej.: amplicador diferencial)
debe escogerse la tecnologia adecuada: CMOS, BJT,
CBJT, BiCMOS, etc.
deben evitarse los componentes costosos (ej.: resis-
tores, capacitores)
3. Relaciones de compromiso:
Ganancia-Ancho de banda en amplicadores (ej.: Efecto
Miller)
Desempeno-Consumo de potencia (ej.: delay en cir-
cuitos logicos, ganancia en amplicadores)
Desempeno-Costo (costo=complejidad de diseno, Area
de Si, tecnologia de punta, etc.)
Exactitud-Complejidad del modelado
2 Se vienen tiempos muy excitantes en el diseno de cir-
cuitos:
Mayor cantidad de transistores disponibles por cada
IC.
Aumento en la frecuencia de operacion de circuitos
digitales, analogicos y de comunicaciones.
El voltaje de operacion se reduce rapidamente.
Nuevas tecnologias de dispositivos: GaAs HEMT, InP
HBT, GaN HEMT, etc.
Otras materias sobre microelectronica en el
MIT
6.152J - Micro/Nano Processing Technology. The-
ory and practice of IC technology. Carried out in
clean rooms of Microsystems Technology Laborato-
ries. Fullls Institute or EECS Lab requirement. Fall
and Spring.
6.301 - Solid-State Circuits. Analog circuit design.
Design project. Spring. G-level.
6.334 - Power Electronics. Power electronics devices
and circuits. Spring. H-level.
6.374 - Analysis and Design of Digital Integrated
Circuits. Digital circuit design. Design projects. Fall.
H-level.
6.720J - Integrated Microelectronic Devices. Mi-
croelectronic device physics and design. Emphasis on
MOSFET. Design project. Fall. H-level.
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w
w
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(w
E
x
E
) = p
E0
p
E
(x
E
) = p
E0
exp
V
BE
V
t
p
E
(x) = mx +b
m =
p
E0
exp
V
BE
Vt
p
E0
x
E
(w
E
x
E
)
=
p
E0
h
exp
V
BE
Vt
1
i
w
E
J
pE
= qD
p
dp
E
dx
= qD
p
m
=
qD
p
p
E0
w
E
exp
V
BE
V
t
n
B
(0) = n
B0
exp
V
BE
V
t
n
B
(w
B
) = n
B0
exp
V
BC
V
t
n
B
(x) = mx +b
m =
n
B0
exp
V
BC
Vt
n
B0
exp
V
BE
Vt
w
B
=
n
B0
h
exp
V
BC
Vt
1
i
n
B0
h
exp
V
BE
Vt
1
i
w
B
J
nB
= qD
n
dn
B
dx
= qD
n
m
=
qD
n
n
B0
w
B
exp
V
BC
V
t
qD
n
n
B0
w
B
exp
V
BE
V
t
p
C
(w
B
+x
C
) = p
C0
exp
V
BC
V
t
p
E
(w
B
+x
C
+w
C
) = p
C0
p
C
(x) = mx +b
m =
p
C0
p
C0
exp
V
BC
Vt
(w
B
+x
C
+w
C
) (w
B
+x
C
)
=
p
C0
h
exp
V
BC
Vt
1
i
w
C
J
pC
= qD
p
dp
C
dx
= qD
p
m
=
qD
p
p
C0
w
C
exp
V
BC
V
t
J
E
= J
pE
|
x=x
E
+ J
nB
|
x=0
= J
pE
+J
nB
=
qD
p
p
E0
w
E
exp
V
BE
V
t
+
qD
n
n
B0
w
B
exp
V
BC
V
t
qD
n
n
B0
w
B
exp
V
BE
V
t
qD
n
n
B0
w
B
qD
p
p
E0
w
E
exp
V
BE
V
t
+
qD
n
n
B0
w
B
exp
V
BC
V
t
J
C
= J
nB
|
x=w
B
+x
C
+ J
pC
|
x=w
B
+x
C
+w
C
= J
nB
+J
pC
=
qD
n
n
B0
w
B
exp
V
BC
V
t
qD
n
n
B0
w
B
exp
V
BE
V
t
qD
p
p
C0
w
C
exp
V
BC
V
t
=
qD
n
n
B0
w
B
exp
V
BE
V
t
qD
n
n
B0
w
B
qD
p
p
C0
w
C
exp
V
BC
V
t
A
I
E
= J
E
A =
qD
n
n
B0
w
B
qD
p
p
E0
w
E
exp
V
BE
V
t
+
qD
n
n
B0
w
B
exp
V
BC
V
t
I
C
= J
C
A =
qAD
n
n
B0
w
B
exp
V
BE
V
t
qAD
n
n
B0
w
B
qAD
p
p
C0
w
C
exp
V
BC
V
t
I
B
= I
E
I
C
I
E
= I
ES
exp
V
BE
V
t
+
R
I
CS
exp
V
BC
V
t
I
C
=
F
I
ES
exp
V
BE
V
t
I
CS
exp
V
BC
V
t
I
C
= I
ES
(1
F
)
exp
V
BE
V
t
I
CS
(1
R
)
exp
V
BC
V
t
I
ES
=
qD
n
n
B0
w
B
qD
p
p
E0
w
E
F
I
ES
=
qAD
n
n
B0
w
B
I
CS
=
qAD
n
n
B0
w
B
qAD
p
p
C0
w
C
R
I
CS
=
qD
n
n
B0
w
B
I
F
= I
ES
exp
V
BE
V
t
I
R
= I
CS
exp
V
BC
V
t
F
I
ES
=
R
I
CS
I
S
V
BE
> 0 V
BC
< 0
I
E
' I
ES
exp
V
BE
V
t
I
C
'
F
I
ES
exp
V
BE
V
t
I
B
= I
E
I
C
' I
ES
(1
F
) exp
V
BE
V
t
F
=
I
C
I
B
F
=
F
I
ES
exp
V
BE
Vt
I
ES
(
F
1) exp
V
BE
Vt
=

F
1
F
F
=

F
F
+ 1
I
ES
=
I
S
F
=
1 +
1
I
S
V
BE
< 0 V
BC
> 0
I
E
'
R
I
CS
exp
V
BC
V
t
I
C
' I
CS
exp
V
BC
V
t
I
B
= I
E
I
C
' I
CS
(1
R
) exp
V
CE
V
t
R
=
I
E
I
B
F
=
R
I
CS
exp
V
BC
Vt
I
CS
(1
R
) exp
V
CE
Vt
=

R
1
R
R
=

R
R
+ 1
I
CS
=
I
S
R
=
1 +
1
I
S
I
E
=
1 +
1
I
S
exp
V
BE
V
t
+I
S
exp
V
BC
V
t
I
C
= I
S
exp
V
BE
V
t
1 +
1
I
S
exp
V
BC
V
t
I
B
=
I
S
exp
V
BE
V
t
+
I
S
exp
V
BC
V
t
I
E
=
I
S
exp
V
BE
V
t
I
S
exp
V
BE
V
t
exp
V
BC
V
t
I
C
= I
S
exp
V
BE
V
t
exp
V
BC
V
t
I
S
exp
V
BC
V
t
I
B
=
I
S
exp
V
BE
V
t
+
I
S
exp
V
BC
V
t
I
CC
= I
S
exp
V
BE
V
t
I
EC
= I
S
exp
V
BC
V
t
http://materias.fi.uba.ar/6625/
1
er
Cuatrimestre de 2012
Transistor Bipolar de Juntura
Modelo de Peque na Se nal
Autor: Sebastian Carbonetto
Revision: Ariel Lutenberg, Mariano Garcia Inza
El transistor bipolar de juntura es un dispositivo alineal. Esto es as porque las ecuaciones que
describen su funcionamiento son alineales. Es decir, el efecto de la superposicion de dos excitaciones
independientes no es igual a la superposicion de los efectos por separado. Analticamente:
i
C
= I
S
exp
v
BE
V
TH
Si i
C1
= I
S
exp
v
BE1
V
TH
y i
C2
= I
S
exp
v
BE2
V
TH
i
C
= I
S
exp
v
BE1
+v
BE2
V
TH
6= i
C1
+i
C2
donde V
TH
=
kT
q
. Particularmente, si tenemos el siguiente circuito, que representa a una se nal alterna
montada sobre una se nal de continua (se nal de polarizacion), obtenemos expresiones analticas muy
engorrosas de manejar.
Con esta conguracion, obtenemos la siguiente expresion para la corriente de colector:
i
C
= I
S
exp
V
BE
+v
be
sin (t +)
V
TH
Uno puede ya imaginarse que si el transistor se encuentra en un contexto circuital real, este sera
irresoluble. Por lo tanto, es necesario realizar alguna simplicacion.
Esta simplicacion es conocida como linealizacion. La linealizacion de cualquier se nal es posible
gracias al teorema de Taylor. Seg un Taylor, toda funcion que sea n-derivable en un punto, puede
aproximarse a un polinomio de grado n alrededor de este punto. Mientras mayor sea el grado del
polinomio, menor sera el error cometido en la aproximacion.
f(E{x
0
}) '
(n)
X
i=0
1
n!
n
f(x)
x
n
x=x
0
(xx
0
)
n
= f(x
0
) +
f(x)
x
|
x
0
(xx
0
) +
(n)
X
i=2
1
n!
n
f(x)
x
n
x=x
0
(xx
0
)
n
donde E{x
0
} signica un entorno de x
0
.
De esta forma, se puede encontrar una nueva expresion para las ecuaciones alineales, convirtiendo
un problema de difcil solucion, como son los sistemas de ecuaciones alineales, en un problema mucho
mas simple y que estamos acostumbrados a resolver, sistemas de ecuaciones lineales. Ademas, como
1
er
veremos mas adelante, esta simplicacion nos permite modelar al TBJ con componentes lineales, in-
variantes en el tiempo y de parametros concentrados en donde es valido el principio de superposicion.
Una pregunta que surge inmediatamente es hasta donde es valido mi modelo? Para responder
esta pregunta, debemos analizar las expresiones y luego tomar un criterio. Empecemos por el nal;
denamos a donde queremos llegar. En nuestro caso, la funcion que deseamos modelar es la corri-
ente de colector en funcion de la tension base emisor. A esta ultima podemos modelarla como una
tension continua a la cual se le superpone una componente alterna de peque no valor (recordar que
terminaremos deduciendo a que nos referimos por peque no).
v
BE
= V
BE
+v
be
donde v
BE
es el valor total, V
BE
es el valor de contnua (tambien llamado de polarizacion o gran
se nal) y v
be
es el valor pico de la se nal de alterna (o peque na se nal). Es importante prestar atencion
a los detalles de notacion.
Queremos encontrar un modelo tal que podamos llegar a las siguientes relaciones. Sabiendo que
i
C
= f(v
BE
) = f(V
BE
+v
be
)
luego de la linealizacion deberamos poder aproximar la corriente total de colector como
i
C
= f(V
BE
) +v
be
= I
C
+i
c
Ahora vamos a usar el polinomio de Taylor para llegar a nuestro objetivo. Recordemos que:
i
C
= I
S
exp
v
BE
V
TH
Como se pretende una expresion lineal, aplicando Taylor a orden 1:
i
C
' i
C
(v
BE
= V
BE
) +
i
C
(v
BE
)
v
BE
v
BE
=V
BE
(v
BE
V
BE
)
Reemplazando:
i
C
(v
BE
= V
BE
) = I
S
exp
V
BE
V
TH
= I
CQ
i
C
(v
BE
)
v
BE
v
BE
=V
BE
=
1
V
TH
I
S
exp
V
BE
V
TH
=
I
CQ
V
TH
v
BE
V
BE
= v
be
Nos queda nalmente:
i
C
' I
CQ
+
I
CQ
V
TH
v
be
Llamemos al valor aproximado

i
C
. El error relativo cometido por la linealizacion queda denido
por:
i
C
=
|i
C

i
C
|
i
C
Como criterio para nuestra simplicacion diremos que el error es despreciable si es menor al 10 %,
por lo tanto debe cumplirse:
i
C
< 10 % 0,1
1
er
v
BE
i
C
(v
BE
)
i
C
i
C
I
CQ
Figura 1: Linealizacion de la corriente de colector.
Sin embargo, encontrar el valor de v
be
que cumple con ese criterio implica despejar una ecuacion que
es irresoluble analticamente, por lo que realizaremos una nueva aproximacion, y nos conformaremos
con que el error respecto al polinomio de Taylor de orden 2 sea menor al 10 %.
I
CQ
+
I
CQ
V
TH
v
be
+
1
2
I
CQ
V
2
TH
v
2
be
I
CQ
+
I
CQ
V
TH
v
be
I
CQ
+
I
CQ
V
TH
v
be
+
1
2
I
CQ
V
2
TH
v
2
be
< 0,1
Para simplicar la notacion, se realizara el siguiente cambio de variable:
x =
v
be
V
TH
Resolviendo
0,5 x
2
1 +x + 0,5 x
2
< 0,1
0,5 x
2
< 0,1 + 0,1 x + 0,05 x
2
0,45 x
2
0,1 x 0,1 < 0
0,37 < x < 0,59
Tomando V
TH
' 26 mV
9,62 mV < v
be
< 15,34 mV
Como v
be
representa al valor pico de la se nal, sin importar su signo obtenemos
v
be
|
max
= 9,62 mV 19,24 mV
pap
' 20 mV
pap
Resumiendo, la expresion linealizada de la corriente de colector resulta ser
i
C
= I
CQ
+
I
CQ
V
TH
v
be
= I
CQ
+g
m
v
be
i
c
= g
m
v
be
El parametro g
m
representa peque nos cambios en la corriente de colector a causa de peque nas
variaciones de la tension baseemisor respecto de los valores de polarizacion.
g
m
=
i
C
(v
BE
)
v
BE
v
BE
=V
BE
=
I
CQ
V
TH
1
er
g
m
v
be
E E
B C
v
be
Figura 2: Circutio esquematico que representa la transconductancia de salida del modelo de peque na
se nal del TBJ.
En la gura 1 se muestra gracamente el resultado de la linealizacion (en rojo) y como act ua
sobre el valor de polarizacion. En el graco se observa tambien como hay una region en donde
la curva real y la linealizada parecen superponerse perfectamente. Este rango de valores es el que
anteriormente notamos como el rango de validez del modelo. Mas alla de ese rango, las curvas se
separan mucho, por lo que no puede aceptarse que nuestro modelo se comporta como el dispositivo
real. Es necesario advertir que como este efecto (y todos los que estudiaremos en este apunte) al
actuar alrededor un valor de polarizacion determinado, la cuanticacion del mismo dependera de
este valor de polarizacion. Esto puede apreciarse en las formulas que denen a todos los parametros
donde explcitamente aparece su dependencia con I
CQ
.
Volviendo al parametro g
m
, este representa la accion de una transconductancia de salida, sim-
bolizada por una fuente de corriente controlada por tension.
Este primer modelo del TBJ es un tanto incompleto ya que la corriente de colector no es lo unico
que se ve afectado respecto de las variaciones de v
BE
. De la misma manera, la corriente de base se
modica frente a estas variaciones en torno al valor de reposo (polarizacion). Para hallar la relacion
existente entre los cambios en i
B
frente a aquellos de v
BE
se podra realizar el mismo desarrollo
analtico que en el caso anterior, pero, en forma mas sencilla, y luego de haber entendido el analisis
anteriormente planteado, podemos denir el siguiente parametro:
g
=
1
r
=
i
B
(v
BE
)
v
BE
v
BE
=V
BE
Tambien, se podra tomar la expresion de i
B
, derivarla, y obtener el valor, pero recordando la
relacion entre i
B
e i
C
el calculo es inmediato.
g
=
i
B
(v
BE
)
v
BE
v
BE
=V
BE
=
1
i
C
(v
BE
)
v
BE
v
BE
=V
BE
=
g
m
=

g
m
= r
d
r
representa la resistencia de entrada de nuestro dispositivo, que es nita, a diferencia del

MOSFET el cual presenta una resistencia de entrada innita en su modelo de bajas frecuencias.
Ahora nuestro modelo presenta un nuevo elemento en su red circuital, un resistor de entrada r
,
como puede observarse en la gura 3.
Como la tension v
BE
produce simultaneamente cambios en las corrientes i
C
e i
B
, los cambios
en estas corrientes tambien se relacionan entre s. De hecho el efecto sobre la corriente de colector
puede modelarse como una amplicacion de la corriente de base. De hecho este es el verdadero efecto
transistor en el TBJ, el de una corriente controlada por otra corriente (en el MOSFET ocurre distinto,
la corriente es controlada por tension).
1
er
g
m
v
be
r
E E
B C
v
be
Figura 3: Circutio esquematico que representa la resistencia de entrada del modelo de peque na se nal
del TBJ.
r
E E
B C
v
be
i
Figura 4: Circutio esquematico que representa la ganancia de corriente del modelo de peque na se nal
del TBJ.
0
=
i
C
(i
B
)
i
B
i
B
=I
BQ
'
F
Ahora el modelo cambia, y en lugar de existir una fuente de corriente controlada por tension,
existe una fuente de corriente controlada por corriente, como se ve en la gura 4. Como
F
no es en
verdad constante, sino que vara con la corriente i
C
, para distintas corrientes de polarizacion suele
haber distintos
0
, sin embargo, y para un analisis de primer orden, suele tomarse
F
constante y
por lo tanto
0
=
F
. De ahora en adelante simplemente hablaremos de a secas.
Para terminar un primer modelo basico para peque na se nal del transistor bipolar de juntura, se
debe incorporar un nuevo efecto. Idealmente, cuando el transistor esta polarizado en Modo Activo
Directo (MAD) la corriente de colector se mantiene constante para cualquier valor de v
CE
y solamente
vara al variar i
B
, o, equivalentemente, v
BE
. Sin embargo, as como en el transistor MOSFET existe
un efecto de modulacion del largo del canal, en el TBJ existe el Efecto Early, tambien llamado
Efecto de Modulacion del Ancho de la Base. Este efecto se produce porque cambios en v
CE
, a v
BE
constante, generan cambios en v
BC
. Variaciones de esta tension producen cambios en el ancho de la
zona desierta en la juntura Base Colector, acortando o alargando el ancho de la zona cuasi neutral
(QNR, por Quasi Neutral Region) de la base. Como la corriente de colector depende del ancho de la
QNR de la base, por el gradiente de portadores minoritarios de carga, variaciones en v
CE
producen
cambios en i
C
. As tambien se le agrega un factor de correccion a la expresion de i
C
,
i
C
= I
S
exp
v
BE
V
TH
1 +
v
CE
v
CE
sat
V
A
= I
C0
1 +
v
CE
v
CE
sat
V
A
donde V
A
es un parametro que nos da el fabricante. V
A
simboliza la tension a la cual se anulara
la corriente si el dispositivo presentara una respuesta enteramente lineal, para cualquier valor de
v
CE
. Esto en verdad no es as ya que cuando v
BC
pasa a ser mayor a cero, el dispositivo deja de
estar en MAD para estar en saturacion y la respuesta de la corriente de colector pasa a depender
1
er
v
CE
i
C
(v
CE
)
i
C
V
A
I
CQ
V
CEQ
Figura 5: Efecto de modulacion del ancho de la base.
g
m
v
be
r
o
r
E Ee
B C
v
be
Figura 6: Circutio esquematico que representa la resistencia de salida del modelo de peque na se nal
del TBJ.
exponencialmente con v
CE
. El comportamiento de la corriente i
C
en funcion de la tension v
CE
se
muestra en el graco de la gura 5.
Con esta nueva expresion, podemos encontrar como se relacionan los peque nos cambios antes
mencionados.
g
o
=
i
C
(v
BE
, v
CE
)
v
CE
V
BE
,V
CE
=
n
I
C0
1 +
v
CE
v
CE
sat
V
A
o
v
CE
V
BE
,V
CE
=
I
C0
V
A
'
I
CQ
V
A
r
o
=
1
g
o
=
V
A
I
CQ
Ahora nuestro modelo presenta una resistencia de salida r
o
nita que hace que el dispositivo no
se comporte como una fuente de corriente ideal. Teniendo este nuevo componente en cuenta, se puede
presentar el modelo mas basico para un analisis de peque na se nal en bajas frecuencias (gura 6).
Hasta ahora estudiamos los principales parametros para el modelo de peque na se nal que son
sucientes para un analisis en frecuencias medias, pero existen efectos de segundo orden que nos
permiten mejorar (y complicar) el modelo antes propuesto.

Estos pueden ser efectos resistivos de
segundo orden, pero tambien encontraremos efectos capacitivos.
Antes se vio que al variar v
BC
existe un efecto de modulacion del ancho de la QNR de la base que
repercute en cambios en i
C
. Lo que no se menciono es que estos cambios tambien producen cambios
en i
B
. Para entenderlo, hay que recordar que i
B
es en verdad la suma de dos corrientes
i
B
= i
B1
+i
B2
donde i
B1
representa la corriente debida a la inyeccion de huecos de la base al emisor, predominante
en el calculo de la corriente de polarizacion I
BQ
, e i
B2
representa la corriente debida a la extraccion
1
er
p-QNR n-QNR
+
+
+
+
+
+
+
+
+
+
+
+
+
+
+
+
+
+
+
+
+
+
+
+
+
+
+
+
x
p
x
p
x
n
x
n
Zona desierta
+Q Q
Figura 7: Capacidad de juntura.
de huecos del colector, despreciable en el calculo de I
BQ
.
A pesar de que en los valores de polarizacion i
B2
es practicamente despreciable, las variaciones
en v
BC
tienen efecto sobre esta componente de i
B
, ya que al variar la tension base-colector, vara el
ancho de la zona desierta de la juntura modicando la extraccion de huecos del colector. Sin embargo,
esta variacion no tiene efecto sobre i
B1
, entonces
i
B
v
BC
V
BC
=
(i
B1
+i
B2
)
v
BC
V
BC
=
i
B1
v
BC
V
BC
+
i
B2
v
BC
V
BC
=
i
B2
v
BC
V
BC
Recordando que
i
C
= i
B
i
C
v
CE
v
BE
=cte
=
i
C
v
BC
v
BE
=cte
=
1
r
o
entonces
i
B2
v
BC
V
BC
=
i
B
v
BC
V
BC
=
1
i
C
v
BC
V
BC
=
1
i
C
v
CE
V
CE
=
1
r
o
Y nalmente se dene
r
i
B
v
BC
1
= r
o
=
V
A
I
CQ
Teniendo en cuenta que r
o
puede tener un valor muy elevado ( 10 k), entonces tiene un valor
mas elevado a un (> M) y por lo tanto puede despreciarse en la mayora de los casos. El elevado
valor de r
puede explicarse ya que la juntura base colector es una juntura PN en inversa cuando el
TBJ se encuentra polarizado en MAD, y este tipo de polarizacion presenta una resistencia dinamica
muy elevada. En cuanto a efectos capacitivos, los que son predominantes son representados en el
modelo de peque na se nal del TBJ por dos capacitores. Antes de analizarlos, recordemos los efectos
capacitivos existentes en una juntura PN (diodo).
Por un lado, como la region de vaciamiento tiene un comportamiento parecido a un capacitor
de placas paralelas, existe un primer efecto llamado capacidad de juntura. La gura 7 muestra un
diagrama de una juntura PN donde se maniesta la varaicion de carga por este efecto capacitivo.
1
er
Al variar la tension de la juntura, debe variar el ancho de la zona desierta de forma tal de variar la
carga almacenada y acompa nar el cambio de tension. Por lo tanto existe una capacidad
C
j
=
Q
ZD
V
j
Q
ZD
V
j
Recordando que la carga en la zona desierta

Q
ZD
= q N
a
Ax
p
= q N
d
Ax
n
donde q es la carga del electron, N
a
y N
d
son las concentraciones de impurezas en el lado P o N
respectivamente, A es el area de la juntura, y x
p
y x
n
son las extensiones de la zona desierta en el
lado P o N respectivamente, entonces
Q
ZD
V
j
= q N
a
A
x
p
V
j
= q N
d
A
x
n
V
j
Recodando que
x
p
(V
j
) =
s
2
S
(
B
V
j
) N
d
q (N
a
+N
d
) N
a
=
s
2
S
N
d
q (N
a
+N
d
) N
a
p
B
V
j
x
n
(V
j
) =
s
2
S
(
B
V
j
) N
a
q (N
a
+N
d
) N
d
=
s
2
S
N
a
q (N
a
+N
d
) N
d
p
B
V
j
donde
B
es la tension de la juntura cuando no se le aplica tension externa, es decir en equilibrio
termico, se obtiene
x
p
V
j
=
s
2
S
N
d
q (N
a
+N
d
) N
a
1
2
p
B
V
j
x
n
V
j
=
s
2
S
N
a
q (N
a
+N
d
) N
d
1
2
p
B
V
j
Q
ZD
V
j
= q N
a
A
s
2
S
N
d
q(N
a
+N
d
)N
a
1
2
p
B
V
j
= q N
d
A
s
2
S
N
a
q(N
a
+N
d
)N
d
1
2
p
B
V
j
Q
ZD
V
j
= A
s
q
S
N
a
N
d
2
B
(N
a
+N
d
)
1
q
1
V
j
B
Y por lo tanto, la capacidad de juntura por unidad de area es
C
j
=
C
j0
q
1
V
j
B
donde C
j0
=
s
q
S
2
B
N
a
N
d
N
a
+N
d
C
j0
representa la capacidad por unidad de area que presenta la juntura cuando no tiene tension
externa aplicada. Seg un esta expresion C
j
diverge para V
j
=
B
. Sin embargo, se produce un efecto
de saturacion para aproximadamente V
j
= 0,5
B
y entonces C
jSAT
=
2 C
j0
1
.
El otro efecto capacitivo que se produce en una juntura se conoce como capacidad de difusion y
se debe al intercambio de carga que existe a traves de la juntura y de las QNR al variar la tension
1
La explicacion fsica de este efecto no ser a estudiada en esta materia.
1
er
p-QNR SCR
W
p
n
2
i
N
a
n(x)
V
n(x)
V +V Q
e
N
a
p(x)
V
p(x)
V +V +Q
h
Figura 8: Capacidad de difusion.
(gura 8). Al haber una variacion de tension, vara la concentracion de minoritarios en la QNR, y
como esta debe mantenerse neutra de carga, debe ocurrir el mismo cambio en la concentracion de
mayoritarios. Es un efecto que predomina para polarizacion directa, que es donde mas intercambio
de carga existe ya que las corrientes son mayores que en polarizacion inversa.
Para este caso vamos a suponer que N
d
>> N
a
para despreciar este efecto en el lado N. Tambien
podra hacerse la suposicion inversa y se llegara a al mismo resultado. Si no se tuviera en cuenta
ninguna suposicion, se debera analizar el mismo efecto de cada lado de la juntura y la capacidad
total pasara a ser la suma de ambos efectos ya que se comportan como capacidades en paralelo.
Por lo explicado anteriormente, existe
C
d
= C
dp
=
Q
e
p
V
j
=
Q
h
p
V
j
Q
e
p
= A
1
2
(n(0) n(W
p
))W
p
Recordando que
n(0) =
n
2
i
N
a
exp
V
j
V
th
n(W
p
) =
n
2
i
N
a
entonces la capacidad de difusion es
C
d
= A
1
2
W
p
1
V
th
n
2
i
N
a
exp
V
j
V
th
Recordando que en polarizacion directa la corriente del diodo puede aproximarse a

I
D
= A
1
N
a
D
e
W
p
exp
V
j
V
th
donde D
e
es el coeciente de difusion de los electrones, y deniendo el tiempo de transito como
T
=
W
2
p
2 D
e
se puede compactar la expresion a
1
er
p-Sub
n p n
C B E
Figura 9: Resistencias parasitas.
C
d
=
1
V
th
T
I
D
Volviendo a nuestro TBJ, mencionamos la existencia de dos capacidades en el modelo para
peque na se nal. El primero de ellos representa la capacidad que introduce la juntura Base-Emisor
polarizada en directa, la cual es la suma de dos efectos, la capacidad de difusion y la capacidad de
juntura. Recordemos que seg un los parametros de construccion de un TBJ N
E
>> N
D
, la concen-
tracion de impurezas en el emisor y la base respectivamente.
C
= C
dBE
+C
jBE
C
dBE
=
q
pB
v
BE
V
BE
=
T
I
C
V
th
=
T
g
m
Para esta juntura, la capacidad de juntura tiene su valor de saturacion C
jBE
'
2 C
jBE0
, despre-
ciable frente a C
dBE
, ya que hay gran intercambio de carga. Entonces
C
' C
dBE
=
T
g
m
Esta es la capacidad de entrada.
El segundo efecto capacitivo se debe a la juntura Base-Colector, que esta polarizada en inversa.
Como en polarizacion inversa hay poco intercambio de carga, la capacidad de difusion es despreciable
y predomina la capacidad de juntura, entonces
C
= C
jBC
=
C
jBC0
q
1 +
V
CB
B
Finalmente se encuentran efectos resistivos parasitos entre los terminales metalicos del dispositivo
y los terminales ideales del dispositivo.

Estos son ocasionados por el camino que debe recorrer la
corriente hasta llegar al punto en donde se considera que existe el transistor y se simbolizan con una
resistencia en cada terminal, como muestra la gura 9. Estas resistencias son de muy bajo valor y
generalmente despreciables frente a las resistencias serie que presenta el circuito externo. De ellas tres
hay una sola que tiene nombre propio, y es la resistencia de base, que se denomina r
x
, y es as porque
es aquella que puede tener los efectos mas notorios a primer orden.
En general, sucede que
r
>> r
x
1
er
g
m
v
be
r
o
r
E E
B C
v
be
C
Figura 10: Circutio esquematico del modelo de peque na se nal del TBJ completo.
por lo que la cada de tension en r
x
es despreciable y la se nal que interesa como entrada al transistor
no se ve modicada.
Sin embargo, a medida que V
BE
es mayor, I
C
tambien crece, lo que implica un r
menor. Cuando
r
sea lo sucientemente peque na como para no poder despreciar la cada de tension sobre r
x
se
produce un efector divisor resistivo, por lo que la se nal de entrada al transistor se ve atenuada. Otro
efecto que puede producir r
x
es limitacion en la respuesta en frecuencia del transistor ya que puede
tener un papel importante en la resistencia vista por el nodo de base. De todas formas, estos temas
no son estudiados en la materia.
Teniendo todos estos nuevos efectos en cuenta, formamos, nalmente, un modelo circuital equiv-
alente del transistor bipolar de juntura basado unicamente en componentes lineales y de parametros
concentrados.

66.23 - ulsposlLlvos SemlconducLores
www.fl.uba.ar/maLerlas/6623
AuLor: Cabrlel A. Sanca

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1
LxLraldo de Analysls and deslgn of analog lnLegraLed clrculLs", qulnLa edlcln. aul Cray, aul PursL, SLephen
Lewls, 8oberL Meyer. Cualquler error debe ad[udlcarse a la Lraduccln.

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66.

ermico = estado estacionario + ausencia

Nota: un semiconductor intrinseco no necesita ser perfec-

atica de los semiconductores

on 1: Un electron por cada atomo donor

on 2: La concentraci on de electrones es espacial-

atica de la juntura PN con

en inversa: el built-in potential |E| x

66.25 - Dispositivos Semiconductores - 1

66.25 - Dispositivos Semiconductores - 1er Cuat. 2011 Clase 7-18

en p-QNR que necesitan ser

66.25 - Dispositivos Semiconductores - 1er Cuat. 2009 Clase 12-20

66.25 - Dispositivos Semiconductores - 1er Cuat. 2009 Clase 12-21

Que habitualmente se escribe:

Que sucede cuando aumenta la temperatura?

66.25 - Dispositivos Semiconductores - 1er Cuat. 2009 Clase 12-24

Esto quiere decir que I

66.25 - Dispositivos Semiconductores - 1er Cuat. 2009 Clase 12-25

Repaso de capacidades en juntura PN

ON: Evaluamos el error respecto del

: Resistencia dinamica de una juntura en inversa

66.25 - Dispositivos Semiconductores - do Cuat. 2013 Clase 16bis-1

66.25 - Dispositivos Semiconductores - do Cuat. 2013 Clase 16bis-5

Ultima actualizacion: 29 de octubre de 2013

86.03/66.25 Dispositivos Semiconductores Clase 1815

Consecuencias de un elevado valor de R

Ultima actualizaci on: 1 de noviembre de 2013

haciendo los ajustes en V

Potencia din amica disipada en el CMOS:

Figura de merito para el tiempo de conmutacion

representa la resistencia de entrada de nuestro dispositivo, que es nita, a diferencia del

Recordando que la carga en la zona desierta

Recordando que en polarizacion directa la corriente del diodo puede aproximarse a

#' 9,+ %#,'-., )# 8&*+/-G+$-., #, -,2#/'+3

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