UNIVERSIDADE FEDERAL DE SANTA CATARINA

PROGRAMA DE PS-GRADUAO
EM ENGENHARIA ELTRICA

FILTROS ATIVOS SRIE PARA A COMPENSAO

DE HARMNICAS DE TENSO

Tese submetida
Universidade Federal de Santa Catarina
como parte dos requisitos para a
obteno do grau de Doutor em Engenharia Eltrica.

ENIO ROBERTO RIBEIRO

Florianpolis, fevereiro de 2003.

FILTROS ATIVOS SRIE PARA A COMPENSAO DE

HARMNICAS DE TENSO
ENIO ROBERTO RIBEIRO
Esta Tese foi julgada adequada para obteno do ttulo de Doutor em Engenharia Eltrica,
rea de Eletrnica de Potncia e Acionamento Eltrico, e aprovada em sua forma final
pelo Curso de Ps-Graduao em Engenharia Eltrica da Universidade Federal de Santa
Catarina.
_____________________________________
Prof. Ivo Barbi, Dr. Ing.
Orientador
_____________________________________
Prof. Edson Roberto De Pieri, Dr.
Coordenador do Programa de Ps-Graduao em Engenharia Eltrica
Banca Examinadora:
_____________________________________
Prof. Ivo Barbi, Dr. Ing.
Presidente
_____________________________________
Prof. Maurcio Aredes, Dr.-Ing.
_____________________________________
Prof. Enes Gonalves Marra, Dr.
_____________________________________
Prof. Denizar Cruz Martins, Dr.
_____________________________________
Profa. Fabiana Pttker de Souza, Dra.

ii

 Anesilda,
meu porto seguro.

iii

AGRADECIMENTOS
Ao Professor Ivo Barbi pela orientao, comprometimento e ensinamentos transmitidos
no decorrer deste trabalho.
Aos professores Maurcio Aredes, Enes Gonalves Marra, Denizar Cruz Martins e
Fabiana Pttker de Souza pela participao na Banca Examinadora da Tese de Doutorado e
por suas contribuies para o aprimoramento desta Tese.
Aos professores Alexandre Ferrari de Souza, Arnaldo Jos Perin, Denizar Cruz
Martins, nio Valmor Kassick, Hari Bruno Mohr e Joo Carlos dos Santos Fagundes, do
Instituto de Eletrnica de Potncia, UFSC, pelos conhecimentos compartilhados.
Aos funcionrios e funcionrias do INEP pela contribuio e auxlio nas atividades de
pesquisa e burocrticas.
A Coordenadoria de Ps-Graduao em Engenharia Eltrica da UFSC pela presteza
e competncia no atendimento.
Aos amigos e colegas do INEP: Rogers Demonti, Demercil, Srgio Vidal, Lus
Tomaselli, Kefas, Samir, Falcondes, Domingo, Ren, Grover, Marcelo Lobo, Adriano Pres,
Ivan Colling, Anderson Andr, Petry, Marlos, Andr de Andrade, Romeu Hausmann, Jos
Augusto, Deivis, Yales, Roger Gules, Mauro Peraa, Carlos Illa Font e tantos outros, pelo
companheirismo, pela oportunidade de enriquecimento cultural, pelas discusses tcnicas e
pelos momentos de lazer.
CAPES pelo apoio financeiro.
UNIFEI, aos amigos e colegas professores do Departamento de Eletrnica da
UNIFEI pelo apoio minha capacitao.
Aos amigos professores Luiz Eduardo Borges da Silva e Carlos Augusto Ayres por me
conduzirem eletrnica de potncia e, ao Paulo C. Rosa pelo companheirismo e suporte.
Em especial, aos meus pais Mrio e Abadia, pelo apoio incondicional, incentivo,
carinho e compreenso nessa jornada.

iv

Resumo da Tese apresentada UFSC como parte dos requisitos necessrios para a
obteno do grau de Doutor em Engenharia Eltrica.

FILTROS ATIVOS SRIE PARA A COMPENSAO DE

HARMNICAS DE TENSO
Enio Roberto Ribeiro
Fevereiro / 2003
Orientador: Prof. Ivo Barbi, Dr. Ing.
rea de Concentrao: Eletrnica de Potncia e Acionamento Eltrico.
Palavras-chave: Filtro ativo srie, compensao de harmnicas de tenso, filtragem ativa.
Nmero de pginas: 213
Este trabalho prope uma estrutura de filtragem ativa srie para a reduo de harmnicas de
tenso. Com a modificao de um filtro ativo hbrido gera-se o filtro ativo srie. A partir deste,
prope-se um conjunto de estruturas bsicas de filtragem do tipo paralelo e srie. Desse
conjunto de estruturas, o filtro ativo srie com o inversor de tenso e entrada em tenso, (FASVSI-V), escolhido para anlise. O FAS-VSI-V equacionado e seus parmetros e
componentes so determinados. Com esses dados vrias simulaes numricas so efetuadas
e seus resultados exibem o comportamento da estrutura de filtragem ativa srie. Um prottipo
foi construdo, com o qual se obteve vrios resultados experimentais. Esses resultados
demonstraram a adequada operao do filtro ativo srie que disponibilizou carga uma tenso
com reduzido contedo harmnico. As experincias com o filtro foram realizadas usando
cargas lineares e no lineares. O controle do filtro ativo utiliza a tecnologia analgica. Esta
tecnologia no permite modificaes, suscetvel ao envelhecimento de componentes e ao
da temperatura. Adicionalmente, a estratgia de controle proposta inclui uma etapa de
filtragem para a extrao da componente fundamental da tenso de entrada. Estes aspectos
incentivaram o estudo e aplicao da tecnologia digital ao filtro ativo. Ainda, nesta etapa outro
processo de modelagem apresentado e aplicado ao filtro ativo. Com os modelos obtidos,
projeta-se o sistema de controle digital. Atravs do prottipo mencionado realizam-se outras
experincias. Seus resultados so coletados, analisados e apontam o adequado funcionamento
do filtro ativo srie.

Abstract of Thesis presented to UFSC as a partial fulfillment of the requirements

for the degree of Doctor in Electrical Engineering.

SERIES ACTIVE FILTERS FOR HARMONIC

VOLTAGE COMPENSATION
Enio Roberto Ribeiro
2003 / February
Advisor: Prof. Ivo Barbi, Dr. Ing.
Area of Concentration: Power Electronics and Electrical Drives.
Keywords: Series active filter, harmonic voltage compensation, active filtering.
Number of pages: 213
This work proposes a series active filtering structure for harmonic voltage reduction. A hybrid
active filter is modified yielding a series active filter, as well as a set of parallel and series
basic filtering structures. Among these structures, the series active filter with VSI (FAS-VSIV) is chosen to be analyzed. Theoretical analysis is done to FAS-VSI-V, and its parameters
and elements are defined. From this data several simulations are done and their results show
the behavior of the FAS-VSI-V. A prototype was built and from it various experimental results
were obtained. These results demonstrate the properly action of the active filter. It delivered
a good quality voltage to the load. Linear and non linear loads were tested with the filter.
Analogue technology is used to control the active filter. This technology does not accept any
modifications and it is susceptible to aging and temperature effects. Additionally, the proposed
control strategy includes a filtering stage to extract the fundamental component from the input
voltage source. These aspects motivate the study and application of the digital technology to
the active filter. Moreover, other modeling process is presented and applied to the filter. The
digital control system is designed. Again the mentioned prototype were used and other
experiences were accomplished. Their results are acquired, analyzed and indicate an
appropriate conduct of the filter.

vi

SUMRIO
Captulo I - INTRODUO . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1
Captulo II - TOPOLOGIAS DE FILTROS ATIVOS . . . . . . . . . . . . . . . . . . . . . . . . . . 12
2.1 INTRODUO . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12
2.2 FILTROS ATIVOS PARALELOS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13
2.2.1 Filtro ativo paralelo - VSI - entrada em tenso . . . . . . . . . . . . . . . . . . . . . . . 13
2.2.2 Filtro ativo paralelo - CSI - entrada em tenso . . . . . . . . . . . . . . . . . . . . . . . 14
2.2.3 Filtro ativo paralelo - VSI - entrada em corrente . . . . . . . . . . . . . . . . . . . . . 14
2.2.4 Filtro ativo paralelo - CSI - entrada em corrente . . . . . . . . . . . . . . . . . . . . . 15
2.3 FILTROS ATIVOS SRIE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16
2.3.1 Filtro ativo srie - CSI - entrada em corrente . . . . . . . . . . . . . . . . . . . . . . . . 16
2.3.2 Filtro ativo srie - VSI - entrada em corrente . . . . . . . . . . . . . . . . . . . . . . . . 17
2.3.3 Filtro ativo srie - CSI - entrada em tenso . . . . . . . . . . . . . . . . . . . . . . . . . . 17
2.3.4 Filtro ativo srie - VSI - entrada em tenso . . . . . . . . . . . . . . . . . . . . . . . . . 18
2.4 ESTRATGIA DE CONTROLE DOS FILTROS ATIVOS . . . . . . . . . . . . . . . . . . . . 18
2.4.1 Estratgia de controle do FAP-VSI-V e do FAP-CSI-V . . . . . . . . . . . . . . . . 19
2.4.2 Estratgia de controle do FAP-VSI-I e do FAP-CSI-I . . . . . . . . . . . . . . . . . 21
2.4.3 Estratgia de controle do FAS-CSI-I e do FAS-VSI-I . . . . . . . . . . . . . . . . . 22
2.4.4 Estratgia de controle do FAS-VSI-V e do FAS-CSI-V . . . . . . . . . . . . . . . . 24
2.5 CONCLUSO . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26
Captulo III - SIMULAO DE FILTROS ATIVOS . . . . . . . . . . . . . . . . . . . . . . . . . . 27
3.1 INTRODUO . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27
3.2 FILTROS ATIVOS PARALELOS - ESTRATGIA DE CONTROLE . . . . . . . . . . . 27
3.2.1 Controle da corrente por valores mdios instantneos . . . . . . . . . . . . . . . . . 27
3.2.1.1 Modulao com dois nveis de tenso . . . . . . . . . . . . . . . . . . . . . . 28
A.1 Ondulao de corrente . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28
A.2 Funo de transferncia da malha de corrente . . . . . . . . . . . . 31
vii

3.2.2 Exemplo de projeto - filtro ativo paralelo . . . . . . . . . . . . . . . . . . . . . . . . . . . 33

3.2.2.1 Controle por valores mdios instantneos . . . . . . . . . . . . . . . . . . . 34
A.1 Dois nveis de tenso . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34
3.3 SIMULAO DAS TOPOLOGIAS DE FILTROS ATIVOS PARALELOS . . . . . . 36
3.3.1 Simulao da topologia FAP-VSI-V . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 36
3.3.2 Simulao da topologia FAP-CSI-V . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 37
3.3.3 Simulao da topologia FAP-VSI-I . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39
3.3.4 Simulao da topologia FAP-CSI-I . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39
3.4 FILTROS ATIVOS SRIE - ESTRATGIA DE CONTROLE DA TENSO . . . . . 41
3.4.1 Controle da tenso por valores mdios instantneos . . . . . . . . . . . . . . . . . . 41
3.4.1.1 Modulao a dois nveis de tenso . . . . . . . . . . . . . . . . . . . . . . . . . 41
A.1 A razo cclica D e a ondulao de corrente ia . . . . . . . . . . . 43
A.2 Determinao da funo de transferncia Vca(s)/D(s) . . . . 46
A.3 Funo de transferncia de tenso Vd(s)/Vca(s) . . . . . . . . . 49
A.4 O capacitor de acoplamento Ca . . . . . . . . . . . . . . . . . . . . . . . . 51
A.5 Capacitor ( Cd ) do barramento CC do inversor . . . . . . . . . . . 52
3.4.2 Exemplo de projeto - filtro ativo srie . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 55
3.5 SIMULAO DAS TOPOLOGIAS DE FILTROS ATIVOS SRIE . . . . . . . . . . . . 58
3.5.1 Simulao da topologia FAS-CSI-I . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58
3.5.2 Simulao da topologia FAS-VSI-I . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 59
3.5.3 Simulao da topologia FAS-CSI-V . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 60
3.5.4 Simulao da topologia FAS-VSI-V . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 61
3.6 CONCLUSO . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 62
Captulo IV - PROTTIPO E RESULTADOS EXPERIMENTAIS . . . . . . . . . . . . . . 63
4.1 INTRODUO . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 63
4.2 FAS-VSI-V - PROJETO DO CONVERSOR E DOS COMPENSADORES . . . . . . . 63
4.3 SIMULAES NUMRICAS DO FAS-VSI-V . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 68
4.3.1 Simulao numrica do FAS-VSI-V com carga resistiva (R) . . . . . . . . . . . . 69
4.3.2 Simulao numrica do FAS-VSI-V com carga resistiva-indutiva (RL) . . . 70
4.3.3 Simulao numrica do FAS-VSI-V com carga no-linear . . . . . . . . . . . . . 72
viii

4.4 FAS-VSI-V - PROTTIPO E ASPECTOS CONSTRUTIVOS . . . . . . . . . . . . . . . . . 73

4.4.1 Circuito de potncia . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 73
4.4.2 Circuito de controle e de comando . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 76
4.5 FAS-VSI-V - RESULTADOS EXPERIMENTAIS . . . . . . . . . . . . . . . . . . . . . . . . . . 85
4.5.1 FAS-VSI-V com carga resistiva (R) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 85
4.5.2 FAS-VSI-V com carga resistiva-indutiva (RL) . . . . . . . . . . . . . . . . . . . . . . 89
4.5.3 FAS-VSI-V com carga no linear . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 95
4.6 CONCLUSO . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 101
Captulo V - FILTRO ATIVO SRIE COM CONTROLE DIGITAL - ASPECTOS
GERAIS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 102
5.1 INTRODUO . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 102
5.2 O PROCESSADOR DE SINAIS DIGITAL (DSP) . . . . . . . . . . . . . . . . . . . . . . . . . . 103
5.2.1 Aspectos gerais do DSP . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 103
5.2.2 Representao numrica no DSP . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 104
5.2.3 O processador digital de sinais TMS320F243 . . . . . . . . . . . . . . . . . . . . . . 109
5.3 CONTROLADOR DIGITAL PARA O FILTRO ATIVO SRIE . . . . . . . . . . . . . . . 111
5.3.1 Modelagem do filtro ativo srie . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 112
5.3.1.1 Modelo do interruptor PWM . . . . . . . . . . . . . . . . . . . . . . . . . . . . 112
5.3.1.2 Modelo do interruptor PWM para razo cclica constante . . . . . 114
5.3.1.3 Modelo do interruptor PWM para razo cclica com perturbao
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 115
5.3.1.4 Modelo do interruptor PWM com elementos parasitas . . . . . . . . 115
5.3.1.5 Clulas de comutao no filtro ativo . . . . . . . . . . . . . . . . . . . . . . 117
5.3.1.6 Anlise CC do inversor de tenso . . . . . . . . . . . . . . . . . . . . . . . . 119
5.3.1.7 Anlise do inversor de tenso com d = D . . . . . . . . . . . . . . . . . . 121
5.3.1.8 Anlise do inversor de tenso com d = D + d . . . . . . . . . . . . . . . 124
5.3.2 Mtodo de controle digital . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 129
5.3.3 Noes bsicas de controle digital . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 131
5.3.3.1 Noo de sistema de controle discreto . . . . . . . . . . . . . . . . . . . . . 132
5.3.3.2 Amostragem e seu modelo analtico . . . . . . . . . . . . . . . . . . . . . . 134
ix

5.3.3.3 Propriedades de E*(s) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 137

5.3.3.4 A relao entre E(z) e E*(s) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 139
5.3.3.5 A funo de transferncia pulso . . . . . . . . . . . . . . . . . . . . . . . . . . 140
5.3.3.6 Sistemas com atraso . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 142
5.3.3.7 Mapeamento do plano s no plano z . . . . . . . . . . . . . . . . . . . . . . . 143
5.3.4 Projeto do controlador digital . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 144
5.3.4.1 Determinao do controlador da tenso do filtro . . . . . . . . . . . . . 145
5.4 SIMULAO DO CONTROLADOR DIGITAL . . . . . . . . . . . . . . . . . . . . . . . . . . . 148
5.4.1 Simulao com o compensador no domnio z e a planta . . . . . . . . . . . . . . 148
5.5 CONCLUSO . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 157
Captulo VI - FILTRO ATIVO SRIE COM CONTROLE DIGITAL EXPERIMENTAO . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 158
6.1 INTRODUO . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 158
6.2 REALIZAO DO CONTROLE DIGITAL . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 158
6.2.1 Aspectos gerais da estratgia de controle . . . . . . . . . . . . . . . . . . . . . . . . . . 158
6.2.2 Ciclo de amostragem . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 159
6.3 CIRCUITOS DE AQUISIO E CONDICIONAMENTO DE SINAIS . . . . . . . . . 162
6.3.1 Aquisio e condicionamento de vsi(t) (CS1) . . . . . . . . . . . . . . . . . . . . . . . 162
6.3.2 Aquisio e condicionamento de vca(t) (CS2) . . . . . . . . . . . . . . . . . . . . . . 163
6.3.3 Aquisio e condicionamento de vd(t) (CS3) . . . . . . . . . . . . . . . . . . . . . . . 163
6.3.4 Gerao de tenso de referncia dinmica e habilitao de pulsos (CS4) . 164
6.3.5 Mdulo F243DSK e circuito de acionamento dos interruptores . . . . . . . . . 166
6.4 COMPENSADOR DISCRETO H2(z) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 166
6.4.1 Projeto do compensador discreto . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 166
6.4.2 Organizao do programa de controle . . . . . . . . . . . . . . . . . . . . . . . . . . . . 169
6.5 FAS-VSI-V RESULTADOS EXPERIMENTAIS . . . . . . . . . . . . . . . . . . . . . . . . . . . 171
6.5.1 FAS-VSI-V com carga resistiva (R) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 171
6.5.2 FAS-VSI-V com carga resistiva-indutiva (RL) . . . . . . . . . . . . . . . . . . . . . 175
6.6 CONCLUSO . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 181

CONCLUSO GERAL . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 182

APNDICE A . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 186
APNDICE B . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 189
APNDICE C . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 192
APNDICE D . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 196
APNDICE E . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 205
REFERNCIAS BIBLIOGRFICAS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 210

xi

CAPTULO I
INTRODUO
O CONTEXTO ATUAL
Os dispositivos semicondutores, com os avanos tecnolgicos das ltimas dcadas,
tornaram-se abundantes e acessveis. Entre estes, os interruptores de potncia passaram a
constituintes importantes dos inumerveis e variados tipos de equipamentos eletro-eletrnicos.
O funcionamento desses equipamentos implicam na converso, de uma forma outra, da
energia eltrica que lhes disponibilizada. Dessa forma, os equipamentos eletro-eletrnicos
ao funcionarem causam perturbaes no sistema eltrico ao qual esto conectados. Para o
sistema eltrico esses equipamentos, vistos como cargas no lineares e em face de sua vasta
utilizao, so fontes de seus distrbios.
Extensivo trabalho de pesquisa tem sido feito com o intuito de quantificar os
problemas associados a determinado sistema eltrico suportando cargas no lineares [1], [2].
Constata-se, ento, que esses distrbios podem ser atribudos s componentes, reativas e
harmnicas, das correntes drenadas por tais equipamentos. Algumas das conseqncias, de um
sistema eltrico com problemas, so:
P distoro da tenso da rede no ponto de conexo comum1;
P circulao de correntes harmnicas no condutor neutro de sistemas trifsicos a 4 fios;
P interferncia em outros instrumentos ou equipamentos nele conectados, etc.
A constatao destes aspectos seguida do estabelecimento de normas tcnicas. As
normas IEC 61000-3-2 [3] e IEC 61000-3-4 [4] se aplicam, respectivamente, aos
equipamentos de baixa tenso com correntes inferiores e superiores a 16 A. A norma IEEE 519
[5] trata dos limites da emisso harmnica para instalaes, no ponto de conexo comum, no
se importando com o que ocorre dentro da instalao, mas sim com os seus efeitos sobre o
sistema.
A Portaria 1569/93 do DNAEE define o limite mnimo para o fator de potncia (fator
de deslocamento) e regulamenta o faturamento de reativos excedentes, no fazendo referncia
quanto aos limites das distores harmnicas de corrente ou de tenso.
1

A noo de ponto de conexo comum ser apresentada no captulo II.

2
AS SOLUES
A fig. 1.1 ilustra uma possvel forma de classificar as tcnicas ou equipamentos [6]
utilizados na reduo ou eliminao dos problemas detectados. A soluo tipo preventiva,
implica na utilizao de equipamentos que se apresentem como cargas no geradoras ou
consumidoras de harmnicos e reativos para o sistema que as alimenta. Esta abordagem
indicada para novas instalaes ou na substituio de equipamentos j instalados e nela
encontram-se:
P os equipamentos apresentando-se com caractersticas resistivas rede;
P equipamentos com pr-reguladores com correo do fator de potncia;
P equipamentos com transformadores de conexes especiais.
Equipamentos
ou Tcnicas

Abordagem
corretiva

Abordagem
preventiva

Equipamentos
caracteristcas
resistivas

Pr-regul. alto
fator potncia

Conexes esp.
de trafos:
/-Y, /-Z

Filtros
passivos
( L-C )

Filtros ativos:
paralelo srie

Filtros ativos
hbridos

Filtro ativo
universal

Fig. 1.1 - Equipamentos ou tcnicas de: reduo ou eliminao de distrbios eltricos.

A abordagem corretiva uma tcnica que possibilita a reduo ou eliminao dos

distrbios do sistema eltrico sem exigir a substituio dos equipamentos nele existentes. Os
filtros passivos, em diversas configuraes, constitudos basicamente de indutores e
capacitores (L e C), tm sido uma soluo largamente usada. Os filtros passivos, no entanto,
apresentam algumas desvantagens: grande tamanho, caractersticas de compensao fixas e
podem entrar em ressonncia com a rede de alimentao.
possvel inferir da literatura tcnica, que o termo filtro ativo de potncia define um
equipamento ou sistema, incorporando circuitos eletrnicos, semicondutores de potncia,
filtros e elementos armazenadores de energia (indutor ou capacitor), capaz de compensar a
potncia reativa e harmnica das cargas no lineares. Comparados aos filtros passivos, eles
apresentam melhores caractersticas de compensao, alm de superar outras desvantagens.
Tendo em vista a severidade da poluio harmnica dos sistemas eltricos e o fato de ser uma
soluo dinmica e ajustvel, os filtros ativos tm sido foco de inmeros trabalhos tcnicos
nos ltimos anos.

3
Os filtros hbridos, uma combinao de filtros ativos e passivos, so uma outra opo
na abordagem corretiva. Apesar dos filtros ativos serem, em alguns aspectos, melhores do que
os passivos, eles tambm apresentam desvantagens, as quais so superadas com o uso dos
filtros hbridos. Os filtros ativos e os passivos, ao serem combinados, apresentam melhores
caractersticas do que aquelas que apresentariam cada um deles separadamente. Ainda, tem-se
a categoria denominada de filtro ativo universal, isto , a combinao de filtros ativos, paralelo
e srie.
FILTROS ATIVOS - PRINCPIOS BSICOS
Os princpios bsicos de funcionamento de um filtro ativo so apresentados a seguir.
Filtros ativos, teoricamente perfeitos, podem ser realizados por geradores ideais de tenso e
de corrente [7]. Seja uma fonte de alimentao alternada, com uma tenso no senoidal e uma
impedncia interna Xs = .Ls, suprindo uma carga. A tenso da fonte Vs dada pela soma
vetorial, Vs = V1 + Vh, onde V1 a tenso na freqncia fundamental e Vh representa todas
as tenses harmnicas geradas internamente. A corrente da carga Io de forma anloga,
constituda por todas as correntes harmnicas IH e pela corrente fundamental I1, ou seja, Io =
IH + I1.
Nesta situao, a distoro da tenso terminal VT causada pelas tenses harmnicas
geradas internamente e pela circulao, das correntes da carga, atravs da impedncia interna
da fonte. Um filtro ideal pode remover todas as harmnicas da tenso terminal sem afetar o
fluxo da corrente fundamental da carga. Tal filtro pode, em princpio, ser realizado por um
gerador perfeito de correntes ondulatrias (IH-Ih), interconectando-se os terminais da fonte
alternada como se v na fig. 1.2a.

I +I
1 h

VT

V xR

I +I
1 H

Ls
Vs

V T - (V h+ V xR )

V1

Ls

V
h

I -I
H h
carga

V
1

(a)

Vs

I +I
1 H

V
h
carga
V
1

(b)

Fig. 1.2 - Filtragem ativa: geradores ideais de corrente (a); de tenso (b).

4
Como o gerador perfeito de corrente alimenta todas as correntes harmnicas existentes,
as correntes harmnicas da carga e as da fonte, no circularo, respectivamente, atravs da
impedncia interna da fonte e nem atravs da carga. Isto assegura, de fato, que os terminais
so curto-circuitados em todas as freqncias harmnicas e conseqentemente a tenso
terminal uma senide na freqncia fundamental da fonte.
Em vez de curto-circuitar os terminais da fonte alternada nas freqncias harmnicas,
a filtragem pode ser conseguida pela gerao de componentes harmnicas que se oponham e
cancelem a tenso terminal harmnica. A tenso terminal VT , em geral, a soma da tenso
fundamental V1, da tenso harmnica gerada internamente (soma de todas as tenses
harmnicas) Vh e da tenso ondulatria VxR, produzida pelas correntes harmnicas da carga
fluindo pela reatncia da fonte Xs. Sinteticamente, escreve-se: VT = V1 + Vh + VxR. Portanto,
a tenso terminal ondulatria pode ser cancelada pela conexo de um gerador perfeito de
tenses ondulatrias - (Vh + VxR) entre a fonte e a carga, de acordo com a fig. 1.2b.
CLASSIFICAO DOS FILTROS ATIVOS
Os filtros ativos podem ser organizados ou classificados sob vrios critrios [8], [9].
Retomados, do organograma precedente, os blocos de filtros ativos em destaque (em negrito)
so reapresentados de outra maneira na fig. 1.3. Esta forma de organiz-los est direcionada
ao desenvolvimento deste trabalho.
Filtros
ativos

Critrios
classificao

Nvel
potncia

Tcnicas
controle

Tipo de
conversor

Topologias

Sist. eltrico
1-/3-
(3 ou 4 fios)

Conversor
VSI - CSI

Filtros ativos:
paralelo
(FAP)

Filtros ativos:
Srie
(FAS)

Filtros ativos
Hbridos
(FAH)

Fig. 1.3 - Organograma: classificao dos filtros ativos.

Consideremos o critrio: nvel de potncia. Ele pode ser subdividido em: aplicaes
de baixa (< 100 kVA), de mdia (100 kVA a 10 MVA) e elevada (> 10 MVA) potncia. Neste
critrio, a potncia do sistema que est sendo compensado e sua velocidade de resposta tm

5
grande importncia quando da deciso da filosofia de controle para implementar o filtro
apropriado.
O segundo critrio a classificao por tcnicas de controle. A tcnica de controle
um aspecto crucial dos filtros ativos e implementada em trs estgios. No primeiro estgio,
o de condicionamento de sinal, as tenses e as correntes essenciais so amostradas, isoladas,
amplificadas e entregues ao estgio seguinte. No prximo estgio, os sinais de compensao,
em termos de nveis de correntes e de tenses, so derivados com base nos mtodos de
controle e nas configuraes do filtro ativo. E no ltimo estgio, o de gerao de sinais de
disparo aos elementos do filtro ativo, onde os sinais so gerados com estratgias de modulao
por largura de pulso (PWM), de histerese, de modos deslizantes ou ainda de lgica difusa.
No terceiro critrio, a classificao dos filtros ativos baseada no sistema de
alimentao (ou na carga). Este sistema pode ser do tipo monofsico ou trifsico a 3 ou a 4
condutores.
OS TIPOS DE CONVERSORES
Tanto neste ltimo quanto nos critrios anteriores, dois tipos de conversores so
aplicveis no desenvolvimento de filtros ativos. A fig. 1.4a representa um inversor de corrente
(CSI - current source inverter). Este inversor ao operar faz com que a corrente contnua Idc,
disponvel em seu lado CC, assuma um comportamento no senoidal para atender os requisitos
de correntes harmnicas da carga no linear. O outro conversor usado como filtro ativo,
mostrado na fig. 1.4b, o inversor de tenso (VSI - voltage source inverter), o qual dispe,
em seu lado CC, de uma tenso contnua obtida por meio de um ou vrios capacitores. Esta
alternativa tornou-se dominante, em virtude de apresentar menor tamanho e custo, alm de
possibilitar o uso em configuraes com multinveis. O transistor representa, de forma
genrica, o interruptor de potncia.
Vdc
+
Idc

(a)

(b)

Fig. 1.4 - Tipos de conversores: CSI (a); VSI (b).

6
AS TOPOLOGIAS
Filtro ativo paralelo
O filtro ativo paralelo o mais utilizado para eliminar correntes harmnicas,
compensao de potncia reativa e balanceamento de correntes desequilibradas. Ele , em
geral, colocado junto s cargas no lineares em razo das correntes harmnicas que elas
produzem. Estes filtros injetam correntes de compensao, iguais e em oposio de fase, para
cancelar as componentes harmnicas ou reativas daquelas correntes no ponto de conexo.
A fig. 1.5 apresenta as configuraes comuns usadas com os filtros paralelos. Nesta
figura, a estrutura em (a), foi utilizada para compensar os distrbios causados por um
retificador a diodos com filtro capacitivo [10]. Ela faz essa compensao com uma estratgia
de controle que observa a tenso de entrada e a corrente da carga.
Io

Is

Io

Is
Carga

Zs
Vs

If

C1

Carga

Zs

no
linear

Vs

no
linear

If

Lf

Lf
Cc

(a)

Cc

(b)

Fig. 1.5 - Filtros ativos paralelos.

Na parte (b), da fig. 1.5, mostrada uma outra estrutura de filtro [11]. As estruturas se
diferenciam-se em poucos aspectos: na estratgia de controle, no acrscimo do capacitor de
filtragem C1 e na metodologia de projeto do elemento de armazenagem de energia - o
capacitor Cc. Recapitulando, a estrutura em (a) usa a combinao dos sinais, tenso de entrada
e corrente da carga, para gerar os comandos de compensao do filtro, enquanto que na
topologia (b), a tenso e a corrente de entrada so monitoradas com o mesmo objetivo. Embora
tenham pequenas diferenas, as estruturas mencionadas so capazes de compensar potncias
reativas, de harmnicas e de fundamental e, funcionam corretamente mesmo com cargas tipo
retificador a diodos seguido de filtro capacitivo.
Filtro ativo srie
A configurao bsica do filtro ativo srie mostrada na fig. 1.6a. Ele conectado (em
srie) entre a fonte e carga, na maioria das vezes, com o auxlio de um transformador de

7
acoplamento. usado na eliminao de tenses harmnicas, para balancear e regular as
tenses terminais da carga ou da fonte. Os filtros srie so menos comuns do que os seus pares
- os paralelos - isto em virtude de terem que suportar a corrente da carga. No entanto, so
ideais para a eliminao de tenses harmnicas e balanceamento de tenses em sistemas
trifsicos [9].

Fig. 1.6 - Configurao bsica de filtro ativo srie (a); compensador (ativo) srie de tenso (b).

A fig. 1.6b mostra a representao unifilar de um compensador ativo srie de tenso,

trifsico, usado para eliminar o desequilbrio e regular a tenso da carga em um sistema
trifsico [12]. Trs inversores monofsicos, tipo VSI, foram utilizados para compor o filtro.
A substituio dos inversores monofsicos por um trifsico e a modificao da estratgia de
controle [13], [14], para a citada topologia, permitiu sua utilizao no mesmo objetivo correo de desequilbrio e regulagem de tenses - com resultados igualmente satisfatrios.
As tcnicas de controle usadas nas topologias anteriores, tais como, extrao de
componentes simtricas por filtragem dos sinais da carga, gerao de seqncias negativa e
positiva de tenses, foram substitudas por outras e, entre elas, citam-se: dead-beat, d-q
synchronous reference frame e deteco de tenses da carga. Estas estratgias fundamentaram,
respectivamente, as publicaes [15], [16] e [17], onde se constata que no foram feitas
modificaes substanciais nas topologias e no tipo de aplicao a que se destinavam.
Com o intuito de reduzir os esforos devido corrente que circula pelos conversores,
outra estrutura [18] de compensador srie proposta. De acordo com seus autores, a utilizao
de dois conversores - seu diferencial - permite reduzir o esforo (de corrente) do conversor que
opera em freqncia mais elevada. O conversor que opera com a menor freqncia - o
conversor multi-pulsos - assume a regulagem da tenso na freqncia da fundamental da fonte
de alimentao, enquanto o outro direcionado compensao das harmnicas da fonte e do
conversor multi-pulsos.

Cc

Cc
Io

Io

Ro

Li
Is

Vs

La
acumulador
energ.reativa

Ca

Lo

Vs

(a)

Uf

Is

Li
Ca

Vca

cargas

(b)

Fig. 1.7 - Topologias de filtros srie sem transformadores de acoplamento.

Uma topologia de filtro ativo srie [19], sem a utilizao de transformadores de

acoplamento e sistemas auxiliares de alimentao, mostrada na fig. 1.7a. Das informaes
em [19] nota-se que apesar das modificaes apresentadas, o propsito do filtro o da
compensao de correntes harmnicas. Esse sistema, incorpora um indutor, Li, como limitador
da taxa de variao da corrente da carga e um elemento armazenador de energia reativa (La e
Ca conectados em paralelo).
Outra estrutura de filtragem ativa srie [20] que substituiu, comparada anterior, o
bloco armazenador de energia reativa por um capacitor apresentada na fig. 1.7b. Apesar da
diferena mnima entre esta e a aquela estrutura, este filtro tem um objetivo diferente do
anterior. Ele usado para compensar tenses harmnicas, disponibilizando carga uma tenso
puramente senoidal. Isto obtido baseado no seu princpio de funcionamento, ou seja, o
controle total da corrente que circula pelo capacitor Ca. As referncias necessrias de corrente
e tenso e suas respectivas amplitudes e defasagens so de difcil determinao e apresentadas,
segundo seus autores, como um aspecto desfavorvel deste filtro. A tenso senoidal na carga
obtida s custas de uma corrente senoidal no capacitor Ca, implicando que a fonte de
alimentao dever processar essa potncia reativa.
Filtro ativo hbrido
Topologias de filtros ativos hbridos so mostradas na fig. 1.8. Eles tornaram-se
populares devido reduo da potncia, tamanho e custo dos dispositivos semicondutores
empregados na parte ativa do conjunto. A topologia em (a), a qual combina um filtro ativo (em
srie) com um passivo (em paralelo), usualmente projetada de forma que o filtro ativo
elimine uma parcela das correntes - as de menores amplitudes, enquanto que o passivo
eliminar a parcela que contm as correntes de maiores amplitudes do conjunto de correntes
harmnicas.

9
Is
Vs

Io

PCC
Zs
If

Is

carga
no
linear

Vs

Io
Zs
L

C
F.A.

carga
no
linear

Io

Is
Zs

Vs

filtros
sintonizados

filtros
sintonizados

L
C

Cc

Lf
Cf

Cc

(a)

carga
no
linear

(b)

(c)

Fig. 1.8 - Topologias de filtros ativos hbridos.

O filtro hbrido apresentado em (b), a exceo de ser um filtro trifsico, a mesma

estrutura bsica observada em (a). Neste conjunto, o filtro ativo constitui uma impedncia
elevada para as freqncias harmnicas, enquanto que o passivo propicia um caminho de
menor impedncia s correntes harmnicas da carga. Juntos, estes filtros melhoram,
reciprocamente, suas caractersticas e encontram aplicao na compensao de correntes
harmnicas em sistemas de potncia [21]. Nesta topologia, a introduo de pequenas
alteraes como a adio de um condutor neutro, a diviso em vrios nveis das tenses do
barramento CC [22] e variaes no mtodo de controle [23] estendem a aplicao desses
filtros compensao de componente fundamental de tenso de seqncia negativa e zero,
correo do fator de potncia e regulao da tenso de carga.
Uma variante da estrutura anterior mostrada na fig. 1.8c. O filtro passivo conectado
em paralelo e neste, o filtro ativo inserido em srie. Esta topologia [24], usada com o mesmo
objetivo da precedente, foi proposta visando uma reduo da potncia do filtro ativo, ao
mesmo tempo que procurava-se melhorar as caractersticas do filtro passivo. Observamos,
finalmente, que outras modificaes foram introduzidas nas topologias discutidas e entre elas
citamos: a modificao na estratgia de controle e a substituio do filtro passivo sintonizado
por capacitores menores. E estas alteraes so descritas em [25] e [26] e apresentam-se como
alternativas s restries que as originaram. Outros trabalhos sobre estas estruturas, alm
desses, do nfase aos mtodos de controle e seus efeitos [27], [28].
A PROPOSIO
Conforme o organograma da fig. 1.3, abordamos sucintamente os filtros ativos do tipo
paralelo, os quais so amplamente contemplados na literatura tcnica. Em seguida, os filtros
ativos srie e os hbridos foram discutidos. Nessa discusso, todas as topologias, com exceo

10
daquela apresentada na fig. 1.7b, utilizam o filtro ativo srie como uma impedncia varivel
interposta entre a fonte e a carga para dificultar a circulao de correntes harmnicas.
Conclui-se que o princpio de compensao dessas topologias tem como abordagem
reduzir ou eliminar a circulao, na impedncia da fonte de alimentao, das correntes
harmnicas e assim, de forma indireta, impedir o aparecimento das distores de tenso.
Entretanto, a estrutura proposta em [20], denominada filtro ativo hbrido, tem um enfoque
diferente. No existe a inteno de impedir a circulao das correntes harmnicas no sistema.
Busca-se proporcionar carga uma tenso de qualidade, com pouca ou nenhuma distoro,
sem contudo preocupar-se com a circulao dessas correntes.
No presente trabalho prope-se uma outra arquitetura de filtragem ativa resultante da
modificao da estrutura mencionada. Esta nova arquitetura define a estrutura bsica de
filtragem ativa srie - o enfoque deste trabalho - e visa ultrapassar as restries e evitar a
circulao da potncia reativa inerente do filtro ativo hbrido. Com a permutao dos
conversores (VSI ou CSI), de suas cargas e fontes e com a aplicao do princpio da dualidade
estrutura proposta desenvolve-se uma famlia de filtros ativos do tipo srie e paralelo. Os
filtros paralelos, em funo da ampla documentao j disponvel, sero propostos, analisados
de forma abreviada e simulados. Os do tipo srie sero, considerando-se o aspecto de sua ao
como geradores de tenses harmnicas, discutidos com maiores detalhes e implementados.
No captulo II so apresentadas as arquiteturas de filtros ativos e a estratgia de
controle adotada para esses filtros. No seguinte, o captulo III, apresentada a simulao dos
filtros ativos. Observa-se que nesses captulos, a apresentao das arquiteturas de filtragem
ativa inicia-se com os filtros ativos paralelos. Isto ocorre em virtude da maior disponibilidade
de informaes tcnicas sobre esses filtros e, por conseqncia, da familiaridade estabelecida
com os mesmos. Ressalva-se , no entanto, que a quantidade de informaes veiculadas, nesses
captulos, sobre as arquiteturas de filtragem, do tipo srie e paralelo, esto equilibradas.
Considerando-se o foco deste trabalho - a filtragem ativa srie - seria de maior
naturalidade iniciar-se a discusso sobre as arquiteturas de filtragem pelo filtro ativo srie.
Entretanto, notou-se que o procedimento usado para obter a famlia de filtros ativos, a partir
do filtro ativo srie, pode ser aplicado com a mesma eficincia ao filtro ativo paralelo e
produzir, igualmente, a mesma famlia de filtros ativos. Por essa razo e do exposto no
pargrafo anterior optou-se por essa ordem de apresentao das arquiteturas de filtragem ativa.

11
Ainda no captulo III, escolhe-se uma das estruturas de filtragem ativa srie e para esta
estrutura desenvolve-se um equacionamento que contempla seus principais parmetros e
componentes. As informaes obtidas dessa etapa facilitam a construo de circuitos de filtros
ativos srie para a simulao numrica.
O equacionamento produzido no captulo acima mencionado utilizado no projeto do
filtro ativo efetivado experimentalmente - isto descrito no captulo IV. Antes de se construir
o filtro ativo outras avaliaes por simulaes numricas so efetuadas. Essas simulaes so
realizadas com condies mais prximas daquelas de fato existentes. Na etapa seguinte
constri-se o filtro, alguns experimentos so realizados e resultados so coletados.
No captulo V aborda-se o controle digital aplicado ao filtro ativo. As dificuldades
encontradas - na realizao do controle do filtro ativo usando a tecnologia analgica - e as
perspectivas apontadas pela tecnologia digital so as razes que nortearam a opo por esta
abordagem. Os vrios e significativos aspectos que envolvem a aplicao da tecnologia digital
so discutidos. Adicionalmente, apresenta-se um equacionamento mais abrangente que aquele
desenvolvido no captulo III. Encerra-se o captulo V com simulaes numricas do filtro ativo
srie usando o controle digital.
So descritos, no captulo VI, os aspectos construtivos da aplicao do controle digital
ao filtro ativo. Ensaios so realizados com a conseqente coleta de resultados.

CAPTULO II
TOPOLOGIAS DE FILTROS ATIVOS
2.1 INTRODUO
Considere um sistema de alimentao como o mostrado na fig. 2.1a, onde de um lado,
tem-se o alimentador representado pela fonte de tenso vs e sua impedncia Zs e de outro,
vrias cargas nele conectadas representadas pelas impedncias (Z1, Z2, ..., Zn-1, Zn). Nesse
sistema arbitram-se vrios pontos de observao (PCC1, PCC2, ..., PCCn-1, PCCn). Dessas
opes escolhe-se um ponto de observao de interesse, doravante designado de ponto de
conexo comum (PCC). Estabelecido o PCC reconfigura-se o sistema eltrico, o qual
reapresentado na fig. 2.1b.
PCC1

PCC2

PCCn-1

PCC

PCCn

Zs

vs

Z1

Alimentador

Z2

Zn-1

Zs

Zn

vs

Cargas
(a)

(b)

Fig. 2.1 - Sistema eltrico: designao do ponto de conexo comum - PCC.

Na representao dada pela fig. 2.1b, dependendo da escolha do PCC, a impedncia

do alimentador Zs constituir-se- somente de Zs ou da combinao entre Zs e as outras
impedncias consideradas no circuito. Da mesma forma, a impedncia Z representando a carga
poder constituir-se ou no da combinao de outras impedncias do circuito.
Vf
A
+

Zs
vs

If

(a)

Zs
vs

(b)

Fig. 2.2 - Diagrama de conexo de filtros ativos: em paralelo (a); em srie (b).

13
No PCC possvel constatar a existncia de tenses e correntes com contedo
harmnico. A remoo ou reduo dessa parcela harmnica, em virtudes de seus malefcios,
desejvel e em geral requer a utilizao de filtros. Os filtros requeridos, no PCC, podem ser
inseridos entre os condutores ( filtro em paralelo (fig. 2.2a)) ou entre os terminais A e B (filtro
em srie (fig. 2.2b)) para remover, respectivamente, as correntes e as tenses harmnicas.
Considerando-se este enfoque, apresentar-se- uma famlia de filtros ativos, que a
princpio, funcionam como geradores ideais de tenses e de correntes. Nos pargrafos que se
seguem, os terminais A e B so designados, respectivamente, entrada e sada, aos quais sero
conectados componentes de circuitos eltricos representando o alimentador e a carga. O
alimentador e a carga sero tratados, nos desenvolvimentos a seguir, como elementos ideais
de circuito: fonte de tenso e ou fonte de corrente.
2.2 FILTROS ATIVOS PARALELOS
2.2.1 Filtro ativo paralelo - VSI - entrada em tenso
Seja o circuito equivalente de um filtro ativo paralelo apresentado na fig. 2.3. Sua parte
ativa composta de um inversor de tenso (VSI). Dispe-se na entrada de uma fonte de tenso
senoidal e na sada de uma carga representada por duas fontes de corrente. Uma das fontes
contm a componente fundamental e a outra, todas as demais componentes harmnicas de
corrente.
O inversor de tenso mantm, em seu lado CC, uma tenso contnua obtida com
capacitores de elevada capacitncia. Essa tenso representada por Vdc. Portanto, o inversor
possui uma caracterstica de fonte de tenso e um indutor de acoplamento (Lv) necessrio
para lhe conferir a desejada caracterstica de fonte de corrente.
Is
I1
Vs

Ih

Ih

Lv

VSI

Vdc

Fig. 2.3 - Filtro ativo paralelo - VSI - entrada em tenso (FAP-VSI-V).

A topologia apresentada pela fig. 2.3 uma configurao fundamental de filtro ativo
paralelo usando o VSI. Ele controlado para fornecer a corrente de compensao Ih requerida,

14
inicialmente, da fonte de alimentao. Sua atuao elimina a circulao de correntes
harmnicas na fonte.
2.2.2 Filtro ativo paralelo - CSI - entrada em tenso
Na fig. 2.4 apresentado o filtro ativo paralelo que utiliza em sua parte ativa um
inversor de corrente (CSI). As condies de entrada e sada, para este filtro, so iguais quelas
admitidas para o filtro anterior. O inversor CSI apresenta-se, naturalmente, como uma fonte
de corrente. Esta fonte de corrente assegurada pela presena do indutor LI, com elevado valor
de indutncia.
Is
I1
Vs

Ih

Ih

CSI

Idc

Li

Fig. 2.4 - Filtro ativo paralelo - CSI - entrada em tenso (FAP-CSI-V).

A topologia mostrada pela fig. 2.4 uma configurao fundamental de filtro ativo
paralelo com o CSI.
Este filtro, anlogo estrutura precedente, controlado para fornecer a corrente de
compensao Ih requerida, a princpio, da fonte de alimentao. Sua atuao impede a
circulao de correntes harmnicas na fonte de alimentao.
2.2.3 Filtro ativo paralelo - VSI - entrada em corrente
A fig. 2.5 apresenta o circuito equivalente de um filtro ativo paralelo cuja parte ativa
formada por um inversor de tenso. Nesse caso, considerando-se as estruturas discutidas nas
sees 2.2.1 e 2.2.2 fez-se uma inverso dos elementos de entrada e de sada.
Na entrada, a fonte de alimentao representada pelas fontes de corrente Is1 e Ish. Elas
contemplam, respectivamente, a componente fundamental e todas as outras componentes
harmnicas de corrente.
A carga, por sua vez, representada por uma fonte de tenso senoidal Vo.

15
Is

Ish
Is1

Lv

Vo

Ish

Vdc

VSI

Fig. 2.5 - Filtro ativo paralelo - VSI - entrada em corrente (FAP-VSI-I).

O inversor desta configurao, possui as mesmas caractersticas descritas para inversor

do filtro ativo paralelo com fonte de entrada em tenso (FAP-VSI-V). O filtro controlado
para absorver a corrente de compensao Ish produzida pela fonte de alimentao. Seu
funcionamento impede a circulao dessa corrente na carga (de tenso Vo) e em conseqncia
lhe ser fornecida somente a componente fundamental Is1 das correntes de entrada.
2.2.4 Filtro ativo paralelo - CSI - entrada em corrente
Um inversor de corrente compe a parte ativa do circuito equivalente do filtro
apresentado pela fig. 2.6. Para esta topologia admitiu-se, igualmente, as inverses dos
elementos terminais do filtro, conforme a descrio no item 2.2.3.
Assim, todas as caractersticas mencionadas naquele item so aplicadas ao presente
circuito. Da mesma forma, o inversor apresenta-se como uma fonte de corrente. Esta fonte
garantida pela presena do indutor LI com elevado valor de indutncia.
O filtro controlado para absorver a corrente de compensao Ish produzida pela fonte
de alimentao. Seu funcionamento deve evitar a circulao dessa corrente na carga (Vo).
Nesta carga dever circular somente a componente fundamental Is1 das correntes de entrada.
Is

Ish
Is1

Vo

Ish

CSI

Idc

Li

Fig. 2.6 - Filtro ativo paralelo - CSI - entrada em corrente (FAP-CSI-I).

As topologias apresentadas pela figuras 2.5 e 2.6 so, respectivamente, configuraes

16
fundamentais de filtros ativos paralelos, com entrada em corrente, com inversores tipo VSI e
CSI.
2.3 FILTROS ATIVOS SRIE
Na seo anterior, foram apresentadas e discutidas topologias de filtros ativos
paralelos. Iniciou-se com duas topologias, sees 2.2.1 e 2.2.2, as quais so amplamente
encontradas na literatura, e a seguir fez-se a inverso de seus elementos terminais. Esta
modificao produziu duas outras estruturas. Estas ltimas foram analisadas, qualitativamente,
nos itens 2.2.3 e 2.2.4.
Ainda, considerando-se as duas primeiras topologias, a fonte de tenso senoidal (Vs)
e as fontes de corrente em paralelo (I1 e Ih) sero substitudas, respectivamente, por uma fonte
de corrente senoidal (Is) e pelas fontes de tenso em srie (V1 e Vh). Estes ltimos so
elementos duais de (Vs) e (I1 e Ih).
Aplicando-se este procedimento para todos os componentes de cada filtro ativo
paralelo teremos como resultado quatro topologias de filtros ativos srie.
Os filtros ativos srie, comentados na seqncia, foram obtidos ao se construir os
circuitos duais das quatro estruturas inicialmente apresentadas.
2.3.1 Filtro ativo srie - CSI - entrada em corrente
A fig. 2.7 apresenta o circuito equivalente do filtro ativo srie. Em seus terminais notase, de um lado, a fonte de corrente senoidal (Is) e de outro, as fontes de tenso em srie (V1 e
Vh). Esses elementos representam, nessa ordem, a fonte e a carga para o filtro. Eles so
tambm os elementos duais da fonte de tenso senoidal e das fontes de corrente em paralelo
(item 2.2.1).
CSI

Idc

Li

Ca
Is
Vca

V1
Vh

Fig. 2.7 - Filtro ativo srie - CSI - entrada em corrente (FAS-CSI-I).

17
A fonte V1 contm a componente fundamental e Vh as demais componentes
harmnicas de tenso. A parte ativa do filtro obtida com o inversor de corrente cujas
caractersticas foram apresentadas nos itens precedentes.
O inversor faz circular uma corrente harmnica em Ca. Esta corrente dever impor
sobre o capacitor Ca uma tenso Vca, de mesma amplitude e em oposio de fase tenso
harmnica Vh. Dessa forma, as distores de tenso no sero transferidas da carga entrada
do sistema.
2.3.2 Filtro ativo srie - VSI - entrada em corrente
O filtro ativo srie, mostrado pela fig. 2.8, difere do precedente em sua parte ativa. Ela
formada por um inversor de tenso que teve suas caractersticas j descritas.
Li
VSI
Is

Vdc

Ca

Vca

V1
Vh

Fig. 2.8 - Filtro ativo srie - VSI - entrada em corrente (FAS-VSI-I).

Este filtro controlado de maneira que sobre o capacitor Ca, aparea uma tenso Vca
que anule a tenso Vh. Sua atuao impede que as distores de tenso se propaguem da carga
entrada.
2.3.3 Filtro ativo srie - CSI - entrada em tenso
Seja o circuito equivalente do filtro ativo srie mostrado na fig. 2.9. Em seus terminais
nota-se, de um lado, as fontes de tenso em srie (Vs1 e Vsh) e de outro, a fonte de corrente
senoidal (Io). Esses elementos representam a fonte e a carga para o filtro. Eles so, tambm,
os dispositivos duais das fontes de corrente em paralelo e da fonte de tenso senoidal. A fonte
contm a componente fundamental Vs1 e as demais componentes harmnicas de tenso Vsh.
A parte ativa do filtro obtida com o inversor de corrente.
O inversor causa a circulao de uma corrente harmnica, sobre o capacitor Ca,
fazendo aparecer a tenso harmnica Vca. Esta tenso deve ter a mesma amplitude e estar em
oposio de fase tenso harmnica Vsh. Dessa forma as distores de tenso no sero

18
transferidas da entrada carga.

Fig. 2.9 - Filtro ativo srie - CSI - entrada em tenso (FAS-CSI-V).

2.3.4 Filtro ativo srie - VSI - entrada em tenso

A topologia apresentada na fig. 2.10, similar anterior diferindo-se somente com
relao ao conversor utilizado. A sua parte ativa constituda de um inversor de tenso.
Anlogo ao filtro precedente, o inversor faz circular uma corrente harmnica sobre o capacitor
Ca impondo-lhe uma tenso Vca de mesma amplitude e em oposio de fase tenso
harmnica Vsh. Dessa forma as distores de tenso no sero transferidas da entrada carga.
Li
Vdc

VSI
Ca

Vs1

Vca

Io

Vsh

Fig. 2.10 - Filtro ativo srie - VSI - entrada em tenso (FAS-VSI-V).

Evidencia-se, neste ponto, que esta a arquitetura bsica de filtragem ativa derivada
daquela apresentada em [20]. Nesta arquitetura, aplicando-se as permutaes de fonte e de
carga e o princpio da dualidade encontra-se a mesma famlia como mostrado nas sees 2.2
e 2.3 de filtros ativos. Portanto, a mobilidade dessa abordagem e seus resultados e os aspectos
mencionados na INTRODUO (captulo I) influenciaram na opo, aqui adotada, para a
apresentao da famlia de filtros ativos.
2.4 ESTRATGIA DE CONTROLE DOS FILTROS ATIVOS
A estratgia de controle dos filtros ativos importante, entre outros aspectos, na
compensao desejada e nas caractersticas de filtragem, tanto no regime transitrio quanto
no permanente. Atento importncia da escolha de um controle apropriado, estabeleceu-se

19
uma estratgia de controle simples mas que permitir, a priori, verificar os princpios da
filtragem ativa para as arquiteturas previamente discutidas.
2.4.1 Estratgia de controle do FAP-VSI-V e do FAP-CSI-V
A fig. 2.11, apresenta o circuito equivalente de potncia e de controle do filtro ativo
paralelo, usando o VSI, com entrada em tenso. A estratgia de controle a de deteco da
corrente [10] harmnica de carga.

Vsr

Is
I1
Ih

Vs

Ih

Lv
Ihr

Vsr

Vdc

VSI

Ihr

V*dc
RI(s)

PWM

Ir
RVC(s)

Fig. 2.11 - Estratgia de controle do FAP-VSI-V.

A corrente de referncia Ir gerada atravs da malha de controle da tenso do

barramento de corrente contnua (CC) do inversor. A tenso Vdc amostrada e comparada com
a tenso de referncia V*dc. A diferena entre essas tenses (o erro) aplicada a um
controlador de tenso (Rvc(s)). O sinal de sada deste controlador multiplicado por uma
amostra da tenso de entrada Vsr. O resultado desta operao uma tenso senoidal com uma
determinada amplitude.
A seguir, essa senide somada uma amostra de corrente distorcida Ihr produzindo
a corrente de referncia Ir para o filtro ativo. Observa-se que Ihr o resultado da deteco e
amostragem da corrente harmnica de carga Ih. A corrente de referncia Ir , ento, comparada
corrente do filtro e o sinal de erro resultante ser aplicado ao controlador de corrente
apropriado Ri(s). Finalmente, o sinal de sada deste controlador usado para produzir os sinais
de comando para os interruptores do inversor.

20
As variaes de carga sero compensadas da seguinte forma. Se houver um aumento
da potncia total na carga ocorre o aumento da corrente harmnica implicando em um aumento
da corrente amostrada Ihr e, conseqentemente, da corrente de referncia Ir. Esta situao
resulta num sinal de erro maior que aps passar pelo controlador (Ri(s)) faz com que o inversor
seja comandado a fornecer a corrente harmnica requerida.
Ao contrrio, para uma diminuio da potncia total na carga ocorre o decrscimo da
corrente harmnica resultando em uma diminuio da corrente amostrada Ihr e,
conseqentemente, da corrente de referncia Ir. Isto produz um sinal de erro menor que aps
passar pelo controlador (Ri(s)) faz com que o inversor seja comandado a reduzir a corrente
harmnica fornecida ao sistema, adequando-se a nova situao de potncia requerida.
Finalmente, observa-se que malha de controle do barramento CC deve manter constante o
valor mdio da tenso Vdc levando-se em conta as perdas do capacitor e do inversor.
Vsr

Is
I1

Ih

Ih

Vs

Ihr

Vsr

CSI

Ihr

Idc

Li
I*dc

RI(s)

PWM

Ir
RIL(s)

Fig. 2.12 - Estratgia de controle do FAP-CSI-V.

Na fig. 2.12 tem-se um filtro ativo com o inversor CSI e entrada em tenso. Sua
estratgia de controle similar descrita nos pargrafos anteriores exceto pela seguinte
diferena. A corrente Ir produzida pela malha de controle da corrente do barramento CC do
inversor. A corrente Idc amostrada e comparada com a corrente de referncia I*dc. A
diferena entre essas correntes, o erro, aplicado a um controlador de corrente RIL(s). A partir
deste ponto, o funcionamento dessa estratgia igual ao descrito para o FAP-VSI-V. Para esta
arquitetura observa-se que a malha de controle do barramento CC do CSI deve manter
constante o valor mdio da corrente Idc, repondo as perdas do indutor e do inversor.

21
2.4.2 Estratgia de controle do FAP-VSI-I e do FAP-CSI-I
O circuito equivalente de potncia e de controle do filtro ativo paralelo, com entrada
em corrente, mostrado na fig. 2.13. A tenso Vdc amostrada e comparada com a tenso de
referncia V*dc. A diferena entre essas tenses aplicada a um controlador de tenso (Rvc(s)).
O sinal de sada deste controlador multiplicado por uma amostra da corrente de entrada Is1r.
O resultado desta operao um sinal senoidal com uma determinada amplitude.
A seguir, essa senide somada uma amostra de corrente distorcida Ishr produzindo
a corrente de referncia Ir para o filtro ativo. O sinal Ishr o resultado da deteco e
amostragem da corrente harmnica de entrada Ish. A corrente de referncia Ir , ento,
comparada corrente do filtro e o sinal de erro resultante ser aplicado ao controlador de
corrente apropriado (Ri(s)). Finalmente, o sinal de sada deste controlador usado para
produzir os sinais de comando para os interruptores do inversor.

Is

Is1r

Ishr
Ish
Is1

Is1r

Lv

Vo

Ish

Vdc

VSI

Ishr

V*dc
RI(s)

PWM

Ir
RVC(s)

Fig. 2.13 - Estratgia de controle do FAP-VSI-I.

As variaes dos sinais de entrada sero corrigidas como explicado a seguir. Um

aumento da potncia total da fonte acarretar o aumento da corrente harmnica implicando
em um aumento da corrente amostrada Ishr e, conseqentemente, da corrente de referncia Ir.
Esta situao resulta um sinal de erro maior que aps passar pelo controlador (Ri(s)) determina
que o inversor seja comandado a compensar a corrente harmnica excedente, isentando, assim,
a carga das correntes harmnicas.
Se a potncia total da fonte diminuir ocorre o decrscimo da corrente harmnica
implicando em uma diminuio da corrente amostrada Ishr e, conseqentemente, da corrente

22
de referncia Ir. Isto resulta um sinal de erro menor que aps passar pelo controlador (Ri(s))
comanda o inversor a reajustar-se a essa reduo da corrente harmnica, adequando-se nova
situao de potncia disponvel.

Is

Is1r

Ishr
Ish
Is1

Vo

Ish

CSI
Is1r

Ishr

Idc

Li
I*dc

RI(s)

PWM

Ir
RIL(s)

Fig. 2.14 - Estratgia de controle do FAP-CSI-I.

O circuito equivalente do filtro ativo paralelo com entrada em corrente, FAP-CSI-I,

mostrado na fig. 2.14. Sua estratgia de controle difere da anterior no seguinte aspecto. No
barramento CC, a corrente Idc amostrada e comparada com a corrente de referncia I*dc. A
diferena entre esses sinais aplicada a um controlador de corrente RIL(s). O sinal de sada
deste controlador multiplicado por uma amostra da corrente de entrada Is1r. A partir desta
fase, esta estratgia se desenvolve como a anterior.
A malha de controle do barramento CC, das duas arquiteturas apresentadas, deve
manter o valor mdio de suas respectivas grandezas, isto , da tenso, Vdc, ou da corrente, Idc,
repondo as perdas do inversor, do capacitor e ou do indutor.
2.4.3 Estratgia de controle do FAS-CSI-I e do FAS-VSI-I
Na fig. 2.15, tem-se o filtro ativo srie e sua malha de controle. A corrente Idc
amostrada e comparada com a corrente de referncia I*dc. A diferena entre esses sinais
aplicada a um controlador de corrente (RIL(s)). O sinal de sada deste controlador
multiplicado por uma amostra da corrente de entrada Isr resultando em um sinal senoidal de
amplitude determinada. O sinal anterior somado uma amostra da tenso harmnica Vhr
produzindo a tenso de referncia Vr para o filtro ativo.

23
CSI
Isr

Idc

Li

Ca

Is

Vca

V1

Vhr

Vh

Vhr

Isr

PWM

I*dc
RV(s)

Vr
RIL(s)

Fig. 2.15 - Estratgia de controle do FAS-CSI-I.

A tenso de referncia Vr , ento, comparada tenso do filtro e o sinal de erro

resultante ser aplicado ao controlador de tenso apropriado Rv(s). O sinal de sada deste
controlador usado para produzir os sinais de comando para o inversor. Ele far circular uma
determinada corrente sobre o capacitor Ca produzindo a tenso Vca em oposio de fase e com
mesma amplitude de Vh. Isto evitar que as distores da carga sejam transferidas a fonte.
Li
VSI
Isr

Vdc

Ca

Is

V1

Vca

Vhr

Vh

Isr

Vhr

PWM

V*dc
RV(s)

Vr
RVC(s)

Fig. 2.16 - Estratgia de controle do FAS-VSI-I.

Um aumento da tenso harmnica Vh da carga implica em um aumento da tenso

amostrada Vhr e, conseqentemente, da tenso de referncia Vr. Esta situao resulta num sinal

24
de erro maior que aps passar pelo controlador Rv(s) faz com que o inversor seja comandado
a compensar a tenso harmnica excedente.
Se a tenso harmnica da carga Vh diminuir implica em uma diminuio da tenso
amostrada Vhr. A tenso de referncia Vr diminui. Isto resulta um sinal de erro menor que aps
passar pelo controlador Rv(s) faz com que o inversor seja comandado a reduzir a tenso
harmnica produzida em Ca, adequando-se nova situao da carga.
O filtro ativo srie, com o inversor VSI e sua malha de controle, mostrado na
fig.2.16. A tenso Vdc amostrada e comparada com a tenso de referncia V*dc. A diferena
entre essas tenses aplicada a um controlador de tenso Rvc(s). O sinal de sada deste
controlador multiplicado por uma amostra da corrente de entrada Isr. A estratgia de controle
segue, deste ponto em diante, aquela apresentada para o FAS-CSI-I.
2.4.4 Estratgia de controle do FAS-VSI-V e do FAS-CSI-V
O filtro ativo srie, com um VSI, e respectiva malha de controle so vistos na fig. 2.17.
A tenso Vdc amostrada e comparada com a tenso de referncia V*dc. A diferena entre
essas tenses aplicada a um controlador de tenso (Rvc(s)). O sinal de sada deste controlador
multiplicado por uma amostra da tenso de entrada Vs1r. O resultado desta operao uma
tenso senoidal com uma determinada amplitude.
Li
Vdc

VSI
Ca
Vs1r
V

shr

Io

Vca

Vs1
Vsh

Vs1r

Vshr

PWM

V*dc
RV(s)

Vr
RVC(s)

Fig. 2.17 - Estratgia de controle do FAS-VSI-V.

O sinal senoidal somado uma amostra da tenso harmnica Vshr produzindo a

tenso de referncia Vr para o filtro ativo. A tenso de referncia Vr , ento, comparada

25
tenso do filtro e o sinal de erro resultante ser aplicado ao controlador de tenso apropriado
(Rv(s)). O sinal de sada deste controlador usado para produzir os sinais de comando para o
inversor. Ele far circular uma determinada corrente sobre o capacitor Ca produzindo a tenso
Vca em oposio de fase e com mesma amplitude de Vh. Isto evitar que as distores da fonte
sejam transferidas carga.
Se a tenso Vsh aumentar ela causa um aumento da tenso amostrada Vshr e, por
conseguinte, da tenso de referncia Vr. Esta situao resulta em um sinal de erro maior que
aps passar pelo controlador Rv(s) determina que o inversor a altere a tenso harmnica em
Ca evitando que esse distrbio seja transferido carga.
Se a tenso harmnica da fonte diminuir ocorre o decrscimo de Vsh e resulta na
diminuio da tenso amostrada Vshr. A tenso de referncia Vr diminui. Isto produz um sinal
de erro menor que aps passar pelo controlador Rv(s) determina que o inversor reduza a tenso
harmnica produzida em Ca, adequando-se nova situao da fonte.

CSI

Idc

Li

Ca
Vs1r
Vshr

Io

Vca

Vs1
Vsh

Vs1r

Vshr

PWM

I*dc
RV(s)

Vr
RIL(s)

Fig. 2.18 - Estratgia de controle do FAS-CSI-V.

O filtro ativo srie, com o CSI e sua malha de controle, visto na fig. 2.18. A corrente
Idc amostrada e comparada com corrente de referncia I*dc. A diferena entre estes sinais
entregue a um controlador de RIL(s). O sinal de sada deste controlador multiplicado por uma
amostra da tenso de entradaVs1r produzindo em conseqncia um sinal senoidal com
determinada amplitude. A partir desta fase, a estratgia segue como aquela do FAS-VSI-V.

26
2.5 CONCLUSO
O captulo II iniciou com a apresentao da noo de ponto de conexo comum. Em
seguida apresentou-se a famlia de filtros ativos paralelos. A estes, seguiu-se a apresentao
da famlia de filtros ativos srie. As estruturas de filtragem apresentadas foram obtidas pela
permutao de suas fontes e cargas, bem como pela aplicao do princpio da dualidade.
Estabeleceu-se, para cada estrutura de filtragem, uma estratgia de controle.

CAPTULO III
SIMULAO DE FILTROS ATIVOS
3.1 INTRODUO
A estratgia de controle de um filtro ativo um aspecto importante e pode ser dividida
em trs estgios. Estes estgios so: o condicionamento dos sinais, a derivao dos sinais de
compensao e a gerao dos sinais de comando para os interruptores do filtro ativo. Para o
estudo qualitativo, via simulao, somente os dois ltimos itens sero discutidos a seguir e
estaro baseados em tcnicas de compensao, no domnio do tempo, do tipo proporcionalintegral (P-I) e gerao de sinais por modulao de largura de pulsos (PWM).
3.2 FILTROS ATIVOS PARALELOS - ESTRATGIA DE CONTROLE
3.2.1 Controle da corrente por valores mdios instantneos
O procedimento de controle efetuado monitorando-se a corrente de carga (fig. 3.1a).
Dessa corrente extrada a parcela de corrente ihr que contm as harmnicas a serem
compensadas. No barramento CC do inversor deve ser mantido constante um valor mdio de
tenso Vd e as perdas do inversor e do capacitor devem ser repostas.
vab(t)

is
+Vd

io
+

La

ia

vs

extrair
ihr

t
-Vd

ihr

(b)

T/2
T

VSI

Vd

ihr
vsr

ia

V*d
Ria(s)

ir

PWM

La
+

Rvc(s)
(a)

S1

S3

D1 S2

D2

D3 S4

D4

Vd
Cd

vs
(c)

Fig. 3.1 - Diagrama de blocos do controle por valores mdios instantneos (a); nveis da tenso
vab(t) (b); circuito do inversor conectado fonte vs(t) (c).

28
A seguir, a tenso Vd subtrada da tenso de referncia V*d e o sinal resultante dessa
operao aplicado ao controlador Rvc(s). O sinal de sada deste compensador multiplica um
sinal senoidal, em fase e proporcional tenso de entrada obtido da amostragem dessa tenso.
O resultado desta operao a referncia de corrente senoidal a ser processada pelo filtro para
fazer a manuteno da tenso Vd. A referncia de corrente senoidal somada corrente ihr
resulta na corrente de referncia ir para o filtro ativo. A corrente do filtro ia amostrada e
comparada corrente de referncia ir e o resultado dessa comparao enviado ao controlador
de corrente. Seu sinal de sada comparado a um sinal triangular, cujo resultado a produo
dos sinais de comando para os interruptores do conversor. A freqncia, na qual os
interruptores so comandados, fixa e determinada pela freqncia de um sinal triangular.
A freqncia de comutao constante, no entanto a ondulao de corrente no indutor
La varivel e a determinao de seus valores, mximos e mnimos, necessria. A ondulao
da corrente assume diferentes formatos de acordo com o nmero de nveis, disponveis, da
tenso vab. Esses nveis esto ilustrados na fig. 3.1b. A funo de transferncia da malha de
corrente, Gi(s) =Ia(s)/D(s), isto , a variao da corrente ia em funo da variao da razo
cclica D, modifica-se em conformidade com o nmero de nveis da tenso vab. Logo, a
determinao desses parmetros importante para escolher e dimensionar adequadamente o
controlador desse sistema de filtragem. O equacionamento descrito no item a seguir foi
apresentado em [6] e retomado, neste trabalho, em virtude das arquiteturas de filtros ativos
paralelos apresentadas. Ele ser, tambm, estendido famlia de filtros ativos srie.
3.2.1.1 Modulao com dois nveis de tenso
A.1 Ondulao de corrente
Na operao com dois nveis, a tenso vab(t) varia entre -Vd e +Vd conforme se
constata na fig. 3.2. Nela, observando-se o formato da tenso vab(t) calcula-se o seu valor
mdio em um perodo de comutao Ts = 1/fs com a expresso (3.1).
1
Vabmed (t)

TS

DT s

(1 D)T s

Vd dt 

Resolvendo-se a integral, resulta (3.2).

P
0

Vd dt

(3.1)

29
Vabmed (t)
Vd 2 D 1

(3.2)

Estabelece-se que, durante um intervalo de comutao Ts, a tenso contnua do

barramento CC permanece constante e com um valor mdio igual a Vd. A razo cclica D est
associada aos interruptores S1 e S4 e seu complemento (1-D) aos interruptores S2 e S3. Ela
pode ser expressa como a relao tc/Ts, isto , a diviso entre o tempo de conduo tc, dos
interruptores S1 e S4, pelo intervalo de comutao Ts.
S1,S4
t

Ts

S2,S3

vab(t)

+Vd

vabmed(t)

-Vd
Vd-vs(t)

vLa(t)
-Vd-vs(t)

t
D Ts

(1-D) Ts

Fig. 3.2 - Formas de onda no inversor: sinais de comando de S1, S2, S3, S4, tenses vab(t) e vLa(t).

A tenso vab(t) uma forma de onda em alta freqncia composta por uma portadora
e seu sinal modulante. O filtro no deve processar potncia ativa - exceto a parcela para
reposio das perdas - e portanto supe-se que a tenso vab(t) possua uma componente
fundamental de mesma freqncia, amplitude e em fase com a tenso da rede vs(t). A tenso
vab(t), para um perodo da freqncia da rede = 2f, expressa por (3.3).
Vab1 (t)
Vabp sen ( t)

(3.3)

Se a freqncia fs, de operao do conversor, for muito maior do que a freqncia f da

rede, admite-se que, em um intervalo de comutao Ts, a tenso Vabmed(t) = Vab1(t). Assim,
substituindo-se (3.3) em (3.2) obtm-se a equao (3.4).
Vabp sen ( t)
Vd

2 D (t) 1

(3.4)

30
Explicitando-se a razo cclica D(t) na expresso (3.4) encontra-se a funo de
modulao apresentada por (3.5). Admitindo-se a existncia de pequenas diferenas no valor
do sinal analisado, entre perodos subseqentes de comutao, estende-se esta expresso para
um ciclo da freqncia do sinal da rede e, portanto, ela define a razo cclica em 60 Hz.
D (t)
0,5  0,5

Vabp sen ( t)

(3.5)

Vd

A corrente do indutor La caracterizada por uma forma de onda senoidal constituda

de uma componente de baixa freqncia (igual da rede) e de outra de alta freqncia
(freqncia de comutao). O valor do indutor ser calculado levando-se em conta a mxima
variao de corrente. Assim, quando os interruptores S1 e S4, mostrados na fig. 3.1c, estiverem
em conduo escreve-se a expresso (3.6).
Vd Vsp sen ( t)
La

d i a (t)

(3.6)

dt

Para um perodo de comutao Ts a expresso anterior rescrita como em (3.7).

Vd Vsp sen ( t)
L a

ia (t)

(3.7)

t
D Ts

(3.8)

Substituindo-se as equaes (3.8) e (3.5) em (3.7) resulta a expresso (3.9) para o

comportamento da ondulao de corrente no indutor.

i a (t)

Ts
La

0,5  0,5

Vabp
Vd

sen ( t)

Vd Vsp sen ( t)

(3.9)

Parametrizando-se a equao (3.9) obtm-se a expresso (3.10).

i a (t)

La i a (t)
Vd Ts

0,5 0,5

Vsp
Vd

sen ( t)  0,5

Vabp
Vd

sen ( t) 0,5

Vsp Vabp
Vd

sen ( t)2 (3.10)

31
Admitindo-se que Vabp = Vsp define-se o ndice de modulao Mi, dado por (3.11), e
substituindo-o em (3.10) encontra-se (3.12).
Mi

i a (t)

La i a (t)
Vd T s

Vsp

(3.11)

Vd

0,5 0,5 ( Mi sen ( t))2

para

( 0  t  2 )

(3.12)

O aspecto grfico da ondulao de corrente, expresso (3.12), ilustrado na fig. 3.3.

Nela constata-se que, para o controle por valores mdios instantneos, o valor mximo da
ondulao de corrente ocorre em 0, e 2, e igual a 0,5. O valor mnimo da ondulao de
corrente ocorre em /2 e em 3/2, e depende do ndice de modulao conforme visto na fig.
3.3.
0,6
0,1
0,3

0,4

0,5
ia(t)

0,7

0,2

Mi=0,9
0

/3

2/3

4/3

5/3

Fig. 3.3 - Variao da ondulao da corrente no indutor La.

Logo, no clculo do valor do indutor retoma-se a equao (3.12) considerando-se seu

valor mximo. Reescreve-se a equao anterior na forma apresentada por (3.13).

La

Vd
2 iamax f s

(3.13)

A.2 Funo de transferncia da malha de corrente

No item precedente verificou-se que o valor mdio da tenso vab(t), em um perodo de
comutao, dado por (3.2) e representando-se o conversor, por seus valores mdios, na
freqncia de comutao, conectado fonte vs(t) atravs do indutor La, obtm-se o modelo de
grandes sinais mostrado pela fig. 3.4.

32
ia
La
Vs

Vd (2D 1)

Fig. 3.4 - Modelo de grandes sinais do inversor e fonte vs(t) (vab(t) com 2 nveis de tenso).

Do circuito, da fig. 3.4, pode-se escrever (3.14).

Vs  L a

d ia (t)
dt

Vd 2 D 1

(3.14)

Reorganizando (3.14) obtm-se (3.15).

d i a (t)
dt

Vd 2 D 1 V s

La

(3.15)

A funo de transferncia da corrente ia(t) em relao variao da razo cclica D,

pode ser obtida com uma perturbao incremental, de magnitude igual a D, na razo cclica
D. Assim, para as variaes incrementais D em (3.15) resulta (3.16).
d i a (t)
dt

d ia (t)
dt

Vd 2 ( D  D ) 1 Vs
La

(3.16)

Comparando-se (3.16) com (3.15) obtm-se a equao (3.17)

d ia (t) 2 Vd D

dt
La

(3.17)

Na equao (3.17) aplicando-se a transformada de Laplace resulta a equao (3.18).

Gi (s)

Ia (s)
D (s)

2 Vd
s La

(3.18)

Para esta funo de transferncia ser usado o controlador analgico, usado em [6],
cujo circuito mostrado na fig. 3.5. Neste circuito, os sinais Veref e Ve so designados,
respectivamente, ao sinal de referncia da corrente (ir) e ao sinal da corrente controlada (ia) -

33
(ver fig.3.1a). Vm seu sinal de sada, ou seja, a tenso de controle a ser comparada com a
portadora triangular para gerar o sinal PWM.
R3

R2

Ve

C2

+
-

Veref

C1

Vm

R1

Fig. 3.5 - Diagrama eltrico do compensador de corrente.

A funo de transferncia do compensador de corrente (fig. 3. 5) dada pela expresso

(3.19).
Hi(s)

Vm
Ve

1  s R3 C1

(s)

s R2 C1  C2

1  s R3

C1 C2

(3.19)

C1  C2

A funo de transferncia de lao aberto, do sistema (conversor + compensador),

expressa por (3.20), onde: Kis o ganho com que a corrente harmnica amostrada, e VTpp
valor de pico a pico do sinal triangular.
FTLAi (s)

K is
VT

Gi (s) Hi (s)

(3.20)

pp

O filtro ativo paralelo para funcionar adequadamente necessita, no barramento CC do

inversor, de uma tenso mdia constante e com um valor superior ao valor de pico da tenso
da rede. Portanto, a tenso do barramento CC requer um controlador. Este aspecto no foi
abordado neste procedimento - ele foi contemplado em [6]. Dessa forma, com o objetivo de
simplificar as simulaes das arquiteturas de filtragem, uma fonte de tenso contnua ser
conectada ao barramento CC do inversor.
3.2.2 Exemplo de projeto - filtro ativo paralelo
Ser apresentado, nesta seo, o procedimento de projeto dos elementos e do
compensador, para o filtro ativo paralelo, com controle da corrente por valores mdios
instantneos a dois nveis de tenso. O filtro projetado para compensar cargas de at 1250

34
W. Supondo-se que o filtro ativo paralelo e carga no linear drenem uma corrente da fonte de
alimentao, a princpio, senoidal e em fase com a tenso da rede, o seu valor de pico poder
ser calculado como se segue.
Isp

2 Po
Vsp

21250

8,04 A
311

3.2.2.1 Controle por valores mdios instantneos

Sejam as seguintes especificaes:
Vsp = 311 V, frede = f = 60 Hz
Vd = 400 V, fs = 30 kHz
iamax = 45 % Isp
O ndice de modulao Mi calculado de acordo com a expresso abaixo.
Mi

Vsp
Vd

311

0,7775
400

A ondulao de corrente determinada em funo da corrente de pico da rede. O seu

valor ser dado por:
iamax = 45 % Isp = 0,45 x 8,04 = 3,62 A
O ganho Kis com que a corrente harmnica ser amostrada igual a 0,30. Como
referncia de corrente, na simulao, utilizou-se uma fonte de corrente senoidal em paralelo
com o resistor R1. Assim, estabelecido que o valor mximo da corrente harmnica 15,57 A
calcula-se a amplitude da fonte de corrente.
Isref R1 = Ish Kis = 15,57 x 0,30 = 4,671
Adotando-se R1 com o seguinte valor: R1 = 10 k
Isref = 467,1 A
O valor de pico a pico do sinal portador triangular : VTpp = 10 V
A.1 Dois nveis de tenso
A indutncia La calculada de acordo com a expresso (3.13).

35
La

Vd
2 i amax fs

400

1,84 mH
23,6230000

A funo de transferncia Gi(s) calculada de acordo com a equao (3.18).

Gi (s)

Ia (s)

D (s)

2 Vd
s La

2400

s 1,8410 3

434,8103
s

O zero do compensador de corrente ser posicionado na freqncia fz1, vinte e cinco

vezes menor do que a freqncia de comutao. Logo, tem-se:
fzi
1200 Hz

1
2 R3 C1

Escolhendo-se R3 = 50 x 103 obtm-se o valor da capacitncia C1.

C1

1
3

120025010

2,6510 9 F

O plo do compensador de corrente ser posicionado numa freqncia vinte e cinco

vezes maior que a freqncia do zero.
f p
30000

C1  C2
2 R3 C1 C2
2,6510 9

C2

3000025010 2,6510 1
R2
10103

110,810 12 F

A funo de transferncia do compensador dada por Hi(s):

Hi (s)

1  s 0,132510 3
s 27,610 6 1  s 5,3210 6

A funo de transferncia de lao aberto apresentada a seguir:

36
FTLAi (s)

Kis
VTpp

Gi (s) Hi (s)
0,03

434,8103
1  s 0,132510 3

s
s 27,610 6 1  s 5,3210 6

Na fig.3.6 so apresentados os diagramas de Bode, de mdulo e de fase, de Gi(s), Hi(s)

e FTLAi(s). A freqncia de cruzamento de ganho de aproximadamente 10 kHz e a margem
de fase de 67,5.

50

FTLA i( f )
dB

50
H i( f )

dB

0
G i( f )

[graus]
100

arg H i( f )

arg G i( f )

dB

arg FTLA i( f )

150
50

100

1 10

4
1 10
f [Hz]

1 10

6
1 10

(a)

200
100

3
1 10

4
1 10
f [Hz]

5
1 10

1 10

(b)

Fig. 3.6 -Diagrama de Bode: mdulo (a) e fase (b), de Gi(s), Hi(s) e FTLAi(s).

3.3 SIMULAO DAS TOPOLOGIAS DE FILTROS ATIVOS PARALELOS

Nesta seo so apresentados os resultados de simulao das quatro topologias de
filtragem ativa paralela. Admite-se que o filtro ativo e a carga constituam uma carga nica de,
aproximadamente, 1250 W para a fonte de alimentao. Do exemplo de projeto retiraram-se
os dados para os circuitos a serem simulados. O programa de simulao utilizado o PSpice
[29].
3.3.1 Simulao da topologia FAP-VSI-V
Na Fig. 3.7, tem-se o circuito do filtro ativo paralelo simulado, com controle da
corrente por valores mdios instantneos. Com este tipo de inversor, inversor em ponte
completa, possvel obter uma tenso vab, dependendo da modulao utilizada, com dois ou
trs nveis. A tenso mxima sobre os interruptores igual a Vd. No lado do barramento CC
do inversor, o capacitor foi substitudo por uma fonte de tenso Vd com amplitude superior ao
valor de pico da tenso de entrada. A modulao empregada proporciona no lado CA do
inversor dois nveis de tenso.

37
Nesta tcnica, os interruptores S1 e S4 so comandados de forma complementar em
relao S2 e S3. A fonte de corrente ih, representando as correntes harmnicas da carga,
composta da soma de vrias fontes de correntes harmnicas (3, 5, 7 , ... harmnicas).
Is
I1
V1

Ih

v+
v+

If
Iref

R1
-

s1

v-

D3

D1

Lv

s3
D2

D4

C2

R2

K.If

v+

Rp2

v-

s1
s2
s3
s4

R4
Vt

C1

R3

Vdc

Rp1

s4

s2

Fig. 3.7 - Circuito simulado do FAP-VSI-V.

Na Fig. 3.8, em (a) so apresentadas a tenso de entrada vs, a corrente fornecida pela
fonte is e corrente total drenada pela carga iT. Nota-se que is, quando comparada corrente
total solicitada pela carga, est praticamente isenta de suas harmnicas. Na parte (b), so vistas
a corrente do filtro ia e a parcela harmnica da corrente da carga ih. O filtro processa a corrente
harmnica da carga.

20

Vs/20

20A
T

Ih

Is

0A

If

-20

0s

4ms

8ms

12ms

16ms

20ms

(a)

-20A
0s

4ms

8ms

12ms

16ms

20ms

(b)

Fig. 3.8 - Tenso de entrada vs, corrente de entrada is e corrente da carga iT (a); corrente
harmnica ih e corrente do filtro ia (b).

3.3.2 Simulao da topologia FAP-CSI-V

O circuito usado para a simulao do filtro ativo com um inversor de corrente
apresentado na fig. 3.9. Da mesma forma, como no item precedente, a modulao utilizada
permite dois nveis de corrente no lado CA do inversor. No lado CA foi utilizado um filtro LC
para reduzir o efeito da freqncia de comutao dos interruptores. Na simulao, o indutor

38
Lf substitudo por uma fonte de corrente.
Is

I1

Ih

v+

V1

v+

+
R1

Iref

If

s3

s1

Lf

v-

C2

R2
D3

D1

v+

Rp2

v-

s1
s2
s3
s4

R4

K.If
R3

Rp1

Vt

C1

s4

s2

D4

D2

Fig. 3.9 - Circuito simulado do FAP-CSI-V.

Nas curvas da fig. 3.10a, tem-se a tenso de entrada vs, a corrente fornecida pela fonte
is e corrente total drenada pela carga iT. A corrente da fonte is apresenta um contedo
harmnico reduzido quando comparado quele contido na corrente total da carga. Na
fig.3.10b, observa-se a parcela harmnica da corrente de carga ih e a corrente fornecida pelo
filtro ativo ia, as quais so praticamente iguais.
20

20A
Vs/20

If

Ih
Is

0A

I
-20

0s

4ms

8ms

12ms

16ms

20ms

(a)

-20A
0s

4ms

8ms

12ms

16ms

20ms

(b)

Fig. 3.10 - Tenso de entrada vs, corrente de entrada is e corrente da carga iT (a); corrente
harmnica ih e corrente do filtro ia (b).

Para as duas estruturas apresentadas, FAP-VSI-V e FAP-CSI-V, confirmou-se a

expectativa de que o filtro impediria a circulao, pela fonte de alimentao vs, das correntes
harmnicas da carga. De acordo com o equacionamento, previamente apresentado, no se fez
anlise algbrica para um filtro ativo que utilize um inversor de corrente (CSI). Neste
procedimento de simulao, para a estrutura da fig. 3.9, usou-se o compensador projetado para
o filtro ativo com o inversor de tenso (VSI).

39
3.3.3 Simulao da topologia FAP-VSI-I
O circuito simulado do filtro ativo, com inversor VSI e com entrada em corrente,
apresentado na fig.3.11. A fonte de alimentao composta pelas fontes de corrente. O filtro
deve eliminar as correntes harmnicas ih.
Is

Io

v+
Vo
I1

If

Ih

Iref

R1

Lf

s1

D3
s3

D2

D4

v-

C2

R2

K.If

Rp1

Rp2

v-

s1
s2
s3
s4

R4
Vt

C1

R3

Vdc

v+

+
-

D1

v+

s4

s2

Fig. 3.11 - Circuito simulado do FAP-VSI-I.

A fig. 3.12a mostra a tenso de sada vo, a corrente fornecida a essa fonte io e a corrente
total fornecida pela fonte de alimentao iT. A corrente fornecida carga est isenta da parcela
de correntes harmnicas ih.
20

I
Vo/20

20A
T

If
Ih
Io

-20

0s

0A

4ms

8ms

12ms

16ms

(a)

20ms

-20A
0s

4ms

8ms

12ms

16ms

20ms

(b)

Fig. 3.12 - Tenso de sada vo, corrente da fonte iT, corrente de carga io (a); corrente harmnica de
entrada ih e do filtro ia (b).

Na fig. 3.12b, a corrente do filtro ia e a corrente harmnica da fonte ih so apresentadas.

A corrente do filtro est em oposio de fase corrente harmnica e, portanto, essa corrente
no circular pela carga.
3.3.4 Simulao da topologia FAP-CSI-I
O circuito simulado do filtro ativo, com o inversor CSI e com entrada em corrente,
apresentado na fig. 3.13. A fonte de alimentao constituda pelas fontes de corrente. O filtro
deve eliminar as correntes harmnicas ih. No inversor, no lado CA, usado um filtro LC para
minimizar os efeitos da freqncia de operao dos interruptores. Para simplificar os

40
diagramas dos circuitos eltricos, nas duas estruturas que usam o inversor de corrente, o filtro
LC no apresentado. Alm disso, o indutor Lf, quando da simulao foi substitudo por uma
fonte de corrente.

Is

Io

v+
Vo

I1

If

Ih

v+

+
Iref

R1
-

v-

s3

s1
D1

D3
Lf

s2

C2

R2

K.If

v+

Rp2

v-

s1
s2
s3
s4

R4
Vt

C1

R3

Rp1

s4
D2

D4

Fig. 3.13 - Circuito simulado do FAP-CSI-I.

Na fig. 3.14 so apresentados os resultados dessa simulao. Em (a), tem-se a tenso

de sada vo, a corrente proporcionada carga io e a corrente total fornecida pela fonte de
alimentao iT. A corrente io tem um aspecto senoidal com um contedo harmnico bem
inferior corrente total iT.
20

20A
I

Vo/20

If

Ih

Io

-20

0s

0A

4ms

8ms

12ms

(a)

16ms

20ms

-20A
0s

4ms

8ms

12ms

16ms

20ms

(b)

Fig. 3.14 - Tenso de sada vo, corrente da fonte iT, corrente de carga io (a); corrente harmnica de
entrada ih e do filtro ia (b). .

Em (b) observa-se a corrente harmnica ih, produzida pela fonte, e a corrente

processada pelo filtro ia. A corrente do filtro encontra-se em oposio de fase e com uma
amplitude prxima da corrente harmnica. Logo, a ao do filtro impede a circulao da
corrente harmnica pela carga. Observa-se que para esta arquitetura de filtragem o
compensador usado aquele projetado para o filtro ativo com um inversor de tenso.

41
3.4 FILTROS ATIVOS SRIE - ESTRATGIA DE CONTROLE DA TENSO
3.4.1 Controle da tenso por valores mdios instantneos
Na simulao do filtros ativos srie usa-se o controle da tenso por valores mdios
instantneos. O controle do filtro ativo srie (fig. 3.15) efetuado monitorando-se a tenso de
entrada. Dessa tenso, atravs da funo E(s), dois sinais so obtidos: a sua componente
fundamental vs1(t) e o sinal vhr(t), que contm as harmnicas a serem compensadas.
Ca

is

io

ia

vs

La

vs
E(s)

Vd

vhr
VSI
vca

vs1

Cd
V*d

H2(s)

vr

PWM

H1(s)

Fig. 3.15 - Diagrama de blocos do controle da tenso por valores mdios instantneos.

No barramento CC do inversor necessrio manter constante um valor mdio de

tenso (Vd) e, portanto, deve-se compensar as perdas do inversor e do capacitor Cd. A tenso
vd(t) controlada, e o sinal de sada de seu controlador H1(s) multiplica um sinal senoidal
(vs1), em fase e proporcional componente fundamental da tenso de entrada. Isto resulta em
um sinal senoidal, o qual responsvel pela compensao das perdas mencionadas.
Ele ser adicionado ao sinal vhr(t) que encerra as informaes de contedo harmnico
da tenso de entrada. Esta operao produz a referncia de tenso, isto , o sinal vr a ser
produzido em Ca. Este sinal e aquele amostrado no capacitor Ca so comparados e fornecidos
ao compensador H2(s), o qual atua sobre o inversor fechando, portanto, a malha de controle.
O sinal de sada de H2(s) comparado a uma forma de onda triangular produzindo,
conseqentemente, os sinais de comando para os interruptores do inversor.
3.4.1.1 Modulao a dois nveis de tenso
A fig. 3.16a reapresenta o filtro ativo srie sendo utilizado entre uma fonte de tenso,
contendo a fundamental e um determinado contedo harmnico, e uma carga representada por

42
uma fonte de corrente. O procedimento analtico, usado na seo 3.2.1, estendido, com os
ajustes necessrios, a esta situao permitindo extrair as informaes essenciais para a
topologia do filtro ativo srie.
Em operao os interruptores do inversor so comandados de forma complementar. No
intervalo (D Ts) os interruptores S1 e S4 sero ligados e S2 e S3 desligados. No intervalo (1D)Ts esta situao se inverte. Isto caracteriza uma modulao a dois nveis da tenso entre os
terminais a e b. Esta tenso, a tenso sobre o indutor La e os sinais de comando para os
interruptores, usados na anlise terica do filtro, so mostrados na fig. 3.16b.

ia

is

vs

La

ica
vca

S1

S3

D1 S2

D2

D3 S4

D4

Ca

S1,S4
Vd
Cd

S2,S3

Ts

t
+Vd

vab(t)
vabmed(t)

io

(a)
f(t)=vs(t)

Vq

10

15

-Vq

Vd-vca(t)

vLa(t)

v1(t)
0

-Vd

Vp

20
t[ms]

-Vd-vca(t)

t
D Ts

(1-D) Ts

-Vp
(c)

(b)

Fig. 3.16 - Diagrama do filtro ativo srie (a); tenses no inversor (b); tenso de entrada (c).

A tenso vo(t) sobre a carga deve ser senoidal. Por outro lado, questiona-se que aspecto
teria a tenso de entrada vs(t)? Como represent-la? Constata-se, na literatura especfica, a
representao ou a descrio analtica, por exemplo, das correntes de cargas no lineares [30],
entretanto raro constatar situao anloga para as tenses no puramente senoidais. Dessa
forma, adota-se para a tenso de entrada vs(t) a forma de onda quadrada f(t) apresentada na fig.
3.16c ficando estabelecido que vs(t) = f(t). O sinal vs(t) tem amplitude mxima Vq, perodo T
= 1/60 s, e = 2/T e expresso por (3.21).
vs ( t )

4 Vq

sen ( t ) 

4 Vq
4 Vq
sen (3 t) 
sen (5 t)  . . .
3
5

Ou ainda se escreve (3.22) para vs(t).

(3.21)

43

vs ( t )

4 Vq

sen ( t ) 

4 Vq

n
2

1
sen ( 2 n 1 ) t
2n 1

(3.22)

Fazendo-se (4/) Vq = Vp, reescreve-se vs(t) como em (3.23).

vs ( t )
Vp sen ( t )  Vp M
m

n
2

1
sen ( 2 n 1 ) t
v1 ( t )  vh ( t )
2n 1

(3.23)

A tenso vs(t) constituda de uma componente fundamental v1(t) e de uma parcela

vh(t) contendo as suas inmeras harmnicas. Para = 260=377 rad/s, Vq=1,0 e m=10, os
sinais vs(t), v1(t) e vh(t) so ilustrados na fig. 3.17.
1,5

v1(t)

1,0

vs(t)

0,5

vh(t)

-0,5

-1,0

-1,5

60

120

180

240

300

360

t [graus]

Fig. 3.17 - Tenso de entrada vs(t) e suas componentes.

No grfico da fig. 3.17 verifica-se que a amplitude mxima de v1(t) Vp=(4Vq)/ e ao

considerarmos um nmero elevado de componentes harmnicas, isto , para m>10, a funo
vh(t) ter o seguinte valor mximo: vhmax(t) = Vq. A tenso vh(t) a componente de vs(t) que
deve ser anulada pelo filtro ativo para que a carga fique submetida a uma tenso senoidal sem
distores.
A.1 A razo cclica D e a ondulao de corrente ia
No capacitor Ca deve ser produzida a tenso necessria para anular o contedo
harmnico de vs(t). Portanto, considera-se que a tenso vca(t), sobre o capacitor Ca, contendo

44
as v harmnicas a serem filtradas dada por (3.24).
vca ( t )

4 Vq

1
sen ( 2 u 1 ) c t
2u 1

u
2

(3.24)

Entre os terminais a e b existe uma forma de onda em alta freqncia, composta por
um sinal portador e seu sinal modulante, ou seja, a tenso vab(t). Esta tenso similar tenso
vca(t) e constitui-se, tambm, de m harmnicas. Dessa forma, a tenso vab(t) expressa por
(3.25).
vab ( t )

4 Vq

1
sen ( 2 n 1 ) a t
2n 1

n
2

(3.25)

Supondo que a freqncia de comutao fs muito maior do que a freqncia da

componente harmnica de mais alta ordem, contemplada em (3.25), admite-se que o valor
mdio de Vabmed(t), para um perodo Ts, igual a vab(t). Combinando-se a expresso (3.2) com
a expresso (3.25), resulta em (3.26), que representa a razo cclica D(t).
D ( t )
0,5 1 

4 Vq

Vd

n
2

1
sen ( 2 n 1 ) a t
2n 1

(3.26)

O comportamento da razo cclica D(t) apresentado na fig. 3.18, para dois valores
de m, isto , m=4 e m=10, e com as condies apresentadas a seguir:
a=377 rad/s

Vq=1,0

Vd=1,0

1,0
m = 10
m=4
0,75

D(t) 0,5

0,25

60

120

180
240
t [graus]

300

Fig. 3.18 - Variao da razo cclica D(t).

360

45
Das curvas, apresentadas na fig. 3.18, nota-se que para Vq=Vd medida que maior
nmero de componentes harmnicas so consideradas, a excurso de D(t) tende, em algumas
regies, aos valores limites 1,0 e 0. Um aspecto importante apreendido dessa observao. A
tenso do barramento CC do inversor deve possuir, sempre, uma amplitude igual ou superior
ao valor mximo da tenso a ser produzida em Ca. Dessa forma, define-se o ndice de
modulao de tenso Mv, expresso em (3.27).
Vq

Mv

(3.27)

Vd

Durante o intervalo de conduo de S1 e S4, do circuito da fig. 3.16a, obtm-se a

expresso (3.28).
La

d ia (t)
dt

Vd vca (t)

(3.28)

Em um intervalo de comutao Ts, reescreve-se a expresso anterior resultando (3.29).

La

i a (t)
t

Vd vca (t)

(3.29)

As expresses (3.8), (3.26) e (3.24) so substitudas em (3.29) resultando a expresso

(3.30), deduzida no Apndice A. Esta ltima representa a variao paramtrica da ondulao
da corrente no indutor La do filtro ativo srie.

i a (t)

La i a (t)
Vd Ts

0,5 2
M
v

M n sen ( n a t )

M u sen ( u c t )

n
2

u
2

(3.30)

onde:
Mv

Vq
Vd

1
2n 1

n
( 2 n 1 )

1
2u 1

u
( 2 u 1 )

A fig. 3.19 mostra a variao da ondulao da corrente do indutor, parametrizada, em

46
um perodo da freqncia da rede para dois nveis da tenso vab(t). Este grfico foi gerado,
considerando-se da 3 at 19 harmnica, para dois valores de Mv. A variao de Mv modifica
as curvas reduzindo a faixa de variao da ondulao parametrizada.
0,6

Mv = 0,74

0,5
0,4
0,3
ia(t)
0,2

Mv = 1,0

0,1
0

60

120

180
t[graus]

240

300

360

Fig. 3.19 - Variao da ondulao da corrente do indutor La.

Observa-se que o valor mximo desta ondulao, ou seja da expresso (3.30), igual
a 0,5. Logo, em funo desse dado, o valor de La pode ser determinado por (3.31).
La

0,5 Vd

(3.31)

f s iamax

A.2 Determinao da funo de transferncia Vca(s)/D(s)

Considerando-se o circuito do conversor, por seus valores mdios, na freqncia de
comutao, seu modelo de grandes sinais pode ser visto na fig. 3.20. O valor mdio da tenso
vab(t), para dois nveis de tenso, dado por (3.2).
is

ia

La

ica

vs

vca
Zo

Vd (2D 1)
+

Ca
io

Fig. 3.20 - Modelo de grandes sinais do inversor para vab(t) com dois nveis de tenso.

Supondo uma operao contnua do circuito mostrado na fig. 3.20 extraem-se as

expresses (3.32), (3.33) e (3.34).

47
d i a (t)
dt

Vd ( 2 D 1 ) vca (t)

(3.32)

La
is (t)
i o (t)

(3.33)

i s (t)
ica (t) i a (t)

(3.34)

A funo de transferncia Vca(s)/D(s) pode se obtida quando se introduz

perturbaes mnimas na razo cclica D, isto , de amplitudes iguais a D. Estabelece-se que
a carga Zo uma carga com caracterstica de fonte de corrente. Por conseqncia, as alteraes
produzidas na corrente ia(t), em virtude da perturbao em D, tero efeitos sobre a corrente
ica(t) que por sua vez modificar vca(t). Logo, as expresses (3.35), (3.36), (3.37) e (3.38) so
estabelecidas.
D
DD

(3.35)

ia (t)
i a (t)  ia (t)

(3.36)

ica (t)
i ca (t)  ica (t)

(3.37)

vca (t)
vca (t)  vca (t)

(3.38)

Substituindo-se (3.35), (3.36) e (3.38) em (3.32) resulta (3.39).

d i a (t)
dt

d ia (t)
dt

Vd ( 2 D 1 ) vca (t)
La

2 Vd D vca (t)
La

(3.39)

Por comparao entre as expresses (3.32) e (3.39) retira-se a expresso (3.40).

d i a (t)
dt

2 Vd D vca (t)
La

Reescreve-se (3.34) como apresentado em (3.41).

(3.40)

48
i a (t)
ica (t) i s (t)

(3.41)

Substituindo-se (3.36) e (3.37) em (3.41) resulta (3.42).

i a (t)  ia (t)
i ca (t) is (t)  i ca (t)

(3.42)

Comparando-se (3.41) e (3.42) determina-se a condio exposta em (3.43).

ia (t)
i ca (t)

(3.43)

A tenso no capacitor Ca dada por (3.44).

vca (t)

1
i (t)
Ca P ca

(3.44)

Aplicando-se (3.37) e (3.38) em (3.44) resulta a expresso (3.45).

vca (t)  vca (t)

1
1
i ca (t) 
i (t)
Ca P
Ca P ca

(3.45)

Observando-se (3.44) e (3.45) conclui-se que a variao da tenso no capacitor Ca ser

dada por (3.46).
vca (t)

1
i (t)
Ca P ca

(3.46)

Aplicando-se Laplace em (3.40), (3.43) e (3.46) obtm-se (3.47), (3.48) e (3.49).

Ia (s)

2 Vd D (s) Vca (s)

s La

Ia (s)
Ica (s)

Vca (s)

Ica (s)
s Ca

(3.47)

(3.48)

(3.49)

Da substituio de (3.47), (3.48) em (3.49) e fazendo-se algumas manipulaes

49
algbricas chega-se a (3.50). Esta ltima representa a funo de transferncia que relaciona a
variao da tenso em Ca em funo das variaes da razo cclica D.
Ga (s)

Vca (s)
D (s)

2 Vd

(3.50)

1  s 2 L a Ca

A.3 Funo de transferncia de tenso Vd(s)/Vca(s)

O valor mdio da tenso de barramento CC do inversor deve ser mantido constante e,
conseqentemente, necessita de um controlador. Para definir esse controlador necessrio, a
princpio, conhecer como se comporta a variao dessa tenso em funo da variao da tenso
sobre o capacitor Ca. Para obter essa funo de transferncia considere os circuitos da fig. 3.21
contendo as etapas de operao do filtro ativo durante o perodo de comutao Ts.
S1

D1 S2

D2

ic

S1

ia

is

La

ica
vca

D3

S3

D4

Cd

io

La

ica

S3

vca

Ca

D2

ic

ia

is
S4

D1 S2

D3

S4

D4

Cd

Ca
io

(a)

(b)

Fig. 3.21 - Etapas de operao do filtro ativo para um perodo de comutao.

No intervalo (DTs) os interruptores S1 e S4 esto ligados e conduzem a corrente que

circula no capacitor Cd e no intervalo ((1-D).Ts), os interruptores S1 e S4 so desligados e a
circulao de corrente se dar atravs dos diodos D2 e D3. O valor mdio da corrente do
capacitor Cd, durante o perodo de comutao Ts, expresso por (3.51).
1
i cmed (t)

Ts

DT s

Ts

ia (t) dt 

i a (t) dt
i a (2 D 1)

(3.51)

DT s

onde o ia o valor de ia(t) para o perodo considerado. A corrente no capacitor Cd tambm

pode ser expressa por (3.52).
i c (t)
Cd

d vd (t)
dt

(3.52)

50
Aplicando-se a transformada de Laplace em (3.51) e (3.52) encontram-se as equaes
(3.53) e (3.54).
Icmed (s)
Ia (s) (2 D 1)

(3.53)

Ic (s)
s Cd Vd (s)

(3.54)

Substituindo-se (3.54) em (3.53) encontra-se (3.55). Esta operao efetuada

admitindo-se sempre uma freqncia elevada de comutao.
Vd (s)

Ia (s) (2 D 1)
s Cd

(3.55)

Retomando-se a equao (3.32) e nela causando uma perturbao mnima em ia(t)

resulta a equao (3.56).
d i a (t)
dt

ia (t)
dt

Vd  Vd ( 2 D 1 ) vca (t)  vca(t)

La

(3.56)

Da comparao entre (3.56) e (3.32) retira-se (3.57).

i a (t)
dt

Vd ( 2 D 1 ) vca(t)
La

(3.57)

Na expresso (3.57) aplicando-se a transformada de Laplace resulta (3.58).

Ia (s)

Vd (s) ( 2 D 1 ) Vca (s)

s La

(3.58)

Causando-se uma perturbao em Vd, a expresso (3.55) reescrita como em (3.59).

Vd (s)  Vd (s)

Ia (s)  Ia (s) (2 D 1)
s Cd

(3.59)

Da expresso (3.59) retira-se a expresso de Vd(s) definida por (3.60).

Vd (s)

Ia (s) (2 D 1)
s Cd

(3.60)

51
Substituindo-se (3.58) em (3.60) produz-se a funo de transferncia procurada,
Vd(s)/Vca(s), expressa por (3.61).
Gd (s)

Vd (s)
Vca (s)

(2D 1)

(3.61)

s La C d  ( 2 D 1 )2

A.4 O capacitor de acoplamento Ca

No filtro ativo srie, a determinao de valores apropriados para os componentes La
e Ca, do filtro LC, um aspecto importante. O valor do indutor La foi definido de acordo com
a variao da ondulao de corrente a que estar sujeito no perodo de comutao.
Para a situao em que o sinal modulante (fig. 3.22a), nos terminais a e b do inversor,
uma tenso senoidal a ser produzida entre os terminais a e b, pode-se definir uma
impedncia ZL que representa a carga e conectada entre esses terminais. Com esta
configurao analisa-se os efeitos [31] dos valores de La e Ca, sobre as componentes
fundamentais da corrente e da tenso na carga e, em conseqncia, obtm-se a sinalizao para
um ajuste apropriado dos valores de La e Ca.
ia

La

ica
ZL

ia

ica

vca

VSI

Ca

La

La

5 harm.

vca
Ca

b
(a)

N-sima
harm.

b
(b)

3 harm.

Fig. 3.22 - Circuito equivalente usado para a determinao da corrente eficaz de Ca.

Mas para essa estrutura de filtragem ativa srie, a tenso vab(t) (fig. 3.22b), excludo
o sinal modulador, constituda de vrias harmnicas. E este sinal deve ser visvel sobre o
capacitor Ca para que a ao do filtro seja eficiente. Dessa forma, considerar-se- somente o
filtro LC - remove-se a impedncia ZL.
Arbitra-se um valor para Ca, definindo-se uma freqncia de ressonncia ou de corte,
para o filtro LC, superior freqncia da harmnica de mais alta ordem a ser reduzida ou
eliminada. Por outro lado, esta freqncia de corte deve ser pelo menos 4 vezes menor do que
a freqncia de comutao fs. De acordo com o exposto nos pargrafos anteriores determinase, assim, o filtro LC. Entretanto possvel acrescentar um outro parmetro determinao

52
do capacitor Ca. A corrente eficaz icae(t), a que se submeter ao produzir a tenso harmnica
vcae(t) em seus terminais.
Sabe-se que a queda de tenso no capacitor Ca dada por (3.62).
vcae (t)
Xca icae (t)

(3.62)

eq

Nota-se que a tenso vcae(t) (fig. 3.22b) composta das harmnicas mpares (3, 5, 7,
. . . ) e dessa forma escreve-se (3.63)

vcae (t)

4 Vq
1
Vq
sen ( t)
2 P

dt 

Vq

4 Vq

sen ( t)

dt

(3.63)

Resolvendo-se a integral apresentada em (3.63) encontra-se o valor eficaz de vcae(t)

dado por (3.64).
vcae (t)

Vq

2 8

(3.64)

O capacitor Ca, quando submetido as fontes de tenses harmnicas (fig. 3.22b),

apresenta a reatncia Xcaeq expressa por (3.65).
M
m

Xcaeq

n
2

1
2n 1

( m 1 ) 1 C a

(3.65)
2

Na equao (3.65) tem-se: n = (2, 3, 4, ...,m), (m-1) o nmero de harmnicas contidas

na tenso vca(t) e 1 a freqncia da tenso fundamental.
Com o valor arbitrado para o capacitor Ca obtm-se um valor para a reatncia Xcaeq
atravs da equao (3.65). Aplicando-se este valor em (3.62) encontra-se o valor da corrente
eficaz icae(t) que circular pelo capacitor Ca. Com essas informaes verifica-se, junto s
especificaes do fabricante do componente, se o capacitor Ca escolhido atende ao requisito
de corrente eficaz.
A.5 Capacitor ( Cd ) do barramento CC do inversor
Outro componente a ser determinado para a estrutura de filtragem o capacitor Cd do

53
barramento de corrente contnua do inversor. Com base no circuito apresentado na fig. 3.23
estabelece-se as condies para seu clculo. Usar-se- uma carga linear representada pela
impedncia Zo. A fonte de alimentao proporciona em seus terminais uma tenso vs(t), a qual
uma forma de onda quadrada. Supe-se um funcionamento adequado do filtro. A tenso
sobre a carga ser senoidal e, conseqentemente, a corrente de carga tambm o ser.
S1

ia

is

vs

vo
Zo

La

ica
vca
Ca

D1 S2

D2

ic

Cd
S3

D3

S4

D4

vd

vab
b

io

Fig. 3.23 - Circuito equivalente para a determinao do capacitor Cd.

Equacionando-se o circuito da fig. 3.23, para um intervalo igual metade do perodo

da componente fundamental de vs(t), estabelecem-se as expresses (3.66), (3.67) e (3.68).
vs (t)
Vq

(3.66)

vab (t)
vca (t) vLa (t)

(3.67)

i a (t)
is (t) i ca (t)

(3.68)

Para os capacitores Ca e Cd escrevem-se as equaes (3.69) e (3.70).

i ca (t)
Ca

ic (t)
C d

d vca (t)
dt
d vd (t)
dt

(3.69)

(3.70)

Sobre o capacitor Ca deve ser produzida a tenso harmnica expressa por (3.71).
vca (t)
Vq

4 Vq

sen ( t)

(3.71)

54
Dessa forma a tenso sobre a carga ser senoidal e tambm sua corrente, a qual
descrita pela equao (3.72).
is (t)
i o (t)
2 I1 sen ( t)

(3.72)

No circuito da fig. 3. 23, conclui-se que a energia processada nos terminais a e b

igual quela processada no barramento CC, no capacitor Cd. Portanto, pelo balano de
potncia escreve-se (3.73).
vd (t) ic (t)
vab (t) ia (t)

(3.73)

Na equao (3.73) substituindo-se as equaes (3.67) e (3.68) resulta a equao (3.74).

vd (t) ic (t)
vca (t) is (t) vca (t) ica (t) vLa (t) is (t)  vLa (t) ica (t)

(3.74)

Aps a utilizao das equaes (3.69), (3.70) e (3.71) e vrias outras substituies e
manipulaes algbricas sobre a equao (3.74) obtm-se a equao (3.75). Ela apresenta o
comportamento da tenso vd(t).
vd (t)
c1 1 C c2 0,5 C S  0,5 u  c3 S  c4  c5 c7 C2 1 c6 S2  Vd 2

(3.75)

Na equao (3.75) tem-se:

C
cos ( t)

c1
2

C2
cos (2 t)

2 Vq
Cd

c5

La
Cd

I1

I1 2

c2

S
sen ( t)

V
8
2 q I1

Cd

c6
4 La

C a Vq
Cd

c3
8

2 I1

S2
sen (2 t)

Ca Vq 2

c4
8

Cd

c7
8 La

C a 2 Vq 2

Cd

u
t

Ca Vq 2
2 Cd

Com essa expresso, arbitrado um valor para o capacitor Cd, pode-se observar a
variao da tenso do barramento CC (fig. 3.24). Para variaes da tenso vd(t), inferiores ou
superiores aos limites especificados para uma determinada estrutura de filtragem, novos
valores para Cd podem ser testados at que se consiga os limites definidos.

55
O grfico da fig. 3.24 mostra o comportamento da tenso vd(t) em meio perodo da
tenso de entrada vs(t). Tem-se a expectativa de que resultado anlogo ser encontrado para
a segunda metade daquele perodo uma vez que a tenso vs(t) inverte sua polaridade.
260

255
vd(t) [V]
250

245

0.002

0.004
0.006
t[s]

0.008

0.01

Fig. 3.24 - Variao da tenso vd(t) do barramento CC do inversor.

As condies para a obteno do grfico anterior so:

= 377 rad/s; Vq = 244 V; Vd = 250 V; I1 = 5,3 A; Cd = 470 F; Ca = 4,7 F e La = 3,17 mH
3.4.2 Exemplo de projeto - filtro ativo srie
Um exemplo de projeto descrito a seguir. Ele consiste na determinao dos principais
componentes do filtro ativo srie, com um VSI e ser usado para suas simulaes. Estabelecese que o controle do sistema por valores mdios instantneos a dois nveis de tenso. O filtro
projetado para compensar cargas de at 1250 W. Supondo-se que o filtro ativo srie e a carga
drenem uma corrente da fonte de alimentao, a princpio, senoidal e em fase com a tenso da
rede, o seu valor de pico poder ser calculado como se segue.
Isp

2 Po
Vsp

21250

8,04 A
311

Sejam as seguintes especificaes:

Vsp = 311 V,

f = 60 Hz

Vd = 250 V,

Vq = 244 V,

iamax = 25 % Isp,

Ca = 4,7 F

fs = 20 kHz

O ndice de modulao Mv calculado de acordo com a expresso abaixo:

56
Mv

Vq
Vd

244

0,97
250

A ondulao de corrente calculada em funo da corrente de pico da rede conforme

mostrado a seguir.
iamax = 25 % Isp = 0,25 x 8,04 = 2,01 A
A indutncia La calculada de acordo com a expresso (3.31)
La

Vd i a
i amax fs

2500,5

3,11 mH
2,0120000

A funo de transferncia calculada de acordo com a equao (3.50).

Vca (s)
D (s)

2 Vd
2

1  s L a Ca

2250
2

1  s 3,1110 4,710

500
2

1  s 14,6210 9

A funo de transferncia da planta em questo (Vca(s))/D(s)) possui um par de

plos complexos. Logo, adota-se para o controle deste sistema um compensador do tipo PID
(2 plos - 2 zeros), cujo esquema apresentado na fig. 3. 25 .
Rip

C2

R3
C1

Vi

V-

R2

R1
Vref

Vo

+
V+

Fig. 3.25 - Circuito do compensador de tenso (2 plos - 2 zeros).

A funo de transferncia do compensador escolhido dada por (3.76).

H2(s)

Vo (s)
Vi (s)

1  s R2 C2 1  s R3 C1
s C1 Rip  R2

1  s C2

Rip R2

(3.76)

Rip  R2

O zeros deste compensador sero alocados na freqncia de ressonncia dada pela

composio dos componentes La e Ca. Os seus plos sero posicionados em 0 Hz e 10 kHz.

57
Seguindo-se o procedimento ilustrado em [32], os componentes do circuito ficam
determinados e seus valores so apresentados a seguir.
C1 = 1,016 x 10-9 F

C2 = 4,48 x 10-9 F

Rip = 1,240 x 103

R2 = 2,7 x 104

R3 = 119,0 x 103

A funo de transferncia do compensador ter o seguinte valor numrico substituindose os valores desses componentes em (3.76).
1  s R2 C2 1  s R3 C1

H2(s)

s C1 Rip  R2

1  s C2

1  s 120,96 . 10 6 1  s 120,90 . 10 6
s 28,69 . 10 6 1  s 5,311 . 10 6

Rip R2
Rip  R2

A funo de transferncia de lao aberto apresentada a seguir. O ganho Kvs, com o

qual sero amostradas as tenses, igual a 0,0128465.
FTLAv (s)

500

0,00128465 .

1  s 2 14,62 . 10 9

K vs
VTpp

Ga (s) H2 (s)

(3.77)

1  s 120,96 . 10 6 1  s 120,90 . 10 6

s 28,69 . 10 6 . 1  s 5,311 . 10 6

Os diagramas de Bode, de mdulo e de fase, de Ga(s), H2(s) e FTLAv(s) so mostrados

na fig. 3.26. A freqncia de cruzamento de aproximadamente 4 kHz e a margem de fase de
47.
200

60
Hv( f )

40

dB
100

20

FTLA v ( f )
dB

arg H ( f )
v
arg G v ( f )

[graus]
0

0
Gv ( f )
20

dB
100

arg FTLA v ( f )

40
200

60
10

100

3
1 10
f [Hz]

(a)

4
1 10

5
1 10

10

100

3
1 10
f [Hz]

4
1 10

(b)

Fig. 3.26 - Diagrama de Bode, mdulo (a) e fase (b), de Ga(s), H2(s) e FTLAv(s).

5
1 10

58
3.5 SIMULAO DAS TOPOLOGIAS DE FILTROS ATIVOS SRIE
Sero apresentados nos prximos sees, os resultados de simulao das quatro
topologias de filtro ativo srie. Definiu-se que o filtro e carga constituem uma carga nica de
1250 W para a fonte de alimentao. Do procedimento de projeto obteve-se os parmetros
necessrios simulao dos circuitos. O programa de simulao usado o Pspice [29].
3.5.1 Simulao da topologia FAS-CSI-I
Na fig. 3.27 apresentado o circuito simulado do filtro ativo srie, com um inversor
de corrente e entrada em corrente. Trata-se de um circuito simplificado - o circuito completo
(dfap_vsi_v4.sch) encontrado no Apndice B. No lado CC do inversor o indutor Lf
substitudo por uma fonte de corrente ideal para facilitar a simulao. O controle do inversor
por valores mdios instantneos com modulao a dois nveis.
No estgio de potncia, a entrada alimentada por uma fonte de corrente senoidal de
7,75 A de amplitude. No lado da carga, encontra-se a fonte de tenso distorcida, a qual
composta da componente fundamental, 3, 5 e 7 harmnicas de acordo com a equao (3.23).

s1

s3

D1

D3

s2
0,5

out

s4
D4

D2

Lf

ent

V+
+

Vca

Ih

b1

V1

R2

R3

s3

V-

a1

Rp1 s1
s2

C2

If

Is

vp

V+
R1

V-

C1

Rp2 s4

Rt1
Vt1

out

+
Vh

b1 a1
ent

Fig. 3.27 - Circuito simulado do FAS-CSI-I.

Na fig. 3.28a tem-se a tenso total distorcida vT, sua respectiva tenso fundamental v1
e a tenso no capacitor Ca. Na fig. 3.28b, observa-se a tenso vs produzida sobre a fonte de
corrente de entrada e a sua corrente is. A tenso produzida sobre o capacitor Ca a parcela
harmnica de vT e faz com que a tenso no terminal de entrada, sobre a fonte de corrente, seja
puramente senoidal.

59
350V

V1

35

VT

200V

Vs/10

20

Is
Vca
0V

-200V

-20

-350V

-35

0s

4ms

8ms

12ms

16ms

20ms

0s

4ms

8ms

(a)

12ms

16ms

20ms

(b)

Fig. 3.28 - Tenso de sada vT, tenso fundamental de sada v1 e tenso no capacitor vca (a); tenso
de entrada vs e corrente de entrada is (b).

3.5.2 Simulao da topologia FAS-VSI-I

Um filtro ativo srie, usando um inversor de tenso, com controle por valores mdios
instantneos e com modulao a dois nveis mostrado na fig. 3.29. O capacitor do lado CC
substitudo por uma fonte de tenso Vdc. O circuito apresentado nesta figura um diagrama
simplificado do filtro - o circuito completo simulado (dfap_csi_v4.sch) encontra-se no
Apndice B.
Na entrada, no circuito de potncia, conectada uma fonte de corrente senoidal de 7,75
A de amplitude. No lado da carga, encontra-se a fonte de tenso distorcida, a qual composta
da componente fundamental, 3 e 7 harmnicas em conformidade com a equao (3.23).
D1
Lf

s1

D3
s3

D2
s2

D4

Vdc

out
ent

+
+

b1

V1

Vh

R2

R3

V-

C1
Vt1

+
+

V-

a1

Rp1 s1
s2
s3

C2

Ca

b1

V+

s4

VCa

Is

vp

V+
R1

Rp2 s4

Rt1

out
ent

Fig. 3.29 - Circuito simulado do FAS-VSI-I.

A fig. 3.30a mostra a tenso total distorcida vT, a tenso fundamental v1 e a tenso no
capacitor Ca. A tenso sobre o capacitor Ca tem o mesmo aspecto da parcela harmnica da
tenso da carga. A tenso vs, resultado da ao filtro, aplicada sobre a fonte de corrente da
entrada e a corrente is so apresentadas em (b). A tenso vs apresenta-se com um aspecto
senoidal muito prximo quele da componente fundamental.

60
350V

35

Vs/10

VT
200V

20

V1
Is
0V

Vca
-200V

-20

-350V

-35

0s

4ms

8ms

12ms

16ms

20ms

0s

4ms

8ms

(a)

12ms

16ms

20ms

(b)

Fig. 3.30 - Tenso de sada vT, tenso fundamental de sada v1 e tenso no capacitor vca (a); tenso
de entrada vs e corrente de entrada is (b).

3.5.3 Simulao da topologia FAS-CSI-V

O circuito do filtro srie, dual do FAP-VSI-I, apresentado na fig. 3.31. Este circuito
comandado usando-se tcnica de valores mdios instantneos com modulao a dois nveis.
O indutor Lf substitudo por uma fonte de corrente para simplificar a simulao. O circuito
apresentado nessa figura um circuito simplificado. Ele apresentado integralmente no
Apndice B (dfap_vsi_i4.sch). No estgio de potncia, a fonte harmnica de entrada
constituda da componente fundamental, 5, 7 e 9 harmnicas de acordo com a expresso
(3.23). Como carga utiliza-se uma fonte de corrente senoidal de 7,75 A de amplitude.

0,5

VCa

s1

s3

D1

D3

s2

s4

D2

D4

Ca

Li
Io

V1

Lf

out
ent

vp

V+
R1

V+

Vh

+ out

b1
ent

+
a1

s2

C2

V-

a1
b1

R2

R3

Rp1 s1
s3

V-

C1
Vt1

Rp2 s4

Rt1

Fig. 3.31 - Circuito simulado do FAS-CSI-V.

A fig. 3.32a apresenta a tenso total de entrada vT, sua parte fundamental v1 e a tenso
vca produzida sobre o capacitor Ca. Essa tenso corresponde parte harmnica de vT,
permitindo que a tenso sobre a carga seja puramente senoidal. Na fig. 3.32b mostrada a

61
tenso aplicada carga vo e a corrente da carga io. Pode-se dizer que a tenso vo prpria a
tenso fundamental v1.
400V

35
Vo/10

V1
20

200V

VT

Io
Vca

0V

-200V
-20

-400V

-35

0s

4ms

8ms

12ms

16ms

20ms

0s

4ms

8ms

12ms

16ms

20ms

(b)

(a)

Fig. 3.32 - Tenso de entrada total vT, tenso fundamental de entrada v1 e tenso no capacitor vca
(a); tenso na carga vo e corrente na carga io (b).

oportuno observar que na seo (3.4.1) desenvolveu-se a anlise terica para o filtro
ativo srie com o inversor de tenso (VSI). Dessa anlise, estabeleceram-se os parmetros e
o compensador a ser usado para verificar o comportamento daquela estrutura de filtragem.
Estendeu-se o uso desse compensador para a simulao das topologias FAS-CSI-I (seo
(3.5.1)) e FAS-CSI-V (seo (3.5.3)), as quais, quando simuladas, apresentaram bons
resultados. possvel que resultados ainda melhores sejam obtidos se um equacionamento
especfico para o inversor de corrente (CSI) for desenvolvido.
3.5.4 Simulao da topologia FAS-VSI-V
A fig. 3.33 mostra o circuito eltrico para simulao do filtro ativo srie dual do FAPCSI-I. Para simplificar, no lado CC do inversor, o capacitor foi substitudo por uma fonte de
tenso. O controle por valores mdios instantneos com modulao a dois nveis.
D1
s1

L1

D2
s2

Vdc

D3
s3

D4

ent

s4

VCa

b1

V+
+

R3

Rp1 s1
s2

V-

C1

VVt

a1
out
ent

Fig. 3.33 - Circuito simulado do FAS-VSI-V.

s3

R2

b1

Vh

Io

+
-

a1

V1

R1

C2

Ca

vp

V+

out

Rt

Rp2 s4

62
O diagrama do filtro, apresentado na fig. 3.33, um diagrama simplificado. O circuito
completo (dfap_csi_i6.sch) pode ser encontrado no Apndice B. Na entrada do filtro (estgio
de potncia) tem-se uma fonte de tenso com distores, a qual constituda da componente
fundamental, 3, 5, 7, 9 e 11 harmnicas em concordncia com a equao (3.23). A carga
composta por uma fonte de corrente senoidal de 7,75 A de amplitude.
A tenso distorcida da entrada vT, sua componente fundamental v1 e a tenso vca,
produzida sobre o capacitor Ca e responsvel pela eliminao da parcela harmnica da tenso
de entrada, so mostradas na fig. 3.34a. Na fig. 3.34b tem-se a tenso de sada resultante vo
aplicada carga e a corrente de carga io. O filtro atuou adequadamente e impediu o
aparecimento de tenses harmnicas no lado da carga.

350V

35

V1

Vo/10

VT

200V

20

Io
Vca
0V

-200V

-20

-350V
0s

-35
4ms

8ms

12ms

(a)

16ms

20ms

0s

4ms

8ms

12ms

16ms

20ms

(b)

Fig. 3.34 - Tenso de entrada vT e tenso fundamental de entrada v1 e tenso no capacitor vca (a);
tenso de sada vo e corrente na carga io (b).

3.6 CONCLUSO
A estratgia de controle para o filtro ativo paralelo discutida e alguns de seus
parmetros so determinados. Um exemplo de projeto de filtro apresentado. A famlia de
filtros ativos paralelos simulada.
Um procedimento anlogo ao anterior foi estabelecido para a famlia de filtros ativos
srie. Ressalta-se que maior nmero de parmetros foram investigados para o filtro ativo srie
com o VSI e entrada em tenso.

CAPTULO IV
PROTTIPO E RESULTADOS EXPERIMENTAIS
4.1 INTRODUO
Quatro arquiteturas de filtragem ativa do tipo srie foram propostas. O filtro ativo srie
com o inversor de tenso e entrada em tenso a estrutura bsica inicial que gerou as demais
estruturas e foi a escolhida para a realizao experimental. Esta escolha tambm se justifica
pelo fato do inversor de tenso ser um conversor largamente usado nesse tipo de aplicao e
pela constatao, cada vez mais freqente, de cargas alimentadas por fontes de tenses
distorcidas.
4.2 FAS-VSI-V - PROJETO DO CONVERSOR E DOS COMPENSADORES
As especificaes para a estrutura de filtragem ativa srie (fig. 4.1) e o procedimento
de projeto de seus principais componentes, (Ca, La e Cd), so apresentados nesta seo. So
estabelecidas as seguintes especificaes para o filtro ativo.
ia

is

La

ica

vs

vca
Zo

VSI

Cd

Ca
io

Fig. 4.1 - Diagrama de conexo do filtro ativo srie.

Vsp = 311 V, (amplitude da componente fundamental da tenso de entrada);

f = 60 Hz;

Po = 1250 W;

Vq = 244 V, (a tenso de entrada uma forma de onda quadrada, de acordo com (3.22));
Vd = 250 V;

fs = 20 kHz;

iamax = 25 % Isp.

A tenso Vd do barramento CC maior do que a amplitude Vq, da tenso de entrada,

e dessa forma o ndice de modulao de tenso Mv, estabelecido pela equao (3.27), menor
do que um. Isto assegura a possibilidade de um funcionamento adequado para o filtro ativo e
possvel verificar, usando a expresso (3.30), que o valor mximo da ondulao de corrente
ser igual a 0,5.

64
Estabelece-se que o filtro ativo e a carga representam uma carga nica de 1250 W para
a fonte de alimentao. Logo a corrente de pico solicitada do alimentador :
Isp

2 Po
Vsp

2 . 1250

8,04 A
311

A ondulao de corrente obtida a partir da corrente de pico e tem o seguinte valor:

iamax = 25 % Isp = 0,25 x 8,04 = 2,01 A. Portanto, a indutncia La calculada atravs da
equao (3.31).
La

Vd i a
i amax fs

250 . 0,5

3,11 mH
2,01 . 20000

Arbitra-se uma freqncia de corte para o filtro LaCa de aproximadamente 1300 Hz.
Logo, para esta situao escolhe-se um capacitor Ca = 4,7 F. Com esses dados a funo de
transferncia Ga(s) calculada de acordo com a expresso (3.50).
Ga (s)

2 Vd
1  s 2 La C a

2 . 250
1  s 2 3,11 . 10 3 . 4,7 . 10 6

500
1  s 2 14,62 . 10 9

O compensador a ser utilizado aquele apresentado na seo 3.32, cuja funo de

transferncia dada pela equao (3.76). O zeros deste compensador sero posicionados na
freqncia de ressonncia dada pela composio dos componentes La e Ca. Os seus plos sero
alocados em 0 Hz e 10 kHz. Seguindo-se o procedimento ilustrado em [32], os componentes
do circuito ficam determinados e seus valores so apresentados a seguir.
C1 = 1,016 x 10-9 F

C2 = 4,48 x 10-9 F

Rip = 1,240 x 103

R2 = 2,7 x 104

R3 = 119,0 x 103

A funo de transferncia do compensador ter, com a substituio dos valores acima

em (3.76), o seguinte valor numrico.
H2(s)

1  s R2 C2 1  s R3 C1
s C1 Rip  R2

1  s C2

Rip R2
Rip  R2

1  s 120,96 . 10 6 1  s 120,90 . 10 6
s 28,69 . 10 6 1  s 5,311 . 10 6

65
A funo de transferncia de lao aberto apresentada a seguir. O ganho Kvs, com o
qual sero amostradas as tenses, igual a 0,0128465. O valor de pico a pico VTpp, do sinal
triangular usado para gerar os pulsos de comando para os interruptores, de 10,0 V.
FTLAv (s)

0,00128465 .

K vs
VTpp

500
1  s 2 14,62 . 10 9

Ga (s) H2 (s)

1  s 120,96 . 10 6 1  s 120,90 . 10 6
s 28,69 . 10 6 . 1  s 5,311 . 10 6

Os diagramas de Bode, de mdulo e de fase, de Ga(s), H2(s) e FTLAv(s) so mostrados

na fig. 4.2. A freqncia de cruzamento de aproximadamente 4 kHz e a margem de fase de
47.
200

60
Hv( f )

40

dB
100

20

FTLA v ( f )
dB

arg H ( f )
v
arg G v ( f )

[graus]
0

0
Gv ( f )
20

dB
100

arg FTLA v ( f )

40
200

60
10

100

3
1 10
f [Hz]

4
1 10

(a)

5
1 10

10

100

3
1 10

4
1 10

5
1 10

f [Hz]

(b)

Fig. 4.2 - Diagrama de Bode, mdulo (a) e fase (b), de Gv(s), Hv(s) e FTLAv(s).

Adota-se para o barramento CC do inversor o capacitor Cd = 470 F em conformidade

com a expresso (3.75) e as condies estabelecidas para a construo do grfico da fig. 3.24.
Naquele grfico observa-se uma ondulao de aproximadamente 10 V de amplitude na tenso
vd(t). A corrente de pico Isp, correspondente ao valor de pico de io(t) (equao (3.72)), tem
maior valor e possvel que amplitudes maiores na ondulao da tenso do barramento CC
possam ocorrer. Se essas ondulaes se mostrarem substanciais um novo valor para o
capacitor Cd dever calculado. A tenso vd(t), que deve ser controlada, ser amostrada com um
ganho Kd = 0,01.
A funo de transferncia Gd(s) calculada de acordo com a expresso (3.61). Adotase para a razo cclica, de acordo com a expresso (3.26) e fig. 3.18, um valor prximo de 0,5.
Por exemplo D = 0,510 ou D = 0,490.

66
Gd (s)

(2D 1)
s 2 L a Cd  ( 2 D 1 )2

0,02
s 2 1,4617 . 10 6  4 . 10 4

A funo de transferncia Gd(s) depende do ponto de operao D. conhecido que D

sofre variaes para que a ao do filtro seja efetiva. Dessa forma o valor de D, adotado
anteriormente, uma expectativa para o valor mdio de D em um perodo da freqncia da
rede.
O comportamento da funo de transferncia Gd(s), juntamente com os ganhos de
amostragem da tenso de entrada (Kvs) e da tenso do barramento CC ( Kd), apresentado na
fig. 4.3.
60
45
30
Gd2 [dB]
15
Gd1 [dB]

0
15
30
45
60
1

10

f [Hz]

100

3
1 10

Fig. 4.3 - Diagrama de Bode de mdulo da funo Gd(s).

Observa-se na fig. 4.3 que quando D tende a 0,5 a funo Gd(s) se desloca para a
esquerda, alm de apresentar um aumento do ganho. Considera-se que esta situao a mais
desfavorvel para ser controlada e, por essa razo, o controlador ser especificado para esta
condio.
Utiliza-se- a funo de transferncia Gd(s), em face de seu comportamento (fig. 4.3),
como um instrumento de orientao para a determinao do compensador H1(s).
No barramento CC do inversor deve ser mantido um valor mdio de tenso. Assim,
estabelece-se como compensador para esta varivel o controlador do tipo proporcionalintegral, apresentado na fig. 4.4, cuja funo de transferncia dada pela expresso (4.1).

67
R2

C1

R1

Ve

Vo

+
Veref

Fig. 4.4 - Diagrama do compensador PI para o barramento CC.

H1(s)

Vo
Ve

(s)

1  s R2 C1
s R1 C1

R2
R1

1  s R2 C1

(4.1)

s R2 C1

Posiciona-se o zero do compensador em fz = 150 Hz. Adota-se: C2 = 1,0 F e o valor

de R2 ser dado por:
R2

1
1

1061
2 C2 fz 2 . 1,0 . 10 6 . 150

Para o resistor anterior ser escolhido um valor comercial prximo ao valor calculado,
isto , R2 = 1,0 k. Admite-se um ganho menor do que um para parte proporcional do
compensador e dessa forma arbitra-se R1 = 8,2 k. A funo de transferncia H1(s) ter o
seguinte valor numrico.
H1(s)

R2
R1

1  s R2 C1
s R2 C1

1  s 1,0 . 10 3
s 8,2 . 10 3

A equao (4.2) representa a funo de transferncia em malha aberta para o controle

da tenso do barramento CC.
FTLAd (s)

Kd
Kvs

Gd (s) H1 (s)

(4.2)

Substituindo-se os valores dos componentes na equao (4.2) resulta a seguinte

expresso para a funo de transferncia de lao aberto.
FTLAd (s)

Kd
K vs

Gd (s) H1 (s)
0,7784 .

0,02
s 2 1,4617 . 10 6  4 . 10 4

1  s 1,0 . 10 3
s 8,2 . 10 3

68
O diagrama de Bode, de mdulo e fase, da funo de transferncia Gd(s), H1(s) e da
funo de transferncia em lao aberto (FTLAd(s)) mostrado na fig. 4.5. De acordo com as
curvas apresentadas na figura mencionada, na freqncia de cruzamento de ganho do
compensador (fcomp = 20 Hz), nota-se que a FTLAd(s) indica um sistema instvel.

80

200

60

arg (Gd(f))

40

arg (FTLAd(f))
100

20
0

[graus]

|H1(f)| [dB]

20

40

|FTLAd(f)| [dB]

60
80
1

10

100
f [Hz]

arg (H1(f))
|Gd(f)| [dB]

3
1 10

4
1 10

100
1

(a)

10

100
f [Hz]

3
1 10

4
1 10

(b)

Fig. 4.5 - Diagrama de Bode de mdulo (a) e fase (b) de Gd(s), H1(s) e FTLAd(s).

Quando os valores de D distanciam-se do valor 0,5, atravs dos mesmos diagramas,

pode-se constatar que, com a utilizao do compensador proporcional-integral, o sistema
estvel. Dessa forma, para aquela situao em que se tem a indicao de um sistema instvel,
o ajuste do compensador foi concludo atravs de simulaes numricas do filtro ativo usando
o programa PSpice.
4.3 SIMULAES NUMRICAS DO FAS-VSI-V
As simulaes numricas apresentadas no captulo anterior foram realizadas usando-se
como carga fontes de corrente. Porm, quando da realizao experimental sabe-se que as
cargas no sero fontes de corrente e nem a rede uma fonte de tenso ideal (ou uma forma de
onda quadrada). Dessa forma e com o intuito de verificar e ratificar a validade do
desenvolvimento analtico apresentado, simulaes numricas com o filtro ativo so efetuadas.
Este procedimento configura-se como a etapa precedente ao desenvolvimento
experimental. Ela possibilita observar o comportamento do filtro ativo, operando com suas
malhas de controle, quando usado com cargas reais.

69
4.3.1 Simulao numrica do FAS-VSI-V com carga resistiva (R)
A fig. 4.6 apresenta um diagrama simplificado do filtro ativo srie simulado. O
diagrama completo (fas_vsi_vR.sch) est disponvel no Apndice C. O filtro tem como carga
um resistor de 40. A tenso de alimentao composta da soma de uma tenso fundamental
e de vrias fontes de tenses harmnicas.
La
Cd

VSI
ILa

Ica

Io

Ca
Vca

Vd

Vo

Vs

Ro

Fig. 4.6 - Diagrama simplificado do filtro ativo srie simulado com carga: resistiva.

Os sinais que sero mostrados e comentados, a partir do resultado de simulao, so

aqueles indicados na fig. 4.6. A fig. 4.7a mostra a tenso de entrada vs, sua componente
fundamental vs1 e a tenso vca no capacitor Ca. Esta ltima corresponde parcela harmnica
da tenso de entrada. Na fig. 4.7b tem-se a tenso vo proporcionada carga resistiva e sua
corrente io.
350V

Vs1

35

Vs

Vd/10

20

200V

Vo/10
Io

0
Vca

-20

-200V

-350V

0s

4ms

8ms

12ms

(a)

16ms

20ms

-35

0s

4ms

8ms

12ms

16ms

20ms

(b)

Fig. 4.7 - Tenso de entrada vs e sua componente fundamental vs1 e tenso vca no capacitor Ca (a);
tenso de sada vo, corrente de sada io e tenso vd do barramento CC (b).

No foi realizado, para os resultados desta simulao, uma anlise quantitativa do

contedo harmnico das tenses de entrada e de sada. Entretanto, visualmente percebe-se que
a tenso de sada vo praticamente igual componente fundamental vs1. A tenso de sada vo
um sinal de qualidade muito superior quando comparada a tenso de entrada vs. A tenso vd
do barramento CC apresenta ondulaes mas se mantm estabilizada em torno do valor mdio
Vd.

70
Na fig. 4.8 so apresentadas a corrente de carga io, a corrente iLa do indutor La e a
corrente ica do capacitor Ca. Na fig. 4.8a observa-se o aspecto geral dessas correntes. A
corrente iLa tem o mesmo formato da corrente de carga io e dessa forma pode-se inferir que,
em um perodo da rede, a corrente de carga circula principalmente pelo conversor.
10A

0A
Io
5A

Ica
ILa

0A

-2.0A
ILa

Ica
-5A

-10A

0s

Io

4ms

8ms

12ms

16ms

20ms

-4.0A
15.40ms

15.42ms

15.44ms

15.46ms

15.48ms

15.50ms

(b)

(a)

Fig. 4.8 - Corrente de carga io, corrente iLa no indutor La e corrente ica no capacitor Ca: (a) aspecto
geral para um ciclo de rede; (b) ampliao para alguns perodos de comutao.

Da fig. 4.8b percebe-se que, mesmo para intervalos de tempo na mesma ordem de
grandeza do perodo de comutao, as variaes da corrente de sada io so pequenas em
relao quelas que ocorrem com as correntes do indutor La e do capacitor Ca.
4.3.2 Simulao numrica do FAS-VSI-V com carga resistiva-indutiva (RL)
Na fig. 4.9 tem-se um diagrama simplificado do filtro ativo srie simulado. O diagrama
completo (fas_vsi_vRL.sch) est disponvel no Apndice C. O filtro tem como carga o resistor
Ro de 35 em srie com o indutor Lo de 50 mH. A tenso de alimentao vs constituda da
soma de vrias fontes de tenses. Uma delas com a componente fundamental e as demais com
as componentes harmnicas mpares (3, 5, 7, 9 e 11).
La
VSI
ILa

Ica

Ca

Io

Vca

+
Vs

Vo

Cd

Vd

Ro

Lo

Fig. 4.9 - Diagrama simplificado do filtro ativo srie simulado com carga resistiva-indutiva (RL).

As tenses e correntes que sero comentadas, a partir do resultado de simulao, so

aquelas mostradas no diagrama da fig. 4.9. A fig. 4.10a apresenta a tenso de entrada vs, sua

71
componente fundamental vs1 e a tenso vca no capacitor Ca. Na fig. 4.10b tem-se a tenso vo
disponibilizada carga resistiva-indutiva e sua corrente io. No se fez anlise quantitativa do
contedo harmnico das tenses de entrada e de sada. Porm nota-se que a tenso de sada
vo est praticamente isenta, de acordo com sua forma grfica, das componentes harmnicas
presentes na tenso de entrada. A corrente de carga io encontra-se, tendo em vista o tipo de
carga usado, defasada em torno de 30 de sua respectiva tenso. Ainda, nessa figura tem-se
a tenso vd do barramento CC do inversor. Ela tem ondulaes e mantm-se estvel em torno
do valor mdio Vd.
350V

Vs1

35

Vs

Vd/10

200V

20
Io

0V

0
Vca
Vo/10

-200V

-20

-350V
0s

4ms

8ms

(a)

12ms

16ms

20ms

-35
0s

4ms

8ms

(b)

12ms

16ms

20ms

Fig. 4.10 - Tenso de entrada vs e sua componente fundamental vs1 e tenso vca no capacitor Ca
(a); tenso de sada vo, corrente de sada io e tenso vd do barramento CC.

A corrente de carga io, a corrente iLa do indutor La e a corrente ica do capacitor Ca so

apresentadas na fig. 4.11. Na fig. 4.11a observa-se o aspecto geral dessas correntes. A corrente
iLa assemelha-se, em termos de formato, corrente de carga io e dessa forma conclui-se que,
em um perodo da rede, a corrente de carga circula principalmente pelo conversor.
10A

Io

1.91A
ILa

5A

0A

0A

Ica

-2.00A
Ica

-5A

-10A
0s

-4.00A

4ms

8ms

12ms

16ms

(a)

20ms

Io

-5.87A
11.45ms 11.46ms

ILa

11.48ms

11.50ms

11.52ms

11.54ms

(b)

Fig. 4. 11 - Corrente de carga io, corrente iLa no indutor La e corrente ica no capacitor Ca: (a)
aspecto geral para um ciclo de rede; (b) ampliao para alguns perodos de comutao.

Para intervalos de tempo na mesma ordem de grandeza do perodo de comutao, na

fig. 4.11b, observa-se que as variaes da corrente de carga io so muito menores do que
aquelas observadas nas correntes iLa e ica.

72
4.3.3 Simulao numrica do FAS-VSI-V com carga no-linear
O diagrama simplificado do filtro ativo srie simulado mostrado na fig. 4.12. O
diagrama completo (fas_vsi_vRetRL.sch) apresentado no Apndice C. O filtro est
conectado, em srie, entre o alimentador e uma carga no-linear. Trata-se, esta ltima, de um
retificador em ponte completa com um filtro indutivo. Os valores do indutor e do resistor so:
Lo = 50 mH e Ro = 35 . Ainda, para a simulao a seguir, a tenso de alimentao vs
constituda da soma de vrias fontes de tenses. Uma com a componente fundamental e as
demais com as componentes harmnicas mpares (3, 5, 7, 9 e 11).
La
VSI
ILa

Ica

Ca

Vs

Cd

Io

Vd
Lo

Vo

Ro

Fig. 4.12 - Diagrama simplificado do filtro ativo srie simulado com carga no linear.

As tenses e as correntes, obtidas da simulao numrica, que sero apresentadas a

seguir so aquelas indicadas no diagrama da fig. 4.12. A tenso de entrada vs, sua componente
fundamental vs1 e a tenso vca no capacitor Ca so apresentadas na fig. 4.13a. Esta ltima
responsvel por impedir ou reduzir o aparecimento das distores da tenso de entrada na
tenso de sada.
350V

Vs1

Vs

Vo/10

35

200V

Vd/10

20
Vca

0V

-200V

-20

Io

-350V
0s

4ms

8ms

12ms

(a)

16ms

20ms

-35
0s

4ms

8ms

12ms

16ms

20ms

(b)

Fig. 4.13 - Tenso de entrada vs e sua componente fundamental vs1 e tenso vca (a); tenso de sada
vo, corrente de carga io e tenso vd.

Tambm para esta simulao, no se quantificou o contedo harmnico das tenses

de entrada e de sada. Entretanto, nota-se que a tenso de sada vo est praticamente isenta, de
acordo com seu aspecto grfico, das componentes harmnicas presentes na tenso de entrada.

73
Logo a tenso de sada vo um sinal de melhor qualidade quando comparada a tenso de
entrada vs. A tenso vd, do barramento CC do inversor, apresenta ondulaes mas permanece
estvel em torno do valor mdio Vd.
Na fig. 4.14 so apresentadas a corrente de carga io, do indutor La, iLa, e a do capacitor
Ca, ica. Na fig. 4.14a observa-se o aspecto geral dessas correntes. Constata-se, igualmente,
nesta situao que a corrente iLa assemelha-se graficamente corrente de carga io e portanto
conclui-se que, em um perodo da rede, a corrente de carga transita principalmente pelo
conversor.
10A

1.8A

Io

Ica
ILa
0A

5A
Ica
0A

Io
-4.0A

-5A
ILa
-10A

-6.5A
0s

4ms

8ms

12ms

16ms

20ms

10.60ms

10.62ms

(a)

10.64ms

10.66ms

10.68ms

10.70ms

(b)

Fig. 4.14 - Corrente de carga io, corrente iLa no indutor La e corrente ica no capacitor Ca: (a)
aspecto geral para um ciclo de rede; (b) ampliao para alguns perodos de comutao.

Na fig. 4.14b essas correntes so mostradas de forma ampliada e para intervalos de

tempo prximos do perodo de comutao verifica-se que as variaes das correntes iLa e ica
no causam variaes considerveis na corrente de carga io.
4.4 FAS-VSI-V - PROTTIPO E ASPECTOS CONSTRUTIVOS
4.4.1 Circuito de potncia
Na fig. 4.15a apresentado o diagrama de potncia do prottipo de um filtro ativo
srie. Sua freqncia de operao, fs, de 20 kHz. Cada brao do inversor foi realizado com
um mdulo de semicondutores de potncia, o qual integra o interruptor e seu respectivo diodo
em anti-paralelo. No barramento CC tem-se a tenso contnua proporcionada pelo capacitor
Cd. No lado CA do inversor tem-se os componentes La e Ca. Estes ltimos e o capacitor Cd
foram especificados conforme o desenvolvimento analtico precedente (seo 4.1). Seus
valores so:
P Cd = 470 F/450V, Ca = 4,7 F/250V
P La = 3,1 mH

74
O bloco designado condicionamento de sinais e controle, na fig. 4.15b, responsvel
pela aquisio, isolao e condicionamento das tenses a serem controladas. Ele contm,
ainda, os compensadores das duas malhas de tenso do filtro ativo. Em sua sada so
disponibilizados sinais modulados por largura de pulso (PWM). E estes so enviados ao
circuito de gerao de sinais de acionamento dos interruptores.
S1

D1

3,1mH sg1
La

D2

S2
sg2

S3

D3

sg3

D4

S4

sg3

470 F

sg4

Gerao pulsos
Isolao

d1

sg4

Condicionamento
sinais
h0

h1

d0

d1

Ca

+
v1

SKHI 23/12

sg2

Cd

4,7F
v0

sg1

d0

h0

h1

Vs

carga

Vo

v0
v1

Condicionamento
de sinais e controle

S1,4
S2,3

(b)

(a)

Fig. 4.15 - Circuito de potncia do filtro ativo (a); diagrama do sistema de controle e de comando
dos interruptores (b).

Como observado anteriormente, a corrente fornecida pela fonte de alimentao (ou de

carga) circula, em grande parte, pelo inversor. Para a potncia considerada, admite-se que seu
valor de pico (Isp = 8,0 A) o valor mdio mximo dentro de um intervalo de comutao. No
se fez aqui uma determinao precisa da corrente mdia que circular pelos interruptores.
Dessa forma, tomar-se- como parmetro de escolha dos interruptores a corrente Isp e a tenso
do barramento CC. Isto posto, escolheu-se o interruptor descrito a seguir.
P interruptores S1, S3 e diodos D1, D3 = mdulo SKM50GB063D
P interruptores S2, S4 e diodos D2, D4 = mdulo SKM50GB063D
A corrente no indutor La, de indutncia 3,11 mH, constitui-se da corrente de carga e
da corrente circulante no capacitor Ca. Logo, adota-se uma corrente de pico de 9,0 A (ILap) e
valor eficaz de 6,36 A (ILae). O projeto fsico do indutor apresentado a seguir [32, 34] e para
o clculo do ncleo magntico (de ferrite) usou-se:
Bmax = 0,25 T

mxima densidade de fluxo magntico

Jmax = 330 A/cm2

mxima densidade de corrente no enrolamento

K = 0,7

fator de utilizao

o = 4 .10-7

permeabilidade magntica do ar

O produto mnimo das reas do ncleo magntico dado pela expresso (4.3).

75

A e . Aw

L a ILap ILae 104

K w Bmax Jmax

[cm 4]

(4.3)

Substituindo-se os valores das variveis em (4.3) resulta:

Ae . A w

3,11.10 3 . 9,0 . 6,36 . 104

30,82 [cm 4]
0,7 . 0,25 . 330

Do produto AeAw obtido, escolhe-se o ncleo EE-65/26, (dois elementos em paralelo)

resultando:
Ae = 2.5,32 = 10,64 cm2

Aw = 3,7 cm2

AeAw = 39,368 cm4

O nmero de espiras do enrolamento obtido por (4.4).

N

La ILap 104

Bmax Ae

3,11 . 10 3 . 9,0 . 104

105 espiras
0,25 . 10,64

(4.4)

O entreferro (r  1) calculado pela expresso (4.5).

lg

N 2 0 Ae 10 2
La

1052 . 4 .10 7 . 10,64 . 10 2

3,11 . 10 3

0,474 cm

(4.5)

A rea da seo do condutor especificada em (4.6).

Scond

ILae
Jmax

6,36

0,01928 cm 2
330

(4.6)

O dimetro apropriado do condutor, para a freqncia de comutao utilizada,

determinado considerando-se o fator de penetrao da corrente. Logo, de acordo com a
expresso (4.7) obtm-se:
Dcond

2 . 7,314
fs

2 . 7,314

0,10344 cm

20 . 103

(4.7)

O condutor escolhido o fio 19 AWG, com 0,006527 cm2 de rea de cobre. O nmero
de condutores necessrios para suportar a corrente no indutor dado por (4.8).

76
Ncond

0,01928

2,954
0,006527

(4.8)

Portanto o enrolamento ser constitudo por trs condutores em paralelo, com bitola
19 AWG. Aps sua construo, o indutor foi medido resultando:
P La = 3,17 mH, ncleo 2xEE 65/26, 105 espiras (3x19AWG), entreferro= 0,47cm
4.4.2 Circuito de controle e de comando
A estratgia de controle para o filtro ativo srie foi apresentada e discutida na seo
3.4.1. Esta estratgia efetivada experimentalmente e o diagrama de blocos, apresentado na
fig. 4.16, ilustra as funes e os processos utilizados em sua realizao. Buscou-se em [33]
suporte para os projetos dos circuitos analgicos. Os blocos sero discutidos nos pargrafos
subseqentes. No sistema de controle disps-se de tenses de alimentao reguladas de +15,
-15 e +5 volts.
h0

(CS)

h1

S1,4

hi

H2(s)

PWM

Vc

Vr*
Vsh
v0

S2,3

(CS) = condicionamento de sinal

d0

(CS)

d1

v1
-Vs1

(CS)
vsi

Filtro
Inversor
sintonizado -Vs1
Vxi

Vxy
Multiplicador

vdi

Vyi

H1(s)

Vd*

Fig. 4.16 - Diagrama em blocos do sistema de controle realizado.

P Circuito de aquisio e condicionamento das tenses vs, vca e vd

O circuito de aquisio e condicionamento para as tenses do filtro ativo apresentado
na fig. 4.17. A imagem de uma tenso obtida com o transdutor de efeito Hall, LV25-P,
produzido pela empresa LEM Components. Esse transdutor, segundo seu fabricante,
possibilita a medio de elevadas tenses, tem boa linearidade e preciso, responde a uma
ampla faixa de freqncias e proporciona um sinal de sada em corrente. Essas caractersticas
justificam sua escolha.
Uma pequena corrente, limitada pelo resistor srie (Re) (fig. 4.17), obtida da fonte
de tenso a ser medida e conduzida a circular por um enrolamento primrio. O fluxo

77
magntico criado pela corrente primria Ip contrabalanado por um fluxo complementar
produzido por uma corrente criada no enrolamento secundrio. O dispositivo Hall e os
circuitos eletrnicos a ele associados so usados para gerar a corrente no secundrio (de
compensao) que uma representao fiel da tenso aplicada ao primrio.
v0
23k

Re

100

vn

Rm

Re

100

100

U1c

vp

e+
LV25-P m
e-

d1

120

vdi

.1

3W

U1a

vp

e+
LV25-P m
e-

100

25k

vsi

.1

3W

v1

d0

100

120
vn

Rm

100

.1

.1
h0

100

23k

h1

hi

.1

3W

Re

vp

e+
LV25-P m
e100

U1b

120
vn

Rm

100

.1

Fig. 4.17 - Circuito de aquisio e condicionamento das tenses vs, vca e vd.

Essa corrente disponvel em um terminal do transdutor. Ela convertida em tenso

ao circular pelo resistor de medio (Rm) com valor entre 100 e 350 . Optou-se por
utilizar um resistor de 120 em srie com um potencimetro de 100. Isto permite ajustar a
amplitude da tenso obtida nessa converso. A tenso de sada , ento, aplicada ao
amplificador operacional U1, na configurao seguidor de tenso.
No transdutor, o resistor de entrada Re, usado para limitar a corrente do primrio Ip,
facilmente especificado seguindo-se as recomendaes do fabricante. Trs blocos de
aquisio de tenso so construdos. Um para a tenso de entrada vs, outro para a tenso do
capacitor Ca (vca) e um terceiro para a tenso do barramento CC (vd). As tenses vs e vca so
obtidas com um ganho de 0,0128465. A ttulo de exemplo, quando a tenso de entrada
apresentar uma amplitude de pico de 311 V obter-se-, na sada do circuito integrado U1a, a
tenso vsi com amplitude mxima de 4,0 V. Com o mesmo ganho, na sada de U1b dispe-se
do sinal hi que a imagem da tenso vca. Ainda, o sinal vdi, na sada de U1c, a imagem da
tenso do barramento CC amostrada com um ganho igual a 0,1.

78
P Circuito do filtro sintonizado em 60 Hz
A tenso vsi, imagem da tenso de entrada, contm a fundamental e possivelmente
outras componentes harmnicas. necessrio separar essa parcela com contedo harmnico
tal que ela seja a referncia de tenso harmnica a ser reduzida ou eliminada. Esse processo
inicia-se com a extrao da componente fundamental vs1 da tenso de entrada vsi. A
componente fundamental vs1 obtida atravs de um filtro sintonizado em 60 Hz. Este filtro
mostrado na fig. 4.18.
2M7 (Rf1)

2M7 (Rf2)
12k

UAF42

12k

12k
R

vsi

5k

8k2
U2

-Vs1

Vs1
R

Rq

C = 1,0 nF 0,5 %
R = 50 k 0,5 %

12k

1,41

10k

Fig. 4.18 - Circuito do filtro sintonizado em 60 Hz.

A construo de um filtro sintonizado usando componentes discretos (capacitores,

resistores e amplificadores operacionais) uma tarefa rdua em virtude da ampla faixa de
variao dos valores daqueles componentes. Por essa razo, adotou-se para esta tarefa um
circuito integrado especfico fabricado pela Burr-Browm Corporation. Trata do circuito
integrado UAF42 (Universal Active Filter) que pode ser configurado em vrias estruturas de
filtragem.
No UAF42 so integrados resistores e capacitores de preciso (com variaes de 0,5%
em seus valores), os quais permitem ultrapassar, no projeto deste tipo de estrutura de filtragem,
a dificuldade exposta. O projeto do filtro sintonizado concludo com a adio de alguns
resistores externos (com tolerncia de 1% em seus valores).
Para a presente aplicao, como mencionado, configurou-se o UAF42 para resultar um
filtro passa faixa sintonizado em 60 Hz, com fator Q = 10 e ordem 2. Com o auxlio do
programa FilterPro FILTER42, oferecido pelo fabricante do componente, obtm-se o valor de
cada um dos resistores externos (Rq, Rf1, Rf2) a serem nele conectados. O sinal de sada do
filtro sintonizado apresenta uma leve defasagem em relao ao seu sinal de entrada. Logo, o

79
quarto amplificador operacional disponvel no UAF42 foi aproveitado para se construir um
circuito defasador.
Dessa forma, obteve-se o sinal de sada vs1 (a componente fundamental) em fase com
aquele conectado a entrada do filtro sintonizado. Conectou-se na sada do UAF42 um circuito
inversor de sinal com ganho varivel, usando o amplificador operacional U2, o que permite
inverter e fazer correes mnimas na amplitude de vs1. Portanto, a sada de U2 a
componente fundamental (vs1) da tenso entrada defasada em 180 de seu sinal de origem (vsi).
P Obteno da tenso harmnica vsh e da tenso vxi
A subtrao da componente fundamental vs1 da tenso de entrada vsi resulta a tenso
harmnica vsh. Isto obtido pelo circuito somador inversor, realizado com o amplificador
operacional U3 e apresentado na fig. 4.19.
vsi

22k

-Vs1

22k

22k

22k

U3

-Vs1
Vsh

22k

U4
Vxi

Fig. 4.19 - Circuito para a obteno da tenso harmnica vsh e da tenso vxi.

Deve-se manter constante, no barramento CC, o valor mdio de tenso Vd. Portanto
necessrio produzir-se uma componente fundamental, em fase e proporcional tenso vsi,
na entrada do filtro ativo, ou seja, sobre os terminais do capacitor Ca. Um sinal senoidal, em
fase com vsi, denominado vxi obtido com o circuito inversor mostrado na fig. 4.19 (com o
amplificador operacional U4). Mais adiante, se discutir sobre a definio da amplitude de vxi.
P O compensador da tenso vd (barramento CC)
A tenso de referncia vd*, para o barramento CC do inversor, conseguida com um
divisor resistivo e o circuito seguidor de tenso (U5). O compensador H1(s), do tipo
proporcional-integral, formado pelo circuito integrado U6 e seus componentes. Ele controla
a tenso do barramento CC e os valores de seus componentes foram definidos na seo 4.2.
O gerador de tenso de referncia e compensador H1(s) so mostrados na fig. 4.20. O sinal de
sada do compensador H1(s) designado de vyi.

80
vn

vdi

8k2

1k

1,0

10k
U5
vd*

5k

8k2

U6
Vyi

P1
1k8

3v3

Fig. 4.20 - Circuito do gerador da tenso de referncia vd* e do compensador H1(s).

P O multiplicador das tenso vxi e vyi

A amplitude da componente fundamental vxi, que est relacionada reposio de
perdas do filtro ativo visando manter um valor mdio constante no barramento CC, resultado
da multiplicao do sinal vxi pelo sinal vyi. Esta operao realizada com o circuito integrado
MC1595-L fabricado pela Motorola Semiconductors, Inc. Este dispositivo produz um sinal
linear, em sua sada, resultante do produto de duas tenses de entrada.
O diagrama eltrico do multiplicador com o deslocador de nvel (usando amplificador
operacional) apresentado na fig. 4.21. O deslocador de nvel tem a funo de converter a
sada em corrente, do multiplicador, em uma sada em tenso referenciada ao terra. Os
componentes externos do multiplicador e deslocador de nvel so especificados nos pargrafos
seguintes.
Os resistores R3 e R13
Os sinais vxi e vyi tm amplitudes mximas de 4 V, ainda assim, usa-se um divisor
resistivo para as entradas x e y (pinos 9 e 4). Ento para um fator de escala geral igual a 0,1
tem-se a tenso de sada dada por (4.9).
Vo

Vxi Vyi (2 vx ) (2 vy ) 4

v v
K vx v y
10
10
10 x y

(4.9)

Onde K = 4/10 fator de escala do multiplicador excluindo o divisor resistivo.

Levando-se em conta a dissipao de potncia sugerido que as correntes I3 e I13 estejam entre
1,0 e 2,0 mA. Adota-se: I3 = I13 = 1,0 mA. Assegura-se esta condio conectando-se os pinos
3 e 13 ao terra atravs, respectivamente, dos resistores R3 e R13, os quais so definidos por
(4.10). A tenso Vc- corresponde tenso de alimentao de -15 V.

81
R3 (13)

Vc 0,7 V
I3 (13)

500

15 0,7
500
13,8 k
0,001

(4.10)

Adota-se R13 = 12 k e R3 = 15 k (10 k + potencimetro de 5 k). O

potencimetro permite ajustar o fator de escala do multiplicador.
vn

12k
Vxi
12k

8k2

8k2

Rx

Ry

Vx 10 11
9

0,1

5 6

Vyi

3
R3

5k

vp
vp
R0

R0

RL

2k2

13k5

2k2

U7

14

Vy 4

12k

0,1

MC 1595L
12k

R1
3k9

13

12

12k

RL

R13

5k

12k

P5

10k

P2

Vxy

10k

10k
P3

vp
4k7

P4

vn

P3 = P4 = 10k

4k7

Fig. 4.21 - Circuito do multiplicador de tenses.

Os resistores Rx e Ry
Para assegurar que os transistores de entrada do MC1595-L estejam sempre ativos
deve-se ter vx/Rx<I13 e vy/Ry<I3. Quanto maior os fatores I3.Ry e I13.Rx, respectivamente, em
relao s tenses vx e vy, mais preciso ser o multiplicador. Adota-se:
Rx
Ry
8,2 k

(4.11)

Os resistores RL
Com a determinao de Rx, Ry e I3, os resistores denominados RL sero especificados
de acordo com a expresso (4.12).
RL

K Rx Ry I3
2

0,4 . 8,2 . 103 . 8,2 . 103 . 0,001

13448
2

(4.12)

Define-se RL = 13,5 k. Este resistor conectado entre a entrada inversora e sada do

amplificador operacional U7. O outro resistor RL inserido entre a entrada no-inversora e o
terra. Neste caso, divide-se-o em um resistor fixo de 12 k em srie com um potencimetro
de 5 k. Isto permite um ajuste de deslocamento do sinal de sada de U7.

82
O resistor R1
Para que os transistores do multiplicador mantenham-se em uma regio ativa, ao longo
de toda a faixa de variao de seus sinais de entrada, (vx e vy), necessrio que a tenso no
pino 1 (Vpino1) esteja pelo menos 2,0 V acima da amplitude mxima daqueles sinais de
entrada. Logo, define-se Vpino1 = 7,0 V e considerando que a corrente que circula, pelo pino
1, duas vezes a corrente I3, o resistor R1 calculado por (4.13).
R1

Vc Vpino1
2 I3

15 7,0

4,0 k
0,002

(4.13)

Usar-se- R1 = 3,9 k (valor comercial mais prximo). A tenso Vc+ corresponde

tenso de alimentao de +15 V.
Os resistores R0
As tenses nos pinos 2 e 14 devem ter um valor entre aquele do pino 1 (Vpino1) e o da
tenso de alimentao Vc+. Estabelece-se para a tenso no pino 2(14) Vpino2(14) = 11 V. Dessa
forma, R0 ser obtido por (4.14).
R0

Vc Vpino2
(Vpino2 / RL)  I3

15 11
11 / 13,5 . 103  0,001

2204

(4.14)

Os pinos 8 e 12 (fig. 4.21) esto sendo polarizados com tenses variveis. Isto permite
um ajuste fino do deslocamento (offset) do sinal de sada relacionado s tenses de entrada vx
e vy.
Finalmente, faz-se notar que o sinal de sada vxy ( U7) um sinal senoidal com a
amplitude determinada pelo sinal vyi, oriundo do controlador H1(s), e determinar o quanto de
energia ser transferido ao filtro ativo para compensar suas perdas.
P O gerador da tenso de referncia vr e o compensador H2(s)
A fig. 4.22 mostra os circuitos eltricos do gerador da tenso de referncia vr (U8) e
controlador H2(s) (U9). O gerador da tenso de referncia vr um somador inversor. Ele faz
a adio do sinal de referncia da tenso harmnica vsh e da componente senoidal vxy (em fase
e proporcional componente fundamental da tenso de entrada) resultando o sinal de
referncia da tenso a ser gerada no capacitor de acoplamento Ca.

83
Vxy

22k

1k24

hi
22k

Vsh

22k

4,48n

22k

1n

27k

Vc
U9

U8
Vr

10k

Vr

3V9

Fig. 4.22 - Circuito do gerador da tenso de referncia vr e do compensador H2(s).

O compensador H2(s) realizado com o auxlio do amplificador operacional U9 e seus

componentes foram determinados na seo 4.1. A partir de uma amostra da tenso produzida
pelo filtro (em Ca), disponvel no terminal de sada de U1b (hi), e da tenso de referncia vr
aplicadas ao controlador H2(s) obtm a tenso de controle vc. Limita-se esta tenso de sada,
em aproximadamente 4,6 V, com os diodos zener de 3,9 V (fig. 4.22).
P O gerador de sinais de gatilho dos interruptores
A fig. 4.23 apresenta o circuito do gerador de sinais de comando para os interruptores
do inversor. Ele composto do gerador de sinal triangular, do gerador de pulsos modulados
em largura e do circuito de habilitao/inibio de pulsos.
1,2n

vp

P6=5k

Vc

12k

Vt1
U10

1k8

vp

U14a

47k
U15a

U12

LD
Vt1

8k2

3k9
4v7

5k6

Hab

330k

27k

vp
10k

P7=5k

S1,4

1k8

Vt1

U11

1k8
8k2

Vc

LD
12k

Inib

U14b
U15b

U13
S2,3

1k8

vp

47k

5k6
330k

Fig. 4.23 - Circuito do gerador de sinais de gatilho dos interruptores.

O gerador de sinal triangular constitudo de um integrador (U10) e um comparador

com histerese (U11). A sada do comparador assume os valores Vcp+ e Vcp-. Estas tenses
aplicadas ao integrador estabelecem uma corrente de carga ou de descarga para o capacitor de
1,2 nF e resultam no aparecimento de um sinal triangular (vt1) na sada de U10. Os diodos
zener conectados em U11 asseguram uma simetria aos valores Vcp+ e Vcp- e fazem com que
o sinal triangular tambm seja simtrico em suas amplitudes. Os componentes deste bloco so

84
especificados de forma que o sinal triangular tenha uma freqncia de 20 kHz.
O circuito gerador de pulsos modulados em largura constitudo dos comparadores
U12 e U13. Nestes so conectados o sinal triangular vt1 e o sinal de controle vc. A comparao
destes sinais produz pulsos modulados em largura. Suas amplitudes, para se conformarem aos
nveis lgicos de U14a e U14b, estaro definidas pelo divisor resistivo conectado sada de
cada um dos comparadores. Os pulsos so enviados s portas lgicas E (U14a,U14b) que
habilitam ou no estes sinais para o circuito de comando dos interruptores.
O circuito de habilitao/inibio de pulsos composto do interruptor de um plo e
duas posies e das portas lgicas NO-E (U15a, U15b). Este circuito gera o sinal LD, isento
de rudos esprios, o qual enviado s portas lgicas E permitindo ou no que os pulsos dos
comparadores estejam presentes nos terminais S1,4 e S2,3.
Os circuitos integrados denominados U1a, U1b, U1c, U2, U3, ..., U9 e U10 so
amplificadores operacionais do tipo LF411 (ou LF 351). U11 o amplificador operacional
LM318. U12 e U13 so, tambm, amplificadores operacionais do tipo LM311. U14a e U14b
so portas lgicas do circuito integrado CD4081B. Para U15a e U15b usou-se o circuito
integrado CD4011B.
P O circuito de acionamento dos interruptores
Os sinais de gatilho para os interruptores do inversor esto disponveis nos terminais
de sada de U14a e U14b. Eles so enviados ao circuito de acionamento dos interruptores - o
SKHI23/12 produzido pela SEMIKRON (fig. 4.15). O SKHI23/12 pode ser dividido em trs
blocos: condicionamento de sinais, isolao e gerao de pulsos.
O bloco de condicionamento de sinais recebe os sinais de gatilho, gerados pelo sistema
de controle, em nveis TTL, e faz a adequao desses sinais para serem aplicados ao primrio
dos transformadores de pulsos. O circuito de isolao propicia a isolao eltrica do sinais de
gatilho. Inclui-se neste bloco as fontes isoladas que proporcionam, a partir da tenso de
alimentao do lado primrio, a tenso para o circuito de gerao de pulsos no lado dos
interruptores.
O circuito de gerao de pulsos amplifica e condiciona os sinais de gatilho, deixandoos adequados ao acionamento dos interruptores (IGBTs). Vrios ajustes so possveis, de
acordo com seu fabricante, para o circuito de acionamento de interruptores SKHI23/12. A

85
ttulo de exemplo tem-se a configurao dos nveis dos sinais de entrada (TTL ou CMOS), a
proteo por intertravamento dos sinais de acionamento, a monitorao da tenso Vce do
IGBT, etc. Finalmente, o circuito de acionamento dos interruptores disponibiliza em sua sada
os sinais sg1, sg2, sg3 e sg4 que sero conectados aos interruptores S1, S2, S3 e S4.
4.5 FAS-VSI-V - RESULTADOS EXPERIMENTAIS
4.5.1 FAS-VSI-V com carga resistiva (R)
O filtro ativo srie foi ensaiado com uma carga resistiva (Ro = 30 ). A fonte de
alimentao (vs) constituiu-se de um inversor que proporcionou uma tenso de sada com
elevado contedo harmnico. Entre esses componentes conectou-se o filtro ativo atravs dos
terminais do capacitor de acoplamento Ca. Os principais sinais que sero apresentados a seguir
so aqueles descritos na fig. 4.6.
Na fig. 4.24 so apresentadas as tenses de entrada vs, a de sada vo e a tenso vca do
capacitor Ca. O inversor est inativo e a queda de tenso nos terminais de Ca muito prxima
da tenso de entrada. Portanto a tenso de sada praticamente nula.

vs
vca
vo

Fig. 4.24 - Tenses: de entrada, no capacitor Ca e de sada (na carga) (100 V/div., 5 ms/div.).

Constata-se na fig. 4.24 que a tenso de entrada , de fato, uma tenso bastante
distorcida com um valor de pico de aproximadamente 200 V.
A fig. 4.25, j com o filtro ativo em operao, mostra as tenses de entrada vs, a de
sada vo e a tenso vca do capacitor Ca. A tenso de entrada vs est distorcida e a ao do filtro
faz com que a tenso de sada vo seja senoidal. A tenso vca corresponde parcela que contm
as tenses harmnicas da tenso de entrada. Alm disso, ela deve conter uma componente
fundamental de pequena amplitude para compensar as perdas do filtro.

86
Na fig. 4.26 estes sinais so reapresentados em uma outra escala de tempo (maior
nmero de ciclos). Ela utilizada para o clculo do contedo harmnico daqueles sinais.
vo
vs

vca

vs

vo

vca

Fig. 4.25 - Tenses: de entrada, no

capacitor Ca e de sada (na carga) (100
V/div., 5 ms/div.).

Fig. 4.26 - Tenses: de entrada, no

capacitor Ca e de sada (na carga) (100
V/div., 10 ms/div.).

Com o auxlio do programa WaveStar, proporcionado pela Tektronix , usou-se os

sinais coletados da fig. 4.26 (as tenses vs e vo) para calcular o contedo harmnico daquelas
tenses. Calculou-se, ainda, para cada um dos sinais a distoro harmnica total.
20.6%

Num. harmnicas 51

18.5%

Dist. harm. total: 21,47%

0.49%

Num. harmnicas: 51

0.44%

Dist. harm. total: 0,65%

16.5%

0.40%

14.4%

0.35%

12.4%

0.30%

10.3%

0.25%

8.2%

0.20%

6.2%

0.15%

4.1%

0.10%

2.1%

0.05%

0.0%
2 4 6 8 10 12 14 16 18 20 22 24 26 28 30 32 34 36 38 40 42 44 46 48 50

0.00%
2 4 6 8 10 12 14 16 18 20 22 24 26 28 30 32 34 36 38 40 42 44 46 48 50

(a)

(b)

Fig. 4.27 - Componentes harmnicas e suas amplitudes, das tenses: de entrada vs (a) e de sada
vo (b).

Na fig. 4.27a so apresentadas as componentes harmnicas e suas amplitudes para a

tenso de entrada vs. Nota-se o acentuado valor da 3 harmnica (em torno de 20% da
amplitude da fundamental). Nesta anlise foram consideradas at 51 harmnica. A distoro
harmnica total, para a tenso vs, de 21,47%. O espectro harmnico da tenso de sada vo
apresentado na fig. 4.27b. Tambm, nesta anlise considerou-se at 51 harmnica e a
distoro harmnica total encontrada para a tenso de sada de 0,65%.

87
A tenso entregue carga encontra-se, praticamente, isenta das distores da tenso
de entrada. oportuno observar que os grficos esto em escalas diferentes. A amplitude das
componentes harmnicas, em seus eixos verticais, apresentada como uma porcentagem da
amplitude da componente fundamental e nos eixos horizontais tem-se a ordem das
harmnicas.
vpd
vce

vge
vge
Fig. 4.28 - Tenso de gatilho vpd (2 V/div.,
20 s/div.) - lado do controle e tenso de
acionamento vge (5 V/div., 20 s/div.).

Fig. 4.29 - Tenso de acionamento vge (5

V/div., 10 s/div.) e tenso coletor-emissor
vce (100 V/div., 10 s/div.) do interruptor
S1.

O sinal de gatilho vpd, gerado pelo circuito de controle, apresentado na fig. 4.28.
um sinal lgico digital. Trata-se do sinal S1,4 disponvel no U14a (fig. 4.23). Ainda, na fig.
4.28 v-se o sinal vge que corresponde ao sinal sg1 (fig. 4.15) e aplicado entre a base e o
emissor do interruptor S1. Nota-se que ocorre um atraso, de aproximadamente 4 s, entre os
sinais gerados pelo sistema de controle e aquele aplicado ao interruptor de potncia. Na fig.
4.29 so apresentados o sinal de acionamento vge e a tenso vce entre o coletor e o emissor do
interruptor S1. Quando o sinal vge encontra-se com amplitude negativa desligando o interruptor
potncia, nota-se que este ltimo fica submetido tenso do barramento CC.
A evoluo do corrente no interruptor S1 pode ser vista nas curvas da fig. 4.30. Quando
o sinal vge encontra-se com amplitude positiva o interruptor S1 estar ligado e conduzindo a
corrente iLa. A ondulao de corrente encontra-se dentro dos limites calculados (em torno de
2 A). A fig. 4.31 mostra a tenso de entrada vs, de sada vo e a corrente de carga io (ou tambm
da fonte). Verifica-se, mais uma vez, o funcionamento adequado do filtro ativo - a tenso de
sada senoidal.

88
A corrente de carga io senoidal e est em fase (carga resistiva) com as tenses de
entrada e de sada. O controle adotado no causa defasagens entre aquelas tenses.
io
vo

vge
vs

iLa
Fig. 4.30 - Tenso de acionamento vge (2
V/div., 20 s/div.) e corrente no indutor iLa
(2 A/div., 20 s/div.).

Fig. 4.31 - Tenso de entrada vs, de sada vo

(100 V/div., 5 ms/div.) e corrente de carga
io (2 A/div., 5 ms/div.).

Com o intuito de observar possveis distrbios na tenso de sada causou-se uma

perturbao de carga. Inicialmente colocou-se uma carga resistiva Ro = 40 em srie com o
filtro ativo.
vo

vs

io
Fig. 4.32 - Tenso de entrada vs, de sada vo
(100 V/div., 10 ms/div.) e corrente de carga
io (2 A/div., 10 ms/div.).

Fig. 4.33 - Corrente de carga io, no indutor

La (iLa) e no capacitor Ca (ica) (2 A/div., 10
ms/div.).

Com o filtro em funcionamento alterou-se, abruptamente, seu valor para Ro = 30 e

registraram-se os seguintes sinais (ver fig. 4.32): a tenso de entrada vs, a tenso de sada vo
e a corrente de carga io. possvel observar a que perturbao causada no influenciou na
qualidade da tenso de sada. Outro aspecto a ser observado que o sistema manteve-se
estvel com a variao da carga.

89
As correntes de carga io, iLa no indutor La e ica no capacitor de acoplamento so
mostradas na fig. 4.33. Nela verifica-se o formato grfico de tais correntes. Essas correntes so
mostradas em detalhes na fig. 4.34. Um aspecto relevante que pode ser constatado nessa figura
que a corrente de carga io sofre apenas pequenas alteraes durante um perodo de comutao
ou entre perodos subseqentes apesar da carga no apresentar uma caracterstica de fonte de
corrente. Isto ratifica o desenvolvimento analtico apresentado na seo 3.4.1.
vd(ca)

io

vd

iLa
ica
vs
vo
Fig. 4.34 - Corrente de carga io, no indutor
La (iLa) e no capacitor Ca (ica) (1 A/div., 10
s/div.).

Fig. 4.35 - Tenses: de entrada vs, de sada

vo e no barramento CC: vd (100 V/div., 5
ms/div.) e vd(ca) (2 V/div., 5 ms/div.).

Na fig. 4.35 so apresentadas as tenses de entrada vs, a de sada vo e a tenso vd do

barramento CC. A tenso vd(ca) constitui-se somente da parcela alternada daquela tenso. As
tenses de entrada e de sada estabelecem uma referncia para a observao da componente
alternada da tenso do barramento CC. Portanto possvel verificar que a tenso alternada
vd(ca), considerando-se o aspecto grfico, assemelha-se substancialmente com a tenso prevista
analiticamente (fig. 3.24).
4.5.2 FAS-VSI-V com carga resistiva-indutiva (RL)
Um segundo experimento usando o filtro ativo srie e uma carga hmico-indutiva foi
realizado. A carga tem os seguintes valores: Ro = 30 e Lo = 50 mH. Estes componentes
foram alimentados por um inversor, cuja a tenso de sada se apresentava com elevada
distoro. A configurao para este experimento e alguns dos sinais que sero descritos, nos
prximos pargrafos, so ilustrados na fig. 4.9.

90
As tenses de entrada vs, a de sada vo e a tenso vca do capacitor Ca so mostradas na
fig. 4.36. Nela observa-se a elevada distoro da tenso de alimentao vs e seu valor de pico
de aproximadamente 200 V. Uma tenso (vca), de formato e amplitude semelhantes tenso
de entrada, observada nos terminais do capacitor de acoplamento em virtude do filtro estar
desligado. Em conseqncia, a tenso na carga vo tem pequena amplitude e formato no
senoidal.

vca

vs
vo

Fig. 4.36 - Tenses: de entrada, no capacitor Ca e de sada (na carga) (100 V/div., 5 ms/div.).

Na fig. 4.37, com o filtro ativo em funcionamento, so apresentadas as tenses de

entrada vs, a tenso vca do capacitor Ca e a de sada vo. O inversor mantm a tenso de
alimentao com suas distores e na carga tem-se uma tenso de formato senoidal (vo).
vs

vo

vca
vca
vs

vo
Fig. 4.37 - Tenses: de entrada, no
capacitor Ca e de sada (na carga) (100
V/div., 2 ms/div.).

Fig. 4.38 - Tenses: de entrada, no

capacitor Ca e de sada (na carga) (100
V/div., 10 ms/div.).

91
A tenso vca um sinal no senoidal que elimina as distores da tenso de entrada.
A tenso produzida pelo filtro, possivelmente, engloba uma componente em 60 Hz
responsvel por suprir suas perdas. Os sinais da fig. 4.37 so retomados na fig. 4.38 com um
nmero maior de ciclos. Eles foram assim registrados para a anlise de seu contedo
harmnico.
Novamente, usando o programa WaveStar, com os sinais coletados na fig. 4.38
calculou-se o contedo harmnico das tenses vs e vo. As componentes harmnicas e suas
amplitudes, para a tenso de entrada vs, so apresentadas na fig. 4.39a. Neste grfico observase que a 3 harmnica destaca-se com uma amplitude de 22,5% em relao componente
fundamental. Alm desta harmnica outras esto presentes e contribuem para que a tenso de
entrada vs apresente uma distoro harmnica total de 23,36%.
22.5%

Num. harmnicas: 51

20.2%

Dist. harm. total: 23,36%

18.0%

0.52%

Num. harmnicas: 51

0.47%

Dist. harm. total: 0,86%

0.42%

15.7%

0.36%

13.5%

0.31%

11.2%

0.26%

9.0%

0.21%

6.7%

0.16%

4.5%

0.10%

2.2%

0.05%

0.0%
2 4 6 8 10 12 14 16 18 20 22 24 26 28 30 32 34 36 38 40 42 44 46 48 50

0.00%
2 4 6 8 10 12 14 16 18 20 22 24 26 28 30 32 34 36 38 40 42 44 46 48 50

(a)

(b)

Fig. 4.39 - Componentes harmnicas e suas amplitudes das tenses: de entrada vs (a) e de sada vo
(b).

Na fig. 4.39b tem-se o espectro harmnico da tenso de sada vo. A distoro

harmnica total encontrada para aquela tenso de 0,86%. Logo, a tenso disponibilizada
carga encontra-se, praticamente, isenta dos distrbios apresentados pela tenso do alimentador.
Nas duas anlises realizadas, considerou-se at 51 harmnica. Os grficos esto em escalas
diferentes e a amplitude das componentes harmnicas, em seus eixos verticais, dada como
uma porcentagem da amplitude da componente fundamental e no eixos horizontais, tem-se a
ordem das harmnicas.
O sinal triangular vt1 de 20 kHz bem como a tenso de controle vc, observvel nos
terminais de sada do compensador H2(s) (fig. 4.22), so mostrados na fig. 4.40. O sinal
triangular se apresenta como uma faixa contnua (cor cinza) em virtude da escala de tempo
com a qual foi coletado.

92
Isto, ento, permite observar a forma grfica, na freqncia da fundamental, da tenso
de controle vc. Ela semelhante tenso produzida pelo filtro ativo (em Ca) e suas amplitudes
mximas no ultrapassam os limites (positivo e negativo) da portadora triangular.

vc

vt1
Fig. 4.40 - Sinal triangular vt1 e tenso de
controle vc (2 V/div., 2 ms/div.).

Fig. .41 - Sinal triangular vt1 e tenso de

controle vc (2 V/div., 50 s/div.).

A fig. 4.41 reapresenta os sinais anteriores em uma escala de tempo menor. possvel
observar que a tenso de controle vc no apresenta grandes variaes quando comparada
portadora triangular.
vpd
vce

vge
vge
Fig. 4.42 - Tenso de gatilho vpd (2 V/div.,
20 s/div.) - lado do controle e tenso de
acionamento vge (5 V/div., 20 s/div.).

Fig. 4.43 - Tenso de acionamento vge (5

V/div., 10 s/div.) e tenso coletor-emissor
vce (100 V/div., 10 s/div.) do interruptor
S1.

Na fig. 4.42 mostrado o sinal de gatilho vpd gerado pelo circuito de controle. Ele
um sinal lgico digital e denominado sinal S1,4, o qual disponvel na sada de U14a (fig.
4.23). Tambm, na mesma figura, v-se o sinal vge que corresponde ao sinal sg1 (fig. 4.15) e

93
aplicado entre a base e o emissor do interruptor S1. O sinal sg1 atrasa-se, em
aproximadamente 4 s, do sinal gerado pelo sistema de controle. Na fig. 4.43 so apresentados
o sinal de acionamento vge e a tenso vce entre o coletor e o emissor do interruptor S1. Quando
o sinal vge encontra-se com amplitude negativa, perodo no qual o interruptor potncia
encontra-se desligado, nota-se que este ltimo fica submetido tenso do barramento CC.

vge

io
vs

vo
iLa
Fig. 4.44 - Tenso de acionamento vge (5
V/div., 20 s/div.) e corrente no indutor iLa
(2 A/div., 20 s/div.).

Fig. 4.45 - Tenso de entrada vs, de sada vo

(100 V/div., 5 ms/div.) e corrente de carga
io (2 A/div., 5 ms/div.).

O comportamento da corrente no interruptor S1 pode ser visto na fig. 4.44. Quando vge
tem amplitude positiva o interruptor S1 estar ligado e conduzindo a corrente iLa. A corrente
negativa e enquanto o interruptor estiver desligado (vge com amplitude de - 8 V) a corrente
circular pelos diodos em anti-paralelo. A ondulao de corrente encontra-se dentro dos
limites previstos (na faixa de 2 A).
A fig. 4.45 apresenta a tenso de entrada vs, a de sada vo e a corrente de carga io (que
tambm a da fonte). Verifica-se, de acordo com o aspecto senoidal da tenso de sada, o
adequado funcionamento do filtro ativo. A corrente de carga io senoidal e est defasada
(carga hmico-indutiva) das tenses de entrada e de sada. O controle adotado no causa
defasagens entre aquelas tenses.
Neste ensaio fez-se tambm uma variao de carga. Inicia-se o sistema com uma carga
Ro = 40 e Lo = 50 mH. A seguir, com o filtro em funcionamento, alterou-se o valor do
resistor de 40 para 30 resultando uma carga Ro = 30 e Lo = 50 mH. Os resultados deste
evento foram registrados e so apresentados na fig. 4.46.

94
Assim, a fig. 4.46 apresenta a tenso de entrada vs, a tenso de sada vo e a corrente de
carga io. possvel observar a que perturbao causada no influenciou na qualidade da tenso
de sada. O regime permanente alcanado em poucos ciclos. Observa-se, ainda, que o sistema
manteve-se estvel com a variao da carga.
io

vs

vo
Fig. 4.46 - Tenso de entrada vs, de sada vo
(100 V/div., 10 ms/div.) e corrente de carga
io (2 A/div., 10 ms/div.).

Fig. 4.47 - Corrente de carga io, no indutor

La (iLa) e no capacitor Ca (ica) (2 A/div., 5
ms/div.).

As correntes de carga io (curva em preto), iLa no indutor La e ica no capacitor de

acoplamento so mostradas na fig. 4.47. Nela verifica-se o formato grfico dessas correntes.

vd

io
iLa
ica

vd(ca)
vs
Fig. 4.48 - Corrente de carga io, no indutor La
(iLa) e no capacitor Ca (ica) (1 A/div., 10
s/div.).

vo

Fig. 4. 49 - Tenses: de entrada vs, de sada vo

e no barramento CC: vd (100 V/div., 5
ms/div.) e vd(ca) (2 V/div., 5 ms/div.).

O formato da corrente iLa segue, muito proximamente, o formato da corrente de carga

io. Isto permite inferir que, em um perodo da componente fundamental, a corrente de carga
circula, em grande parte, pelo filtro ativo (ou inversor).

95
As correntes da fig. 4.47 so reapresentadas, em detalhes, na fig. 4.48. Nota-se nesta
figura que a corrente de carga io sofre pequenas alteraes durante um perodo de comutao
ou entre perodos subseqentes. Estas alteraes so menores do aquelas observadas na fig.
4.34, possivelmente pelo fato da carga apresentar uma caracterstica de fonte de corrente. Este
aspecto vem corroborar o desenvolvimento analtico apresentado na seo 3.4.1.
Na fig. 4.49 so apresentadas as tenses de entrada vs, a de sada vo e a tenso vd do
barramento CC. A tenso vd(ca) representa apenas a parcela alternada daquela tenso. As
tenses de entrada e de sada estabelecem uma referncia para a observao da componente
alternada da tenso do barramento CC. Adicionalmente, possvel verificar que a tenso
alternada vd(ca), considerando-se o aspecto grfico, no se parece com a tenso prevista
analiticamente e ilustrada na fig. 3.24 - equao (3.75). Entretanto, a ondulao de vd(ca)
permanece dentro dos limites previstos e portanto o valor adotado para o capacitor Cd (no
barramento CC) continua sendo uma escolha apropriada.
4.5.3 FAS-VSI-V com carga no linear
O filtro ativo srie foi, ainda, ensaiado com uma carga no linear. Esta carga
composta de um retificador em ponte completa alimentando um indutor e um resistor ligados
em srie. Seus valores so Ro = 30 e Lo = 50 mH. A fonte de alimentao, para este
propsito, continua sendo o inversor, cuja tenso de sada distorcida. A configurao para
este experimento e alguns dos sinais que sero descritos nos pargrafos subseqentes so
ilustrados na fig. 4.12.
Na fig. 4.50 so ilustradas as tenses de entrada vs, a de sada vo e a tenso vca do
capacitor Ca. O inversor est desligado e a queda de tenso nos terminais do capacitor Ca
praticamente igual tenso de entrada. Dessa forma, a tenso de sada de amplitude reduzida
e no senoidal. Nota-se, ainda, que a tenso de entrada bastante distorcida e com uma
amplitude prxima de 200 V.
Na fig. 4.51, com o filtro ativo em funcionamento, so apresentadas as tenses de
entrada vs, a tenso vca do capacitor Ca e a de sada vo. O alimentador mantm sua tenso de
sada com distores e na carga tem-se uma tenso de formato senoidal (vo) em virtude da ao
do filtro ativo. A tenso produzida pelo filtro no terminais capacitor Ca contm a tenso que
reduz as distores da tenso de entrada.

96
A tenso vca inclui, possivelmente, uma componente em 60 Hz para que as perdas do
filtro ativo sejam repostas.

vca
vo
vs

Fig. 4.50 - Tenses: de entrada, no capacitor Ca e de sada (na carga) (100 V/div., 5 ms/div.).

Os sinais da fig. 4.51 so retomados na fig. 4.52 com um nmero maior de ciclos. Eles
foram assim registrados para o clculo de seu contedo harmnico. Com o programa WaveStar
e os sinais coletados na fig. 4.52 calculou-se o contedo harmnico das tenses vs e vo. As
componentes harmnicas e suas amplitudes, para a tenso de entrada vs, so apresentadas na
fig. 4.53a. Neste grfico observa-se que a 3 harmnica evidencia-se com uma amplitude de
22,2% em relao componente fundamental.
vs

vo

vo

vs

vca

vca
Fig. 4.51 - Tenses: de entrada, no
capacitor Ca e de sada (na carga) (100
V/div., 2 ms/div.).

Fig. 4.52 - Tenses: de entrada, no

capacitor Ca e de sada (na carga) (100
V/div., 10 ms/div.).

Outras componentes, alm da 3 harmnica, esto presentes e contribuem para que a

tenso de entrada vs apresente uma distoro harmnica total de 22,98%.

97
Na fig. 4.53b tem-se o espectro harmnico da tenso de sada vo. A distoro
harmnica total encontrada para aquela tenso de 1,91%. Logo, a tenso disponibilizada
carga encontra-se com um reduzido contedo harmnico quando comparado quele
apresentado pela tenso do alimentador. Nas duas anlises realizadas considerou-se at 51
harmnica. Os grficos esto em escalas diferentes e a amplitude das componentes
harmnicas, em seus eixos verticais, dada como uma porcentagem da amplitude da
componente fundamental e no eixos horizontais, tem-se a ordem das harmnicas.
22.2%

Num. harmnicas: 51

20.0%

Dist. harm. total: 22,98%

17.8%

0.60%
0.54%
0.48%

Num. harmnicas: 51
Dist. harm. total: 1,91%

15.6%

0.42%

13.3%

0.36%

11.1%

0.30%

8.9%

0.24%

6.7%

0.18%

4.4%

0.12%

2.2%

0.06%

0.0%
2 4 6 8 10 12 14 16 18 20 22 24 26 28 30 32 34 36 38 40 42 44 46 48 50

0.00%
2 4 6 8 10 12 14 16 18 20 22 24 26 28 30 32 34 36 38 40 42 44 46 48 50

(a)

(b)

Fig. 4.53 - Componentes harmnicas e suas amplitudes das tenses: de entrada vs (a) e de sada vo
(b)

vc
vt1
Fig. 4.54 - Sinal triangular vt1 e tenso de
controle vc (2 V/div., 2 ms/div.).

Fig. 4.55 - Sinal triangular vt1 e tenso de

controle vc (2 V/div., 50 s/div.).

O sinal triangular vt1 de 20 kHz bem como a tenso de controle vc, disponvel nos
terminais de sada do compensador H2(s) (fig. 4.22), so mostrados na fig. 4.54. O sinal
triangular apresentado como uma faixa contnua (cor cinza) em virtude da escala de tempo
com a qual foi coletado. A fig. 4.54 possibilita observar a forma grfica, na freqncia da

98
fundamental, da tenso de controle vc. Ela tem o formato semelhante tenso produzida pelo
filtro ativo (em Ca) e suas amplitudes mximas esto dentro dos limites (positivo e negativo)
da portadora triangular. Na fig. 4.55, a portadora triangular e a tenso de controle so
apresentadas em uma escala de tempo menor e nota-se que esta ltima no apresenta elevadas
variaes em comparao ao sinal triangular.
vpd

vge
Fig. 4.56 - Tenso de gatilho vpd (2 V/div.,
20 s/div.) - lado do controle e tenso de
acionamento vge (5 V/div., 20 s/div.).

vce

vge
Fig. 4.57 - Tenso de acionamento vge (5
V/div., 10 s/div.) e tenso coletor-emissor
vce (100 V/div., 10 s/div.) do interruptor
S1.

Na fig. 4.56 apresentado o sinal de gatilho vpd gerado pelo circuito de controle. um
sinal lgico digital e denominado S1,4. Ele est disponvel na sada de U14a (fig. 4.23). Na
mesma figura v-se o sinal vge que corresponde ao sinal sg1 (fig. 4.15) e aplicado entre a
base e o emissor do interruptor S1. O sinal sg1 atrasa-se, em aproximadamente 4 s, do sinal
produzido pelo sistema de controle.
Na fig. 4.57 so apresentados o sinal de acionamento vge e a tenso vce entre o coletor
e o emissor do interruptor S1. Quando o sinal vge encontra-se com amplitude negativa, perodo
no qual o interruptor potncia encontra-se desligado, nota-se que este ltimo fica submetido
tenso do barramento CC.
A fig. 4.58 ilustra o comportamento da corrente no interruptor S1. Quando vge tem
amplitude positiva o interruptor S1 estar ligado e conduzindo a corrente iLa. Considerando-se
que a corrente negativa, enquanto o interruptor estiver desligado (vge com amplitude de - 8
V), ela circular pelos diodos em antiparalelo.

99
A ondulao de corrente encontra-se dentro dos limites previstos (na faixa de 2 A). A
fig. 4.59 apresenta a tenso de entrada vs, a de sada vo e a corrente de carga io (que a prpria
corrente da fonte). Verifica-se, de acordo com o aspecto senoidal da tenso de sada, o
adequado funcionamento do filtro ativo. A corrente de carga io no senoidal. apropriado
observar que o filtro permite a circulao de correntes de natureza no senoidais. O controle
adotado no causa defasagens entre as tenses de entrada e de sada.

vs

vge

io

vo
iLa
Fig. 4.58 - Tenso de acionamento vge (5
V/div., 20 s/div.) e corrente no indutor iLa
(2 A/div., 20 s/div.).

vs

vo

Fig. 4.59 - Tenso de entrada vs, de sada vo

(100 V/div., 5 ms/div.) e corrente de carga
io (2 A/div., 5 ms/div.).

io

Fig. 4.60 - Tenso de entrada vs, de sada vo

(100 V/div., 10 ms/div.) e corrente de carga
io (2 A/div., 10 ms/div.).

Fig. 4.61 - Corrente de carga io, no indutor

La (iLa) e no capacitor Ca (ica) (2 A/div., 5
ms/div.).

Neste experimento, fez-se tambm uma variao de carga. Inicia-se o sistema com uma
carga Ro = 40 e Lo = 50 mH. A seguir, com o filtro em funcionamento, alterou-se o valor do
resistor de 40 para 30 resultando uma carga Ro = 30 e Lo = 50 mH.

100
Os resultados deste evento foram registrados e so apresentados na fig. 4.60. Assim,
esta ltima apresenta a tenso de entrada vs, a tenso de sada vo e a corrente de carga io.
possvel observar a que perturbao causada no influenciou na qualidade da tenso de sada.
O regime permanente alcanado em poucos ciclos. Observa-se, ainda, que o sistema mantevese estvel com a variao da carga.
As correntes de carga io (curva destacada em preto), iLa no indutor La e ica no capacitor
de acoplamento so mostradas na fig. 4.61. Esta figura foi registrada para se observar o formato
dessas correntes. A corrente iLa segue de forma coincidente (excetuando-se sua ondulao) a
corrente de carga io. Em conseqncia infere-se que, em um perodo da componente
fundamental, a corrente de carga circula, principalmente, pelo filtro ativo.
iLa

io

vd

vs

ica
vo
Fig. 4.62 - Corrente de carga io, no indutor
La (iLa) e no capacitor Ca (ica) (1 A/div., 10
s/div.).

vd(ca)

Fig. 4.63 - Tenses: de entrada vs, de sada

vo e no barramento CC: vd (100 V/div., 5
ms/div.) e vd(ca) (2 V/div., 5 ms/div.).

As correntes da fig. 4.61 so reapresentadas, em detalhes, na fig. 4.62. Nota-se nesta

figura que a corrente de carga io sofre pequenas alteraes durante um perodo de comutao
ou entre perodos subseqentes. Estas alteraes so menores do aquelas observadas na fig.
4.34, possivelmente pelo fato da carga apresentar uma caracterstica de fonte de corrente. Este
aspecto vem corroborar o desenvolvimento analtico apresentado na seo 3.4.1.
Na fig. 4.63 so apresentadas as tenses: de entrada vs, a de sada vo e a tenso vd do
barramento CC. A tenso vd(ca) representa a parcela alternada daquela tenso. As tenses de
entrada e de sada estabelecem uma referncia para a observao da componente alternada da
tenso do barramento CC.
Ainda, possvel verificar que a tenso alternada vd(ca), considerando-se o aspecto

101
grfico, difere da tenso prevista analiticamente - equao (3.75) - e ilustrada na fig. 3.24. Ela
difere, tambm, dos resultados experimentais mostrados nas figuras 4.35 e 4.49. Entretanto sua
ondulao permanece dentro dos limites previstos e portanto o valor adotado para o capacitor
Cd (no barramento CC) continua sendo uma escolha adequada.
4.6 CONCLUSO
Para a experimentao foi escolhido o filtro ativo srie com o VSI e entrada em tenso.
Apresenta-se, para esse objetivo, um exemplo de projeto seguido de suas variadas simulaes.
Na etapa seguinte discutem-se os aspectos construtivos do filtro ativo, de seus circuitos
auxiliares e de interface.
Em seguida, alguns experimentos foram realizados com a conseqente coleta e anlise
de dados. Constatou-se o adequado funcionamento do filtro ativo.

CAPTULO V
FILTRO ATIVO SRIE COM CONTROLE DIGITAL - ASPECTOS
GERAIS
5.1 INTRODUO
Os sistemas de eletrnica de potncia1 ao serem controlados requerem o
desenvolvimento de variadas funes, tais como: filtragem de sinais, gerao de sinais de
disparo, medies, protees, etc. A realizao dessas funes tem recado sobre as
tecnologias analgicas, as quais so interconectadas fisicamente. Nessa abordagem de conexo
fsica, componentes analgicos e digitais (circuitos integrados), alguns com funes
especficas, so conectados em um certo arranjo afim de proporcionar determinado sistema
de controle ou funes. Uma das vantagens desta abordagem a operao paralela dos blocos
de funes resultando em um sistema de controle de rpida execuo. Em contrapartida, sua
desvantagem est na rigidez do sistema construdo. Qualquer modificao exige, em geral, a
construo de um outro sistema de controle. Ainda, pode-se considerar que a complexidade
dos sistemas a serem construdos aumenta medida que os algoritmos de controle tornam-se
mais complexos.
Nas ltimas dcadas, o desenvolvimento dos microprocessadores tem promovido o uso
da tecnologia digital no controle de sistemas de eletrnica de potncia atravs de outra
abordagem - a da programao. O uso dessa tecnologia traz como vantagens: menor
suscetibilidade ao envelhecimento dos componentes e ao da temperatura, alm da
flexibilidade para modificaes e atualizaes [35].
No controle de sistemas de eletrnica de potncia, dependendo de suas especificaes,
vrios tipos de processadores podem ser usados: microprocessadores genricos,
microcontroladores, processadores avanados (DSP, processadores RISC, processadores
paralelos, etc.). A escolha do microprocessador crtica no desempenho e no comportamento
do controlador (ou compensador) digital. Alguns fatores devem ser considerados quando da
seleo do microprocessador: arquitetura do processador, capacidade matemtica, velocidade

Equipamentos ou dispositivos que processam energia eltrica usando conversores estticos de

potncia - definio informal segundo [35].

103
de processamento, capacidade de operao em tempo real, integrao perifrica [35, 36].
De acordo com [36], os microprocessadores foram projetados especialmente para
agirem como dispositivos de processamento nos microcomputadores e os microcontroladores,
por sua vez, para substituir funes especficas, manipular aquisio de dados ou ainda para
funes ou decises lgicas. Ambos se configuravam como processadores digitais desprovidos
de uma arquitetura conveniente para o processamento de sinal e em conseqncia os
controladores digitais no eram largamente usados. Ainda que no contivessem os requisitos
para o processamento de sinais, aqueles processadores foram usados no controle digital. O
processador de sinais digital (ou digital signal processor - DSP) possui uma arquitetura
direcionada ao processamento de sinal e , portanto, indicado para o controle digital de
sistemas de eletrnica de potncia entre outras aplicaes.
A estratgia de controle, adotada para o filtro ativo srie e apresentada nos captulos
anteriores, inclui um estgio de extrao da componente fundamental de um sinal (a tenso
de alimentao) em 60 Hz, que pode ou no conter componentes harmnicas. Este estgio
mostrou-se de difcil realizao. Este aspecto, somado aos fatores apontados nos pargrafos
precedentes, tornou-se um motivador para o estudo e a realizao do controle digital aplicado
ao filtro ativo srie. O compensador do filtro ativo srie um sistema de 2 ordem e prev-se
que seu anlogo digital exigir do processador a ser utilizado a capacidade de efetuar
operaes matemticas, tais como adio e multiplicao, de forma otimizada e,
conseqentemente, a escolha do processador digital convergiu para o DSP.
5.2 O PROCESSADOR DE SINAIS DIGITAL (DSP)
5.2.1 Aspectos gerais do DSP
A maior parte dos DSP construda com a estrutura denominada Harvard, na qual
dados e instrues ocupam memrias distintas e trafegam em diferentes barramentos (ou vias).
Com esta estrutura de barramento duplo, o processador pode executar a procura (fetch),
simultnea, de instrues e dados. Em conseqncia, torna-se possvel o enfileiramento de
instrues e transferncias de dados resultando em uma elevada taxa de operaes.
Essas caractersticas podem ter vrios estgios ou nveis dependendo da arquitetura do
processador. Para otimizar a velocidade de processamento operaes importantes, tais como
multiplicao e deslocamentos, so efetivadas fisicamente (hardware) aos invs de se utilizar
recursos de programao.

104
Nos DSP mais recentes, a velocidade de execuo ainda melhorada pela utilizao
de outras unidades independentes, vrios barramentos, bancos de registros e memrias de
duplo acesso, etc.
As operaes nos DSP so aperfeioadas tal que a maior parte das instrues
executada em um nico ciclo de operao. DSP mais avanados podem inclusive executar
multiplicaes paralelas e operaes na unidade lgica aritmtica (ALU: arithmetic logic unit)
com nmeros inteiros ou em ponto flutuante em apenas um ciclo de operao. Essas operaes
so usadas, freqentemente, nos algoritmos de processamento de sinais e de controle - por
exemplo nos filtros digitais, na transformada rpida de Fourier e nos controladores PID. Ainda,
instrues especiais so disponveis para aumentar a velocidade de execuo do
processamento de sinais e dos algoritmos de controle. Como exemplo, tem-se instrues que
fazem o DSP repetir uma determinada operao. A taxa de amostragem, a freqncia de
trabalho e a representao numrica so outras caractersticas comuns aos DSP [37].
5.2.2 Representao numrica no DSP
Em sistemas digitais, nmeros so armazenados em palavras binrias. Uma palavra
binria uma seqncia finita de dgitos binrios (1 e 0). A maneira como os sistemas digitais
ou os programas interpretam esta seqncia de 1 e 0 denominada de tipo de representao
binria.
Logo, uma caracterstica importante na escolha de um DSP, para uma determinada
aplicao, o tipo de representao binria numrica usada pelo processador. Os DSP so
agrupados em duas categorias, de acordo com a fig. 5.1, definidas pelo tipo de representao
binria que usam [37].
DSP

ponto flutuante

ponto fixo

16-bits

24-bits

32-bits

32-bits

IEEE 754

OUTROS

Fig. 5.1 - Representaes numricas comuns aos DSP.

105
De um lado, a aritmtica de ponto flutuante, gerenciada em uma categoria de DSP,
requer o uso de pelo menos 32 bits para representar cada dado. O formato ponto-flutuante
de preciso simples da norma IEEE-754 define uma palavra de 32 bits dividida em 1 bit de
sinal, 8 bits para o expoente e 23 bits para a frao (ou mantissa). Outros formatos, alm do
IEEE-754, so possveis.
Os processadores apropriados aritmtica de ponto flutuante, em geral, suportam
tambm a de ponto-fixo. Isto necessrio para facilitar algumas de suas operaes que so,
inerentemente, tpicas do formato ponto-fixo - por exemplo, o endereamento de memria. A
aritmtica de ponto-flutuante um mecanismo mais geral e flexvel que a de ponto-fixo. Com
o ponto-flutuante dispe-se de uma faixa dinmica maior (relao entre o maior e o menor
nmero que pode ser representado) e ainda melhor preciso.
Do outro lado, dispe-se dos processadores direcionados aritmtica de ponto-fixo.
Os nmeros de ponto-fixo podem ser nmeros inteiros ou fracionrios e, ainda, serem
sinalizados ou no sinalizados.
Uma possvel representao para um dado binrio no formato ponto-fixo (sinalizado
ou no sinalizado) ilustrada pela fig. 5.2. O formato ponto-fixo caracterizado pelo tamanho
da palavra binria (nmero de bits) e pela posio do ponto binrio (ou ponto radix).
bns-1 bns-2
MSB

b5
ponto radix

b4

b3

b2

b1

b0
LSB

Fig. 5.2 - Representao de um nmero binrio no formato ponto fixo.

Na fig. 5.2 tem-se:

bi: dgitos binrios (bits);
ns: tamanho da palavra em bits;
bns-1: o bit mais significativo (MSB - the most significant bit), isto , o ltimo dgito
esquerda;
b0: o bit menos significante (LSB - the least significant bit), isto , o ltimo dgito
direita e
o ponto radix posicionado entre o 4 e 5 bits - na fig. 5.2.
Os processadores, tipicamente, representam a negao de um nmero binrio em
ponto-fixo em trs maneiras: sinal-amplitude, complemento de um e complemento de dois.

106
Dessa forma, se um valor em ponto-fixo sinalizado ou no, um fato no codificado
explicitamente na palavra binria (no h um bit de sinal). Todavia, a informao de sinal
implcita na arquitetura do processador.
O ponto radix o meio pelo qual um nmero em ponto-fixo escalonado. na
programao que se determina o ponto radix. O processador (o hardware) quando executa suas
funes matemticas usa seus circuitos lgicos que desconsideram o valor de escalonamento.
Em outras palavras, os seus circuitos lgicos desconhecem este fator de escala. Eles executam
a lgebra de ponto-fixo, sinalizada ou no, como se o ponto radix estivesse direita de b0.
Logo, sinalizados ou no sinalizados, e a posio do ponto radix so as principais diferenas
entre os dados tipo ponto-fixo.
A faixa dinmica, considerando-se palavras de mesmo tamanho, dos nmeros em
ponto-fixo muito menor do aquela dos nmeros em ponto-flutuante. Para evitar os
transbordamentos (underflow e overflow) e minimizar erros de quantizao, os nmeros em
ponto-fixo devem ser escalonados.
Uma expresso genrica para representar um nmero em ponto-fixo [38] dado por
(5.1). Ela conhecida como mtodo inclinao/deslocamento (slope/bias). Pela simplicidade,
opta-se pelo escalonamento ponto radix que implica simplesmente na movimentao do ponto
radix dentro da representao genrica da palavra em ponto-fixo (fig. 5.2).
VV
S.QB

(5.1)

onde:
V: o valor real;
V : o valor aproximado;
Q: um nmero inteiro que codifica V;
S = F . 2E : a inclinao (slope) e
B: o deslocamento (bias).
A inclinao dividida em:
2E: especifica o ponto radix e E o expoente da potncia de dois;
F: a inclinao fracionria e normalizada de forma que 1  F 2.
Com o escalonamento ponto radix algumas partes da expresso (5.1) passam a ter os
seguintes valores: B = 0, F = 1 e S = 2E resultando a expresso (5.2).

107
V  V
2E . Q

(5.2)

O valor Q, de um valor real V, representado por (5.3) para um valor no sinalizado

e por (5.4) para um valor sinalizado, ambos em ponto-fixo.
Q
M bi 2i
ns 1

(5.3)

i
0

ns 1

Q
bns 1 2

 M b i 2i
ns 2

(5.4)

i
0

A forma prtica de se trabalhar os valores em ponto-fixo, considerando-se o

processador que se usar (da Texas Instruments), comentada a seguir. Nmeros fracionrios
so representados no que se denomina formato de ponto-fixo em complemento de dois [39].
A Texas Instruments adota a denominao formato Q. No formato Qn, n indica o nmero de
bits direita do ponto binrio. Portanto, uma palavra de 16 bits tem um bit de sinal, 15-n bits
inteiros e n bits fracionrios. Por exemplo, a palavra binria 1101000000000000b pode ser
interpretada de vrias formas, dependendo do formato Qn usado.
Q0:

1101000000000000.b = -215 + 214 +212 = -12288;

Q14:

11.01000000000000b = -21 + 20 +2 -2 = - 0,75;

Q15:

1.101000000000000b = -20 + 2 -1 +2 -3 = -0,375.

Q0 uma representao equivalente representao padro para nmeros inteiros

sinalizados. No formato Q de 16 bits o valor mais negativo representvel
1000000000000000b (8000h) e o mais positivo 0111111111111111b (7FFFh). A tabela 1
estabelece as faixas numricas dos formatos Q.
Escolhe-se um formato Qn, de acordo com a tabela 1, conveniente representao do
valor decimal usado. Observa-se que, escolhido um formato Qn, o nmero a ser representado
deve estar contido na faixa de abrangncia de Qn e nela um nmero finito de estados discretos
existem. Em conseqncia, quando um nmero no coincide com um desses estados discretos
necessrio o arredondamento.

108
Tabela 1 - Faixas do formato Qn para uma palavra de 16 bits sinalizada.
n (Qn)

valor mnimo

valor mximo

-32768

32767

-16384

16383,5

-8192

8191,75

-4096

4095,875

-2048

2047,9375

-1024

1023,84375

-512

511,984375

-256

255,9296875

-128

127,87109375

-64

63,998046875

10

-32

31,9990234375

11

-16

15,99951171875

12

-8

7,999755859375

13

-4

3,999877929687

14

-2

1,999938964843

14

-1

0,999969482421

Para converter um valor fracionrio positivo para o formato Qn pode-se usar a

expresso (5.5).
Qn
Nd 2 n

(5.5)

onde: Qn: nmero no formato Qn;

Nd: nmero decimal a ser convertido;
n: posio do ponto radix.
De forma anloga, para converter nmeros fracionrios negativos sugere-se a expresso
(5.6).
Qn
2 16 N d 2 n  1

(5.6)

A converso de um nmero em ponto-fixo para o seu equivalente em decimal pode ser

obtida atravs da expresso (5.2). As expresses (5.5), (5.6) e a tabela 1 foram, originalmente,
desenvolvidas em [40].

109
5.2.3 O processador digital de sinais TMS320F243
Disponibilizou-se para esta pesquisa o processador digital de sinais denominado
TMS320F243 produzido pela Texas Instruments. Ele pertence a uma famlia de processadores
digitais de sinais - a famlia TMS320.
A famlia TMS320 constitu-se de processadores digitais de sinais (DSP) de pontofixo, ponto-flutuante e de multiprocessamento e, ainda, de DSP controladores de ponto-fixo.
Os DSP dessa famlia possuem uma arquitetura projetada especificamente para o
processamento de sinais em tempo real. Presentemente, a famlia TMS320 formada pelas
seguintes geraes:C1x, C2x, C24x, C5x, C54x e C6x (DSP de ponto-fixo), C3x e C4x
(DSP de ponto-flutuante) e C8x (DSP de multiprocessamento).
Dispositivos de uma mesma gerao, dessa famlia, possuem a mesma estrutura
nuclear, todavia apresentam configuraes diferentes para suas memrias e perifricos. Essas
geraes so organizadas em trs classes conforme se verifica na fig. 5.3 e essas classes
possuem, cada qual, caractersticas otimizadas para as suas respectivas reas de aplicao
[41].
`C6000
(`C62x,`C67x)
`C5000

(`C8x)
`C3x/4x

(`C54x)
`C2000

Alto desempenho

(`C5x)

(`C20x,`C24x)
Baixo consumo

`C1/2x
Sistemas de controle

Fig. 5.3 - As geraes da famlia TMS320.

O TMS320F243 , de acordo com os pargrafos precedentes, um processador digital

de sinais de ponto-fixo de 16 bits pertencente classe C2000 e est aperfeioado para o
controle digital de motores e de movimentos. Suas principais caractersticas so [42]:
P tecnologia CMOS esttico de alto desempenho;
P ncleo tipo TMS320C2xx:
instrues de 50 ns (menor tempo de execuo);
P memria:

110
544 words2 em memria interna RAM de duplo acesso;
8192 words de memria tipo FLASH EEPROM;
P interface para memria externa;
P mdulo gerenciador de eventos:
oito sadas para modulao de largura de pulsos (PWM) ou comparao;
dois temporizadores de uso geral de 16 bits;
trs unidades de comparao com tempo morto;
trs unidades de captura de pulsos;
P um conversor analgico digital de 10 bits com 8 entradas multiplexadas;
P mdulo de interface de comunicao serial (SCI), etc.
No foram citadas todas as principais caractersticas do processador usado. Procurou-se
nomear aquelas que sero, nesta aplicao, usadas e informaes adicionais esto disponveis
em [41, 42 e 43].
A fig. 5.4 ilustra, por meio de um diagrama de blocos funcional, a arquitetura do
TMS320F243. Ela baseada numa arquitetura Harward modificada, a qual suporta uma
estrutura de barramentos prprios (separados) para os espaos de dados e de programas. Um
terceiro espao, para os perifricos de entrada e de sada, disponvel. Eles so acessveis
atravs do barramento de interface externa.
Para suportar e manusear todos os perifricos necessrio um outro barramento, o
barramento de perifricos. Ele mapeado no espao de dados e faz interface como o
barramento de dados atravs do mdulo especial sistema-interface. Dessa forma todas as
instrues que atuam sobre o espao de dados tambm o fazem sobre todos os registros dos
perifricos.
Espaos separados de dados e programas permitem acesso simultneo s instrues de
programa e aos dados. Exemplificando: enquanto um dado multiplicado, um produto
precedente pode ser adicionado ao acumulador, e ao mesmo tempo, um novo endereo pode
ser gerado. Este paralelismo permite que um conjunto de operaes aritmticas, lgicas e de
manipulao de bits possa ser efetivado em apenas um ciclo de mquina. O processador inclui,
tambm, mecanismos de gerenciamento de interrupes, de repetio de operaes e de
chamadas de funes e subrotinas.

Word(s): deve ser interpretado como uma palavra de 16 bits.

111
Foram comentados, nos pargrafos anteriores, os barramentos da arquitetura do
TMS320F243. Alm disso, destacam-se nessa arquitetura os blocos funcionais do ncleo do
DSP, da memria interna e dos perifricos. Pode-se adicionar aos blocos funcionais alguns
sistemas e caractersticas distribudas, tais como: dispositivos de reinicializaes, de
interrupes, de operao de baixo consumo, etc.
barramento de dados

flash
EEPROM

DARAM
B0

DARAM
B1/B2

interface
memria
externa

barramento de programa

controle de
memria
interrupes
inicializao

controlador
de
programa

deslocador
de entrada

ARAU
registradores
de estado/
controle
registradores
auxiliares
registradores
mapeados
na memria

gerador
estados
de espera

C2xx
CPU

registrador
de instrues

ALU

acumulador

deslocador
de sada

gerenciador
de eventos

multiplicador

temporiza
dores de
uso geral

TREG

PREG

unidades
comparao

deslocador
de produto

encoder de
pulsos em
quadratura
(QEP)

PDPINT

4
mdulo
gerador de
clock

41

interrupes
mdulo especial
sistema-interface

20

E/S digitais
reset

barramento de perifricos

conversor A/D
de 10 bits

16

interface serial
de perifricos

interface de comunicao serial

temporizador
watchdog

mdulo
CAN

Fig. 5.4 - Diagrama de blocos da arquitetura do TMS320F243.

Conclui-se que este processador dispe de vrios subsistemas e possivelmente

ultrapassa, em alguns aspectos, a necessidade desta aplicao. Somente alguns de seus
subsistemas sero aqui utilizados e optou-se por descrev-los no momento em que forem
usados.
5.3 CONTROLADOR DIGITAL PARA O FILTRO ATIVO SRIE
A especificao de um controlador digital para uma determinada planta (ou processo)
pressupe pelos menos duas etapas fundamentais. Uma delas a obteno de um modelo
analtico que descreva a planta e possa ser utilizado na anlise e projeto do controlador digital
e a outra, trata-se exclusivamente do projeto do controlador digital, o qual deve satisfazer as

112
especificaes de comportamento e desempenho da planta (ou processo). Estes aspectos sero
apresentados a seguir.
5.3.1 Modelagem do filtro ativo srie
Os processadores de ponto-fixo so menos dispendiosos, pois tm um hardware menor,
e isto um atrativo para escolh-los. Em contrapartida, possuem palavras digitais finitas e as
vezes pequenas (tipicamente so de 16 bits).
Os principais aspectos na implementao do controlador digital so: os efeitos do
comprimento finito da palavra digital, a prpria estrutura do controlador, os atrasos
computacionais e os desenvolvimentos dos programas para os microprocessadores ou DSP.
Destes, os efeitos do tamanho da palavra digital e, consecutivamente, da aritmtica de pontofixo so os mais importantes na efetivao do controle digital. Em outras palavras, nos
processadores de ponto-fixo um espao finito, isto uma palavra digital de tamanho
determinado, disponvel para representar as variveis e os coeficientes do processo. Eles
precisam ser escalonados e ajustados para estarem de acordo com o tamanho da palavra digital
disponvel. Neste processo emerge o efeito da quantizao, dos coeficientes e das variveis,
o que pode causar a instabilidade do sistema a ser controlado [36].
Os pontos expostos podem ser considerados como uma orientao no sentido de que
um modelo mais completo, para o filtro ativo srie, deve ser utilizado. A modelagem do filtro
ativo ser efetuada usando-se o modelo do interruptor PWM.
5.3.1.1 Modelo do interruptor PWM
O interruptor PWM, mostrado na fig. 5.5a, um dispositivo no linear de trs terminais
composto por um interruptor ativo e um passivo interconectados. Seus terminais so
designados a, p e c e referem-se, respectivamente, aos terminais ativo, passivo e comum. Na
fig. 5.5b, D a razo cclica associada ao interruptor ativo e D (D = 1 - D) ao interruptor
passivo.
A designao das portas (pares de terminais de entrada e de sada) do interruptor PWM
importante medida que ele considerado um bloco bsico na constituio de conversores
e apresenta um conjunto de relaes invariantes entre suas portas. Essas portas (ou pares de
terminais), so designadas de portas de tenso e de corrente.
As relaes invariantes entre essas portas podem ser, ento, estabelecidas e isto

113
efetivado para o modo de conduo contnua (continuous conduction mode - CCM), isto , a
corrente no terminal comum diferente de zero.
porta de corrente

a ia(t) D

c
D

porta de
tenso

ic(t)

D
vap(t)

vcp(t)

(a)

(b)

porta de
tenso

Fig. 5.5 - Interruptores: ativo e passivo (a); interruptor PWM (b).

Observa-se que a corrente instantnea no terminal ativo sempre igual corrente do

terminal comum durante o intervalo DTs. E que as tenses terminais instantneas vap(t) e vcp(t)
so sempre coincidentes durante o mesmo intervalo. Dessa forma as relaes invariantes para
as quantidades terminais instantneas so dadas por (5.7) e (5.8).
i a (t)

vcp (t)

ic (t)
0

, 0  t  D Ts
, D Ts  t  T s

vap (t) , 0  t  D T s
0
, D Ts  t  T s

(5.7)

(5.8)

Em geral, nos conversores as quantidades mdias so de maior interesse para a

determinao de suas caractersticas e por isso as relaes invariantes para quantidades
terminais mdias so estabelecidas com as devidas consideraes em relao ao terminal de
tenso a-p, o qual estar conectado a uma fonte de tenso ou a um capacitor. Isto,
possivelmente, introduzir um resistncia entre aqueles terminais, a resistncia re. De outra
forma, re a resistncia equivalente vista entre os terminais a e p. Considerando o intervalo
DTs, as grandezas mdias so dadas por (5.9) e (5.10).
ia
d i c
d vap i c re d 
vcp

d vap

(5.9)
, r eg 0
, re
0

(5.10)

114
Observa-se que d o valor mdio da razo cclica e expresso por (5.11). A razo
cclica do interruptor passivo d, ou seja, d= (1 - d). Tambm, em valores mdios, as
variveis ia, ic, vap e vcp so estabelecidas em (5.11).
d
D  d
i a
Ia  ia
i
I  i
c

(5.11)

vap
Vap  v ap
vcp
Vcp  v cp
Uma perturbao mnima, no valor mdio de determinada grandeza, representada
pelo seu correspondente smbolo com a sobreposio do acento circunflexo (^). Por exemplo:
a perturbao na razo cclica mdia d representado por d . Quando a perturbao for nula,
o valor mdio da grandeza poder ser representado pela sua respectiva letra maiscula, ou seja,
ia = Ia, ic = Ic, etc.
5.3.1.2 Modelo do interruptor PWM para razo cclica constante
Supondo razo cclica constante, isto , d = D e que as quantidades terminais mdias
de tenso e de corrente, do interruptor PWM, sofram perturbaes em virtude de variaes das
tenses de entrada ou de carga, e introduzindo-se estas perturbaes nas expresses (5.9) e
(5.10) estabelecem-se as relaes (5.12) e (5.13).
ia
D ic

(5.12)

v cp
D v ap ic re D D 

(5.13)

Das expresses (5.12) e (5.13) obtm-se o circuito equivalente do interruptor PWM

para valores mdios e razo cclica constante, mostrado na fig. 5.6.
a

a
^v

DDre
1

ap

^v

cp

Fig. 5.6 - Circuito equivalente do modelo do interruptor PWM para valores mdios e razo cclica
constante.

115
5.3.1.3 Modelo do interruptor PWM para razo cclica com perturbao
Admitindo-se que a razo cclica apresente pequenas variaes, isto , que a razo
cclica tenha o valor dado por (5.11), as correntes ia, ic e as tenses vap e vcp tambm as
apresentaro. Aplicando-se esta perturbao (da razo cclica) nas equaes (5.9) e (5.10)
resultam as expresses (5.14), (5.15), (5.16) e (5.17).
ia
D ic  Ic d

(5.14)

v cp
D v ap ic r e D D   VD d

(5.15)

v ap

v cp
D

 ic r e D 

VD
D

(5.16)

VD
Vap  Ic re D D 

(5.17)

Das expresses (5.14) a (5.17), obtm-se o circuito equivalente do interruptor PWM

apresentado na fig. 5.7.
a

a
^v

ap

VD ^
d
D

DDre
D

^ 1
I cd

^v

cp

Fig. 5.7 - Circuito equivalente do modelo do interruptor PWM para variaes em d.

5.3.1.4 Modelo do interruptor PWM com elementos parasitas

O modelo do interruptor PWM flexvel e permite a incluso de elementos parasitas
tais como: as resistncias dos interruptores (ativo e passivo) e de seus terminais. Esta incluso
e ilustrada na fig. 5.8.
Da fig. 5.8 verifica-se que o terminal comum (c) permanece, durante o perodo D, em
srie com a resistncia rS e no perodo D isto ocorre com a resistncia rD. Logo a resistncia
efetiva naquele terminal DrS + DrD e escrevendo-se a relao entre as tenses terminais
mdias do interruptor PWM resulta (5.18).

116
D

rS

D
rD
p

Fig. 5.8 - Interruptor PWM com as resistncias parasitas rS e rD.

vcp
d vap i c re d  i c rS i c rD d 

(5.18)

Causando-se uma perturbao na razo cclica d (d = D + d ) e aps algumas

manipulaes algbricas obtm-se (5.19), (5.20) e (5.21). A relao para as correntes terminais
permanece inalterada na incluso de rS e rD e portanto, usa-se a equao (5.14).
v ap

v cp
D

ic ra

VD
D

(5.19)

VD
Vap  Ic re D D   Ic rD r S

(5.20)

r a
D D  re  D r S  D  rD

(5.21)

Das equaes anteriores produz-se o circuito equivalente do interruptor PWM com

elementos parasitas, o qual apresentado na fig. 5.9a. Uma alternativa representao anterior
a da fig. 5.9b, onde as resistncias foram todas agrupadas em ra. importante observar que
o modelo do interruptor PWM, aqui sucintamente apresentado, encontra-se amplamente
discutido em [44].

a
^v

ap

VD ^
d
D

DrS+DrD
c
DDre

^ 1

Icd

^v

cp

a
^v

ap

VD ^
d
D

ra

^ 1

Icd

^v

cp

(a)

(b)

Fig. 5.9 - Circuito equivalente do interruptor PWM com resistncias parasitas: explicitadas (a);
agrupadas ra (b).

117
5.3.1.5 Clulas de comutao no filtro ativo
O diagrama do filtro ativo srie apresentado na fig. 5.10. Estabelece-se que o inversor
opera no modo de conduo contnua (CCM) com modulao tipo bipolar (2 nveis de tenso).
Os interruptores S1 e S4 so acionados simultnea e complementarmente aos interruptores S2
e S3. Designa-se a razo cclica D aos interruptores S1 e S4 e seu complemento D = (1-D) ao
par S2 e S3.
D1 S2

S1

iLa

is

vo
Zo

ic

Cd

La

ica
vs

D2

D3

S3

vca

S4

vd

D4

Ca
io

Fig. 5.10 - Filtro ativo srie.

Cada interruptor ativo unidirecional e conduz corrente no sentido contrrio ao sentido

de conduo de seu diodo em antiparalelo. Admite-se, tambm, que a carga Zo tenha
caractersticas de fonte de corrente. Isto possibilita desmembrar o inversor (juntamente com
seu filtro LaCa) dos demais componentes - fonte de alimentao e carga - facilitando seu
equacionamento e anlise.
A fig. 5.11 apresenta o inversor com suas etapas de operao durante o perodo de
comutao Ts. Enquanto os interruptores S1 e S4 esto ativados, S2 e S3 esto inibidos e os
diodos D2 e D3 estaro polarizados reversamente pela tenso Vd. Para iLa >0, os interruptores
S1 e S4 conduzem durante o intervalo DTs e os diodos D2 e D3 o fazem durante o intervalo (1D)Ts. Esta situao da origem ao circuito equivalente da fig. 5.12a, onde so explicitados os
pares de interruptores ativos e passivos que constituem o interruptor PWM.

D1 S2

S1

D2

ic

S1

iLa

is

La

ica
+

vca

D3

S3

Ca
io

S4

b
D4

Cd

D2

La

ica
+

S3

vca

D3

S4

D4

Ca
(a)

ic

iLa

is
a

D1 S2

io

(b)

Fig. 5. 11 - Etapas de operao do filtro ativo srie para um perodo de comutao.

Cd

118
Por outro lado, considerar-se- o circuito da fig. 5.11 quando a corrente iLa estiver em
sentido contrrio ao indicado (iLa < 0). Nesse circuito, enquanto os interruptores S2 e S3 esto
ativados, S1 e S4 so desabilitados e os diodos D1 e D4 estaro polarizados reversamente pela
tenso Vd. Para iLa < 0, os interruptores S2 e S3 conduzem durante o intervalo (1-D)Ts e os
diodos D1 e D4 o fazem durante o intervalo DTs. Esta situao, define o circuito da fig. 5.12b
onde so evidenciados os pares de interruptores ativos e passivos que constituem o interruptor
PWM.
iLa
La

vca

S1

c1

iLa

a1
p1

D3

vd
Cd

Ca

La

vca

S3

c3

a3
p3

D1

vd
Cd

Ca
D2

c4

D4

p4
S4

a4

(a)

c2

p2
S2

a2

(b)

Fig. 5.12 - Circuito equivalente do inversor explicitando o interruptor PWM: iLa > 0 (a); iLa < 0
(b).

As clulas de comutao so indicadas, de acordo com a orientao da fig. 5.5, pelos

terminais a, p e c, aos quais so adicionados os ndices do interruptor ativo da referida clula.
A fonte de tenso, em linha tracejada, representa a tenso vca sobre o capacitor Ca.
O circuito equivalente do inversor de tenso obtido pela substituio das clulas de
comutao pelo circuito equivalente apresentado na fig. 5.9.
A substituio das clulas ser efetivada, a priori, no circuito da fig. 5.12a, resultando
o circuito equivalente do inversor ilustrado na fig. 5.13. As perdas no capacitor Cd (do
barramento CC) sero representados por sua resistncia srie equivalente rCd. Observando-se
os circuitos mostrados na fig. 5.12 conclui-se que a resistncia re corresponde, no inversor de
tenso, resistncia srie equivalente do capacitor Cd, ou seja, re = rCd.
Salienta-se, novamente, que a resistncia ra inclui a resistncia srie equivalente do
capacitor Cd - (DDre), interligado entre os terminais a e p, e as resistncias de conduo do
interruptor ativo (DrS) e passivo (DrD) conforme se constata na expresso (5.20).
No circuito equivalente do inversor incluem-se, tambm, as resistncias rLa e rCa. Estas
so, respectivamente, a resistncia do indutor La e a do capacitor Ca. As variveis vca, vd e La
indicam as perturbaes sobre a tenso de Ca, a tenso do barramento CC e da corrente

119
circulante pelo inversor.
iLa

La
rLa

vca
+

VD1 ^
d
D

c1 c1 ra
D

rCa

a1 a1

Ic1d

p1

Ca

rCd
Cd

p4

vd

D
c4 c4 ra

Ic4d

VD4 ^
d
D

a4 a4

Fig. 5.13 - Circuito equivalente do inversor usando o interruptor PWM.

A substituio das clulas de comutao, pelo circuito equivalente do interruptor

PWM, no circuito da fig. 5.12b resultaria em um circuito similar quele da fig. 5.13. A
resistncia ra seria definida como na expresso (5.20) porm com a permutao de D por D
e vice-versa. Quanto mais prximos os valores de rS e rD menor ser a diferena entre a
resistncia ra de cada um dos circuitos resultantes daquela substituio. Adicionalmente, de
acordo com a equao (3.26) v-se que, na operao como filtro ativo srie, a razo cclica
varia em torno de 0,5. Em funo do exposto, prev-se que ambos circuitos teriam
comportamento similar e optou-se por aquele apresentado na fig. 5.13 para a anlise do
inversor de tenso.
5.3.1.6 Anlise CC do inversor de tenso
O modelo genrico da fig. 5.13 permite obter vrias relaes de interesse para se
verificar o comportamento do inversor de tenso. Para sua anlise CC, obtm-se da fig. 5.13
o circuito apresentado na fig. 5.14. Nesta anlise adotam-se as seguintes condies:
o indutor curto-circuitado e considera-se sua resistncia prpria rLa;
os capacitores so circuitos abertos e somente suas resistncias srie equivalentes so
consideradas (Cd => rCd e Ca => rCa);
a razo cclica constante, d = D;
a tenso vca (do capacitor Ca) tem valor constante vca = Vca;
a tenso vd (do barramento CC) tem valor constante vd = Vd.

120
a1 a1

c1 c1 ra
rLa
Vca

vcp1

vap1

p1 p1

rCa

rCd
Vd

p4

p4

vcp4

c4 c4 ra

vap4

a4 a4

Fig. 5.14 - Circuito equivalente do inversor usando o interruptor PWM para anlise CC (ganho
esttico).

Das condies estabelecidas, do circuito da fig. 5.14 e das expresses (5.11), (5.14) e
(5.18) resulta:
para o interruptor S1
Ia1
D Ic1

(5.22)

Vcp1
D Vap1 Ic1 r e D  Ic1 r S Ic1 r D D 

(5.23)

para o interruptor S4
Ia4
D Ic4

(5.24)

Vcp4
D Vap4 Ic4 r e D  Ic4 r S Ic4 r D D 

(5.25)

Ia1 Ip1 Ic1

0

(5.26)

Ic1
Ic4

(5.27)

Ip1
Ia4

(5.28)

ns p1 e p4

Combinando as equaes acima resulta: Ia1 = Ia4 = Ic1 = Ic4 = 0.

da inspeo do circuito e da malha I (fig. 5.14) vem:
vap1
Vap1
Vd

(5.29)

121
vap4
Vap4
Vd

(5.30)

Vcp1 Vca Vcp4 Vd

0

(5.31)

Substituindo-se (5.23) e (5.25) em (5.31) e combinando-se com (5.29) e (5.30)

encontra-se (5.32). Esta equao representa o ganho esttico de tenso do conversor.
Vd
Vca

1
2D 1

(5.32)

5.3.1.7 Anlise do inversor de tenso com d = D

As correntes e as tenses nos terminais do interruptor PWM sofrem perturbaes em
virtude das variaes da tenso de entrada e ou da tenso de carga. Isto permite obter as
seguintes relaes entre algumas variveis do circuito: vd(s)/vca(s), La(s)/vca(s) e vd(s)/La(s).
A partir do circuito da fig. 5.13 obtm-se o circuito mostrado na fig. 5.15 apropriado
determinao das relaes mencionadas.
iLa

sLa
v^ca
+

rLa

1/sCa

^v

cp1

rCa
Ca

a1 a1

c1 c1 ra

La

o
^v

ap1

p1

p4
^v

^v

cp4

ap4

rCd

v^d

1/sCd Cd

c4 c4 ra

a4 a4

Fig. 5.15 - Circuito equivalente do inversor usando o interruptor PWM para anlise CA com d =
D.

P Determinao da funo de transferncia vd(s)/vca(s)

Nesta anlise admite-se que a razo cclica mantenha-se constante, d = D, e que as
tenses sobre o capacitor Ca e no barramento CC sofram pequenas variaes, isto , vca = Vca
+ vca e vd = Vd + vd. A equao (5.18) pode ser reescrita sob a forma apresentada em (5.33).
vcp
d vap ic r e d  ic rS ic r D d 

(5.33)

122
Das equaes (5.11), (5.14) e (5.33), das condies definidas e do circuito da fig. 5.15
estabelece-se:
para o interruptor S1
ia1
D ic1

(5.34)

vcp1
D vap1 ic1 ra

(5.35)

ia4
D ic4

(5.36)

vcp4
D vap4 ic4 ra

(5.37)

para o interruptor S4

da inspeo e da malha I, no circuito vem:

vca  r La  sLa ic1 vcp1  vd  vcp4
0

(5.38)

vap1
vd

(5.39)

vap4
vd

(5.40)

io

s C d vd
s rCd C d  1

(5.41)

ns p1, a1
ia1
ip1  ic1

(5.42)

ip1
ia4 io

(5.43)

ic1
ic4

(5.44)

Aps vrias manipulaes algbricas do conjunto de equaes anteriores, ((5.34) a

(5.44)), chega-se a expresso (5.45). Esta ltima a funo de transferncia que relaciona as
variaes da tenso do barramento CC em funo das variaes da tenso sobre o capacitor
C a.

123
vd (s)
vCa (s)

2 D 1 s r Cd Cd  2 D 1
s 2 C d La  s C d rLa  r Cd 2 D 1 2  2 ra  2 D 1

(5.45)

Na expresso (5.45) desprezando-se as resistncias dos interruptores ativo e passivo

e aquelas do indutor La e do capacitor Cd obtm-se a expresso (5.46).
vd (s)
vCa (s)

2D 1
2

s C d La  2 D 1

(5.46)

P Determinao da funo de transferncia La(s)/vca(s)

Durante o processo de determinao da expresso (5.45) encontra-se uma equao para
a perturbao na corrente ic1, dada por (5.47).
ic1 (s)

io (s)
1 2D

io (s)

(5.47)

2D 1

Do circuito, ainda da fig. 5.15, constata-se que La(s) = c1(s) e substituindo-se a

corrente io(s) (5.47) na expresso (5.41) resulta (5.48).
iLa (s)
ic1 (s)

s C d vd (s)
s r Cd Cd  1

1
2D 1

(5.48)

Usando a expresso (5.45) em (5.48) e aps algumas operaes resulta a expresso

(5.49). Esta equao explicita a relao entre a variao da corrente no indutor La em funo
da variao da tenso do capacitor Ca.
iLa (s)
vCa (s)

s Cd
s 2 Cd L a  s Cd r La  rCd 2 D 1 2  2 r a  2 D 1

(5.49)

Desprezando-se na equao (5.49) as resistncias rLa e rCd, bem como as resistncias

dos interruptores ativo e passivo, resulta (5.50)
iLa (s)
vCa (s)

s Cd
s 2 C d La  2 D 1

(5.50)

124
P Determinao da funo de transferncia vd(s)/ La(s)
Retoma-se a expresso (5.49) e nela reorganizando-se alguns termos obtm-se a funo
que relaciona v d e La, a equao (5.51).
vd (s)
iLa (s)

1 2 D s r Cd Cd  1

(5.51)

s Cd

Desconsiderando-se a resistncia srie equivalente do capacitor do barramento CC, rCd,

tem-se (5.52).
vd (s)
iLa (s)

1 2D
s Cd

(5.52)

5.3.1.8 Anlise do inversor de tenso com d = D + d

A perturbao da razo cclica d, isto , d = D + d causa, conseqentemente, variaes
na corrente circulante no inversor e em suas tenses de entrada e sada. Esta situao torna
possvel explicitar as funes que relacionam a variao da corrente e das tenses, no inversor,
em funo da variao de sua razo cclica d. Algumas dessas funes so: La(s)/d (s)
vd(s)/d (s) e vca(s)/d (s).
Para a determinao das duas funes subseqentes, admite-se que a tenso de entrada,
ou seja, a tenso sobre o capacitor Ca varie lentamente e por esta razo ser considerada uma
fonte de tenso com valor constante. Logo, colocar-se- vca em repouso. Dessa forma, a partir
do circuito da fig. 5.13, obteve-se o circuito mostrado na fig. 5.16.
iLa

c1 c1 ra

La
sLa

rLa

^v

cp1

^v =0
ca

VD1 ^
d
D
1

Ic1d

a1 a1
o
^v

ap1

p1

Cd

p4

^v

cp4

D
c4 c4 ra

rCd

Ic4d

VD4 ^
d
D

^v

ap4

v^d

1/sCd

a4 a4

Fig. 5.16 - Circuito equivalente do inversor usando o interruptor PWM para anlise CA (d = D +
d , v ca = 0).

125
P Determinao da funo de transferncia La(s)/d (s)
Das condies definidas, do circuito da fig. 5.16 e das expresses (5.11), (5.14), (5.19)
e (5.20) resulta:
para o interruptor S1
ia1
D ic1  Ic1 d
v ap1

v cp1
D

ic1 ra
D

(5.53)

VD1
D

VD1
Vap1  Ic1 re D D   Ic1 rD r S

(5.54)

(5.55)

para o interruptor S4
ia4
D ic4  Ic4 d
v ap4

v cp4
D

ic4 ra
D

(5.56)

VD4
D

VD4
Vap4  Ic4 re D D   Ic4 rD r S

(5.57)

(5.58)

No ponto de operao, isto , quando d = D, tem-se: (vap1, ic1) = (Vd, Ic1) e (vap4, ic4)
= (-Vd, Ic4). Essas condies levadas s equaes (5.55) e (5.58) resulta a condio dada por
(5.59).
VD1
VD4

(5.59)

da inspeo e da malha I, no circuito da fig. 5.16, vem:

rLa  s La ic1 vcp1  vd  vcp4
0

(5.60)

vap1
vap4
vd

(5.61)

ic1
ic4

(5.62)

126
io

s C d vd

(5.63)

s rCd C d  1

Para os ns p1, a1 devem ser consideradas as expresses, anteriormente apresentadas,

(5.42), (5.43) e (5.44).
Aps a manipulao das expresses (5.53) a (5.63) chega-se a expresso (5.64).
iLa (s)
d (s)

s 2 VD1 C d  2 Ic1 1 2 D s r Cd Cd  1
s 2 C d La  s C d rLa  r Cd 2 D 1 2  2 ra  2 D 1

(5.64)

Considerando Ic1 = 0, de acordo com o desenvolvimento na seo 5.3.1.6, e colocandose esta informao em (5.55) resulta: VD1 = Vd. Transportando este dado para a expresso
(5.64) obtm-se (5.65).
iLa (s)
d (s)

s 2 Vd C d
s 2 C d La  s C d rLa  r Cd 2 D 1 2  2 ra  2 D 1

(5.65)

A expresso (5.65) define a funo de transferncia da corrente no indutor La em

funo da variao da razo cclica. Ignorando-se as resistncias do indutor La e do capacitor
Ca, alm daquelas dos interruptores ativo e passivo, chega-se equao (5.66).
iLa (s)
d (s)

s 2 Vd C d
s 2 C d La  2 D 1

(5.66)

P Determinao da funo de transferncia v d(s)/d (s)

Durante a determinao da funo de transferncia La(s)/d (s) algumas equaes
intermedirias so geradas. As equaes (5.67) e (5.68), retiradas desse procedimento, so
apresentadas a seguir.
ic1

io  2 Ic1 d
1 2D

rLa  s L a  2 ra ic1  1 2 D vd
2 VD1 d

(5.67)

(5.68)

127
Fazendo operaes com as equaes (5.67), (5.68) e (5.63) gera-se funo de
transferncia que relaciona a variao da tenso do barramento CC em funo da variao da
razo cclica d. Esta funo de transferncia apresentada em (5.69).
vd (s)
d (s)

2 VD1 1 2 D 2 Ic1 ( rLa  s L a  2 ra ) s r Cd Cd  1

s 2 Cd L a  s Cd r La  rCd 2 D 1 2  2 r a  2 D 1

(5.69)

Tendo em vista que Ic1 = 0, de acordo com o desenvolvimento na seo 5.3.1.6, e

colocando-se esta informao em (5.55) resulta: VD1 = Vd. Inserindo-se este dado na expresso
(5.69) obtm-se (5.70).
vd (s)
d (s)

2 Vd 1 2 D s rCd C d  1
s 2 C d La  s C d rLa  r Cd 2 D 1 2  2 ra  2 D 1

(5.70)

Desprezando-se todas as resistncias parasitas (indutor La, capacitor Cd, interruptores

ativo e passivo) encontra-se a expresso simplificada (5.71).
vd (s)
d (s)

2 Vd 1 2 D
s 2 Cd L a  2 D 1

(5.71)

P Determinao da funo de transferncia v ca(s)/d (s)

A relao v ca(s)/d (s) obtida com o auxlio do circuito da fig. 5.17, derivado daquele
apresentado na fig. 5.13.
iLa

c1 c1 ra

La
sLa

v^ca
+

rLa

1/sCa

^v

cp1

rCa
Ca

VD1 ^
d
D
1

Ic1d

a1 a1

^v

ap1

p1

v^d =0

p4

^v

cp4

D
c4 c4 ra

Ic4d

VD4 ^
d
D

^v

ap4

a4 a4

Fig. 5.17 - Circuito equivalente do inversor usando o interruptor PWM para anlise CA (d = D +
d , v d = 0).

128
Para esta funo de transferncia admitir-se- que a tenso do barramento CC, em
funo da elevada constante de tempo do banco capacitivo, constante e igual a Vd (v d = 0).
Logo essa fonte foi colocada em repouso (curto-circuitada) conforme constata-se do circuito
da fig. 5.17. As equaes (5.54) e (5.57) podem ser reescritas como apresentado em (5.72) e
(5.73).
vcp1
vap1 D ic1 ra  VD1 d

(5.72)

vcp4
vap4 D ic4 ra  VD4 d

(5.73)

Inspecionando-se o circuito da fig. 5.17 e considerando-se a malha I, resultam as

relaes (5.74), (5.75) e (5.76).
vca  rLa  s L a ic1 vcp1  vcp4
0

(5.74)

vap1
vap4
0

(5.75)

ic1

s C a vca
s rCa C a  1

(5.76)

Operando o conjunto de expresses (5.72) a (5.76) chega-se equao (5.77). Ela

expressa a relao entre a tenso do capacitor Ca e a variao da razo cclica d.
vca (s)
d (s)

2 VD1 s r Ca Ca  1
s 2 Ca L a  s Ca r Ca  rLa  2 r a  1

(5.77)

Quando Ic1 = 0, de acordo com o desenvolvimento na seo 5.3.1.6, e colocando-se

esta informao em (5.55) resulta: VD1 = Vd. Transportando-se esta informao para a
expresso (5.77) obtm-se (5.78).
vca (s)
d (s)

2 Vd s r Ca Ca  1
s 2 Ca L a  s Ca r Ca  rLa  2 r a  1

(5.78)

Se as resistncias dos interruptores ativo e passivo, as resistncias srie equivalentes

dos capacitores Ca e Cd e aquela do indutor La forem desconsideradas na expresso (5.78),
obter-se-, ento, (5.79).

129
vca (s)
d (s)

2 Vd

(5.79)

s 2 Ca L a  1

O equacionamento apresentado nas sees 5.3.1.6 a 5.3.1.8 reapresentado, de forma

integral, no Apndice D.
5.3.2 Mtodo de controle digital
A fig. 5.18 ilustra como o controle do filtro ativo srie foi realizado usando a
tecnologia analgica. Trata-se de um controle por valores mdios e verifica-se naquela figura
duas malhas de controle. Uma delas controla a tenso sobre o capacitor de acoplamento Ca e
a outra, a tenso do barramento CC.
S1

D1

D2

S2

sg1

d0

sg2

3,1mH
D3

La

Cd

sg3

470 F

D4

S4

d1

sg4

S3
4,7F
v0

Ca

h0

h1

Vs

v1

carga

Vo

S1,4
h1

S2,3

h0
hi

(CS)

H2(s)

PWM

Vc

d1

Vr*
Vsh
v0

d0

(CS)

v1
-Vs1

(CS)
vsi

Filtro
sintonizado

Vxy
Multiplicador

Inversor
-Vs1

vdi

Vxi

Vyi

H1(s)

Vd*

Fig. 5.18 - Diagrama em blocos do sistema de controle analgico do filtro ativo srie.

A malha que controla a tenso sobre o capacitor Ca especificada para seguir uma
referncia de tenso harmnica modulada por uma tenso senoidal de amplitude reduzida. A
tenso harmnica procedente da diferena entre a tenso de entrada e uma tenso senoidal,
sendo esta ltima uma imagem da componente fundamental da tenso de entrada.
A imagem da componente fundamental obtida pela filtragem (filtro sintonizado em

130
60 Hz) da tenso de entrada.
O sinal modulante, a tenso senoidal de amplitude reduzida o resultado da
multiplicao de dois sinais: a tenso senoidal imagem da componente fundamental e a tenso
proveniente da sada do controlador da tenso do barramento CC. A multiplicao
desempenhada por um multiplicador analgico.
Obtida a referncia para a tenso do filtro ativo (a tenso em Ca) esta comparada com
a tenso de fato produzida no capacitor de acoplamento. O resultado desta operao o sinal
de entrada do compensador H2(s), do qual o sinal sada comparado portadora triangular
produzindo os pulsos modulados em largura para o inversor. A malha de controle da tenso
contnua deve manter, seguindo um valor de referncia, o valor mdio daquela tenso.
Com base no sistema de controle analgico concebe-se a sistemtica de controle digital
para o filtro ativo srie. A tecnologia digital demanda algumas alteraes em relao ao
sistema de controle analgico e, entre estas, as principais esto representadas na fig. 5.19 e so
comentadas a seguir.
S1

D1

sg1

D2

S2

d0

sg2

3,1mH
D3

La
sg3

Cd
470 F

D4

S4

d1

sg4

S3
4,7F
v0

Ca

+
v1
v0

h0

h1

Vs

carga

S1,4

v1

h1

S2,3

h0

PWM

(CS)

(CS)

vsi

Vo

Vsh

Vs1

Vr*

d0

(CS)

H2(z)

vdi

Vxy

Vs1

d1

H1(z)
Vd*

DSP

Fig. 5.19 - Diagrama em blocos do sistema de controle digital do filtro ativo srie.

131
As variveis so convertidas de valores contnuos a valores discretos, isto , ocorre a
converso do formato analgico ao digital o que implica um em processo de amostragem,
reteno e converso das grandezas de interesse. Esta situao requer, outrossim, que um filtro
passa-baixa seja adicionado ao bloco designado de condicionamento de sinais (CS). Este filtro
conhecido como filtro anti-aliasing e ser comentado posteriormente.
Filtros analgicos de vrios tipos podem ser realizados de forma digital e portanto o
filtro sintonizado tambm o seria. Entretanto, presume-se que a realizao de um filtro digital
um acrscimo importante, em termos de programao, dentro do algoritmo digital de
controle.
Uma alternativa implementao digital do filtro sintonizado a gerao de um sinal
senoidal a partir de uma tabela de valores armazenados no processador DSP. O sinal senoidal
poder ser controlado em sua amplitude e deslocamento em relao tenso de entrada.
Supe-se que esta alternativa atrativa em relao anterior, pois exige menor espao de
programao e foi, conseqentemente, adotada.
O bloco do multiplicador analgico realizado por uma multiplicao digital, funo
que realizada de forma especializada pelo processador digital.
Os compensadores contnuos H1(s) e H2(s), sejam eles do tipo proporcional-integral
(PI) ou proporcional-integral-derivativo (PID), tero, igualmente, seus pares implementados
digitalmente. Faz-se notar que esses compensadores podem ser interpretados como filtros e
portanto a sua efetivao no domnio discreto amplamente conhecida.
Finalmente, a gerao dos pulsos modulados em largura pode, tambm, ser
concretizada de forma discreta. O processador digital possui subsistemas integrados que
facilitam esta tarefa. Assim, o bloco denominado PWM, que no controle contnuo estava
includo no procedimento de gerao daqueles pulsos, tem, nesta abordagem, a funo de
condicionar os pulsos digitais tipo PWM, gerados pelo processador, e aplic-los aos
interruptores do conversor.
5.3.3 Noes bsicas de controle digital
O projeto do controlador digital, como mencionado previamente, envolve duas fases
importantes. A primeira a obteno do modelo que represente a planta ou processo e a outra,
a determinao do controlador digital. A fase de obteno do modelo foi apresentada na
seo 5.3.1 e nos pargrafos seguintes discutir-se- o projeto do controlador digital. Esta fase

132
ser desenvolvida com apresentao dos aspectos essenciais da teoria de controle digital com
objetivo de facilitar o entendimento de seu uso na especificao do controlador (ou
compensador) digital.
5.3.3.1 Noo de sistema de controle discreto
Para ilustrar a idia de um sistema discreto considere o sistema de controle digital
mostrado na fig. 5.20a. O processador digital desempenha a funo de compensao dentro
do sistema. A interface de entrada do processador um conversor analgico-digital (conversor
A/D) e ele necessrio para converter o sinal de erro, um sinal contnuo no tempo, em uma
forma que possa ser rapidamente usada pelo processador. Na sada do processador um
conversor digital-analgico (conversor D/A) requerido para converter os sinais binrios (do
processador) em forma adequada para conduo da planta.
e(t)
entrada

m(t)
A/D

Processador
digital

Filtro

planta ou
processo

D/A

sada

Transdutor

(k-2)T
kT
(k+1)T
(k-1)T

(a)

(b)

Fig. 5.20 - Diagrama em blocos de um sistema de controle discreto (a); integrao numrica (b).

Considere o exemplo a seguir de acordo com a fig. 5.20a. Suponha que o conversor
A/D, o processador digital e o conversor D/A substituam um compensador proporcionalintegral (PI) analgico (ou contnuo) de maneira que a resposta do sistema de controle digital
tenha essencialmente as mesmas caractersticas do sistema analgico.
O controlador analgico tem uma sada dada por (5.80).
m (t)
K P e (t)  KI

P0

e () d

(5.80)

Onde e(t) e m(t) so, respectivamente, o sinal de entrada e o de sada do controlador

e KP e KI so ganhos constantes determinados no projeto do controlador. Neste exemplo, a
integrao realizada numericamente pela regra retangular, mostrada na fig. 5.20b. A rea sob
a curva da fig. 5.20b aproximada pela soma das reas retangulares. Ento, tornando x(t) a
integral numrica de e(t) escreve-se (5.81).

133
x (kT)
x k 1 T  T e (kT )

(5.81)

onde T o passo de clculo do algoritmo numrico, em segundos. Ento (5.80) torna-se, para
o compensador digital, a expresso (5.82).
m (k T)
K P e (k T )  KI x (k T )

(5.82)

A equao (5.81) uma equao de diferenas linear de primeira ordem. A forma geral
para uma equao de diferenas linear invariante de primeira ordem dada por (5.83) - (T foi
omitido por convenincia).
x (k)
b1 e (k)  b0 e (k 1) a0 x (k 1)

(5.83)

Esta equao de primeira ordem porque somente sinais do ltimo instante de

amostragem aparecem explicitamente na equao. A forma geral de uma equao de
diferenas linear de ensima ordem expressa por (5.84).
x (k)
bn e (k)  bn 1 e (k 1)   b0 e (k n) an 1 x (k 1) a0 x (k n)

(5.84)

Desde que o processador digital pode ser programado para multiplicar e adicionar, isto
, ele pode integrar numericamente, a equao do controlador pode ser realizada usando o
processador digital.
Ento o processador digital na fig. 5.20a pode se programado para resolver a equao
de diferenas de formato dado pela equao (5.84) e o projeto do sistema de controle digital
ter seu foco na determinao: (1) do perodo de amostragem T, (2) da ordem da equao
diferena e (3) dos coeficientes ai e bi do filtro, de maneira que o sistema de controle alcance
as caractersticas desejadas. possvel, ainda, demonstrar que se a planta tambm linear e
invariante no tempo, o sistema inteiro pode ser modelado por uma equao de diferenas,
como a equao (5.84), a qual ser de ordem superior quela do controlador.
Duas abordagens podem ser usadas no projeto de compensadores digitais. A primeira,
um compensador analgico pode ser usado e convertido, por algum procedimento de
aproximao, em um compensador digital como mostrado no exemplo dos pargrafos
anteriores. A segunda, um procedimento analtico baseado na metodologia convencional (do
domnio s) aplicado nas funes discretizadas.

134
5.3.3.2 Amostragem e seu modelo analtico
Em contraste aos sistemas contnuos, cuja operao descrita (ou modelada) por um
conjunto de equaes diferenciais, no sistema de controle discreto a operao governada por
um conjunto de equaes de diferenas. possvel constatar que os sinais dentro do sistema
digital so interpretados (ou descritos) como seqncias numricas. E algumas dessas
seqncias numricas podem ser geradas pela amostragem de um sinal contnuo no tempo, isto
, nos sistemas de controle digital. Afim de proporcionar uma base para um melhor
entendimento de um sistema de controle digital, necessrio determinar o efeito da
amostragem de um sinal contnuo no tempo - o que ocorre quando se amostra um sinal
contnuo no tempo.
Antes do desenvolvimento do tema amostragem, relembra-se que nos sistemas lineares
invariantes e contnuos no tempo, a transformada de Laplace pode ser usada para anlise e
projeto desse tipo de sistema. As equaes de diferenas surgiram com a noo de sistema de
controle discreto (ou amostrado) e, por conseqncia, uma ferramenta equivalente
transformada de Laplace estabelecida para a anlise e projeto dos sistemas discretos. Trata-se
da transformada z. Esta transformada essencial e amplamente usada nos sistemas amostrados
mas no ser aqui discutida.
A amostragem, evento que ocorre nos sistemas de controle digital, e seu modelo
matemtico so apresentados a seguir. Seja o sistema de malha fechada mostrado na fig. 5.21.
Admite-se que a cada T segundos o sistema atualize suas informaes. Assim, o sinal e(t)
conhecido somente a cada T segundos. Entretanto, a planta deve receber informaes, isto ,
o sinal s(t) a todo instante (tgkT) e como somente e(kT) conhecido algo deve ser
providenciado para s(t).
entrada
r(t)

e(t)

Amostrador
e
extrapolador

(t)
planta ou
processo

sada

Fig. 5.21 - Diagrama em blocos de um sitema de controle amostrado.

No aconselhvel aplicar o sinal na forma amostrada (e(kT)), como o trem de pulsos

apresentado na fig. 5.22a, em virtude das altas freqncias que ele contm. Dessa forma, um
dispositivo de reconstruo de sinal, designado de extrapolador, deve ser inserido no sistema,

135
imediatamente aps o amostrador. O propsito do extrapolador reconstruir o sinal amostrado
em um formato que se aproxime do sinal originalmente amostrado. O dispositivo mais simples
de reconstruo de dados, e um dos mais usados, o extrapolador de ordem zero - EOZ (the
zero-order hold - ZOH).
A operao combinada do amostrador e extrapolador de ordem zero descrita pelos
sinais mostrados na fig. 5.22b. O extrapolador de ordem zero conserva o sinal de sada em um
valor igual aquele do sinal de entrada no instante em que foi amostrado.

e(0)

e(T) e(2T)

(t): sada extrapolador ordem zero

amplitude

amplitude

e(t): entrada do amostrador

0 1T 2T 3T 4T 5T

0 1T 2T 3T 4T 5T

(a)

(b)

Fig. 5.22 - Sinal amostrado no formato trem de pulsos (a); sinais de entrada e sada do amostrador
e extrapolador de ordem zero (b).

O amostrador e o extrapolador de ordem zero podem ser representados pelo diagrama

em bloco mostrado na fig. 5.23.
e(t)
E(t)

Amostrador
e extrapolador
de ordem zero

(t)
(t)

Fig. 5.23 - Representao em bloco do amostrador e extrapolador de ordem zero.

O sinal s(t) pode ser expresso como em (5.85).

s (t)
e (0) u(t) u(t T )  e (T) u(t T ) u(t 2T )  e (2T ) u(t 2T ) u(t 3T )  (5.85)
onde u(t) a funo degrau unitrio. A transformada de Laplace de s(t) r(s) e expressa por
(5.86).
O primeiro fator na expresso (5.86) visto como sendo uma funo do sinal de
entrada e(t) e do perodo de amostragem T. O segundo fator se mostra independente de e(t) e
ser, daqui por diante, considerado como uma funo de transferncia.

136

E (s)
e (0)

1 Ts
Ts 2Ts
2Ts 3Ts

 e (T )

 e (2T )


s
s
s
s
s
s

1 Ts
e(0)  e(T ) Ts  e(2T ) 2Ts 
s

M e (nT ) n T s


n
0

(5.86)

1 Ts
s

Da expresso (5.86), a funo E*(s), denominada starred transform, definida por

(5.87).
E  (s)
M e (nT ) n T s


(5.87)

n
0

Assim, a equao (5.86) satisfeita pela representao mostrada na fig. 5.24. A

operao representada pelo interruptor, na fig. 5.24, e definida pela expresso (5.87)
denominada amostrador ideal. A operao representada pela funo de transferncia
denominada extrapolador de dados.
E(s)

E*(s)
T

1 - -Ts
s

(s)

Fig. 5. 24 - Representao do modelo analtico do amostrador e extrapolador de ordem zero.

Enfatiza-se que E*(s) no aparece no sistema fsico mas aparece como resultado da
fatorao de (5.86). O amostrador (o interruptor) no modela um amostrador fsico e o bloco
(a funo de transferncia) no modela um extrapolador de dados fsico. Todavia, esta
combinao um modelo preciso da caracterstica entrada-sada do dispositivo amostradorextrapolador, de acordo com exposto previamente.
Um amostrador real amostra o sinal de entrada periodicamente e produz uma seqncia
de pulsos como sada. Enquanto a durao da amostragem (a largura do pulso) do amostrador
real muito pequena (mas nunca ser zero), a suposio de largura zero, o que implica que a
seqncia de pulsos torna-se uma seqncia de impulsos cuja amplitude igual ao valor do
sinal contnuo amostrado nos instantes de amostragem, simplifica a anlise dos sistemas

137
discretos. Esta suposio vlida se a durao da amostragem muito pequena quando
comparada com as constantes de tempo significativas do sistema (ou quando comparada ao
perodo de amostragem T).
5.3.3.3 Propriedades de E*(s)
A funo E*(s) peridica em s com perodo js e esta propriedade expressa pela
equao (5.88).
E  (s  j m s )
M e (nT )


n T (s  j m s )

(5.88)

n
0

Uma segunda propriedade estabelece que se E(s) tem um plo em s=s1, ento E*(s)
deve ter plos em s = s1 + jms, para m = (0, 1, 2, ... ). Esta propriedade dada por (5.89).
1
1
E (s)

M E s  j n s
E (s)  E (s  j s )  E (s  j 2 s ) 
T n

T


(5.89)

 E (s j s )  E (s j 2 s ) 
Um exemplo de posicionamento plos e zeros de E*(s) apresentado na fig. 5.25, onde
a faixa primria no plano s definida como sendo aquela para -s/2 < < s/2. Observa-se
que se o posicionamento de plos e zeros conhecido para E*(s), na faixa primria, ento a
localizao dos plos e zeros de todo o plano s conhecida.
j
j3s/2
faixa
complementar
2 + j2

2 - j2

js/2
1 + j1
1 - j1

faixa

primria

-js/2
faixa
complementar
-j3s/2

Ffig. 5. 25 - Posicionamento de plos e zeros para a funo E*(s).

138
Na fig. 5.25, se E(s) tem um plo em (-1 + j1) a operao de amostragem gera um
plo em E*(s) em (-1 + j(1 + s)). Contrariamente, se E(s) tem um plo em (-1 + j(1 +
s)) ento E*(s) ter um plo em (-1 + j1).
Uma dada funo e(t), para a qual admite-se a existncia das transformadas de Laplace
e de Fourier, apresenta o espectro de amplitude E(j) mostrado na fig. 5.26a, onde E(j)
a transformada de Fourier de e(t). Ento E*(j) (expresso (5.90)) tem o espectro de amplitude
apresentado na fig. 5.26b.
|E(j)|

-js -js
2

(a)

|E*(j)|

-j2s

-js

js
2

js

1/T

js

j2s

j2s

(b)
|E(j)|

-j2s

-js

|E*(j)|

js

(c)
Fig. 5.26 - Espetro de freqncias para as funes E(j) e E*(j).

Este espectro pode ser obtido atravs da avaliao da equao (5.89) para (s=j) cujo
resultado apresentado em (5.90).
E  ( j )

1
E ( j )  E ( j  j s )  E ( j  j 2 s ) 
T

e(0)
 E ( j j s )  E ( j j 2 s )  
2

(5.90)

Assim o efeito da amostragem ideal repetir o espectro original centrado em s, 2s,

3s, -s, -2s, -3s, etc. Um filtro ideal um filtro com ganho unitrio na faixa de passagem
e ganho zero fora dessa banda. Nota-se na fig. 5.26b que um filtro ideal passa-baixa poderia

139
recuperar completamente E(j) (ou seja e(t)) se sua largura de faixa fosse s/2, considerandose que a freqncia mais elevada presente em E(j) menor do s/2. Esta idia engloba o
teorema de Shannon.
Suponha, com base na fig. 5.26b, que s seja diminudo at que as componentes de
freqncias elevadas, presentes em E(j), sejam maiores do s/2. Dessa forma E*(j) teria
o espectro de amplitude como aquele mostrado na fig. 5.26c e neste caso nenhum tipo de
filtragem poderia recuperar o sinal e(t). Portanto a freqncia de amostragem para um sistema
de controle digital deve ser pelo menos o dobro da freqncia da componente de maior
freqncia do sinal amostrado.
De outra forma, quaisquer freqncias s/2 iro refletir dentro da faixa de
freqncias 0s/2. Este efeito chamado de frequency aliasing. Estas freqncias
refletidas sero interpretadas pelo sistema como informaes de baixa freqncia no sinal e(t)
e isto no deve ocorrer. Este efeito pode ser evitado pelo aumento da freqncia de
amostragem ou pela colocao de um filtro, denominado filtro antialiasing, na entrada do
amostrador. O filtro antialiasing um filtro passa-baixa que impede a presena de freqncias
maiores do que s/2 no sinal e(t).
5.3.3.4 A relao entre E(z) e E*(s)
Estabelece-se que a transformada z de uma seqncia numrica {e(k)} definida pela
expresso (5.91).
e (k)
E (z)
e(0)  e(1) z 1  e(2) z 2 

(5.91)

Ainda a starred transform para uma funo e(t) definida como em (5.92).
E  (s)
e(0)  e(T) T s  e(2) 2 T s 

(5.92)

A semelhana entre estas duas transformadas visvel. Assumindo que a seqncia

numrica {e(k)} obtida da amostragem de uma funo temporal e(t) - [isto , se e(k) da
expresso (5.91) igual a e(kT) da expresso (5.92)] - e que Ts =z em (5.92), ento a
expresso (5.92) torna-se a transformada z. Dessa forma tem-se a expresso (5.93).
E (z)
E  (s)

T s
z

(5.93)

140
Nota-se que a transformada z pode ser considerada um caso especial da transformada
de Laplace. comum empregar a troca de variveis em (5.93) e usar a transformada z em vez
da starred transform na anlise de sistemas discretos.
Ressalta-se que quando se transforma Ts em z, o conceito de amostragem por impulsos
(o qual um processo puramente matemtico) habilita-nos a analisar pelo mtodo da
transformada z sistemas de controle discretos que envolvam amostradores e extrapoladores.
Isto significa que, pelo uso da varivel complexa z, as tcnicas desenvolvidas para os mtodos
da transformada de Laplace podem ser aplicadas para analisar sistemas discretos envolvendo
a operao de amostragem.
5.3.3.5 A funo de transferncia pulso
Um sistema de controle em malha aberta mostrado na fig. 5.27a. Nele Gp(s) a
funo de transferncia da planta e denomina-se de G(s) o produto da funo de transferncia
da planta e do extrapolador de ordem zero. A funo de G(s) dada por (5.94).
G (s)

1 T s
Gp (s)
s

(5.94)

Portanto o sistema pode ser representado como ilustrado na fig. 5.27b. Salienta-se que
quando um sistema como o da fig. 5.27b dado, G(s) deve conter a funo de transferncia
do extrapolador de dados.
G(s)
E(s)

E*(s)
T

1 - -Ts
s

Gp(s)

C(s)

E(s)

E*(s)
T

(a)

G(s)

C(s)

(b)

Fig. 5.27 - Sistema de controle amostrado em malha aberta.

Em geral, a funo de transferncia do extrapolador de dados no apresentada

separadamente mas sim combinada com a funo de transferncia da parte do sistema que
aparece, imediatamente, aps o extrapolador. Da fig. 5.27 vem a equao (5.95).
C (s)
G(s) E  (s)

(5.95)

141
possvel demonstrar, aps algumas operaes, que C(z) dado por (5.96).
C (z)
E(z) G(z)

(5.96)

G(z) denominada de funo transferncia pulso e a funo de transferncia entre

a entrada amostrada e a sada nos instantes de amostragem. Ou de outro modo, a funo de
transferncia para os sistemas contnuos relaciona a transformada de Laplace da sada desse
sistema contnuo em relao sua entrada ao passo que a funo de transferncia pulso
relaciona a transformada z da sada nos instantes de amostragem com a entrada amostrada.
Da exposio efetuada na seo 5.3.3.2 pode-se questionar: por qu apresentar um
sistema de dados amostrados como aquele ilustrado na fig. 5.21? Aquele sistema contm um
amostrador para ler (ou examinar) um sinal contnuo em determinados instantes do tempo e
seguido de um extrapolador para reconstruir o sinal original.
A resposta a essa questo que existem sistemas que operam dessa maneira e uma
outra razo que nos sistemas de controle digital se adiciona um bloco - o compensador entre o amostrador e o extrapolador com o objetivo de melhorar o desempenho do sistema. Um
exemplo dessa situao apresentado na fig. 5.28. O conversor A/D, na entrada do filtro,
converte o sinal contnuo e(t) em uma seqncia numrica {e(kT)}; o filtro digital processa
esta seqncia numrica {e(kT)} produzindo um seqncia numrica de sada m(kT), a qual
convertida em um sinal contnuo m
(t) pelo conversor D/A.
planta
E(s)
e(t)

A/D
e(kT)

filtro
digital

D/A
m(kT)

M(s)

Gp(s)

m(kT)

C(s)
c(t)

Fig. 5.28 - Sistema de controle amostrado, em malha aberta, com o filtro digital.

Como mencionado previamente, o filtro digital que resolve a equao de diferenas

linear de coeficientes constantes pode ser representado pela funo de transferncia D(z). O
conversor D/A, em geral, incorpora um extrapolador que lhe confere a caracterstica de
extrapolador de ordem zero e m
(t) tem o formato de s(t) como exposto na fig. 5.22b. Depois
de algumas operaes, demonstra-se que C(z) dado por (5.97).
C (z)
Gp (s)

1 T s
D(z) E(z)
G(z) D(z) E(z)
s

(5.97)

142
E pode-se afirmar que o filtro digital e os dispositivos a ele associados, os conversores
A/D e D/A, podem ser representados em diagrama de blocos como se visualiza na fig. 5.29.
planta
E(s)

E(z)

e(t)

e(kT)

D(z)

M(z)
m(kT)

1-
s

-Ts

M(s)

Gp(s)

m(t)

C(s)
c(t)

G(s)

Fig. 5.29 - Modelo para o controle amostrado em malha aberta.

O dispositivo de processamento digital que realiza o filtro digital na fig. 5.28 de fato
processa os valores das amostras dos dados de entrada {e(kT)}. Todavia o modelo aqui
estabelecido para o filtro digital processa uma seqncia de funes impulsivas (ou impulsos)
de valores {e(kT)}. Dessa forma, o modelo que deve ser usado o da fig. 5.29; ele a
combinao de um amostrador ideal, do filtro D(z) e do extrapolador de ordem zero e, modela
de forma precisa a combinao: conversor A/D, filtro digital e conversor D/A.
5.3.3.6 Sistemas com atraso
Para analisar sistemas com atrasos ideais define-se a transformada z modificada. Ela
pode ser apresentada como na expresso (5.98).
E (z,m)
E (z,)

1 m

E (s) T s

1 m

(5.98)

A razo para esta considerao que a transformada z modificada pode ser usada para
determinar a funo de transferncia pulso de um sistema de controle digital, no qual o tempo
de processamento do dispositivo digital de controle (processador ou computador) no pode
ser negligenciado. Um controlador digital deve resolver uma equao de diferenas linear de
ensima ordem, a cada T segundos, como mostrado em (5.84) e reapresentado em (5.99).
m (k)
bn e (k)  bn 1 e (k 1)   b0 e (k n) an 1 m (k 1) a0 m (k n)

(5.99)

Admite-se que o tempo requerido para o controlador digital calcular a equao (5.99)
seja t0 segundos. Ento para uma entrada no instante t = 0 ele produzir uma sada em t = t0,
e para uma entrada em t = T produzir uma sada em t = T + t0 e assim por diante.
Conseqentemente, um controlador digital pode ser modelado como um controlador digital
sem atrasos seguido de um atraso ideal de t0 segundos como ilustrado pela fig. 5.30a.

143
E(s)

- t0s

D(z)

(a)
planta e
extrapolador

controlador
E(s)

- t0s

D(z)
T

G(s)

C(s)

(b)

Fig. 5.30 - Sistema de controle digital incluindo o tempo de processamento.

Um sistema de controle contendo este tipo de controlador poder ser, ento, modelado
como mostrado na fig. 5.30b e para este tipo de sistema tem-se a equao (5.100).
C (z)
z k G (z,m) D(z) E(z)

(5.100)

onde m = 1 - e 0 <  1.
Os aspectos abordados nas sees precedentes so estendidos aos sistemas de malha
fechada resultando relaes similares quelas obtidas quando se trabalha no domnio s.
5.3.3.7 Mapeamento do plano s no plano z
No projeto des sistemas de controle contnuo a localizao dos plos e zeros no plano
s importante na previso do comportamento dinmico desses sistemas. De forma semelhante,
no projeto de sistemas de controle discretos a localizao dos plos e zeros no plano z ,
igualmente, importante.
Quando um sistema de amostragem impulsiva incorporado ao processo, as variveis
complexas z e s so relacionadas pela expresso (5.101).
z
T s

(5.101)

Isto significa que um plo no plano s pode ser posicionado no plano z atravs da
transformao dada em (5.101). Desde que a varivel complexa s tem uma parte real () e uma
imaginria (), escrevem-se (5.102) e (5.103).
s
j

(5.102)

z
T (  j )
T jT
T j (T  2 k)

(5.103)

144
Desta ltima equao v-se que os plos e zeros do plano s, cujas freqncias diferem
em mltiplos da freqncia de amostragem s=2/T, so mapeados na mesma posio no
plano z. Isto significa que possvel existir muitos valores de s para cada valor de z.
Aps as devidas consideraes, das anlises tem-se que cada faixa de largura s no
semiplano esquerdo do plano s mapeada dentro do crculo unitrio no plano z. Isto significa
que a metade esquerda do plano s pode ser dividida em infinito nmero de faixas peridicas
como mostra a fig. 5.31a. A faixa primria estende-se de j= -j s/2 a js/2.
plano s
faixa

j
j3s/2

complementar

plano s

+js/2

js/2
faixa
primria
faixa

faixa
primria

1
6

-js/2

complementar

plano z

Im(z)

1
1
6

Re(z)

-js/2

-j3s/2

(a)
(b)
(c)
Fig. 5.31 - Faixas peridicas no plano s (a); correspondncia entre a faixa primria do plano s e o
crculo unitrio no plano z: trajetria no plano s (b); trajetria equivalente no plano z (c).

Para a faixa primria, traa-se a seqncia de pontos 1, 2, ..., 6 no plano s, como

mostrado pelos nmeros na fig. 5.31b, e este traado mapeado dentro do crculo de raio
unitrio centrado na origem do plano z de acordo com fig. 5.31c. Os pontos correspondentes
queles da fig. 5.31b so os pontos 1, 2, ..,6 no plano z.
Em sntese, o eixo imaginrio ( = 0) no plano s corresponde circunferncia de raio
unitrio no plano z e o interior desta circunferncia, ou seja o crculo de raio unitrio,
corresponde ao semiplano esquerdo do plano s. Finalmente, oportuno destacar que as noes
bsicas de sistemas de controle digital, apresentadas nesta e nas sees antecedentes, esto
baseadas em [45], [46] e [47].
5.3.4 Projeto do controlador digital
Como apresentado, a estabilidade de um sistema de controle pode ser investigada com
relao ao crculo unitrio no plano z. Por exemplo, se os plos de malha fechada so
complexos conjugados e localizam-se dentro do crculo unitrio, em conseqncia, a resposta

145
ao degrau unitrio ser oscilatria. Alm de se verificar a resposta caracterstica a certas
perturbaes em um dado sistema, os efeitos do ganho e do perodo de amostragem na
estabilidade desse sistema (de malha fechada) so, igualmente, aspectos importantes a serem
verificados. E para este propsito o mtodo do lugar das razes muito til.
O mtodo do lugar das razes, desenvolvido para sistemas contnuos, pode ser
estendido sem modificaes - a exceo de que o limite de estabilidade deslocado do eixo
j no plano s para o crculo unitrio no plano z - ao sistemas discretos. A razo pela qual o
mtodo do lugar das razes pode ser estendido ao sistema discretos porque a equao
caracterstica para os sistemas discretos da mesma forma como aquela para os sistemas
contnuos no plano s. O mtodo do lugar das razes o mtodo aqui adotado para anlise das
funes de transferncia do filtro ativo.
5.3.4.1 Determinao do controlador da tenso do filtro
A fig. 5.32 mostra o diagrama de blocos da malha de controle - malha fechada - da
tenso do filtro, ou seja, da tenso sobre o capacitor Ca. Inclui-se neste diagrama os blocos
referentes ao atraso de processamento Gatr(s), ao filtro antialiasing GAA(s) e ao ganho ka. O
filtro antialiasing um filtro passa-baixa e introduz um plo na malha de controle e se
necessrio pode-se verificar os efeitos desse plo.
R(S)

E(S)

Vca(s)
D(z)

ADC

Gatr(s)

GAA(s)

G(s)

ka

Fig. 5.32 - Diagrama em blocos da malha de controle da tenso vca.

A varivel controlada, a tenso em Ca, na entrada do amostrador estar, em geral,

variando entre 0 e 5V, ou seja, entre os valores mnimo (VrLO) e mximo (VrHI) da tenso de
referncia do conversor A/D. Aps a converso a varivel estar confinada entre os valores
decimais 0 a 1023 e estes valores podem ser obtidos usando-se a equao (5.104). Conclui-se,
igualmente, que nesta converso existe em fator de escala, o qual deve ser includo na malha
de controle. Ele designado ADC e obtido pela diviso do nmero 1024 pelo valor adotado
para a referncia VrHI.

146
valorA/D
1023

tenso amostrada VrLO

VrHI VrLO

(5.104)

Adota-se, inicialmente, que a amostragem ocorrer a cada intervalo da freqncia de

comutao, isto , Ta=Ts=1/fs. Assim, no incio de cada intervalo de comutao o processador
amostra a varivel de interesse, faz os clculos requeridos e disponibilizar a informao
processada no incio do prximo intervalo, momento em que recomear sua rotina. Logo, o
atraso do processador de um perodo de comutao e por isso a funo de transferncia
Gatr(s), referente a esse atraso, encontra-se incorporada na fig. 5.32.
O bloco G(s) constitui-se da funo de transferncia da planta acompanhada do
extrapolador de ordem zero. H, ainda, em G(s) o fator 1/per que equivalente ao valor de
pico da portadora tipo dente de serra. A constante per determinada atravs da equao
(5.105).
per

T PWM
T clk

(5.105)

P O filtro antialiasing
Como mencionado na seo 5.2.3.3 aliasing um evento que ocorre em sistemas
amostrados. Para evitar esse fenmeno insere-se um filtro passa-baixa para impedir que
freqncias superiores metade da freqncia de amostragem estejam presentes no sinal
amostrado. A funo de transferncia do filtro dada por (5.106).
GAA(s)

k
sk

(5.106)

onde k = fa e fa a freqncia de amostragem.

O filtro passa-baixa foi realizado conforme se v na fig. 5.33 e ser usado para todas
as variveis que forem coletadas digitalmente.
A funo de transferncia do filtro, apresentado na fig. 5.33, dada por (5.107).
Vo (s)
Vi (s)

Ra / Rb
s Ra Ca  1

(5.107)

147
Ca
Rb

Ra

Rb

Vi

Vo
Ca

Ra

Fig. 5.33 - Circuito do filtro antialiasing realizado.

Fazendo Ra = Rb resulta a expresso (5.108).

GAA(s)

Vo (s)
Vi (s)

1
1 / Ra Ca

s Ra Ca  1 s  1 / Ra Ca

(5.108)

Observando-se (5.108) conclui-se que:

k

1
Ra Ca

(5.109)

O filtro aqui usado foi extrado de [40] e com as equaes acima seus componentes
ficam determinados.
P Discretizao das funes de transferncia
O projeto do controlador discreto efetivado usando-se todas as funes de
transferncias convertidas ao domnio z.
Discretizao da funo de transferncia do filtro antialiasing
A funo de transferncia do filtro antialiasing dada por (5.106). Aplicando-se a
transformada z nesta funo encontra-se (5.110).
GAA (z)

a
1 a T

sa
z a T

(5.110)

Discretizao da funo de transferncia G(s)

As funes de transferncias relativas ao filtro ativo so aquelas disponveis na seo
5.3.1. Do diagrama da fig. 5.32 seja a funo de transferncia G(s) expressa por (5.111).

148
G (s)
Gh (s)

Gp (s)
per

(5.111)

Gh(s) a funo de transferncia do extrapolador de ordem zero. Gp(s) a funo de

transferncia da planta, isto , a relao entre a tenso do filtro e a razo cclica d. Aplicandose a transformada z modificada na expresso (5.111) obtm-se (5.112). O uso da transformada
z modificada permite incluir, se desejado, o atraso de processamento.
G (z, m)
m Gh (s)

Gp (s)
per

1 T s Gp (s) z 1
1 Gp (s)

m
per
z
per s
s

(5.112)

O resultado final para a funo G(z, m) depende da funo de transferncia que ser
adotada para Gp(s).
5.4 SIMULAO DO CONTROLADOR DIGITAL
Simulaes sero efetuadas para verificar o comportamento do controle digital
proposto. O programa de simulao usado no captulo III no adequado para estas
simulaes pelo fato de no dispor de ferramentas para a construo de modelos usando a
aritmtica de ponto-fixo. Desse modo opta-se por um outro programa de simulao - adotou-se
o programa Matlab - que alm de realizar simulaes atravs de diagramas de blocos possui
instrumentos para trabalhar com a aritmtica de ponto-fixo.
5.4.1 Simulao com o compensador no domnio z e a planta
Nesta seo as simulaes sero efetuadas usando um modelo do compensador no
domnio z. O filtro ativo no ser representado por um modelo funcional como ocorre com o
compensador. A planta (o filtro ativo) foi efetivada usando-se modelos de interruptores e
componentes discretos (indutores, capacitores, etc).
Entretanto a obteno da funo de transferncia do controlador requer um modelo da
planta. Nesta primeira avaliao retoma-se, para representar a planta, a equao (5.79) - so
desconsiderados os elementos parasitas. Sejam os dados a seguir:
Vd = 240V, fa = fs = 36 kHz, La = 3,17 mH, Ca = 4,7 F, ka = 0,0064282, per = 278 e
ADC = 220,215.

149
Com esses dados obtm-se para a planta Gp(s) a expresso (5.113)
Gp (s)

480

(5.113)

1,4899.10 8 s 2  1

Dividindo-se (5.113) pela constante per resulta (5.114)

Gp (s)

1,72662

(5.114)

1,4899.10 8 s 2  1

Supondo o extrapolador de ordem zero junto a planta Gp(s) e aplicando-se a

transformada z resulta (5.115).
G (z)

0,04452 z  0,04452

(5.115)

z 2 1,948 z  1

Com a equao (5.115), o diagrama de blocos da fig. 5.3.2 se resume ao diagrama

mostrado na fig. 5.34.
R(z)

E(z)

D(z)

G(z)

Vca(z)

H(z)

Fig. 5.34 - Diagrama em blocos da malha da tenso vca (G(s) sem componentes parasitas).

Nesse diagrama resta a determinar o controlador D(z). O lugar das razes, admitindo-se
D(z) =1 para o sistema de malha fechada da fig. 5.34, apresentado na fig. 5.35.
A no considerao de elementos parasitas reduz a complexidade da expresso (5.78).
Por outro lado a funo de transferncia resultante apresenta-se com plos complexos sem
qualquer amortecimento e possivelmente com um grau maior de dificuldade para ser
compensada. Por essa razo retoma-se a expresso (5.78), para a qual sero consideradas a
resistncia srie equivalente rCa do capacitor Ca e a resistncia rLa do indutor La. Seus valores
so estimados em: rCa = 0,120 e rLa = 0,090 .
Com estes dados inseridos na expresso (5.78) resulta (5.116).

150
2
plos de malha fechada

1
1.5

0.8

0.6
0.4
Eixo imaginrio

Eixo imaginrio

0.5
0

0.2
0

-0.2

-0.5

-0.4
-1

-0.6
-0.8

-1.5
-2
-5

-1
-4

-3

-2
Eixo real

-1

-1

-0.8

-0.6

-0.4

-0.2

(a)

0
Eixo real

0.2

0.4

0.6

0.8

(b)

Fig. 5.35 - Lugar das razes para a malha de controle da tenso vca(t) (G(z) = (5.115)): aspecto
geral (a); detalhes no crculo unitrio (b).

Gp (s)

9,73814.10 7 s  1,72662

(5.116)

1,4899.10 8 s 2  9,87.10 7 s  1

Aplicando-se a transformada z em (5.116), includo o EOZ, resulta (5.117).

G (z)

0,04629 z  0,04266

(5.117)

z 2 1,947 z  0,9982

Com a funo de transferncia dada por (5.117) e admitindo-se D(z) = 1 esboa-se o

grfico do lugar das razes para a malha de controle da tenso vca(t). O lugar da razes para
essa funo dado na fig. 5.36.
2
1
1.5

plos de malha fechada

0.8
0.6

0.4
Eixo imaginrio

Eixo imaginario

0.5
0

0.2
0

-0.2

-0.5

-0.4
-1

-0.6
-0.8

-1.5

-1
-2
-5

-4

-3

-2
Eixo real

(a)

-1

-1

-0.8

-0.6

-0.4

-0.2

0
Eixo real

0.2

0.4

0.6

0.8

(b)

Fig. 5.36 - Lugar das razes para a malha de controle da tenso vca(t) (G(z) = (5.117)): aspecto
geral (a); detalhes no crculo unitrio (b).

151
A partir do grfico apresentado na fig. 5.36 posiciona-se os plos e zeros do
compensador D(z). Um plo ser posicionado em z1=(1,0) - ele equivale ao plo localizado
na origem do plano s - procurando-se obter erro nulo em regime permanente. Os demais plos
e zeros sero posicionados com o objetivo de alcanar a resposta desejada para o filtro ativo.
Isto feito aproveitando o instrumento grfico de projeto, atravs do lugar das razes,
disponvel no programa Matlab. O resultado da alocao de plos e zeros escolhidos para este
sistema apresentado no grfico da fig. 5.37.
1

plos de malha fechada

0.8

gca=0,1

0.6

Eixo imaginrio

0.4
0.2
0
-0.2
-0.4
-0.6
gca=4,01

-0.8
-1
-1

-0.8

-0.6

-0.4

-0.2

0
Eixo real

0.2

0.4

0.6

0.8

Fig. 5.37 - Lugar das razes para a malha de controle da tenso vca(t) (G(z) = (5.117)).

Uma faixa de variao do ganho do compensador indicada na fig. 5.37. Com ganho
abaixo de 2,0 a resposta do sistema lenta. Entre 2,0 e 4,01, a resposta mais rpida e permite
ao filtro melhor desempenho na compensao de harmnicas. Os plos de malha fechada, no
local em que so apresentados, resultaram em um ganho gca para o compensador de 4,0. O
compensador D(z) fica, dessa forma, determinado e dado pela expresso (5.118).
D (z)

gca z 2 1,8179 z  0,844882

z 2 1,0 z

4,0 z 2 3,2716 z  3,379528

z 2 1,0 z

(5.118)

Ainda, nesta fase de projeto pode-se observar o comportamento do sistema diante de

perturbaes. Logo, aplicou-se ao sistema uma excitao tipo degrau unitrio. A resposta a
essa perturbao apresentada na fig. 5.38.

152
0.9
0.8
0.7

Amplitude

0.6
0.5
0.4
0.3
0.2
0.1
0

-4

Tempo [s] x 10

Fig. 5.38 - Resposta ao degrau da malha de controle da tenso vca(t) (G(z) = (5.117)).

Da fig. 5.38, percebe-se que o sistema atinge, em aproximadamente 6x10-4 s, seu valor
final. A partir dos dados estabelecidos, para usar o referido programa de simulao, construiuse o filtro ativo e seu sistema de controle (fig. 5.39), sendo este ltimo um bloco funcional no
domnio z. O inversor e o filtro LC poderiam ser, igualmente, representados por uma funo
de transferncia em z.
0,0064282

ka

Tenso
entrada ve

-220.215
adc
Vref

adc

Sine_1

220.215

In1

ZOH

Compensador (z)
adc

Saturao
Volt2_vca

ka

+
v

-220.215

0,0064282

vca
Sinal vca

t
Clock

Tempo

240V

Out1

4.0*[1 -1.8179 0.844882]

z2 -1.0z

Out2

In1
In2s1

PWM

Out6

In3s2
In4s3
In5s4

AC2

AC1

INVERSOR
Volt3_ve
vo

ve

Sinal vo

R=30

Sinal ve
+
+

tenso
entrada - ve

v
-

V
-

Volt1_vo

Ve_Source

Fig. 5.39 - Diagrama em blocos do filtro ativo simulado com o compensador no domnio z.

153
Entretanto, optou-se pelo uso de um modelo para o inversor e seu filtro LC constitudo
de interruptores e componentes discretos (indutores, capacitores, etc.) disponveis no programa
de simulao usado. Este modelo est representado, fig. 5.39, pelo bloco denominado
"inversor". O bloco "inversor" ilustrado na fig. 5.40. Os interruptores usados so modelos
de interruptores do tipo MOSFET e as resistncias parasitas do indutor e capacitor so
incorporadas no "inversor".
1

La=3,17 mH

AC1

2
In2s1

Mosfet1

R=0,09

R= 0,12
4
In4s3

C= 4,7 uF

In1

Mosfet3

Terminal0
3
In3s2

Mosfet2

Terminal3
5
In5s4

Mosfet4

Terminal1

Terminal2

AC2
1

Out6

Fig. 5.40 - Diagrama de blocos do modelo do "inversor".

O filtro ativo foi simulado usando-se uma carga resistiva R = 30 . A tenso de

entrada um sinal distorcido. Concluda a simulao, trs sinais foram coletados para uma
anlise qualitativa. Eles so: a tenso de entrada vs(t), a do filtro vca(t) e de sada vo(t). Essas
tenses so apresentados nas curvas da fig. 5.41. Observa-se que o filtro atua de forma a
corrigir a tenso sobre a carga. Apesar das imperfeies apresentadas pela tenso de carga
conclui-se que o compensador escolhido faz com que o filtro funcione apropriadamente e
produza bons resultados.
Ainda que no domnio z, na simulao recm efetivada, os dados so manipulados no
formato ponto-flutuante. Porm, o compensador determinado nesta seo, ou um outro
compensador similar, dever ser concretizado digitalmente ou seja atravs do dispositivo de
processamento digital implicando que as informaes sero manipuladas no formato pontofixo. Em virtude disso, a simulao ser refeita usando-se a aritmtica de ponto-fixo.

154
400

vo(t)
300

ve(t)
200

Amplitude [V]

100
0
-100

vca(t)
-200
-300
-400

0.004

0.002

0.006

0.008

0.01

0.012

0.016

0.014

0.018

0.02

Tempo [s]

Fig. 5.41 - Resultado de simulao: tenso de entrada vs(t), do filtro vca(t) e de sada vo(t).

O objetivo desta etapa verificar o efeito da aritmtica de ponto-fixo neste sistema de

malha fechada. A fig. 5.42 apresenta o diagrama em blocos do filtro ativo simulado com o
compensador discreto implementado na aritmtica de ponto-fixo.
-0.0064282

Gain1

Quantizer2

q0(16)
S16

Gain

+
-

compensador

Sum
S16
+

Sum5
S16

q0(16)2
S16

q0(16)1
S16

511
In1

Out1

FixPt
Constant2

In1
Out2

S16

In_s1

In_s4

Gain4
Saturation1

vca
V

Vh1

ve
Sinal ve

VoltMt1

To Workspace3

2.325

v
+ -

Gain3

-0.0064282

AC2

AC1
INVERSOR

Sinal vo
vo

In_s3

VoltMt
220.

Out6

In_s2

PWM

ZOH_0

tempo

Out

240V
In

In

Clock

>=

U16
FixPt
Gateway Out

Sine Wave1

Quantizer1

FixPt
Relational
Operator

139

FixPt
-0.86914 Gain
S16

S16

q0(16)3
S16

FixPt
Constant

em ponto-fixo

In

Sum2
S16

FixPt
Constant1

FixPt
Sum3

Convert
S16

511

Quantizer3

In1 Out1

Sum3
S16

Repeating
Sequence

FixPt1

Repeating
Sequence1

2.325 Vh

ZOH_1

In

S16

S16

220.

Tenso de
entrada ve

R =30

Ve

VoltMt2

Fig. 5.42 - Diagrama em blocos da malha de controle da tenso vca(t) em ponto-fixo.

155
Neste diagrama observa-se que a parte referente ao modelo da planta no foi
modificada; as variveis de interesse (tenso de entrada vs(t) e a tenso do filtro vca(t)) so
amostradas, quantizadas e convertidas ao formato ponto-fixo e, ainda neste formato, o
compensador foi desenvolvido atravs de uma equao de diferenas. Na fig. 5.42 o
compensador representado pelo bloco em cor cinza denominado "compensador em pontofixo". Sua estrutura ilustrada pelo diagrama da fig. 5.43.
1
In1

FixPtDelay
FixPt_k0
S32 2^-12

FixPt_k1
S32 2^-12

FixPtDelay1
FixPt_k2
S32 2^-12

3.37953

-7.2716

FixPt
Sum1

FixPt
Sum

S32 2^-12

S32 2^-12

Out1
1

Convert
FixPt1
S32 2^-22

+
+
+
FixPt
Sum2
S32 2^-22

Convert
FixPt2
S16 2^-7

FixPt
Saturation

FixPtDelay2

FixPtDelay3

0.999999
FixPt_k3

FixPt_k4

S32 2^-22

S32 2^-22

Fig. 5.43 - Estrutura do compensador realizado na notao de ponto-fixo.

A equao (5.118) pode ser rescrita na forma mostrada por (5.119).

u (z) 4,0 z 2 3,2716 z  3,379528

e(z)
z 2 1,0 z

(5.119)

Fazendo o produto das variveis resulta a expresso (5.120).

z 2 u (z) z u (z)
4,0 z 2 e(z) 3,2716 z e (z) 3,379528 e (z)
Multiplicando-se (5.120) por z-2 e isolando-se o termo u(z) resulta (5.121).

(5.120)

156
u (z)
z 1 u (z)  4,0 e(z) 3,2716 z 1 e (z) 3,379528 z 2 e (z)

(5.121)

Sabendo-se que o fator z-1 equivale ao atraso de uma amostra, a partir de (5.121),
escreve-se diretamente a equao de diferenas (5.122).
u (k)
u (k 1)  4,0 e(k) 3,2716 e (k 1) 3,379528 e (k 2)

(5.122)

O diagrama mostrado na fig. 5.43, usando a aritmtica de ponto-fixo, ilustra a

realizao do compensador a partir da expresso (5.122). O erro e(k), informao proveniente
de amostragens e converso analgico-digital, tratado no formato Q0. Os coeficientes que
multiplicam as amostras de e(k) esto no formato Q12. A sada do compensador (Out1)
encontra-se no formato Q7.
400

vo (t)
300

vs (t)

200

vca (t)
Amplitude [V]

100
0
-100
-200
-300
-400

0.002

0.004

0.006

0.008

0.01

0.012

0.014

0.016

0.018

0.02

Tempo [s]

Fig. 5.44 - Resultado de simulao: tenso de entrada vs(t), do filtro vca(t) e de sada vo(t).

O filtro ativo foi simulado na mesma condio de carga da simulao precedente (carga
resistiva R = 30 ). A tenso de entrada um sinal distorcido. Concluda a simulao, trs
sinais foram coletados para uma anlise qualitativa e para a comparao com resultado da
simulao usando a notao de ponto-flutuante. Eles so: a tenso de entrada vs(t), a do filtro
vca(t) e de sada vo(t). Essas tenses so apresentadas nas curvas da fig. 5.44. Observa-se que
o filtro atua de forma a corrigir a tenso sobre a carga. A tenso vo(t) da carga, a exemplo
daquela mostrada na fig. 5.41, tambm apresenta imperfeies. Entretanto quando comparada
tenso de entrada, conclui-se que o compensador especificado apropriado e faz com que
o filtro funcione com bons resultados.

157
Os resultados das simulaes para os dois sistemas discretos efetivados - o de pontoflutuante (fig. 5.39) e o de ponto-fixo (fig. 5.42) - apresentaram-se praticamente idnticos. Isto
permite concluir, a princpio, que a aritmtica de ponto-fixo no ser um aspecto desfavorvel
na concretizao do sistema de controle digital.
5.5 CONCLUSO
O controle digital aplicado ao filtro ativo discutido no captulo V. Ele abordou o
dispositivo digital de processamento de sinais (o DSP) e as partes a ele relacionadas.
Posteriormente, outra modelagem do filtro ativo realizada usando o modelo do interruptor
PWM.
Adicionalmente, noes bsicas de controle digital foram apresentadas, bem como o
projeto do controlador digital. Encerrando o captulo, outras simulaes - do filtro ativo com
o controlador digital - foram realizadas.

CAPTULO VI
FILTRO ATIVO SRIE COM CONTROLE DIGITAL EXPERIMENTAO
6.1 INTRODUO
O princpio de funcionamento do filtro ativo srie foi descrito na seo 5.3.2. Para
concretizar o controle digital do filtro ativo srie outras informaes sero aqui adicionadas.
6.2 REALIZAO DO CONTROLE DIGITAL
6.2.1 Aspectos gerais da estratgia de controle
A partir da fig. 5.19 deriva-se a fig. 6.1 que ilustra a estratgia do controle digital a ser
efetivada. A princpio, implementar-se- um controle misto. A malha de controle da tenso
vca(t) do filtro ativo ser realizada via processamento digital e o controle da tenso do
barramento CC ser efetivado com um compensador analgico. O sinal de sada do
controlador H1(s) ser combinado com os sinais da malha de controle digital.
Para efetuar o controle digital necessrio o manuseio de quatro sinais. Trs desses
sinais sero amostrados e convertidos da forma analgica digital, isto , a tenso da fonte de
alimentao ou de entrada vsi(t), a tenso vca(t) no capacitor Ca e a tenso vdh1(t) de sada do
controlador H1(s). O ltimo a tenso vz(t) que uma forma de onda quadrada,. Ela obtida
do sinal da fonte alimentao. A forma de onda quadrada ser usada como sinal de
sincronismo para reiniciar a estratgia de controle a cada ciclo da freqncia do alimentador.
Com estes sinais o DSP efetiva o algoritmo de controle e calcula a razo cclica do
sinal PWM. Os valores de razo cclica calculados so usados no mdulo de gerao de sinais
PWM, os quais propiciam os sinais PWM de sada para os interruptores do conversor. A
insero de um tempo morto nesses sinais evita a condio de curto-circuito nos braos do
inversor. O tempo morto um intervalo de tempo programvel no DSP e faz com que dois
interruptores de um brao no estejam ligados simultaneamente. Os amplificadores dos sinais
PWM, os mdulos SKHI23/12 usados nesse trabalho tm essa possibilidade e por essa razo
no se utilizou o recurso disponvel no DSP.

159
S1

D1

sg1

D2

S2
sg2

3,1mH
D3

La
sg3

Cd
470 F

D4

S4
sg4

S3
4,7F
Ca

Vo

Vs

h1

(CS1)

S1,4
S2,3

h0
(CS2)

vsi
ADC1(0)

cap#1

vsi(k)

vz

SKHI
23/12
d1

(CS4)

d0

(CS3)

vca
ADC2(1)
vsh(k)

vseno(k)

vca(k)

PWM5

PWM6

vr*(k)

verro(k)

Mdulo F243DSK

H2(k)
ADC1(2)

v1

v0

sg1,2,3,4

carga

vdh1

Fig. 6.1 - Diagrama em blocos do sistema de controle digital com o mdulo F243DSK.

6.2.2 Ciclo de amostragem

A fig. 6.2 mostra o diagrama temporal do ciclo de amostragem realizado com o DSP
TMS320F243. O seu temporizador de uso genrico (Timer1), ora denominado tp1, providencia
a base de tempo para a leitura dos dados do conversor A/D, para a gerao do sinais PWM e
para o clculo do algoritmo de controle.
O temporizador tp1 opera no modo de contagem contnua crescente/decrescente. A
freqncia do ciclo de amostragem da malha de controle da tenso vca(t) de 36 kHz. Assim,
em conformidade com a fig. 6.2, o ciclo de contagem de tp1 de 27,77 s. Os registros IMR,
EVIMRA, EVIMRB e EVIMRC so configurados para permitir que, quando a contagem de
tp1 atingir zero (underflow) e o sinal de sincronismo vz(t), conectado entrada cap#1,
deslocar-se de 0 a 5 V, sejam causadas requisies de interrupo.
Quando se coloca o processador em funcionamento, isto , para realizar o programa
de controle, os sinais vz(t) e tp1 estaro no sincronizados at que a 1 passagem por zero da
tenso de entrada seja detectada. Neste instante o sinal vz(t) muda de estado passando de 0 a

160
5 V, causando a requisio de interrupo Icap1 para o DSP. O DSP ao reconhecer esta
requisio de interrupo consome o intervalo de tempo tcap1 para identificar a fonte de
interrupo e armazenar o contedo de alguns registros.
Em seguida, na rotina de interrupo de Icap1, recomea-se a contagem do
temporizador tp1 e inicia-se a converso de vdh1(t) (ADC1(an2)). As variveis convertidas vsi(t)
(ADC1(an0)) e vca(t) (ADC2(an1)) so lidas e armazenadas. Aguarda-se o trmino da converso
de vdh1(t). Terminada essa converso, o seu valor lido e armazenado. Reconfigura-se os
conversores para continuarem a converso de vdh1(t) e vca(t). Desabilita-se a requisio de
interrupo pelo sinal aplicado a cap#1 e em contrapartida habilita-se a solicitao de
interrupo pelo temporizador tp1, a qual causada quando sua contagem atinge zero.
ta=27,77s

ciclo 001

ciclo 002

tcap1

Icap1

tIt1

tx

tx

tx

sinal vz

tADC
tADC
tcalc

ciclo 600

sinal de tp1

Icap1

tcalc
It1

It1

It1

Fig. 6.2 - Diagrama temporal do ciclo de amostragem.

Para terminar esta rotina de servio de interrupo alguns registros auxiliares so

inicializados e os registros armazenados no incio dessa rotina so restaurados. O programa
retorna ao ponto onde se encontrava quando foi interrompido. Admite-se que este
procedimento consumiu o intervalo de tempo tADC.
De volta ao programa principal duas funes de clculo so chamadas, isto ,
executadas. A primeira rotina, retoma o valor de vsi(k) e dele extrai a componente senoidal.
Isto resulta o sinal contendo as harmnicas vsh(k). Em seguida, a tenso de controle vdh1(k),
do barramento CC, multiplicada por uma amostra da senide seno(k). O resultado dessa
operao somado tenso harmnica vsh(k) produzindo a tenso de referncia vr*(k). O valor
de vca(k) subtrado de vr*(k) resultando a tenso de erro verro(k). Isto encerra a primeira
rotina de clculo.

161
A segunda rotina de clculo implementa o compensador H2(k). Ela recebe o valor do
erro verro(k) e processa-o. Isto resulta um valor que enviado ao mdulo de gerao de sinais
PWM. Este ltimo, em conseqncia, gera os pulsos PWM para os interruptores do conversor.
O tempo necessrio para a execuo dessas rotinas designado tcalc. Ao trmino dessa etapa
o temporizador tp1 continua, ainda, sua contagem. Portanto, dispe-se do tempo tx. O
processador aguarda o transcurso do intervalo tx. No instante em que tx termina ocorre a
primeira requisio de interrupo de It1. Neste instante eventos simultneos acontecem: os
pulsos PWM calculados recentemente (ciclo 001) so transferidos aos interruptores, o
temporizador tp1 reinicia sua contagem e o processador atende a requisio de interrupo de
It1. A primeira ocorrncia de It1 marca o incio do ciclo 002.
Igualmente, como no atendimento da requisio de interrupo pelo sinal cap#1, o
processador ao reconhecer a solicitao de interrupo proveniente do temporizador tp1
consumir um intervalo de tempo para determinar a fonte da interrupo e armazenar alguns
registros. Esse tempo designado tIt1. Em seguida, o processador executa a rotina de servio
de interrupo de It1. Na primeira fase dessa rotina inicia-se a converso de vdh1(t)
(ADC1(an2)) e as variveis convertidas vsi(t) (ADC1(an0)) e vca(t) (ADC2(an1)) so lidas e
armazenadas. Espera-se o final da converso de vdh1(t). Terminada essa converso, seu valor
lido e armazenado. Os conversores A/D so reconfigurados para fazerem a converso de
vdh1(t) e vca(t). At este ponto transcorreu-se o intervalo de tempo tADC. Essa rotina continua
com a execuo das duas rotinas de clculo. A primeira que comea com a retomada do valor
vsi(k) e termina produzindo a tenso de erro verro(k) e a segunda, que a partir de verro(k)
implementa H2(z), cujo resultado de sada permite que o mdulo de gerao de sinais PWM
produza os pulsos de comando.
Em seguida, alguns registros auxiliares so atualizados e para encerrar, os registros
armazenados no incio dessa rotina de servio de interrupo so restaurados. Ao retornar
dessa rotina, o temporizador tp1 no ter ainda encerrado a sua contagem e portanto dispe-se
do intervalo tx. Ao atingir o final de sua contagem (e do intervalo tx) o temporizador produz
uma outra requisio de interrupo ( sinal It1).
A partir deste instante repete-se o ciclo descrito nos dois ltimos pargrafos at aquele
de nmero 600. No ciclo de nmero 600, durante o intervalo tx inibe-se a permisso de
interrupo pelo temporizador tp1 e em seguida habilita-se aquela que causa interrupo pela
transmisso do sinal aplicado em cap#1 (Icap1). Isto possibilita que o sistema de controle se

162
mantenha sincronizado com o sinal da fonte de alimentao e que o todo procedimento
descrito anteriormente se reinicie a partir do ciclo 001.
6.3 CIRCUITOS DE AQUISIO E CONDICIONAMENTO DE SINAIS
6.3.1 Aquisio e condicionamento de vsi(t) (CS1)
O circuito de aquisio e condicionamento da tenso vsi(t) denominado CS1
apresentado na fig. 6.3. Ele constitudo do circuito do transdutor/isolador, do circuito de
ajuste de ganho e do circuito deslocador de nvel. O transdutor/isolador o mesmo utilizado
no sistema de controle analgico e encontra-se descrito na seo 4.4.2.
Tendo em vista os limites da tenso a ser disponibilizada no terminal vsi e para
continuar seguindo as orientaes de utilizao do sensor LV25-P (com relao resistncia
de medio Rm) foi necessrio introduzir o circuito de ajuste de ganho realizado com
amplificador operacional U2. A excurso da tenso de sada vsi(t), entre seus valores mximo
e mnimo, no deve ultrapassar 4 V. O filtro antialiasing est includo neste circuito - ele pode
ou no ser utilizado. Este filtro foi descrito na seo 5.3.4.1 e seu circuito eltrico encontra-se
na fig. 5.33.
v0

100

12k

23k
3W

v1

12k

10k

.1
U1a

Re

10

vp

e+
LV25-P
e-

12k

22k

180

100

vn

Rm

U2

FAA

Ds = 1N4148 vp=15V

1N5819

100

12k
+5V

.1

FAA = filtro antialiasing

vsi

U3

vh/2

vp
1k
Ds
1k

4k7
Ds

U4

vz
2k2

U5a

Fig. 6.3 - Circuito de aquisio e condicionamento de sinais CS1.

Os sinais que sero manuseados pelo processador devem ser unipolares positivos e
estarem contidos entre 0 V e valor da tenso de alimentao do processador aproximadamente 5 V. Isto requer que o sinal disponvel na sada de U2 (ou do filtro
antialiasing) seja deslocado por um determinado nvel de tenso e torne-se um sinal unipolar
positivo. O deslocamento da tenso de sada de U2 realizado com circuito somador no
inversor, o qual efetivado com componentes discretos e o amplificador operacional U3.

163
Encontra-se, includo neste bloco de aquisio e condicionamento, o circuito detector
de passagem por zero. Este circuito realizado com componentes discretos, o amplificador
operacional U4 e a porta lgica NO-E com histerese (U5a). O sinal de sada deste circuito
o sinal lgico de sincronismo designado vz(t) (terminal vz).
6.3.2 Aquisio e condicionamento de vca(t) (CS2)
A tenso do filtro ou seja a tenso vca(t) uma das variveis controladas e portanto
deve ser amostrada. O seu circuito de aquisio e condicionamento designado CS2. Este
circuito, a menos do detector de passagem por zero, idntico ao de aquisio e
condicionamento da tenso vsi(t) e est ilustrado na fig. 6.4. O sinal de sada vca(t) ser
tambm sinal unipolar positivo. Os amplificadores operacionais U1b, U6 e U7, o transdutor
LV25-P e alguns componentes discretos constituem o bloco de aquisio CS2.
h0

100

12k

23k
3W

h1

12k

10k

.1
U1b

Re

10

vp

e+
LV25-P
e-

12k

22k

180

100

vn
.1

Rm

U6

100

FAA = filtro antialiasing

vca

U7

FAA

1N5819
12k
vh/2

Fig. 6.4 - Circuito de aquisio e condicionamento de sinais CS2.

conveniente observar que para os dois blocos de condicionamento, CS1 e CS2, a

relao entre os seus sinais de sada e de entrada representada, respectivamente, pelos ganhos
Ke e Ka. Para que os sinais de sada estejam dentro da faixa estabelecida (4 volts), os sinais
vsi(t) e vca(t) sero amostrados com ganho de 0,0064282. Ilustrando, quando a tenso de
entrada tiver amplitude de pico de 311V, obter-se- na sada de U3 (terminal vsi) um sinal de
2,0 V de amplitude acrescido do valor VrHI/2.
6.3.3 Aquisio e condicionamento de vd(t) (CS3)
O bloco CS3, de aquisio e condicionamento da tenso vd(t), apresentado na fig. 6.5.
Ele constitudo do sensor LV25-P, dos amplificadores operacionais U1c, U8, U9 e de alguns
componentes discretos. Seu princpio de funcionamento foi apresentado na seo 4.4.2. O
controlador da tenso vd(t) no foi efetivado digitalmente e foi includo no sistema apresentado
pela fig. 6.5.

164
d0

12k

100

10k

23k

.1

3W

d1

U1c

Re
e+
LV25-P
e-

100

12k

vp

U8
22k

U9

120
vn

Rm

100
12k

.1

8k2

1k

12k

1,0
10
12k

- vh/2 (vd*)

8k2

1k8

U10

1N5819
3v3

vdh1

U11
4v3

12k
vh/2

Fig. 6.5 - Circuito de aquisio e condicionamento de sinais CS3.

Adota-se, por convenincia , para a tenso de referncia Vd* - do barramento CC do

inversor - o valor VrHI/2 com sinal invertido. Isto implica que o ganho Kd com o qual se
mostra a tenso vd(t) ser de aproximadamente 0,01. O ganho Kd a relao entre a tenso
disponvel na sada de U9 e aquela na entrada do sensor Hall (LV25-P).
A ttulo de exemplo considere-se valor mdio da tenso do barramento CC, Vd = 220V
e a tenso de referncia Vd* = 2,3V. Dessa forma para o ganho Kd escreve-se:
Kd = 2,3V/220V = 0,01045.
O controlador H1(s) da tenso vd(t) aquele formado pelo amplificador operacional
U10 e os componentes a ele associados. Os valores desses componentes foram estabelecidos
na seo 4.2. O sinal de sada de U10 (o compensador H1(s)) um sinal alternado e portanto
precisa ser deslocado por um nvel de tenso. Isto providenciado com o circuito somador no
inversor constitudo do circuito integrado U11 e os componentes a ele conectados.
6.3.4 Gerao de tenso de referncia dinmica e habilitao de pulsos (CS4)
O circuito de gerao de referncia dinmica de tenso apresentado na fig. 6.6. Ele
composto dos circuitos amplificadores operacionais U12, U13 e U14 e os componentes a
eles conectados.
Os sinais vsi(t), vca(t) e vdhi(t) sero amostrados e convertidos em valores digitais. O
melhor aproveitamento da converso analgico digital conseguido quando a excurso da
varivel a ser convertida ocupa plenamente a faixa de tenses de referncias fornecida ao
conversor A/D do dispositivo de processamento digital.

165
Para esta aplicao estabelecem-se os seguintes valores limites para as tenses de
referncia do conversor A/D, VrLO = 0 V e VrHI = 4,65 V. A tenso de amplitude igual a 4,65
V uma tenso interna disponvel no mdulo de processamento digital.
Da explicao acerca dos mdulos de aquisio e condicionamento de sinais CS1, CS2
e CS3 conclui-se que as variveis coletadas podem excursionar entre 2 volts. Para torn-las
unipolares e positivas um deslocamento de pelo menos 2 volts necessrio.
12k
VrHI

3k9
U12
U13
12k
5k

E1 (PWM5)
47k

U15a

U5b

S1,4

15k
E2 (PWM6)

Inib

S2,3

Hab

15k
LD
U5c

+5V

-vh/2

vh/2

Gerao da tenso de referncia vh/2

+5V

U14

47k

U15b

Habilitao/inibio de pulsos

Fig. 6.6 - Circuito de aquisio e condicionamento de sinais CS4.

Para essa finalidade aproveita-se o sinal VrHI e divide-se o por 2. Isto resulta o sinal
de deslocamento Vh/2 = 2,325. Este sinal considerado uma referncia dinmica uma vez que
as alteraes na amplitude de VrHI so automaticamente seguidas por Vh/2. Outra vantagem
desse circuito o fato de deslocar os sinais alternados a serem coletados para uma posio que
representa o centro da faixa de converses analgico-digital do conversor A/D utilizado.
Adicionalmente, na fig. 6.6, tem-se um circuito de habilitao/inibio de pulsos, o
qual composto das portas lgicas U5b, U5c, U15a e U15b. Na sada da porta lgica U5c temse o sinal LD isento de rudos, o qual enviado aos circuitos lgicos E, habilitando ou no que
os pulsos modulados em largura, oriundos do processador digital, sejam transferidos aos
terminais S1,4 e S2,3. Os pulsos disponibilizados pelo processador digital so enviados aos
terminais E1 e E2.
Os circuitos integrados designados U1a, U1b, U1c, U2, U3, U4, U6, ... e U14 so
amplificadores operacionais do tipo LF411 (ou LF351). U5a, U5b e U5c so portas lgicas
com histerese do circuito integrado CD4093B. U15a e U15b so portas lgicas do circuito
integrado CD4081B.

166
6.3.5 Mdulo F243DSK e circuito de acionamento dos interruptores
Salienta-se que o desenvolvimento do sistema de controle digital no efetivado com
apenas o uso do circuito integrado de processamento de sinal - DSP TMS320F243. Este
processador e outros circuitos de suporte so integrados numa placa de circuito impresso
formando um equipamento para o desenvolvimento de controle (ou outras aplicaes) digital.
Este equipamento no ser descrito neste trabalho mas suas informaes so disponveis em
[48], [49] e [50].
Os sinais de comando para os interruptores do inversor esto disponveis nos terminais
de sada de U15a e U15b. Eles so enviados ao circuito de acionamento dos interruptores o SKHI23/12 - que foi descrito na seo 4.4.2.
6.4 COMPENSADOR DISCRETO H2(z)
6.4.1 Projeto do compensador discreto
O sistema de controle digital requer a utilizao de um compensador, o qual ser
transformado em uma equao de diferenas, que posteriormente ser realizado via
programao. As especificaes para o filtro ativo so: Vd = 240 V, fa = fs = 36 kHz, La = 3.17
mH, Ca = 4,7 F, ka = 0,0064282, per = 278, ADC = 220,215, rCa = 0,120 e rLa = 0,090 .
Com estes dados encontra-se a funo de transferncia que representa a relao entre
a tenso do filtro e a razo cclica. Esta funo dada por (6.1).
G (z)

0,04629 z  0,04266
z 2 1,947 z  0,9982

(6.1)

Usando-se a ferramenta grfica de projeto, o lugar das razes, aps o posicionamento

de plos e zeros resulta o compensador dado por (6.2).
D (z)

gca z 2 1,936 z  0,95733

z 2 0,995 z 0,005

(6.2)

Adota-se para a expresso (6.2) um ganho gca = 3,132 resultando a expresso (6.3).
D (z)

3,132 z 2 6,0636 z  2,9984

z 2 0,995 z 0,005

(6.3)

167
Para o posicionamento de plos e zeros e o ganho adotados, o lugar das razes
ilustrado na fig. 6.7. Os plos de malha fechada, no local em que so apresentados,
correspondem ao ganho gca = 3,132.
plos de malha fechada

1
0.8
0.6

Eixo imaginrio

0.4
0.2
0
-0.2
-0.4
-0.6
-0.8

gca = 3,132

-1
-1

-0.8

-0.6

-0.4

-0.2

0
Eixo real

0.2

0.4

0.6

0.8

Fig. 6.7 - Lugar das razes para a malha de controle da tenso vca(t) (G(z) = (6.1)).

A fig. 6.8 apresenta a resposta do compensador estabelecido para uma entrada do tipo
degrau unitrio. Do grfico, observa-se que o sistema deve atingir seu valor de regime aps
0,012s.
0.8

0.7

0.6

Amplitude

0.5

0.4

0.3

0.2

0.1

0.2

0.4

0.6

0.8

1.2

-3

Tempo [s] x 10

Fig. 6.8 - Resposta ao degrau unitrio da malha de controle da tenso vca(t) (G(z) = (6.1)).

168
O compensador D(z) deve ser escrito na forma de uma equao de diferenas. Para isto
retoma-se (6.3) reescrevendo-a como em (6.4).
D (z)

u (z) 3,132 z 2 6,0636 z  2,9984

e (z)
z 2 0,995 z 0,005

(6.4)

Realizando-se o produto invertido dos fatores na expresso (6.4) resulta (6.5).

z 2 u (z) 0,995 z u (z) 0,005 u (z)
3,132 z 2 e (z) 6,0636 z e (z)  2,9984 e (z)

(6.5)

Multiplicando-se (6.5) por z2 e isolando-se o termo u(z) tem-se a expresso (6.6).

u (z)
0,995 z 1 u (z)  0,005 z 2 u (z)  3,132 e (z) 6,0636 z 1 e (z)  2,9984 z 2 e (z) (6.6)
Da expresso (6.6), conhecendo-se que o fator z-1 equivale ao atraso de uma amostra,
escreve-se diretamente a equao de diferenas (6.7).
u (k)
0,995 u (k 1)  0,005 u (k 2)  3,132 e (k) 6,0636 e (k 1)  2,9984 e (k 2) (6.7)
O DSP utilizado nesta aplicao manipula os dados no formato ponto-fixo. Para
atender este requisito e tambm facilitar o desenvolvimento da rotina que realiza o controlador
- a rotina que efetua a equao de diferenas - adota-se as designaes e formatos apresentados
a seguir para os coeficientes daquela equao.
k0 = 3,132

<

k0 no formato Q12

k1 = -6,0636

<

k1 no formato Q12

k2 = 2,9984

<

k2 no formato Q13

k3 = 0,995

<

k3 no formato Q15

k4 = 0,005

<

k4 no formato Q15

Com o auxilio das equaes (5.5) e (5.6) os coeficientes k0, k1, k2, k3 e k4 so
convertidos ao formato Qn escolhido. Com uma mudana de base, os coeficientes, alm de
serem apresentados no formato decimal tambm o sero no formato hexadecimal. Esta base
de representao numrica usada na programao do DSP.
Ressalta-se que (fig. 6.1) as variveis amostradas e convertidas sero tratadas no
formato Q0. A mesma situao admitida para o sinal senoidal gerado internamente. Esses
dados sero manuseados at a obteno do sinal de erro verro(k) que estar no formato Q0. E
finalmente o sinal de sada do compensador H2(k) disponvel no formato Q7.

169
6.4.2 Organizao do programa de controle
A fig.6.9 mostra o fluxograma do programa realizado para o controle do filtro ativo
srie. Este fluxograma descrito nos pargrafos seguintes e sua compreenso torna-se mais
simples medida que sua descrio acompanhada, tambm, da anlise do diagrama temporal
fig. 6.2.
O programa, no primeiro instante, inicializa todas as variveis. Em seguida habilita as
solicitaes de interrupes requeridas, configura o temporizador, o mdulo de captura de
sinais, o de gerao de sinais PWM, o de converso analgico-digital, reserva espaos de
memria, etc. Esta fase est representada pelo bloco "inicializao".
INCIO

inicilizao

sub-rotina
tp#1
(peridica)

ciclo
principal

sub-rotina
cap#1
(sincronismo)

FINAL

Fig. 6.9 - Fluxograma do programa de controle do filtro ativo srie.

Em seguida, o programa atinge a etapa "ciclo principal". Nesta fase ocorre a interao
com as sub-rotinas geradas a partir das interrupes programadas.
No "ciclo principal", apresentado pela fig. 6.10b, o programa aguarda a ocorrncia da
requisio de interrupo provocada pelo sinal vz(t) (Icap1). Aps o reconhecimento da
interrupo ele executa a sub-rotina cap1int. Terminada essa sub-rotina o programa continua
seu percurso executando as funes Vr_err e cmpHaz. A funo Vr_err encarregada de
produzir, a partir dos dados amostrados e convertidos, o sinal de erro verro(k). Por sua vez, a
funo cmpHaz realiza o compensador H2(k).
Aps a execuo dessas funes, aguarda-se a ocorrncia da primeira requisio de
interrupo proveniente do temporizador tp1 (It1). Uma vez detectada e reconhecida, o
processador executa a sub-rotina t1int. Ao seu final, o programa retorna ao ciclo principal.

170
sub-rotina t1int
INCIO

ler/armazenar
variveis
vsi, vca e vdh1

INCIO

aguardar
ocorrncia
cap#1(cap1int)

chamar funes
Vr_err e cmpHaz

executar
Vr_err e cmpHaz

aguardar
ocorrncia tp#1
(t1int_001)

atualizar
registros e
variveis

aguardar
ocorrncia tp#1
(t1int_600)

retornar

(a)

reinicializar
registros
variveis

(b)

sub-rotina cap1int
INCIO

contagem
tp1=0)

ler/armazenar
variveis
vsi, vca e vdh1

atualizar
registros e
variveis

retornar

(c)

Fig. 6.10 - Fluxograma do programa de controle do filtro ativo srie: sub-rotina peridica (a); ciclo
principal (b) e sub-rotina de sincronismo (c).

A partir deste instante, o processador aguarda e controla a execuo de 599 ciclos da

sub-rotina t1int. No trmino desses ciclos, 600 intervalos de comutao tero sido processados
dentro do perodo da freqncia da tenso fundamental e o programa de controle
redirecionado ao seu ponto de partida.
O fluxograma da sub-rotina cap1int mostrado na fig. 6.10c. Esta sub-rotina
executada quando o sinal vz(t) faz a transio de 0 5V. No instante inicial, ela reparte de 0
(zero) a contagem do temporizador tp1. Pois a partir deste instante ele responsvel pela
determinao dos 600 intervalos de comutao dentro do perodo da freqncia da tenso
fundamental. A seguir as variveis amostradas so lidas e armazenadas. No passo seguinte
algumas variveis e registros so atualizados e ocorre o retorno ao ciclo principal.
A sub-rotina t1int tem seu fluxograma apresentado pela fig. 6.10a. Ela executada
sempre que o temporizador terminar uma contagem que equivale a um perodo de comutao.
Uma vez reconhecida, ela executa a leitura e armazenagem das variveis amostradas. Na etapa
seguinte executa as funes Vr_err e cmpHaz. Ressalta-se que o sinal de sada da funo
cmpHaz usado para a gerao dos pulsos de gatilho dos interruptores. Concluda esta funo
ocorre a atualizao de registros e variveis e retorna-se ao ciclo principal.

171
O programa de controle do filtro ativo srie, abordado nos pargrafos precedentes,
concretizado na linguagem (assembly) prpria do processador TMS320F243 ([41] e [51]) e
apresentado no Apndice E.
6.5 FAS-VSI-V RESULTADOS EXPERIMENTAIS
6.5.1 FAS-VSI-V com carga resistiva (R)
Aps a concluso do sistema de interface entre o estgio de potncia do filtro e o
mdulo de processamento digital F243DSK, elaborou-se o programa de controle do filtro
(comentado na seo 6.4.2).
A prxima etapa a de experimentao do filtro ativo. Suas especificaes continuam
sendo aquelas apresentadas no seo 4.4. Neste experimento o filtro ativo srie foi ensaiado
com uma carga resistiva (Ro= 31,1). A fonte de alimentao usada a prpria rede eltrica
disponvel no local do ensaio (laboratrios do INEP). A fig. 4.6 indica os principais sinais que
sero apresentados.
Na fig. 6.11 so apresentadas as tenses de entrada vs, a de sada vo e a tenso vca do
capacitor Ca. O inversor mantido desligado e a queda de tenso nos terminais de Ca faz com
que a tenso de sada seja praticamente nula.
vca
vo
vs

Fig. 6.11 - Tenses: de entrada, no capacitor Ca e de sada (100 V/div., 2 ms/div.)

A tenso de entrada, observada na fig. 6.11, no apresenta distoro acentuada e tem

aproximadamente 311 V de pico.
O filtro ativo colocado em funcionamento e a fig. 6.12 mostra as tenses de entrada
vs, a de sada vo e a tenso vca do capacitor Ca. A tenso de entrada vs est distorcida e a ao
do filtro faz com que a tenso de sada vo seja uma senide de melhor aspecto. A tenso vca

172
equivale parcela que contm as tenses harmnicas da tenso de entrada. A tenso vca
incorpora tambm uma componente fundamental de amplitude reduzida para compensar as
perdas do filtro.
vs
vca
vo

vo

vs

vca

Fig. 6.12 - Tenses: de entrada, no

capacitor Ca e de sada (100 V/div., 2
ms/div.).

Fig. 6.13 - Tenses: de entrada, no

capacitor Ca e de sada (100 V/div., 100
ms/div.).

Na fig. 6.13, as tenses mencionadas so reapresentadas em uma outra escala de

tempo. As tenses da fig. 6.13 so usadas para o clculo de suas componentes harmnicas.
Usando o programa WaveStar, j mencionado, apresenta-se o espectro harmnico das
tenses vs e vo (fig. 6.14). Calcula-se, ainda, para cada uma das tenses o valor da distoro
harmnica total.
2.5%
2.2%

Num. harmnicas: 51
Dist. harm. total: 2,76%

1.9%
Num. harmnicas: 51

1.7%

Dist. harm. total: 2,34%

2.0%

1.6%

1.7%

1.4%

1.5%

1.2%

1.2%

1.0%

1.0%

0.8%

0.7%

0.6%

0.5%

0.4%

0.2%

0.2%

0.0%
2 4 6 8 10 12 14 16 18 20 22 24 26 28 30 32 34 36 38 40 42 44 46 48 50

0.0%
2 4 6 8 10 12 14 16 18 20 22 24 26 28 30 32 34 36 38 40 42 44 46 48 50

(a)

(b)

Fig. 6.14 - Componentes harmnicas e suas amplitudes, das tenses: de entrada vs (a) e de sada
vo (b).

Na fig. 6.14a so apresentadas as componentes harmnicas e suas amplitudes para a

tenso de entrada vs. A harmnica de maior expresso a de 5 ordem - 2,5% da amplitude da
fundamental. Nesta anlise foram consideradas at a 51 harmnica e a distoro harmnica
total, para a tenso vs, de 2,76%. O espectro harmnico da tenso de sada vo apresentado
na fig. 6.14b. Ainda, nesta verificao considerou-se at a 51 harmnica e a distoro

173
harmnica total obtida para a tenso de sada de 2,34%. A tenso de entrada no encontravase com uma grande distoro harmnica. Mas a ao do filtro possibilitou uma tenso de sada
com um contedo harmnico menor do que aquele da tenso de entrada.
A amplitude das componentes harmnicas dada, na ordenada, como uma
porcentagem da amplitude da componente fundamental e na abscissa tem-se a ordem das
harmnicas.
O sinal de gatilho vpd, produzido pelo sistema de controle, apresentado na fig. 6.15.
um sinal lgico digital. Trata-se do sinal S1,4 disponvel no U15a (fig. 6.6). Tambm, na fig.
6.15 v-se o sinal vge que corresponde ao sinal sg1 (fig. 6.1). Observa-se que ocorre um atraso,
de aproximadamente 4s, entre os sinais gerados pelo sistema de controle e aquele aplicado
ao interruptor. Este fato o mesmo que ocorreu na experincia anterior (seo 4.5.1) pois
usou-se o mesmo amplificador e isolador para acionar os interruptores.
vce

vpd
vge
Fig. 6.15 - Tenso de gatilho vpd (2
V/div., 10 s/div.) - lado do controle e
tenso de acionamento vge (5 V/div., 10
s/div.).

vge
Fig. 6.16 - Tenso de acionamento vge (5
V/div., 10 s/div.) e tenso coletor emissor vce (100 V/div., 10 s/div.) do
interruptor S1.

Na fig. 6.16 so apresentados: o sinal de acionamento vge e a tenso vce entre o coletor
e o emissor do interruptor S1. Quando o sinal vge tem amplitude negativa o interruptor de
potncia encontra-se desligado e fica submetido tenso do barramento CC.
O comportamento da corrente no interruptor S1 pode ser observado na fig. 6.17.
Quando o sinal vge encontra-se com valor positivo, o interruptor S1 estar ligado e conduzindo
a corrente (iLa) que circula pelo indutor La. A ondulao de corrente est dentro dos limites
calculados (em torno de 2 A).
A tenso de entrada vs, a de sada vo e a corrente de carga io so mostradas na fig. 6.18.
Nela verifica-se, outra vez, a ao do filtro - a tenso de sada sofre uma correo quando

174
comparada de entrada. A corrente de carga io senoidal e est , visto que a carga resistiva,
em fase com as tenses de entrada e de sada.
O controle estabelecido no causa defasagens entre aquelas tenses. Observa-se que
apesar da reduzida distoro do sinal de entrada, este ensaio permitiu colocar o filtro em
operao com a carga nominal - aproximadamente 1500W.
vge

vs
vo
io

iLa
Fig. 6.17 - Tenso de acionamento vge (5
V/div., 10 s/div.) e corrente no indutor
iLa (2 A/div., 10 s/div.)

Fig. 6.18 - Tenso de entrada vs, de sada

vo (100 V/div., 5 ms/div.) e corrente de
carga io (5 A/div., 5 ms/div.).

Para verificar possveis alteraes na tenso de sada, causou-se uma perturbao de

carga. Inicialmente, colocou-se uma carga resistiva Ro = 41,3 em srie com filtro ativo. Psse o filtro em funcionamento e alterou-se, instantaneamente, o valor de Ro para 31,1 .
Registraram-se os sinais apresentados na fig. 6.19, ou seja, a tenso de entrada vs, a tenso de
sada vo e a corrente de carga io.
vs
vo

io

Fig. 6.19 - Tenso de entrada vs, de sada

vo (100 V/div., 10 ms/div.) e corrente de
carga io (5 A/div., 10 ms/div.).

Fig. 6.20 - Corrente de carga io, iLa no

indutor La (5A/div., 5 ms/div.) e iCa no
capacitor Ca (2 A/div., 5 ms/div.).

175
Nota-se que a variao da carga no influenciou na qualidade da tenso de sada. Outro
aspecto positivo que o sistema permaneceu estvel com a variao da carga.
A fig. 6.20 apresenta as correntes de carga io, iLa do indutor La e ica no capacitor Ca.
Esta figura permite verificar o aspecto grfico dessas correntes e conclui-se que a corrente de
carga circula, acentuadamente, pelo filtro ativo - a corrente de carga io e a corrente iLa do
indutor so praticamente coincidentes.
As correntes anteriores so apresentadas de forma ampliada na fig. 6.21. Um fato que
deve ser notado que a corrente de carga sofre alteraes bastante reduzidas durante um
perodo de comutao ou entre perodos subseqentes, embora a carga no apresente uma
caracterstica de fonte de corrente. Esta situao vem confirmar os resultados anteriores
(sees 4.5.1, 4.5.2 e 4.5.3).
vd

vo

vs

iLa

io

iCa
vd(ca)
Fig. 6.21 - Corrente de carga io, iLa no
indutor La e ica no capacitor Ca (2 A/div.,
20 s/div.).

Fig. 6.22 - Tenses: de entrada vs, de

sada vo e no barramento CC: vd (100
V/div., 5 ms/div.) e vd(ca) (2 V/div., 5
ms/div.).

Na fig. 6.22 so apresentadas as tenses de entrada vs, a de sada vo e a tenso vd do

barramento CC. A tenso vd(ca) parcela alternada desta ltima. As tenses de entrada e de
sada definem uma referncia para observao da ondulao da tenso do barramento CC. A
tenso alternada vd(ca) no tem o mesmo aspecto grfico daquele previsto analiticamente e
apresentado na fig. 3.24. Porm, a amplitude de vd(ca) permanece dentro dos limites previstos
e portanto o valor adotado para o capacitor Cd mostra-se, ainda, uma escolha adequada.
6.5.2 FAS-VSI-V com carga resistiva-indutiva (RL)
Um outro ensaio usando o filtro ativo srie alimentando uma carga restiva-indutiva foi

176
realizada. A carga tem a seguinte especificao: Ro = 31,5 e Lo = 45 mH. O filtro ativo e
a carga foram conectados a um sistema de alimentao cuja tenso apresentava distores.
Para obter certa distoro na tenso de alimentao do filtro usou-se o circuito mostrado na
fig. 6.23. Esta figura, alm de apresentar o arranjo para desfigurar a tenso, indica os principais
sinais que sero comentados nos pargrafos subseqentes.

La
VSI
4,9 mH
Ve

ILa

Ica

Ca

Io

Cd

vca
Vd

vs

Ro

Vca

+
Vs
3 mF

170

Vo

Lo

vo

Fig. 6.23 - Diagrama de conexo do filtro

ativo para distoro da tenso de entrada.
Fig. 6.24 - Tenses: de entrada, no
capacitor Ca e de sada (100 V/div., 2
ms/div.).

As tenses de entrada vs, a de sada vo e a tenso vca do capacitor Ca so mostradas na

fig. 6.24. Nela observa-se que a tenso de alimentao vs bastante distorcida e com um valor
de pico de aproximadamente 240 V. A tenso vca, de formato e amplitude semelhantes
tenso de entrada, observada nos terminais do capacitor de acoplamento em virtude do filtro
estar desligado. Conseqentemente, a tenso na carga vo tem reduzida amplitude e formato no
senoidal.
Na fig. 6.25 so apresentadas as tenses de entrada vs, a tenso vca do capacitor Ca e
a de sada vo recolhidas com o filtro ativo em funcionamento. A tenso de alimentao
preserva-se com suas distores e na carga obteve-se uma tenso de formato senoidal (vo)
porm com algumas deformaes.
A tenso vca um sinal no senoidal que elimina, parcialmente, as distores da tenso
de entrada. A tenso produzida pelo filtro, a princpio, engloba uma componente em 60 Hz
responsvel por suprir suas perdas. Os sinais da fig. 6.25 so retomados na fig. 6.26 com um
nmero maior de ciclos. Eles foram assim registrados para a anlise de seu contedo
harmnico.

177
vo

vo
vca

vs

vca
vs

Fig. 6.25 - Tenses: de entrada, no

capacitor Ca e de sada (100 V/div., 2,5
ms/div.).

Fig. 6.26 - Tenses: de entrada, no

capacitor Ca e de sada (100 V/div., 10
ms/div.).

Usando-se o programa WaveStar, com os sinais coletados na fig. 6.26 calculou-se o

contedo harmnico das tenses vs e vo. As componentes harmnicas e suas amplitudes, para
a tenso de entrada vs, so apresentadas na fig. 6.27a. Neste grfico observa-se que a 3 e 5
harmnicas destacam-se, respectivamente, com amplitudes de 5,25% e 5,4% em relao
componente fundamental. Alm destas harmnicas, outras esto presentes e contribuem para
que a tenso de entrada vs apresente uma distoro harmnica total de 8,40%.
3.2%

5.4%

Num. harmnicas: 51

4.9%

Dist. harm. total: 8,40%

4.3%

Num. harmnicas: 51

2.9%

Dist. harm. total: 5,65%

2.6%

3.8%

2.3%

3.2%

1.9%

2.7%

1.6%

2.2%

1.3%

1.6%

1.0%

1.1%

0.6%

0.5%

0.3%

0.0%
2 4 6 8 10 12 14 16 18 20 22 24 26 28 30 32 34 36 38 40 42 44 46 48 50

0.0%
2 4 6 8 10 12 14 16 18 20 22 24 26 28 30 32 34 36 38 40 42 44 46 48 50

(a)

(b)

Fig. 6.27 - Componentes harmnicas e suas amplitudes, das tenses de: entrada vs (a) e de sada vo
(b).

Na fig. 6.27b tem-se o espectro harmnico da tenso de sada vo. A distoro

harmnica total encontrada para aquela tenso de 5,65%. A tenso disponibilizada carga
encontra-se com menor contedo harmnico comparado quele apresentado pela tenso de
alimentao.
O contedo harmnico da tenso de sada contnua elevado tendo em vista que o
sistema de controle digital apresentou um desempenho menos satisfatrio, quando comparado

178
ao analgico, nas situaes em que o sinal de entrada modifica-se abruptamente. Nas duas
anlises realizadas, considerou-se at 51 harmnica.
Os grficos esto em escalas diferentes e a amplitude das componentes harmnicas,
em seus eixos verticais, dada como uma porcentagem da amplitude da componente
fundamental e no eixos horizontais, tem-se a ordem das harmnicas.
A fig. 6.28 apresenta o sinal de gatilho vpd gerado pelo circuito de controle. Ele um
sinal lgico digital e denominado sinal S1,4, o qual disponvel na sada de U15a (fig. 6.6).
Ainda, na mesma figura, v-se o sinal vge que corresponde ao sinal sg1 (fig. 6.1) e aplicado
entre a base e o emissor do interruptor S1. O sinal sg1 atrasa-se, em aproximadamente 4 s,
do sinal gerado pelo sistema de controle - este fato similar quele da experincia anterior.
Na fig. 6.29 so apresentados: o sinal de acionamento vge e a tenso vce entre o coletor e o
emissor do interruptor S1. Quando o sinal vge encontra-se com amplitude negativa, perodo no
qual o interruptor potncia encontra-se desligado, nota-se que este ltimo fica submetido
tenso do barramento CC.
vce

vpd

vge
Fig. 6.28 - Tenso de gatilho vpd (2
V/div., 10 s/div.) - lado do controle e
tenso de acionamento vge (5 V/div., 10
s/div.).

vge
Fig. 6.29 - Tenso de acionamento vge (5
V/div., 5 s/div.) e tenso coletor-emissor
vce (100 V/div., 5 s/div.) do interruptor
S1.

A evoluo da corrente no interruptor S1 pode ser observada na fig. 6.30. Quando vge
tem amplitude positiva o interruptor S1 estar ligado e conduzindo a corrente iLa. Levando-se
em conta que a corrente negativa, enquanto o interruptor estiver desligado (vge com
amplitude de - 8 V), a corrente circular pelos diodos em anti-paralelo. A ondulao de
corrente est contida entre os limites previstos (na faixa de 2 A).

179
A fig. 6.31 apresenta a tenso de entrada vs, a de sada vo e a corrente de carga io (que
tambm circula pela fonte). Novamente, pode-se constatar o aspecto senoidal da tenso de
sada - apesar de suas deformaes - em virtude do funcionamento do filtro ativo.
vge

iLa

vo
io

vs
Fig. 6.30 - Tenso de acionamento vge (5
V/div., 10 s/div.) e corrente no indutor
iLa (2 A/div., 10 s/div.).

Fig. 6.31 - Tenso de entrada vs, de sada

vo (100 V/div., 2 ms/div.) e corrente de
carga io (5 A/div., 2 ms/div.).

A corrente de carga io senoidal e est defasada (carga resistiva-indutiva) das tenses

de entrada e de sada. O controle adotado no introduz defasagens entre aquelas tenses.
Neste ensaio, fez-se tambm uma variao de carga. Inicia-se o sistema com uma carga
Ro = 41,5 e Lo = 45 mH. Em seguida, com o filtro em funcionamento, alterou-se o valor do
resistor de 41,5 para 31,1 resultando uma carga Ro = 31,1 e Lo = 45 mH. Os resultados
deste evento foram registrados e so apresentados na fig. 6.32. Logo, a tenso de entrada vs,
a tenso de sada vo e a corrente de carga io so mostradas na fig. 6.32.
io
vo

vs
Fig. 6.32 - Tenso de entrada vs, de sada
vo (100 V/div., 10 ms/div.) e corrente de
carga io (2 A/div., 10 ms/div.).

Fig. 6.33 - Corrente de carga io, iLa no

indutor La (2 A/div., 2 ms/div.) e ica no
capacitor Ca (1 A/div., 2 ms/div.).

180
possvel observar a que perturbao causada no influenciou na qualidade da tenso
de sada. O regime permanente alcanado em poucos ciclos. Atenta-se, ainda, para o fato de
que o sistema mantm-se estvel com a variao da carga.
As correntes de carga io (curva em preto), iLa no indutor La e ica no capacitor de
acoplamento so mostradas na fig. 6.33. Nela verifica-se o aspecto grfico dessas correntes.
O formato da corrente iLa segue, muito proximamente, o formato da corrente de carga io. Isto
permite concluir que, em um perodo da componente fundamental, a corrente de carga circula,
em grande parte, pelo filtro ativo (ou inversor).
As correntes da fig. 6.33 so reapresentadas, em detalhes, na fig. 6.34. Nota-se nesta
figura, que a corrente de carga io sofre pequenas alteraes durante um perodo de comutao
ou entre perodos subseqentes.

iLa
io
ica

Fig. 6.34 - Corrente de io, iLa no indutor

La (2 A/div., 10 s/div.) e ica no capacitor
Ca (1 A/div., 10 s/div.).

Fig. 6.35 - Tenses de entrada vs, de

sada vo e no barramento CC: vd (100
V/div., 5 ms/div.) e vd(ca) (2 V/div., 5
ms/div.).

Mas estas alteraes so visivelmente menores do aquelas que ocorrem com as

correntes do indutor La e do capacitor Ca. Este aspecto vem, novamente, ao encontro do
desenvolvimento analtico apresentado na seo 3.4.1.
Na fig. 6.35 so apresentadas as tenses de entrada vs, a de sada vo e a tenso vd do
barramento CC. A tenso vd(ca) representa a parcela alternada daquela tenso. As tenses de
entrada e de sada estabelecem uma referncia para a observao da tenso vd(ca) do
barramento CC.

181
Adicionalmente, possvel verificar que essa tenso alternada, levando-se em conta
sua forma grfica, no similar tenso prevista analiticamente - equao (3.75) - e ilustrada
na fig. 3.24. Sua ondulao, entretanto, permanece prxima dos limites previstos e portanto
o valor adotado para o capacitor Cd , ainda, uma escolha apropriada.
6.6 CONCLUSO
Neste captulo, aspectos construtivos da realizao do controle digital aplicado ao filtro
ativo so mostrados.
So abordados os aspectos gerais da estratgia de controle, o ciclo de amostragem, os
circuitos de aquisio e condicionamento de sinais, o projeto do compensador discreto, etc.
Na etapa subseqente, ensaios foram realizados. Este captulo concludo com a coleta
e anlise dos dados provenientes dos ensaios.

CONCLUSO GERAL
O captulo introdutrio trouxe uma sntese relativa aos filtros ativos paralelo e srie.
Evidencia-se, entre esses filtros, uma estrutura de filtragem ativa srie, denominada por seus
autores de filtro ativo hbrido, que tornou-se o foco deste trabalho.
No captulo subseqente apresenta-se uma famlia de filtros ativos do tipo paralelo e
srie. Cada estrutura apresentada considerada uma configurao bsica (ou fundamental) de
filtro ativo. A seguir, estratgias de controle so propostas para cada uma das estruturas de
filtragem ativa estabelecidas.
Destaca-se que o filtro ativo hbrido foi modificado resultando uma estrutura de filtro
ativo srie. Nela, fez-se a permutao de seus conversores, de suas cargas e fontes e aplicou-se
o princpio da dualidade. Em conseqncia, produziu-se a referida famlia de filtros ativos.
Supondo um controle por valores mdios instantneos e modulao a dois nveis de
tenso, desenvolveu-se para o filtro ativo paralelo com inversor de tenso uma anlise
simplificada. Dessa anlise, extraem-se os principais parmetros e componentes desse filtro
o que possibilitou a observao de seu comportamento atravs de simulaes numricas. Essas
simulaes foram estendidas s demais configuraes de filtros ativos paralelos. Bons
resultados de simulao foram obtidos - especialmente aquele relacionado ao filtro ativo
paralelo com o inversor de tenso e entrada em tenso.
Desenvolve-se, na seqncia, um equacionamento para o filtro ativo srie com o
inversor de tenso e entrada em tenso. Os parmetros e componentes essenciais dessa
topologia so estabelecidos. Com essas informaes algumas de suas variveis podem ser
avaliadas e seus componentes determinados. Por conseguinte, atravs das simulaes
numricas, avaliaes de seu comportamento so realizadas. Similar ao que ocorreu com o
filtro ativo paralelo, bons resultados de simulaes foram conseguidos. Este pargrafo e o
anterior resumem o contedo do captulo III.
Com o equacionamento produzido para o filtro ativo srie (captulo II) apresenta-se,
no captulo IV, um exemplo de projeto para esta estrutura de filtragem. A partir de suas
especificaes determinam-se seus componentes. Em conformidade com a estratgia de
controle proposta define-se um compensador apropriado.

183
Algumas simulaes numricas, com condies mais prximas daquelas que sero
encontradas em laboratrio, so efetivadas. Uma vez mais, seus bons resultados ratificam o
desenvolvimento analtico efetuado. Constri-se um prottipo experimental e os circuitos
necessrios ao funcionamento do filtro ativo. Realiza-se, ento, um ensaio com carga resistiva.
Os resultados obtidos so de boa qualidade. Deles, nota-se que o filtro reduz
significativamente a distoro harmnica existente na tenso de entrada, entregando carga
uma tenso com reduzido contedo harmnico. O comportamento das correntes de carga, do
indutor (La) e do capacitor (Ca) concordante com as previses analticas. O mesmo ocorre
em relao variao da tenso no barramento CC, cuja amplitude e formato esto prximos
da estimativa terica.
Um segundo ensaio, usando uma carga hmico-indutiva, realizado. As formas de
onda coletadas deste ensaio apresentaram, igualmente, bons resultados. Na verificao do
contedo harmnico das tenses de entrada e de sada constata-se a efetiva ao do filtro ativo.
A ttulo de ilustrao, a tenso de entrada possua uma distoro harmnica total de 23,3% e
a distoro da tenso de sada foi reduzida a 0,9%.
As correntes de carga, do indutor (La) e do capacitor (Ca) tm comportamento mais
prximos, quando comparadas quelas do ensaio anterior, do previsto analiticamente. Por fim,
testou-se o filtro ativo com uma carga no linear, ou seja, um retificador em ponte completa
alimentando uma carga RL.
A anlise dos resultados coletados, em relao ao contedo harmnico das tenses de
entrada e de sada, apresenta a mesma qualidade dos anteriores. Confirma-se a no linearidade
da corrente de carga, a qual circula, sem dificuldades, pelo filtro ativo. Este evento destaca a
atuao do filtro ativo srie como uma fonte controlvel de tenso.
Diferente do que ocorreu no ensaio com a carga resistiva, a tenso do barramento CC
para estes dois ltimos experimentos apresentou-se com um formato diferente daquele previsto
teoricamente. Entretanto, sua amplitude continua dentro dos limites daquela previso, o que
vem ao encontro da metodologia de especificao do capacitor do barramento CC.
Confirma-se, neste ensaio, que as correntes de carga, do indutor (La) e do capacitor
(Ca), no que se refere s suas variaes, esto em acordo com as estimativas analticas.
Adicionalmente, nota-se que as correntes circulam, de forma acentuada, atravs do inversor.
Para todos os experimentos realizados variou-se a carga. Dos resultados dessa
perturbao, constata-se que a tenso de sada no sofre alteraes significativas e que o

184
sistema permanece estvel.
Um ponto desfavorvel da metodologia de controle proposta para o filtro ativo srie
o estgio de extrao da componente fundamental da tenso de entrada. Este estgio de
difcil realizao. O controle do referido filtro concretizou-se atravs do uso da tecnologia
analgica que apresenta desvantagens como a rigidez do sistema construdo, a suscetibilidade
ao envelhecimento dos componentes e ao da temperatura, etc. Por outro lado, o
desenvolvimento dos microprocessadores tem promovido o uso da tecnologia digital no
controle de sistemas de eletrnica de potncia. Estes aspectos incentivaram o estudo e a
aplicao do controle digital ao filtro ativo srie. Este tpico contemplado no captulo V.
Em relao ao controle digital abordou-se o processador digital de sinais, seus aspectos
genricos, a representao numrica e o prprio dispositivo usado, o DSP TMS320F243. Outra
modelagem do filtro realizada. Ela usa o conceito do interruptor PWM, com a incluso de
elementos parasitas. Dessa forma, modelos mais completos para o sistema analisado foram
estabelecidos.
As noes bsicas de controle digital so introduzidos e encerram-se com o exemplo
de projeto do controlador digital. Posteriormente, avaliaes numricas so realizadas e de
seus resultados constata-se a viabilidade da efetivao prtica do controle digital.
No captulo VI alguns aspectos construtivos da efetivao do controle digital so
discutidos. Em seguida dois ensaios so realizados, sendo um com carga resistiva e o outro
com carga resistiva-indutiva.
As condies para o ensaio com a carga resistiva eram mais favorveis. A tenso de
entrada apresentava reduzida distoro. Os resultados desse experimento mostraram-se
anlogos queles produzidos com o sistema de controle analgico.
No experimento seguinte, exige-se um esforo maior do filtro ativo srie. A tenso de
entrada estava distorcida e continha variaes abruptas de nveis. A ao do filtro mostrou-se
menos significativa. Mesmo assim, uma reduo do contedo harmnico da tenso de sada
em relao quele da tenso de entrada observvel. Nos instantes das variaes abruptas da
tenso de entrada ocorrem oscilaes na tenso de sada. Esta condio indica uma deficincia
do sistema de controle digital realizado. As demais condies observadas nas experincias de
filtro ativo com o controle analgico so, igualmente, constatadas nesses dois ltimos
experimentos.
Finalizando, acredita-se que este trabalho tenha alcanado o objetivo proposto e

185
considerando as contribuies apresentadas, [52] e [53], sugere-se para trabalhos futuros:
P a utilizao de outros valores para o filtro LC, de forma que se possa aumentar a
velocidade de resposta do filtro ativo;
P proposio de circuitos de proteo e de pr-carga do capacitor do barramento CC;
P usar estratgias de controle com modulao a trs nveis.
Essa sugestes podem ser aproveitadas no sistema com controle digital.
Especificamente, para este tipo de controle sugere-se:
P o estudo sobre variaes na forma de realizar os algoritmos de controle e
P o estudo de outras estratgias de controle.

APNDICE A
ONDULAO DA CORRENTE ia E DA TENSO vd
No captulo III, seo 3.4, fez-se o equacionamento do filtro ativo srie para o controle
da tenso por valores mdios instantneos. Apresenta-se, nos pargrafos seguintes, o
desenvolvimento do equacionamento realizado de acordo com as condies que so
observadas na referida seo.
A.1 Deduo da expresso da ondulao da corrente ia(t) - (captulo III, seo 3.4)
Retoma-se as expresses (3.8), (3.24), (3.26) e (3.29), as quais so denominadas,
respectivamente, de expresses (a.1), (a.2), (a.3) e (a.4).
t
D Ts
Vca(t)

4 Vq

D(t)
0,5 1 

M
v

Vd
La

1
sin (2 u 1) c t
2u 1

u
2

4 Vq

(a.1)

M
m

1
sin (2 n 1) a t
2n 1

n
2

i a (t)
t

(a.2)

(a.3)

Vd vca (t)

(a.4)

A substituio de (a.1) em (a.4) resulta (a.5).

La

i a (t)
D (t) T s

Vd vca (t)

(a.5)

Considerando-se um perodo da freqncia da rede, substitui-se (a.3) em (a.5)

resultando (a.6).
La

ia (t)
Ts

0,5 1 

4 Vq
Vd

M
m

n
2

1
sin (2 n 1) a t
2n 1

Vd vca (t)

(a.6)

187
Faz-se em (a.6) a substituio da tenso vca(t), o que produz (a.7).
La i a (t)
0,5 T s

1

Vd

4 Vq

4 Vq

Vd
M
v

u
2

n
2

1
sin (2 n 1) a t
2n 1

.
(a.7)

1
sin (2 u 1) c t
2u 1

Para facilitar o desenvolvimento de (a.7) adota-se as designaes apresentadas em

(a.8).
n

1
2n 1

1
2u 1

n
(2 n 1)

u
(2 u 1)

(a.8)

Usando as designaes de (a.8), (a.7) reescrita como em (a.9).

L a ia (t)
0,5 Ts

1

4 Vq
Vd

M n sin n a t
m

Vd

n
2

4 Vq

M u sin u c t
v

(a.9)

u
2

Sejam as designaes dadas em (a.10) e (a.11)

4 Vq

2 Vd

M n sin n a t
m

(a.10)

n
2

B
M u sin u c t
v

(a.11)

u
2

Efetuando-se a multiplicao dos fatores em (a.9) e usando-se (a.10) e (a.11) tem-se

(a.12).
L a ia (t)
0,5 Ts

Vd 

4 Vq

M n sin n a t
m

4 Vq

n
2

M u sin u c t A B
v

u
2

(a.12)

A ao do filtro permite supor que as tenses vca(t) e vab(t) (equao (3.25)) so iguais.
Logo, escreve-se as relaes dadas por (a.13).
n
u

n
u

a t
c t
t

(a.13)

188
Aplicando-se (a.13) em (a.12) resulta (a.14)
La i a (t)
Vd T s

0,5 2

2 Vq

Vd

M n sin n a t
m

n
2

M u sin u c t
v

(a.14)

u
2

Designando-se o ndice de modulao de tenso Mv, de acordo com o mostrado em

(a.15), e aplicando-o expresso (a.14) obtm-se (a.16).
Mv

Vq

(a.15)

Vd

A expresso (a.16) representa a ondulao ia(t), parametrizada, da corrente no indutor

La.
i a (t)

La i a (t)
Vd T s

0,5 2

2 Mv

M n sin n a t
m

n
2

M u sin u c t
v

(a.16)

u
2

A ondulao da corrente do indutor pode, ainda, ser apresentada como em (a.17).

i a (t)

La i a (t)
Vd T s

0,5 2

2 Mv

M n sin n t
m

n
2

(a.17)

APNDICE B
CIRCUITOS SIMULADOS DO FAS-VSI-V COM FONTES DE
CORRENTE E DE TENSO
Os circuitos das simulaes numricas do filtro ativo srie, mencionados no captulo
III, seo 3.5, so apresentados nas pginas seguintes. As listagens para esses circuitos so
similares quelas apresentadas no Apndice C e, por convenincia, no sero aqui
apresentadas.
B.1 Simulao numrica do FAS-CSI-I (captulo III, seo 3.5.1)

sg1

S10
+ +
- 0
D26

sg3

R12
.5

mur1560

S12
+ +
- - mur1560
0 D27

S13
+ +
sg2 - 0 D28 mur1560

sg4 S11
idc
+ +
- - mur1560
0 D29

R41

a1
I11

+
-

b1

119k

4.48n
R40

entra

27k
R39

10A

out

10k

1.016n

R42

C15

1.240k

C16
vn

2-

V-

lf411
3+
U11

V+

7
vp

C5

4.70u

R7
.001

E9 + - e
++
I12

b1

a1

vp
+ V34
+ V33
+ V32
+ V1
-

out
E7
+ +
- e

D20

d1n749

vp

d1n749

V4

U10 8 5
V+
V-

3-

D19
+ V31 vn
entra
12V
0
V6 +

2+

lm311
0
10k R38

12V
0

vp
1k

R37

sg2

sg3

1 10k

sg4

vn
+ V30
-

R36
0

Fig. B.1 - Circuito do filtro ativo srie simulado: FAS-CSI-I (dfap_vsi_v4.sch).

B.1 Simulao numrica do FAS-VSI-I (captulo III, seo 3.5.2)

sg1

190

S12
+ +
- -

sg3
0

L1

sg4
D26

0
+

3.11mH
S10
+ + D27 mur1560
- -

sg1

R12
.5

sg2

0
C5

V34
a1
R41
+
1.240k
b1
V32
+
entra
0
V1
+
out

.001

a1

I11
E7
+ +
- e

250V

S13
+ + D29 mur1560
- -

R7

4.70u

b1

V29

e - +E9
-+
+

S11
+ + D28 mur1560
- -

mur1560

entra

119k

4.48n
R40

+ V31
-

12V
V6
0
12V

D20

6
5

vp
vp

V4

Vlf411
V+
3+
7
U11

out
vp
+

C16
vn

2-

27k
R39
10k

1.016n

R42

C15

d1n749

vn

R38

R37

V+

sg1
sg2

V-

lm311
0
10k

1k

U10 8 5

3-

D19
d1n749

2+

vp

sg3

10k R36

vn
+ V30
-

sg4

Fig. B.2 - Circuito do filtro ativo srie simulado: FAS-VSI-I (dfap_csi_v4.sch).

B.3 Simulao numrica do FAS-CSI-V (captulo III, seo 3.5.3)

sg3

sg4

S12
+ +
- 0
D26

mur1560

L5
.10uH

R12
.005

sg1

S10
+ +
- -

sg2

0 D27 mur1560
C5
4.70u

V35
- +
+ V34
-

V31
-

+ V33
-

a1
I12

a1 b1

out

+
-

b1

R41
1.240k

entra 0

C15
4.48n

119k

R40

27k
R39
out

R42

10k

2Vlf411
V+
3+
7
U11

vp

vp
2+

U10 8 5

V+
lm311
V34
R38
10k
0

E9 + - e
+-

E7
+ +
- e
entra

R7
.001

+ V1
-

S11
+ +
- - mur1560
0 D28
10A
D20 d1n749
I11
+
D19
S13
idc
d1n749
+ +
0
- 0 D29 mur1560

1k

R37

sg2

7
1

sg1
sg3

10k

vn
+ V30
-

R36

sg4

1.016n
C16
vn

vn
12V

vp

V6 +

1
6

vp

Fig. B.3 - Circuito do filtro ativo srie simulado: FAS-CSI-V (dfap_vsi_i4.sch).

V4
12V

191
B.4 Simulao numrica do FAS-VSI-V (captulo III, seo 3.5.4)

sg1

S10
+ +
- -

L1

sg2
D26

S13
+ + D28 mur1560
- -

mur1560
0

3.11mH

V29
250V

sg4 S11
S12
+ + D27 mur1560
+ + D29 mur1560
- - 0
0

sg3
R12
.005
C5 4.70u
- +
+ V35 V36
-

.001

a1

b1
out

E7
+ +
e

+ V33
V32
V1
+ + -

I11
R17 +
-

R40 lf411

entra

entra

V4

12V
V6
0
12V
vn

D20

d1n749

2+

U10 8 5
V+
V-

3-

D19

lm311

d1n749
0
10k

R38

vp

vp
+

V+

vp

V-

3+
U11

10k

C16
vn

2-

27k
R39

out

V31
0
+ -

119k

4.48n

b1

1.016n

R42

C15

1.240k

R7

E9+ - e
+-

+ V34
-

R41

a1

vn
+ V30
-

vp
1k

R37

sg2

7
1

sg1
sg3

10k

R36

sg4

Fig. B.4 - Circuito do filtro ativo srie simulado: FAS-VSI-V (dfap_csi_i6.sch).

APNDICE C
CIRCUITOS SIMULADOS DO FAS-VSI-V COM CARGAS:
RESISTIVA, RESISTIVA-INDUTIVA E NO LINEAR
As listagens e os circuitos das simulaes numricas do filtro ativo srie, mencionados
no captulo IV, seo 4.3, so apresentados nas pginas seguintes.
C.1 Simulao numrica do FAS-VSI-V com carga resistiva (R) (captulo IV, seo 4.3.1)

sg1
R62

sg2

mur1560

S13
+ +
- -

D28
mur1560

R12

3.11mH

R49

sg3

.001

+ V35
C5 4.70u

+ V34
-

S12
+ +
- -

R7

a1

a1
out

b1

R17
40

E7
+ +
- e

D27
mur1560

C17

6.8k
sg4

S11
+ +
- -

b1

R41
1.24k

C15

4.48n

119k

R40

entra

multA

+
V31

out
10k

2-

C16
vn

Vlf411
V+

3+
U11

C21

4.7k

D20

d1n749

D19 d1n749

1
6
5

multA

vp

R60
vp

2+

vn

Vlf411
V+
3+
7
U15

8.2k R64

1.016n

R42

2.7u

1.0k
2-

8.2k
2.6V
V37

mur1560

R54

R55

E11
+ +
- e

D29

27k
R39
entra

470u

.001

E9 + - e
+-

+ V33
-

+ V1
-

D26

L1

.001
+ V36
-

+ V32
-

S10
+ +
- -

U10 8 5

V+
lm311
V34

vp
6 1k

R37

7
1 10k

R36

vn
10k R38 + V30
-

vp

Fig. C.1 - Circuito do filtro ativo srie simulado com carga resistiva: fas_vsi_vR.sch

listagem do circuito fas_vsi_vR.net *(Schematics Netlist)*

R_R39

out $N_0001 10k

R_R40

$N_0003 $N_0002 27k

D_D19

$N_0004 0 D1N749

D_D20

$N_0004 $N_0005 D1N749

D_D29

$N_0006 $N_0007 MUR1560

D_D27

$N_0006 $N_0008 MUR1560

V_V4

vp 0 12V

V_V6

0 vn 12V

D_D26

$N_0008 $N_0009 MUR1560

D_D28

$N_0007 $N_0009 MUR1560

R_R41

a1 $N_0003 1.24k

C_C15

$N_0003 $N_0002 4.48n IC=0V

R_R42

$N_0002 $N_0010 119k

C_C16

$N_0010 $N_0005 1.016n IC=0V

X_U11

$N_0001 $N_0002 vp vn $N_0005 LF411

L_L1

$N_0013 $N_0008 3.11mH IC=0.0A

E_E9

a1 0 $N_0007 $N_0014 0.0128564

R_R55

$N_0016 $N_0015 8.2k

E_E11

$N_0016 0 $N_0009 $N_0006 0.01

C_C17

$N_0009 $N_0006 470u IC=260V

C_C5

$N_0007 $N_0014 4.70u IC=0

X_S13

sg1 0 $N_0009 $N_0007 fas_vsi_vR_S13

X_S12

sg1 0 $N_0008 $N_0006 fas_vsi_vR_S12

X_S11

sg1 0 $N_0007 $N_0006 fas_vsi_vR_S11

X_S10

sg1 0 $N_0009 $N_0008 fas_vsi_vR_S10

R_R7
R_R17

$N_0017 $N_0014 .001

$N_0017 0 40

R_R12

$N_0006 $N_0009 6.8k

V_V33

$N_0018 $N_0019 DC 0 AC 0

+SIN 0 62.2 300 0 0 0

V_V32

$N_0019 $N_0020 DC 0 AC 0

+SIN 0 103.7 180 0 0 0

V_V36

$N_0021 $N_0022 DC 0 AC 0

+SIN 0 28.3 660 0 0 0

V_V35

$N_0022 $N_0023 DC 0 AC 0

+SIN 0 34.6 540 0 0 0

V_V34

$N_0023 $N_0018 DC 0 AC 0

+SIN 0 44.4 420 0 0 0

R_R62
V_V1

$N_0021 $N_0007 .001

$N_0020 0 DC 0 AC 0

+SIN 0 311.13 60 0 0 0
E_MULT3
E_SUM2

$N_0024 0 VALUE {V(multA)*V($N_0025)}

out 0 VALUE {V($N_0026)+V($N_0024)}

sg1
sg2
sg3
sg4

193
E_E7

$N_0027 0 $N_0007 0 0.0128564

E_DIFF1
V_V31

S_S13

$N_0026 0 VALUE {V($N_0027,$N_0025)}

3 4 1 2 Sbreak

RS_S13

$N_0025 0 DC 0 AC 0

1 2 1G

.ends fas_vsi_vR_S13

+SIN 0 4.00 60 0 0 0

.subckt fas_vsi_vR_S12 1 2 3 4

R_R54

$N_0015 $N_0028 1.0k

S_S12

X_U15

$N_0029 $N_0015 vp vn multA LF411

RS_S12

R_R60

$N_0029 0 4.7k

.ends fas_vsi_vR_S12

R_R64

$N_0032 $N_0015 8.2k

.subckt fas_vsi_vR_S11 1 2 3 4

V_V37

0 $N_0032 2.6V

S_S11

R_R37

vp sg1 1k

RS_S11

R_R36

sg1 0 10k

.ends fas_vsi_vR_S11

X_U10

$N_0005 $N_0033 vp vn sg1 0 LM311

.subckt fas_vsi_vR_S10 1 2 3 4

R_R38

$N_0033 0 10k

S_S10

V_V30

$N_0033 0 DC 0 AC 0

RS_S10

+PULSE -5.0 5.0 0 13.855u 13.855u 20n 27.75u

C_C21

$N_0028 multA 2.7u IC=0V

R_R49

$N_0013 $N_0014 .001

3 4 1 2 Sbreak
1 2 1G

3 4 1 2 sbreak1
1 2 1G

3 4 1 2 sbreak1
1 2 1G

.ends fas_vsi_vR_S10

.subckt fas_vsi_vR_S13 1 2 3 4

C.2 Simulao numrica do FAS-VSI-V com carga resistiva-indutiva (RL) (captulo IV,
seo 4.3.2)
sg1
R62

R55

mur1560

.001

sg3

R49

C5 4.70u

b1

a1

S12
+ +
- -

D27

R17
out

35

sg4

mur1560

a1

R7

b1

R41
1.24k

multA

D29

C15

50mH

V37

2.6V

27k
R39
out

10k

V31

lf411
23+
U11

C16
vn

4
VV+
7

D20

d1n749

U10
2+

D19 d1n749

10k
R38

+
- V30

V-

V+

multA

vp

R60
vp

85

V+
lm311
V34

vn

vp

1.016n

119k

C21

+
3
U15
4.7k

R42

4.48n
R40

L10
entra

S11
+ +
- -

2.7u

1.0k

28.2k R64

mur1560

entra
E7
+ +
- e

C17

6.8k

.001

e
E9 + +-

E11
+ +
- e

R54

lf411

8.2k

R12

D28

3.11mH

+ V34
-

+ V1
-

sg2

mur1560

S13
+ +
- -

470u

+ V35
-

+ V32
-

D26

L1

.001
+ V36
-

+ V33
-

S10
+ +
- -

6 1k

sg1
R37

7
1 10k R36
vn

sg2
sg3

sg4

vp

Fig. C.2 - Circuito do filtro ativo srie simulado com carga resistiva-indutiva: fas_vsi_vRL.sch.
listagem do circuito fas_vsi_vRL.net *(Schematics Netlist)*

+SIN 0 62.2 300 0 0 0

V_V32

D_D29

$N_0001 $N_0002 MUR1560

D_D27

$N_0001 $N_0003 MUR1560

D_D26

$N_0003 $N_0004 MUR1560

D_D28

$N_0002 $N_0004 MUR1560

L_L1

$N_0005 $N_0003 3.11mH IC=0.0A

E_E9

a1 0 $N_0002 $N_0006 0.0128564

R_R55
E_E11
C_C5

$N_0008 $N_0007 8.2k

$N_0008 0 $N_0004 $N_0001 0.01
$N_0002 $N_0006 4.70u IC=0

X_S13

sg1 0 $N_0004 $N_0002 fas_vsi_vRL_S13

X_S12

sg1 0 $N_0003 $N_0001 fas_vsi_vRL_S12

X_S11

sg1 0 $N_0002 $N_0001 fas_vsi_vRL_S11

X_S10

sg1 0 $N_0004 $N_0003 fas_vsi_vRL_S10

R_R7

$N_0009 $N_0006 .001

R_R12

$N_0001 $N_0004 6.8k

V_V33

$N_0010 $N_0011 DC 0 AC 0

$N_0011 $N_0012 DC 0 AC 0

+SIN 0 103.7 180 0 0 0

V_V36

$N_0013 $N_0014 DC 0 AC 0

+SIN 0 28.3 660 0 0 0

V_V35

$N_0014 $N_0015 DC 0 AC 0

+SIN 0 34.6 540 0 0 0

V_V34

$N_0015 $N_0010 DC 0 AC 0

+SIN 0 44.4 420 0 0 0

R_R62
V_V1

$N_0013 $N_0002 .001

$N_0012 0 DC 0 AC 0

+SIN 0 311.13 60 0 0 0
E_MULT3
E_SUM2
E_E7
E_DIFF1
V_V31

$N_0016 0 VALUE {V(multA)*V($N_0017)}

out 0 VALUE {V($N_0018)+V($N_0016)}
$N_0019 0 $N_0002 0 0.0128564
$N_0018 0 VALUE {V($N_0019,$N_0017)}
$N_0017 0 DC 0 AC 0

+SIN 0 4.00 60 0 0 0
R_R54

$N_0007 $N_0020 1.0k

194
X_U15

$N_0021 $N_0007 vp vn multA LF411

D_D20

$N_0033 $N_0030 D1N749

R_R60

$N_0021 0 4.7k

X_U10

$N_0030 $N_0034 vp vn sg1 0 LM311

R_R64

$N_0024 $N_0007 8.2k

V_V4

vp 0 12V

V_V37

0 $N_0024 2.6V

V_V6

0 vn 12V

C_C21

$N_0020 multA 2.7u IC=0V

.subckt fas_vsi_vRL_S13 1 2 3 4

$N_0005 $N_0006 .001

S_S13

R_R49
L_L10

$N_0025 0 50mH

R_R17

RS_S13

3 4 1 2 Sbreak
1 2 1G

$N_0009 $N_0025 35

.ends fas_vsi_vRL_S13

C_C17

$N_0004 $N_0001 470u IC=260V

.subckt fas_vsi_vRL_S12 1 2 3 4

R_R39

out $N_0026 10k

S_S12

R_R40

$N_0028 $N_0027 27k

RS_S12

R_R41

a1 $N_0028 1.24k

.ends fas_vsi_vRL_S12

C_C15

$N_0028 $N_0027 4.48n IC=0V

.subckt fas_vsi_vRL_S11 1 2 3 4

R_R42

$N_0027 $N_0029 119k

S_S11

C_C16

$N_0029 $N_0030 1.016n IC=0V

RS_S11

X_U11

$N_0026 $N_0027 vp vn $N_0030 LF411

.ends fas_vsi_vRL_S11

D_D19

$N_0033 0 D1N749

.subckt fas_vsi_vRL_S10 1 2 3 4

R_R37

vp sg1 1k

S_S10

R_R36

sg1 0 10k

RS_S10

R_R38

$N_0034 0 10k

.ends fas_vsi_vRL_S10

V_V30

$N_0034 0 DC 0 AC 0

3 4 1 2 Sbreak
1 2 1G

3 4 1 2 sbreak1
1 2 1G

3 4 1 2 sbreak1
1 2 1G

+PULSE -5.0 5.0 0 13.855u 13.855u 20n 27.75u

C.3 Simulao numrica do FAS-VSI-V com carga no linear (captulo IV, seo 4.3.3)
R54 2.7u

R55
8.2k
sg1
R62
R49

3.11mH
sg3

.001

+ V35
C5

+ V34
-

4.70u

mur1560

S13
++
- -

a1
E7
+ -+
e

entra

S12
+ +
- -

D27 sg4
mur1560

S11
++
- -

R64
mur1560
R12 470u
6.8k
D29

- +
V31

8.2k

E11
+ +
- C17 e

- 2.6V
V37

+
4.7k

multA

R60

mur1560

sg1
d1n749 D20
vp
vp
d1n749 U10
sg2
85
1k
R37
D19
6
2+
R7
C15 R42 1.016n
R41
D42
V+
R17 a1
7
lm311
sg3
out
35
V1.24k 4.48n
119k C16
31 10k R36
D41
b1
4
lf411 vn
L10
R40
4
50mH entra
2- V1
+
vn
sg4
27k
D39
D40
multA
6
R39
V+
+
V30
10k
mur1560 mur1560
out
3
5
7
R38
10k
U11
vp
0

mur1560 mur1560

b1

C21
vn
4
2- V1
lf411
6
V+
+
3
5
7
U15
vp

D28

.001

E9 + - e
+-

+ V33
-

+ V1
-

D26 sg2

L1

.001
+ V36
-

+ V32
-

S10
+ +
- -

1.0k

Fig. C.3 - Circuito do filtro ativo simulado com carga no linear: fas_vsi_vRetRL.sch.

listagem do circuito fas_vsi_vRetRL.net *(Schematics Netlist)*

V_V34

$N_0010 $N_0007 DC 0 AC 0

+SIN 0 44.4 420 0 0 0

V_V4

vp 0 12V

V_V6

0 vn 12V

L_L1

$N_0001 $N_0002 3.11mH IC=0.0A

E_E9

a1 0 $N_0003 $N_0004 0.0128564

X_S13

sg1 0 $N_0005 $N_0003 fas_vsi_vRetRL_S13

X_S12

sg1 0 $N_0002 $N_0006 fas_vsi_vRetRL_S12

X_S11

sg1 0 $N_0003 $N_0006 fas_vsi_vRetRL_S11

X_S10

sg1 0 $N_0005 $N_0002 fas_vsi_vRetRL_S10

V_V33

$N_0007 $N_0008 DC 0 AC 0

+SIN 0 62.2 300 0 0 0

V_V35

$N_0009 $N_0010 DC 0 AC 0

+SIN 0 34.6 540 0 0 0

R_R49

$N_0001 $N_0004 .001

D_D19

$N_0011 0 D1N749

R_R62

$N_0012 $N_0003 .001

E_MULT3
E_SUM2
V_V31

$N_0013 0 VALUE {V(multA)*V($N_0014)}

out 0 VALUE {V($N_0015)+V($N_0013)}
$N_0014 0 DC 0 AC 0

+SIN 0 4.00 60 0 0 0
E_DIFF1

$N_0015 0 VALUE {V($N_0016,$N_0014)}

E_E7

$N_0016 0 $N_0003 0 0.0128564

R_R7

$N_0017 $N_0004 .001

L_L10

$N_0018 $N_0019 50mH

R_R39

out $N_0020 10k

R_R40

$N_0022 $N_0021 27k

195
X_U11

$N_0020 $N_0021 vp vn $N_0023 LF411

+SIN 0 103.7 180 0 0 0

R_R41

a1 $N_0022 1.24k

V_V1

R_R37

vp sg1 1k

+SIN 0 311.13 60 0 0 0

R_R36

sg1 0 10k

V_V36

R_R38

$N_0026 0 10k

+SIN 0 28.3 660 0 0 0

V_V30

$N_0037 0 DC 0 AC 0
$N_0012 $N_0009 DC 0 AC 0

$N_0026 0 DC 0 AC 0

D_D40

+PULSE -5.0 5.0 0 13.855u 13.855u 20n 27.75u

D_D42

0 $N_0038 MUR1560

X_U10

$N_0023 $N_0026 vp vn sg1 0 LM311

R_R17

$N_0038 $N_0018 35

D_D20

$N_0011 $N_0023 D1N749

D_D41

$N_0017 $N_0038 MUR1560

C_C15

$N_0022 $N_0021 4.48n IC=0V

D_D39

$N_0019 $N_0017 MUR1560

R_R42

$N_0021 $N_0029 119k

.subckt fas_vsi_vRetRL_S13 1 2 3 4

C_C16

$N_0029 $N_0023 1.016n IC=0V

S_S13

E_E11

$N_0030 0 $N_0005 $N_0006 0.01

RS_S13

R_R55

$N_0030 $N_0031 8.2k

.ends fas_vsi_vRetRL_S13

V_V37

0 $N_0032 2.6V

.subckt fas_vsi_vRetRL_S12 1 2 3 4

R_R54

$N_0031 $N_0033 1.0k

S_S12

C_C21

$N_0033 multA 2.7u IC=0V

RS_S12

X_U15

$N_0034 $N_0031 vp vn multA LF411

.ends fas_vsi_vRetRL_S12

R_R60

$N_0034 0 4.7k

.subckt fas_vsi_vRetRL_S11 1 2 3 4

R_R64

$N_0032 $N_0031 8.2k

S_S11

D_D29

$N_0006 $N_0003 MUR1560

RS_S11

D_D28

$N_0003 $N_0005 MUR1560

.ends fas_vsi_vRetRL_S11

R_R12

$N_0006 $N_0005 6.8k

.subckt fas_vsi_vRetRL_S10 1 2 3 4

C_C17

$N_0005 $N_0006 470u IC=260V

S_S10

D_D27

$N_0006 $N_0002 MUR1560

RS_S10

D_D26

$N_0002 $N_0005 MUR1560

.ends fas_vsi_vRetRL_S10

C_C5

$N_0003 $N_0004 4.70u IC=0

V_V32

$N_0008 $N_0037 DC 0 AC 0

$N_0019 0 MUR1560

3 4 1 2 Sbreak
1 2 1G

3 4 1 2 Sbreak
1 2 1G

3 4 1 2 sbreak1
1 2 1G

3 4 1 2 sbreak1
1 2 1G

APNDICE D
MODELAGEM DO FILTRO ATIVO SRIE USANDO O
INTERRUPTOR PWM
No captulo V, item 5.3.1, prope-se a modelagem do filtro ativo srie usando o
interruptor PWM. Para esta finalidade foram apresentados os modelos do referido interruptor,
os quais permitem estabelecer relaes entre determinadas grandezas do filtro ativo.
Apresenta-se, nos pargrafos seguintes, o desenvolvimento completo dos equacionamentos
efetuados de acordo com as condies que so observadas na referida seo.
D.1 Anlise CC do inversor de tenso - (captulo V, seo 5.3.1.6)
P Determinao do ganho esttico Vd/Vca
Retoma-se as expresses (5.22) a (5.25), as quais so denominadas, respectivamente,
de expresses (d.1), (d.2), (d.3) e (d.4). Estas so equaes para os interruptores S1 e S4.
Ia1
D Ic1

(d.1)

Vcp1
D Vap1 Ic1 r e D  Ic1 r S Ic1 r D D 

(d.2)

Ia4
D Ic4

(d.3)

Vcp4
D Vap4 Ic4 r e D  Ic4 r S Ic4 r D D 

(d.4)

ns p1 e p4 (circuito fig.5.14)
Ia1 Ip1 Ic1
0

(d.5)

Ic1
Ic4

(d.6)

Ip1
Ia4

(d.7)

vap1
Vap1
Vd

(d.8)

circuito e da malha I

197
vap4
Vap4
Vd

(d.9)

Vcp1 Vca Vcp4 Vd

0

(d.10)

Substituindo-se (d.6) em (d.1) e (d.5), resultam (d.11) e (d.12).

Ia1
D Ic4

(d.11)

Ia1 Ip1  Ic4

0

(d.12)

De (d.7) em (d.12) produz-se (d.13).

Ia1 Ia4  Ic4
0

(d.13)

De (d.3) e (d.11) em (d.13) resulta:

D Ic4 D Ic4  Ic4
0

(d.14)

que resolvido produz:

Ic4 ( 1 2 D )
0
como D g 0 => Ic4 = Ic1 = Ia1 = Ia4 = 0. As expresses (d.2) e (d.4) so reescritas como em
(d.15) e (d.16).
Vcp1
D Vap1

(d.15)

Vcp4
D Vap4

(d.16)

As expresses (d.8) e (d.9) so substitudas, respectivamente, em (d.15) e (d.16), e o

resultado aplicado em (d.10). Isto produz (d.17).
D Vd Vca ( D Vd ) Vd
0

(d.17)

Resolvendo-se (d.17), resulta (d.18) que expressa o ganho esttico do conversor.

Vd
Vca

1
2D 1

(d.18)

198
D.2 Anlise do inversor de tenso com d = D - (captulo V, seo 5.3.1.7)
P Determinao da funo de transferncia vd(s)/vca(s)
A equao (5.18) pode ser reescrita sob a forma apresentada em (d.19).
vcp
d vap ic r e d  ic rS ic r D d 

(d.19)

Das equaes (5.11), (5.14) e (5.33), das condies definidas e do circuito da fig. 5.15
estabelece-se:
para os interruptores S1 e S4
ia1
D ic1

(d.20)

vcp1
D vap1 ic1 ra

(d.21)

ia4
D ic4

(d.22)

vcp4
D vap4 ic4 ra

(d.23)

da inspeo e da malha I, no circuito vem:

vca  r La  sLa ic1 vcp1  vd  vcp4
0

(d.24)

vap1
vd

(d.25)

vap4
vd

(d.26)

io

s C d vd
s rCd C d  1

(d.27)

ns p1, a1
ia1
ip1  ic1

(d.28)

ip1
ia4 io

(d.29)

ic1
ic4

(d.30)

Substitui-se (d.29) em (d.28) e isto resulta (d.31).

ia1
ia4 io  ic1

(d.31)

199
De (d.20) e (d.22) em (d.31) produz-se (d.32).
D ic1
D ic4 io  ic1

(d.32)

Substituindo-se em (d.32) a expresso (d.30) e reorganizando-se o resultado obtm-se

(d.33).
ic1

io

(d.33)

1 2D

Levando-se (d.25) em (d.21) resulta a expresso (d.34).

vcp1
D vd ic1 ra

(d.34)

Com (d.26) e (d.30) substitudas em (d.23) resulta (d.35)

vcp4
D vd  ic1 ra

(d.35)

Retomando-se (d.24) e nela substituindo-se (d.34), (d.35) e (d.33) resulta (d.36).

vca  r La  s La  2 r a ic1  vd 1 2 D
0

(d.36)

Em (d.36) substitui-se (d.33) e resulta (d.37).

vca 1 2 D  r La  s La  2 r a io  vd 1 2 D 2
0

(d.37)

Levando-se (d.27) em (d.37) chega-se a expresso (d.38) - a funo de transferncia

que relaciona as variaes da tenso do barramento CC em funo das variaes da tenso
sobre o capacitor Ca.
vd (s)
vca (s)

2 D 1 s rCd C d  2 D 1
s 2 Cd L a  s Cd r La  rCd 2 D 1 2  2 r a  2 D 1

(d.38)

P Determinao da funo de transferncia La(s)/vca(s)

Reescreve-se a expresso (d.33) como apresentado em (d.39).
ic1

io
1 2D

io
2D 1

(d.39)

200
Do circuito, na fig. 5.15, constata-se que La(s) = c1(s) e substituindo-se a corrente io,
(d.27), na expresso (d.39) resulta (d.40).
iLa
ic1

s C d vd

1
2D 1

s rCd C d  1

(d.40)

Usando a expresso (d.38) em (d.40) e aps algumas operaes resulta a expresso

(d.41). Esta equao relaciona a variao da corrente no indutor La em funo da variao da
tenso do capacitor Ca.
iLa (s)
vCa (s)

s Cd
s 2 Cd L a  s Cd r La  rCd 2 D 1 2  2 r a  2 D 1

(d.41)

P Determinao da funo de transferncia vd(s)/ La(s)

Dividindo-se (d.38) por (d.41) encontra-se a expresso (d.42) - a funo de
transferncia que relaciona v d e La.
vd (s)
iLa (s)

1 2 D s r Cd Cd  1
s Cd

(d.42)

D.3 Anlise do inversor de tenso com d = D + d - (captulo V, seo 5.3.1.8)

P Determinao da funo de transferncia La(s)/d (s)
Retomam-se, aqui, as expresses (5.53) a (5.58) renomeadas, respectivamente, (d.43)
a (d.48).
para o interruptor S1
ia1
D ic1  Ic1 d
v ap1

v cp1
D

ic1 ra
D

(d.43)

VD1
D

VD1
Vap1  Ic1 re D D   Ic1 rD r S

(d.44)

(d.45)

201
para o interruptor S4
ia4
D ic4  Ic4 d
v ap4

v cp4
D

ic4 ra

(d.46)

VD4
D

VD4
Vap4  Ic4 re D D   Ic4 rD r S

(d.47)

(4.48)

No ponto de operao, isto , quando d = D, tem-se: (vap1, ic1) = (Vd, Ic1) e (vap4, ic4)
= (-Vd, Ic4). Essas condies levadas s equaes (d.45) e (d.48) resulta a condio dada por
(d.49).
VD1
VD4

(d.49)

da inspeo e da malha I, no circuito da fig. 5.16, vem:

rLa  s La ic1 vcp1  vd  vcp4
0
vap1
vap4
vd

(d.50)
(d.51)

Para os ns p1, a1 devem ser consideradas as expresses, anteriormente apresentadas,

(d.28), (d.29) e (d.30).
De (d.29) em (d.28) resulta (d.52).
ia1
ic1  ia4 io

(d.52)

Levando (d.43) e (d.46) em (d.52) obtm-se (d.53).

D ic1  Ic1 d
ic1  D ic4  Ic4 d io

(d.53)

Em (d.53) substituindo-se (d.30) e lembrando que Ic1 = - Ic4 resulta (d.54).

ic1

io  2 Ic1 d
1 2D

(d.54)

Isolando-se os termos v cp1 e v cp4 em (d.44) e (d.47) produzem-se (d.55) e (d.56).

202
v cp1
v ap1 D ic1 r a  VD1 d

(d.55)

v cp4
v ap4 D ic4 r a  VD4 d

(d.56)

Substituindo-se (d.55) e (d.56) em (d.50) resulta (d.57)

rLa  s L a ic1 v ap1 D  ic1 r a VD1 d vd  vap4 D ic4 r a  VD4 d
0

(d.57)

De (d.42), (d.51) e (d.30) levadas em (d.57) resulta (d.58).

r La  s La  2 r a ic1  1 2 D vd
2 VD1 d

(d.58)

Isolando-se v d em (d.27) e aplicando-o em (d.58) obtm-se (d.59).

s Cd r La  s La  2 r a ic1  1 2 D

s rCd Cd  1 io
s C d 2 VD1 d

(d.59)

Separando-se o em (d.54) e substituindo-o em (d.59), aps algumas operaes

algbricas, obtm-se (d.60).
iLa (s)
d (s)

s 2 VD1 C d  2 Ic1 1 2 D s r Cd Cd  1
s 2 C d La  s C d rLa  r Cd 2 D 1 2  2 ra  2 D 1

(d.60)

Considerando Ic1 = 0, de acordo com o desenvolvimento na seo 5.3.1.6, e colocandose esta informao em (d.45) resulta: VD1 = Vd. Transportando este dado para a expresso
(d.60) obtm-se (d.61).
iLa (s)
d (s)

s 2 Vd C d
s 2 C d La  s C d rLa  r Cd 2 D 1 2  2 ra  2 D 1

(d.61)

A expresso (d.61) define a funo de transferncia da corrente no indutor La em

funo da variao da razo cclica.
P Determinao da funo de transferncia v d(s)/d (s)
Recuperando-se a expresso (d.58) e nela substituindo-se (d.54) produz-se (d.62).
rLa  s L a  2 ra io  1 2 D

vd
2 VD1 1 2 D d 2 Ic1 rLa  s L a  2 ra d

(d.62)

203
Trocando o, expresso em (d.27), na equao (d.62), depois de realizadas algumas
operaes, encontra-se (d.63). Esta a funo de transferncia que relaciona a variao da
tenso do barramento CC em funo da variao da razo cclica d.
vd (s)
d (s)

2 VD1 1 2 D 2 Ic1 ( rLa  s L a  2 ra ) s r Cd Cd  1

s 2 Cd L a  s Cd r La  rCd 2 D 1 2  2 r a  2 D 1

(d.63)

Tendo em vista que Ic1 = 0, de acordo com o desenvolvimento na seo 5.3.1.6, e

colocando-se esta informao em (d.45) resulta: VD1 = Vd. Inserindo-se este dado na expresso
(d.63) obtm-se (d.64).
vd (s)
d (s)

2 Vd 1 2 D s rCd C d  1
s 2 C d La  s C d rLa  r Cd 2 D 1 2  2 ra  2 D 1

(d.64)

P Determinao da funo de transferncia v ca(s)/d (s)

A relao v ca(s)/d (s) obtida com o auxlio do circuito da fig. 5.17, derivado daquele
apresentado na fig. 5.13.
Para esta funo de transferncia admitir-se- que a tenso do barramento CC, em
funo da elevada constante de tempo do banco capacitivo, constante e igual a Vd (v d = 0).
Logo essa fonte foi colocada em repouso (curto-circuitada) conforme constata-se do circuito
da fig. 5.17. Inspecionando-se o circuito da fig. 5.17 e considerando-se a malha I, resultam as
relaes (d.65), (d.66) e (d.67).
vca  rLa  s L a ic1 vcp1  vcp4
0

(d.65)

vap1
vap4
0

(d.66)

ic1

s C a vca
s rCa C a  1

(d.67)

Aplicando-se (d.66) nas expresses (d.55) e (d.56) resultam (d.68) e (d.69).

v cp1
ic1 ra  VD1 d

(d.68)

v cp4
ic4 ra  VD4 d

(d.69)

204
Levando-se (d.49) e (d.30) na expresso (d.69) encontra-se (d.70).
v cp4
ic1 ra VD1 d

(d.70)

Usando-se as expresses (d.67), (d.68) e (d.70) na expresso (d.65) produz-se (d.71).

v ca  r La  s La

s Ca vca
s r ca Ca  1

 2 ic1 r a
2 VD1 d

(d.71)

Substituindo-se novamente c1, (d.67) em (d.71), resulta (d.72), a qual expressa a

relao entre a tenso do capacitor Ca e a variao da razo cclica d.
vca (s)
d (s)

2 VD1 s r Ca Ca  1
s 2 Ca L a  s Ca r Ca  rLa  2 r a  1

(d.72)

Quando Ic1 = 0, de acordo com o desenvolvimento na seo 5.3.1.6, e colocando-se

esta informao em (d.46) resulta: VD1 = Vd. Transportando-se esta informao para a
expresso (d.72) obtm-se (d.73).
vca (s)
d (s)

2 Vd s r Ca Ca  1
s 2 Ca L a  s Ca r Ca  rLa  2 r a  1

(d.73)

APNDICE E
PROGRAMA DE CONTROLE DO FILTRO ATIVO SRIE
No captulo VI, seo 6.4.2 discutiu-se a organizao do programa de controle para o
filtro ativo srie. Aquele programa foi escrito em linguagem de baixo nvel (assembly do DSP
TMS320F243) e seu cdigo fonte apresentado a seguir.
;arquivo: e_fas19c.asm
;~~~~~~~~~~~~~~~~~~~~
;section: allocation in memory
;~~~~~~~~~~~~~~~~~~~~
;program memory sections
.setsect "vectors" ,08000h,0
.setsect ".text" ,08800h,0
;data memory sections
.setsect "dram"
,0300h,1
.setsect ".data" ,08100h,1
.setsect "buffer" ,09000h,1
.setsect "stack" ,0a000h,1
;~~~~~~~~~~~~~~~~~~~~
; 320C24x registros
;core registers
imr .set 0004h ; Interrupt Mask Register
greg .set 0005h ; Global memory allocation Register
ifr .set 0006h ; Interrupt Flag Register
;-------------------;System configuration and interrupt registers
scsr .set 7018h ; System Control & Status Reg. X241/2/3 only.
din .set 701Ch ; Device Identification Register.
pivr .set 701Eh ; Peripheral Interrupt Vector Reg. X241/2/3 only.
pirqr0 .set 7010h ; Periph Interrupt Request Reg 0. X241/2/3 only.
pirqr1 .set 7011h ; Periph Interrupt Request Reg 1. X241/2/3 only.
;-------------------; External interrupt configuration registers
xint1cr .set 7070h ; Ext. interrupt 1 config reg for X241/2/3 only.
xint2cr .set 7071h ; External interrupt 2 config. X241/2/3 only.
;-------------------; Digital I/O registers
ocra .set 7090h ; Output Control Reg A
ocrb .set 7092h ; Output Control Reg B
padatdir .set 7098h ; I/O port A Data & Direction reg.
pbdatdir .set 709Ah ; I/O port B Data & Direction reg.
pcdatdir .set 709Ch ; I/O port C Data & Direction reg.
pddatdir .set 709Eh ; I/O port D Data & Direction reg.
;-------------------; Watchdog (WD) registers
wdcntr .set 7023h ; WD Counter reg
wdkey .set 7025h ; WD Key reg
wdcr .set 7029h ; WD Control reg
;-------------------; ADC registers
adctrl1 .set 7032h ; ADC Control Reg1
adctrl2 .set 7034h ; ADC Control Reg2
adcfifo1 .set 7036h ; ADC DATA REG FIFO for ADC1
adcfifo2 .set 7038h ; ADC DATA REG FIFO for ADC2
;-------------------; SPI registers
;-------------------; SCI registers
sciccr .set 7050h ; SCI Communication control reg
scictl1 .set 7051h ; SCI Control reg1
scihbaud .set 7052h ; SCI Baud Rate MSbyte reg
scilbaud .set 7053h ; SCI Baud Rate LSbyte reg
scictl2 .set 7054h ; SCI Control reg2
scirxst .set 7055h ; SCI Receiver Status reg
scirxemu .set 7056h ; SCI Emulation Data Buffer reg
scirxbuf .set 7057h ; SCI Receiver Data buffer reg
scitxbuf .set 7059h ; SCI Transmit Data buffer reg
scipri .set 705Fh ; SCI Priority control reg
;-------------------; Event Manager (EV) registers
gptcon .set 7400h ; GP Timer control register.
t1cnt .set 7401h ; GP Timer 1 counter register.
t1cmpr .set 7402h ; GP Timer 1 compare register.
t1pr .set 7403h ; GP Timer 1 period register.
t1con .set 7404h ; GP Timer 1 control register.
t2cnt .set 7405h ; GP Timer 2 counter register.

t2cmpr .set 7406h ; GP Timer 2 compare register.

t2pr .set 7407h ; GP Timer 2 period register.
t2con .set 7408h ; GP Timer 2 control register.
comcon .set 7411h ; Compare control register.
actr .set 7413h ; Full compare action control register.
dbtcon .set 7415h ; Dead-band timer control register.
cmpr1 .set 7417h ; Full compare unit compare register1.
cmpr2 .set 7418h ; Full compare unit compare register2.
cmpr3 .set 7419h ; Full compare unit compare register3.
capcon .set 7420h ; Capture control register.
capfifo .set 7422h ; Capture FIFO status register.
cap1fifo .set 7423h ; Capture Channel 1 FIFO Top
cap2fifo .set 7424h ; Capture Channel 2 FIFO Top
cap3fifo .set 7425h ; Capture Channel 3 FIFO Top
cap1fbot .set 7427h ; Bottom Register of Capture FIFO Stack 1
cap2fbot .set 7428h ; Bottom Register of Capture FIFO Stack 2
cap3fbot .set 7429h ; Bottom Register of Capture FIFO Stack 3
evimra .set 742Ch ; Group A Interrupt Mask Register
evimrb .set 742Dh ; Group B Interrupt Mask Register
evimrc .set 742Eh ; Group C Interrupt Mask Register
evifra .set 742Fh ; Group A Interrupt Flag Register
evifrb .set 7430h ; Group B Interrupt Flag Register
evifrc .set 7431h ; Group C Interrupt Flag Register
;-------------------; CAN registers. F241/3 only.
;-------------------; I/O space mapped registers
;-------------------wsgr .set 0FFFFh ; Wait State Generator Control Reg
fcmr .set 0FF0Fh ; Flash control mode register
;-------------------; Bit codes for Test bit instruction (BIT) (15 Loads bit 0 into TC)
;-------------------bit15 .set 0000h ; Bit Code for 15
bit14 .set 0001h ; Bit Code for 14
bit13 .set 0002h ; Bit Code for 13
bit12 .set 0003h ; Bit Code for 12
bit11 .set 0004h ; Bit Code for 11
bit10 .set 0005h ; Bit Code for 10
bit9 .set 0006h ; Bit Code for 9
bit8 .set 0007h ; Bit Code for 8
bit7 .set 0008h ; Bit Code for 7
bit6 .set 0009h ; Bit Code for 6
bit5 .set 000Ah ; Bit Code for 5
bit4 .set 000Bh ; Bit Code for 4
bit3 .set 000Ch ; Bit Code for 3
bit2 .set 000Dh ; Bit Code for 2
bit1 .set 000Eh ; Bit Code for 1
bit0 .set 000Fh ; Bit Code for 0
;-------------------; Other useful definitions
;-------------------;Data page definitions for LDP instruction
dp_p1
.set 224
;sys,WD,ADC,SPI,SCI,extINTregs(7000h-707fh)
dp_p2
.set 225
;GPIO (7080h-70ffh)
dp_ev
.set 232
;Event manager (7400h-747fh)
;~~~~~~~~~~~~~~~~~~~~
;interrupt vector table
.sect "vectors"
B
start
;00h reset
int1:
B
int1
;02h INT1
int2:
B
t1int
;04h INT2
int3:
B
int3
;06h INT3
int4:
B
cap1int
;08h INT4
int5:
B
int5
;0ah INT5 (reserved by the
DSK)
int6:
B
int6
;0ch INT6
int7:
B
int7
;0eh reserved
int8:
B
int8
;10h INT8 user defined
int9:
B
int9
;12h INT9 user defined

206
.text
int10:
B
int10
int11:
B
int11
int12:
B
int12
int13:
B
int13
int14:
B
int14
int15:
B
int15
int16:
B
int16
int17:
B
int17
int18:
B
int18
int19:
B
int19
int20:
B
int20
int21:
B
int21
int22:
B
int22
int23:
B
int23
int24:
B
int24
int25:
B
int25
int26:
B
int26
int27:
B
int27
int28:
B
int28
int29:
B
int29
int30:
B
int30
int31:
B
int31
;~~~~~~~~~~~~~~~~~~~~
;constants definitions - program
;~~~~~~~~~~~~~~~~~~~~
t1_rate
.set
stk_len
.equ
dp_300
.equ
dp_8100
.equ
variveis(@8100h)
dp_buf
.equ
buffers(@9000h)
dp_stk
.equ
f_cmpr3
.equ
;~~~~~~~~~~~~~~~~~~~~
;coef. de H2(z) - constantes
k0_in
.equ
k1_in
.equ
k2_in
.equ
k3_in
.equ
k4_in
.equ

;14h INT10 user defined

;16h INT11 user defined
;18h INT12 user defined
;1ah INT13 user defined
;1ch INT14 user defined
;1eh INT15 user defined
;20h INT16 user defined
;22h TRAP
;24h NMI
;26h reserved
;28h INT20 user defined
;2ah INT21
;2ch INT22
;2eh INT23
;30h INT24
;32h INT25
;34h INT26
;36h INT27
;38h INT28
;3ah INT29
;3ch INT30
;3eh INT31

278
100
06
258

;freq.amostragem 35971kHz
;tamanho do stack
;@ pag. DARAM (@0300h)
;@
pag.
das

288

;@

320
139

;@ pag. do stack(@A000h)
;full compare#3 (pwm6,5)

321dh
9efbh
5ff3h
7f5ch
00a4h

; q12
; q12
; q13
; q15
; q15

pag.

dos

ukpmax
uknmax
ukref

.equ
.equ
.equ

4580h
0ba80h
4580h

;
;
;

epmax
enmax
e_ref
dpmax
dnmax
vdref

.equ
.equ
.equ
.equ
.equ
.equ

007fh
0ff80h
007fh
00ffh
0ff00h
00ffh

;127=7fh(q0)
;-128=ff80h(q0)
;127=7fh(q0)
;255=ffh(q0)
;-255=ff00h(q0)
;255=ffh(q0)

;@08100h
;varivel temporria

;@0300
0
0
0
0
0
0
0
0

;AD_an0(Ve)
;AD_an1(Va)
;AD_an2(Vdc)
;valor do seno
;
;ndice p/ tabela-seno
;flag de teste
;contador

;reservar espao para variveis

en0
.int
en1
.int
en2
.int
unL
.int
unH
.int
un2
.int
raux1
.int
raux0
.int
k0
.int
k1
.int
k2
.int
k3
.int
k4
.int

0
0
0
0
0
0
0
0
0
0
0
0
0

;
;
;
;
;
;
;reg. auxiliar1
;reg. auxiliar2
;
;
;
;
;

raux2
va1
vdh1

.int
.int
.int

0
0
0

;
;
;

stk

.sect "stack" ;0a000h

.int
0
.space (stk_len-1)*16

;~~~~~~~~~~~~~~~~~~~~
;variable and section definitions
;~~~~~~~~~~~~~~~~~~~~
.data
temp1
.int
AD_an0
AD_an1
AD_an2
seno1
somabuf
index
flag1
contaux

.sect "dram"
.int
.int
.int
.int
.int
.int
.int
.int

;~~~~~~~~~~~~~~~~~~~~
;23456789012345678901 PROGRAMA PRINCIPAL
;~~~~~~~~~~~~~~~~~~~~

;stk (1a. posio)

start:
setc

intm

;desativa as interrupes

clrc

sxm

;zera o bit de extenso

globalmente
;~~~~~~~~~~~~~~~~~~~~
;Disable the watchdog
;~~~~~~~~~~~~~~~~~~~~
ldp
#dp_p1
;dp=dp_p1=224, pag. do
watchdog
splk
#01101000b,wdcr ;desabil. watchdog
;
x76543210
;~~~~~~~~~~~~~~~~~~~~
;Setup the system control register
;~~~~~~~~~~~~~~~~~~~~
ldp
#dp_p1
splk
#0000000000000000b,scsr
;
x5432109876543210
;~~~~~~~~~~~~~~~~~~~~
;setup the wait-state generator
;~~~~~~~~~~~~~~~~~~~~
ldp
#temp1
splk
#0000000000000000b,temp1
;
x5432109876543210
out
temp1,wsgr
;~~~~~~~~~~~~~~~~~~~~
;configura stack de programa
;~~~~~~~~~~~~~~~~~~~~
lar
AR1,#stk
;stack do programa AR1=@stk
;~~~~~~~~~~~~~~~~~~~~
;setup the core interrupts
;~~~~~~~~~~~~~~~~~~~~
ldp
#0h
;dp=00h
lacl
#001011b
; p e r mi t e
int.
por
i nt#4,2,1
(cap#1,int2,TxD/RxD)
sacl
ifr
;limpa os flags de
interrupo
or
imr
;OR com o imr
sacl
imr
;atualiza o imr
;~~~~~~~~~~~~~~~~~~~~
;Setup shared I/O pins
;~~~~~~~~~~~~~~~~~~~~
ldp
#dp_p2
;cfig i/o pins(Txd,Rxd,cap#1)
splk
#0000110000001011b,ocra
;
x5432109876543210
splk
#0000000000000000b,ocrb
;
x5432109876543210
;~~~~~~~~~~~~~~~~~~~~
;configura o ADC
;~~~~~~~~~~~~~~~~~~~~
ldp
#dp_p1
;dp = ADC registros
splk
#0011110100010000b,adctrl1
;
x5432109876543210
splk
#0011000000000000b,adctrl2
;
x5432109876543210
;~~~~~~~~~~~~~~~~~~~~
;setup GP Timer1
;~~~~~~~~~~~~~~~~~~~~
ldp
#dp_ev
;dp=@(reg. timer1 @7400h-747fh)
splk
#0000h,t1cnt
;zera contador do timer1
splk
#t1_rate,t1pr ;inicial. timer1 period (36 kHz)
;
splk
#0000000001000000b,gptcon ;inicial. gptcon register
;
x5432109876543210
;
splk
#0000100000000000b,t1con
;config.
timer1(up/down cont.)
splk
#0000100001000000b,t1con
; i n i c i a
contagem(up/down cont.)
;
x5432109876543210
;
splk
#0010001000000000b, comcon
;init COMCON
register
splk
#1010001000000000b, comcon
;init COMCON
register
;
x5432109876543210
;
splk
#0000011000000000b, actr ;init ACTR register
;
x5432109876543210
;
splk
#0000h, dbtcon
;inicial. deadband register,
deadband=0
;
x5432109876543210
;~~~~~~~~~~~~~~~~~~~~
;configurar capture #1
;~~~~~~~~~~~~~~~~~~~~
ldp
#dp_ev
;dp=@regs.do
EV
@(7400h-747fh)
splk
#0010000001000000b,capcon
;
splk
#1010000001000000b,capcon
; i n i ci a
o
capture #1

207
;
x5432109876543210
;~~~~~~~~~~~~~~~~~~~~
;Setup the event manager interrupts
;~~~~~~~~~~~~~~~~~~~~
ldp
#dp_ev
;dp = reg. do EV
@(7400h-747fh)
splk
#0ffffh,evifra ;clear interrupt flags
splk
#0ffffh,evifrb ;clear interrupt flags
splk
#0ffffh,evifrc ;clear interrupt flags
splk
#0000h,evimra
;enable desired interrupts
splk
#0000h,evimrb
;enable desired interrupts
splk
#0001h,evimrc
;enable
desired
interrupts(CAP#1)
;~~~~~~~~~~~~~~~~~~~~
;inicializar variveis
;~~~~~~~~~~~~~~~~~~~~
;cfig. duty cycles p/ full compare pwm outputs
ldp
#dp_ev
;dp=@(7400h-747fh)
splk
#f_cmpr3,cmpr3
;inicial. fullcompare#3
;~~~~~~~~~~~~~~~~~~~~
;atualizar variveis de H2(z)
ldp
#dp_300
;dp=@daram=300h
splk
#k0_in,k0
;k0=k0_in
splk
#k1_in,k1
;k1=k1_in
splk
#k2_in,k2
;k2=k2_in
splk
#k3_in,k3
;k3=k3_in
splk
#k4_in,k4
;k4=k4_in
lacl
#0
;acc=0
sacl
index
;index=0
sacl
flag1
;flag1=0
sacl
contaux
;contaux=0
sacl
en0
;en0=0
sacl
en1
;en1=0
sacl
en2
;en2=0
sacl
unL
;unL=0
sacl
unH
;unH=0
sacl
un2
;un2=0
sacl
raux1
;raux1=0
sacl
raux0
;raux0=0
;~~~~~~~~~~~~~~~~~~~~
;enable global interrupts
clrc intm
;main loop - programa principal
;~~~~~~~~~~~~~~~~~~~~
LOOP1:
ldp
#dp_300
;dp=@0300;aguardar
interrupo int4(cap#1)
clrc
xf
;
lacl
flag1
;acc=(flag1)
bcnd
LOOP1,EQ ;se acc=0, loop1(aguardar)
;chamar funes
call Vr_err
call cmpHaz
test0:
nop
;aguardar 1a. interrup.(timer1-int2)
loop2:
ldp
#dp_300
;dp=@contaux
lacl
contaux
;acc=(contaux)
bcnd
loop2,EQ
;salta p/ loop se acc=0,(aguardar)
;ocorreu int2 (timer1)
test1:
nop
;
;executar alguns ciclos
loop3:
ldp
#dp_300
;dp=@contaux
lacl
contaux
;acc=(contaux)
sub
#598
;acc=contaux-zz
bcnd
loop3,LT
;se acc<0, loop3
test2:
nop
;inibir timer1 interrupo (int2)
ldp
#dp_ev
;dp=@dp_ev=@(7400h-747fh)
lacl
evimra
;acc=evimra ler registro de
interrupo
and
#0fdffh
;zerar o bit9(acc&fdff)
sacl
evimra
;atualiza registro de
interrupo
nop
;
;atualizar flags
ldp
#dp_300
;dp=@flag1
splk
#0000h,flag1
;zerar flag1 (aguardar
cap#2)
;habilitar interrupo por cap#1
ldp
#dp_ev
;dp=@(7400h-747fh)
splk
#0ffffh,evifrc ;limpa flags do grupo C
splk
#0001h,evimrc
;habilita cap#1 interrupo
(int4)
b
LOOP1
;retornar
;~~~~~~~~~~~~~~~~~~~~
;Funes executadas por chamadas
;~~~~~~~~~~~~~~~~~~~~
;Vr_err: calcular tenso ref. e o erro (diferena entre (Vi e Vseno))
Vr_err:
setc
sxm
;com extenso de sinal
;ajuste do valor da tabela de seno
sine:
ldp
#dp_300
;dp=@0300h
lacl
index
;ACC=(index)
add
#stable
;acc=@stabl e+i ndex
(apontador+indice)

tblr
lacl
add
incrementado)
sacl
atualizado

seno1
index
#1h

;seno1=valor de seno
;acc=(index)=indice
;acc=*+
(acc

index

;index=acc,

index

;obteno da tenso Vr1=Ve-Vseno(entrada-senoide)

lacc
AD_an0
;acc<=AD_an0 (Ve)
sub
seno1
;acc<=(AD_an0-seno1)
sacl
somabuf
;somabuf(Vr1)<=acc=(AD_an0-seno1)
;obter/testar/limitar Vdh1
lacc
AD_an2
;acc<=AD_an2(vdh1)
sub
#01ffh
;acc<=AD_an2-01ffh(~2,3V)
sacl
vdh1
;vdh1<=accL
bcnd
dneg1,lt
;acc<0, ==> p/dneg1
dpos1:
sub
#vdref
;acc<=acc(vdh1)-vdref
bcnd
d_limH,gt
;acc>0 -->d_limH
b
ok2
;acc<0 -->ok2
d_limH:
splk
#dpmax,vdh1
;vdh1<=dpmax=ffh
b
ok2
;-->ok2
dneg1:
add
#vdref
;acc<=acc(vdh1)+vdref)
bcnd
d_limL,lt
;acc<0, -> d_limL
b
ok2
;acc>0, -> ok2
d_limL:
splk
#dnmax,vdh1
;vdh1<=dnmax=
ok2:
nop
;obteno de Vr2=Vseno*Vdh1
lt
vdh1
;T<=vdh1(16q09b)
mpy
seno1
;P<=vdh1*seno1(16q09b*16q010b=32q019b)
pac
;acc<=P(q019b)
rpt
#6
;(/512)
sfl
;accH(q09b)
sach
raux2
;raux2<accH(q0(9b))=Vr2
;ler AD-an1
lacc
AD_an1
;acc<=AD_an1=Va1
sacl
va1
;Va1<=acc(AD_an1)
;obter Vr=Vr1+Vr2
lacc
somabuf
;acc<=somabuf(Vr1)
add
raux2
;acc<=somabuf(Vr1)+raux2(Vr2)=Vr
;obter Ve1=(Vr-Va1) - sinal de erro
sub
va1
;acc=(Vr-Va1)
sacl
en0
;en0=acc=Ve (q0)
;limitar en0
lacc
en0
;acc<=en0(q0)
bcnd
e_neg,lt
;acc<0, -> e_neg
e_pos:
sub
#e_ref
;acc<=(en0-e_ref)
bcnd
e_limH,gt
;acc>0, -> e_limH
b
ok1
;-> ok1
e_limH:
splk
#epmax,en0 ;en0<=epmax=00bf(191
b
ok1
;-> ok1
e_neg:
add
#e_ref
;acc<=(en0+e_ref)
bcnd
e_limL,lt
;acc<0, -> e_limL
b
ok1
;acc>0, -> ok1
e_limL:
splk
#enmax,en0 ;en0<=enmax=ff41(-191)
ok1:
clrc
sxm
;sem extenso sinal
ret
;fim e retorno da funo
Vr_erro
;================
;cmpHaz =>funo transf. compensador H2(z)
cmpHaz:
ldp
#dp_300
;dp=@300
setc
sxm
;extenso de sinal
;calcular sada do compensador H2(z)
setc
ovm
;overflow mode
spm
0
;desloc. do Preg
lacl
#0
;acc=0
lt
en2
;T<=en2 (q0)
mpy
k2
;P<=k2*en2 (q11*q0=q11)
ltp
en1
; T < = e n 1 ( q 0 ) ,
P=>acc(q12)=k2*en2
dmov
en1
;en1(q0)=>en2
mpy
k1
;P<=k1*en1 (q10*q0=q10)
sfr
;acc(qx)=>acc(qx-1)
lta
en0
;T<=en0
(q0),
acc(q10)<=k1*en1+k2*en2
dmov
en0
;en0(q0)=>en1
mpy
k0
;P<=k0*en0 (q10*q0=q10)
;
lta
un2
; T < = u n 2 ( q 7 ) ,
acc(q10)<=k0*en0+k1*en1+k2*en2 q10
mpy
k4
;P<=k4*un2 (q15*q7=q22)
rpt
#9
;acc(q11)==>
sfl
;acc(q22)==>
lta
unH
;T<=unH(un1)(q7),acc(q22)<=k0*en0+k1*en1+k2*en2+k4*un2
dmov
unH
;unH(un1)(q7)=>un2
mpy
k3
;P<=k3*unH (q15*q7=q22)
apac
;acc(q22)<=u(k)=k0*en0+k1*en1+k2*en2+k3*un1+k4*un2
clrc
ovm
;inibe overflow mode
;armz. valor de u(k)
sach
raux1,1
;raux1<=accH(q7)

208
sacl
raux0,1
;raux0<=accl
;limites de u(k)
verif:
lacc
raux1
;acc<=raux1(q7)
bcnd
ukneg,lt
;se acc<0, ir p/ ukneg
b
ukpos
;se acc>0, ir p/ ukpos
ukneg:
add
#ukref
;acc(q7)<=raux1+ukref
bcnd
uklimL,lt
;acc<0, (uk>(ukref))
b
visto
;acc>0, (uk<(ukref))ir p/
visto
uklimL:
splk
#uknmax,raux1
;(q7)raux1<=uknmax
splk
#0,raux0
;raux0=0
setc
xf
b
visto
;ir p/ visto
ukpos:
sub
#ukref
;acc(q12)<=raux1-ukref
bcnd
uklimH,gt
;acc>0, (uk>(ukref))
b
visto
;acc<0, (uk<(ukref)) ir p/
visto
uklimH:
splk
#ukpmax,raux1
;(q12)raux1<=ukpmax
splk
#0,raux0
;raux0=0
setc
xf
;
;atualiza valor de u(k)
visto:
lacl
raux0
;accL=raux0, accH=0
add
raux1,16
; a c c H < = r a u x 1
e
acc(q23)=uk(raux1+raux0)
;atualizar u(k)
sach
unH
;raux1(q7)=>unH, (atualiza
valor de uk)
sacl
unL
;raux0=>unL
sach
raux1
;raux1(q7)
;converso de u(k) p/ usar no reg. compare
lacc
raux1
;raux1 q7
rpt
#6
;
sfr
;
add
#8bh
;
sacl
raux0
;
;carregar valor p/ reg. pwm
ldp
#dp_ev
;dp=@(7400h-747fh)
sacl
cmpr3
;atualiza compare register
ret
;fim e retorno da funo
cmpHaz
;~~~~~~~~~~~~~~~~~~~~
;GENERAL INTERRUPT SERVICE ROUTINES
;~~~~~~~~~~~~~~~~~~~~
;Capture#1 (int4) interrupt service routine
;~~~~~~~~~~~~~~~~~~~~
cap1int:
;salvar contedos
mar
*,AR1
;arp=AR1 ->aponta p/ stack
sst
#1,*+
;armz ST1
sst
#0,*+
;armz ST0
sach
*+
;armz acch
sacl
*+
;armz accl
;reinicia contador do timer1
ldp
#dp_ev
;dp=@dp_ev=@(7400h-747fh)
splk
#0000h,t1cnt
;zera contador do timer1
;iniciar converso adc#1-an2
ldp
#dp_p1
;aponta > pag. ADC
splk
#0010110100000100b,adctrl1
;An2
;
x5432109876543210
;ler/armz. resultado adc#1-an0 (primeiro resultado)
clrc
sxm
;sem extenso de sinal
lacc
adcfifo1,10 ;le resultado ADC (na fifo1)
lacc
adcfifo1,10 ;le resultado ADC (na fifo1)
ldp
#dp_300
;dp=@(AD_an0)
sach
AD_an0
;AD_an0<=accH(an0)
;ler/armaz. resultado adc#2-an1 (primeiro resultado)
ldp
#dp_p1
;aponta > pag. ADC
lacc
adcfifo2,10 ;le resultado ADC (na fifo2)
lacc
adcfifo2,10 ;le resultado ADC (na fifo2)
ldp
#dp_300
;dp=@(AD_an1)
sach
AD_an1
;AD_an1<=accH(an1)
;aguardar (2xEOC) adc#1-an2
ldp
#dp_p1
;;dp=@ADC registros
adcag:
bit
adctrl2,bit4 ;tc<=bit7 (2 val. na fifo1)
bcnd
adcag,NTC ;tc=0(bit7=0), aguardar
;reiniciar adc#1,2-an0,an1
splk
#0011110100010000b,adctrl1
;an0,an1
;
x5432109876543210
;ler/armz. adc#1-an2
lacc
adcfifo1,10 ;le resultado ADC (na fifo)
lacc
adcfifo1,10 ;le resultado ADC (na fifo)
ldp
#dp_300
;dp=@(AD_an2)
sach
AD_an2
;AD_an2<=accH(an2)
;e inibe interrupo por cap#1
ldp
#dp_ev
;dp=@dp_ev=@(7400h-747fh)
splk
#0ffffh,evifrc ;limpa flags do grupo C
splk
#0000h,evimrc
;inibe cap#1 interrupo
;habilita interrupo por timer1 (int2)-por underflow
splk
#0ffffh,evifra ;clear interrupt flags
splk
#0200h,evimra
;enable
desired
interrupt(int2=timer1)
;atualizar flags
ldp
#dp_300
;dp=@300h
splk
#0ffffh,flag1 ;flag1=ffffh

splk
#0000h,contaux
;contaux=0
splk
#0000h,index
;index=0
;retorno de subrotina
mar
*,AR1
;arp=AR1
mar
*;decrem. AR1 >>aponta p/
ultima entrada
lacl
*;restaura accl
add
*-,16
;restaura acch
lst
#0,*;restaura ST0
lst
#1,*
;restaura ST1
clrc
intm
;habilita interrupcoes
ret
;retorno de subrotina
;~~~~~~~~~~~~~~~~~~~~
;timer1 (int2) interrupt service routine
;~~~~~~~~~~~~~~~~~~~~
t1int:
;salvar contedos
mar
*,AR1
;arp=AR1 ->aponta p/ stack
sst
#1,*+
;armz ST1
sst
#0,*+
;armz ST0
sach
*+
;armz acch
sacl
*+
;armz accl
;iniciar converso adc#1-an2
ldp
#dp_p1
;aponta > pag. ADC
splk
#0010110100000100b,adctrl1
;An2
;
x5432109876543210
;ler e armaz. resultado adc#1-an0 (2o,3o,... resultados)
clrc
sxm
;sem extenso de sinal
lacc
adcfifo1,10 ;le resultado ADC (na fifo)
lacc
adcfifo1,10 ;le resultado ADC (na fifo)
ldp
#dp_300
;dp=@(AD_an0)
sach
AD_an0
;AD_an0<=accH(an0)
;ler e armaz. resultado adc#2-an1 (2o,3o,... resultados)
ldp
#dp_p1
;aponta > pag. ADC
lacc
adcfifo2,10 ;le resultado ADC (na fifo)
lacc
adcfifo2,10 ;le resultado ADC (na fifo)
ldp
#dp_300
;dp=@(AD_an1)
sach
AD_an1
;AD_an1<=accH(an1)
;aguardar (2xeoc) adc#1-an2
ldp
#dp_p1
;;dp=@ADC registros
adcag1:
bit
adctrl2,bit4 ;tc<=bit4 (2 valores na fifo)
bcnd
adcag1,NTC ;tc=0(bit4=0), aguardar
;reiniciar adc#1,2-an0,an1
splk
#0011110100010000b,adctrl1
;an0,an1
;
x5432109876543210
;ler/armz. adc#1-an2
lacc
adcfifo1,10 ;le resultado ADC (na fifo)
lacc
adcfifo1,10 ;le resultado ADC (na fifo)
ldp
#dp_300
;dp=@(AD_an2)
sach
AD_an2
;AD_an2<=accH(an2)
;chamar funes
call Vr_err
call cmpHaz
;~~~~~~~~~~~~~~~~~~
;limpar flag req. interrupo
ldp
#dp_ev
; d p = @ ( e v e n t
reg.)=@(7400h-747fh)
splk
#0ffffh,evifra ;clear interrupt flags
;atualizar contador auxiliar (contaux)
ldp
#dp_300
;
lacl
contaux
;acc=(contaux)
add
#1h
;acc=*+
sacl
contaux
;contaux=(acc)
;context restore
mar
*,AR1
;arp=AR1
mar
*;decrem. AR1 >>aponta p/
ultima entrada
lacl
*;restaura accl
add
*-,16
;restaura acch
lst
#0,*;restaura ST0
lst
#1,*
;restaura ST1
clrc
intm
;habilita interrupcoes
ret
;retorno de subrotina
;~~~~~~~~~~~~~~~~~~~~
;Tabela valores de seno
stable
.word 0,5,9,14,18,23,28,32,37,42
.word 46,51,55,60,64,69,74,78,83,87
.word 92,96,101,105,110,114,119,123,127,132
.word 136,141,145,149,154,158,162,167,171,175
.word 179,184,188,192,196,200,204,208,212,216
.word 221,224,228,232,236,240,244,248,252,255
.word 259,263,267,270,274,278,281,285,288,292
.word 295,299,302,305,309,312,315,318,321,325
.word 328,331,334,337,340,343,346,348,351,354
.word 357,359,362,365,367,370,372,375,377,380
.word 382,384,386,389,391,393,395,397,399,401
.word 403,405,407,408,410,412,413,415,416,418
.word 419,421,422,423,425,426,427,428,429,430
.word 431,432,433,434,435,436,436,437,438,438
.word 439,439,439,440,440,440,441,441,441,441
.word 441,441,441,441,441,440,440,440,439,439
.word 439,438,438,437,436,436,435,434,433,432
.word 431,430,429,428,427,426,425,423,422,421
.word 419,418,416,415,413,412,410,408,407,405
.word 403,401,399,397,395,393,391,389,386,384
.word 382,380,377,375,372,370,367,365,362,359

209
.word 357,354,351,348,346,343,340,337,334,331
.word 328,325,321,318,315,312,309,305,302,299
.word 295,292,288,285,281,278,274,270,267,263
.word 259,255,252,248,244,240,236,232,228,224
.word 221,216,212,208,204,200,196,192,188,184
.word 179,175,171,167,162,158,154,149,145,141
.word 136,132,127,123,119,114,110,105,101, 96
.word 92,87,83,78,74,69,64,60,55,51
.word 46,42,37,32,28,23,18,14,9,5
.word 0,-5,-9,-14,-18,-23,-28,-32,-37,-42
.word -46,-51,-55,-60,-64,-69,-74,-78,-83,-87
.word -92,-96,-101,-105,-110,-114,-119,-123,-127,-132
.word -136,-141,-145,-149,-154,-158,-162,-167,-171,-175
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