Introduction

No trabalho final da disciplina do Laboratrio de Arquitetura e Organizao de Computa

dores 1, ser feita uma otimizao do cdigo em VHDL de um processador MIPS-Multiciclo s
intetizada em uma FPGA, partindo do cdigo original do professor. Onde das otimizaes
possveis, com ajuda da ferramenta TimeQuest? do Quartus, ser feita melhora na fre
quncia de clock do processador, melhorando o tempo de resposta da transio dos dados
, de um estado para outro, gerado pela frequncia de clock de cada ciclo e diminui
r o espao ocupado pelo cdigo do processador na memoria da FPGA modificando alguns
aspectos da arquitetura do processador.
Details
No ambiente Quartus encontram-se um analisador de tempos estticos: TimeQuest? Tim
ing Analyzer, onde a velocidade de projetos em uma FPGA pode ser avaliada com ba
se nos seguintes fatores: Frequencia
maxima de clock, Lat encia (delay) e Desemp
enho (Rendimento). Onde compilaremos o projeto no Quartus e com os dados forneci
dos e com a ferramenta, as partes a serem otimizadas em termos de frequncia sero a
pontadas pela ferramenta e ser possvel detectar os caminhos mais lentos do caminho
de dados,assim conseguindo verificar a maior frequncia de clock possvel do proces
sador pode funcionar e com essa frequncia colocando alguns de constraints e geran
do um arquivo do tipo .sdc.
Otimizaao:
-Soma de endereo realizada no PC poderia passar para a ULA, economizando um somad
or de 32 bits.