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Introduo ao VHDL
Disciplina: EN3723 Lgica Programvel.
Discentes:
Fernando Henrique Gomes Zucatelli
Fernando Soler
Turma: A/Diurno
Prof . Dr. Rodrigo Reina Muoz
2
1. OBJETIVOS
Compreender os princpios de uso do software Quartus II e executar simulao do
circuito comparador e um seletor de dados de 4 canais.
2. PARTE EXPERIMENTAL
Foram projetados 2 circuitos lgicos.
(1)
EQ = ( A1 B1 ) + ( A0 B0 )
2.2 Circuito Seletor de Dados
E o segundo foi um seletor de dados de 4 canais (multiplexador). Cuja expresso
lgica dada por
Y = ( D0 S1S0 + D1S1S0 + D2 S1S0 + D3 S1S 0 ) EN
(2)
3. RESULTADOS E DISCUSSO
3
=====
LIBRARY IEEE;
USE IEEE.std_logic_1164.all;
ENTITY Proj_01 IS
PORT (
END Proj_01;
====
LIBRARY IEEE;
USE IEEE.std_logic_1164.all;
ENTITY Exercicio_2 IS
PORT(
: IN BIT;
S0, S1
: IN BIT;
EN
: IN BIT;
: OUT BIT);
END Exercicio_2;
ARCHITECTURE P1 OF Exercicio_2 IS
SIGNAL sel : INTEGER;
5
BEGIN
SEL <=
y <=
D0
WHEN
WHEN
WHEN
WHEN
WHEN
ELSE
D1
WHEN
ELSE
D2
WHEN
ELSE
D3
WHEN
ELSE
END P1;
====
4. CONCLUSO
Por meio da anlise e da simulao verificamos as tabelas verdade de cada um dos
circuitos lgicos projetados. O experimento, apesar de ter baixa complexidade, nos
permitiu conhecer a ferramenta Quartus II, que ser utilizada para analise, sntese e
simulao de circuitos mais elaborados.