- FAMILIAS LOGICAS € CIRCUITOS “OINTEGRADOS MH CONTEUDO 1 Terminologia de CIs digitais 8.11 Saidas de coletor aberto e de dreno A familia logica TTL aberto Folhas de dados TTL 12 Saidas légicas tristate (trés estados) Caractoristicas da série TE Interface logica de barramento de alta velocidade Familia de Cls digitais ECL Porta de transmiss4o CMOS (chave bilateral) Interfaceamento de Cls Fan-Out e acionamento de carga para TTL Outras Caracteristicas TTL ‘Tecnologia MOS (metal-bxido- semicondutor) 8 Légica MOS complementar AS Curbeieieti caida Se CMOS Interfaceamento de tensdo mista Comparadores de ter Anélise de defeitos 10 Tecnologia de baixa tensao @ OBJETIVOS Apés estudar este capitulo, voce seré capaz de: Ler e compreender a terminologia dos CIs digitais conforme as especificagbes técnicas dos fabri cantes. Comparar as caracteristicas da série TTL padrao com as outras séries TTL. Determinar o fan-out para um determinado dispositivo légico. Usar dispositivos légicos com saidas de coletor aberto. Analisar circuitos contendo dispositivos tristate. Comparar as caracteristicas das diversas séries CMOS. Analisar circuitos que usam chaves bilaterais CMOS para possibilitar que um sistema digital con: trole sinais analégicos,(Captruto 8 | Fawitias Locicas # CIRCUTTOS INTEGRADOS 407 Descrever as principais caracteristicas das famflias légicas TTL, ECL, MOS e CMOS, como também as principais diferencas entre elas. Citar e implementar as diversas consideragdes que sdo necessdrias quando interligamos circuitos digitais de diferentes familias légicas. Usar comparadores de tensao para possibilitar que um sistema digital seja controlado por sinais analégicos. Usar um pulsador légico e uma ponta de prova logica como ferramentas na andlise de defeitos de circuitos digitais. & INTRODUCAO Conforme descrevemos no Capitulo 4, a tecnologia de Cis digitais avancou rapidamente da integra- cdo de pequena escala (SSI), com menos que 12 portas por chip, para a integracéo em média escala (MSD, com 12 a 99 portas equivalentes por chip, depois até a integracao em larga escala e integragio em escala muito ampla (LSI e VLSI), que pode ter dezenas de milhares de portas por chip; e, mais recen- temente, para ULSI, com mais de 100.000 portas por chip, e GSI, com um milhao de portas ou mais. Os motivos por que os sistemas digitais modernos usam circuitos integrados sio ébvios. Os CIs contém muito mais circuitos em um pequeno encapsulamento, de forma que o tamanho total da maio: ria dos sistemas digitais ¢ reduzido. O custo é reduzido drasticamente devido & economia da produgio em massa de grandes volumes de dispositivos similares. Algumas das outras vantagens ndo sao tao aparentes, Os CIs tém tornado os sistemas digitais mais confidveis pela redugao do ntimero de conexdes exter- nas de um dispositivo para outro. Antes da existéncia dos Cls, todas as conexdes de circuito eram feitas apartir de um componente discreto (transistor, diodo, resistor etc.) para outro. Agora a maioria das cone. xies € feita internamente aos Cls, onde elas estao protegidas de soldas ruins, interrupgbes ou curtos nas trilhas da placa e outros problemas fisicos. Os CIs também reduziram drasticamente a poténcia elétrica necessdria para realizar uma determinada fungao, j4 que seus circuitos miniaturizados requerem, tipica- mente, menos poténcia que os equivalentes discretos. Além dos ganhos no custo da fonte de alimentacao, essa reducio na poténcia também significa que o sistema nao necesita de muitas ventilacoes. Existem algumas coisas que os CIs nao podem fazer. Eles ndo suportam correntes ou tensdes muito grandes, pois o calor gerado num espaco tao pequeno causaria um aumento de temperatura acima dos mites aceitaveis. Além disso, nao se podem implementar facilmente em CIs certos dispositivos elétri- cos, tais como indutores, transformadores e grandes capacitores. Por essas raz0es, 0s Cls sao usados principalmente para realizar operacdes em circuitos de baixa poténcia, que so comumente denomina: dos processamento de informacio. As operagoes que necessitam de maiores niveis de poténcia, ou dispo- sitivos que ndo podem ser integrados, ainda sao realizadas com componentes discretos. Com a vasta utilizacdo dos Cls, veio a necessidade de conhecer e compreender as caract: elétricas das familias légicas dos CIs mais comuns, Lembre-se de que as diversas familias légi rem umas das outras, na maioria dos componentes que usam 0s seus circuitos. TTL e ECL utilizam tran. sistores bipolares como principal elemento de circuit; PMOS, NMOS e CMOS usam transistores MOS: FET como componente principal. Neste capitulo, apresentaremos as caracteristicas importantes de cada uma dessas familias de Cs e de suas subfamilias. O ponto mais importante é compreender 0 de circuito de entrada e de saida de cada familia légica. Uma vez que isso seja entendido, vocé estara mais bem preparado para fazer andlise de defeitos e projetar alguns circuitos digitais que contenham quaisquer combinagdes dessas familias de Cis. Estudaremos 0 funcionamento interno de dispositivos de cada familia com o circuito mais simples, que conduz as principais caracteristicas de todos os membros da familia de dispositivos. 8.1 _TERMINOLOGIA DE Cls DIGITAIS Embora existam muitos fabricantes de CIs, a maior parte da nomenclatura e da terminologia é razoavelmente padronizada. Os termos mais titeis sio definidos e discutidos a seguir.408, Sistemas Dicrnus / PRINCIPIOS E APLICAGOES ALTO. wy see lw raat ies Yor Vn (a (o) FIGURA 8.1 Correntes e tensdes nos dois estados logicos Parametros de corrente e tensaio (veja a Figura 8.1) = Vin(min) ~ tensdo de entrada em nivel alto (high-level input voltage). 0 nivel de tensdo mini. mo requerido para o nivel logico 1 em uma entrada. Qualquer tens&o abaixo desse nivel nao serd aceita como nivel ALTO pelo circuito légico. = Viu(max) - tensao de entrada em nivel baixo (low-level input voltage). O nivel maximo de ten io requerido para o nivel 1égico 0 em uma entrada. Qualquer tensao acima desse nivel nao ser aceita como nivel BAIXO pelo circuito logico, = Von(min) ~ tensdo de safda em nivel alto (high-level output voltage). O nivel de tensdo minimo na saida de um circuito légico, no estado légico 1, sob determinadas condigdes de carga. = Vor(max) ~ tensio de safda em nivel baixo (low-level output voltage). O nivel de tensao maxi: mo na saida de um circuito légico, no estado légico 0, sob determinadas condigdes de carga. = Tm~corrente de entrada em nivel alto (high-level input current). corrente que flui para uma entrada quando uma tensao de nivel alto especificada é aplicada nessa entrada. = Ty. corrente de entrada em nivel baixo (low-level input current). A corrente que flui para uma entrada quando uma tensio de nivel baixo especificada é aplicada nessa entrada. = Ton ~ corrente de saida em nivel alto (high-level output current). A corrente que flui de uma saida, no estado légico 1, sob determinadas condigdes de carga. ™ Tox ~ corrente de saida em nivel baixo (low-level output current). A corrente que flui de uma saida, no estado légico 0, sob determinadas condigdes de carga. Nota: 0s sentidos reais das correntes podem ser opostos aqueles mostrados na figura, dependendo da familia légica. Todas as descrigdes de fluxo de corrente neste texto se referem ao fluxo de cor. rente convencional (do maior para o menor potencial). Mantendo a convencao da maioria dos ma. nuais, a Corrente que flui para um né ou dispositivo é considerada positiva, e a corrente que flui para fora de um no ou dispositive é considerada negativa Fan-Out Geralmente, a saida de um circuito légico precisa acionar varias entradas légicas. As vezes todos 6s CIs. em um sistema digital pertencem a uma mesma familia légica, porém muitos sistemas fazem uso de diversas familias légicas. © termo fan-out (também denominado fator de acionamento de carga) é detinido como o niimero méximo de entradas légicas que uma saida pode acionar com seguranga. Por exemplo, uma porta logica que esté especificada como tendo um fan-out de 10 pode acionar 10 entra das logicas. Se esse ntimero for excedido, a tenso de nivel l6gico de saida nao pode mais ser garanti. da, Obviamente, o fan-out depende da natureza das entradas dos dispositivos que sao conectados a uma saida. A menos que uma familia légica diferente seja especificada como dispositivo de carga, 0 fan-out ¢ relativo a dispositivos de carga da mesma familia do dispositivo acionadorCapiruto 8 / Fanaisas Logics # CiRcurTos INTEGRADOS Atrasos de propagacaio ‘Um sinal Iégico sempre sofre um atraso ao atravessar um circuito, Os dois tempos de atrasos de propagagio sio definidos a seguir: | torus. Tempo de atraso do estado logico 0 para o estado légico 1 (BAIXO para ALTO, ou de LOW para HIGH). |= tpn, Tempo de atraso do estado légico 1 para o estado légico 0 (ALTO para BAIXO, ou HIGH para LOW). A Figura 8.2 ilustra esses atrasos de propagagao para um INVERSOR, Observe que tpyt € 0 atraso na resposta da saida quando ela vai de nivel ALTO para nivel BAIXO, Ele medido entre os pontos que representam 50% nas transigdes de entrada e saida. O tpi, € o atraso na resposta da saida quando ela vai de nivel BAIXO para nivel ALTO. Em alguns circuitos légicos, tpy € tpi nao tem o mesmo valor, e ambos variarao dependendo das condigdes de carga capacitiva. Os valores dos tempos de propagacao sao usados como uma medida da velocidade relativa dos circuitos l6gicos. Por exemplo, um cizcuito légico com valores de 10 ns é mais rapido do que um com valores de 20 ns, sob determinadas condigées de carga. Envradat ‘Saiga FIGURA 8.2 Atrasos de prop: Requisitos de poténcia Todo CI necesita de uma certa quantidade de poténcia élétrica para operar. Essa poténcia € for- necida por uma ou mais tenses da fonte de alimentacao conectadas ao(s) pino(s) de alimentagao do CL. Normalmente existe apenas um terminal para alimentagao do CI, e ele é identificado como Vec (para TTL) ou como Vpp (para dispositivos CMOS) A quantidade de poténcia de que um CI necessita é determinada pela corrente, Icc, que ele conso- me da fonte de alimentagao Veo, e a poténcia real é 0 produto lec X Voc. Para muitos CIs, a corrente consumida da fonte varia dependendo dos estados légicos dos circuitos no chip. Por exemplo, a Figura 8.3(a) mostra um NAND em que todas as saidas das portas esto em nivel ALTO. A corrente consumid da fonte Vec para esse caso € denominada I¢cy, Analogamente, a Figura 8.3(b) mostra o consumo de corrente quando todas as saidas estao em nivel BAIXO. Essa corrente é chamada Igcy. OS v pre so medidos om as saidas em aberto (sem carga), ja que 0 acionamento de carga teria um ef sobre cc Em geral, Iccw € Icey, tom valores diferentes. A corrente média é calculada considerando que as sai. das das portas estdo em nivel BATXO durante a metade do tempo e em nivel ALTO durante a outra metade, Tocu + Tocs. Toctméd) = Isso pode ser usado para calcular 0 consumo médio de poténcia como Pp(méd) = Iec(méd) x Veoa0 Sistemas Diernus/ PRINCIPIOS E APLICAGO! Yoo Neo | een Th ts Bae so et FIGURA 83 Toox € lec. Imunidade ao ruido Campos elétricos e magnéticos parasitas podem induzir tenses nos fios de conexio entre os circuitos logicos. Esses sinais esptirios indesejaveis so chamados de ruido e podem ocasionalmente fazer com que a tensio na entrada de um circuito l6gico caia abaixo de Vajimin) ou aumente além de Vi,(max), © que produziria uma operacao imprevisivel. A imunidade ao ruido de um circuito logico se refere a capa cidade do circuito de tolerar ruides sem provocar alteragies esptirias na tenséo de saida. Uma medida uantitativa da imuidade ao ruido é denominada margem de rufdo, ilustrada na Figura 8.4 ‘A Figura 8.4(a) é um diagrama que mostra a faixa de tenses que pode estar presente na safda de um Circuito légico. Qualquer tensao maior do que Vox(min) é considerada um nivel I6gico 1, e qualquer ten sdo menor do que Vor(max) é considerada um nivel légico 0, Tenses na faixa indeterminada nao deve riam aparecer na saida de um circuito légico sob condicées normais. A Figura 8.4(b) mos {ra 0s requisites de tensdo na entrada de um circuito légico. Este responderd a qualquer entrada maior do que Vix(min) como um nivel lgico 1, e responderd a tenses menores do que Vir(max) como nivel logico 0. As tenses na faixa indeterminada produzirdo uma resposta imprevisivel e nao devem ser wsadas A margem de ruido para o estado alto (Vu) 6 definida como Vet = Vor(min) ~ Viy(miin) (8.1) Nivel gio Nive geo jae 1 A alin 5 1 Vaaminy 3 Faixa Faixa z = desabiltada Indeterminada & emay MTT vu | FIGURA 8.4 Nivel bgico Nivel ico Margens de ruido CC, oo o | | Fats de tensdo Roquistos de tensao 0 sada «entrada @) )(Cavfrovo 8 / Fastias Loateas ® Cincurros INTEGRADOS an conforme esta ilustrado na Figura 8.4. Viz é a diferenca entre a menor saida em nivel ALTO ea me- nor tensao de entrada necessaria para um nivel ALTO. Quando uma saida légica em nivel ALTO esté scionando uma entrada de um cireuito légico, qualquer spike de ruido negativo maior do que Ven que apareca na linha de sinal pode fazer com que a tensdo caia na faixa indeterminada, onde uma opera cio imprevisivel pode ocorrer. A margem de ruido para o estado baixo (Vs) & definida como wn = Vir(méx) — Vor(méx) (8.2) €€2 diferenca entre a maior saida em nivel BAIXO e a maior tensdo de entrada requerida para o ni- vel BAIXO. Quando uma safda ldgica em nivel BAIXO esta acionando uma entrada ldgica, qualquer spike de ruido positivo maior do que V1, pode fazer com que a tensdo va para a faixa indeterminada de ser tolerada quando uma saida em nivel BAIXO esta TABELA 8.1 ‘Normalmente os valores niinimo de Viy e maxi mo de Visio dados, (@) Quando uma safda esta em nivel ALTO, ela pode estar tio baixa quanto Voy(min) = 2,4V. A tensio mini ‘ma a que uma entrada responderé como nivel ALTO é Viu(min) = 2,0V. Um spike negative de ruido pode levar a tensdo real abaixo dos 2,0 V se sua amplitude for maior do que Vyat = Vou(enin) ~ Vigy(nin) =24V-20V=04y () Quando uma saida esti em nivel BAIXO, ela pode ser tdo alta quanto Vo,(max) = 0,4. A tensdo maxi ma a que uma entrada responderd como nivel BAIXO é Vn (max) = 0,8 V. Um spike positivo de ruido Pode levar a tensio real acima dos 0,8V se sua amplitude for maior do que Vy. = Viu(méx) ~ Vox(max) =08V-—04V=04V Niveis de tensdo invalidos adequadamente, os niveis de tensdo de entrada de um circuito logico devem ser man- tidos fora da faixa indeterminada mostrada na Figura 8.4(b); isto é, eles tém de ser menores do que Yau(max) ou maiores do que Viy(min). Para as especificacdes da série TTL padrao, apresentadas no Exemplo 8.1, isso significa que a tensao de entrada deve ser menor do que 0,8V ou maior do que 2,0V. Uma tensao de entrada entre 0,8 € 2,0V € considerada invdlida, e produzira uma resposta de saida mprevisivel, portanto, tem de ser evitada. Em operacao normal, uma tensdo de entrada nao estard dentro da regiao invalida, pois vem de uma saida légica que esta dentro das especificagdes apresenta- das. Entretanto, quando essa safda Igica tem problema de funcionamento ou de sobrecatga (isto é, Para ope!a2 Sistea1as Diornass / PRINCTPIOS B APLICAGOES seu fan-out est sendo excedido), entao sua tensao pode estar dentro da regio invélida. Os niveis i lidos de tenso em um circuito digital também podem ser causados por tensdes de alimentagao que estejam fora da faixa aceitavel. f importante saber as faixas de tensdes validas para a familia I6gica que esta sendo usada, de forma que condigGes invélidas possam ser reconhecidas durante testes ou anilise de defeitos. Ac&o de fornecimento de corrente e de absorcéio de corrente As familias légicas podem ser descritas de acordo com 0 modo como a corrente flui entre a saida de um circuito légico e a entrada de um outro. A Figura 8.5(a) ilustra a acdo de fornecimento de cor- rente. Quando a safda da porta n® 1 esta em nivel ALTO, ela fornece uma corrente iy para a entrada da porta n® 2, que funciona essencialmente como uma resisténcia para a GND. Assim, a saida da porta n® 1 funciona como um fornecedor de corrente para a entrada da porta n® 2. Podemos pensar nisso como uma torneira que opera como uma fonte de agua, A aco de absorcdo de corrente esta ilustrada na Figura 8.5(b). Nesse caso, 0 circuito de entrada da porta n® 2 esté representado como uma resist@ncia ligada a +Vec, 0 terminal positivo da fonte de alimentacao. Quando a saida da porta n® 1 vai para o estado BAIXO, a corrente flui no sentido mostra do, do circuito de entrada da porta n® 2, pela resisténcia da saida da porta n® 1, para GND. Em outras Palavras, no estado BAIXO o circuito da saida que aciona a entrada da porta n® 2 deve ser capaz de ‘absorver a corrente, Iy,, vinda dessa entrada. Podemos pensar nisso como um ralo pelo qual a dgua esta fluindo. A distincao entre o fornecimento de corrente e a absorgao de corrente é importante e se tornard mais aparente ao analisarmos as diversas familias légicas, Porta do [Fereecimento de caren ‘porta de acionamento Baro e— tommece cotrente para 2 ‘easement Porta de acionamento stad ALTO. FIGURAS5 Comparagéo entre as agies de Porta de aclonamento fornecimento de corrente e de [Rosorcto decor absorgio de ‘porta de acionamento recabe (absorve)corrento da porta de carga no ‘estado BAIXO. Encapsulamentos de CIs Os desenvolvimentos e avancos nos circuitos integrados continuam cada vez mais velozes, 0 mesmo pode ser dito quanto aos encapsulamentos de CIs. Existe uma variedade de tipos de encapsu: lamentos que diferem no tamanho fisico, nas condicdes ambientais e de consumo de energia sobre as quais 0 dispositivo pode operar confiavelmente e no modo pelo qual ¢ encapsulamento do Cl é monta: do na placa de circuito impresso. A Figura 8,6 mostra cinco encapsulamentos de Cis representativos. 0 encapsulamento na Figura 8.6(a) é o DIP (dual-in-line package), que existe ha bastante tempo, Seus pinos (ou leads) estao dispostos nos dois lados maiores do encapsulamento retangular, O disposi tivo mostrado é um DIP de 24 pinos. Observe a presenca do chanfro num dos lados, que ¢ usado para localizar o pino 1, Alguns DIPs utilizam um pequeno ponto na superficie superior do encapsulamento para localizar o pino 1, Os pi m do encapsulamento DIP estao dispostos de tal forma que 0“13 Caphruvo 8 # Rastiaas Locteas # Cincurros INTEGRADOS coloca um CI sobre contatos elétricos na superficie da placa. Eles sao mantidos no lugar por uma pasta a de seus pinos, esse encapsulamento é chamado de gull-wing (‘asa de gaivota’), Muitos encapsulamen- p cada sigla, juntamente com as respectivas dimensoes. { a aes i i ne2 Pino 38, Fiom, te Pino 48 Pino + i = DIP de 24 pinos ~ (a {pino J} (asa de gaivota) 1 (© @ rape eoorrrroeeerree a" | 8 mm —>| 33 fines SOIC do 16 pinas (asa de gaivota) para montagem em superticio Cc) Ie 735 mm | LEBGA Ge 96 pinos ‘para mantagem em supertice FIGURA 8.6 Encapsulamentos comuns de CIs (cor sia da Texas Instruments)a4 Sistas Irormais/ PRINCIPIOS & APLICACOES ‘A necessidade de mais © mais conexdes'em CIs complexos resultou ‘em outro encapsulamenta Faue pobulas que tem pinos em todos os quatro lados do chip. 0 PLCC tem pinos no formate da le J.aue se curvam sob o Cl conforme mostrado na Figura 8.6(c). Esses dispositivos podem cer ausean diretamente em placas de circuito impresso, mas também podem ser colocados em soguetes pig reoaraals: Toso costuma ser feito com componentes que possivelmente precisarao ser substituidos on iispositivos légicos programaveis ou unidades centrais de processamen. quatro Indes adores. Os encapsulamentos QFP e TQFP possuem pinos asas de gaivota (gull wing) nos A iaite ledos, conforme mostrado na Figura 8.6(4). O BGA (ball grid array), mostrado na Figara Seco) Gin eeieapsulamento para montagem em superficie que oferece uma densidade ainda maior O Pag (pin grid array) ¢ um encapsulamento similar que é usado quando os componentes tgm de cr ges tlos em soquetes para permitir que sejam removidos com facilidade, O encapsulamente POA vat pinos Tongos em vez de “pequenas bolas’ de contatos (BGA) em cada posigio da matris de conta A Proliferagio de equipamentos pequenos ¢ portateis ao consumidor, tals como camera digitais, telefones celulares, computadores portéteis (PDAs), sistemas de audio portitels ¢ outs dispositivos, cas diepente sndade de circuitos 16gicos em encapsulamentos muito pequenos. Existem portas log! ¢2s disponiveis em encapsulamentos para montagem em superficie contendo uma, duse ou trés portas (AG, 26, 3G, respectivamente). Esses dispositives podem ter um mimero de pines tan nedatin quanto due uma let a pentacdo, terra - GND, duas ou trés entradas e uma saida) ¢ ocupar menos espaco do que uma letra sobre esta pagina. TABELA 8.2 Encapsulamento de Cl Sila ‘Note do encapsulamento Passo entre pinos Duabin-line package 200 mils (5,1. mm) 100 mits (2,54 mm) ‘Small outline integrated circuit 2.65 mm 50 mils (1,27 mm) Shrink small outline package 2.0mm Thin shrink small outline package 41mm Thin very small outine package 1.2mm Plastic leaded chip carrier 45mm Quad tat pack 45mm Thin quad flat pack 1.6mm Low-profile fine-pitch ball grid array 1.5mm MUU SISA) 1. Defina cada um dos seguintes termos Vout Vit» tous tm, tots tem Foct. © lec Verdadeiro ou faiso: se um circuito logico tem um fan-out de &, o eireuvo ton cinco saidas, Verdadeiro ox falso: a margem de ruido em nivel ALTO é a diferenga entre Vin min) © Voc Desereva a diferenga entre fornecimento de corrente e absorgdo de corrente Que tipo de encapsulamento de Cls pode ser coloeada em soquetec? . Que encapsulamento tem pinos dobrados sab o CI? . Em que os encapsulamentos para montagem em superficie diferem dos DIPs? + Um dispositive TTL padrao funcionaré com um nivel de entrada de 1,7 V? 8.2 AFAMILIA LOGICA TTL Durante a preparacio deste livro, CIs de pequena e média escalas de integracdo (SSI e MSI) ainda fled de daa, disponiveis na tecnologia da série TTL padrao, que existe ha 30 anos. Esca cece a sine! de dispositivos, e seus descendentes na familia TTL, teve uma enorme influénele ner cnecn Tar caus todos 08 dispositivos légicos atuais. Dispositivos TTL. ainda sdo utilizados como léeica aust liar que conecta os dispositivos mais complexos em sistemas digitais, Eles também noo usados co ‘no circuitos de interface para dispositivos que necessitam de acionamento com comente ale,APTULO 8 / FAsiLins LOcICAS & C1RCUITOS INTEGRADOS. a5 « Totem-pole +8 Envadas ‘ Re 1 ako. t Mattiplos FIGURA 8.7 (a) Porta NAND TTL. 1 basica; 1 (b) Equivatente a diodo para a) i} Embora a familia bipolar TTL como um todo esteja em declinio, iniciaremos nossa apresentagao sobre °Is l6gicos com os dispositivos que deram forma a tecnologia digital 0 circuito légico basico TTL é a porta NAND, mostrada na Figura 8,7(a). Ainda que a familia TTL, padrio esteia préxima da obsolescéncia, podemos aprender muito sobre os dispositivos atuais da fami: lia I6gica estudando 0 circuito original na sua forma mais simples. As caracteristicas de entrada da fa- milia TTL sao provenientes do transistor Q;, que tem configuragao de miiltiplos emissores (jungao de diodo). A polarizacdo direta de qualquer (ou ambas) dessas jungdes de diodos faré Q conduzir. Apenas quando todas as juncGes estiverem polarizadas inversamente, o transistor estar em corte. Esse transis- tor de entrada com muileiplos emissores pode ter até oito emissores, numa porta NAND de oito entradas. Observe também que na saida do circuito 0s transistores Q; e Q, esto numa configuragao denomi nada totem-pole. O estdgio totem-pole é construido com dois transistores que operam como chaves, Qs € 04. A funcdo de Q3 é conectar Voc & saida, produzindo um nivel Idgico ALTO. A fungao de Qy € conec tar a saida a GND, produzindo um nivel Iégico BATXO. Como veremos em breve, numa operacao nor mal, ou Q; ou Q, estara conduzindo, dependendo do estado l6gico da saida. Operacao do circuito — estado BAIXO Embora esse circuito pareca extremamente commplexo, podemos simplificar sua andlise utlizando o equivalente ao diodo do transistor de multipios emissores, Q,, conforme mostrado na Figura 8.7(b Os diodos D; e Dy representam as duas jungdes base-emissor (BE) de Qy,€ D, 6 a jungao base-coletor (BC). Na andlise a seguir, usaremos essa tepresentacio para Q;. rimeiro, vamos considerar o caso em que a saida esta em nivel BAIXO. A Figura 8.8(a) mostra esta situagio com as entradas Ae B em +5V-A tensao de +5 V nos catodos de Dz e D3 os deixa cortados,e tles praiicaziente nfo conduzirdo corrente algumo. A fonte Ge +5 V fornecerd corrente por Ri © Ds paraa base de Qs, que conduz. A.corrente do emissor de Q2 fuird para a base de Q, ¢ 0 fara conduzir Ap sacame tempo, o fuse de coreace nd colater de Gz prods pa queda do teneso sobre Ra glue re- See a Geskh HCE a Ge pats um vuln? Uae astcrertd pore tener Oy Conant ‘A tenséo do coletor de 0; 6 de aproximadamente 0,8 V. Isso porque o emissor de Qzesté a 0,7 V em relagao a GND, devido a tensao direta entre BE de Qy, 0 coletor de Q, esta a 0,1 V em relacio a0 seu emissor devide ao Ver(sat). Esse valor de 0,8 V na base de Qs nBo é suficiente para polarizar diretamen. tea jungao BE de Qs eo diodo D,, Na verdade, D; € necessario para manter 0, cortado nessa situagio Com Qy conduaindo, o terminal de saida, X,estaré com uma tensao muito baixa, visto que a resis téneia de Qs, quando condus, é baixa (1 a25 9). Na verdade, a tenséo de saida, Vou, depende de quan. ta corrente de coletor Qy conduz. Com 0; cortado, nao existe corrente vindo do rerminal da fonte de +5 ¥, por Ry. Como veremos, a corrente do coletor de Qj vird das entradas TTL as quais 0 terminal X estFIGURA8.8 Sistemas Dicriai oav (2) [Saida em nivel BAIXO ] [oe] haley j Porta NAND TTL nos seus dois estados de safda, ¥ importante notar que as entradas em nivel ALTO, A e B, terdo de fo PRINctPI08 # APLICACOES Condictes ae entrada Condigbes do salda ‘Ae Bestio amas emnivel ALTO. (@2v) OFF [As oorrentes so muito baixas I= 1OnA 2, ON, togo V, esta ‘om nivel BAKO. (=04¥) Condigses de entiada Condigbes 08 salga ‘Rou B esto anos ‘em nivel BAIKO Q,0FF ‘GND peio terminal de entrada ©, atua como um ‘s0Quior de emissor (oraimante 2,6 ornecer apenas a pequena cor: rente de fuga dos diodos. Tipicamente, essa corrente, Igy, € por volta de 10 wA para a temperatura ambiente, Operacao do circuito — estado ALTO. A Figura 8.8(b) mostra a situacdo em que a saida do circuito esta em nivel ALTO. Essa situacao pode ser produzida conectando uma entrada ou ambas as entradas em nivel BAIXO. Nesse caso, a ntrada B esta conectada a GND. Isso vai polarizar D; diretamente, de modo que a corrente fluira do terminal de +5 V, por R; ¢ Dy, e pelo terminal B para GND. A tensio direta sobre D manteré o ponto Y em aproximadamente 0,7 V. Essa tensao nao é suficente para polarizar diretamente D, e a juncao B. E de Q, para condugao,Capruco 8 / Fantusas Locrcas & Cincurros EvTEGRADOS a7 Com Q2 em corte, ndo existe corrente de base para Q,, e ele corta. Como nao existe corrente de coletor em Q2, a tensao na base de Qy serd grande o suficiente para polarizar diretamente Q3¢ Dy, de modo que Q; conduz. Na verdade, Qy opera como um seguidor de emissor, porque essencialmente o ter minal de saida X esta no seu emissor. Sem carga conectada do ponto X para GND, Vows estard em torno de 3,4 a 3,8V, pois duas quedas de diodo de 0,7 V (BE de Q3 e Dy) devem ser subtraidas dos 5V aplica dos & base de Q;, Essa tensio diminuird com a carga, porque esta receberé corrente do emissor de Qs, que por sua vez receberd corrente de base por R2, aumentando, portanto, a queda de tensio sobre Ry. E importante notar que existe uma corrente substancial fluindo pelo terminal de entrada B para GND quando B 6 mantida em nivel BAIXO. Essa corrente, fr, 6 determinada pelo valor do resistor Ri, que varia de uma série para outra. Para TTL padrao, ela esta em tomo de 1,1 mA. A entrada Bem nivel BAIXO funciona como um absorvedor para GND dessa corrente. Acao de absoréao de corrente ‘Uma safda TTL atua como um absorvedor de corrente no estado BATXO, pols recebe corrente da entrada da porta que esté acionando. A Figura 8.9 mostra ura porta TTL. aclonando a entrada de ums ontra porta (a carga) para ambos os estados de tensio de salda, Para a situacto de estado de saida em HisL BAUIO dpeaauena ua Flanaw 6 a, of eusvurvae Gltcarigeeie Ge We tammy ea eee itd GHIs apesscintesoncs coxssscara'roui> © 5 GHD, Fama taueaiiee PETE ADL na es mente a jumgao BE de Qj, e a corrente flui, como mostrado, de volta por Qs. Assim, Qy esté reatizando uma agao de absorgao da corrente (Jy) proveniente da entrada da porta de carga. Freqiientemente nos referimos a Q, como o transistor de absorcio de corrente ou como o transistor de pull- se Bee] a FIGURA 8.15 Nao-conectada = 4, ‘Trés formas de tratar (futvand) eiseicad 10) entradas | nio-usadas.Stsromas Drcrnas/ PRINCIPIOS E APLICACOES Para ilustrar, considere que cada entrada da porta NAND de trés entradas na Figura 8,15(c) tem 0,5 mA para Jy. e 20 1A para Im. A entrada comum B representara, portanto, uma carga de entrada de 40 uA no estado ALTO, mas de apenas 0,5 mA no estado BAIXO, O mesmo seria valido para uma porta AND. Se fosse uma porta OR ou uma NOR, a entrada B comum representaria uma carga de entrada de 40 A no estado ALTO e 1 mA no estado BAIXO. © motivo dessa caracteristica pode ser entendido verificando-se o diagrama de circuito da p NAND TTL da Figura 8.8(b). A corrente [y, esta limitada pela resistencia R;. Mesmo que as entradas. © B fossem ligadas juntas e aterradas, essa corrente nao se alteraria; ela apenas se dividiria e fluiria Por caminhos paralelos pelos diodos Dz € D3. A situacao é diferente para portas OR e NOR, j4 que elas hao utilizam transistores com multiplos emissores, mas tém transistores de entrada separados para cada entrada, conforme vimos na Figura 8.10. dispositive da série 74LS com Ig = 20 wA e Iy,= 0,4 mA. (Carga na sada da porta 1 a BAKO | [Corrente Cortente decaiga Porta _decarga 404A 04 ma 204A 014 mA Ou 12mA FIGURA 8.16 20mA Exemplo 8.10. ae Solugio © acionamento de earga na saida da porta n® 1 é equivalente a seis cargas de entrada no estado ALTO, mas ‘apenas cinco cargas de entrada no estado BAIXO. Isso porque a porta NAND representa apenas uma tinica carge de entrada no estado BAIXO, Colocando entradas TTL em nivel baixo Ocasionalmente, surgem situagées nas quais uma entrada TTL deve ser mantida normalmente em nivel BAIXO pela atuacao de uma chave mecnica. Isso ¢ ilustrado na Figura 8.17 para a entrada de um monoestavel. Esse monoestavel € disparado por uma borda de subida que ocorre quando a chave é momeritaneamente fechada. resistor R serve para manter a entrada T em nivel BAIXO enquanto a chave permanece aberta. Deve-se ter 0 cuidado de manter o valor de R baixo o suficiente para que a tensao sobre ele, devido corrente Iy, que flui da entrada do monoestivel para GND, nao exceda Vi.(max). Assim, o maior valor de R é dado por In, X Rntx = Vi(méx) (83) Vixméx) In R, R deve ser mantido abaixo desse valor para garantir que a entrada do monoestdvel estard com 0 SAIXO aceitavel enquanto a chave estiver aberta. O valor minimo de R é determinado pelo con- sumo de corrente da fonte de 5V quando a chave ¢ fechada. Na prética, essa corrente deve ser minimi: zada mantendo-se R ligeiramente abaixo de RixCaphruvo 8 / Famfuias Loctcas Cincurros INTEGRADOS @ FIGURA 8.17 T monosstével a EGIORPEE Determine um valor aceitavel para R se o monoestavel for um CLTTL 741 de 0,4 ma, Solucdo. valor de Iy, seré, no méximo, 0,4 mA. Esse valor maximo deve ser usado para calcula Rygx- Da Tabela 8.6, Vistmax) = 0,8 para a série 74LS. Assim, temos oay R “i nx = Gama 7 20000 Uma boa escolha nesse caso seria R = 1,8k0, que é um valor padrdo de resistor. Transientes de corrente Os circuitos légicos TTL sao afetados pelos spikes ou pelos transientes internos de corrente causa: dos pela estrutura de saida totem-pole. Quando a saida esta comutando de estado BATXO para 0 esta do ALTO (veja a Figura 8.18), os dois transistores de saida estéo mudando de estado: Q de OFF para ON, e Q; de ON para OFF. Tendo em vista que Q, esta saindo da condi¢ao de saturado, ele leva mai tempo do que Qs para mudar de estado. Logo, existe um pequeno intervalo de tempo (por volta de 2 ns) durante a comutacdo em que ambos os transistores estao conduzindo e um surto (pico) de corrente relativamente alto (30 a 50 mA) é solicitado da fonte de +5V. A duracao desse transiente de corrente é estendida pelos efeitos de qualquer capacitancia de carga no circuito de saida. Essa capacitancia consiste em capacitincias parasitas das ligacdes e em capacitancia de entrada de quaisquer circuitos de carga e deve ser carregada para o nivel de tensao do estado de saida ALTO. Esse efeito total pode ser resumido como se segue: ‘Sempre que uma saida TTL totem-pole vai de nivel BAIXO para nivel ALTO, um pico de corrente de alta amplitude é drenado da fonte Vcc. FIGURA 8.18 Um grande spike de corrente é drenado de Vec quando uma saida totem-pole comuta de nivel BATXO para nivel ALTO.432 Sistemas Dicrtats / PRINCIPIOS B-APLICAGOES Num circuito ow sistema digital complexo, existem mulitas saidas TIL trocando de estado a0 mesmo tempo, cada tima drenando um spike de corrente da fonte. O efeito cumulative de todos esses picos de corrente serd um spike de tensio na linha Voc, devido principalmente & indutincia distribuida na linha da fonte de alimentagao (lembre-se: V = L(dildt) para indutdncia, e dilde ¢ muito grande para um spike de corrente de 2 ns]. Esse spike de tensao pode causar sérios proble mas durante as transigées, a menos que algum tipo de filtragem seja usado. A técnica mais comum utiliza pequenos eapacitores de radiofreqiiéncia conectados entre Voc e GND, para essencialmente ‘colocar em curto’ esses spikes de alta freqiiéncia. Isso ¢ chamado de desacoplamento da fonte de alimentagao. ¥ pratica comum conectar um capacitor ceramico de disco de 0,01 uF ou 0,1 uF de baixa induc: cia entre Voc e GND préximo de cada CITTL em uma placa de circuito impresso. Os terminais do capa citor sao mantidos bem pequenos para minimizar a indutancia em série. ‘Além disso, é procedimento comum conectar um grande capacitor (2a 20 uF) entre Vece GND de cada placa para filtrar as variagoes de freatiéncias relativamente baixas em Voc causadas pelas grat des mudancas nos niveis de Icc a medida que as saidas comutam de estado. ‘QUESTOES PARA REVI 1. Qual serd o nivel légico de saida de uma porta NAND TTL que tem todas as, suas entradas desconectadas? 9. Quais so as duas formas aceitaveis de lidar com entradas nao-usadas numa porta AND? Repita a Questo 2 para uma porta NOR. Verdadeiro ou falso: quando as entradas de uma porta NAND sio conectadas juntas, elas so sempre tratadas como uma Gnica carga para a fonte de sinal. ‘0 que é desacoplamento da fonte de alimentagdo? Por que isso é usado? 8.7 _TECNOLOGIA MOS 0 termo tecnologia MOS (metal-Gxido-semicondutor — metal-oxide-semiconductor) € derivado da estrutura biisica MOS, que consiste de um eletrodo de metal sobre um éxido isolante, que por sua vez est sobre um substrato dé semicondutor. Os transistores implementados com a tecnologia MOS sio transistores de efeito de campo denominados MOSFETs. Isso significa que o campo elétrico do eletro- do de metal, do lado do dxido isolante, tem um efeito sobre a resisténcia do substrato. A maioria dos Cls de tecnologia MOS ¢ construida completamente de MOSFET e nenhum outro componente. As principais vantagens do MOSFET sao que ele ¢ relativamente simples, de baixo custo de fabri: cago, pequeno e consome pouquissima poténcia. A fabricacao de Cls MOS apresenta um terco da com- plexidade de fabricacdo de Cls bipolares (TTL, ECL etc.). Além disso, os dispositivos MOS ocupam ‘muito menos espaco no chip que transistores bipolares. 0 mais importante é que 0s Cls digitais MOS normalmente nao usam os elementos resistores nos CIs que ocupam uma drea relativamente grande nos chips de CIs bipolares. Em resumo, os Cls MOS podem acomodar um miimero muito maior de elementos de circuito em um nico chip que Cls bipolares. Essa vantagem é evidenciada pelo fato de que os Cls MOS tém domina- do os Cls bipolares na érea da integracéo em larga escala (LSI, VLSI). A alta densidade de encapsula: mento dos CIs MOS os torna especialmente adequados para CIs complexos tais como chips de micro: processadores e memérias, Aperfeicoamentos na tecnologia MOS conduziram a dispositivos que sao mais répidos que as séries 74, 74LS e 74ALS, com caracteristicas de acionamento de corrente compa: raveis, Conseqiientemente, os dispositivos MOS (especialmente CMOS) também tém dominado o mer cado de dispositivos SSI e MSL A familia TTL 74AS ainda é mais rapida que o melhor dispositivo CMOS, mas @ um custo de uma dissipacao de poténcia muito maior. A principal desvantagem dos dispositivos MOS ¢ 0 risco de serem danificados por eletricidade estatica. Embora isso possa ser minimizado por procedimentos adequados de manuseio, os disposit vos TTL ainda sao muito mais duraveis para experimentos de laborat6rio. Conseqiientemente, voc provavelmente verd dispositivos TTL sendo usados no aprendizado enquanto estiverem disponiveis.-uLo 8 J Bansuias Loctcas & Cixcurros INTEGRADOS 0 MOSFET Atualmente existem dois tipos de MOSFETs: deplegdo e enriquecimento. Os CIs digitais MOS usam exclusivamente MOSFETs do tipo enriquecimento, e assim somente esse tipo sera considerado nas dis- cusses a seguir. Além disso, vamos nos limitar a analisar a operagdo desses MOSFETs como chaves igaldestiga, A Figura 8.19 mostra os simbolos esquematicos para 0s MOSFETs do tipo enriquecimento canal-N ecanal-P, em que o sentido da seta indica se o canal é P ou N. Os simbolos mostram uma linha traceja- da entre a fonte e o dreno indicando que normaimente nao ha um canal de condugao entre esses eletro- dos. Os simbolos também mostram a separagio entre a porta € os outros terminais para indicar a alta resisténcia (tipicamente em torno de 10" 0) da camada de 6xido entre a porta (gate) e 0 canal, que € formado no substrato, reno FIGURA 8.19 eoseco Simbolos esquemaricos para MOSFETs do tipo enriquecimento. 4 Fonte Cana. Configuracao basica de um MOSFET como chave sura 8.20 mostra a operacao de chaveamento de um MOSFET canal-N, o elemento basico de uma familia de dispositivos conhecida como N-MOS, Para um dispositive canal-N, 0 dreno tem sem- pre uma polaridade positiva em relacdo a fonte. A tensdo entre a porta e a fonte, Vos, € a tensao de entrada, que é usada para controlar a resisténcia entre dreno e fonte (isto €, a resistencia do canal) e, portanto, determina se o dispositivo esta ligado ou desligado. Quando Ves = 0'V, nao existe um canal de condugao entre a fonte e 0 dreno, e o dispositivo esta desligado, conforme mostra a Figura 8.20(b). Tipicamente, a resistencia do canal no estado desligado (OFF) 6 10° 0, o que, para a maioria dos propésitos, é considerado um circuito aberto. 0 MOSFET sv MODELO DO siMBOLO ‘CIRCUITO, oe “8 URA 8.20 MOSFET canalN usado ‘como chave: (a) Simbolo; (b) Modelo do circvito; (©) Funcionamento do inversor N-MOS,Sistemas Dicrrats/ PRINCIPIOS E APLICACOES permanece desligado enquanto Vgs é zero ou negativa. A medida que Ves for sendo feita positiva (porta positiva em relagao a fonte), a tensao de limiar (V) € alcancada, ponto no qual um canal de con: dugao comega a se formar entre fonte e dreno, Tipicamente, Vz = +1,5V para um MOSFET canal-N, ¢, Portanto, qualquer Ves = 1,5¥ fara com que o MOSFET entre em condugdo. Geralmente, um valor de Vos muito maior que Vy é usado para 0 MOSFET conduzir melhor, Conforme é mostrado na Figura 8.20(b), quando Ves ~ +5V, a resisténcia entre a fonte eo dreno cai para um valor de Roy = 1000 01 Em esséncia, o MOSFET canal-N comuta de uma resisténcia muito alta para uma resistencia baixa conforme a tensao na porta comuta de uma tensao de nivel BAIXO para uma tensao de nivel ALTO. E muito util imaginar simplesmente o MOSFET como uma chave que esta aberta ou fechada entre a fonte eo dreno. © MOSFET canal-P, ou P-MOS, mostrado na Figura 8.21(a), funciona exatamente da mesma forma que o de canal-N, exceto que ele usa tenses de polaridade oposta. Para P-MOSFETs o dreno é conec- tado em ~ Vpp, de forma a ser polarizado negativamente em relacao a fonte, Para ligar 0 P-MOSFET, uma tensdo negativa que exceda a Vy tem de ser aplicada ao terminal da porta. A Figura 8.21(b) mostra que, quando a porta est em 5 V em relago a GND (a mesma tensio que é aplicada a fonte), o transistor est desligado (OFF) e existe uma resisténcia muito alta entre o dreno © a fonte, Quando a porta est4 em 0'V (em relagao a GND), a tensao da porta para a fonte Ves = -5V ¢ liga o transistor (ON), baixando a resisténcia do dreno para a fonte. O circuito da Figura 8,20(c) mos- tra a ago de chaveamento de um inversor usando a légica P-MOS. ATabela 8.8 resume as caracteristicas de chaveamento dos dispositivos canal-N e canal-P. TABELA 88 Se oe Geralmente mais negativa que =1,5V ‘tipico) Geraimente mais 1000 postiva que +1,5V (tipico) FIGURA 8.21 MOSFET canal-P usado ‘como chave: (a) Simbolo; (b) Modelo do circuito em estado desligado (OFF) ligado (ON); (c) Circuito inversor P-MOS.