Laboratoire d’Electronique, Microtechnologie & Communication

Conception des
Circuits Intégrés Prédiffusés
Précaractérisés et sur Mesure

Mohamed MASMOUDI
Professeur à l’ENIS

GE3 Mohamed Masmoudi

 Laboratoire d’Electronique, Microtechnologie & Communication

Plan du cours
Introduction

Chapitre I : Techniques de conception des circuits intégrés

Chapitre II : ASIC Semi Spécifique

Chapitre III :ASIC Spécifique

Chapitre IV : Méthodologies pour la conception des circuits intégrés

Chapitre V : Conception de Bibliothèques de cellules

GE3 Mohamed Masmoudi

 Chapitre I : Techniques de conception des circuits intégrés

Chapitre I

Techniques de conception des circuits intégrés

Plan du chapitre :

- Classification des Circuits intégrés

- Evolution des techniques de conception
- Classification des ASICs
- Comparaison des ASICs

GE3 Mohamed Masmoudi

 Chapitre I : Techniques de conception des circuits intégrés

GE3 Mohamed Masmoudi

 Chapitre I : Techniques de conception des circuits intégrés

GE3 Mohamed Masmoudi

 Chapitre I : Techniques de conception des circuits intégrés

GE3 Mohamed Masmoudi

 Chapitre I : Techniques de conception des circuits intégrés

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 Chapitre I : Techniques de conception des circuits intégrés

ASIC : Application Specific Integrated Circuit

Classification des ASICs

ASIC

ASIC ASIC
semi-spécifique spécifique

Programmable Pré-diffusé Pré-caractérisé Sur mesure Système sur

"FPGA" "Gate Array" "Standard Cell" "Full Custum" puce "SoC"

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 Chapitre I : Techniques de conception des circuits intégrés

Comparaison des ASICs

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 Chapitre II : ASIC Semi Spécifique

Chapitre II

ASIC Semi Spécifique

Plan du chapitre :

- Circuits Programmables
- Circuits prédiffusés
- Comparaison

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 Chapitre II : ASIC Semi Spécifique

Programmable "FPGA"

ASIC

ASIC ASIC
semi-spécifique spécifique

Programmable Pré-diffusé Pré-caractérisé Sur mesure Système sur

"FPGA" "Gate Array" "Standard Cell" "Full Custum" puce "SoC"

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 Chapitre II : ASIC Semi Spécifique

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 Chapitre II : ASIC Semi Spécifique

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 Chapitre II : ASIC Semi Spécifique

Critères de choix de la technologie

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 Chapitre II : ASIC Semi Spécifique

Les principaux fabriquants

1. ALTERA 30%
2. XILINX 30%
3. LATTICE 10%
4. ACTEL 10%
5. Etc… 20%

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 Chapitre II : ASIC Semi Spécifique

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 Chapitre II : ASIC Semi Spécifique

Bloc Logique : CLB (Xilinx XC3000)

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 Chapitre II : ASIC Semi Spécifique

Technologie de Programmation

Anti-fusible

Flash

SRAM

Caractéristiques : encombrement minimal, non reprogrammable, technologie spécifique

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 Chapitre II : ASIC Semi Spécifique

Technologie de Programmation

Anti-fusible

Flash

SRAM

EPROM

Caractéristiques : conserve la configuration, système autonome, technologie spécifique

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 Chapitre II : ASIC Semi Spécifique

Technologie de Programmation

Anti-fusible

Flash

SRAM

Caractéristiques : volatile, reconfigurable dynamiquement, technologie spécifique

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 Chapitre II : ASIC Semi Spécifique

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 Chapitre II : ASIC Semi Spécifique

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 Chapitre II : ASIC Semi Spécifique

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 Chapitre II : ASIC Semi Spécifique

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 Chapitre II : ASIC Semi Spécifique

Pré-diffusé "Gate Array"

ASIC

ASIC ASIC
semi-spécifique spécifique

Programmable Pré-diffusé Pré-caractérisé Sur mesure Système sur

"FPGA" "Gate Array" "Standard Cell" "Full Custum" puce "SoC"

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 Chapitre II : ASIC Semi Spécifique

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 Chapitre II : ASIC Semi Spécifique

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 Chapitre II : ASIC Semi Spécifique

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 Chapitre II : ASIC Semi Spécifique

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 Chapitre III : ASIC Spécifique

Chapitre III

ASIC Spécifique

Plan du chapitre :

- Circuits Précaractérisés
- Circuits sur Mesure
- Système sur puce

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 Chapitre III : ASIC Spécifique

Pré-caractérisé "Standard Cell"

ASIC

ASIC ASIC
semi-spécifique spécifique

Programmable Pré-diffusé Pré-caractérisé Sur mesure Système sur

"FPGA" "Gate Array" "Standard Cell" "Full Custum" puce "SoC"

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 Chapitre III : ASIC Spécifique

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 Chapitre III : ASIC Spécifique

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 Chapitre III : ASIC Spécifique

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 Chapitre III : ASIC Spécifique

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 Chapitre III : ASIC Spécifique

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 Chapitre III : ASIC Spécifique

Sur Masure "Full Custum"

ASIC

ASIC ASIC
semi-spécifique spécifique

Programmable Pré-diffusé Pré-caractérisé Sur mesure Système sur

"FPGA" "Gate Array" "Standard Cell" "Full Custum" puce "SoC"

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 Chapitre III : ASIC Spécifique

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 Chapitre III : ASIC Spécifique

Procédure Réelle

Spécification du système
Procédure Idéale

Définition architecture
Spécification du système
Simulation fonctionnelle

Conception logique Description comportementale

Simulation logique

Conception électrique Description structurelle

Simulation électrique

Layout
Layout

Extraction
Simulation Fabrication
Comparaison

Fabrication

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 Chapitre III : ASIC Spécifique

Système sur Puce "SoC"

ASIC

ASIC ASIC
semi-spécifique spécifique

Programmable Pré-diffusé Pré-caractérisé Sur mesure Système sur

"FPGA" "Gate Array" "Standard Cell" "Full Custum" puce "SoC"

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 Chapitre III : ASIC Spécifique

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 Chapitre III : ASIC Spécifique

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 Chapitre III : ASIC Spécifique

Comparaison FPGA/GA/SC

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 Chapitre III : ASIC Spécifique

Migration FPGA h ASIC

Les FPGA diminuent le temps de conception d'un ASIC

Les FPGA permettent d'obtenir rapidement le prototypage rapide d'un ASIC

pour le tester sur carte.
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 Chapitre III : ASIC Spécifique

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 Chapitre III : ASIC Spécifique

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 Chapitre III : ASIC Spécifique

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 Chapitre IV : Méthodologies pour la conception des circuits intégrés

Chapitre IV

Méthodologies pour la conception des circuits intégrés

Plan du chapitre :

- Outils de CAO
- Flot de conception des circuits analogiques
- Flot de conception pour les circuits numériques
- Flot de conception des circuits mixtes

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 Chapitre IV : Méthodologies pour la conception des circuits intégrés

Rôle de la Conception Assistée par Ordinateur

(CAO - CAD:Computer Aided Design / CAE:Computer Aided Engineering)

- Maîtrise des temps et des coûts.

- Nécessité suite à la complexité croissante des circuits électroniques
- Gérer les immenses volumes de données techniques
- Analyses poussées (stress, fiabilité, thermique, …)
- Réutilisabilité / Intellectual Property / Testabilité

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 Chapitre IV : Méthodologies pour la conception des circuits intégrés

Evolution : Méthodes de CAO

1950 : Premier système graphique (MIT)
1969 : SPICE (Berkeley)
#1970 : Dessin des masques à la main
#1980 : Compilation de silicium (portes vers masques)
#1985 : Synthèse logique / Naissance de VHDL
#1990 : Synthèse de haut niveau
#1995 : Synthèse architecturale
Méthodologie ASIC : juste par conception
#2000 : Langage multi-disciplines industriel : VHDL-AMS
Analogique / Numérique / Autres (MOEMS)
Diminution des «Time-to-Market»
et de la durée de vie des produits
Méthodologie / Gestion de projet TRES IMPORTANT
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 Chapitre IV : Méthodologies pour la conception des circuits intégrés

Outils de CAO

- Simulateurs Analogiques : SPICE, ELDO, SPECTRE, …

- Simulateurs Logiques : SPICE, ELDO, SPECTRE, …

- Simulateurs Fonctionnels Comportementaux Logiques: MATLAB,

VHDL, VERILOG, …

- Simulateurs Fonctionnels Comportementaux Analogiques et Mixtes :

VHDL-AMS, VERILOG-AMS, …

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 Chapitre IV : Méthodologies pour la conception des circuits intégrés

Flot de conception

LAYOUT

Manuel

Synthèse
Logique Compilation
de Si

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 Chapitre IV : Méthodologies pour la conception des circuits intégrés

Flot de conception

Conception algorithmique et synthèse de haut niveau

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 Chapitre IV : Méthodologies pour la conception des circuits intégrés

Flot de conception des Circuits Intégrés Analogiques

Spécification du système

Conception électrique

Simulation électrique

Layout

Extraction

Netlist

Simulation électrique

Ok

Fabrication

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 Chapitre IV : Méthodologies pour la conception des circuits intégrés

Flot de conception des Circuits Intégrés numériques

Spécifications

oui
Modélisation haut niveau Vérification Diagnostic

non

Modélisation RTL Simulation Diagnostic

Synthèse logique Analyse de délais Diagnostic

Analyse de testabilité Performances Diagnostic

Placement-Routage DRC + Extraction Diagnostic

Fabrication d’un prototype

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 Chapitre IV : Méthodologies pour la conception des circuits intégrés

Synthèse logique

simulation abstraite simulation logico-temporelle simulation électrique

synthèse logique
HDL Gate level Physique level
Compilation de silicium
if a=‘1’ then + placement/routage
r=v v
else
2 1 r
r = not (p) p
end if
a

N N
P

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 Chapitre IV : Méthodologies pour la conception des circuits intégrés

Flow de Conception Typique pour FPGA

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 Chapitre IV : Méthodologies pour la conception des circuits intégrés

Modélisation Analogique et Mixte

C’est une description comportementale des circuits analogiques et mixtes

VHDL-AMS, VERILOG-AMS représentent les principaux outils de

modélisation et de simulation analogique et mixte.

Nécessité d’avoir une bibliothèque suffisamment riche de modèles

comportementaux : AOP, Filtres, CAN, CNA, PLL, VCO, etc….

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 Chapitre IV : Méthodologies pour la conception des circuits intégrés

Flot de conception des Circuits Intégrés mixtes

Convertisseur A/N

Partie Analogique Partie Numérique

Bibliothèque Bibliothèque
Modèles Analogiques Numérique

Circuit Modèle partie

Architecture Partie
Niveau transistor Analogique
Numérique

Vérification Vérification
Modèle du
& test & test
Convertisseur A/N

Layout partie Synthèse de la partie

Analogique Numérique

Layout du convertisseur A/N

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 Chapitre IV : Méthodologies pour la conception des circuits intégrés

Un environnement de CAO mixte : Tanner

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 Chapitre IV : Méthodologies pour la conception des circuits intégrés

Un environnement de CAO mixte : Tanner

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 Chapitre IV : Méthodologies pour la conception des circuits intégrés

Synthèse Analogique

Jusqu’à ce jour la synthèse des circuits analogiques est manuelle en

attendant l’apparition du premier outil de synthèse analogique.

Plusieurs labo de recherche, dans le monde, travaillent pour développer

des outils de synthèse analogique.

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 Chapitre V : Conception de Bibliothèques de cellules

Chapitre V

Conception de Bibliothèques de cellules

Plan du chapitre :

- Choix des critères pour la conception

- Développement d’un Design Kit (Technologie CMOS 0.35µm Puits N)
- Exemples de cellules logiques
- Exemples de cellules analogiques
- Plots d’E/S

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 Chapitre V : Conception de Bibliothèques de cellules

Choix des critères de Conception

- Surface minimale

- Consommation minimale

- Fréquence maximale

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 Chapitre V : Conception de Bibliothèques de cellules

Design Kit (Technologie CMOS 0.35µm Puits N)

Caractéristiques de la Technologie

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 Chapitre V : Conception de Bibliothèques de cellules

Design Kit (Technologie CMOS 0.35µm Puits N)

GE3 Mohamed Masmoudi

 Chapitre V : Conception de Bibliothèques de cellules

Design Kit (Technologie CMOS 0.35µm Puits N)

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 Chapitre V : Conception de Bibliothèques de cellules

Design Kit (Technologie CMOS 0.35µm Puits N)

Inverseurs

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 Chapitre V : Conception de Bibliothèques de cellules

Design Kit (Technologie CMOS 0.35µm Puits N)

NAND (2 entrées)

NOR (2 entrées)

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 Chapitre V : Conception de Bibliothèques de cellules

Design Kit (Technologie CMOS 0.35µm Puits N)

CAN (8 bits)

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 Chapitre V : Conception de Bibliothèques de cellules

Design Kit (Technologie CMOS 0.35µm Puits N)

DAC (8 bits)

GE3 Mohamed Masmoudi

 Chapitre V : Conception de Bibliothèques de cellules

Design Kit (Technologie CMOS 0.35µm Puits N)

DAC (10 bits)

GE3 Mohamed Masmoudi

 Chapitre V : Conception de Bibliothèques de cellules

Design Kit (Technologie CMOS 0.35µm Puits N)

Plots d’E/S analogiques

GE3 Mohamed Masmoudi

 Chapitre V : Conception de Bibliothèques de cellules

Design Kit (Technologie CMOS 0.35µm Puits N)

Plots d’E/S analogiques

Vdd

Vdd Core Gnd Core

Pad Gnd Pad

Vdd Vdd

In Core In Core

Pad Gnd Pad Gnd

GE3 Mohamed Masmoudi

 Chapitre V : Conception de Bibliothèques de cellules

Design Kit (Technologie CMOS 0.35µm Puits N)

Plots d’E/S analogiques

Pad "Gnd" Pad "In" Pad "In" Pad "In" Pad "In" Pad "In" Pad "In" Pad "Vdd"

D D D

D D R D D

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 Chapitre V : Conception de Bibliothèques de cellules

Design Kit (Technologie CMOS 0.35µm Puits N)

Plots d’E/S logiques

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 Chapitre V : Conception de Bibliothèques de cellules

Design Kit (Technologie CMOS 0.35µm Puits N)

Plots d’E/S logiques

Plot d’entrée :

Vdd Vdd

In Core In Core

Pad Gnd Pad Gnd

Plot de sortie :

Core Out

Pad

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 Chapitre V : Conception de Bibliothèques de cellules

Design Kit (Technologie CMOS 0.35µm Puits N)

Plots d’entrées

GE3 Mohamed Masmoudi

 Chapitre V : Conception de Bibliothèques de cellules

Design Kit (Technologie CMOS 0.35µm Puits N)

Plots de sortie

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