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UNIVERSIDADE DE VORA

CET Manuteno Industrial Electrnica (100h)

Projecto de electrnica digital Fechadura de segurana

Martinho Roma, Francisco Curraleira, Hugo Silvrio, Joo Vieira, Joaquim Santos, Jos Pereira, Luis Luz, Luis Potes, Paulo Vargas, Ricardo Grazina, Srgio Fialho vora 2010
1 Electrnica digital

Electrnica digital

Desenho gentilmente cedido por Amrico Mendes

Electrnica digital

Electrnica digital CET Prazo 20 de Julho de 2010

Projecto de uma fechadura electrnica com as seguintes caractersticas: - A chave tem 32 estados possveis predefinidos pelo utilizador. - A abertura faz-se mediante a comparao com a chave pr-estabelecida. - Em caso de compatibilidade d um sinal sonoro e abre a fechadura. - Em caso de no compatibilidade soa um alarme e bloqueia a fechadura.

Projecta os circuitos lgicos optimizados para a realizao do projecto.

ndice
1) Introduo. . .. .. 4 5 5 9 10 11 11 2) Definio das chaves.

3) Definio das portas lgicas.

4) Circuito lgico completo. .. 5) Escolha de uma chave pr-estabelecida. .. 6) Bibliografia. 7) Anexos. . .....

1) Introduo
Iremos abordar este projecto, analisando sequencialmente as diferentes fases, ao invs de comearmos logo de incio pelo estudo de todas as variveis envolvidas. (Anexo4 Tabela de verdade com onze variveis)

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2) Definio das chaves


Para obtermos uma chave com 32 estados possveis, necessitamos de 5 variveis: 25 = 32 Variveis A0, B0, C0, D0 ,E0 A chave pr-estabelecida tem tambm o mesmo nmero de variveis, 5. Variveis A1, B1, C1, D1 ,E1

3) Definio das portas lgicas


- Comparao de uma varivel de mesmo peso nas duas chaves. Ya = Igualdade de A0 e A1 Tabela de verdade A0 0 0 1 1 A1 0 1 0 1 Ya = (A0 = A1) 1 0 0 1 A0 1 0 Mapa de Karnaugh A1 0 1

Ya = A0.A1 + A0.A1 Ya = (A0.A1+ A0). (A0.A1+ A1) Ya = (A0+ A0) . (A1+ A0) . (A0+ A1) . (A1+ A1) Ya = 1 . (A1+ A0) . (A0+ A1) . 1 Ya = (A1+ A0) . (A0+ A1) __ _______________ ______ ______ Ya = (A1+ A0) . (A0+ A1) = (A1+ A0) + (A0+ A1) = (A1A0) + (A0A1) ___ Ya = A0 + A1 uma XOR ______ Ya = A0 + A1 uma XOR ou XNOR ( OU Exclusivo negado )

Tambm podemos observar na tabela de verdade que obtivemos uma XNOR.


A0 A1

Ya

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- Comparao das duas chaves. Y = chaves iguais (quando a comparao das 5 variveis verdade) Tabela de verdade
Varveis Sada

Mapa de Karnaugh
Y1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1

Ya
0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1

Yb
0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1

Yc
0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1

Yd
0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1

Ye
0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1

Ye Yd Yc 0 0 Yb Ya 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 Yc 0 0 0 0 0 0 0 0

Y = Ya . Yb . Yc . Yd . Ye

Na comparao das duas chaves, vamos utilizar um circuito combinatrio comparador de duas palavras de 5 bits. A comparao feita pelo produto das comparaes unitrias das variveis de mesmo peso das duas chaves.

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Circuito lgico da comparao das duas chaves completas


A0 A1 B0 B1 C0 C1 D0 D1 E0 E1

Ya

Yb

Yc

Yd

Ye

- Para autorizar a comparao, o manpulo da porta acciona um contacto normalmente aberto, este contacto evita despoletar o alarme durante a introduo do cdigo. F = autorizao para comparar S0 = abertura da porta Tabela de verdade Y 0 0 1 1 F 0 1 0 1 S0 0 0 0 1 S0 = Y . F Y 0 0 Mapa de Karnaugh F 0 1

S1 = alarme Tabela de verdade Y 0 0 1 1 F 0 1 0 1 S1 0 1 0 0 S1 = .F Y 0 0 Mapa de Karnaugh F 1 0

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Circuito lgico com autorizao


A0 A1 B0 B1 C0 C1 D0 D1 E0 E1 F

Ya

Yb

Yc

Y S0

Yd

Ye
S1

- Bloqueio da fechadura Para bloquearmos a fechadura necessitamos primeiro memorizar o alarme e com essa informao bloquear a fechadura. S2 = alarme memorizado M = massa do circuito Tabela de verdade M 0 0 S1 0 1 S2 X 1

Circuito lgico da memria S1

S2

(S1 memorizado)

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Circuito lgico com bloqueio S1 Bloqueio da fechadura

S2 M

(S1 memorizado)

4) Circuito lgico completo

Circuito lgico completo


A0 A1 B0 B1 C0 C1 D0 D1 E0 E1 F

Ya

Yb

Yc

Y S0 Abertura

Yd

Ye
S1

Bloqueio

S2 Alarme

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5) Escolha de uma chave pr-estabelecida


Escolhemos como exemplo o cdigo com o nmero decimal 18. Tabela de verdade
Estado
0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31

A1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1

B1 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1

Varveis C1 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1

D1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1

E1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1

Sada Y1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 0 0

Mapa de Karnaugh E1 D1 C1 0 B1 A1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 C1 0 0 0 0 0 0 0 0

Para o cdigo escolhido Y1 = A1 . D1

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6) Bibliografia

RODRIGUES V. & ARAJO M., (1988), Projecto de Sistemas Digitais, Lisboa: Editorial Presena, pp553.

7) Anexos

Anexo1: Circuito completo para teste no programa MultiSim. Anexo2: Circuito com drives de potncia para teste no programa MultiSim. Anexo3: Circuito completo s com portas NAND para teste no laboratrio. Anexo4: Tabela de verdade para outra abordagem da soluo do problema. .

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