Seminrio Fnix 20/05

Sntese e Simulao

Marcos Zurita UFCG zurita@dee.ufcg.edu.br

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Processo Geral
1. Transcrio System C Verilog 2. Gerao do netlist 3. Gerao de um novo Verilog + netlist com atrasos 4. Criao da "casca" System C para o Verilog com atrasos 5. Gerao do executvel para simulao

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Trascrio System C Verilog

Feita a partir do dc_shell
dc_shell systemc_compile -rtl -rtl_format verilog escrita.h

Aps a execuo o relatrio deve gerar "1" como resposta indicando que a transcrio ocorreu sem problemas O RTL Verilog transcrito criado no mesmo local e com o mesmo nome do fonte em System C (escrita.v)
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Gerao do Netlist
Feito a partir do FPGA Compiler da Synopsys Verses para Solaris e NT (XP ?) Deve-se entrar com o arquivo verilog criado na transcrio, e os parametros do componente e tecnologia adotada

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FPGA Compiler II - Passo 1

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FPGA Compiler II - Passo 2

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FPGA Compiler II - Passo 3

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FPGA Compiler II - Passo 4

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FPGA Compiler II - Passo 5

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FPGA Compiler II - Passo 6

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FPGA Compiler II - Passo 7

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FPGA Compiler II - Passo 8

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FPGA Compiler II - Resposta

Gera como resposta um arquivo Edif (escrita.edf)

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Gerao do Verilog Com Atrasos

Emprega a ferramenta ISE da Xilinx File -> New Project Aceitar o Project Wizard Entrar com o arquivo edif criado (escrita.edf) Confirmar os parmetros de implentao (componente e tecnologia) Ao final do processo um novo arquivo verilog (escrita.v) e um netlist com atrasos (escrita.sdf) so gerados
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ISE - Passo 1

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ISE - Passo 2

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ISE - Passo 3

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ISE - Passo 4

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ISE - Passo 5

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ISE - Passo 6

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ISE - Passo 7

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ISE - Passo 8

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ISE - Passo 9

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Criao da "Casca" SystemC

Utiliza a ferramenta ccss_cosim da Synopsys Utiliza como entrada os arquivos .v e .sdf gerados na ISE Deve-se criar um arquivo de listagem ".port" com a relao das portas do componente e suas caracteristicas. A gerao feita ento, a partir do comando
ccss_cosim -vcs -conn dki escrita.v:escrita -port escrita.port

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Gerao do Executvel Para Simulao

Aps a criao da casca SystemC, deve-se editar o arquivo de testbench, trocando a chamada ao RTL original pelo novo RTL com atrasos. Cria-se o arquivo access_ext.h
make access_ext.h

Gera-se o executvel a partir do comando

ccss_cosim -vcs -conn dki escrita.vdef:escrita_i -sc_files tb.cpp -gen=sim -design tb

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