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br)
Aumento da Produtividade I
Circuito Integrado
Text / UML
HVLs extend & accelerate the RTL design process and enable RTL designers to cross the chasm to system level design Transaction Level SystemC System Verilog Assertions PSL/SVA
Verification
VHDL Verilog
RTL Design
Task
Language
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tlm_transport_if
virtual RSP transport( const REQ & ) = 0;
transport(.)
tlm_transport_if
sc_port
transport(.)
sc_export
sc_export exports tlm_transport_if for use by outside world RSP transport( const REQ & ) is implemented in the slave tlm_transport_if is the tlm bidirectional blocking interface
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Principais conceitos:
Fluxo de dados Unidirecional x Bidirecional Requisies e respostas separadas Blocking x Nonblocking Uso de sc_port e sc_export
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Aumento da Produtividade II
Reuso de IPs Grande parte do projeto baseado em reuso de mdulos
CPU
CPU
CPU
CPU
Interconnection network
Memory
(IP)
(IP)
CPU
CPU
CPU
CPU
Interconnection network
Memory
(IP)
(IP)
SPIRIT Consortium
SPIRIT Consortium
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SPIRIT
Padro definido por um consrcio de empresas para distribuio de IPs Baseado em XML Descrio de IPs independente de linguagem
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SPIRIT
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SPIRIT Consortium
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SPIRIT Schemas
Bus definition: descreve uma interface de barramento (nomes de sinais, direo, largura, uso) e as restries que se aplicam a estes sinais Meta Data: um modo que pode ser interpretado por ferramentas para se descrever diversos aspectos do projeto Design: descreve as instncias de um componente e as interconexes entre as instncias Gerador/Configurador: so objetos executveis utilizados para gerar os componentes ou configur-los
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Identificador da verso
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PDesigner
Framework
web page
SPIRIT 1.2
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Modelagem de Plataformas
Modelagem grfica de plataformas Framework baseado no Eclipse Ambiente Grfico SPIRIT 1.2 SystemC 2.1
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Simulao de Plataformas
Tela de Console com resultados da simulao Controle de Simulao
Parar simulao
MPSoC
execute EXE
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Explorao de Arquiteturas
Simulao em um nico passo Integrado ao Ambiente de modelagem de plataformas (PBuilder)
Platfom Simulation
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Modelagem de Processadores
Modelagem de Processadores ArchC 2.0 Exporta componentes para o PBuilder Descrio
Processador
proc. Structure
ISA
Generate Simulator
ISS
Export to Library
Gerao Processador
component Library
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Platform View
Graphical Editor
Palette
Properties View
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PBuilder - Views
PEditor
Editor que possibilita a modelagem de plataformas graficamente Componentes da biblioteca distribudos na paleta de componentes
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Conexo de Componentes
SimpleBus (TLM)
SimpleBus (TLM)
Simple Bus
FastMem
ArchC (TLM)
SimpleBus (TLM)
Mips
Simple Bus
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PBuilder - Views
Platform View
Miniatura da plataforma modelada
Outline
Lista de componentes instanciados
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PDBuilder - Views
Properties
Tabela editvel com as propriedades do componente/platafor ma selecionada
Console
Mostra resultado de compilao, simulao e anlise
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Wrappers
Biblioteca de Componentes
SystemC TLM
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TLM
Descrio do IP
IPZip (Wizards)
Biblioteca de Componentes
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IPZip Telas
Fluxo do IPZip
Makefile VLNV Source Files Main.cpp
SC2AST
Parser
Configurador
Arquivo Zip
sc_export<simple_bus_slave_if> bus_port
Fluxo do IPZip
Makefile VLNV Source Files Main.cpp
SC2AST
Parser
Configurador
Arquivo Zip
Simple_bus_fast_mem
Fluxo do IPZip
Makefile VLNV Source Files Main.cpp
SC2AST
Parser
Configurador
Arquivo Zip
Criao de AST
Gerao de arquivo XML com a AST
Fluxo do IPZip
Makefile VLNV Source Files Main.cpp
SC2AST
Parser
Configurador
Arquivo Zip
Fluxo do IPZip
Makefile VLNV Source Files Main.cpp
SC2AST
Parser
Configurador
Arquivo Zip
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Fluxo do IPZip
Makefile VLNV Source Files Main.cpp
SC2AST
Parser
Configurador
Arquivo Zip
Fluxo do IPZip
Makefile VLNV Source Files Main.cpp
SC2AST
Parser
Configurador
Arquivo Zip
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Declarao de Instrues
AC_ISA(submips) { ac_format Type_R = "%op:6 %rs:5 %rt:5 %rd:5 0x00:5 %func:6"; ac_format Type_I = "%op:6 %rs:5 %rt:5 %imm:16";
Declarao de instrues
Descrio do Comportamento
Descrevendo Comportamentos
void ac_behavior( instruction ){
ac_pc = ac_pc + 4;
}
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Distribuio de Componente
Gera automaticamente um pacote de distribuio do componente baseado no padro SPIRIT
Descrio do Processador
Biblioteca de Componentes
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Anlise de diversas configuraes de caches (+ de 50) com apenas uma simulao Gerao de relatrio, identificando:
Configurao da cache (tamanho de palavra e associatividade) Hit Rate Miss Rate
Platfom Simulation
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Plugin PCacheAnalyzer
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Plugin de Co-simulao
Co-simulao de componentes em SystemC e Verilog Comunicao Interprocessos (IPC)
Memria compartilhada Sockets
Uso de interface Verilog Procedural Interface (VPI) que permite que funes em C invoquem tarefas em Verilog
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www.pdesigner.org
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Desafios Aumentar o nvel de abstrao trabalhado Suporte a fluxo de sntese Suporte a mais mecanismos de anlise
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Desafios Aumentar o nvel de abstrao trabalhado Suporte a fluxo de sntese Suporte a mais mecanismos de anlise
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UML
Functional
SystemC TLM
Cycle Accurate
SystemC
RTL
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Particionamento
Modo de Comunicao
Constraints
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Desafios Aumentar o nvel de abstrao trabalhado Suporte a fluxo de sntese Suporte a mais mecanismos de anlise
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Skin
Processor
Mahalanobis
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Hardware
Device Controller Bus Controller Interface
software hardware
Controller Bus Controller Interface
C++
Processor Driver
SystemC TLM
Bus Memory
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Device Stub
Classe C++ Nome igual ao do dispositivo Assinatura de todos os servios do dispositivo Chamada das funes do device driver
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SystemC TLM
The communication elements source code are generated by a component generator tool implemented in Java
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Sntese
Sntese que priorize diminuio de rea, e/ou diminuio de consumo e/ou aumento de desempenho
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Desafios Aumentar o nvel de abstrao trabalhado Suporte a fluxo de sntese Suporte a mais mecanismos de anlise
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Referncias
www.pdesigner.org www.archc.org www.systemc.org www.spiritconsortium.org www.eclipse.org www.greensocs.com
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