SDRAM

SDRAM
Synchronous Dynamic Random Access Memory (SDRAM) es una memoria dinmica de acceso aleatorio DRAM que tiene una interfaz sncrona. Tradicionalmente, la memoria dinmica de acceso aleatorio DRAM tena una interfaz asncrona, lo que significaba que el cambio de estado de la memoria se efecta un cierto tiempo (marcado por las caractersticas de la memoria) desde que cambian sus entradas. En cambio, en las SDRAM el cambio de estado tiene lugar en un momento sealado por una seal de reloj y, por lo tanto, est sincronizada con el bus de sistema del ordenador. El Memoria SDRAM. reloj tambin permite controlar una mquina de estados finitos interna que controla la funcin de "pipeline" de las instrucciones de entrada. Esto permite que el chip tenga un patrn de operacin ms complejo que la DRAM asncrona, que no tiene una interfaz de sincronizacin. El mtodo de segmentacin (pipeline) significa que el chip puede aceptar una nueva instruccin antes de que haya terminado de procesar la anterior. En una escritura de datos, el comando "escribir" puede ser seguido inmediatamente por otra instruccin, sin esperar a que los datos se escriban en la matriz de memoria. En una lectura, los datos solicitados aparecen despus de un nmero fijo de pulsos de reloj tras la instruccin de lectura, durante los cuales se pueden enviar otras instrucciones adicionales. (Este retraso se llama latencia y es un parmetro importante a considerar cuando se compra una memoria SDRAM para un ordenador.) Las SDRAM son ampliamente utilizadas en los ordenadores, desde la original SDRAM y las posteriores DDR (o DDR1), DDR2 y DDR3. Actualmente se est diseando la DDR4 y se prev que estar disponible en 2014.

Historia de la SDRAM
Aunque el concepto de memoria DRAM sncrona era conocido desde al menos la dcada de 1970, y fue utilizado con los primeros procesadores de Intel, fue slo en 1993 cuando la SDRAM comenz su camino hacia la aceptacin universal de la industria electrnica. En 1993, Samsung introdujo su KM48SL2000 DRAM sncrona, y en 2000, la SDRAM haba sustituido a prcticamente todos los otros tipos de DRAM en los ordenadores modernos, debido a su mayor rendimiento.

Ocho circuitos integrados SDRAM en un paquete PC100 DIMM.

La latencia SDRAM no es intrnsecamente inferior (ms rpido) que la DRAM asncrona. De hecho, las primeras memorias SDRAM eran algo ms lentas que las BEDO-DRAM debido a la lgica adicional. Los beneficios del buffer interno de las SDRAM provienen de su capacidad para intercalar las operaciones en los bancos mltiples de la memoria, lo que aumenta el ancho de banda efectivo.

SDRAM Hoy en da prcticamente todas las SDRAM se fabrican de acuerdo con las normas establecidas por la JEDEC, una asociacin de la industria electrnica que adopta los estndares abiertos para facilitar la interoperabilidad de los componentes electrnicos. JEDEC adopt formalmente su primer estndar SDRAM en 1993, y posteriormente aprob ms normas SDRAM, incluyendo las de DDR, DDR2 y DDR3. SDRAM tambin est disponible en variedades registradas, para sistemas que requieren una mayor escalabilidad, como servidores y estaciones de trabajo. Desde 2007 las SDRAM DIMM de 168 pines no se utilizan en nuevos sistemas de PC, y las DDR de 184 pines han sido sustituidas en su mayora. Las SDRAM DDR2 son el tipo ms comn usado en equipos nuevos, y las placas base y memorias DDR3 estn ampliamente disponibles, siendo incluso ms baratas que los todava populares productos DDR2. Hoy en da, los fabricantes ms grandes del mundo de SDRAM incluyen: Samsung Electronics, Panasonic, Micron Technology, y Hynix.

Generaciones de SDRAM
SDR SDRAM (Single Data Rate SDRAM o SDRAM de tasa de datos simple)
Originalmente conocido simplemente como SDRAM, este tipo de memoria SDRAM es ms lento que las variantes DDR porque slo una palabra de datos se transmite por cada ciclo de reloj (Single Data Rate).

DDR SDRAM (Double Data Rate SDRAM o SDRAM de tasa de datos doble, a veces llamado DDR1)
Artculo principal: DDR SDRAM Mientras que la latencia de acceso de las memorias DRAM est fundamentalmente limitada por la propia matriz DRAM, el sistema tiene un ancho de banda potencial muy alto porque cada lectura interna es en realidad una fila de miles de bits (no una sola palabra de 8 bits). Para hacer este ancho de banda ms disponible para los usuarios se desarroll la interfaz de doble tasa de datos. Este sistema utiliza los mismos comandos, aceptados una vez por ciclo, pero lee o escribe dos palabras de datos consecutivas por ciclo de reloj. Se aadieron algunos cambios menores en la interfaz de temporizacin de SDR, y la tensin de alimentacin se redujo de 3,3 a 2,5 V, por lo que DDR no es retrocompatible con SDR. Las frecuencias reloj tpicas de DDR son de 133, 166 y 200 MHz (7,5, 6, y 5 ns/ciclo respectivamente), generalmente nombradas como DDR-266, DDR-333 y DDR-400 (ya que la tasa de datos es el doble de la frecuencia). Los correspondientes paquetes DIMM de 184 pines son conocidos como PC-2100, PC-2700 y PC-3200. Un rendimiento de hasta DDR-550 (PC-4400) est disponible por cierto precio.

DDR2 SDRAM
Artculo principal: DDR2 SDRAM La DDR2 SDRAM es muy similar a la DDR SDRAM, pero duplica de nuevo la unidad mnima de lectura o escritura interna hasta las 4 palabras consecutivas. Esto permite que la tasa de bus vuelva a doblarse sin necesidad de aumentar la frecuencia de reloj interna de las operaciones de RAM. Por otra parte las operaciones internas se realizan en unidades 4 veces ms grandes que una SDRAM simple (2 ms que la DDR). Sin embargo el interfaz con el bus sigue siendo de dos palabras por cada ciclo de reloj (por eso sigue siendo Double Data Ratio), por lo que la frecuencia interna de la memoria es la mitad que la del bus, manera que esas 4 palabras se presenten en dos pares consecutivos en el bus. El protocolo de bus tambin se simplific para permitir un mayor rendimiento en la operacin. Asimismo se aadi un pin adicional para la seleccin de banco de memoria (Ba2) para permitir 8 bancos en chips de memoria RAM de gran tamao.

SDRAM Las frecuencias de bus tpicas de la DDR2 son 200, 266, 333 o 400 MHz (periodos de 5, 3,75, 3 y 2,5 ns respectivamente), generalmente llamados DDR2-400, DDR2-533, DDR2-667 y DDR2-800. Los correspondientes paquetes DIMM de 240 pines son desde PC2-3200 hasta PC2-6400. La DDR2 SDRAM actualmente est disponible a una velocidad de reloj de hasta 533 MHz, generalmente llamado DDR2-1066 y los mdulos DIMM correspondientes se conocen como PC2-8500 (tambin PC2-8600, dependiendo del fabricante). Un rendimiento de hasta DDR2-1250 (PC2-10000) est disponible por cierto precio. Ntese que debido a que las operaciones internas se realizan a la mitad de la frecuencia de reloj, a igual tasa de datos se tiene una mayor latencia que en DDR. Por ejemplo una memoria DDR2-400 (velocidad del reloj interno de 100 MHz) tiene una latencia algo ms alta que los mdulos DDR-400 (velocidad del reloj interno de 200 MHz).

DDR3 SDRAM
Artculo principal: DDR3 SDRAM DDR3 contina la tendencia, duplicando el mnimo de lectura o escritura en la unidad a 8 palabras consecutivas. Esto permite otra duplicacin de la velocidad de bus sin tener que cambiar la velocidad de reloj de las operaciones internas. Para mantener las transferencias de 800-1600 Mb/s, la matriz RAM interna tiene que realizar slo 100-200 millones de accesos por segundo. Como ocurre con todas las generaciones de DDR, los comandos estn limitados a un ciclo de reloj, y la latencia vuelve a aumentar al tener que convertir una lectura de 8 palabras en 4 pares para su salida al bus. Los chips de memoria DDR3 son actualmente (2012) los ms habituales en equipos nuevos, teniendo frecuencias de bus de 400, 533, 667 y 800 MHz, que se nombran como DDR3-800, DDR3-1066, DDR-1333 y DDR3-1600 respectivamente, y se montan en mdulos PC3-6400, PC3-8500, PC3-10600 y PC3-12800 respectivamente. Tasas de hasta DDR3-2000 estn disponible por cierto precio.

DDR4 SDRAM
Artculo principal: DDR4 SDRAM DDR4 es el sucesor de DDR3, revelado en el foro de desarrollo Intel en 2008, y su lanzamiento es inminente 2012. Se espera que DDR4 alcance el mercado masivo sobre el 2015, lo que es comparable a los 5 aos que llev la transicin de DDR3 a DDR2. Se espera que los nuevos chips tengan una alimentacin de 1,2 V o menos,[1][2] contra los 1,5 V de DDR3, y tasas de datos de hasta 2 GB/s. Se espera que inicialmente tengan frecuencias de bus de 2133 MHz, pero con potencial estimado de llegar hasta los 4266 MHz[3] y bajar el voltaje hasta 1,05 V[4] en 2013. Al contrario que en los anteriores desarrollos, DDR4 no incrementar en ancho de las lecturas, que seguir siendo de 8 bytes como en DDR3,[5] sino que intercalar lecturas en diferentes bancos para alcanzar las velocidades de bus deseadas. En febrero de 2009 Samsung valid los chips DRAM de 40 nm, considerados un avance significativo hacia el desarrollo de DDR4,[6] mientras que los chips actuales comienzan a migrarse a 50 nm.[7] En enero de 2011 Samsung anunci la finalizacin y liberacin para pruebas de un mdulo RAM DDR4 de 30 nm de 2 GB, con un ancho de banda mximo de 2,13 Gb/s a 1,2 V, y usando tecnologa pseudo - denador abierto que gasta un 40% menos que un mdulo DDR3 equivalente.[8][9]

SDRAM

Tabla de caractersticas
Tipo Caractersticas

SDRAM Vcc = 3,3 V Seal: LVTTL DDR1 Acceso mnimo: 2 palabras Vcc = 2,5 V [10] Seal: SSTL_2 (2,5 V) Acceso mnimo: 4 palabras Vcc = 1,8 V [10] Seal: SSTL_18 (1,8 V) Reloj interno a frecuencia 1/2 Acceso mnimo: 8 palabras Vcc = 1,5 V [10] Seal: SSTL_15 (1,5 V) Reloj interno a frecuencia 1/4 Vcc 1,2 V

DDR2

DDR3

DDR4

Obsolescencia de la SDRAM
Existen varios lmites en el rendimiento de la DRAM. El ms conocido es el tiempo de ciclo de lectura, esto es el tiempo entre las sucesivas operaciones de lectura a una fila abierta. Este tiempo se redujo de 10 ns en las SDRAM de 100 MHz a 5 ns en las DDR-400, pero se ha mantenido relativamente sin cambios a travs de las generaciones DDR2-800 y DDR3-1600. Sin embargo, al operar la circuitera de interfaz en mltiplos cada vez mayores de la tasa de lectura fundamental (con periodos cada vez ms pequeos), el ancho de banda alcanzable ha aumentado rpidamente. Otro lmite es la latencia CAS, el tiempo entre el suministro de la direccin de una columna y la recepcin de los datos correspondientes. De nuevo, esto se ha mantenido relativamente constante entre 10 y 15 ns en las ltimas generaciones de SDRAM DDR. En la prctica la latencia CAS es un nmero especfico de ciclos de reloj programados en el registro de modo de la SDRAM, y tenidos en cuenta por el controlador de la memoria SDRAM. Cualquier valor puede ser programado, pero la SDRAM no funcionar correctamente si es demasiado bajo, ya que este valor de guarda no cubrir la latencia real. A mayores tasas de reloj la latencia CAS medida en ciclos aumenta, aunque en el tiempo sea la misma: 10-15 ns son 2-3 ciclos de reloj de 200 MHz de la DDR-400, 4-6 ciclos para la DDR2-800, y 8-12 ciclos para la DDR3-1600. Mdulos SDRAM tienen sus propias especificaciones de tiempo, que pueden ser ms lentas que las de los chips en el mdulo. Cuando los chips SDRAM de 100 MHz aparecieron por primera vez, algunos fabricantes vendan mdulos "de 100 MHz" que no podan funcionar de forma fiable en esa frecuencia de reloj. En respuesta, Intel public el estndar PC100, que describe los requisitos y directrices para la produccin de un mdulo de memoria que puede funcionar de forma fiable a 100 MHz. Esta norma fue muy influyente, y el trmino "PC100" rpidamente se convirti en un identificador comn para mdulos SDRAM de 100 MHz, y los mdulos son ahora comnmente designados como "PC"-nmero (PC66, PC100 o PC133 - aunque el significado actual de los nmeros ha cambiado).

SDRAM

SDR SDRAM
Single Data Rate SDRAM (SDRAM de tasa de datos simple), originalmente conocido simplemente como SDRAM, solo puede aceptar un comando y la transferencia de una palabra de datos por ciclo de reloj. Las frecuencias de reloj tpicas son 100 y 133 MHz. Los chips estn hechos con una variedad de tamaos de bus de datos (los ms comunes de 4, 8 16 bits), pero los chips son generalmente montados en mdulos DIMM de 168 pines que leen o escriben 64 (sin correccin de errores) o 72 (con correccin de errores) bits a la vez. El uso del bus de datos es complejo y requiere un controlador de memoria DRAM complejo, ya que los datos a escribir en la memoria DRAM deben presentarse en el mismo ciclo que el comando de escritura, pero la lectura produce una salida 2 o 3 ciclos despus del comando correspondiente. El controlador de memoria DRAM debe asegurarse de que el bus de datos nunca se requiere para escritura y lectura simultneamente. Las frecuencias tpicas de la SDR SDRAM son de 66, 100 y 133 MHz (periodos de 15, 10, y 7,5 ns). Frecuencias de reloj de hasta 150 MHz estaban disponibles para los entusiastas del rendimiento.

Seales de control de SDRAM

Todos los comandos estn programados en relacin con el flanco de subida de una seal de reloj. Adems del reloj, hay 6 seales de control, en su mayora de baja activa, que se muestra en el flanco de subida del reloj: Reloj CKE Habilitar. Cuando esta seal es baja, el chip se comporta como si el reloj se ha detenido. No comandos son interpretados y tiempos de latencia de comando no transcurrir. El estado de las lneas de control de otros no es relevante. El efecto de esta seal es en realidad un retraso de un ciclo de reloj. Es decir, el producto actual ciclo de reloj, como de costumbre, pero el siguiente ciclo de reloj es ignorado, excepto para la prueba de nuevo la entrada de CKE. Reanudar las operaciones normales en el flanco de subida del reloj despus de aquel en el que se toman muestras de CKE alta. Dicho de otra manera, todas las operaciones de microprocesadores tambin se programan en relacin con el flanco ascendente de un reloj de enmascarados. El reloj enmascarado es el lgico de la entrada de reloj y el estado de la seal de CKE en el flanco de subida anterior de la entrada de reloj. / CS Chip Select. Cuando esta seal es alta, el chip hace caso omiso de todas las otras entradas (excepto para CKE), y acta como si se recibe un comando NOP. DQM ocultar los datos. (La letra Q aparece porque, siguiendo las convenciones de la lgica digital, las lneas de datos se conoce como "DQ" lneas.) Al alta, estas seales de supresin de los datos I / O. Cuando acompaan a escribir los datos, los datos no son en realidad por escrito a la DRAM. Cuando afirm alta dos ciclos antes de un ciclo de lectura, la lectura de datos no es la salida del chip. Hay una lnea DQM por 8 bits en un chip x16 de memoria o DIMM. /RAS fila Direccin Strobe. A pesar del nombre, este no es un estrobo, sino simplemente un poco de comandos. Junto con / CAS y / WE, esto selecciona uno de los 8 comandos. / CAS columna Direccin Strobe. A pesar del nombre, este no es un estrobo, sino simplemente un poco de comandos. Junto con / RAS y / WE, esto selecciona uno de los 8 comandos. / WE modo escritura. Junto con / RAS y CAS, esta selecciona uno de los 8 comandos. Esto generalmente se distingue de lectura como los comandos de escribir-como comandos. Dispositivos SDRAM se dividen internamente en 2 o 4 bancos de datos interna independiente. Uno o dos entradas de la direccin del banco (BA0 y BA1) seleccionar un comando de que el banco se dirige. Muchos de los comandos tambin utilizar una direccin presentados en los pines de direccin de entrada. Algunos comandos, que o bien no utilizar una direccin, o presentar una columna de direccin, tambin utilizan A10 para seleccionar variantes. Los comandos de entender son los siguientes.

SDRAM

/CS /RAS /CAS /WE BAn A10 H L L L L L L L L L L x H H H H H H L L L L x H H L L L L H H H L x H L H H L L H L L H x x x banco banco banco banco banco banco x x L H x x x x L H L H

An x x x Comando do inhibir (No operacin) Ninguna operacin

Comandos

Burst Terminar: Parada de una rfaga de lectura o escritura en el progreso estallido.

columna Leer: Leer una rfaga de datos de la fila activa. columna Lea con precarga automtica: Como el anterior, y precarga (cierra la fila) cuando termine. columna Escribe: Escribe una rfaga de datos a la fila activa. columna Escribir con precarga automtica: Como el anterior, y precarga (cierra la fila) cuando termine. row x x x Active (Activar): abrir una lnea de comandos Leer y Escribir Precarga: Desactivar la fila actual del banco seleccionado. Precargar todos: Desactivar la fila actual de todos los bancos. Actualizacin automtica: Actualizar una fila de cada banco, utilizando un contador interno. Todos los bancos deben ser precargado. Registro de modo de carga: A0 a travs de A9 se cargan para configurar el chip DRAM Los ajustes ms importantes son la latencia CAS (2 o 3 ciclos) y la longitud de la rfaga (1, 2, 4 u 8 ciclos)

00

mode

Cmo opera SDRAM

Una SDRAM DIMM 512 MB pueda hacerse de los 8 o 9 chips SDRAM, cada uno con 512 Mbit de almacenamiento, y aportando cada uno de 8 bits de ancho de 64 - o 72-bit de la DIMM. Una tpica de chips SDRAM de 512 Mbit internamente consta de 4 bancos independientes de 16 Mbytes. Cada banco es una matriz de 8.192 lneas de 16.384 bits cada uno. Un banco es o inactivo, activo, o cambiar de uno a otro. Un comando activo activa un banco de inactividad. Se necesita un 2-bit de la direccin del banco (BA0-BA1) y una direccin de la fila 13-bit (A0-A12), y dice que la fila en la matriz del banco de 16.384 amplificadores de sentido. Esto tambin se conoce como "apertura" de la fila. Esta operacin tiene el efecto secundario de actualizar esa fila. Una vez que la fila se ha activado o "abierto", leer y escribir los comandos son posibles. Cada comando requiere una direccin de columna, pero debido a que cada chip funciona en 8 bits a la vez, hay 2048 direcciones de columna posible, necesitando slo 11 lneas de direccin (A0-A9, A11). La activacin requiere un tiempo mnimo, llamado de la fila a retrasar la columna, o tRCD. Esta vez, redondeado al prximo mltiplo del perodo de reloj, especifica el nmero mnimo de ciclos entre un comando activo, y de lectura o escritura de comandos. Durante estos ciclos de retraso, comandos arbitrarios pueden ser enviados a otros bancos, que son completamente independientes. Cuando se emite un comando de lectura, la SDRAM producir la salida de datos correspondiente en las lneas de DQ a tiempo para el flanco de subida del reloj de 2 o 3 ciclos ms tarde (dependiendo de la latencia CAS est configurado). Tras las palabras de la explosin se produjo a tiempo para que los bordes posteriores de reloj en aumento. Un comando de escritura va acompaada de los datos sean escritos en las lneas de DQ en el flanco de subida igual. Es el deber del controlador de memoria para garantizar que la SDRAM no es leer los datos de conduccin en las lneas de DQ, al mismo tiempo que necesita para escribir datos en la unidad de estas lneas. Esto puede ser hecho por esperar hasta que una rfaga de lectura no est en curso, da por concluido el estallido leer, o utilizando la lnea de control DQM. Cuando el controlador de memoria quiere acceder a una fila diferente, primero debe devolver ese sentido banco amplificadores a un estado de inactividad, listo para sentir la siguiente fila. Esto se conoce como precarga una "operacin", o "cierre" de la fila. La precarga puede ser ordenada de forma explcita, o puede ser realizado de forma

SDRAM automtica a la conclusin de una operacin de lectura o escritura. Una vez ms, hay un tiempo mnimo, la demora de precarga de fila, PRT, que debe transcurrir antes de que el banco est totalmente inactivo y puede recibir otro comando activo. Si bien refrescar una fila es un efecto secundario automtico de activarlo, hay un tiempo mnimo para que esto suceda, lo que requiere un mnimo tiempo de acceso a la fila tRAS, que debe transcurrir entre un comando activa la apertura de una fila, y el comando de precarga correspondiente cierre. Este lmite es generalmente eclipsada por los que desee leer y escribir los comandos a la fila, por lo que su valor tiene poco efecto sobre el rendimiento tpico.

Comando de las interacciones

La operacin de comando no siempre se permite. La carga de comandos de modo registro requiere que todos los bancos de estar inactivo, y un retraso despus de que los cambios surtan efecto. El comando de actualizacin automtica tambin requiere que todos los bancos de estar inactivo, y toma un refresco tRFC tiempo de ciclo para regresar el chip al estado de inactividad. (Este tiempo es generalmente igual a tRCD + PRT.) El nico otro comando que se permite en un banco de inactividad es el comando activo. Esto lleva, como se mencion anteriormente, tRCD antes de la fila est completamente abierta, y puede aceptar leer y escribir los comandos. Cuando un banco est abierto, hay cuatro comandos permite: leer, escribir, poner fin a estallar, y precarga. Leer y escribir comandos comienzan rfagas, que puede ser interrumpida por los siguientes comandos. La interrupcin de un estallido leer De lectura, se ech terminar, o un comando de precarga se podrn expedir en cualquier momento despus de un comando de lectura, y se interrumpa el estallido ledo despus de la latencia CAS configurado. As que si un comando de lectura se emite en el ciclo de 0, otro comando de lectura se emite en el ciclo 2, y la latencia CAS es 3, entonces el comando de lectura primero se iniciar de ruptura de datos durante los ciclos 3 y 4, a continuacin, los resultados de la segunda lectura comando aparecer a partir de ciclo 5. Si el comando emitido en el ciclo 2 se rompi por terminado, o una precarga del banco activo, entonces no hay salida se genera durante el ciclo 5. Aunque la interrupcin de leer puede ser a cualquier banco activo, un comando de precarga slo interrumpir el estallido de leer si se quiere que el mismo banco o de todos los bancos, un comando de precarga a un banco diferente no interrumpir una explosin leer. Para interrumpir un estallido ledo por un comando de escritura es posible, pero ms difcil. Se puede hacer, si la seal DQM se utiliza para suprimir la produccin de la SDRAM para que el controlador de memoria pueda manejar datos a travs de las lneas de DQ a la SDRAM a tiempo para la operacin de escritura. Debido a los efectos de DQM en la lectura de datos se retrasan en 2 ciclos, pero los efectos de DQM en escribir los datos son inmediatos, DQM debe ser elevado (para ocultar los datos ledos), comenzando por lo menos dos ciclos antes de escribir comandos, sino que debe reducirse para el ciclo de la escritura de comando (asumiendo que usted desea que el comando de escritura para tener un efecto). Hacer esto en slo dos ciclos de reloj requiere una cuidadosa coordinacin entre el momento de la toma de SDRAM para apagar su produccin en un borde de reloj y el tiempo que los datos deben ser suministrados como entrada a la SDRAM para la escritura en el borde de reloj siguiente. Si la frecuencia de reloj es demasiado alta para permitir el tiempo suficiente, tres ciclos que sean necesarios. Si el comando de lectura incluye auto-precarga, la precarga se inicia el mismo ciclo que el comando de interrupcin.

SDRAM Interrupcin de una escritura estallido Cualquier leer, escribir, o la explosin acabar con el comando, para cualquier banco, ponga fin a un estallido escribir inmediatamente, los datos proporcionados en las lneas de DQ cuando se emite el segundo comando slo se utiliza si el segundo comando es tambin una escritura. Es posible poner fin a un estallido escribir con un comando de precarga (para el mismo banco), pero tambin es ms difcil. Hay un mnimo de tiempo de escritura, TWR, que debe transcurrir entre la ltima operacin de escritura a un banco (el ciclo desenmascarado pasado de una escritura de ruptura) y un comando de precarga siguiente, de modo de escritura instantnea slo podr ser resuelto por un comando de precarga si es lo suficientemente los ciclos se enmascaran detrs (con DQM) para compensar la TWR necesario. Una escritura-con-mando automtico precarga incluye esta demora de forma automtica. Interrupcin de una auto-precarga de comandos Manejo de la interrupcin de la lectura y escritura con auto-precarga SDRAM es una caracterstica opcional, pero muchos lo apoyan. Si se utiliza este, la precarga (despus de leer) o TWR esperar seguido de precarga (despus de una operacin de escritura) comienza el mismo ciclo que el comando de interrupcin.

Estallido SDRAM pedido

Un microprocesador moderno con un cach de memoria de acceso general, en unidades de las lneas de cach. Para transferir una lnea de cach de 64 bytes requiere 8 accesos consecutivos a un 64-bit DIMM, que pueden ser provocados por una sola lectura o escritura de comandos mediante la configuracin de los chips de SDRAM, utilizando el registro de modo, para realizar 8-rfagas palabra. Una lnea de cach de buscar es tpicamente provocada por una lectura de una direccin particular, y SDRAM permite que la palabra "crtica" de la lnea de cache para ser transferidos en primer lugar. (Word" aqu se refiere a la anchura de la viruta o SDRAM DIMM, que es de 64 bits para un DIMM tpica). Chips SDRAM de dos convenios de apoyo posible para el ordenamiento de las palabras que quedan en la lnea de cache. Rfagas siempre tener acceso a un bloque alineado de palabras BL consecutivos que comienza en un mltiplo de BL. As, por ejemplo, un 4-acceso estallido palabra a cualquier direccin de la columna 4 a 7 volver palabras 4-7. El orden, sin embargo, depende de la direccin requerida, y la opcin de configurar el tipo de rotura: secuencial o intercalada. Normalmente, un controlador de memoria se requiere uno o el otro. Cuando la longitud de la rfaga es de 1 o 2, el tipo de explosin, no importa. Para una longitud de la rfaga de 1, la palabra que es la nica palabra que tiene acceso. Para una longitud de explosin de 2, la palabra que se accede en primer lugar, y la otra palabra en el bloque alineado se accede a segunda. Esta es la palabra siguiente si se ha especificado una direccin, incluso, y la palabra anterior si se ha especificado una direccin extraa. Para el modo de rfaga secuencial, ms tarde las palabras se acceden en orden creciente en la direccin, ajuste de nuevo al inicio del bloque que se lleg al final. As, por ejemplo, para una longitud de la rfaga de 4, y una direccin de columna solicitada de 5, las palabras se puede acceder en el orden 5-6-7-4. Si la longitud de la rfaga era de 8, el orden de acceso sera 5-6-7-0-1-2-3-4. Esto se hace mediante la adicin de un contador a la direccin de la columna, y haciendo caso omiso lleva ms all de la longitud de la rfaga. El modo de rfaga intercalada calcula la direccin mediante un exclusivo o de cooperacin entre el contador y la direccin. Uso de la direccin de comienzo mismo de 5, 4-estall palabra volvera palabras en el orden 5-4-7-6. Un 8-estall palabra sera 5-4-7-6-1-0-3-2. Aunque ms confuso para los seres humanos, esto puede ser ms fcil de implementar en hardware, y es preferido por los microprocesadores de Intel. Si la direccin de la columna solicitada se encuentra en el inicio de un bloque, modos de rfaga, tanto devolver los datos en el orden secuencial mismo 0-1-2-3-4-5-6-7. La nica diferencia importa si ir a buscar una lnea de cach de la memoria en orden de las palabras crticas, en primer lugar.

SDRAM

Modo de registro de SDRAM

De datos nico SDRAM tiene una tasa de 10 pginas a un bit de modo de registro programable. Ms tarde, el doble de datos de normas de SDRAM tasa aadir registros modo adicional, se dirigi a utilizar los pines banco de direcciones. Para SDRAM SDR, las clavijas de Direccin del Banco y las lneas de direccin A10 y encima se pasan por alto, pero debe ser cero durante un registro de modo de escribir. Los bits se M9 a travs de M0, presentado por la A9 a travs de lneas de direccin A0 durante un ciclo de carga de registro de modo. M9: Escribe el modo rfaga. Si es 0, escribe utilizar la longitud de la rfaga y el modo de leer. Si 1, todas las escrituras no son de estallido (ubicacin nica). M8, M7: modo de funcionamiento. Reservado, y debe ser 00. M6, M5, M4: latencia CAS. En general, slo 010 (CL2) y 011 (CL3) son legales. Especifica el nmero de ciclos entre un comando de lectura y de salida de datos del chip. El chip tiene un lmite fundamental de este valor en nanosegundos, durante la inicializacin, el controlador de memoria debe utilizar su conocimiento de la frecuencia de reloj de traducir ese lmite en los ciclos. M3: Tipo de rfaga. 0 - peticiones estallido secuencial de pedidos, mientras que 1 peticiones intercalados estallido de pedido. M2, M1, M0: longitud de la rfaga. Los valores de 000, 001, 010 y 011 especifican un tamao de rfaga de 1, 2, 4 u 8 palabras, respectivamente. Cada leer (y escribir, si M9 es 0) llevar a cabo que tiene acceso a muchos, a no ser interrumpido por una parada de reventar o otro comando. Un valor de 111 especifica una explosin fila completa. La explosin continuar hasta que se interrumpan. Full estallidos de fila slo se permite con el tipo de explosin secuencial.

Actualizacin automtica
Es posible cargar un chip de memoria RAM por la apertura y cierre (activacin y precarga) cada fila de cada banco. Sin embargo, para simplificar el controlador de memoria, los chips SDRAM de apoyo a una "actualizacin automtica" de comando, que realiza estas operaciones a una fila de cada banco de forma simultnea. La SDRAM tambin mantiene un contador interno, que itera sobre todos los registros posibles. El controlador de memoria, simplemente debe enviar un nmero suficiente de comandos de actualizacin automtica (una por fila, 4096 en el ejemplo que hemos estado usando) cada intervalo de actualizacin (TREF = 64 ms es un valor comn). Todos los bancos debe estar inactivo (cerrado, precargado) cuando se emite este comando.

Modos de bajo consumo

Como se mencion, el reloj de habilitar (CKE) de entrada puede ser usada efectivamente para detener el reloj a una SDRAM. La entrada de CKE se muestra cada flanco de subida del reloj, y si es baja, el siguiente flanco de subida del reloj se omite para cualquier otro fin que el control de CKE. CKE Si se baja, mientras que la SDRAM est realizando operaciones, sino que simplemente se "congela" en el lugar hasta CKE se eleva de nuevo. Si la SDRAM est inactiva (todos los bancos precargado, ningn comando en curso), cuando se baja de CKE, la SDRAM entra automticamente en modo power-down, poder de consumo mnimo hasta CKE se eleva de nuevo. Esto no debe durar ms de TREF el mximo intervalo de actualizacin, o la memoria del contenido se puede perder. Es legal para detener el reloj en su totalidad durante este tiempo para el ahorro de energa adicional. Por ltimo, si CKE se reduce al mismo tiempo, como un auto de comando de actualizacin se enva a la SDRAM, SDRAM entra en el modo de auto-actualizacin. Esto es como el poder hacia abajo, pero la SDRAM utiliza un temporizador en chip interno para generar ciclos de actualizacin cuando sea necesario. El reloj puede ser detenido durante este tiempo. Si bien el modo de auto-actualizacin consume un poco ms de modo power-down, permite que

SDRAM el controlador de memoria para ser desactivado por completo, lo que comnmente ms que compensa la diferencia.

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Sucesos de error
Adems de DDR, haba varias otras tecnologas de memoria propuesto para suceder a SDR SDRAM.

Link DRAM sncrona (SLDRAM)

SLDRAM jact de mayor rendimiento y compiti contra la RDRAM. Se desarroll durante la dcada de 1990 por el Consorcio SLDRAM, que consista de aproximadamente 20 fabricantes importantes de la industria informtica. Es un estndar abierto y no requiere de licencias. Las especificaciones para el llamado del bus de 64-bit funcionan a una frecuencia de 200 MHz de reloj. Esto se logra por todas las seales estn en la misma lnea y evitando as el tiempo de sincronizacin de mltiples lneas. Como DDR SDRAM, SLDRAM puede operar al doble de velocidad del reloj del sistema dndole una velocidad efectiva de 400 MHz.

Virtual Channel Memory (VCM) SDRAM

VCM era un tipo de propiedad de SDRAM que fue diseado por NEC, pero fue liberado como un estndar abierto, sin derechos de licencia. VCM crea un estado en el que los diferentes procesos del sistema se puede asignar su propio canal virtual, aumentando as la eficacia global del sistema, evitando la necesidad de que los procesos de espacio de bfer accin. Esto se logra mediante la creacin de distintos "bloques" de la memoria, permitiendo que cada bloque de memoria individual a la interfaz por separado con el controlador de memoria y tener su espacio propio buffer. VCM tiene mayor rendimiento que la SDRAM porque tiene latencias significativamente ms bajos. La tecnologa es un competidor potencial de RDRAM VCM porque no era tan caro como se RDRAM. Un mdulo VCM es mecnica y elctricamente compatible con la SDRAM estndar, sino que debe ser reconocido por el controlador de memoria. Placas pocos fueron producidos con el apoyo del VCM.

Enlaces externos
Wikimedia Commons alberga contenido multimedia sobre SDRAM. Commons Diversos artculos en ingls (mayoritariamente) indicados en referencias Diversas pginas de revistas sobre informtica

Referencias
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SDRAM
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Fuentes y contribuyentes del artculo

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Fuentes y contribuyentes del artculo

SDRAM Fuente: http://es.wikipedia.org/w/index.php?oldid=60615196 Contribuyentes: Aleposta, Alex.Garcia.R, Alhen, Antur, Aipni-Lovrij, Biasoli, Canyq, Chrihern, CommonsDelinker, Diegusjaimes, Digigalos, Emijrp, GermanX, Gothmog, Jkbw, KaneroWiki, Kved, L18r4, Lucien leGrey, Manu 001, Petronas, Pueril, Rumpelstiltskin, Sapietin, Tixel, TorQue Astur, Wikisilki, Yago AB, 57 ediciones annimas

Fuentes de imagen, Licencias y contribuyentes

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