UNIVERSIDAD DEL PAIS VASCO

EUSKAL HERRIKO UNIBERTSITATEA

ESCUELA TECNICA SUPERIOR DE INGENIEROS INDUSTRIALES Y DE

INGENIEROS DE TELECOMUNICACION DE BILBAO

DOCTORADO EN TECNOLOGIAS DE LA INFORMACION

INTRODUCCION A LA MICROELECTRONICA

DISEÑO DE UN CIRCUITO INTEGRADO

Por: Aitzol Zuloaga Izaguirre

Profesor: Esteban Azaceta

Bilbao, Febrero 1997

OBJETIVO

OBJETIVO
El presente trabajo tiene como objetivo el diseño de un circuito integrado
de prestaciones relativamente simples con el paquete de programa MSK del
profesor Etienne Sicard de la universidad de Toulose [1].

El circuito integrado que se pretende diseñar es un secuenciador

programable en cinco, seis, siete, u ocho cuentas, con un driver para un oscilador
RC, cristal u oscilador externo.

El circuito consta de ocho flip-flops D encadenados que desplazan su

entrada en forma síncrona con el reloj, formando un registro de desplazamiento.

FFD FFD FFD FFD FFD FFD FFD FFD

Reloj

Figura 1.- Registro de desplazamiento utilizando flip-flops tipo D.

De esta manera el contenido del primer flip-flop se desplaza al siguiente en

un determinado frente del reloj de sincronismo. Si se cierra el lazo entre la salida
del último flip-flop y la entrada del primero, los contenidos iniciales de los flip-
flop permanecen “rotando” dentro del registro de desplazamiento. Ahora bien, si
el estado inicial de todos los flip-flop en la cadena es cero a excepción de uno de
ellos, se obtiene un secuenciador con múltiples aplicaciones.

Q0 Q1 Q2 Q3 Q4 Q5 Q6 Q7
FFD FFD FFD FFD FFD FFD FFD FFD

Reloj

Q0
Q1
Q2
Q3
Q4
Q5
Q6
Q7
Reloj

Figura 2.- Registro de desplazamiento realimentado.

2
OBJETIVO

Como para algunas aplicaciones la secuencia de ocho cuentas puede ser

muy larga, en el circuito a diseñar se permite la posibilidad de programar la
longitud de la secuencia a cinco, seis, siete u ocho conteos. La realización de esto
se lleva a cabo por medio de un multiplexor que selecciona la salida a realimentar
dependiendo de la programación realizada en dos de las entradas del circuito.

MUX
Prog.

FFD FFD FFD FFD FFD FFD FFD FFD

Reloj

Figura 3.- Secuenciador programable en cinco, seis, siete u ocho etapas por el uso de un
multiplexor.

3
DIAGRAMA EN BLOQUES

DIAGRAMA EN BLOQUES
El diagrama completo del circuito a implementar se presenta en la Figura 4
en ella se observan los ocho flip-flops tipo D y el multiplexor, además del driver
de reloj y el circuito de inicialización. Los flip-flop tipo D no se muestran en su
forma habitual, sino con su entrada D negada. Esto se hace con la finalidad de
diseñar físicamente un circuito más sencillo, compacto y rápido, pero sin que su
funcionamiento lógico sea alterado en ninguna forma.

Figura 4.- Circuito secuenciador completo.

FLIP-FLOPS Y REGISTRO DE DESPLAZAMIENTO

Tal y como fue mencionado con anterioridad, el circuito consta de ocho

flip-flop tipo D síncronos, es decir que son activados por uno de los frentes de la
señal de reloj. El circuito interno de cada flip-flop se muestra en la Figura 5 y
corresponde a una implementación CMOS comercial típica (4013B) [2] [3].

/CLK CLK

1 2
3 3
2 1

CLK /CLK

CLK
/CLK

/D 1
3 1
2 3
2 /Q

/CLK
CLK

/SET

/CLR

Figura 5.- Implementación CMOS de un flip-flop tipo D.

4
DIAGRAMA EN BLOQUES

Este flip-flop, a pesar de ser síncrono, tiene la particularidad de ser

bastante sencillo para implementarse y ocupar poco espacio en el circuito
integrado. En la figura Figura 5 se observa la implementación física del flip-flop
en tecnología CMOS ES212 de 1.2µm.

Figura 6.- Implementación física del flip-flop tipo D en tecnología CMOS 1.2µm.

En la Figura 7 se observa la respuesta en tiempo del flip-flop

implementado en la tecnología CMOS 1.2µm, tal y como se esperaba, las señales
a la entrada (/D) pasan a la salida (Q) en el frente positivo (de bajo a alto) de la
señal de reloj (CLK).

Figura 7.- Respuesta del flip-flop tipo D implementado.

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DIAGRAMA EN BLOQUES

Conectando dos flip-flop tipo D en cascada, se obtiene un registro de

desplazamiento básico de dos bits, en el que la información pasa de una de las
salidas a la siguiente en los frentes positivos del reloj. En la Figura 8 se observa
esta conexión de flip-flops implementada físicamente en la tecnología CMOS de
1.2µm, y en la Figura 9 la respuesta temporal del mismo, donde se visualiza el
hecho de que el estado de la entrada pasa a la salida luego de 2 períodos de reloj.

Figura 8.- Implementación física de dos flip-flop en cascada.

El mismo módulo de flip-flop tipo D se repite 8 veces dentro del circuito

final.

Figura 9.- Respuesta temporal de dos flip-flop en cascada.

6
DIAGRAMA EN BLOQUES

DRIVER DE RELOJ

En el circuito integrado a diseñar se incluye un driver de reloj, que

permite la utilización de un generador externo, un oscilador RC o un oscilador a
cristal para sincronizar la secuencia de conteo del circuito. En la Figura 10 se
observan las diferentes configuracione que admite el driver de reloj diseñado.

Figura 10.- Configuraciones de osciladores con el driver de reloj.

Para el diseño de este reloj se precisa de una compuerta inversora del tipo
Schmitt trigger con niveles de disparo ubicados aproximadamente a un tercio y
dos tercios del valor de la fuente de alimentación. De esta manera, para un
oscilador RC la frecuencia de operación del circuito es aproximadamente:

f = 0.72 / RC

Figura 11.-Implementación física del driver de reloj y respuesta a la tensión de entrada en el

flanco de subida y en el de bajada de tensión.

7
DIAGRAMA EN BLOQUES

MULTIPLEXOR

El circuito multiplexor de 4 entradas permite seleccionar la salida a

realimentar del registro de desplazamiento. Su estructura más sencilla y fácil de
implementar se observa en la Figura 12, y en la Figura 13 aparece su
implementación fisica y su funcionamiento seleccionando cuatro señales de
distinta frecuencia en sus entradas.

B
1 1

2 2

C0 1
2 12
13

C1 1
2 12
13
1
2
6 Y
4
5
C2 1
2 12
13

C3 1
2 12
13

Figura 12.- Multiplexor de cuatro vías a una.

Figura 13.- Implementación física del multiplexor 4-1 y diagrama de tiempo de su operación
seleccionando cuatro señales de distintas frecuencias en sus entradas.

CIRCUITO DE RESET

El circuito de reset, tal y como puede ser visto en la Figura 4, es una

simple compuerta inversora de entrada y una resistencia de pull-up. La mayor
complicación de este circuito es su componente más simple: la resistencia. En los
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DIAGRAMA EN BLOQUES
circuitos CMOS, las resistencias se suelen implementar con el uso de polisilicio,
el cual tiene una resistividad asociada de 15 a 100 Ω/ [4]. El problema es la
gran variabilidad de este parámetro, lo que no permite crear resistencias de valor
preciso, por ello a veces se suelen sustituir por fuentes de corriente constante
realizadas con transistores MOS. Sin embargo en este circuito se utilizará una
resistencia de unos 5KΩ realizada con una larga línea de polisilicio tal y como se
muestra en la Figura 14.

Figura 14.- Implementación de la entrada de reset por medio

de una resistencia de pull-up y un inversor.

DRIVERS ADICIONALES

En la Figura 4 se observa que tanto el driver de reloj como el circuito de

inicialización poseen varias puertas inversoras adicionales que se conectan a
grupos de 4 flip-flops. Esto se hace con la finalidad de no cargar la capacidad de
manejo de corriente (fan-out) de los drivers.

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INTEGRACION FINAL

INTEGRACION FINAL
Todas las partes descritas se integran dentro de una pieza de silicio, en la
cual se distribuyen de manera que ocupen el menor espacio posible y que los
trayectos de líneas sean de tamaño moderado, ya que de lo contrario las
resistencias y capacitancias parásitas deformarían las señales.

Figura 15.- Distribución de bloques en la pieza de silicio.

Para completar el circuito, es necesario agregar drivers para los pads de

conexión ya que éstos tienen una gran capacitancia y por ello requieren de una
inyección adicional de corriente. También, debido a la alta suceptibilidad a la
electricidad estática de los circuitos CMOS, se requiere que las entradas posean
diodos de protección con el fin de proteger el dispositivo contra tensiones fuera
de los límites impuestos. En la Figura 16 se presenta la pieza de silicio con el
circuito propiamente dicho y los pads de conexión con sus respectivos drivers y
protecciones.

Figura 16.- Pieza de silicio con el circuito y los pads de conexión.

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INTEGRACION FINAL

Finalmente la pieza de silicio debe ser montada sobre la estructura

metálica que contiene los pines del circuito integrado final, tal y como se muestra
en la Figura 17.

Figura 17.- Ubicación final y conexionado de la pieza de silicio sobre la estructura metálica que
conformará los pines del circuito integrado.

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CONCLUSIONES

CONCLUSIONES
En este trabajo se han seguido los diferentes pasos involucrados en el
diseño de un circuito integrado, dentro de las limitaciones impuestas por el
paquete de programas INSA.

El circuito integrado diseñado está dentro de las posibilidades de la

tecnología CMOS ES212 de 1.2µm, ocupando aproximadamente un 70% de la
pieza de silicio.

Si bien cada una de las partes del circuito integrado fueron revisadas al
detalle en cuanto a su cumplimiento de normas de diseño y su funcionamiento, el
circuito final no puede ser probado debido a las limitaciones del programa de
diseño. En una situación real no pudiera procederse a la fabricación del integrado
ya que un error representa la pérdida de gran cantidad de dinero y tiempo.

En este diseño se palpa también el hecho de que a veces los circuitos no se

implementan con esquemas electrónicos convencionales, sino que con variantes
más apropiadas para la tecnología en uso. Tal es el caso del flip-flop tipo D, en el
que la utilización de puertas de transmisión permite una ingeniosa solución que
de otra manera requeriría múltiples compuertas y posiblemente algunos
dispositivos no muy aptos para ser integrados tales como resistencias y
condensadores.

Si el paquete de programas hubiera sido suficientemente poderoso como

para simular la operación del circuito, hubiera sido posible la determinación de
ciertos parámetros “preliminares” con los cuales es posible que otros grupos de
trabajo puedan desarrollar aplicaciones para el circuito sin que aún haya sido
fabricado, tal y como ocurre en la actualidad con circuitos comerciales.

En este trabajo pudo simularse hasta dos flip-flops en cascada, pero no es

posible simular más, y tampoco es posible determinar a partir del funcionamiento
de éstos el funcionamiento general del circuito, ya que los pads de entrada y
salida y las líneas de conexión agregan capacitancias parásitas y retrasos que
afectan de manera significativa a la operación del circuito.

También, para un circuito de producción sería necesario colocar algunos

pads de prueba, que permitan analizar el funcionamiento de nodos intermedios en
el circuito. Aquí no se llevó a cabo esto por la limitación en el número de pads
que es posible colocar dentro del tamaño especificado por el soporte metálico. Es
posible que para la baja complejidad de este circuito no se justifique el uso de
pads de prueba, pero en circuitos de mayor envergadura.

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BIBLIOGRAFIA

BIBLIOGRAFIA
[1] Sicard, E. “Introduction to Microelectronics” National Institute of Applied Sciences.
Toulouse 1996..
[2] Philips Semiconductors. “HE4000B Logic Family CMOS Data Book” IC04. pp. 187-192.
Netherlands 1995.
[3] Motorola. “High Speed CMOS Logic Data” DL129 Rev.4, pp.5/441-5/448 USA, 1989.
[4] C. Mead, L. Conway. “Introduction to VLSI Systems” Addison-Wesley 1980.

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