Você está na página 1de 60

Tecnolgico de Costa Rica Escuela de Ingeniera Electrnica

Diseo Microelectrnico de un Convertidor Analgico Digital en Tecnologa CMOS

Informe de Proyecto de Graduacin para optar por el ttulo de Ingeniero en Electrnica con el grado acadmico de Licenciatura.

Oscar Eduardo Ziga Arrieta

Cartago, setiembre del 2012

nadanada

nadanada

Resumen
La Escuela de Ingeniera Electrnica del Instituto Tecnolgico de Costa Rica est desarrollando un sistema basado en una red de sensores, que detecta los patrones de sonidos de disparos y motosierras para que sea implementado en las zonas boscosas del pas, y de est manera alertar a las autoridades cuando se presente alguna de estas situaciones. Uno de los mdulos de dicho sistema es el convertidor A/D, que cumple la funcin de convertir las seales de salida de los sensores de audio a una forma digital para permitir su anlisis por el resto del sistema. Este proyecto consiste en el diseo de un convertidor Analgico digital en tecnologa CMOS de bajo consumo de potencia.

Palabras claves:
en

arreglo de capacitores partido, comparador, conmutacin basada

Vcm ,

interruptores, registros, SAR ADC.

Abstract
The School of Electrical Engineering at the Technological Institute of Costa Rica is developing a system based on a sensor network that detects patterns of sounds of gunre and chainsaws to be implemented in the protected areas of the country, and thus alert authorities when and any of these situations occur. One module of this system is the A / D converter which serves to convert the output signals of the audio sensors to digital form, for further analysis in the rest of the system. This work presents the design of an analog-digital CMOS low power consumption.

Keywords: capacitor split array, comparator, register, SAR ADC, switch, Vcm
switching.

based

Dedicatoria

A mis padres que me brindaron el apoyo, motivacin, consejos y cario, tanto en los momentos de xitos y alegras, as como en las horas ms difciles de cadas y fracasos.

Agradecimiento
Le agradezco primeramente a Dios porque en cada instante de este dicil caminar siempre brind su amor manifestado en la sabidura, paciencia y perseverancia. A mis padres, adems de mis hermanos y familiares que siempre me tuvieron presente en sus oraciones y palabras de motivacin. A mi profesor asesor Alfonso Chacn Rodrguez por sus valiosos aportes brindados.

ndice general
1. Introduccin
1.1. Estructura del documento . . . . . . . . . . . . . . . . . . . . . . . .

1
2

2. Meta y objetivos
2.1. 2.2. 2.3. Meta . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . Objetivo general . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

3
3 3 3

Objetivos especcos

3. Marco terico
3.1. Descripcin de las topologas de ADC y descripcin detallada de la solucin seleccionada 3.1.1. 3.1.2. . . . . . . . . . . . . . . . . . . . . . . . . . . .

4
4 4 9

Arquitecturas ADC . . . . . . . . . . . . . . . . . . . . . . . . Funcionamiento del ADC de aproximaciones sucesivas . . . . .

4. Metodologa 5. Diseo del sistema


5.1. 5.2. Comparador de cerrojo . . . . . . . . . . . . . . . . . . . . . . . . . . Arreglo de capacitores . . . . . . . . . . . . . . . . . . . . . . . . . . 5.2.1. 5.3. Arreglo capacitivo partido (Split capacitive array) . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

17 18
18 20 21 22 23 23 24

Diseo lgica de control SAR 5.3.1. 5.3.2. 5.3.3.

Bloque registro de desplazamiento . . . . . . . . . . . . . . . . Bloque de registros de salida . . . . . . . . . . . . . . . . . . . Bloque de control de conmutadores . . . . . . . . . . . . . . .

5.4.

Diseo lgica de temporizado del circuito . . . . . . . . . . . . . . . .

30

6. Anlisis de resultados 7. Conclusiones y recomendaciones


7.1. 7.2. Conclusiones . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . Recomendaciones . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

32 41
41 42

ii

ndice de guras
3.1. Rangos de operacin de las arquitecturas de ADC en cuanto a su resolucin y velocidad de muestreo (tomada de [2]). 3.2. . . . . . . . . . .

Diagrama de bloques para un ADC ash con una resolucin de 3 bits (tomada de [2]). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

3.3.

Diagrama de bloques para un ADC segmentado de M bits (tomada de [2]). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

3.4.

Diagrama de bloques para un ADC Delta-Sigma de N bits (tomada de [6]). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

8 9

3.5. 3.6.

Diagrama de bloques de ADC SAR (tomada de [8]). . . . . . . . . . . Seales de reloj, muestreo e inversin para el proceso de conversin de analgico a digital en un ADC SAR de 4 bits. . . . . . . . . . . .

10

3.7.

Bloques de comparador, interruptores, y arreglo de capacitores para ADC SAR de 4 bits (tomada de [8]). . . . . . . . . . . . . . . . . . .

11

3.8.

Diagrama de ujo del funcionamiento de un ADC de aproximaciones sucesivas de N bits (tomada de [9]). . . . . . . . . . . . . . . . . . . .

13

5.1.

Esquemtico del bloque comparador de cerrojo utilizado en el diseo del ADC SAR (tomado de [12]). . . . . . . . . . . . . . . . . . . . . .

19

5.2.

Curva de salida del comparador ante una seal de entrada senoidal y una seal de reloj a una frecuencia de 48 kHz (tomada de simulacin de esquemtico en Mentor Graphics). . . . . . . . . . . . . . . . . . .

20 21

5.3.

Arreglo de capacitores para ADC de 8 bits (tomada de [8]) . . . . . .

iii

5.4.

Dimensionamiento del arreglo capacitivo partido para un ADC de 8 bits (tomada de [8]). . . . . . . . . . . . . . . . . . . . . . . . . . . .

22 22

5.5. 5.6.

Bloque de control SAR para un ADC de 10 bits (tomada de [14]). . . Esquemtico de registro esttico con set y reset asincrnico utilizado en el registro de desplazamiento (tomada de [5]). . . . . . . . . . . . .

23

5.7.

Diagrama de bloques del contador y el codicador utilizados en el diseo del ADC SAR . . . . . . . . . . . . . . . . . . . . . . . . . . .

25

5.8.

Diagrama de bloques de la lgica de ruta de datos utilizada en el diseo del ADC SAR . . . . . . . . . . . . . . . . . . . . . . . . . . .

28

5.9.

Diagrama de bloques de la lgica interna del bloque ruta de datos utilizada en el diseo del ADC SAR . . . . . . . . . . . . . . . . . . .

29

5.10. Esqumatico de los registros dinmicos de datos (tomada de [19])

C 2 M OS

utilizados en la ruta

. . . . . . . . . . . . . . . . . . . . . . . .

29

5.11. Esquemtico del multiplexor utilizado en el diseo de la ruta de datos y el bloque de conmutadores (tomada de [19]) . . . . . . . . . . . . .

30

5.12. Diagrama de bloques del circuito generador de reloj, donde y

es 5ns

posee en valor entre 10ns y 12 ns.

. . . . . . . . . . . . . . . . .

31

6.1.

Salida del convertidor analgico digital ante una entrada de voltaje de rampa para todo el rango de conversin [0-3]V. . . . . . . . . . . .

34

6.2.

Salida del convertidor analgico digital ante una entrada de voltaje de rampa para el rango de conversin de [0,9-1]V. . . . . . . . . . . .

35

6.3.

Salida del convertidor analgico digital ante una entrada de voltaje de rampa para el rango de conversin del ADC SAR [0,95-1]V. . . . .

36

6.4.

Salida del convertidor analgico digital ante una entrada de voltaje de rampa para el rango de conversin del ADC SAR [1,36-1,5]V. . . .

36

6.5.

Salida del convertidor analgico digital ante una entrada de voltaje de rampa para el rango de conversin del ADC SAR [1,8-2]V. . . . .

37

6.6.

Salida del convertidor analgico digital ante una entrada de voltaje de rampa utilizando la versin 2 del ADC, en el rango de voltajes de [0-0.1]V. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

38

iv

6.7.

Salida del convertidor analgico digital ante una entrada de voltaje de rampa utilizando la versin 2 del ADC, en el rango de voltajes de [0,4-0,5]V. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

39

6.8.

Salida del convertidor analgico digital ante una entrada de voltaje de rampa utilizando la versin 2 del ADC, en el rango de voltajes de [1,4-1,56]V. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

40

ndice de cuadros
5.1. 5.2. Tabla de la verdad de ip-op SR-NOR . . . . . . . . . . . . . . . .

19

Seales de seleccin de muxes para el multiplexado de las seales

GN D, Vref , VCM ,
6.1. 6.2.

VIN

. . . . . . . . . . . . . . . . . . . . . . . . .

28 33

Arquitecturas de registros utilizados en las 5 versiones del convertidor Consumo de potencia para las 5 versiones del diseo en base a la tecnologa de registros utilizados . . . . . . . . . . . . . . . . . . . . .

33

vi

Captulo 1. Introduccin
Nuestro pas cuenta con una amplia diversidad de reas silvestres protegidas, donde se vela por la proteccin de la ora y la fauna que las habitan. Desafortunadamente, a pesar de los esfuerzos de algunas instituciones gubernamentales como el MINAE, existen personas inescrupulosas que no respetan las leyes e invaden estas zonas realizando tala y caza ilegal. A raz de esto la Escuela de Ingeniera Electrnica del Instituto Tcnologico de Costa Rica est desarrollando un proyecto que pretende mitigar este problema. Este proyecto est relacionado con el diseo ASIC de un sistema electrnico integrado en un chip (SoC) para el reconocimiento de patrones de disparos y motosierras en una red inalmbrica de sensores para la proteccin ambiental. Uno de los mdulos de este chip es el ADC, el cual es el encargado de convertir las seales analgicas recibidas por los sensores en seales digitales para su posterior procesamiento por los otros mdulos del chip. Este trabajo se enfoca en el diseo del mdulo ADC. Como el convertidor A/D forma parte de un sistema que se implementar en zonas boscosas donde la alimentacin de energa al sistema es limitada, el diseo pretende obtener un ADC de muy bajo consumo energtico.

1.1. Estructura del documento


Para facilitar el proceso de lectura este documento se separ en captulos de manera que estos cubran cada etapa del desarrollo del proyecto. En el captulo 2 se plantean la meta y los objetivos del proyecto. En el captulo 3 se presenta el marco terico, donde se expone la descripcin de los fundamentos tericos necesarios para la solucin del problema. En el captulo 4 se expone el procedimiento metodolgico seguido para el desarrollo del proyecto. En el captulo 5 se muestra el proceso de diseo del sistema. En el captulo 6 se muestra el anlisis de resultados del diseo del convertidor. Finalmente en el captulo 7 se presentan las conclusiones obtenidas y las recomendaciones del proyecto.

Captulo 2. Meta y objetivos


2.1. Meta
Diseo ASIC de un sistema electrnico integrado en un chip (SoC) para el reconocimiento de patrones de disparos y motosierras en una red inalmbrica de sensores para la proteccin ambiental.

2.2. Objetivo general


Disear un circuito microelectrnico en tecnologa CMOS que convierta una seal analgica en una seal digital con un bajo consumo de potencia.

2.3. Objetivos especcos


1. Denir las necesidades del ADC en cuanto a distorsin total armnica, SNR, error de oset, resolucin y muestreo, de manera que estas caractersticas se presenten en mejores condiciones que las que se encuentran en un ADC comercial de bajo costo.

2. Disear un ADC en tecnologa CMOS con una estructura que cumpla con las necesidades previstas en el punto anterior.

Captulo 3. Marco terico


3.1. Descripcin de las topologas de ADC y descripcin detallada de la solucin seleccionada
3.1.1. Arquitecturas ADC
El objetivo principal de este proyecto es el diseo de un convertidor analgico digital de bajo consumo de potencia, con una frecuencia de operacin de 48 kHz y una resolucin de 10 bits (Valverde [1]). Adems por tratarse de un diseo VLSI tambin es importante considerar el factor rea. Se estudiaron las diversas topologas de ADCs, para determinar cual de ellas es la ms ptima para el diseo del convertidor. La seleccin de la arquitectura depende de la precisin requerida, la resolucin, y el consumo de potencia. En el marco terico de este documento se muestra la investigacin que se realiz para la seleccin del convertidor, que se centr en cuatro arquitecturas (Delta-Sigma, segmentado,

f lash,

y aproximaciones sucesivas).

En la gura 3.1 se puede ver la distribucin de las diversas topologas en cuanto a su frecuencia de operacin y la resolucin. A continuacin se detallarn las caractersticas de estas arquitecturas para posteriormente seleccionar la que mejor se ajust a los requerimientos mencionados anteriormente.

Figura 3.1: Rangos de operacin de las arquitecturas de ADC en cuanto a su resolucin y

velocidad de muestreo (tomada de [2]).

ADC ash
La arquitectura de este convertidor se basa en los comparadores de 1 bit, que son elementos bsicos de todos los ADC. En la gura 3.2 se muestra un ejemplo de un convertidor

f lash

de 3 bits.

Las ventaja de este convertidor es su velocidad, ya que la conversin se hace en forma paralela, por ello es considerado el convertidor ms rpido. Sus desventajas es que ocupa

2(N 1)

comparadores, lo que se reeja en el diseo en

un alto consumo de potencia, mucha rea y lo hace bastante caro para aplicaciones de alta resolucin (Bhatia [3], Baker [5]).

Figura 3.2: Diagrama de bloques para un ADC ash con una resolucin de 3 bits (tomada

de [2]).

ADC segmentado
Como se muestra en la gura 3.3 el ADC segmentado es un convertidor de N etapas en cascada, con un bit de conversin por cada una de ellas. Cada una consiste en un comparador, un circuito de muestreo y retencin, un sumador y un amplicador con una ganancia de 2. La principal ventaja de esta topologa es su alto rendimiento, ya que despus de una latencia de N ciclos de reloj, se lleva a cabo una conversin por ciclo. Mientras el residuo de la primera etapa est siendo usado por la segunda , la primera est lista para ser utilizada con las siguientes muestras. Cada etapa funciona con el residuo

de la anterior, lo que permite una conversin rpida. Su desventaja es que debe esperar N ciclos de reloj al principio para iniciar la conversin, y que la exactitud del convertidor depende de las primeras etapas. La arquitectura segmentada brinda la mejor solucin de compromiso entre velocidad, supercie y consumo de potencia, comparada con otras soluciones (Sampaulo [2], Bhatia [3], Baker [5]).

Figura 3.3: Diagrama de bloques para un ADC segmentado de M bits (tomada de [2]).

ADC Delta-Sigma
Este mtodo de conversin se utiliza en aplicaciones donde se ocupa una alta resolucin y velocidad media. Se caracteriza por que su parte analgica no requiere tanta precisin, pero su parte digital es ms compleja. En esta arquitectura se utilizan tcnicas de procesamiento digital de seales en vez de componentes anlogos y precisos. Es un convertidor de submuestreo, lo que signica que su frecuencia de muestreo es mucho mayor a la frecuencia de Nyquist, al menos cientos de veces la frecuencia de la seal de entrada.

Se caracteriza por tener un consumo de potencia bajo, y tener poco hardware (Baker [5], Bejega [6]). En la gura 3.4 se muestra el diagrama de bloques de esta topologa.

Figura 3.4: Diagrama de bloques para un ADC Delta-Sigma de N bits (tomada de [6]).

ADC aproximaciones sucesivas


El conversor SAR es una arquitectura que puede brindar altas resoluciones. A expensas de una menor frecuencia de muestreo, se logra incrementar la cantidad de bits sin necesidad de aumentar el rea de chip ocupada. Para realizar el proceso de conversin en un SAR, la seal analgica debe muestrearse y retenerse previamente al proceso de conversin. Si N es la cantidad de bits del conversor SAR, se necesitan N+1 ciclos de reloj para obtener el resultado de la conversin. Una vez obtenido el resultado de la conversin del SAR, se procede a la toma de una nueva muestra de la seal analgica de entrada. Por lo tanto el muestreo se realiza cada N+1 ciclos de reloj, y por ello la frecuencia de muestreo se ve disminuida en esta arquitectura. Esta topologa es una de las ms usadas hoy en da en aplicaciones de resolucin media, velocidad media, y cuando se requiere un bajo consumo de potencia. El cir-

cuito implica poco hardware y fcil implementacin del mismo. Este consiste en un comparador de anco, un arreglo de capacitores que cumple la funcin de DAC y de circuito de muestreo y retencin, un registro SAR y un bloque de control de interruptores. Por todas estas razones es que se eligi esta topologa de convertidor para este proyecto, pues las caractersticas de ste cumplen con una resolucin y una velocidad media, un bajo consumo de potencia, y un rea pequea del chip. Por ello se profundizar en la explicacin del funcionamiento del ADC SAR (Sampaulo [2], Baker [5], Scott [7]) . En la gura 3.5 se muestra el diagrama de bloques de esta topologa.

Figura 3.5: Diagrama de bloques de ADC SAR (tomada de [8]).

3.1.2. Funcionamiento del ADC de aproximaciones sucesivas


Antes de adentrarnos en los resultados del diseo de este convertidor, se explicar a continuacin de una manera detallada su funcionamiento. La conversin consiste en tres etapas, una de muestreo, otra de inversin, y otra de distribucin de cargas. Todas se realizan en un lapso de tiempo de N+1 ciclos de

reloj, donde N es el nmero de bits del convertidor a su salida. En el primer ciclo de reloj se lleva a cabo la etapa de muestreo y la de inversin, la primera en el ciclo positivo de la seal de reloj, y la segunda en el ciclo negativo; los dems ciclos de reloj son utilizados para el proceso de distribucin de cargas (Sheung-Yan [9], Ying-Ting [4]). En la gura 3.6 se muestra las curvas de las seales de muestreo e inversin, y su relacin con la seal de reloj, para una ADC de 4 bits.

Figura 3.6: Seales de reloj, muestreo e inversin para el proceso de conversin de analgico

a digital en un ADC SAR de 4 bits.


Como se puede apreciar en la gura 3.7 el ADC est conformado por un arreglo de capacitores, y una serie de interruptores que se ubican tanto en la parte superior del arreglo como en la inferior. Estos son contralados por una lgica SAR. Los conmutadores de la parte inferior varian entre cuatro valores de voltaje, que son

Vin (voltaje

de la seal de entrada),

Vref (voltaje

de referencia

VDD ), Vcm

(Voltaje

comn igual a

VDD /2), y GND(tierra del circuito). El conmutador de la lnea superior Vcm


y una conexin al aire.

solo vara entre

Dependiendo de las entradas a las que se conecten estos interruptores se obtienen los diferentes modos del convertidor (Raouf [8], Sheung-Yan [9], Yan-Zhu [10], Microchip [11], Mootaz [13]).

10

Figura 3.7: Bloques de comparador, interruptores, y arreglo de capacitores para ADC SAR

de 4 bits (tomada de [8]).


Modo de muestreo: Se lleva a cabo en el primer ciclo positivo de la seal de reloj como se muestra en la gura 3.6. El conmutador de cima se conecta a

Vcm

y los del fondo se conectan a

Vin .

El

voltaje que se carga en el arreglo de capacitores es:

VC = Vcm Vin
y en la placa superior es:

(3.1)

VDACT op = Vcm
donde es

(3.2)

VDACT op
y

es el voltaje en la parte superior del arreglo de capacitores, es el voltaje en los capacitores.

Vcm

VDD /2

VC

Modo de inversin: Se realiza en el ciclo negativo del primer periodo del reloj, el conmutador de cima no se conecta a nada, y los conmutadores de fondo se conectan a

V cm.
11

La salida del comparador en este modo representa el bit ms signicativo de la conversin. El voltaje que se encuentra en la placa superior de los capacitores en el modo de inversin es:

VDacT op = VDD Vin


Ya teniendo el valor de

(3.3)

VDACtop

que es el voltaje en la la terminal negativa del

comparador, el cual tiene si

Vcm en su terminal positiva, se realiza la comparacin; 1


lgico y de lo contrario ser un

Vin > Vcm

el MSB sera un

0.

Modo de cargas distribuidas: Acontece en los siguientes N ciclos de reloj, donde N es el nmero de bits del convertidor, y depende de la salida del comparador. Al inicio de este modo todos los interruptores de la parte inferior del arreglo de capacitores estn conectados a

Vcm . Empezando con el conmutador del bit ms

signicativo hasta llegar al menos signicativo, los interruptores se conectan a

Vref

o a

GN D

dependiendo de la salida del comparador. Si la salida es un

lgico el conmutador se conecta a

Vref ,

de lo contrario se conecta a GND.

Para un mayor entendimiento a continuacin en la gura 3.8 se presenta un diagrama de ujo del funcionamiento de los interruptores del ADC .

12

Figura 3.8: Diagrama de ujo del funcionamiento de un ADC de aproximaciones sucesivas

de N bits (tomada de [9]).

En este modo de cargas distribuidas como ya se mencion anteriormente hay dos caminos: uno cuando la salida del comparador es un

1 lgico, y otro cuando es un 0.

A continuacin se hace el anlisis de voltajes y de cargas de una manera ilustrativa para ambos casos, utilizando el convertidor de 4 bits de la gura 3.7:

MSB=1:

13

Si la salida del comparador en el modo de inversin es un tador MSB del arreglo de capacitores se conecta a

lgico, el conmulo que resulta

Vref = VDD ,

en un circuito equivalente de dos capacitores, que comparten la parte superior con capacitancias iguales a 4C; la parte inferior de un capacitor conectada a

VDD

y la del otro a

Vcm .

Esto signica una carga inicial en los capacitores de:

Qi = 4C(

VDD Vin ) 2

(3.4)

Puesto que ambos capacitores y sus cargas son iguales, su carga inicial se distribuye solo en funcin de la tensin en su placa inferior, no en funcin de su valor capacitivo.

Qic1 = Qic2
Al conmutar la carga nal en

(3.5)

C1

es:

Qfc1 = (VDACtop VDD )4C


y como

(3.6)

Q = (Qi Qf )

(3.7)

Q = 4C(
Luego para el capacitor

VDD Vin VDACtop + VDD ) 2

(3.8)

C2

es:

Qfc2 = (VDACtop

VDD )4C 2

(3.9)

Qfc2 = (Qi Q)
Despejando:

(3.10)

VDACtop = (VDD Vin )


14

(3.11)

Qfc2 = 4C(VDD Vin )


El comparador realiza la resta

(3.12)
VDD 2

VDD 2

VDACtop 1

que sustituyendo sera

(VDD Vin ),
MSB=0:

si

Vin >

VDD el bit se pone en 2

lgico , de lo contrario en

0.

Si la salida del comparador en el modo de inversin es un MSB del arreglo de capacitores se conecta a

0,

el conmutador

GN D, lo que resulta en un circuito

equivalente de dos capacitores que comparten su parte superior, con capacitancias iguales a 4C, y la parte inferior de uno conectada a GND y la del otro a

Vcm .

Nuevamente la carga inicial de los capacitores depender de la tensin

en las placas inferiores de los capacitores.

Qi = 4C(

VDD Vin ) 2

(3.13)

Qic1 = Qic2
Al conmutar la carga nal en

(3.14)

C1

es:

Qfc1 = (VDACtop )4C


y como

(3.15)

Qc1 = (Qi Qf )

(3.16)

Qc1 = 4C(
Luego para el capacitor

VDD Vin VDACtop ) 2

(3.17)

C2

es:

Qfc2 = (VDACtop

VDD )4C 2

(3.18)

Qfc2 = (Qic2 + Q)
15

(3.19)

Despejando:

VDACtop = (

3VDD Vin ) 4

(3.20)

Qfc2 = 4C(VDD 2Vin VVDACT op )


y

(3.21)

Qfc2 = 4C(
El comparador realiza la resta

VDD Vin ) 4
que sustituyendo sera

(3.22)
VDD 2

VDD 2

VDACtop 1,

3VDD 4

Vin ;

si

Vin >

VDD el bit se pone en 4

de lo contrario la respuesta es un

0.
Este proceso se repite N veces, donde N es el nmero de bits del convertidor.

16

Captulo 4. Metodologa
En este captulo se describen los pasos que se siguieron para la realizacin del diseo de convertidor analgico digital.

Especicacin del diseo: se determinaron las caractersticas del ADC, se estudian las alternativas del diseo, y se selecciona la ms ptima para las necesidades indicadas.

Descripcin Verilog: se realiz la descripcin Verilog de la parte digital del circuito.

Simulacin digital: se valid la descripcin Verilog mediante simulacin para comprobar su funcionamiento.

Sntesis: puesto que no se posea una herramienta de sntesis adecuada para el proceso CMOS escogido, el diseo de la FSM se hizo manualmente.

Simulacin analgica: se realizaron simulaciones del diseo de la FSM y se compararon con la versin realizada en Verilog para comprobar su funcionamiento.

Descripcin parte analgica: se dise la parte analgica del circuito.

Integracin de ambas partes y simulacin nal: se integr tanto la parte de la FSM con la parte analgica y se realizaron simulaciones nales a nivel de esquemtico.

17

Captulo 5. Diseo del sistema


En la presente seccin se recopilan los resultados obtenidos durante la realizacin del proyecto. En el marco terico de este documento se discuti acerca de la distintas arquitecturas de convertidores analgicos digitales, y tomando en cuenta los requerimientos del sistema de una frecuencia de muestreo de 48 kHz, una resolucin de 10 bits, y un bajo consumo de potencia (Valverde [1]), se escogi la arquitectura ADC de aproximaciones sucesivas. El diseo est conformado por una parte digital y otra analgica. En la gura 3.7 se muestra el ADC de aproximaciones sucesivas. A continuacin se mencionan los detalles del diseo e implementacin de cada uno de los bloques principales del ADC (el comparador, el arreglo de capacitores, la lgica de control de conmutadores, y el temporizado del circuito).

5.1. Comparador de cerrojo


El comparador es uno de los componentes ms importantes en esta arquitectura de ADC. El diseo que se utiliz en este proyecto es el que se public en (Venuto [12]). El comparador esta construido para trabajar a altas velocidades de reloj, dando un bajo consumo de potencia. Este consiste en dos etapas, una de entrada y otra de salida. La de salida consiste en dos compuertas NOR, que funcionan como un ip-op SR-NOR. En la gura 5.1 se muestra el comparador que se utiliz, y en la tabla 5.1 se muestra el comportamiento del ip-op.

18

Figura 5.1: Esquemtico del bloque comparador de cerrojo utilizado en el diseo del ADC

SAR (tomado de [12]).

Tabla 5.1:

Tabla de la verdad de ip-op SR-NOR


S
0 0 1 1

R
0 1 0 1

Estado
no hay cambio reset set no vlido

Cuando el reloj est en bajo, todos los nodos de la entrada del par diferencial estn en alto y las dos compuertas NOR tiene salidas en bajo. La comparacin se realiza en el anco positivo del reloj, el transistor NMOS de la cola del diferencial se enciende y los dos transistores PMOS se apagan. Mientras el reloj se encuentra en alto los nodos de salida

a y b se ponen en bajo. De esta manera las compuertas NOR trabajan a


o

como ip-op, tal y como se muestra en la tabla 5.1. Cul de los nodos a bajo primero determina el estado nal.

se va

El nodo que se va a bajo primero es controlado por la entrada de voltaje corresponde a la diferencia de voltaje entre las entradas

que

in+ -in .

19

En la gura 5.2 se observa una simulacin del comportamiento del comparador ante una seal de entrada de voltaje senoidal. Se muestran la seal de reloj, la seal senoidal junto con el voltaje de referencia y la salida del comparador. El consumo de potencia de este elemento simulado es de 74.82 pW.

Figura 5.2: Curva de salida del comparador ante una seal de entrada senoidal y una seal

de reloj a una frecuencia de 48 kHz (tomada de simulacin de esquemtico en Mentor Graphics).

5.2.

Arreglo de capacitores

El comportamiento y el fundamento matemtico del arreglo de capacitores ya se explic en el marco terico. En la gura 5.3 se muestra el dimensionamiento de estos mismos; de izquierda a derecha se encuentran los capacitores ms signicativos, es decir, el primero a la izquierda corresponde al MSB y el ltimo a la derecha corresponde al LSB. Los dos capacitores que corresponden a los bits menos signicativos se dimensionan

20

con una capacitancia unitaria Cu, y todos los dems se dimensionan con el doble del tamao del capacitor que se encuentra a su derecha.

Figura 5.3: Arreglo de capacitores para ADC de 8 bits (tomada de [8])

La exactitud del convertidor depende primordialmente del dimensionamiento y el ruido presente en el arreglo de capacitores. Se deben utilizar capacitores poly-poly, con la parte superior del arreglo de los capacitores actuando como un cima comn, lo que minimiza las capacitancias parsitas en la entrada del comparador, que provocan atenuaciones en la seal de voltaje (Raouf [8]).

5.2.1. Arreglo capacitivo partido (Split capacitive array)


El uso del arreglo capacitivo partido, sustituye al arreglo de capacitores visto en este captulo en las secciones anteriores, pues ayuda signicativamente a reducir el consumo de potencia, al reducir la capacitancia total del arreglo. El mtodo utilizado en la conmutacin del arreglo de capacitores no es el mtodo tradicional (set and down ), sino que se utiliza el llamado mutacin basada en

Vcm -based

switching (con-

Vcm ),

y tiene la ventaja que reduce el consumo de potencia en

1/3 con respecto al mtodo set and down. Esta diferencia se da por la secuencia de conmutacin, que esta optimizada para reducir el consumo de potencia (YanZhu [14], Boschker [15], Ginsburg [16], Yan-Chan [17]). Al usar la combinacin de arreglo capacitivo partido y conmutacin basada en

Vcm es

posible eliminar el capacitor ms signicativo del arreglo. En la gura 5.4 se muestra como queda el arreglo capacitores al usar esta tcnica, y se ve como se reduce el arreglo comparado con el de la gura 5.3.

21

Figura 5.4: Dimensionamiento del arreglo capacitivo partido para un ADC de 8 bits (toma-

da de [8]).
La capacitancia de atenuacin del capacitor split array

CAtt

se calcula con:

CAtt =
donde

LSBs Cu M SBs CAtt


y los

(5.1)

LSBs

corresponde a los capacitores a la derecha del

M SBs

los que

se encuentran a la izquierda.

5.3. Diseo lgica de control SAR


El diseo de la lgica de control SAR consiste en tres bloques principales que se muestran en la gura 5.5. Estos bloques son el registro de desplazamiento, el registro de salida, y el control de conmutadores.

Figura 5.5: Bloque de control SAR para un ADC de 10 bits (tomada de [14]).

22

5.3.1. Bloque registro de desplazamiento


Una seal

start

en la entrada

del registro indica el inicio de la conversin. Esta

seal se mantiene en alto desde el inicio del modo de inversin, hasta el anco negativo del primer periodo de cargas distribuidas. La seal de reloj que entra a este bloque, se encarga de iniciar el corrimiento del bit en el registro, generando las seales que se encargan de guardar los datos provenientes del comparador en el registro de salida. Este bloque se dise con registros estticos, del tipo mostrado en la gura 5.6. Cada registro consume una potencia de 211,5 pW, y el registro de corrimiento completo consume 2,56nW.

Figura 5.6: Esquemtico de registro esttico con set y reset asincrnico utilizado en el

registro de desplazamiento (tomada de [5]).

5.3.2. Bloque de registros de salida


Este bloque es el que se encarga de almacenar los bits de salida del convertidor. A este van conectadas las seales provenientes del bloque registro de desplazamiento, las que tienen la funcin de guardar los bits que provienen del comparador, tal como

23

se muestra en la gura 5.5. Para el diseo se utilizaron registros estticos.

5.3.3. Bloque de control de conmutadores


Este bloque es el encargado de controlar las secuencias de conexin de los interruptores del arreglo de capacitores. Inicialmente este bloque fue diseado mediante una descripcin Verilog. Al no existir una herramienta de sntesis, se tuvo luego que construir su equivalente en esquemticos. La ventaja del diseo personalizado de esta etapa, es que se obtuvo un menor consumo de potencia al que generara el uso de celdas estndar que no estn optimizadas en potencia. El diseo de este bloque se divide en tres sub-bloques: un contador, un codicador, y una etapa de conmutadores que es controlada por las salidas del codicador.

Bloque contador:

el contador que se dise fue implementado con cdigo Gray.

As se pretenda reducir el consumo de potencia del contador. El contador cuenta con 12 estados, uno para la descarga de los capacitores del arreglo, otro para el modo de muestreo e inversin, y el resto para el modo de distribucin de cargas. El estado de descarga de capacitores, no es parte del protocolo de conversin, este se agreg solamente para tener seguridad que los capacitores estan descargados al inicio de cada conversin. Inicialmente este contador fue implementado con registros dinmicos

C 2 M OS ,

y su

funcionamiento fue correcto, pero a la hora de medir el consumo de potencia este fue de 3,78 mW, un consumo de potencia demasiado alto para los propsitos del convertidor, de bajo consumo. Ante esta situacin se cambiaron los registros

C 2 M OS

por registros Maestro-

Esclavo estticos, lo que disminuy el consumo de potencia a 1,40 nW. Los registros estticos utilizados son los mismos que se utilizaron para el bloque del registro de desplazamiento y el registro de salida.

24

Bloque codicador:

Como se muestra en la gura 5.7, el bloque del codicador

est conformado por siete entradas (clk ,

rst, comp,

q3, q2, q1, q0)

que correspon-

den a las salidas del contador y 32 salidas (20 para el control de interruptores,

start

que indica cuando se inicia la conversin, la seal

inv

que indica que se esta

en el modo de inversin, la seal la seal

muestreo

que indica cuando se esta muestreando,

listo

que indica n de conversin, y diez seales L9-L0 que son generadas

para la ruta de datos del control de los conmutadores).

Figura 5.7: Diagrama de bloques del contador y el codicador utilizados en el diseo del

ADC SAR
Este codicador fue implementado mediante el uso de la herramienta Logic Friday, que genera ecuaciones lgicas y sus respectivos circuitos a partir de las tablas de la verdad de un determinado diseo (Rickman [18]).

25

Las 20 seales que se generan para el control de interruptores estn divididas en dos partes: una que corresponde al conmutador de cima y otra a los conmutadores del fondo del arreglo de capacitores. Las seales L9-L0 simplemente son las salidas de otro codicador, que tiene como entradas las salidas del contador. Estas seales son utilizadas por la rutas de datos para guardar las seales de control de interruptores en los registros.

Ruta de datos:

como ya se mencion con anterioridad, el modo de muestreo

comparte el mismo ciclo de reloj con el modo de inversin. El contador trabaja nicamente en ancos positivos de reloj, lo que presenta un ligero problema en el diseo al momento de entrar en el modo de inversin, que trabaja en el anco negativo del segundo ciclo de reloj de la conversin. Para solucionar este problema se tuvo que implementar una lgica adicional en la ruta de datos. En el modo de descarga de capacitores, tanto el interruptor de la cima del arreglo, como todos los del fondo deben estar conectados a

VCM .

En el modo de muestreo el

conmutador de la cima no se conecta a nada, y los del fondo se conectan a el modo de inversin los capacitores del fondo se conectan a

Vin .

En

VCM

y luego inicia el

proceso de conversin que dependera de la salida del comparador. El circuito de la ruta de datos consta en las entradas de todas las salidas del codicador de la seccin anterior, y adicionalmente se le agregan dos seales, una a la que se le llama La seal

sampdesc

y otra

inv ,

que son seales de seleccin de los muxes.

sampdesc permanece en alto en el ciclo de reloj de descarga y en el modo de

muestreo, que corresponde al ciclo positivo del segundo periodo del reloj de la conversin, y la seal

inv

permanece en alto durante el modo de inversin. Las seales

L9-L0 son las encargadas de activar los registros que se muestran en el circuito de
la gura 5.9, donde se almacenan los datos provenientes de las 20 seales de control de interruptores. Mientras la seal

sampdesc

se encuentra en alto y la

inv

en bajo, los muxes del

circuito dejan pasar la seal que viene directa de las salida del codicador. Cuando

sampdesc

se encuentra en bajo y la seal

inv

en alto, los muxes dejan pasar la

26

seales de control necesarias para el modo de inversin, que son

VDD

GN D

que

son entradas del mux. Cuando ambas seales estn en bajo, el mux deja pasar las seales que se almacenaron en los registros. El algortmo que se utiliza para guardar los datos en los registros es el siguiente: cada vez que un bit ha sido procesado por el convertidor debe quedar guardado y no cambiar hasta que se lleve a cabo una nueva conversin. Recordemos que durante el modo de inversin el comparador ya tiene en la salida el bit vlido para ser almacenado. Entonces el inicio del modo de distribucin de cargas, se ve marcado por la seal

L9,

que es comn para cargar todos los registros con la seales que vienen

del codicador. De esta manera cuando la seal

L9

se activa, se almacenan en los

registros las seales de control del MSB que coincidan con la salida del comparador, y en el resto de los registros se almacena las seales de control necesarias para obtener

VCM .

A partir de este punto todos los registros tendrn las seales de

VCM

excepto el MSB que corresponde a la respuesta de conversin del primer bit. Luego cuando se activa

L8

se guardan las seales de control que permiten coincidir con la

respuesta del comparador en los registros del bit 8, dejando las seales del bit 9 sin modicar, ya que este fue procesado en el ciclo de reloj anterior. Esto se realiza para cada interruptor, hasta llegar al LSB. Es importante tener claro para la siguiente etapa del convertidor que por cada bit se necesitan dos seales de control, por ejemplo el bit 9 requiere de

c9m

c9l.

En-

tonces, se utilizan dos seales de control por bit, porque en el bloque de interuptores se implementan muxes 4 a 1 con dos seales de seleccin, para de esta forma multiplexar las seales

GN D, Vref , VIN ,

VCM .

En la tabla 5.2 se muestra las seales

de seleccin necesarias para multiplexar las 4 seales anteriormente mencionadas. En las guras 5.8 y 5.9 se muestra el diagrama de bloques del diseo de la ruta de datos. En esta etapa se usaron registros se muestra en la gura 5.10.

C 2 M OS ,

el esquemtico de estos registros

27

Tabla 5.2:

Seales de seleccin de muxes para el multiplexado de las seales GN D, Vref ,


VCM , y VIN

CM
0 0 1 1

CL
0 1 0 1

Seal

GN D Vref VCM VIN

Figura 5.8: Diagrama de bloques de la lgica de ruta de datos utilizada en el diseo del

ADC SAR

28

Figura 5.9: Diagrama de bloques de la lgica interna del bloque ruta de datos utilizada en

el diseo del ADC SAR

Figura 5.10: Esqumatico de los registros dinmicos C 2 M OS utilizados en la ruta de datos

(tomada de [19])

29

Bloque de conmutadores:

Este bloque tiene como entradas las 20 salidas de

control que provienen de la ruta de datos, y las seales

GN D, Vref , VIN , VCM

. Este

se encarga de multiplexar estas seales dependiendo de las seales de control. Para su implementacin se utiliz el mux que se muestra en la gura 5.11, donde

son las entradas del multiplexor,

es la variable de seleccin, y

es la salida

multiplexada.

Figura 5.11: Esquemtico del multiplexor utilizado en el diseo de la ruta de datos y el

bloque de conmutadores (tomada de [19])

5.4. Diseo lgica de temporizado del circuito


El bloque de temporizado del circuito se muestra en la gura 5.12. Como se mencion anteriormente para la implementacin del control de interruptores se utiliz un contador. Las salidas del contador (q3,

q2, q1, q0)

son utilizadas por un codicador para pro-

ducir las salidas de muestreo e inversin. Resulta que la seal de inversin debe activarse en el anco negativo del segundo periodo de reloj de la conversin, la seal

inv ya debe estar activa antes de la primera comparacin que se realiza en los ancos
negativos; esto no resultaba as, ya que el tiempo de retardo del contador, retrasaba la seal de inversin, y esta se daba hasta despus de la primera comparacin y no antes. Por ello se implement la siguiente lgica de reloj, para sincronizar el reloj

30

del sistema con la respuesta del contador. El contador funciona con una seal de reloj adelantada a la seal de reloj del sistema por 5ns, adicionalmente a la seal general del sistema se le aplica un retraso entre 10 ns y 12ns, esta seal retrasada corresponde al reloj del comparador. Esto se hizo de esta forma porque la respuesta del comparador solo esta presente en el ciclo positivo de la seal de reloj, y este retraso hace posible que el sistema pueda capturar esta salida del comparador en el anco positivo del reloj general del sistema.

Figura 5.12: Diagrama de bloques del circuito generador de reloj, donde 1 es 5ns y 2

posee en valor entre 10ns y 12 ns.

31

Captulo 6. Anlisis de resultados


A continuacin se explica en forma detallada los resultados obtenidos durante la implementacin del proyecto. En la seccin anterior se explic la manera en que se dise cada bloque y su funcionamiento. Esta seccin se enfoca en el anlisis del circuito como un todo. Se discute sobre el consumo de potencia de todo el ADC, y la respuesta de la conversin. Inicialmente todo el diseo fue implementado con registros dinmicos, y el consumo de potencia de todo el circuito fue de 4,36mW, un valor muy alto para lo que se requiere en este proyecto. A raz de esto se buscaron formas de reducir este consumo. Los bloques del comparador, y el arreglo de capacitores no pudieron optimizarse para ser ms ecientes, pero en el resto de bloques se cambiaron algunos componentes y se presentaron mejoras. Los elementos que se cambiaron principalmente fueron los registros. Se introdujo la arquitectura de registros estticos y se realizaron simulaciones de consumo de potencia con los cambios realizados. En la tabla 6.1 se muestran cinco versiones del circuito, y la arquitectura de registros que se utiliz en cada uno de sus bloques. En la tabla 6.2 se muestra el consumo de potencia de cada una de las versiones. Todas estas mediciones se llevaron a cabo con un voltaje de alimentacin

VDD

y un

Vref

de 3 V, un

VCM

de 1,5 V, y una frecuencia del reloj general de 576

kHz. La frecuencia tiene este valor debido a que la conversin consiste en 12 ciclos de reloj, y para que la frecuencia de muestreo sea 48kHz este es el valor del reloj general del sistema.

32

Tabla 6.1:

Arquitecturas de registros utilizados en las 5 versiones del convertidor


Registro de salida
Dinmicos Estticos Dinmicos Estticos Dinmicos

Versin
1 2 3 4 5

Registro de desplazamiento
Dinmicos Estticos Estticos Estticos

Contador
Dinmicos Estticos Estticos Dinmicos Estticos

Ruta de datos
Dinmicos Dinmicos Dinmicos Dinmicos Dinmicos

Tabla 6.2:

Consumo de potencia para las 5 versiones del diseo en base a la tecnologa de registros utilizados
Versin
1 2 3 4 5

Consumo de potencia(W)
4,36mW 379,59uW 364,35uW 2,1337mW 429,5uW

De todas las versiones del circuito, se escogi la versin 3, porque di un consumo de potencia de 364,35 uW, una reduccin bastante signicativa con respecto a las otras versiones. A esta versin se le hizo otra modicacin para reducir el rea del chip y su consumo. Se le quit el registro de corrimiento, y se reutilizaron las seales L9-L0 del bloque codicador. A continuacin se hace un anlisis de la respuesta del convertidor ante una seal de entrada rampa, que cubre todo el rango de conversin del ADC. Est seal se caracteriza por ser muy lenta, y tiene un perido de 0,1706666 s. En la gura 6.1 se muestran dos curvas, una es la respuesta de conversin ante la seal rampa de un convertidor de 10 bits ideal (curva azul), y la otra es la curva real del ADC que se dise (curva negra). El eje vertical de la grca corresponde al cdigo binario de diez bits convertido en decimal, y en el eje horizontal, el rango de voltaje de

3V .

A simple vista el comportamiento de esta curva es bastante bueno, pero en las

33

guras 6.2, 6.3, 6.4, 6.5; se muestra un acercamiento de las curvas, para de esta forma poder analizarlas.

Figura 6.1: Salida del convertidor analgico digital ante una entrada de voltaje de rampa

para todo el rango de conversin [0-3]V.


En la gura 6.2 se ve que la curva real se acerca bastante a la ideal, esta tendencia se conserva en el rango de conversin de 0,9 a 1 V aproximadamente, y el error anda cerca de 1 LSB, porque en este rango se pierden cdigos. Para ser ms preciso; todos los cdigos cuyos dos bits menos signicativos son el convertidor. En la gura 6.3 se muestra un acercamiento de la grca. En la curva real de la conversin existen en algunos momentos trozos que estan en posicin vertical; esta es la forma en que se evidencian los cdigos perdidos mencionados anteriormente. Este tipo de error se da como consecuencia de tener un DNL igual a -1 LSB. Cualquier

01

no son capturados por

34

proceso de ADC con un DNL igual a -1 LSB garantiza tener cdigos perdidos. Cualquier proceso de ADC con un DNL mayor a 1 LSB no garantiza cdigos perdidos, pero si existen probabilidades de que hayan (Baker [5]). En la gura 6.4 se puede ver un gran error del convertidor en el rango de 1,4 V a 1,5 V, ya que todos los cdigos entre 482 y 512 en binario son cdigos perdidos y todos tienen un valor de 1,5V. Lo ms probable es que esto se deba a una zona muerta, en el diferencial o en el FF-SR del comparador, pero para denir realmente las causas del problema, es necesario de un estudio ms detallado del circuito. En la gura 6.5 se muestra un acercamiento de la grca para los cdigos ms altos de conversin del ADC. Se conservan los cdigos perdidos donde los dos LSBs son

01,

pero el error de conversin se incrementa alrededor de 2 LSBs. Este error

aumenta debido al error de ganancia que posee el ADC diseado.

Figura 6.2: Salida del convertidor analgico digital ante una entrada de voltaje de rampa

para el rango de conversin de [0,9-1]V.

35

Figura 6.3: Salida del convertidor analgico digital ante una entrada de voltaje de rampa

para el rango de conversin del ADC SAR [0,95-1]V.

Figura 6.4: Salida del convertidor analgico digital ante una entrada de voltaje de rampa

para el rango de conversin del ADC SAR [1,36-1,5]V.

36

Figura 6.5: Salida del convertidor analgico digital ante una entrada de voltaje de rampa

para el rango de conversin del ADC SAR [1,8-2]V.


Ante estos resultados se busc la forma de reducir estos errores, en especial con el error que se presenta entre los cdigos 482 y 512, que corresponde a los cdigos que se encuentran en el rango de voltajes de (1,4-1,5V). Para esto se cambio la versin de ADC utilizada, por la versin 2 que se muestra en la tabla 6.1, cuyo consumo de potencia fu de 379,59uW. Los resultados para el anlisis de conversin para esta versin evidencian que el error presente entre los cdigos 482 y 512 desapareci, y la tendencia de cdigos perdidos a travs de todos los cdigos de conversin, se comporta de una manera similar. La mejora en la conversin que se da con la nueva versin del ADC se di por el cambio de los registros dinmicos

C 2 M OS

por los registros estticos. Los registros

estticos brindan un mejor funcionamiento que los dinmicos, que estan hechos para trabajar a mayores frecuencias. La salida del comparador est conectada al registro de salida que se encarga de guardar los bits de conversin, ante esta situacin se plantea como hiptesis, que los registros cargan la salida del comparador afectando su comportamiento. Por eso al

37

utilizar registros ms estables, se logra optimizar el proceso de conversin. En la gura 6.6 se muestra un acercamiento de la curva ideal (color azul) y la real (color verde) para los cdigos ms bajos de conversin del ADC utilizando la versin 2. La grca muestra un comportamiento similar al de la versin 3, solo que el error se incrementa a 2 LSBs. Es importante tomar en cuenta que al implementar los registros estticos cambian las capacitancias del circuito, y por ende cambia el dimensionamiento del arreglo de capacitores, en este caso se utiliz una

Cu

de 3 fF.

En los captulos anteriores se mencion que la exactitud de conversin depende primordialmente del dimensionamiento de los capacitores del arreglo, por ello al cambiar el

Cu

cambian los errores del convertidor. El

Cu

es ajustable para obtener

un mejor resultado, pero para esto se requieren de ms pruebas que consumen tiempo en la etapa de simulacin, por esta razn se presentan cambios en los errores de la nueva versin y el ADC presenta cambios en su comportamiento.

Figura 6.6: Salida del convertidor analgico digital ante una entrada de voltaje de rampa

utilizando la versin 2 del ADC, en el rango de voltajes de [0-0.1]V.

38

En la gura 6.7 se muestra un acercamiento de la grca para los cdigos en el rango de voltajes de 0,4V a 0,5V. En este rango el error de la conversin se reduce a 1 LSB. Esto reeja un error de ganancia en el convertidor.

Figura 6.7: Salida del convertidor analgico digital ante una entrada de voltaje de rampa

utilizando la versin 2 del ADC, en el rango de voltajes de [0,4-0,5]V.


En la gura 6.8 se muestra un acercamiento de la grca para los cdigos en el rango de voltajes de 1,4V a 1,56V. Las curvas muestran que el error en este rango, se redujo considerablemente a 3 LSBs.

39

Figura 6.8: Salida del convertidor analgico digital ante una entrada de voltaje de rampa

utilizando la versin 2 del ADC, en el rango de voltajes de [1,4-1,56]V.

40

Captulo 7. Conclusiones y recomendaciones


7.1. Conclusiones
La arquitectura del ADC de aproximaciones sucesivas es la que ms se ajusta a los requerimientos del proyecto, porque su consumo de potencia es bajo, y adems su frecuencia de operacin y resolucin son intermedias.

La exactitud de la conversin Analgico a Digital de la arquitectura SAR depende primordialmente del dimensionamiento del arreglo de capacitores.

El uso de la tcnica del arreglo de capacitores partido disminuye la capacitancia total del arreglo signicativamente, lo que reduce el consumo de potencia dinmico.

La implementacin de secuencia de conmutacin de los interruptores del arreglo de capacitores secuecia basica

VCM - based switching ,

consume menos potencia que la

set and down.

El uso de registros estticos en lugar de registros dinmicos para los bloques de registro de desplazamiento y registro de salida, reduce los errores de conversin considerablemente.

El uso de registros estticos en el contador, en lugar de los signicativamente la potencia consumida por el contador.

C 2 M OS ,

reduce

La versin 2 del diseo del ADC de la tabla 6.1 es la que mostr un mejor funcionamiento, con un consumo de potencia de 366,59uW y un error de conversin de 3LSB.

41

7.2. Recomendaciones
El uso de una tecnologa ms moderna, con un voltaje de alimentacin menor, resultara en un consumo de potencia signicativamente ms bajo.

El ajuste de la capacitancia unitaria (Cu ) del arreglo de capacitores puede reducir los errores en la conversin considerablemente.

El uso de alguna herramienta de sntesis para la parte digital del convertidor, cuyas celdas estndar esten optimizadas para el bajo consumo de potencia, puede resultar en una disminucin en el rea del circuito y reducir la potencia consumida.

El ciclo de reloj, que corresponde a la descarga de capacitores, puede removerse. De esta forma se ocupa un ciclo de reloj menos por conversin, lo que reducira el consumo de potencia.

El uso de otra topologa de registros podra reducir el consumo de potencia de la parte digital del convertidor. Se plantean dos topologas que podran dar un mejor funcionamiento y menor consumo energtico:

Dual edgeRegisters

T rueSingle P haseClockedRegister (T SP CR).

42

Bibliografa
[1] Jairo Valverde.Implementacin de una metodologa para lograr la integracin

fsica correcta por construccin (CBC) de un banco de ltros digitales descrito en alto nivel. I.T.C.R., Cartago, 2011. (document), 1.2, 3.1.1, 3.1, 5.2

[2] A. Sampaulo. Anlisis y diseo de un conversor analgico digital de arquitectura pipeline, Tesis, Universidad De Buenos Aires en: [en linea]. 2004. Disponible

http://web.fi.uba.ar/~asampau/PDF/6600-20040720.pdf.
[3] Veepsa Bhatia, Neeta Pandey and Asok Bhattacharyya. Application Based Comparison of Dierent Analog to Digital Converter Architectures.

Interna-

tional Journal of Engineering Science and Technology


Disponible en:

[en linea]. 2 (08)2010.

http://www.ijest.info/docs/IJEST10-02-08-09.pdf.
[4] M. C. Yin-Ting. An ultra-low power SAR ADC, M.S. tesis, University of

British Columbia , [en linea]. 2009. Disponible en:

https://circle.ubc.ca/bitstream/handle/2429/14703/ubc_2009_spring_ chang_yin-ting.pdf?sequence=1.
[5] R. J. Baker, CMOS. Circuit Design, Layout, and Simulation . IEEE, 2005.

[6] R. Bejega. Diseo semi-custom de la circuitera interfaz para aplicacin electroqumica. Universitat Rovira I Virgili [en linea]. 2001.Disponible en:

43

http://cde05.etse.urv.es/pub/pdf/139pub.pdf.
[7] M. Scott, B. Boser and K. Pister. An ultralow-energy ADC for smart dust.

IEEE Journal of solid-state circuits, [en linea]. 2012(2/25), pp. 7. 2003.


Disponible en:

http://reference.kfupm.edu.sa/content/u/l/an_ultralow_energy_adc_ for_smart_dust_91851.pdf.
[8] K. Raouf, A. Dudka and D. Galayko. Design and modeling of a successive approximation ADC for the electrostatic harvester of vibration energy.

IEEE International Behavioral Modeling and Simulation Conference [en linea].


2012(2/20), pp. 6. 2010. Disponible en:

http://hal.inria.fr/docs/00/59/08/93/PDF/bmas_Raouf.pdf.
[9] N. Sheung Yan, B. Jalali and P. Zhang. A low-voltage CMOS 5-bit 600 MHz 300mW SAR ADC for UWB wireless receiver, Department of Electrical and Computer Engineering The Ohio State University [en linea]. 2012(2/25), pp. 4. 2005. Disponible en:

http://enpub.fulton.asu.edu/jalali/low_voltage_UWB.pdf.
[10] Yan Zhu, U-Fat Chio, He-GongWei and Sai-Weng Sin. Linearity analysis on a series-split capacitor array for high-speed SAR ADCs,

Hindawi Publishing

Corporation [en linea]. 2012(2/25), pp. 8. 2010 Disponible en:

http://www.umac.mo/rectors_office/docs/ruimartins_cv/publications/ journalpapers/31.pdf.
[11] Microchip. Analog-to-digital converter design guide. 2012(2/27), Disponible en:

Microchip [en linea].

http://ww1.microchip.com/downloads/en/devicedoc/21841a.pdf
44

[12] D. De Venuto, E. Stikvoort and D. Tio Castro. Ultra low-power 12-bit SAR ADC for RFID applications. NXP Semiconductors [en linea]. 2012(2/20), pp. 5. 2010. Disponible en:

http://www.date-conference.com/proceedings/PAPERS/2010/DATE10/PDF FILES/08.4_3.PDF.
[13] M. Mootaz. "Systematic design for a successive approximation ADC". Cairo

University

[en linea]. 2012(2/20), pp. 62. 2008. Disponible en:

http://www-soc.lip6.fr/~mootaz/pubs/slides_msc08.pdf.
[14] Yan Zhu, Chi-Hang Chan and U-Fat Chio. A 10-bit 100-MS/s reference-free SAR ADC in 90nm CMOS. IEEE Journal of solid-state circuits, vol.45, no.6, june 2010, [en linea]. Disponible en:

http://www.umac.mo/rectors_office/docs/ruimartins_cv/publications /journalpapers/33.pdf.
[15] F. Boschker. Design of a 12bit 500Ms/s standalone charge redistribution digital-to-analog converter, M.S. tesis, Disponible en:

University of Twente, 2008. [en linea]

http://doc.utwente.nl/64676/1/Boschker._F._B.__MSc2008Design_of_a _12bit_500Ms_s_standalone_charge_redistribution_Digital_to_Analog_ Converter.pdf.


[16] B. P. Ginsburg and A. P. Chandrakasan. 500-MS/s 5-bit ADC in 65-nm CMOS with split capacitor array DAC. IEEE Journal of solid-state circuits ,vol.42, no.4, abril 2007, [en linea]. Disponible en:

http://www.mtl.mit.edu/researchgroups/icsystems/pubs/journals/200 7_ginsburg_jssc_apr.pdf.
45

[17] C. Ka Yan Chan. Applying the Split-ADC architecture to a 16 bit, 1MS/s dierential successive approximation analog-to-digital converter, M.S. tesis,

Worcester Polytechnic Institute [en linea]. 2008. Disponible en:

http://www.wpi.edu/Pubs/ETD/Available/etd-043008-164352/unrestri cted/MS_thesis_Final.pdf.
[18] Steve Rickman. Logic Friday. University of California Disponible en: [en linea]. 2006.

http://logic-friday.software.informer.com/1.1/
[19] Rabaey, Jan M., Chandrakasan, Anantha P. Digital Integrated Circuits: A De-

sign Perspective 2003[digital]. Disponible en:

http://www.filecrop.com/digital-integrated-circuits-rabaey.htm
.

46