Ac t4

Tema 4.
La Unidad de Control
Arquitectura de Computadores
I. T. Informtica de Sistemas
Curso 2009-2010
Tema 4: La Unidad de Control
Transparencia: 2 / 73
ndice

Operaciones elementales Computador elemental Memoria principal Banco de registros Unidad aritmtico-lgica Unidad de direccionamiento Unidad de control Temporizacin de las seales de control Ejecucin de instrucciones Diseo de la Unidad de Control: cableado vs. Microprogramado Microprogramacin y nanoprogramacin: Motorola 68000 Excepciones en el computador Arranque del computador Bibliografa
Arquitectura de Computadores I. T. Informtica de Sistemas
Departamento de Automtica rea de Arquitectura y Tecnologa de Computadores
Operaciones elementales (I)
La unidad de control tiene como funcin bsica la ejecucin la secuencia siguiente: Tomar la instruccin apuntada por el CP de la memoria principal (fase de fetch) Decodificar la instruccin leda Ejecutar la instruccin Actualizar debidamente el CP La ejecucin de una instruccin est gobernada por un contador de periodos, durante los cuales, la UC genera las seales de control necesarias en funcin de la informacin de que dispone en: La propia instruccin El registro de estado Seales de E/S (interrupciones, DMA, reset, etc.)
Operaciones elementales (II)
La ejecucin de cada instruccin requiere realizar una serie de pequeos pasos mediante seales de control; estos pasos se llaman operaciones elementales Las operaciones elementales que puede realizar todo sistema computador se clasifican en los grupos siguientes: Operaciones de transferencia. Mover informacin de un elemento a otro
Operaciones de proceso.La informacin origen pasa a travs de un operador
Todas las operaciones elementales, ya sean de transferencia o de proceso comienzan en un elemento de almacenamiento y terminan en otro
Operaciones elementales (III) Transferencia

LA TA LB TB LC
Registro A
Registro B
Registro C TC Bus de Datos
Operacin de transferencia:
MOV RegB, RegA
Volcar el contenido del Registro A al Bus de Datos Cargar el contenido del Bus de Datos en Registro B
Departamento de Automtica rea de Arquitectura y Tecnologa de Computadores Arquitectura de Computadores I. T. Informtica de Sistemas
Operaciones elementales (y IV) Proceso

LA Registro A LB Registro B
Operacin de proceso: XOR RC, RA, RB Llevar el Registro A a la ALU Llevar el Registro B a la ALU Escoger la operacin XOR Cargar el resultado en el Registro C LC Registro C TC Bus de Datos
Departamento de Automtica rea de Arquitectura y Tecnologa de Computadores Arquitectura de Computadores I. T. Informtica de Sistemas
ALU
SelOp
Estructura computador elemental (I)
Estudiaremos las seales de control que genera una Unidad de Control por medio del empleo de una mquina simplificada que siga la arquitectura de Von Neumann
REGISTROS
CPU
MEMORIA PRINCIPAL PERIFRICO PERIFRICO UNIDAD DE E/S PERIFRICO PERIFRICO CP PERIFRICO
UNIDAD ARITMTICA
UNIDAD DE CONTROL
Estructura computador elemental (II) Memoria Principal (I)
El bloque de memoria principal consta: Pastilla/s de memoria RAM Registro de direcciones Buffer bidireccional al bus de datos
Memoria Principal Mem Rd Wr Tmem
Bus de datos Bus de direcciones
Las seales de control son:

Seal MEM Activa por Nombre Significado
Iniciar ciclo de memoria RD Nivel Memory read Ciclo de lectura WR Nivel Memory write Ciclo de escritura Address latch Carga el registro LDIR Flanco de direcciones enable A nivel alto los TMEM Nivel --datos se vuelcan al bus Nivel Memory
Estructura computador elemental (III) Memoria Principal (y II)

La duracin de la seales RD y WR depende de la memoria, es decir, de sus tiempos de lectura y escritura La duracin de MEM ser la mnima posible, es decir, la correspondiente al periodo bsico de la mquina
seales MEM LDIR RD WR
vuelca contenido al bus Ciclo de lectura tiempo TMEM
seales MEM LDIR RD WR TMEM
lee el contenido del bus Ciclo de escritura tiempo
Cronograma del ciclo de lectura
Cronograma del ciclo de escritura

Estructura computador elemental (IV) Banco de Registros
El banco de registros consta de los siguientes elementos: 16 registros de propsito general accesibles al usuario desde el ensamblador o lenguaje mquina 2 puertas de salida que permiten leer 2 registros simultneamente 1 puerta de entrada que permite cargar un registro desde el bus de datos
Dir A a la ALU Dir B Sal A Sal B
La seal de control es la siguiente:

Seal Activa por Nombre Significado
Banco de Registros Entrada Lr
LR
Carga el registro indicado por Flanco Load register DIRECCIN A con un dato del bus de datos
Bus de Datos
Estructura computador elemental (V) Unidad Aritmtico-Lgica (I)
La unidad aritmtico-lgica consta de los siguientes elementos: Un operador con 4 seales de control para seleccin de la operacin a realizar 2 multiplexores de 4 entradas y 1 salida, que seleccionan entre los posibles operandos Un registro acumulador que permite almacenar resultados intermedios La salida del registro acumulador, puede transferirse al multiplexor X, al bus de datos o al bus de direcciones, segn indiquen las seales de control
Estructura computador elemental (VI) Unidad Aritmtico-Lgica (y II)

de CP de salida B del banco de registros de salida A del banco de registros de salida A del banco de registros
X0, X1 Mux X Mux Y Selop Y0, Y1
Las seales de control son

Seal Activa por Nivel Nivel Nivel Nombre Selection ----Significado Selecciona la operacin a realizar Selecciona uno entre 3 operandos Selecciona uno entre 4 operandos Carga el acumulador con la salida del operador Transfiere el acumulador al bus de datos Transfiere el contenido del acumulador al bus de direcciones
Selop
X0, X1 Y0, Y1 LAC
Bus de datos Bus de direcciones
ALU coma fija
Lac
Acum Tac Talu
Flanco Load acumulator
TAC
Nivel Data transfer
TALU
Nivel Address transfer
Estructura computador elemental (VII) Unidad de Direccionamiento

La unidad de direccionamiento se encarga de generar las direcciones de memoria El CP debe actualizarse cada vez que se ejecuta una instruccin, incrementndose segn la direccin de la siguiente instruccin El incremento vendr dado por la informacin disponible en el bus de datos
Seal Activa por Nombre Significado Carga una direccin Load program nueva en el CP LPC Flanco counter desde el bus de datos Transfiere el Data bus contenido del bus TBDAD Nivel transfer de datos al bus de direcciones Transfiere el Program contenido del TCP Nivel counter transfer registro CP al bus de direcciones
Estructura computador elemental (VIII) Unidad de Control

La UC genera todas las seales que forman el bus de control Adems, necesita de: Registro de instrucciones, donde almacena varios bytes de cdigo mquina correspondiente a una instruccin Puerto de salida, que vuelca en el bus de datos los datos inmediatos o desplazamientos que llevan asociados algunas instrucciones Registro de estado, que contiene los flags. Este registro se carga selectivamente con varias seales de control activas por flanco y provenientes de la ALU Registro contador de fases, gobernado por el reloj del sistema y que se puede poner a 0 con la seal RESET Dos buses de 4 bits, que sirven para generar las seales de seleccin de registro
Estructura computador elemental (VIII) Unidad de Control

Bus de datos
Reloj DIT Li R.Ins Desp./ DI. C.Fases Oscilador Reset
al banco de registros
Unidad de Control LFlags Registro Estado
seales de control
Seal LI DIT LFlags RESET
Activa por Flanco Nivel Flanco Flanco
Nombre Load instruction Data inst. transfer Load flags Reset
Significado Carga una instruccin desde el bus de datos Transfiere un dato inmediato o un desplazamiento al bus de datos Carga los flags despus de una instruccin aritmtica o lgica Pone a 0 el contador de fases
Estructura computador elemental (y IX)

L cp CP
Tcp
Dir A Sal A S al B
Dir B X 0, X 1 Mux X Banc o de Regis tros E ntrada Lr

L ac Acu m Tac T alu Bus de da to s T bd ad
Y0, Y1 Mux Y Selop
ALU coma fija
Memo ri a Prin cipa l
Me m Rd Wr
Tme m
Reloj DI T Li R.I ns Desp. / DI. C. Fas es Os ci lador Reset
Bus de dir ec cion es
Unidad de Cont rol al banc o de regis t ros LFla gs Regis t ro E s tado
s eale s de c ont rol
Temporalizacin

El comportamiento de un computador es sncrono. Est gobernado por un reloj La ejecucin de una instruccin se divide en: 1. Fase de bsqueda de la instruccin o fase de fetch 2. Decodificar la instruccin 3. Ejecucin de la instruccin y en caso necesario: 3.1 Leer los operandos 3.2 Realizar la operacin 3.3 Almacenar el resultado 3.4 Actualizar el registro de estado Habr que actualizar el CP para que apunte a la instruccin siguiente a ejecutar Cada una de las fases se realiza en un nmero determinado de periodos de reloj
Ejecucin de instrucciones (I) ADD A, B (I)

Instruccin de suma con direccionamiento a registro El formato de la instruccin es el siguiente:

Cdigo de operacin ADD 0 Registro Registro B A 11 12 15 7 8
La instruccin ocupa dos bytes El significado de la instruccin es A:= A + B;
Ejecucin de instrucciones (II) ADD A, B (II)

ACCIN Traer instruccin: Direccionar OPERACIN ELEMENTAL CP bus direcciones Cargar registro de direcciones Ciclo de memoria Lectura Abrir buffer al bus de datos Cargar instruccin en la Unidad de Control (UC) SEAL DE CONTROL TCP LDIR MEM RD TMEM LI Retardo (1 periodo) DIT X0, X1 (B.Datos), Y0, Y1 (CP), Selop (suma) LAC TAC LPC
Leer instruccin
Decodificacin: Incrementar CP: Sumar CP+2
La UC entrega el 2 al bus de datos Seleccin de operandos y de operacin (simultneamente)
Carga del acumulador Cargar nuevo CP Transferencia al bus de datos Carga del nuevo CP
Ejecucin de instrucciones (III) ADD A, B (III)

ACCIN Realizar suma: Obtener direcciones registros Realizar la suma OPERACIN ELEMENTAL La UC genera las direcciones de los registros A y B SEAL DE CONTROL DIR A (registro B), DIR B (registro A)
Seleccin de operandos y de operacin X0, X1 (salida B), (simultaneamente) Y0, Y1 (salida A), Selop (suma) Carga del acumulador LAC TAC DIR A (registro A) LR LFlags
Guardar resultado: Transferir dato del acumulador Transferencia al bus de datos Cargar registro A Actualizar registro de estado: Poner a 0 el contador de fases: La UC genera direccin del registroA Seal de carga
RESET
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Ejecucin de instrucciones (IV) ADD A, B (IV)

seales reloj TCP LDIR MEM MR MW TMEM LI DIT X0, X1 Y0, Y1 SELOP LAC DIR A DIR B TAC TALU LPC LR LFlags RESET
periodo 1periodo 2periodo 3periodo 4. periodo 5periodo 6periodo 7periodo 8
B.Da tos CP sum a
puerto B puerto A suma
registro Bregistro A registro A
Ejecucin de instrucciones (V) ADD A, B (y V)
Comentarios y mejoras: La fase de fetch solamente trae 1 byte si el tamao del bus de datos es de 1 byte; en ese caso tendramos que realizar dos accesos a memoria para traer la instruccin entera El periodo 4 se "pierde" en decodificar la instruccin; es parte del tiempo de ejecucin de la instruccin Los periodos 5 y 6 de actualizacin del CP se podran ahorrar con un sumador aparte para la Unidad de direccionamiento Igualmente, la actualizacin de CP llevara un periodo menos si los resultados de la ALU se volcaran directamente al bus de datos o direcciones sin pasar por el acumulador Se puede optimizar el funcionamiento si hacemos que antes de terminar de ejecutar la instruccin se empiece la siguiente fase de fetch Hay que tener cuidado con los posibles conflictos en los buses
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Ejecucin de instrucciones (VI) MOV A, [B + 1234h] (I)

Instruccin de transferencia con direccionamiento relativo a registro El formato de la instruccin es el siguiente:
Cdigo de operacin MOV 0 78
Registro A
Registro B 15 16
1234h 31
11 12
La instruccin ocupa cuatro bytes El significado de la instruccin es A:= Memoria (B + 1234h);
Ejecucin de instrucciones (VII) MOV A, [B + 1234h] (II)

SEAL DE CONTROL TCP LDIR MEM RD TMEM LI 1 periodo de retardo
ACCIN Traer la instruccin Direccionar
OPERACIN ELEMENTAL CP bus de direcciones Cargar registro de direcciones Inicio ciclo de memoria Lectura Buffer de memoria al bus de datos Cargar registro de instrucciones
Leer la instruccin
Decodificacin
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Ejecucin de instrucciones (VIII) MOV A, [B + 1234h] (III)

SEAL DE CONTROL DIT <X0, X1 = B. Dat> <Y0, Y1 = CP> <Selop = sumar> LAC TAC LCP
ACCIN Incrementar CP Sumar CP + 4
OPERACIN ELEMENTAL UC pone en el bus de datos el 4 Seleccin de operandos y operacin de suma Cargar el acumulador
Cargar nuevo valor en CP
Acumulador Bus de datos Cargar el registro CP
Ejecucin de instrucciones (IX) MOV A, [B + 1234h] (IV)

SEAL DE CONTROL
ACCIN Calcular direccin del operando fuente Seleccin de B + desplazamiento Sumar
OPERACIN ELEMENTAL
UC pone 1234h. B.datos UC genera direccin B Seleccin de operandos y operacin Cargar el acumulador
DIT <DIR A = B> <X0, X1 = b.dat> <Y0,Y1 = Sal A> <Selop = suma> LAC
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Ejecucin de instrucciones (X) MOV A, [B + 1234h] (V)

ACCIN Guardar el resultado Volcar al b. datos el operando fuente OPERACIN ELEMENTAL Transferencia del acumulador al bus de direcciones Cargar registro direcciones Inicio ciclo de memoria Lectura Buffer de memoria al bus de datos UC genera direccin A Cargar banco de registros SEAL DE CONTROL
TALU LDIR MEM RD TMEM <DIR A = A> LR RESET
Poner a 0 el contador de fases

Ejecucin de instrucciones (XI) MOV A, [B + 1234h] (y VI)

seales reloj TCP LDIR MEM RD WR TMEM LI DIT X0, X1 Y0, Y1 SELOP LAC DIR A DIR B TAC TALU LPC LR RESET
bus de datos CP suma
bus de datos puerto A suma
registro B
registro A
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Ejecucin de instrucciones (y XII) JZ EsCero

seales reloj TCP LDIR MEM TMEM RD WR LI DIT X0, X1 Y0, Y1 SELOP LAC DIR A DIR B TAC TALU LPC LR LFlags RESET seales reloj TCP LDIR MEM TMEM RD WR LI DIT X0, X1 Y0, Y1 SELOP LAC DIR A DIR B TAC TALU LPC LR LFlags RESET
decodificacin y evaluacin de la condicin de salto
periodo 1 periodo 2 periodo 3 periodo 4 periodo 5 periodo 6 periodo 7
periodo 1 periodo 2 periodo 3 periodo 4 periodo 5 periodo 6 periodo 7
tiempo
Condicin de no salto
Condicin de salto
decodificacin y evaluacin de la condicin de salto
tiempo
Diseo de la Unidad de Control (I)

La UC necesita del cdigo de operacin de la instruccin, el estado del sistema y las seales de E/S, al ritmo del contador de fases La UC es un circuito que genera las seales de control necesarias para ejecutar una instruccin El diseo de la UC se realiza definiendo todas las seales de control en funcin de todas las posibles entradas
INSTRUCCIN
CONTADOR DE FASES
UNIDAD DE CONTROL
SEALES DE CONTROL
ESTADO
E/S
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Diseo de la Unidad de Control (II)

UC cableada (lgica cableada) Mtodo tradicional de diseo lgico Ejemplos: Alpha 21164, 21264, AMD K6, Pentium Computadores con lgica sencilla VENTAJAS: Circuito ms rpido que el de lgica almacenada INCONVENIENTES: Muy laborioso de disear Muy difcil de modificar
UC microprogramada(lgica almacenada) Almacena, en memoria de control, las palabras de control correspondientes a cada periodo de ejecucin de una instruccin Ejemplos: Ordenadores medios i80x86 VENTAJAS: Modificacin del juego de instrucciones Un computador puede admitir varios juegos de instrucciones INCONVENIENTES: Ms lentas
Diseo de la Unidad de Control (III) Lgica cableada (I)
La unidad de control es una mquina secuencial del tipo Moore, en la que las salidas dependen del estado en el que se encuentra y no de las entradas nicamente El nmero de estados depende del nmero de operaciones elementales a realizar, lo que dar el nmero de biestables para realizarlos Inicialmente la unidad de control est en estado de espera y necesita una seal externa para cambiar de estado La implementacin de este circuito puede hacerse mediante: Mtodo de la tabla de estados. El control pasa por una serie de estados que dependiendo de las entradas determinan el estado siguiente y qu seales de control se activan Mtodo de las clulas de retardo. Al diagrama de control de estados se le sustituyen los estados por clulas de retardo Mtodo del contador secuenciador. Se emplea un contador de ciclos que indica las seales a activar dependiendo de la instruccin
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Diseo de la Unidad de Control (IV) Lgica cableada (II). Mquina Estados (I)
El diseo de la Unidad de Control ser por tanto:
Diseo de la Unidad de Control (V) Lgica cableada (III). Mquina Estados (II)

Camino de datos anterior en la que se supone un repertorio RISC, siendo las instrucciones del tipo registro-registro. El repertorio de instrucciones ser Instrucciones de memoria:

LD R, Memoria (R Contenido de la Memoria) ST Memoria, R (Contenido de la Memoria R) ADDI / SUBI R1, R2, Inmediato (R1 = R2 +/- Dato inmediato) ADD / SUB R1, R2, R3 (R1 = R2 +/- R3) JZ Direccin de salto (CP CP + Desplazamiento) JMP Direccin de salto )CP Direccin de salto)
Instrucciones de proceso:

Instrucciones de control:

Modos de direccionamiento permitidos:

Inmediato, para las instrucciones de proceso Relativo a registro, para las instrucciones de acceso a memoria y la de salto condicional Directo a memoria, para la instruccin de salto incondicional
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Diseo de la Unidad de Control (VI) Lgica cableada (IV). Mquina Estados (III)
Formato de instruccin todas de 32 bits. Los cdigos de operacin sern:
Diseo de la Unidad de Control (VII) Lgica cableada (V). Mquina Estados (IV)
Mquina de estados (primera parte)
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Diseo de la Unidad de Control (VIII) Lgica cableada (VI). Mquina Estados (V)
Mquina de estados (segunda parte)

Del estado 3 CO = memoria CO = Salto incondicional CO = proceso CO = Salto condicional Si no Z Si Z
4 0 5 0 6 0 7 0
Reg Reg. Dir. CP a+ Despl. a Acumulador CP = CP + 2
9 0 10 0 11 0
CP a Reg. Dir. Destino CPa CP + 2 = CP
14 0
CP a Reg. Dir. + Desplaz al Acumulador CP = CP + 2
Acumulador a CP a Reg. Dir. Reg. CP + 2 CP = Direcc.
Si Inmediato Si Registro CP a OP Reg Reg Reg. Dir. CP a Reg. Dir. Reg OP Inm CP a Reg. Dir. 0 al Acumulador al Acumulador 12 CP = CP + 2 CP = CP + 2 15 CP = CP CP 0 Acum a + 2 CP a Reg. Dir. Acum a + 2 CP = CPReg
CP a Reg. Dir. Iniciar ciclo CP memoriaI de = CP + 2
13 0
CP a Reg. Dir. Acum a Reg CP = CP + 2
Si mem a reg
Si reg a mem
CP a Reg. Dir. Mem a Reg CP = CP + 2
8 0
CP aa Mem Reg= Reg. Dir. CP CP + 2
Al estado 0
Diseo de la Unidad de Control (IX) Lgica cableada (VII). Mquina Estados (VI)
Hace falta definir a partir del diagrama de estados la funcin de transicin de estados Como son 15 estados harn falta 4 bits para numerarlos Una opcin es usar el nmero del estado en binario, por ejemplo, el estado 0 (0000), el estado 1 (0001), el estado 2 (0010), etc Las ecuaciones del cambio de estado:
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Diseo de la Unidad de Control (X) Lgica cableada (VIII). Mquina Estados (VII)
Ecuaciones del cambio de estado (cont):
Diseo de la Unidad de Control (XI) Lgica cableada (IX). Mquina Estados (VIII)
Ecuaciones del cambio de estado (final):

CO = memoria
Del estado 3 CO = Salto incondicional CO = proceso CO = Salto condicional
10 0 11 0
Si Inmediato Si Registro CP a OP Reg Reg Reg. Dir. CP a Reg. Dir. Reg OP Inm 0 al Acumulador al Acumulador 12 CP = CP + 2 CP = CP + 2 CP a Reg. Dir. Acum a + 2 CP = CPReg
13 0
Al estado 0
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Diseo de la Unidad de Control (XII) Lgica cableada (X). Mquina Estados (IX)
Quedan por definir las seales que se deben generar en cada uno de los estados
Diseo de la Unidad de Control (XIII) Lgica cableada (XI). Mquina Estados (X)
Seales que se generan en los estados
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Diseo de la Unidad de Control (XIV) Lgica cableada (XII). Mquina Estados (XI)
Una vez definida la funcin de transicin de estados, la unidad de control se mueve por dicho diagrama Como se ha visto en varios estados se generan las mismas seales de control Por ejemplo la seal LCP se activa en los estados 1, 9 y 15 y la seal de LAC en los estados 0, 4, 10, 12 y 14 con lo que la ecuacin para estas seales seran:
Diseo de la Unidad de Control (XV) Lgica cableada (XIII). Mquina Estados (XII)
La generacin de las seales de control sera:
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Diseo de la Unidad de Control (XVI) Lgica cableada (XIV). Mquina Estados (XIII)
La generacin de las seales de control sera (final):
Diseo de la Unidad de Control (XVII) Lgica cableada (XV). Clulas de retardo (I)
El diseo se basa en implementar el diagrama de estados mediante unos elementos que nicamente proporcionan un retardo llamados clulas de retardo Las lneas de control se conectan a las salidas de las clulas de retardo que representan el estado en el que se deben activar La funcin de las clulas de retardo es la de sincronizar el secuenciamiento de las seales de control Una vez realizadas las conexiones se introduce un nico pulso por el circuito El pulso circula por el circuito activando las seales adecuadas en cada momento
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Diseo de la Unidad de Control (XVIII) Lgica cableada (XVI). Clulas de retardo (II)
Para la misma mquina con el mismo repertorio de instrucciones y la misma mquina de estados, la seal LR se activa en los estados 7, 11 y 13
L cp CP Tcp
0 1 0 2 0 3 0
CP a Reg. Dir. CP = CP + 2 4
Inic. Reg. Dir. CP aciclo Mem. Acum. a + 2 CP = CP CP
CP a Reg. Dir. Memoria a RI CP = CP + 2
Dir A Sal A S al B
Dir B X 0, X 1 Mux X Banc o de Regis tros E ntrada Lr

L ac Acu m Tac T alu Bus de da to s T bd ad
CP a Reg. Dir. Decodificacin CP = CP + 2
Y0, Y1 Mux Y Selop
ALU coma fija
Memo ri a Prin cipa l
Me m Rd Wr
CO = memoria
CO = Salto incondicional CO = proceso CO = Salto condicional Si no Z Si Z
Tme m
4 0 5 0 6 0 7 0
Reg Reg. Dir. CP a+ Despl. a Acumulador CP = CP + 2
9 0 10 0 11 0
CP a Reg. Dir. Destino CPa CP + 2 = CP
14 0
CP a Reg. Dir. + Desplaz al Acumulador CP = CP + 2
Reloj DI T Li R.I ns Desp. / DI. C. Fas es Os ci lador Reset
Bus de dir ec cion es
Acumulador a CP a Reg. Dir. Reg. CP + 2 CP = Direcc.
Si Inmediato Si Registro CP a OP Reg Reg Reg. Dir. CP a Reg. Dir. Reg OP Inm CP a Reg. Dir. 0 al Acumulador al Acumulador 12 CP = CP + 2 CP = CP + 2 15 CP = CP CP 0 Acum a + 2 CP a Reg. Dir. Acum a + 2 CP = CPReg
Unidad de Cont rol al banc o de regis t ros LFla gs Regis t ro E s tado
CP a Reg. Dir. Iniciar ciclo CP memoriaI de = CP + 2
13 0
Si mem a reg
s eale s de c ont rol
Si reg a mem
CP a Reg. Dir. Mem a Reg CP = CP + 2
8 0
CP aa Mem Reg= Reg. Dir. CP CP + 2
Al estado 0
Diseo de la Unidad de Control (XIX) Lgica cableada (XVII). Clulas de retardo (III)
Introduciendo un nico pulso en el diagrama

1 0 2 0 3 0
CO = memoria CP a Reg. Dir. Clula de CP = CP + 2 retardo 1
CP a Reg. Dir. Clula de CP = CP + 2 retardo 2
CP a Reg. Dir. Clula de retardo 3 CP = CP + 2
CO = Salto incondicional CO = proceso CO = Salto condicional Si no Z Si Z CP a Reg. Dir. Clula de CP = CP + 2 retardo 14
4 0 5 0 6 0 7 0
9 0 10 0 11 0
14 0
Si Inmediato Si Registro CP a Reg. Dir. Clula de CP a Reg. Dir. Clula de CP a Reg. Dir. Clula de 12 CP = CP + 2 0 retardo 12 CP = CP + 2 retardo 10 15 CP = CP + 2 0 retardo 15 CP a Reg. Dir. Clula de CP = CP + 2 retardo 11
13 0
Si mem a reg
Si reg a mem
LR (2)
LR (3)
8 0
LR (1)
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Diseo de la Unidad de Control (XX) Lgica cableada (XVIII). Contador secuenciador

Emplea un contador que marca los instantes en que se deben activar las seales La unidad de control debe conocer adems:

La instruccin que se est ejecutando Informacin del estado de la mquina
Con esa informacin las instrucciones recibirn para ejecutarse las seales apropiadas en el momento preciso
Diseo de la Unidad de Control (XXI) Lgica cableada (XIX). Contador secuenciador (II)
Secuenicador AMD 2910. Caractersticas Contador de microinstrucciones con autoincremento Micropila de cinco niveles Contador con detector de cero para la realizacin de microbucles Mutiplexor para determinar la direccin de la siguiente microinstruccin Seales para recoger la salida de un comparador de condicin de bifurcacin para producir microbifurcaciones condicionales
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Diseo de la Unidad de Control (XXII) Lgica cableada (y XX) Contador secuenciador (III)
Unidad de control del IBM 370 / 45 empleando un secundiador AMD2910

Procesador basado en el secuenciador AMD 2910 Tiene un formato de instruccin de 32 bits Cdigo de operacin es de 8 bits que entra a la ROM de instrucciones
Diseo de la Unidad de Control (XXIII) Lgica microprogramada (I)
Un conjunto de microinstrucciones es un microprograma encargado de ejecutar una determinada instruccin El conjunto de microprogramas que ejecutan las instrucciones se llama firmware o micro cdigo Requisitos a tener en cuenta: Limitacin del tamao de la memoria de control a utilizar Establecer una correspondencia entre cada instruccin mquina y su microprograma correspondiente Control del secuenciamiento de las Is
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Diseo de la Unidad de Control (XXIV) Lgica microprogramada (II)

Secuenciamiento explcito:

Instruccin
Cada I. incluye la direccin de la siguiente I. El cdigo de operacin apunta a la posicin de memoria en la que se inicia la secuencia de cada microprograma Cada I incluye un bit que indica si es la ltima Ventaja: microprogramas diferentes, pueden utilizar secuencias Is. comunes Inconveniente: Se necesita memoria de control para almacenar la direccin de la siguiente I
C.Op.
MUX
Memoria de control
Dir.sig.I. Seales de control Secuenciamiento
Diseo de la Unidad de Control (XXV) Lgica microprogramada (III)

Secuenciamiento implcito:
Instruccin C.Op.
CP
Todas las Is. correspondientes a un microprograma se encuentran ordenadas secuencialmente Siendo necesario: Un contador de microprograma (CP) que apunte a las sucesivas Is. Una ROM que indique la posicin de la primera I. del microprograma
ROM
MUX
Reg. D
Memoria de control
Seales de control
Secuenciamiento
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Diseo de la Unidad de Control (XXVI) Lgica microprogramada (IV)

Codificacin de instrucciones programacin horizontal, si no se usa codificacin programacin vertical, si las Is. estn altamente codificadas programacin horizontal

programacin vertical

Las Is. slo realizan una operacin elemental por periodo Cada uno de los n bits controla directamente cada pieza de hardware, evitando otros niveles de decodificacin Las Is. presentan formatos largos Las Is. son rpidas Se desperdicia memoria
Se reduce el tamao de la memoria de control Las Is. son lentas, ya que necesitan decodificacin
Diseo de la Unidad de Control (XXVII) Lgica microprogramada (V)

Codificacin de las instrucciones Las seales de control agrupan en: Acceso al bus de datos Gobierno de la unidad de direccionamiento Acceso al bus de direcciones Estado o condicin Gobierno de la ALU Gobierno de la E/S Gobierno del banco de registros Gobierno de la memoria
Bus de datos TMEM TAC DIT Bus de direcciones TALU TCP TBDAD Banco de Memoria registros LR DIR. A DIR. B MEM RD WR LDIR Unidad de direccion. LPC
ALU SELOP X0, X1 Y0, Y1 LAC
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Diseo de la Unidad de Control (XXVIII) Lgica microprogramada (VI)

Microbifurcaciones condicionales
Las instrucciones de salto condicional tienen dos cronogramas posibles, es decir, poseen dos microprogramas diferentes que se ejecutan dependiendo de la condicin Se necesita un mecanismo de micro salto que seleccione la ejecucin de un microprograma u otro El mecanismo depender del tipo de secuenciamiento utilizado
Diseo de la Unidad de Control (XXIX) Lgica microprogramada (VII)

Microbifurcaciones condicionales. Secuenciamiento explcito: Cada microinstruccin lleva la direccin de la siguiente
Incluir dos direcciones significa agrandar demasiado el formato de la microinstruccin por lo que se hace que difieran en un solo bit El bit en ser: 1 si se cumple la condicin y 0 si no se cumple
Dir.sig.I. Bit de secuenciamiento Seales de control Bit de condicin
B.Datos
B.Dirs.
ALU Regs. Mem.
U.Dir. Cond. E/S
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Diseo de la Unidad de Control (XXX) Lgica microprogramada (VIII)

Microbifurcaciones condicionales. Secuenciamiento implcito:
Instruccin
Para poder elegir entre la secuencia normal u otra I, la direccin de la I debe estar contenida en el campo que comprueba la condicin Solapar el campo de direccin con un campo de funcin excluyente C.F.: Bit de control de funcin
C.Op.
CP
ROM
MUX
Reg. Dir.
Memoria de control
Seales de control Comparador Estado

Bit de secuenciamiento
DEMU X
Dir.ss.I.
B.Datos B.Dirs. ALU Regs. Mem. U.Dir. Cond. C.F. E/S
Diseo de la Unidad de Control (XXXI) Lgica microprogramada (IX)

Una memoria de control contiene muchas microinstrucciones Si muchas estn repetidas se pueden eliminar mediante la nanoprogramacin, descomponiendo las microinstrucciones de tal manera que en la segunda memoria todas sean distintas A las palabras de control del segundo nivel se les denominan nanoinstrucciones Se pueden agrupar en microrutinas El diseo merece la pena si se cumple que:
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Diseo de la Unidad de Control (XXXII) Lgica microprogramada (y X)

Nanoprogramacin M68000 Emplea un sistema de nanoprogramacin en dos niveles: El primer nivel las palabras de control son punteros al segundo nivel El segundo nivel son palabras de control no duplicadas En el segundo nivel las palabras de control se traducen horizontalmente en la activacin (desactivacin) de las seales El tamao de la palabra de control de segundo nivel es de 70 bits
Diseo de la Unidad de Control (XXXIII) Diseo microprogramado del computador (I)

Seales de carga de registro Reset Lflags Li Lr Lac Ldir
31
Diseo de la Unidad de Control (XXXIV) Diseo microprogramado del computador (II)

Seales de acceso al bus de datos Tmem Tac Dit
Diseo de la Unidad de Control (XXXV) Diseo microprogramado del computador (III)

Seales de acceso al bus de direcciones Tcp Talu Tbdad
32
Diseo de la Unidad de Control (XXXVI) Diseo microprogramado del computador (IV)

Seales de control de la ALU X1, X0 Y1, Y0 Selop
Diseo de la Unidad de Control (XXXVII) Diseo microprogramado del computador (V)

Seales de control de la memoria Mem Rd Wr
33
Diseo de la Unidad de Control (XXXVIII) Diseo microprogramado del computador (VI)

Seales de la unidad de direccionamiento Lcp
Diseo de la Unidad de Control (XL) Diseo microprogramado del computador (VIII)

Bits que quedan: Bit de condicin Bit de microsalto Bit de secuenciamiento o fin de microprograma
34
Diseo de la Unidad de Control (XLI) Diseo microprogramado del computador (IX)

Bits que quedan: Suponiendo una memoria de control de 1K, se necesitaran 10 bits para direccionar Empleando el solapamiento de campos emplearemos los bits 0 a 9 que dependiendo del valor de los bits 29 y 30, contendrn una direccin de microsalto vlida o las seales de carga de registroy de acceso al bus de datos
Diseo de la Unidad de Control (y XLII) Diseo microprogramado del computador (y X)

Microinstruccin sin microsalto
Microinstruccin con microsalto
35
Excepciones
Las excepciones son eventos inesperados en el procesador de naturaleza asncrona (divisin por cero, error de paridad de memoria, desbordamiento, llamadas al sistema operativo (trap), peticiones de entrada salida, etc.) Las excepciones deben ser detectadas por la Unidad de Control y tratadas correctamente por el sistema operativo Para tratar las interrupciones se debe:

Parar el programa en ejecucin Enviar la causa de la excepcin al sistema operativo Entregar el control al sistema operativo Registro de estado para las excepciones. La Unidad de Control coloca el cdigo de la excepcin en el registro Excepciones vectorizadas. Se asignan diferentes direcciones a cada tipo de excepcin. El Sistema Operativo ejecutar la rutina de tratamiento de la excepcin que encuentre en dicha direccin
Las causa de las excepciones se pueden entregar:

Arranque del computador
Al arrancar el computador los componentes hardware (registros, flags, etc) toman un estado aleatorio y desconocido. Si no se tiene en cuenta este hecho, la mquina empezar a ejecutar un "programa" desconocido a partir de una posicin de memoria tomada al azar La solucin consiste en forzar en el RESET todos los registros a un estado determinado (p. ej. todo a cero) y apuntar el CP a un programa cargador situado en memoria ROM Este programa se encargar de las tareas siguientes: Rutinas de comprobacin del computador Rutinas de configuracin (dispositivos perifricos, puertos asignados, interrupciones, etc) Carga de vectores de interrupcin Carga del sistema operativo Carga de controladores de dispositivos
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Bibliografa
Estructura y diseo de computadores David A. Patterson y John L. Hennessy. Revert, 2000 Captulo 5 y Apndice C Estructura y diseo de computadores Jose M Angulo. Paraninfo, 1996 Captulo 5 Arquitectura de computadores. Un enfoque cuantitativo John L. Hennessy y David A. Patterson. Mc Graw Hill, 3 ed, 2002 Captulo 5 Arquitectura de computadores Jos A. de Frutos y Rafael Rico. Servicio de Publicaciones de la Universidad de Alcal, 1995 Captulo 4.
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Las seales de control son

ALU coma fija

Acum Tac Talu

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Seal LI DIT LFlags RESET