Você está na página 1de 35

60

5. CIRCUITOS COMBINATRIOS


INTRODUO

ConIorme ja Ioi dito antes, designam-se por circuitos digitais combinatorios os
circuitos cujas saidas so exclusivamente Iuno das suas entradas, sem
interveno do ultimo valor em que se encontravam essas saidas.
Os circuitos combinatorios so criados implementando a respectiva equao
booleana de Iuncionamento com portas logicas e cumprem multiplas Iunes
dentro dos circuitos digitais.
O nivel de complexidade dos circuitos combinatorios pode chegar ao caso de haver
milhes de entradas, portas logicas, interconexes e saidas. A compreenso destes
circuitos Iaz-se por meio da sua decomposio em circuitos basicos mais simples.
Neste capitulo vamos descrever alguns dos principais circuitos combinatorios
basicos, tais como gerador de bit de paridade, gerador do complemento para dois,
conversores, codiIicadores, descodiIicadores, comparadores, somadores,
subtractores, multiplexers e desmultiplexes.




5.1 GERADOR DO BIT DE PARIDADE

O XOR permite acrescentar directamente um bit de paridade par a um grupo de
dois bits.

Tabela de verdade de um XOR:

Entradas Sada
A
o
B
o
X
0 0 0
0 1 1
1 0 1
1 1 0


Para n bits utilizam-se n-1 XORs de duas entradas ou um XOR com um numero
de entradas igual ao numero de variaveis ou varios XORs com um numero de
entradas superior a dois.
Para obter uma paridade impar inverte-se a saida do ultimo XOR do circuito, ou
seja, utiliza-se uma porta XNOR .



61
Exemplo : Acrescentar um bit de paridade par a um nmero binrio de 4 bits

Tabela de verdade:


ENTRADAS

SADA
NMERO BINRIO

DECIMAL
A
3
A
2
A
1
A
0

BIT DE
PARIDADE
P
0 0 0 0 0 0
1 0 0 0 1 1
2 0 0 1 0 1
3 0 0 1 1 0
4 0 1 0 0 1
5 0 1 0 1 0
6 0 1 1 0 0
7 0 1 1 1 1
8 1 0 0 0 1
9 1 0 0 1 0
10 1 0 1 0 0
11 1 0 1 1 1
12 1 1 0 0 0
13 1 1 0 1 1
14 1 1 1 0 1
15 1 1 1 1 0


O gerador do bit de paridade para 4 bits e (veriIicar):










ou, utilizando uma porta XOR de 4 entradas,






62
De notar que a porta XOR e, ao mesmo tempo, um gerador e um detector da paridade.


Exemplo prtico: Gerao/Deteco do bit de paridade numa transmisso


Tabela dos XORs


Se X Y e S 0

Se X = Y e S 1 Existe deturpao do sinal na linha entre o
gerador e o detector









63
5.2 GERADOR DO COMPLEMETO PARA DOIS DE UM NUMERO
BINRIO

Exemplo : gerar o complemento para dois de um nmero binrio de 4 bits

Tabela de verdade:

Mapas de Karnaugh correspondentes

O mapa relativo a B
1
dispensa-se pois B
1
A
1
A
8
A
4
A
2
A
1
B
8
B
4
B
2
B
1

64
Destes obtem-se:

( )
( )
( )
( )
( )
2 1 2 1 2 1 2
4 4 2 4 1 4 2 1 4 2 1 4 2 1
4 2 1 4 2 1 4 2 1
8 8 4 8 2 8 1 8 4 2 1
8 4 2 1 8 4
B A .A A .A A A
B A .A A .A A .A .A A . A A A .A .A
A . A A A . A A A A A
B A .A A .A A .A A .A .A .A
A . A A A A . A A

+ +
+
( )
( )
2 1 8 4 2 1
A A A A A



Implementao do circuito:












65
5.3 CONVERSORES

Circuitos que convertem codigos

Exemplo: ABCD XS-3 (Excesso 3)

Tabela de verdade


Mapas de Karnaugh correspondentes

E
0
E
1
E
2
E
3

66

Destes mapas resulta

0
1
2
3
E A
E A.B A.B A B
E A.C B.C A.B.C
E A.C B.C D



Aplicando as leis de DeMorgan a E
2
e E
3
obtem-se

( ) ( )
( ) 2
E C A B . A B .C
E3 A.C.B.C.D
| |
|
\ .



Implementao do circuito






67
5.4 CODIFICADORES E DESCODIFICADORES


5.4.1 Codificadores

So circuitos que convertem um numero representado no sistema decimal para a
sua representao num codigo BCD ou binario natural. Tambem se utilizam para
codiIicar simbolos e caracteres alIabeticos. Possuem n saidas e ate 2
n
1 entradas.

CodiIicadores sem prioridade

So circuitos que no admitem a activao simultnea de mais de uma entrada,
porque, se isso acontecer, aparece o codigo errado nas suas saidas. O meio de
ultrapassar isto e utilizar codigos com prioridade.

CodiIicadores com prioridade

So codiIicadores em que, no caso de ocorrer a activao simultnea de varias das
suas entradas, aparecera nas suas saida o codigo da entrada de maior prioridade
(normalmente a entrada de maior valor).

Exemplo: Codificador Decimal - Binrio

E Iacil veriIicar que o circuito que realiza esta codiIicao e o seguinte:















Na pratica utiliza-se o CI 74147 para eIectuar esta codiIicao. Este CI e um
codiIicador com prioridade cujo Iuncionamento e descrito pela tabela seguinte. De
notar que as entradas e saidas apresentam-se de modo complementar.




68

Entradas Saidas
1 2 3 4 5 6 7 8 9 S3 S2 S1 S0
1 1 1 1 1 1 1 1 1 1 1 1 1
x x x x x x x x 0 0 1 1 0
x x x x x x x 0 1 0 1 1 1
x x x x x x 0 1 1 1 0 0 0
x x x x x 0 1 1 1 1 0 0 1
x x x x 0 1 1 1 1 1 0 1 0
x x x 0 1 1 1 1 1 1 0 1 1
x x 0 1 1 1 1 1 1 1 1 0 0
x 0 1 1 1 1 1 1 1 1 1 0 1
0 1 1 1 1 1 1 1 1 1 1 1 0

A Iigura seguinte apresenta a implementao pratica do codiIicador. Neste circuito
as entradas e saidas so activadas a um nivel logico baixo (L ou 0).



5.4.2 Descodificadores

So circuitos que realizam a operao inversa dos codiIicadores. Dispem de n
entradas e dum numero de saidas menor ou igual a 2
n
. Nestes circuitos so uma
saida estara activa para cada combinao das entradas.



69
Exemplo 1: DESCODIFICADOR BINRIO PURO DECIMAL

Tabela de verdade

Mapas de Karnaugh - 10 mapas podem reduzir-se a um so:

Deste mapa tiramos, para cada uma das saidas:


0 A.B.C.D 5 A.B.C
1 A.B.C.D 6 A.B.C
2 A.B.C 7 A.B.C
3 A.B.C 8 A.D
4 A.B.C 9 A.D

D C B A
70
Implementao do circuito:


Os CIs 7442 e 7445 so descodiIicadores BCD para decimal. Nestes circuitos a
saida e activada a um nivel logico baixo (L ou 0), enquanto as restantes
permanecem a um nivel alto (H ou 1).
A Iigura seguinte mostra a implementao pratica de um descodiIicador utilizando
um CI 7445, com accionamento de LEDs nas suas saidas.





BCD/DEC
A
B
C
D
0
1
2
3
4
5
6
7
8
9

Representao esquematica de um
descodiIicador BCD-Decimal:
71

Exemplo 2 : DESCODIFICADOR BCD 7 SEGMENTOS


Circuito que alimenta um displav (mostrador) de sete segmentos construidos com
sete LEDs , os quais podem ser acesos para escrever os digitos de 0 a 9, alem de
algumas letras ou outros caracteres.

Tabela de verdade (LEDs acesos com nivel logico 1 modo catodo comum)
72





Deste mapa resulta a expresso

d B.D B.C A.D C.D B.C.D



Apos a obteno de todas as expresses implementa-se o circuito.

O displav de sete segmentos pode ser construido no modo de nodo comum ou de
catodo comum.

nodo comum Catodo comum



Os CIs 7446 e 7447 so descodiIicadores de 7 segmentos cujas saidas so
activadas a um nivel baixo (L), utilizando-se, por isso, para nodo comum.

O CI 7448 e um descodiIicador de 7 segmentos cujas saidas so activadas a um
nivel alto (H), utilizando-se, por isso, para catodo comum.















Mapa de Karnaugh para o d:
73
5.5 COMPARADORES

Os circuitos comparadores so circuitos que comparam a grandeza de dois
numeros binarios de n bits e indicam qual deles e maior, menor ou se so iguais.


5.5.1 Comparador de dois bits

Tabela de verdade

Entradas Sadas
A
o
B
o
A
o
B
0
A
o
> B
0
A
o
< B
0

0 0 1 0 0
0 1 0 0 1
1 0 0 1 0
1 1 1 0 0


Funes para as sadas

( )
0 0 0 0 0 0 0 0
B A B A B A B A = + = =
( ) B A B A
0 0 0 0
= >
( )
0 0 0 0
B A B A = <

Implementao do circuito



















74
5.5.2 Comparador de dois nmero binrios de dois bits

A A
1
A
0

B B
1
B
0


Tabela de verdade simplificada tendo em conta a comparao de dois bits

Entradas Sadas
A
1
, B
1
A
o
, B
o
A B A > B A < B
A
1
~ B
1
X 0 1 0
A
1
B
1
X 0 0 1
A
1
B
1
A
o
~ B
0
0 1 0
A
1
B
1
A
o
B
0
0 0 1
A
1
B
1
A
o
B
0
1 0 0


Funes para as sadas

( ) ( ) ( )
0 0 0 0
B A B A B A = =
( ) ( ) B A B A B A B A
1 1 0 0 1 1
+ = >
( ) ( )
1 1 0 0 1 1
B A .B A B A B A + = <

Implementao do circuito
75
5.5.3 Caso geral : Comparador de dois nmero binrios de n+1 bits

A A
n
A
n-1
.A
2
A
1
A
0

B B
n
B
n-1
. B
2
B
1
B
0


Determinao da sada (A B)

Dois numeros so iguais se os digitos do mesmo peso so iguais, isto e

A
n
B
n
, A
n-1
B
n-1
, . , A
1
B
1
, A
0
B
0


Ento, pelo que vimos, a expresso de (A B) e:

( ) ( ) ( ) ( ) ( )
0 0 1 1 1 - n 1 - n n n
B A B A ... B A B A B A = =

Utilizando a notao
i i i
B A y = , temos ( )
0 1 1 - n n
.y y . ... . .y y B A = = .


Determinao das sada (A > B) e (A < B)

Neste caso a comparao comea nos digitos mais signiIicativos. Se so iguais
passa-se ao par de digitos seguintes menos signiIicativo. A comparao continua
ate se encontrar um par de digitos diIerentes. Se encontrarmos um 1 em A e um 0
em B, ento (A B) 0, (A ~ B) 1 e (A B) 0. Se encontrarmos um 0 em A e
um 1 em B, ento (A B) 0, (A ~ B) 0 e (A B) 1.

A Iuno correspondente a cada saida e

( )

B A y y ...y y y B A y ...y y y
... B A y y B A y B A B A
0 0 1 2 3 1 - n n 1 1 2 3 1 - n n
2 - n 2 - n 1 - n n 1 - n 1 - n n n n
+
+ + + + = >
( )

B A y y ...y y y B A y ...y y y
... B A y y B A y B A B A
0 0 1 2 3 1 - n n 1
1
2 3 1 - n n
2 - n 2 - n 1 - n n 1 - n 1 - n n n n
+
+ + + + = <
Exemplo: Comparao de dois nmeros binrios de 4 bits

( ) ( ) ( )( ) ( )
0 1 2 3 0 0 1 1 2 2 3 3
.y .y .y y B A B A B A B A B A = = =
( )
0 0 1 2 3 1 1 2 3 2 2 3 3 3
B A y y y B A y y B A y B A B A + + + = >
( )
0 0 1 2 3 1 1 2 3 2 2 3 3 3
B A y y y B A y y B A y B A B A + + + = <

Circuito comercial: CI 7485
76

Esquema de um comparador de 4 bits:





5.6 CIRCUITOS ARITMTICOS


5.6.1 ADIO

Consideremos a seguinte tabela de verdade, relativa a soma de dois digitos
binarios:

ENTRADAS SAIDAS
A B SUM CARRY
0 0 0 0
0 1 1 0
1 0 1 0
1 1 0 1

SUM (S) Resultado da soma binaria de dois digitos A
CARRY (C) saida do transporte B
A e B digitos a somar C S


Desta tabela resultam as seguintes expresses:



Implementao do circuito
Este circuito chama-se SEMI-SOMADOR e permite somar dois bits


SUM A.B A.B A B
CARRY A.B

77
Faamos a tabela de verdade para a soma de dois bits quaisquer com o bit de
transporte vindo da soma de dois bits anteriores (CARRY IN).

O resultado e SUM (SOMA) e CARRY OUT:

ENTRADAS SAIDAS
A B CARRY IN SUM CARRY OUT
0 0 0 0 0
0 0 1 1 0
0 1 0 1 0
0 1 1 0 1
1 0 0 1 0
1 0 1 0 1
1 1 0 0 1
1 1 1 1 1

Sejam CARRY IN C
in

CARRY OUT C
out


A partir desta tabela, resultam as seguintes expresses

( ) ( )
( ) ( ) ( )
( )
in in in in
in in
in in in
out in in in in
in
SUM A.B.C A.B.C A.B.C A.B.C
C . A.B. A.B C A.B A.B
C A B C A B C A B
C A.B.C A.B.C A.B.C A.B.C
C A.B A.B A.B. C
=
+
( )
( )
in in
in
C
C A B A.B


Chamando as saidas de um SEMI-SOMADOR P.SUM (Soma parcial ) e
P.CARRY (Carry parcial), temos que:
P.SUM AB
P.CARRY A.B
e, substituindo na expresso anterior, resulta
C
out
C
in
.(P.SUM) P.CARRY
SUM C
in
P.SUM
78
Implementao do circuito:

A este circuito chama-se SOMADOR COMPLETO (FULL ADDER - FA)
De notar que e composto por dois semi-somadores (HA).

Smbolo:

Se no houver um bit de transporte (carry) Iaz-se C
n-1
0 (ligando-o a massa)


Suponhamos que queremos adicionar dois numeros com 3 bits cada:

A A
2
A
1
A
0
1 0 1 e B B
2
B
1
B
0
1 1 0

1 0 1
1 1 0
1 0 1 1
79
Esta operao e realizada pelo circuito seguinte:

O resultado C
2
S
2
S
1
S
0
1 0 1 1

Para palavras maiores do que 3 bits, basta ir acrescentando somadores completos
ao esquema acima.
Existem circuitos integrados comerciais que calculam a soma binaria de numeros
de um bit (7480), de dois bits (7482) e de quatro bits (7483).


5.6.2 SUBTRACO

A tabela de verdade para a subtraco de dois bits A e B e a seguinte:


ENTRADAS SAIDAS
A B SUB BORROW
0 0 0 0
0 1 1 1
1 0 1 0
1 1 0 0

Da tabela resultam as seguintes expresses:


SUB A.B A.B A B SUM
BORROW A.B



Implementao do circuito:
80
A este circuito chama-se SEMI-SUBTRACTOR (HALF SUBTRACTOR)

Da mesma Iorma que se Iez na adio podemos obter um SUBTRACTOR
COMPLETO (FULL SUBTRACTOR):

Smbolo:



Circuito que permite realizar as duas operaes - SOMA E SUBTRACO

Suponhamos um circuito que tem na entrada um sinal de controlo (C) que, quando
e zero, o circuito Iunciona como SOMADOR, e quando o mesmo sinal Ior igual a
um, Iunciona como SUBTRACTOR.







H S H S
F S
81
A sua tabela de verdade sera:

ENTRADAS SADAS
ADD/SUB
CONTROL (C)
A B SUM
CARRY /
BORROW

0 0 0 0 0
0 0 1 1 0
0 1 0 1 0
0 1 1 0 1
SOMA
1 0 0 0 0
1 0 1 1 1
1 1 0 1 0
1 1 1 0 0
SUB


Daqui resultam as expresses para SUM e CARRY/BORROW :

SUM A B


( )
( )
CARRY/ BORROW C.A.B C.A.B B. C.A C.A
B. A C


Implementao do circuito:












Este circuito e chamado de SEMI-SOMADOR/SUBTRACTOR







82
5.7 MULTIPLEXERS

Multiplexer circuito combinatorio que tem a Iuno de seleccionar uma de entre
n entradas de dados e envia-la para uma unica saida.

Para isso so necessarias outras m entradas de controlo ou seleco cuja
combinao de valores logicos determina qual das entradas de dados e colocada na
saida.

A relao entre m e n e portanto 2
m
n . Abreviatura para multiplexer: MUX


5.7.1 REPRESENTAO DOS MULTIPLEXERS

Exemplo 1 - Multiplexer de 2 entradas de dados ( n 2 e m 1)


S
Y ou
X
0

X
1



A tabela de verdade abreviada e:

S Y
0 X
0

1 X
1


Implementao do circuito:








Exemplo 2 - Multiplexer de 4 entradas de dados ( n 4 e m 2)




Y



MUX
2:1
X
0

X
1

Y
S
0

S
1


X
0

X
1

X
2

X
3

0
1
MUX
0 4:1
1
2
3

S

MUX
2:1
X
0


X
1

S
Y
83
Tabela de verdade abreviada:

S
1
S
0
Y
0 0
X
o

0 1
X
1

1 0
X
2

1 1
X
3


ou mais explicitamente:

X
3
X
2
X
1
X
0
S
1
S
0

Y
X X X 0 0 0 0
X X X 1 0 0 1
X X 0 X 0 1 0
X X 1 X 0 1 1
X 0 X X 1 0 0
X 1 X X 1 0 1
0 X X X 1 1 0
1 X X X 1 1 1

1 0 1 0
0 1 0 2 1 3 1 0
Y X .S .S X .S .S X .S .S X .S .S

Implementao do circuito:

Sinal de Enable (E) sinal que permite controlar melhor o Iuncionamento
do multiplexer
S
0

S
1






X
0



X
1



X
2



X
3

Y
84

Em termos de modelo temos, por exemplo, para um MUX de 4 entradas:

E




Y




A modiIicao na estrutura interna e muito simples:

Quando E 1 o MUX esta activo
Quando E 0 o MUX esta inactivo

Poderia ser E 0 : MUX activo pequena modiIicao na estrutura:
E 1 : MUX inactivo
E ...


Repare-se que no MUX de 4 entradas temos, recorrendo a tabela de verdade:

S
0

S
1


X
0

X
1

X
2

X
3

0 MUX
1

0
1
2
3

S
0

S
1






X
0



X
1



X
2



X
3

E
Y
85
0
1
2
.
.
.
2
n
-1
n-1 0

( )
2
2 - 1
1 0 1 0
0 1 0 2 1 3 1 0 i i
i 0
Y E. X .S .S X .S .S X .S .S X .S .S E. X .m ( S ) =



Isto resulta do teorema de Shannon:


k
2 - 1
n 1 0 i k 1 0 n-1 k
i 0
F(X ,..., X ) m (X , ..., X ).F(X , ..., X , i )

| |
|
|
\ .




No caso do MUX de 4 entradas de dados temos 6 variaveis (agrupadas 4 2):

1 0 1
3 2 1 0 3 2 1 0 0 3 2 1 0
0
1 3 2 1 0 1 0 3 2 1 0
F(X , X , X , X ) S .S .F(X , X , X , X , 0, 0) S .S .F(X , X , X , X , 0, 1)
S .S .F(X , X , X , X , 1, 0) S .S .F(X , X , X , X , 1, 1)

1 0 1 0
0 1 0 2 1 3 1 0
X .S .S X .S .S X .S .S X .S .S


De um modo geral um MUX de 2
n
entradas de dados X ( X
2
n
- 1
, ..., X
0
) e n
entradas de seleco S (S
n-1
, ..., S
0
) nota-se:

E

X
0

X
1

X
2

. MUX Y
.
.
n
2 1
X

Nota-se Y MUX (X, S, E)

S
n-1
... S
0


e
n - 1
j
j
j 0
s
X se E 1
Y onde s S .2
0 se E 0




Exemplo: MUX ( (1, 0, 1, 1), (1, 0), 1 ) 0


Multiplexers comerciais:

CI 74151 8 linhas de entrada para 2 saidas ( Y e Y )
CI 74150 16 linhas de entrada para 1 saida ( a saida e invertida)
86
Expanso de multiplexers:

E possivel construir MUXs para mais entradas utilizando MUXs de menor capacidade
Exemplos

MUXs de 4 entradas utilizando MUXs de 2 entradas (dados):

MUXs de 16 entradas utilizando MUXs de 4 entradas


X
0

X
1


X
2

X
3

E
S
0

S
1

Y
Y
E
87
0
1
2
.
.
.
2
n
-1
n-1 0
5.7.2 IMPLEMENTAO DE FUNES COM MUXs

Um MUX de 2
n
entradas de dados pode ser usado para implementar qualquer funo
de n variveis

MUX - mdulo universal

A expresso para a saida (Y) do MUX e, sendo E 1 (enable):

=
=
1 2
0 i
i i
n
) S ( .m I Y

I
i
- entrada de dado i
m
i
( S ) mintermo i das n variaveis de seleco

Para implementar a Iuno I (X) Iaz-se I
i
f (i) e m
i
( S ) m
i
(X)

Valor da Iuno na linha i da tabela
de verdade

2 - 1
i
i 0
n
I (X) I(i).m ( X ) =


E

I(0)
I(1)
I(2)
. MUX I(X)
.
.
I(2
n
-1)


X
n-1
... X
0
X em vez de S

Exemplo 1: E

Tabela de verdade: MUX:

X
1
X
0
f(X)
0 0 0
0 1 1
1 0 1
1 1 0
X
1
X
0

MUX 0
1
1
0
F(X)
88
Exemplo 2:

I (X, Y, Z) m(0, 3, 4, 7)



E


I(X, Y, Z)





X Y Z



Exemplo 3: - Somador completo para 2 bits implementado com 2 MUXs 8x

- Trs entradas binarias X, Y e C
in
(Carry in)
- Duas saidas S (Sum) e C
out
(Carry out)

Tabela de verdade:

ENTRADAS SAIDAS
X Y CARRY IN SUM CARRY OUT
0 0 0 0 0
0 0 1 1 0
0 1 0 1 0
0 1 1 0 1
1 0 0 1 0
1 0 1 0 1
1 1 0 0 1
1 1 1 1 1



in in in in
SUM X.Y.C X.Y.C X.Y.C X.Y.C

out in in in in
C X.Y.C X.Y.C X.Y.C X.Y.C



MUX
1
0
0
1
1
0
0
1

89
Circuito com MUXs do somador completo:


Quando o n de variveis da funo a ser implementada superior ao n de
entradas de seleco, ha duas possibilidades:

1 usar varios MUXs para implementar um MUX maior.

2 Usar um MUX e outros modulos (portas )

Vamos ver este ultimo caso

Suponhamos (n + k) variveis

Estas so divididas em dois grupos :

W com n variaveis e Z com k variaveis

W divide-se em 2
n
regies, E
i
,
correspondentes as combinaes das
respectivas variaveis.



W
Z
E
SUM
C
out

X Y C
in

90
A cada uma destas regies corresponde uma expresso E
i
(Z) ( E
0
(Z), ... E
2
n
-1
(Z) ),
Iuno das variaveis de Z .
A Iuno pretendida, de n k variaveis, sera dada pelo teorema de Shannon:


2 - 1
i k-1 0 i n-1 0
i 0
n
I (X) E (Z , ..., Z ).m (W , ..., W )


(Teorema de Shannon)

As variaveis W so ligadas as entradas de seleco e as expresses E
i
as entradas
de dados.

Variveis W - variveis de seleco
Variveis Z - variveis residuais

As expresses para E
i
(Z) determinam-se usualmente utilizando os mapas de Karnaugh,
mas podem ser Iacilmente obtidas a partir da tabela de verdade em Iunes de poucas
variaveis.


Exemplo 1:

Implementar a Iuno de 3 variaveis I(a, b, c) m(2, 4, 5, 6)

usando um MUX
de 4 entradas de dados.
Escolhamos a partio W (a, b) e Z (c)

Regies E
i
:
Z
0


Z
k-1

Z
0


Z
k-1

F(X)
W
n-1
W
0

91
As celulas de cada uma das regies E
i
tm os mesmos valores de a e b

Mapa de Karnaugh de f(a, b, c):
A partir dos dois quadros anteriores veriIicamos que

E
0
(c) 0 E
1
(c) c E
2
(c) 1 E
3
(c) c


Implementao da funo:

E 1


I(a, b, c)




a b

Exemplo 2:

Implementar a Iuno de 4 variaveis I (a, b, c, d) m(1, 3, 4, 6, 7, 9, 10, 11, 14)


usando um MUX e outras portas


Mapa de Karnaugh:









MUX
0
c
1
c


92

Separa-se o conjunto das 4 variaveis em dois conjuntos de 2 cada

Sendo W (a, b) e Z (c, d) as regies E
i
so
Daqui tiramos E
0
d , E
1
d c , E
2
d c , E
3
d .c

So necessarias 3 portas para implementar a Iuno


Se escolhermos W (a, d) e Z (c, d) as regies E
i
so:

De onde tiramos E
0
b , E
1
c b , E
2
c , E
3
b

Assim so e necessaria uma porta e a implementao da Iuno e
c
b
b
I (a, b, c, d)
c
b
a d
93
5.8 DESMULTIPLEXERS

Desmultiplexer Iaz o inverso do multiplexer recebe dados por uma unica
entrada e distribui-os por 2
n
saidas

Para isso so necessarias outras n entradas de controlo ou seleco que permitem
escolher a saida .

Exemplo 1 : Desmultiplexer de 2 saidas

E


X
DEMUX Abreviatura para Desmultiplexer



S

A tabela de verdade :
Abreviada:
X S
Y
1
Y
0

0 0 0 0
0 1 0 0
1 0 0 1
1 1 1 0

S
Y
1
Y
0

0 0 X
1 X 0


Donde Y
1
X.S e Y
0
X.S


Implementao do circuito:














DEMUX
Y
0


Y
1

S
X
Y
0

Y
1

94
De um modo geral um DEMUX de 2
n
saidas de dados Y ( Y
2
n
- 1
, ..., Y
0
) e n
entradas de seleco S (S
n-1
, ..., S
0
) nota-se:

E




X





S
n-1
... S
0



e
n
i
X se i s e E 1
Y 0 i 2 - 1
0 se i s ou E 0



em que
n - 1
j
j
j 0
s S .2



Nota-se Y DMX (X, S, E)

Exemplo: DMX (1, (1, 0, 1), 1) (0, 0, 1, 0, 0, 0, 0, 0)






















DEMUX
Y
0

Y
1

Y
2

.
.
.
2 1
n Y