Fundamentos de los computadores

Tema 4. Circuitos Secuenciales.

Objetivos
Estudiar los circuitos secuenciales ms sencillos. Introducir el concepto de cronograma. Comprender el funcionamiento bsico de los biestables.

FCO

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ndice
Introduccin
Circuitos secuenciales, reloj, cronogramas, smbolos lgicos.

FCO

Biestables
Biestable RS asncrono Biestable D
Sncrono Activo por flanco Con entradas asncronas

Biestable JK Biestable T
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Introduccin (i)
Circuitos secuenciales:

FCO

las salidas del circuito en el instante actual S(t) dependen no slo del valor actual de las entradas del circuito E(t), sino tambin de su memoria o estado almacenado Q(t) Estn formados por
un bloque combinacional un bloque de elementos de memoria para almacenar el estado Q una entrada de reloj que decide cuando pasamos del tiempo t al t+1, y que marca cuando se almacena interiormente el estado del sistema

Reloj t t+1 t+2

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Introduccin (ii)

FCO

La seal de reloj indica a los elementos de memoria cundo deben cambiar su estado Nivel Alto: 1 lgico Flanco de Bajada

Flanco de Subida

Nivel Bajo: 0 lgico

Perodo
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Introduccin (iii)

FCO

Cronograma: Representacin de la evolucin temporal de las entradas y salidas de un circuito.

El valor indefinido se representa sombreado
t= 0 t= 1 t= 2 t= 3

reloj A B S

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Introduccin (iv)
Smbolos lgicos
Entradas y salidas
S R
S R

FCO

Q Q

Entradas activas a nivel alto Entradas activas a nivel bajo Salidas Q y /Q

Seal de reloj
clk
Activa a nivel bajo

clk
Activa a nivel alto

clk
Activa por flanco de subida

clk
Activa por flanco de bajada

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Biestables
Biestable: Circuito secuencial con dos estados estables (0 y 1)
Podemos almacenar un bit en un circuito haciendo que de vueltas y vueltas, de manera que la informacin recircule indefinidamente

FCO

Q 1 0 /Q
No podemos modificar el estado
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Biestables
Cmo cambiar el estado del biestable?

FCO A A

=0

/Q

=
0

/Q
Biestable S-R

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Biestable RS
Biestable R-S con puertas NOR
Activar entrada S para hacer Q = 1 Activar entrada R para hacer Q = 0

FCO

Si S=R=0:

Q = /Q + 0 = /Q /Q = Q + 0 = Q

y el estado se mantiene

Si S=0, R=1: Q = /Q + 1 = 1 = 0 /Q = Q + 0 = Q = 1 y el estado se pone a 0 Si S=1, R=0: /Q = Q + 1 = 1 = 0 Q = /Q + 0 = 0 = 1 y el estado se pone a 1

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Biestable RS
Biestable R-S con puertas NOR
Si se activan al mismo tiempo S y R, llegamos a una situacin no deseada Es el nico caso en el que /Q Q

FCO

Si S=R=1: Q = /Q + 1 = 1 = 0 /Q = Q + 1 = 1 = 0
y si despus hacemos S=R=0, dado que /Q Q, el biestable evolucionar a un estado indefinido

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Biestable RS
Biestable R-S con puertas NOR
S 0 0 0 0 1 1 1 1

FCO
R Q(t) Q(t+1) /Q(t+1) 0 0 0 1 0 1 1 0 1 0 0 1 1 1 0 1 0 0 1 0 0 1 1 0 1 0 0* 0* 1 1 0* 0*

S R R
(puesta a 0)

Q Q Q /Q

Tabla de verdad * =situacin no deseada

Smbolo lgico

Tabla de verdad reducida * =situacin no deseada

(puesta a 1)

Diagrama lgico

S 0 0 1 1

R Q(t+1) /Q(t+1) 0 Q(t) /Q(t) 1 0 1 0 1 0 1 0* 0*

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Biestable RS

FCO

El cronograma se utiliza para conocer la evolucin temporal del estado cuando cambian sus entradas tiempo Ejemplo:

S R
MANT. MANT. SET RESET MANT. SET RESET

Ejemplo de evolucin de las entradas YA NO MANTIENE Salidas del biestable

Q /Q

SET

Valor inicial de Q y /Q (supuesto)

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Biestable D sncrono

FCO

Se utilizan para la implementacin de elementos de memoria, cuya nica finalidad es almacenar el valor de una lnea de informacin (un bit)
C 0 1 1 D Q(t+1) /Q(t+1) X Q(t) /Q(t) 1 1 0 0 0 1

D C

Q Q

Smbolo lgico

Tabla de verdad

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Biestable D
Podemos construir un biestable D a partir de un RS.
C 0 1 1 D Q(t+1) /Q(t+1) R 0 X Q(t) /Q(t) 1 0 1 0 0 1 0 1

FCO
S 0 1 0

Queremos que el estado se mantenga cuando C=0 (R=S=0) Q(t+1)=1 si C=1 y D=1 (R=0 y S=1) Q(t+1)=0 si C=1 y D=0 (R=1 y S=0) R=CD S=CD
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Biestable D
Una posible implementacin del biestable D:

FCO

C D

/Q

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Biestable D
Otra posible implementacin del biestable D:

FCO

MUX
E0 S

E1 A

C
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Biestable D activado por flanco

Si se activa el biestable por nivel y hay un pulso no deseado en la entrada de datos

FCO

el pulso no deseado se trasladar a la salida

Podemos hacer que la seal de reloj acte por flanco

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Biestable D por flanco de bajada (i)

FCO

Para implementar biestables que se activen por flanco se utiliza con frecuencia un par de biestables por nivel en configuracin MASTER-SLAVE (maestro-esclavo)
D Q D D C CLK Q Smbolo lgico
CLK 0 1 D X X 1 0 Q(t+1) Q(t) Q(t) 1 0 /Q(t+1) /Q(t) /Q(t) 0 1

Q Q

Qm

D C

Q Q

CLK

maestro

esclavo

Tabla de verdad

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Biestable D por flanco de bajada (ii)

D CLK D Q C Q
maestro

FCO

Qm

D Q C Q
esclavo t

CLK D Qm Q
Maestro habilitado, Qm=D Esclavo habilitado, Q=Qm
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Biestable D por flanco de bajada (iii)

Como se puede observar:

FCO

La lnea interna Qm cambia cuando CLK = 1, siguiendo la evolucin de la entrada D La salida Q slo cambia en los flancos de CLK El efecto neto de la configuracin maestro-esclavo es que el ltimo valor de la entrada D justo antes del flanco es el valor que aparece en la salida Q

CLK D Qm Q
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D=1 D=1 D=0

D=0

Biestable D por flanco de subida

Slo es necesario aadir un inversor a la entrada CLK del biestable D activo por flanco de bajada

FCO

D C

Q Q

D C

Q Q

CLK Q Smbolo lgico

CLK 0 1 D X X 1 0 Q(t+1) Q(t) Q(t) 1 0

CLK
/Q(t+1) /Q(t) /Q(t) 0 1

Diagrama lgico

Tabla de verdad
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Biestable D con entradas asncronas

Biestable D con habilitacin y con entradas asncronas
/CLEAR: puesta a cero asncrona /PRESET: puesta a uno asncrona

FCO

Tienen prioridad sobre la seal de reloj y permiten poner el estado a uno o a cero D PR Q C CL Q Smbolo lgico
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Biestable D con entradas asncronas

/PRESET C D Q Q /Q

FCO

/Q /CLEAR
Si /CLEAR=/PRESET=1 Q = Q, /Q = /Q Si /CLEAR=0,/PRESET=1 Q = 0, /Q = 1, /Q = 1 Si /CLEAR=1,/PRESET=0 /Q = 0, Q = 1, Q = 1 Si /CLEAR=0,/PRESET=0 Q=/Q=0*, Q=/Q=1*
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Biestable D con entradas asncronas

FCO

Biestable D con habilitacin y entradas asncronas

Tabla de verdad
/PR 0 1 0 1 1 1 /CL 1 0 0 1 1 1 C X X X 1 1 0 D Q(t+1) /Q(t+1) X 1 0 0 X 1 X 0* 0* 1 1 0 0 0 1 X Q(t) /Q(t)

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Biestable D con entradas asncronas

FCO

Biestable D con habilitacin y entradas asncronas

/CL /PR C D Q /Q
0 C
*

1 M

0 M
M 1 0 Puesta a 1 Puesta a 0 P C

1 P M M C
Mantener estado Puesta a 1 asncrona Puesta a 0 asncrona

M
Situacin no deseada Habilitado No habilitado

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Ejemplo
Circuito integrado 175 4 biestables tipo D, activos por flanco de subida con entrada asncrona de puesta a 0

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Biestable JK
El biestable RS presenta problemas cuando se activan simultneamente las dos entradas S y R Podemos disear un biestable similar que no presente problemas a partir de un biestable D:
Entrada J o de puesta a 1; cuando se active, Q(t+1) = 1 Entrada K o de puesta a 0; cuando se active, Q(t+1) = 0 Si no se activa ninguna, mantener el estado: Q(t+1) = Q(t) Si se activan al tiempo, invertir el estado: Q(t+1) = /Q(t)

FCO

J K

CLK 0 1

J X X 0 0 1 1

K Q(t+1) /Q(t+1) X Q(t) /Q(t) X Q(t) /Q(t) 0 Q(t) /Q(t) 1 0 1 0 1 0 1 /Q(t) Q(t)

CLK Q
Smbolo lgico

K J

Q CLK Q

Tabla de verdad

Diagrama lgico

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Biestable T

FCO

Slo tiene una entrada llamada T (toggle) Mantiene el estado (si T=0) o lo cambia (si T=1) cada vez que llega un flanco de reloj No se construye comercialmente, pero se puede implementar fcilmente utilizando un D

CLK Q Smbolo lgico

T Q(t) 0 0 0 1 1 0 1 1

D 0 1 1 0

D T

CLK Q Diagrama lgico

Tabla de verdad

De manera anloga, se puede construir un biestable T activado por flanco de bajada usando un biestable D activo por flanco de bajada
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