Circuitos Digitales

Contenido

Unidad IV Lgica Secuencial

4.1 Flip-flops y dispositivos relacionados 4.2 Contadores 4.3 Registros de desplazamiento

Realizacin de prcticas
Nombre 15. Contador sncrono 16. Contador asncrono 17. Sistema de transmisin de datos paralelo-serieparalelo 18. Diseo de una mquina secuencial 19.Registros 20. Deteccin de falla de un sistema de transmisin de datos Tipo Simulacin Simulacin Fecha de realizacin/ entrega 21/Nov 21/Nov 17 Nov 24/Nov 24/Nov No

Introduccin

Entrada (s)

Lgica combinacional

Salida (s)

Laboratorio Simulacin Simulacin Simulacin

Elementos de memoria

Circuito secuencial

Introduccin

Flip-flops y dispositivos relacionados

Sncronos (flip-flop, biestables)
Perodo de reloj Flanco de bajada

Dependen de una seal de reloj (flanco de subida o bajada) Asncronos (latch)

Flanco de subida

Ancho de reloj

Seal de reloj

Dependen de una seal de control (nivel alto o bajo)

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Flip-flops (biestables)

Latch SR con entradas activas en nivel alto

Tienen dos estados estables:

S Q

S 0 0 0

R 0 0 1 0 1

Q 0 1 X X X

Qn 0 1 0 1

Qn 1 0 1 0

SET (la salida se pone a uno lgico) activar, establecer

R

1 1

Indeterminado

RESET (la salida se pone a cero lgico) desactivar, restablecer, borrar

a) Smbolo lgico

b) Tabla de verdad

Latch SR disparado por compuerta

Latch D disparado por compuerta

C
S Q C Q R

S X X 0 0 0 1 1

R X X 0 0 1 0 1

Q 0 1 0 1 X X X

Qn 0 1 0 1 0 1 NA a) Smbolo lgico b) Circuito lgico c) Tabla de verdad

D C Q 0 1 1 X 0 1 1 X X 1 0 1 Q C 0
4,0/3,0

0 0 1 1 1 1 1

D X

Q 0

Qn 0

a) Smbolo lgico

b) Tabla de verdad

Latch D cudruple

Latch D cudruple

Entradas C 1 1 0 D 0 1 X

Salidas Observaciones Qn 0 1 Q Qn 1 0 Q Reset Set Sin cambio

0.000ms

0.500ms

1.000ms

1.500ms

2.000ms

2.500ms

3.000ms

3.500ms

4.000ms

4.500ms

5.000ms 5.000 V

D E Q

0.000 V

5.000 V

0.000 V

5.000 V

a) Circuito integrado

c) Tabla de funcin

0.000 V

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Flip-flop SR

Diagrama de estados del flip-flop SR

R Q Clk Q S

clk R Q

Tabla de excitacin
Q Qn 0 1 0 1 S 0 1 0 X R X 0 1 0 S=0 R=X Q=0 S=1, R=0

Tabla caracterstica
S 0 0 1 1 R 0 1 0 1 Qn Q 0 1 NA

Ecuacin caracterstica
Q 0

Tabla de excitacin
Qn 0 1 0 1 S 0 1 0 X R X 0 1 0

0 0 1 1

Q=1 S=0, R=1 S=X R=0

Qn=S+RQ SR=0

0 1 1

Flip-flop JK

Diagrama de estados del flip-flop JK

K
Clk

Tabla de excitacin
Q 0 0 Qn 0 1 0 1 J 0 1 X X K X X 1 0 J=X, K=1 J=X K=0 J=0 K=X Q=0 J=1, K=X

clk K Q

Q=1

Tabla caracterstica
J 0 0 1 1 K 0 1 0 1 Qn Q 0 1 Q

Ecuacin caracterstica
Q 0

Tabla de excitacin
Qn 0 1 0 1 J 0 1 X X K X X 1 0

1 1

Qn=JQ+KQ

0 1 1

Diagrama de tiempos del flip-flop JK

Flip-flop D

D Q
Clk

Q clk Q

J K Clk
D Qn 0 1

Tabla caracterstica

Ecuacin caracterstica

Tabla de excitacin
Q 0 Qn 0 1 0 1 D 0 1 0 1

0 1

Qn=D

0 1 1

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Diagrama de estados del flip-flop D

Diagrama de tiempos del flip-flop D 7474

Tabla de excitacin
Q 0 0 1 1 Qn 0 1 0 1 D 0 1 0 1 D=0 Q=0 Q=1 D=1 D=0

D Clk Q
D=1

Flip-flop T (Toggle)

Flip-flop T

T Clk

Q clk Q

Tabla de excitacin

Q 0

Qn 0 1 0 1

T 0 1 1 0 T=0 Q=0

T=1

Tabla caracterstica

Ecuacin caracterstica

Tabla de excitacin
Q Qn 0 1 0 1 T 0 1 1 0

0 1 1

Q=1 T=1 T=0

T 0 1

Qn Q Q

Qn=TQ+TQ

0 0 1 1

Disparo de los flip-flops

Disparo de los flip-flops

1 1 S Clk 0 R Q Q 0 t0

1 0 S Clk 1 R Q Q 0 t0

a) S=1, R=0 Estado SET en el flanco positivo de reloj

b) S=0, R=1 Estado RESET en el flanco positivo de reloj

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Disparo de los flip-flops

Un mtodo de disparo por flanco

S Clk

Q=Q0 Sin cambio

Detector de transiciones de impulsos

S
Q

Q R

c) S=0, R=0 Estado permanece sin cambio en el flanco positivo de reloj

Compuertas de gobierno

Latch

Un mtodo de disparo por flanco

Flip-flops con entradas asncronas

CLR D

Q D

PRE Q C Q CLR

C Q

PRE

Dispositivos especficos

Dispositivos especficos

S D Q CP QN R

1S 1Q 1D >C1 1R 1Q 2S 2Q 2D >C2 2R 2Q

S J Q CP K QN R

1S 1J >C1 1K 1R 2S 2J >C2 2K 2R

1Q

1Q 2Q

2Q

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Flip-flop JK 74LS76
Clk

Flip-flop 7476 con entradas asncronas

Clk

S R

PRE CLR

Caractersticas de operacin de los flip-flops

Retardo de propagacin tplh

Punto del 50% en el flanco de disparo Clk

PRE

Punto del 50 %

Q tPLH

Punto del 50% en la transicin de Q de nivel bajo a nivel alto

Q tPLH

Punto del 50% en la transicin de Q de nivel bajo a nivel alto

Retardo de propagacin

Retardo de propagacin tphl

Retardo de propagacin tphl

Punto del 50% en el flanco de disparo

Punto del 50% en el flanco de disparo Clk Q Punto del 50% en la transicin de Q de nivel alto a nivel bajo CLR Q

Punto del 50% en la transicin de Q de nivel alto a nivel bajo

tPHL

tPHL

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Tiempo de establecimiento ts (tset up)

Tiempo de establecimiento ts (tset up)

Punto del 50%

Es el intervalo mnimo en que los niveles lgicos deben mantenerse constantes en las entradas (J-K, S-R, D o T) antes de que llegue el flanco de disparo del impulso de reloj.

clk Punto del 50%

tS

Tiempo de sostenimiento th (thold)

Tiempo de sostenimiento th (thold)

Es el intervalo mnimo en que los niveles lgicos deben permanecer constantes en las entradas despus de que haya pasado el flanco de disparo del impulso de reloj, de modo que dichos niveles sincronicen correctamente el flip-flop.

Punto del 50% D

Clk

th

Flip-flops Maestro-esclavo

Aplicacin de los flip-flops

Entrada de datos en paralelo
D3
Q

D2

D1

D0

J clk K

S Maestro

Entradas J 0 K 0 1 0 1 clk

Salidas Qn Q 0 1 Q Qn Q 1 0 Q

Observaciones Sin cambio RESET SET Cambio CLK CLR

D3 Clk

Q3

D2 Clk

Q2

D1 Clk

Q1

D0

Q0

Esclavo Q

0 1 1

Clk

Q3

Q2

Q1

Q0

Salida de datos en paralelo

Almacenamiento de datos en paralelo

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Aplicacin de los flip-flops Divisor de frecuencia

Aplicacin de los flip-flops Contador

QB QA 1 J clk > Clk K Flip-flop B
0 1 2 3 5 6

1 J clk > Clk K Flip-flop B QB

1
1 J > Clk K Flip-flop A QA

J > Clk K Flip-flop A

7 8 9 10

Clk

Clk 0 0 1 0 1 0 1 2 1 1 3 0 0 0 1 0 1 0 1 2 1 1 3 0 0 0 1 0 1 0 1 2

QB

QB

QA

QA 0

Contador asncrono MOD_4

Contador asncrono MOD_4

QA 1 QB

QA 1

QB
clk

FFA S

FFB S J Q CP K QN R

FFA S J Q CP K QN R

FFB S J Q CP K QN R

J Q CP K QN R

clk

clk 0

1 1

2 0

3 1

4 0

QA QA

QB

Contadores de dcadas asncrono

Contador binario 7493

5V +V

Clk B
+V

+V J Q CP K QN R J Q CP K QN R

+V J Q CP K QN R

+V J Q CP K QN R

Clk A
J Q CP K QN R J Q CP K QN R J Q CP K QN R J Q CP K QN R

RO1 RO2 Q0 Q1 Q2 Q3

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Contador binario 7493

Mquinas secuenciales

clk Entradas Lneas de excitacin Y0 Y1 . Yk Q0 Q1 . Qx Salidas

74LS93 MR1 Q3 MR2 Q2 CP0 Q1 CP1 Q0

I0 I1 . Im

Lgica combinacional

Memoria (Flip-flops)

O0 O1 . On

Lneas de variables de estado

Tipos de circuitos secuenciales

0/0 Entrada/Salida C=1/Y=0

Tipos de circuitos secuenciales

0 Entrada 1 0 01/0 1

0/0 01

00

00/0 Estado/salida 1

1/0 1/1

11 0/0 1/0

10 0/0

11/1 0 1

10/0 0

Mealy

Moore

Procedimiento de diseo de un circuito secuencial

Generar el diagrama de estados Generar las tablas de estado siguiente y de salida Minimizar estados Codificar entradas, estados, salidas Seleccionar elementos de memoria Obtener las ecuaciones de excitacin Optimizar la implantacin lgica Obtener el circuito lgico y diagramas de tiempos Simular el circuito lgico Verificar funcionalidad y temporizacin

Diseo de un contador ascendente MOD_8

a) Generar el diagrama de estados

000

001

010

011

111

110

101

100

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b) Obtener la tabla de estado siguiente

c) Seleccin del flip-flop, Tabla de excitacin JK

Q 0 0 1 1 Qn 0 1 0 1 J 0 1 X X K X X 1 0

Estado presente QA 0 0 0 0 1 1 1 1 QB 0 0 1 1 0 0 1 1 QC 0 1 0 1 0 1 0 1

Estado siguiente QA(n) 0 0 0 1 1 1 1 0 QB(n) 0 1 1 0 0 1 1 0 QC(n) 1 0 1 0 1 0 1 0

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56

d) Obtener tabla de estado siguiente:

d) Obtener tabla de estado siguiente:

Estado presente QA 0 0 0 0 1 1 1 1 QB 0 0 1 1 0 0 1 1 QC 0 1 0 1 0 1 0 1

Estado siguiente QA(n) 0 0 0 1 1 1 1 0 QB(n) QC(n) 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1 0 JA KA

Estado presente QA 0 0 0 0 1 1 1 1 QB 0 0 1 1 0 0 1 1 QC 0 1 0 1 0 1 0 1

Estado siguiente QA(n) 0 0 0 1 1 1 1 0 QB(n) QC(n) 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1 0 JA 0 0 0 1 X X X X KA X X X X 0 0 0 1

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d) Obtener tabla de estado siguiente:

d) Obtener tabla de estado siguiente:

Estado presente QA 0 0 0 0 1 1 1 1 QB 0 0 1 1 0 0 1 1 QC 0 1 0 1 0 1 0 1

Estado siguiente QA(n) 0 0 0 1 1 1 1 0 QB(n) QC(n) 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1 0 JB KB

Estado presente QA 0 0 0 0 1 1 1 1 QB 0 0 1 1 0 0 1 1 QC 0 1 0 1 0 1 0 1

Estado siguiente QA(n) 0 0 0 1 1 1 1 0 QB(n) QC(n) 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1 0 JB 0 1 X X 0 1 X X KB X X 0 1 X X 0 1

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10

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d) Obtener tabla de estado siguiente:

d) Obtener tabla de estado siguiente:

Estado presente QA 0 0 0 0 1 1 1 1 QB 0 0 1 1 0 0 1 1 QC 0 1 0 1 0 1 0 1

Estado siguiente QA(n) 0 0 0 1 1 1 1 0 QB(n) QC(n) 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1 0 JC Kc

Estado presente QA 0 0 0 0 1 1 1 1 QB 0 0 1 1 0 0 1 1 QC 0 1 0 1 0 1 0 1

Estado siguiente QA(n) 0 0 0 1 1 1 1 0 QB(n) QC(n) 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1 0 JC 1 X 1 X 1 X 1 X Kc X 1 X 1 X 1 X 1

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d) Obtener tabla de estado siguiente:

d) Obtencin de las ecuaciones de excitacin

Estado presente QA 0 0 0 0 1 1 1 1 QB 0 0 1 1 0 0 1 1 QC 0 1 0 1 0 1 0 1

Estado siguiente QA(n) 0 0 0 1 1 1 1 0 QB(n) QC(n) 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1 0 JA 0 0 0 1 X X X X KA X X X X 0 0 0 1 JB 0 1 X X 0 1 X X KB X X 0 1 X X 0 1 JC 1 X 1 X 1 X 1 X Kc X 1 X 1 X 1 X 1

Estado presente QA 0 0 0 0 1 1 1 1 QB 0 0 1 1 0 0 1 1 QC 0 1 0 1 0 1 0 1 JA 0 0 0 1 X X X X KA X X X X 0 0 0 1

QBQC QA 0 1

00

01

11 1

10

JA=QBQC
QB QC QA 0 1 00 X 01 X 11 X 1 10 X

Maribel Gmez Franco

63

Maribel Gmez Franco

KA=QBQC

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d) Obtencin de las ecuaciones de excitacin

d) Obtencin de las ecuaciones de excitacin:

Estado presente QA 0 0 0 0 1 1 1 1 QB 0 0 1 1 0 0 1 1 QC 0 1 0 1 0 1 0 1

JB 0 1 X X 0 1 X X

KB X X 0 1 X X 0 1

QB QC QA 0 1

00

01 1 1

11 X X

10 X X

Estado presente QA 0 0 0 0 1 QB 0 0 1 1 0 0 1 1 QC 0 1 0 1 0 1 0 1

JC 1 X 1 X 1 X 1 X

Kc X 1 X 1 X 1 X 1

QB QC QA 0 1

00 1 1

01 X X

11 X X

10 1 1

JB=QC
QB QC QA 0 1

JC=1
QB QC QA 0 1 00 X X 01 1 1 11 1 1 10 X X

00 X X

01 X X

11 1 1

10

1 1 1

KC=1
Maribel Gmez Franco

KB=QC

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11

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e) Diseo del contador

Ejercicio

+V FFA
J Q CP K QN R

FFB
J Q CP K QN R

FFC
J Q CP K QN R

Disee un contador MOD_4, tipo Mealy. Si D=1 cuenta descendente, y Y=1 cuando llegue a la cuenta mnima 002; cuando D=0 cuenta ascendente, y Y=1 al alcanzar la cuenta mxima 112.

RST

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a) Generar el diagrama de estados

b) Generar la tabla de estado siguiente y salida

0/0
0/0

00 1/0 0/1 1/1 1/0 1/0

01

D
01

Estado presente QA QB 0 1 0 1 0 1 0 1

Estado siguiente QA(n) 0 1 1 0 1 0 0 1 QB(n) 1 0 1 0 1 0 1 0

Salida

00 1/0

0
1/0 0/0

0 0 1 1 0 0 1 1

0 0 0 1 1 0 0 0

0/0

0/1

1/1 1/0 11

0 0

10 0/0

0 1

11 0/0

10

1 1 1

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70

d) Obtencin de las ecuaciones de excitacin:

d) Obtencin de las ecuaciones de excitacin:

Q AQ B D

00

01 1

11 X X

10 X X

D 0 0 0 0 1 1 1 1

Estado presente QA 0 0 1 1 0 0 1 1 QB 0 1 0 1 0 1 0 1

JA 0 1 X X 1 0 X X

KA X X 0 1 X X 1 0

0 1 1

D 0 0 0 0

Estado presente QA 0 0 1 1 0 0 1 1 QB 0 1 0 1 0 1 0 1

JB 1 X 1 X 1 X 1 X

KB X 1 X 1 X 1 X 1

JB=KB=1

Q AQ B D 0 1

00 X X

01 X X

11 1

10

1 1 1

JA=KA=DQB+DQB =DQB
Maribel Gmez Franco 71 Maribel Gmez Franco 72

Maribel Gmez Franco

12

Circuitos Digitales

d) Obtencin de las ecuaciones de excitacin:

Contadores
QAQB D 0

D 0 0 0 0 1 1 1 1

Estado presente QA 0 0 1 1 0 0 1 1 QB 0 1 0 1 0 1 0 1

00

01

11

10

Y 0 0 0 1 1 0 0 0

Contador 74163
Entrada de datos

1 1

D3

D2

D1

D0

Y=DQAQB+DQAQB

CLR LOAD ENP ENT > CLK Q3 Q2 Q1

RCO TC=15 Q0

Salida de datos

Maribel Gmez Franco

73

Contadores

Contadores

Contador 74160
Entrada de datos

Contador ascendente/descendente 74190

Entrada de datos

D3 D2 D1 D0 CLR LOAD ENP ENT > CLK RCO TC=09 Q3 Q2 Q1 Q0 CTEN D/U LOAD > CLK

D3 D2 D1 D0 RCO MAX/MIN Q3 Q2 Q1 Q0

Salida de datos Salida de datos

Contadores en cascada

Contadores en cascada

Contador mdulo 32

Contador mdulo 100

J0 clk >C K0 Q0

J1 >C K1 Q1

J2 >C K2 Q2

J3 >C K3 Q3

J4 >C K4 Q4

Q4

Contador 1
CTEN CTR DIV 10 TC Q3 Q2 Q1 Q0

Contador 2 fin/10
CTEN > CLK Q3 Q2 Q1 Q0 CTR DIV 10 TC

clk

> CLK

fin/100

fin

Mdulo 4

Mdulo 8

Mdulo global= 4 8 = 32

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13

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Contadores en cascada

Decodificador de contadores

Contador mdulo 1000

10 kHz

Decodificacin del estado cinco

+V

1 CTR DIV 10 CTEN TC > CLK

100 kHz

1 kHz
clk

Q2

Q1

Q0

1 MHz

CTR DIV 10 CTEN TC > CLK

CTR DIV 10 CTEN TC > CLK

J Q CP K QN R

J Q CP K QN R

J Q CP K QN R

Salida =1 con el 5 decodificado

Contadores

Registros de desplazamiento

Aplicacin: control de estacionamiento

Sensor de entrada asc Interface CTR DIV 100 Sensor de salida desc Bajada/Subida Activacin de barrera Valor de fin de cuenta Enc./Apag. Indicador de completo

Entrada Salida Salida

Entrada

a) Entrada serie/ salida serie con desplazamiento a la derecha

b) Entrada serie/ salida serie con desplazamiento a la izquierda

c) Entrada paralelo/salida serie

Registros de desplazamiento

Registros de desplazamiento

Entrada

Entrada

Salida Salida

c) Entrada paralelo/salida serie

Entrada

d) Entrada serie /salida paralelo f) Rotacin a la izquierda g) Rotacin a la derecha

Salida

e) Entrada paralelo/salida paralelo

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14

Circuitos Digitales

Registros de desplazamiento

Registros de desplazamiento

Registro de desplazamiento con entrada serie/salida serie

Registro de desplazamiento con entrada serie/salida paralelo

FFA FFB S Q D Q D CP QN R FFC S Q D CP QN R FFD S Q CP QN R

FFA

FFB S D Q D

FFC S Q

FFD S D Q CP QN R

Entrada de datos

Entrada de datos

S D CP QN R

S D Q CP QN R

Salida de datos

CLK QA QB QC QD

CP QN R

CP QN R

Entrada de datos SRG 8 CLK

Q7 Q7

Entrada de datos CLK

SRG 4

QA QB QC QD

Registros de desplazamiento

Registros de desplazamiento con carga paralelo

Registro de desplazamiento con entrada paralelo /salida serie

D0 Shift/Loa d D1 D2 D3
D0 D1 D2 D3

Registro de desplazamiento con carga paralelo

Shift/Load

SRG 4
CLK

Salida de datos

G4

G1

G5

G2

G6

G3

74LS165
Salida de datos serie
FF0 FF1 S Q D Q D CP QN R FF2 S Q D CP QN R FF3 S Q CP QN R

clk
S D CP QN R

6 D7 5 D6 4 D5 3 D4 14 D3 13 D2 12 D1 11 D0

DS 10 PL 1 CE 15 CP 2 Q7N 7 Q7 9

Registros de desplazamiento
Registro de desplazamiento con entrada paralelo /salida paralelo
D0 D1 D2 D3

Registros de desplazamiento
Registro de desplazamiento bidireccional de cuatro bits
D0 D1 D2 D3

Entrada de datos paralelo DD

FFC D S Q FFD D S Q Q0 Q1 Q2 Q3 Q0 Q1 Q2 Q3
FF0 FF1 Q S D Q D CP QN R FF2 S Q D CP QN R FF3 S Q CP QN R

DA
FFA D S Q

DB
FFB D S Q

DC

J K Shift/Load CLR CLK

CLR SRG 4

Right/Left Entrada de datos serie

G1

G5

G2

G6

G3

G7

G4

G8

S0 S1 SR SER SL SER CLK

SRG 4

CP QN R

CP QN R

CP QN R

CP QN R

CLK
S D CP QN R

QA

QB

QC

QD Q0 CLK

Q3

Salida de datos paralelo

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