PUCMINAS Curso de Engenharia Eletrnica e de Telecomunicao

Projeto e implementao de um Relgio Digital utilizando PLD

Felipe Parma Ruela Flvia Luciana Joo Cludio Rafael Gomes Trabalho apresentado para fins da 2 nota avaliativa da disciplina de Sistemas Digitais II Laboratrio, do Curso de Engenharia Eletrnica e de Telecomunicao, sob orientao da Profa. Flvia Magalhes Freitas Ferreira.

Resumo - Este artigo, composto atravs da investigao terica e de simulaes atravs de software especfico, descreve um circuito digital que reproduz o funcionamento de um relgio digital que indica as horas e os minutos. A visualizao possvel a partir de 2 displays de 7 segmentos para os minutos e 2 displays de 7 segmentos para as horas. Para a simulao e para a programao em PLD1 foi utilizada a plataforma de software QUARTUS II 8.0 SP1 e a placa de programao da ALTERA. O circuito lgico composto basicamente de CIs contadores sncronos (74LS162) e de portas lgicas elementares alm de decodificadores (74LS48) . Palavras-chave display, QUARTUS II, CI, contador sncrono, TTL, portas lgicas elementares, Folha de dados, decodificador, Dispositivo Lgico Programvel. Abstract- This article, made through research theoretical and simulations using specific software, describes a digital circuit that reproduces the functioning of a digital clock showing hours and minutes. The view is possible from 2 to displays of 7 segments for minutes and 2 displays of 7 segments for hours. For the simulation and programming in the PLD was used the platform of software QUARTUS II 8.0 SP1 and board programming of ALTERA. The logical circuit is composed mainly of ICs synchronous counts (74LS162) and elementary logic gates beyond (74LS48) decoders. Keywords: display, QUARTUS II, IC, synchronous counter, TTL, elementary logic gates, datasheet, decoder, Programmer Logic Device.

Na fig.1. Blocos funcionais do relgio digital:

AJUSTES DISPLAYS

CONTAGEM

CLOCK Fig. 1. Blocos funcionais do circuito digital.

I. INTRODUO O Objetivo deste trabalho fazer um estudo breve de um circuito que reproduz o funcionamento de um relgio digital composto de displays que mostram as horas e os minutos. O relgio pode variar de 00h:00min as 23h:59min. O relgio digital composto de: 1 display que mostra as unidades de minutos, podendo variar de 0 a 9; 1 display para as dezenas de minutos, podendo variar de 0 a 5; 1 display para as unidades de horas, podendo variar de 0 a 9 e 1 display para as dezenas de horas, podendo variar de 0 a 2. O relgio possui um circuito de ajuste de horrio em tempo real, atravs de 5 chaves, sendo 1 para cada display de 7 segmentos e uma chave para selecionar modo de ajuste ou funcionamento normal do relgio. ________________________________
1

O relgio deve funcionar da mesma forma que um relgio digital de pulso funciona, ou seja, depois de ligado: a cada 60 segundos o display das unidades de minutos aumenta uma unidade. Quando o display das unidades de minutos chegar no nmero 9, em vez dele pular para o nmero 10 (A em hexadecimal), ele volta para o nmero 0 e o display das dezenas de minutos aumenta de uma unidade. Quando a contagem das dezenas de minutos chegarem em 5 e a contagem das unidades de minutos pularem de 9 para 0 o display das dezenas de minutos vai para 0 e uma unidade incrementada no display das unidades de horas. No momento que o mostrador das unidades de minutos passar de 9 para 0, o display das dezenas de minutos passar de 5 para 0 e o mostrador das unidades de horas passar de 9 para 0 o mostrador das dezenas de horas aumenta de uma unidade. Quando o display das dezenas de horas estiver com o nmero 2, o display das unidades de horas com o nmero 3, o display das dezenas de minutos passar de 5 para 0 e o display das unidades de minutos passar de 9 para 0, todos os displays so zerados e a contagem recomea. A partir da fig.2. pode-se ter uma idia do funcionamento do dispositivo:
DezHora UniHora DezMin UniMin
DezHora UniHora DezMin UniMin

4321

4321

4321

4321

4321

4321

4321

4321

DezHora

UniHora DezMin1 UniMin1

DezHora UniHora DezMin1 UniMin1

4321

4321

4321

4321

4321

4321

4321

4321

DezHora UniHora DezMin1 UniMin1

DezHora UniHora DezMin1UniMin1

4321

4321

4321

4321

4321

4321

4321

4321

DezHora UniHora DezMin1 UniMin1

DezHora UniHoraDezMin1 UniMin1

PLD Programmer Logic Device Dispositivo Lgico Programvel.

4321

4321

4321

4321

4321

4321

4321

4321

Fig. 2. Alguns estados de mudana dos displays.

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II. DESENVOLVIMENTO Para ser analisado o circuito foi dividido em 4 partes: primeira parte - ajuste do horrio; segunda parte - contagem propriamente dita; terceira parte - lgica adicional para representao nos displays; quarta parte - gerao de um pulso de clock a cada 60s. Para haver a contagem foi preciso utilizar no esquemtico, circuitos integrados contadores 74LS162 que so sncronos [1]. A escolha de contadores sncronos devido ao fato de o dispositivo PLD no trabalhar de maneira correta com contadores assncronos, visto que os mesmos geram estados transitrios indesejveis [1]. Os contadores foram organizados em cascata j que o trmino da contagem de um, ativa a contagem do outro [1]. Pelo datasheet do contador 74LS162 [2] o mesmo possui 2 entradas de habilitao denominadas ENT e ENP, uma entrada de CLEAR1 ativa em nvel baixo, uma entrada de CLOCK2 sensvel borda de subida, 4 entradas de dados (A B C D), 4 sadas de dados (Q0 Q1 Q2 Q3), uma sada RCO que indica final de contagem (passagem de 9 para 0), uma entrada de LOAD3 ativa em nvel baixo e as entradas de GND4 e VCC5 . Baseados nas caractersticas do contador foram utilizados 4 contadores para a contagem propriamente dita e 6 contadores para controlar o ajuste em tempo real do horrio. Na primeira parte funcional do circuito os contadores do circuito de ajuste recebem cada um, uma chave para funcionar como clock individual, ou seja, quando se quer ajustar o algarismo de um display coloca-se a chave de seleo AJUSTE em 1 e comuta-se a chave correspondente ao mostrador at que o mesmo chegue no nmero pretendido. As lgicas adicionais por portas elementares so para garantir que o usurio no entre com um ajuste invlido. As sadas de dados dos contadores so ligadas aos displays para o usurio visualizar qual nmero o mesmo est ajustando. Na fig. 3 tem-se a parte de ajuste do circuito:
VCC VCC VCC VCC

Na segunda parte do circuito os contadores 74LS162 recebem as sadas de dados do circuito de ajuste nas entradas de dados dos contadores correspondentes, garantindo que ao comutar-se a chave AJUSTE os displays estejam com os algarismos de ajuste. Todos os contadores recebem o mesmo sinal de clock geral, e a lgica adicional por portas lgicas elementares garante que o relgio funcione como descrito no item I. deste artigo. Como exemplo, na fig.4 pode se analisar a lgica adicional que garante que todos os contadores sejam zerados quando a contagem chega em 23h:59min e passar para 00h:00min.
74162
LDN A B C D ENT ENP CLRN CLK
7408

74162
LDN A B C D ENT ENP CLRN CLK
inst69 inst3

QA QB QC QD RCO

QA QB QC QD RCO

inst2

COUNTER

COUNTER

NAND4

Fig. 4. Lgica para zerar os dois displays das horas.

74162
LDN A B C D ENT ENP CLRN CLK
inst 19

74162
LDN A B C D ENT ENP CLRN CLK
inst20

74162
LDN A LDN A QA QB QC QD RCO

74162

QA QB QC QD RCO

QA QB QC QD RCO

B C D ENT ENP CLRN CLK

inst 17

B C D ENT ENP CLRN CLK

ins t18

QA QB QC QD RCO

COUNTER
inst 59
7404

COUNTER

COUNTER
inst60
7400

COUNTER
inst58
7404

GN D GND

GND

GND

J na terceira parte do circuito tem-se a lgica adicional por portas elementares que garante que no momento de ajuste os displays estejam travados nos valores de ajuste e no estejam variando de acordo com o clock geral do circuito. Observa-se que as vrias portas AND utilizadas selecionam se o sinal pode passar ou no. Esta seleo possvel mantendo uma das entradas da AND, ligada ao AJUSTE = 1 (deixa o dado passar) ou AJUSTE = 0 (no deixa o dado passar). J as portas OR apenas fazem a interface dos dados de sada tanto da contagem quanto do ajuste com os displays de 7 segmentos. Como o mdulo DATAPOOL 8810 [4], utilizado como plataforma de testes do PLD, possui apenas 2 displays de 7 segmentos foi necessrio utilizao de 2 decodificadores BCD para 7 segmentos 74LS48 para a interface das sadas de unidades e dezenas de horas com os displays. A quarta parte do circuito tem funo de gerar 1 pulso de clock a cada 60s (clock geral). Isto foi possvel com a utilizao de um circuito contador adicional de 0 a 59, implementado partir de contadores sncronos 74LS162. Na fig. 5 a representao em esquemtico do gerador de clock para o circuito principal.

7408

ins t62

7402

OR3

7408

inst64

ins t63

ins t61

CHAVES DE AJUSTE
INPU T VCC INPUT VCC INPUT VCC INPUT VCC

DZH

Fig. 3 .Lgica dos contadores de ajuste..

_____________________________________
1 2

CLEAR entrada que coloca todas as sadas em nvel baixo. CLOCK sinal quadrado que dita as transies do circuito. 3 LOAD entrada que ativa a entrada de dados (A B C D). 4 GND Ground terra ou referncia. 5 VCC Alimentao do circuito.

UNH

UNM

DZM

inst68

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CLOCK GERAL

74162
LDN A B C D ENT ENP CLRN
INPUT VCC

74162
LDN A B C D ENT ENP CLRN CLK
inst71

QA QB QC QD RCO

VCC

QA QB QC QD RCO

CLK

CLK
inst70

COUNTER

COUNTER

Fig. 5. Clock geral.

Em um segundo momento, a lgica de ajuste foi modificada para uma maior acessibilidade ao usurio, onde o ajuste atravs do cdigo BCD, foi substitudo por chaves individuais para cada um dos displays, sendo eles incrementados de uma unidade a cada borda de subida da chave. Depois de executadas as modificaes o circuito foi simulado no software QUARTUS, sendo que a simulao funcionou corretamente. A partir da simulao obteve-se o seguinte diagrama de tempo ilustrado na fig. 6. O ambiente QUARTUS II de simulao tem uma biblioteca completa de circuitos integrados que podem ser utilizados em projetos implementados atravs do esquemtico. Na tabela I a lista de hardwares utilizados na montagem do projeto.
TABELA I LISTA DE HARDWARES UTILIZADOS NO PROJETO COMPONENTE PLD Mdulo de teste PLACA DE PROGRAMAO Displays ESPECIFICAO CHIP ALTERA MAX 7000S EPM 7064SLC44-10 DATAPOOL 8810 ALTERA 7 segmentos catodo comum

inst74

7404

AND3

III. SIMULAO DO CIRCUITO Para simular o projeto foi utilizado o software QUARTUS II. Em um primeiro momento o circuito funcionou corretamente, mas a lgica se mostrou inadequada pelo fato de o usurio do relgio ter que conhecer a codificao BCD para ajust-lo.

Fig. 6. Diagrama de tempo de uma parte da simulao no QUARTUS II.

inst73

CLOCK GERAL

INPUT VCC

inst73

RCO

QD

QC

inst67

NAND4

inst 68

ENT

CLK

ENP

LDN

CLRN

7408

74162

inst16
7408 7408

inst69

inst15

7408

inst 14
7408

inst 12
7408

inst 11
7408

inst 13

inst66
GND 7404 inst

7408

inst 10 inst75
7408 OR2

inst 7
7408

inst 9
GND

7408

inst8
7408 7432

inst5
7408

inst4
7408

inst6

VCC

DZH

INPUT VCC

7408

inst33
7408

inst32
7408 OR3

7408

inst64 inst 63

inst62

74 02

inst 61
GND

VCC

UNH

INPUT VCC

7408

inst 31
7408

inst 29
7408

inst 28
7408

inst 30

DZM

INPUT VCC

7408

inst 27
7408

inst 24
7408

inst 26

VCC

UNM

INPUT VCC

7408

inst25
7408

inst22
7408

inst21
7408

inst23

Fig. 7. Circuito Digital completo do Relgio Digital.

INPUT VCC 7404

CLK LD inst 74
7404 AND3

ENT

CLK

ENP

LDN

CLRN

74162

GND

Na fig. 7 o esquemtico completo do circuito do Relgio Digital explicado com detalhes no item II deste artigo.

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A. ESQUEMTICO DA SIMULAO

inst70 COUNTER inst71 COUNTER

QB

QA

QD

QC
VCC

RCO RCO

inst57

inst2

ENT

ENP

CLK

LDN

CLRN

74162

COUNTER

QB

QA

7408

B QA

D QC

C QB

QD

inst3

ENT

CLK CLK CLK

ENP

LDN

CLRN

74162

COUNTER COUNTER
inst1

QB

QA

QC D

QD ENT QD ENT

RCO ENP RCO ENP CLRN CLRN

B QA B

inst76

inst65

NAND2

C QB C

LDN

AND3

74162

QC D

7432

7448
OUTPUT OUTPUT OUTPUT OUTPUT OUTPUT OUTPUT OUTPUT

DZ H6 DZ H5 DZ H4 DZ H3 DZ H2 DZ H1 DZ H0

inst 56

7432

LDN

inst 55

A B C D LTN RBIN BIN

inst 77 BCD

OA OB OC OD OE OF OG RBON TO 7SEG

74162

COUNTER

QB

QA

QC

QD

RCO

VCC

7432

'

inst 54

7432

inst 51

7448
OUTPUT OUTPUT OUTPUT OUTPUT OUTPUT OUTPUT OUTPUT

UNH6 UNH5 UNH4 UNH3 UNH2 UNH1 UNH0

inst 50

7432

A B C D LTN RBIN BIN

inst80 BCD

inst 49

OA OB OC OD OE OF OG RBON TO 7SEG

7432 OUTPUT

DZM 2

inst 53

7432 OUTPUT

DZM 1

inst 48

7432 OUTPUT

DZM 0

inst 47

7432 OUTPUT

UNM3

inst 52

7432 OUTPUT

UNM2

inst 46

RELGIO DIGITAL

GND

7432 OUTPUT

UNM1

ENT

CLK

ENP

LDN

CLRN

inst 45

7432 OUTPUT

74162

inst59

inst19COUNTER

7404

UNM0

RCO CLK CLRN

inst 44

QB

QA

QD

QC

ENT

E NP

LDN

74162

inst20COUNTER

QB

QA

RCO

QD

QC

GND

VCC

ENT

CLK

E NP

LDN

CLRN

74162

inst17COUNTER

QB

QA

QD

QC

RCO

inst60

7400

CHAVES DE AJUSTE

GND

ENT

CLK

E NP

LDN

CLRN

74162

inst18COUNTER

QB

QA

QD

QC

RCO

inst58

7404

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IV. MONTAGEM DO CIRCUITO O circuito do Relgio Digital foi programado em um CHIP ALTERA PLD MAX 7000S EPM 7064SLC44-10. Depois de simulado, o circuito foi programado no dispositivo PLD atravs da interface SERIAL do microcomputador. Aps programado no PLD foram executadas as ligaes do Dispositivo Lgico Programvel com os displays e com as chaves de ajuste do relgio. A fig. 8 apresenta a foto da montagem com destaque para o CHIP PLD ALTERA.

V. CONCLUSO Em um projeto de circuito digital onde se utiliza variadas funes lgicas mais eficiente utilizar-se de Dispositivos Lgicos Programveis (PLD). O circuito montado tem seu objetivo didtico, porque desenvolveu nos alunos, que o projetaram, a noo de como utilizar um DLP para implementar circuitos prticos digitais. O circuito montado funcionou na primeira tentativa, apesar de alguns contatos de alimentao dos displays de 7 segmentos do DATAPOOL estarem com problemas, mas depois de alguns improvisos funcionaram perfeitamente. O objetivo foi alcanado com sucesso, j que o circuito montado funcionou corretamente no processo de simulao e programao no PLD. Alm de ter representado uma grande satisfao para os integrantes do grupo ao conclurem a montagem e observarem o funcionamento correto do dispositivo. VI. REFERNCIAS [1] RONALD J. Tocci, Neal S.Widmer, Gregory L. Moss, Sistemas Digitais : princpios e aplicaes, volume nico, Ed. Pearson Prentice Hall, 2007. [2] http://www.alldatasheet.com. Site de DATASHEETs de diversos fabricantes de componentes eletrnicos. [3] Padro PUCMinas de Normalizao, Pontifcia Universidade Catlica de MG, Brasil, 2008, Disponvel em: http://www.pucminas.br/biblioteca, acesso em: 10, out. 2008. [4] Datapool. Home-Page. Disponvel em < http://www.datapool.com.br/> Acesso em 22/09/2008

Fig 8 . Montagem do Relgio Digital.

J a fig. 9 apresenta a foto da viso completa da montagem do circuito digital. Destaque para a interface SERIAL de programao.

Fig. 9. Viso completa da montagem do circuito digital.