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3_b
Memrias Semicondutoras
2. Semestre de 2007
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RWM - Memria de escrita e leitura ROM Memria apenas de leitura RAM Memria de acesso aleatrio
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Fig. 13.54
Global Data Bus Control Circuitry Block Selector Global Amplifier/Driver I/O
Vantagens: Advantages: 1. Shorter wires within blocks 1. Comprimentos fsicos das linhas diminuem => resposta transitria rpida 2. Block address activates only 1 block => power savings 2. Endereo do bloco ativa apenas um bloco por vez => economia de energia
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A linha uma rede distribuda que pode ser aproximada por um circuito consistindo de um resistor e um capacitor.
Exemplo: A resistncia de cada linha de palavra foi estimada como sendo 5 k e a capacitncia total entre a linha e o terra como sendo 2 pF. Obtenha o tempo para que a tenso na linha de palavras alcance VDD/2, assumindo que as linhas so alimentadas por uma tenso VDD fornecida por um inversor de baixa impedncia.
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Clulas RAM
O objetivo principal do projetista : 1) Reduzir a rea da clula 2) Reduzir a dissipao de potncia por clula
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Fig. 13.55
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Q
M1 M3
GND
M5 M6
WL
BL
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BL
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Operao de leitura
0
13
Operao de leitura
VDD/2
VDD/2
0 CB
1 CB
14
Operao de leitura
1
VDD/2
VDD/2
0 CB
1 CB
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Partes relevantes do circuito de uma SRAM durante a operao de leitura e quando a clula tem um 1 armazenado.
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Fonte: Sedra
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Operao de escrita
0
17
Operao de escrita
1 = VDD
VDD 1
1 0
0V
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Fig. 13.5518
Por que a componente do atraso de escrita muito menor que a componente correspondente da operao de leitura? Isso ocorre porque na operao de escrita apenas uma pequena capacitncia CQ (determinada pelo n interno do flip-flop) precisa ser carregada ou descarregada. Enquanto na operao de leitura devemos carregar (ou descarregar) as capacitncias muito maiores das linhas B e B.
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As DRAMs so normalmente 4 vezes mais densas que as SRAMs, por outro lado, DRAMs necessitam de circuitos de leitura e escrita mais elaborados e regenerao peridica (refresh).
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Fonte: Sedra
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1 armazenado na clula resulta em um pequeno incremento positivo na linha de bit. 0 armazenado resulta em um pequeno incremento negativo. O Processo de leitura da RAM dinmica destrutivo, j que a tenso sobre CS no ser mais (VDD-Vt) ou 0.
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Operao de leitura
A variao na tenso de linha de bit detectada e amplificada pelo amplificador sensor. O sinal amplificado aplicado ao capacitor de armazenamento, restaurando seu nvel apropriado. Todas as clulas na linha selecionada so restauradas. Simultaneamente, o sinal na sada do amplificador sensor da coluna selecionada levado a linha de dados de sada pela ao do decodificador de coluna.
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Operao de escrita
O bit de dados que deve ser escrito aplicado pelo decodificador de coluna linha de bit selecionada. Se o bit a ser armazenado um 1, a tenso na linha de bit elevada para VDD (CB carregado com VDD). Quando o transistor de acesso ligado, seu capacitor CS carregado at VDD-Vt. Simultaneamente, todas as outras clulas da linha selecionada so restauradas.
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Circuitos perifricos
Amplificador sensor Decodificador de endereos de linha Decodificador de endereos de coluna
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Linhas de palavras
Entradas Memrias
Fig. 13.63
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Exemplo A: A0 = A1 = A2 = 0
1 0 0 0
0 1 0 1 0 1 0
Fig. 13.63
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Exemplo B: A0 =1; A1 = A2 = 0
0 1 0 0
0 1 0 1 0 0 1
Fig. 13.63 27
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O caminho em destaque mostra os transistores que esto conduzindo quando A0=1, A1=0 e A2=1, que conecta a linha B5 a linha de dados.
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Fig. 13.65 29
Transferncia de carga
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eletronicamente
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Sada
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Fig. 13.66
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ROMs programveis
PROMs podem ser programadas pelo usurio apenas uma vez.
Queima de fusvel policristalino (processo irreversvel)
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PROM
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PROMs
0 1 2 3
decoder
inputs
4 5 6 7
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Fig. 13.67 38
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Fig. 13.6940
EPROM 2764
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Memria Flash
Tipo de EEPROM Programao feita atravs de tenses elevadas, processo Fowler-Nordheim tunneling. As informaes podem ser apagadas rapidamente (bulk)
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Memria Flash
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http://computer.howstuffworks.com/flash-memory1.htm 44
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Tecnologia MLC
Multi-Level Cell propicia o armazenamento de mltiplos bits por clula atravs da programao do dispositivo de porta flutuante com mltiplos nveis de Vt.
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Exerccios
7) Exemplo 13.6 Sedra p. 1040; Operao dinmica da clula CMOS SRAM 8) 13.21 Sedra p. 1044 9) 13.28 Sedra p. 1057; Estimativa dos vrios tempos de atrasos envolvidos na operao de uma ROM
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