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UNIVERSIDAD NACIONAL MAYOR DE SAN MARCOS

INGENIERA ELECTRICA

FLIP FLOP MULTIVIBRADOR ASTABLE


INFORME N 6

I.

OBJETIVOS Comprobar el funcionamiento de los circuitos LATCH R-S. Verificar el funcionamiento de Flip Flops J-K y D. Implementar un Multividrador estable

II.

MATERIALES 01 Fuente de alimentacin regulada +5 VDC CiS.: 01 74ls02 (NOR) 01 74LS74 (FLIP-FLOP D) 01 74LS76 (FLIP-FLOP J-K) 01 Time 555 04 Resistencias de 330 Ohms. W. 01 Resistencia de 10 Kohms. W. 01 Resistencia de 100Kohms. W. 01 Condensador de 1F. 01 Condensador de 10F. 03 Diodos LED. 01 Protoboard.

III.

FUNDAMENTO TEORICO

Un biestable (flip-flop en ingls), es un multivibrador capaz de permanecer en uno de dos estados posibles durante un tiempo indefinido en ausencia de perturbaciones. Esta caracterstica es ampliamente utilizada en electrnica digital para memorizar informacin. El paso de un estado a otro se realiza variando sus entradas. Dependiendo del tipo de dichas entradas los biestables se dividen en: Asncronos: slo tienen entradas de control. El ms empleado es el biestable RS. Sncronos: adems de las entradas de control posee una entrada de sincronismo o de reloj. Si las entradas de control dependen de la de sincronismo se denominan sncronas y en caso contrario asncronas. Por lo general, las entradas de control asncronas prevalecen sobre las sncronas.

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La entrada de sincronismo puede ser activada por nivel (alto o bajo) o por flanco (de subida o de bajada). Dentro de los biestables sncronos activados por nivel estn los tipos RS y D, y dentro de los activos por flancos los tipos JK, T y D. Los biestables se crearon para eliminar las deficiencias de los latches. Biestable RS Descripcin

Cronograma del biestable RS.

Dispositivo de almacenamiento no temporal de 14 estados (alto y bajo), cuyas entradas principales permiten al ser activadas: R: el borrado (reset en ingls), puesta a 0 nivel bajo de la salida.
S: el grabado (set en ingls), puesta a 1 nivel alto de la salida

Si no se activa ninguna de las entradas, el biestable permanece en el estado que posea tras la ltima operacin de borrado o grabado. En ningn caso deberan activarse ambas entradas a la vez, ya que esto provoca que las salidas directa (Q) y negada (Q') queden con el mismo valor: a bajo, si el flip-flop est construido con puertas NOR, o a alto, si est construido con puertas NAND. El problema de que ambas salidas queden al mismo estado est en que al desactivar ambas entradas no se podr determinar el estado en el que quedara la salida. Por eso, en las tablas de verdad, la activacin de ambas entradas se contempla como caso no deseado (N. D.). Biestable RS (Set Reset) asncrono Slo posee las entradas R y S. Se compone internamente de dos puertas lgicas NAND o NOR, segn se muestra en la siguiente figura:

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Biestables RS con puertas NOR (a), NAND (c) y sus smbolos normalizados respectivos (b) y (d).

Tabla de verdad biestable RS R S Q (NOR) Q' (NAND) 0 0 q N. D. 0 1 1 0 1 0 0 1 1 1 N. D. q N. D.= Estado no deseado q= Estado de memoria Biestable RS (Set Reset) sncrono

Circuito Biestable RS sncrono a) y esquema normalizado b).

Adems de las entradas R y S, posee una entrada C de sincronismo cuya misin es la de permitir o no el cambio de estado del biestable. En la siguiente figura se muestra un ejemplo de un biestable sncrono a partir de una asncrona, junto con su esquema normalizado: Su tabla de verdad es la siguiente: Tabla de verdad biestable RS C R S Q (NOR) 0 X X q 1 0 0 q 1 0 1 1 1 1 0 0 1 1 1 N. D. X=no importa
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Biestable D (Delay)

Smbolos normalizados: Biestables D a) activo por nivel alto y b) activo por flanco de bajada.

El flip-flop D resulta til cuando se necesita almacenar un nico bit de datos (1 o 0). Si se aade un inversor a un flip-flop S-R obtenemos un flip-flop D bsico. El funcionamiento de un dispositivo activado por el flanco negativo es, por supuesto, idntico, excepto que el disparo tiene lugar en el flanco de bajada del impulso del reloj. Recuerde que Q sigue a D en cada flanco del impulso de reloj. Para ello, el dispositivo de almacenamiento temporal es de dos estados (alto y bajo), cuya salida adquiere el valor de la entrada D cuando se activa la entrada de sincronismo, C. En funcin del modo de activacin de dicha entrada de sincronismo, existen dos tipos: Activo por nivel (alto o bajo), tambin denominado registro o cerrojo (latch en ingls). Activo por flanco (de subida o de bajada). La ecuacin caracterstica del biestable D que describe su comportamiento es:

y su tabla de verdad: D Q Qsiguiente 0 X 0 1 X 1 X=no importa Esta bscula puede verse como una primitiva lnea de retardo o una retencin de orden cero (zero order hold en ingls), ya que los datos que se introducen, se obtienen en la salida un ciclo de reloj despus. Esta caracterstica es aprovechada para sintetizar funciones de procesamiento digital de seales (DSP en ingls) mediante la transformada Z. Ejemplo: 74LS74

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Biestable T (Toggle)

Smbolo normalizado: Biestable T activo por flanco de subida.

Dispositivo de almacenamiento temporal de dos estados (alto y bajo). El biestable T cambia de estado ("toggle" en ingls) cada vez que la entrada de sincronismo o de reloj se dispara mientras la entrada T est a nivel alto. Si la entrada T est a nivel bajo, el biestable retiene el nivel previo. Puede obtenerse al unir las entradas de control de un biestable JK, unin que se corresponde a la entrada T. La ecuacin caracterstica del biestable T que describe su comportamiento es:

y la tabla de verdad: T 0 0 1 1 Biestable JK (Jump Keep) Es verstil y es uno de los tipos de flip-flop mas usados. Su funcionamiento es idntico al del flip-flop S-R en las condiciones SET, RESET y de permanencia de estado. La diferencia est en que el flip-flop J-K no tiene condiciones no validas como ocurre en el S-R. Este dispositivo de almacenamiento es temporal que se encuentra dos estados (alto y bajo), cuyas entradas principales, J y K, a las que debe el nombre, permiten al ser activadas: J: El grabado (set en ingls), puesta a 1 nivel alto de la salida. K: El borrado (reset en ingls), puesta a 0 nivel bajo de la salida. Si no se activa ninguna de las entradas, el biestable permanece en el estado que posea tras la ltima operacin de borrado o grabado. A diferencia del biestable RS, en el caso de activarse ambas entradas a la vez, la salida adquirir el estado contrario al que tena. La ecuacin caracterstica del biestable JK que describe su comportamiento es: Q Qsiguiente 0 0 1 1 0 1 1 0

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Y su tabla de verdad es: J K Q Qsiguiente 0 0 0 0 0 0 1 1 0 1 X 0 1 0 X 1 1 1 0 1 1 1 1 0 X=no importa Una forma ms compacta de la tabla de verdad es (Q representa el estado siguiente de la salida en el prximo flanco de reloj y q el estado actual): J 0 0 1 1 K 0 1 0 1 Q q 0 1

El biestable se denomina as por Jack Kilby, el inventor de los circuitos integrados en 1958, por lo cual se le concedi el Premio Nobel en fsica de 2000.

Biestable JK activo por flanco

Smbolos normalizados: Biestables JK activo a) por flanco de subida y b) por flanco de bajada

Junto con las entradas J y K existe una entrada C de sincronismo o de reloj cuya misin es la de permitir el cambio de estado del biestable cuando se produce un flanco de subida o de bajada, segn sea su diseo. Su denominacin en ingls es J-K Flip-Flop Edge-Triggered. De acuerdo con la tabla de verdad, cuando las entradas J y K estn a nivel lgico 1, a cada flanco activo en la entrada de reloj, la salida del biestable cambia de estado. A este modo de funcionamiento se le denomina modo de basculacin ( toggle en ingls). Ejemplo: 74LS73

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Biestable JK Maestro-Esclavo

Smbolos normalizados: Biestable JK Maestro-Esclavo a) activo por nivel alto y b) activo por nivel bajo

Aunque an puede encontrarse en algunos equipos, este tipo de biestable, denominado en ingls J-K Flip-Flop Master-Slave, ha quedado obsoleto ya que ha sido reemplazado por el tipo anterior. Su funcionamiento es similar al JK activo por flanco: en el nivel alto (o bajo) se toman los valores de las entradas J y K y en el flanco de bajada (o de subida) se refleja en la salida. Otra forma de expresar la tabla de verdad del biestable JK es mediante la denominada tabla de excitacin: q Q J K 0 0 1 1 0 1 0 1 0 1 X X X X 1 0

Siendo q el estado presente y Q el estado siguiente. La ecuacin caracterstica del flip flop jk es: Q(t+1)=JQ+KQ la cual se obtiene de la tabla caracterstica del flip flop. Latch: Dispositivo lgico biestable o multivibrador. Las principales caractersticas de los Latches son: a) Dispositivo de almacenamiento temporal de dos estados (biestable). b) Se diferencian de los flipsflops en el mtodo empleado para cambiar de estado. c) Realimentacin regenerativa comn a ambos. d) Son circuitos que almacenan datos. e) Funcionan de acuerdo a los niveles de seales de entrada. f) Los latches bsicos son construidos con circuitos NAND y NOR. g) El concepto clave es la realimentacin. h) Los latches funcionan gracias a que las puertas lgicas tienen retardos en la propagacin de las seales.

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El latch (cerrojo) es un tipo de dispositivo de almacenamiento de dos estados, que se suele agrupar en una categora diferente a la de los flips-flops. Bsicamente, los latches son similares a los flip-flops, ya que tambin son dispositivos de dos estados que pueden permanecer en cualquiera de sus dos estados gracias a su capacidad de retroalimentacin, lo que consiste en conectar cada una de sus salidas a la entrada opuesta. La diferencia principal entre ambos tipos de dispositivos est en el mtodo empleado para cambiar de estado. El latch S-R Un latch es un tipo de multivibrador biestable. Un latch S-R (Set-Reset) con entrada activa a nivel alto se compone de dos puertas NOR acopladas tal como se muestra en la figura 1; un latch S-R con entrada activa a nivel bajo est formado por dos puertas NAND conectadas. Observe que la salida de cada compuerta se conecta a la entrada de la puerta opuesta. Esto origina la realimentacin (feedback) regenerativa caracterstica de todos los multivibradores. Latch SR con entrada activa a nivel ALTO

Smbolo lgico

Latch S-R con entrada activa a nivel BAJO

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Smbolo lgico

Para un entendimiento ms apropiado se vern algunos diagramas que tratan de explicar de forma ms sencilla los cambios ocurridos durante las diferentes fases del Latch S-R

Estado inicial del latch: SET (Q = 0) Operacin SET

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Estado inicial del latch: SET (Q = 1) Operacin RESET

Estado inicial del latch: SET (Q = 1) Operacin RESET

No se producen variaciones por que el latch est ya en estado de RESET. Estado inicial del latch: SET (Q = 0)

Condicin de no cambio
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Condicin no vlida

En el caso del Latch S R activo en nivel alto, tendremos las siguientes condiciones: S = 0 y R = 0 Hold (sostenimiento) S = 1 y R = 0 Set (puesta en uno) S = 0 y R = 1 Reset (puesta en cero) S = 1 y R = 1 Condicin Prohibida Tabla de operaciones (Flip-Flop con compuertas NAND)

Simplificando las tablas de verdad tenemos la siguiente ecuacin:

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IV.

PROCEDIMIENTO

PARTE A : LATCH R-S 1) Armar el circuito de la figura 1. Conectar la salida Q a un diodo LED y Q a otro. Las entradas R y S a 0.
VCC 5V

R3 1k

R4 1k

U2A 74LS02D

LED1 R1 220

J1

J2 U1A 74LS02D LED2 R2 220

2) Aplicar las combinaciones de entrada en la secuencia propuesta para S y R anotando el valor de la salida para cada caso. Para S=0; R=0
VCC 5V
+

U3
0.000
V

CA 10MOhm R3 1k R4 1k U2A 74LS02D J1 J2 U1A 74LS02D LED2 R2 220 U4


+ V

LED1 R1 220

0.000

CA 10MOhm

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Para S=0, R=1


VCC 5V
+

U3
5.000
V

CA 10MOhm R3 1k R4 1k U2A 74LS02D J1 J2 U1A 74LS02D LED2 R2 220 U4


+ V

LED1 R1 220

0.000

CA 10MOhm

Para S=1, R=0


VCC 5V
+

U3
0.000
V

CA 10MOhm R3 1k R4 1k U2A 74LS02D J1 J2 U1A 74LS02D LED2 R2 220 U4


+ V

LED1 R1 220

5.000

CA 10MOhm

Para S=1, R=1


VCC 5V
+

U3
2.500
V

CA 10MOhm R3 1k R4 1k U2A 74LS02D J1 J2 U1A 74LS02D LED2 R2 220 U4


+ V

LED1 R1 220

2.500

CA 10MOhm

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S 0 0 0 1 0 1 0 0 1 0 1 0 0 0 0 0 1 1

R 0 1 0 0 0 1 1 0 0

Q 0 0 0 1 0 0 0 1 1

3) Analice los resultados obtenidos y plasme su conclusin para indicar el


comportamiento del circuito. Asegrese de poder explicar el funcionamiento a partir de la tabla obtenida.

PARTE C: FLIP FLOP J K 1) Conectar uno de los flip flop J-K del 74LS76 tal como se indica en la figura 3.

2) Ingresar 0, 0 en J, K y aplicar un pulso al reloj. Qu ocurre con la salida?. Se enciende el led (led rojo) de la salida Q. Repetir la accin para los dems valores indicados en la tabla 3 anotando la respuesta obtenida en la salida Q para cada caso despus de aplicar el pulso al reloj:

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Para J=0 , K=0 y CK=1 (pulso en el reloj)

Para J=0 , K=1 y CK=1 (pulso en el reloj)

Rellenando la tabla: para el caso de reloj con pulso


J 0 0 1 1 0 1 0 1 K 1 1 1 1 Q

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PARTE D: GENERADOR DE PULSOS DEL RELOJ 1) Construimos el circuito de la figura 4. Encendemos el circuito y observamos en la salida: que se generan pulsos en forma de onda cuadrada.

El led del circuito en enciende y se apaga en un lapso de tiempo

En el osciloscopio se observa lo siguiente:

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2) Cmo que circuito se est comportando? Se comporta como un circuito oscilador de ondas cuadradas. 3) Utilizando un condensador de 1uf: Se observa que empieza a pulsar ms rpido

4) Y si cambiamos la resistencia a una de menor valor, empieza a pulsar ms rpidamente 5) Y el elemento que se puede utilizar para ajustar la frecuencia de las pulsaciones seria el potencimetro, este sera el ms idneo.
V. CONCLUSIONES:

A travs de esta prctica aprendimos acerca de los flip flop que son celdas binarias que son capaces de almacenar 1 bit de informacin, los cuales estn conformados por las entradas del mismo, las cuales se marcan como J y K y sus salidas marcadas como Q y Q, adems estn integrados por una entrada de reloj, as como por el clear y preset. Retroalimentamos el conocimiento acerca del circuito integrado 555 y fuimos capaces de sincronizarlo con el flip flop gracias a la entrada de reloj.

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