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Verso 2012

Apostila de Eletrnica Bsica Mdulo D

Antonio Luiz dos Santos Filho IFSP/Campus Cubato


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CONTEDO
Captulo 7 - Transistor de Efeito de Campo (FET - Field Effect Transistor) ..............................................12 Famlias de Transistores de Efeito de campo ....................................................................................................13 Transistor de Efeito de Campo de Juno - JFET .........................................................................................13 O JFET Operando na Regio Linear ou Resistiva .........................................................................................18 o JFET Operando na Regio de Pinch-Off .......................................................................................................23 O JFET Como Amplificador - Modelo Para Pequenos Sinais e Baixas Frequncias .......................29 Transistor de Efeito de Campo de Porta Isolada - IGFET ou MOSFET .....................................................33 O MOSFET de Induo ............................................................................................................................................33 MOS Complementar (CMOS) ................................................................................................................................40 O MOSFET de Depleo ..........................................................................................................................................41 Observaes Gerais Sobre os MOSFETs de Induo e de Depleo .....................................................44 MOSFETs de Potncia ..................................................................................................................................................45 Transistor Bipolar de Porta Isolada .......................................................................................................................46 Captulo 8 - Amplificadores Operacionais: Fundamentos .................................................................................48 Amplificador Diferencial.............................................................................................................................................50 Caractersticas Importantes de um OPAMP Real .............................................................................................51 Ganho de Tenso em Malha Aberta (Ao) .........................................................................................................52 Tenso de Offset de Entrada (vio) .......................................................................................................................52 Corrente de Polarizao de Entrada (IB) .........................................................................................................53 Corrente de Offset de Entrada (Ios) ....................................................................................................................54 Slew Rate (Mxima Taxa de Variao do Sinal de Sada - SR) ................................................................54 Produto Ganho x Banda Passante (GBW - Gain x Band Width) .............................................................55 Tenso Diferencial de Entrada (VID) .................................................................................................................56 Faixa Permitida de Tenses de Entrada (VI) .................................................................................................56 Mxima Excurso do Sinal de Sada (VOM) ......................................................................................................56 Drift (Desvio) ..............................................................................................................................................................56 Amplificador Operacional Ideal ...............................................................................................................................58 Princpios Fundamentais na Anlise de Circuitos com OPAMPs Ideais .............................................59 Circuitos Utilizando Amplificadores Operacionais .....................................................................................60 Captulo 9 - Aplicaes Lineares dos Amplificadores Operacionais..............................................................61 Amplificadores com OPAMPs ...................................................................................................................................61 Amplificador Inversor.............................................................................................................................................61 Amplificador Somador Inversor .........................................................................................................................63 2

Amplificador No-Inversor ...................................................................................................................................64 Seguidor de Tenso ou Buffer Analgico .......................................................................................................64 Amplificador Subtrator ou Diferencial.............................................................................................................65 Amplificadores de Instrumentao ...................................................................................................................66 Integrao e Derivao em Circuitos Eltricos .............................................................................................68 Amplificador Integrador Inversor .....................................................................................................................68 Amplificador Diferenciador Inversor ...............................................................................................................71 Conversores de Sinal ....................................................................................................................................................72 Conversor de Corrente para Tenso .................................................................................................................72 Conversor de Tenso para Corrente .................................................................................................................73 Reguladores de Tenso ..........................................................................................................................................74 Filtros Ativos ...................................................................................................................................................................76 Filtro Passa-Baixas Ativo com Amplificador Operacional .......................................................................77 Filtro Passa-Baixas Ativo com Amplificador Operacional .......................................................................77 Filtro Passa-Faixa Ativo com Amplificador Operacional ..........................................................................78 Filtro Rejeita-Faixa Ativo com Amplificador Operacional .......................................................................79 Captulo 10 - Aplicaes No-Lineares dos Amplificadores Operacionais ................................................80 Comparadores de Tenso...........................................................................................................................................80 Circuitos Integrados Especiais Para Uso Como Comparadores.............................................................82 Detetor de Janela .......................................................................................................................................................84 Detetor Para Quatro Nveis de Tenso.............................................................................................................86 Disparador de Schmitt (Schmitt Trigger) .......................................................................................................86 Amplificadores No-Lineares ...................................................................................................................................89 Amplificador Logartmico .....................................................................................................................................89 Amplificadores Exponenciais...............................................................................................................................90 Retificadores Ativos......................................................................................................................................................91 Retificador Ativo de Meia-Onda ..........................................................................................................................92 Retificador Ativo de Onda Completa.................................................................................................................93 Detetor de Pico...........................................................................................................................................................94 Captulo 11 Osciladores com Circuitos Integrados ...........................................................................................95 Osciladores Harmnicos .............................................................................................................................................96 Oscilador Harmnico Ponte de Wien Usando Operacional .....................................................................98 Oscilador Harmnico por Deslocamento de Fase (Phase Shift) ......................................................... 100 Oscilador Phase Shift Utilizando Amplificador Operacional................................................................ 101 Oscilador Harmnico de Quadratura com Operacional ......................................................................... 102 3

Osciladores de Relaxao ........................................................................................................................................ 103 Multivibrador Astvel com OPAMP ................................................................................................................ 103 Gerador de Ondas Triangulares e Quadradas ............................................................................................ 105 O Circuito Integrado 555 ......................................................................................................................................... 107 Operao do 555 Como Multivibrador Astvel ......................................................................................... 108 Operao do 555 Como Temporizador (Multivibrador Monoestvel - One-Shot) .............. 110 Captulo 12 TIRISTORES ........................................................................................................................................... 113 SCR - Retificador Controlado de Silcio.............................................................................................................. 113 Mtodos de Disparo de um SCR ....................................................................................................................... 114 Comutao de um SCR ......................................................................................................................................... 119 Aplicaes do SCR....................................................................................................................................................... 120 Utilizao do SCR em Regime de Tenso Contnua e Constante......................................................... 121 Utilizao do SCR com Tenso Contnua Pulsante (Tenso Senoidal Retificada) ....................... 125 TRIAC - Triodo de Corrente Alternada .............................................................................................................. 127 Curva Caracterstica de um TRIAC.................................................................................................................. 129 Comutao de um TRIAC .................................................................................................................................... 130 Circuitos de Disparo Para Tiristores .................................................................................................................. 130 Circuito Resistivo ................................................................................................................................................... 130 Circuito Capacitivo ................................................................................................................................................ 132 Circuitos de Disparo com Dispositivos de Resistncia Negativa........................................................ 133 Circuitos de Disparo Usando Circuitos Integrados Especiais .............................................................. 140 Circuitos de Disparo com Atuao On/Off................................................................................................... 145

NDICE DE FIGURAS
Figura 7-1 Estrutura Interna e Simbologia dos JFETs Canal N e Canal P .................................................13 Figura 7-2 Polarizao de um JFET Canal N.........................................................................................................14 Figura 7-3 Corrente de Dreno de um JFET em Funo da Tenso Entre Dreno e Source.................15 Figura 7-4 Comportamento do JFET Para Tenses VGS Diferentes de Zero ..........................................16 Figura 7-5 Detalhamento do Limite Entre as Regies Linear e de Pinch-off de um JFET .................17 Figura 7-6 Detalhamento da Regio Linear de Operao de um JFET Canal N .....................................18 Figura 7-7 - JFET Utilizado em Controle Automtico de Ganho ......................................................................20 Figura 7-8 - Circuito Bsico de Chaveamento com JFET e Respectivas Formas de Onda.....................21 Figura 7-9 JFET Como Chave em Paralelo ............................................................................................................22 Figura 7-10 Diagrama Bsico de Multiplexador Analgico Utilizando JFET ..........................................22 Figura 7-11 Curva de Transferncia de um JFET Operando na Regio de Pinch-off ..........................23 Figura 7-12 Limites para as Curvas de Transcondutncia de um JFET ....................................................25 Figura 7-13 Polarizao Independente para o Gate e Efeito da Variao dos Parmetros do JFET ...................................................................................................................................................................................................................25 Figura 7-14 Circuito de Autopolarizao e Efeito da Variao dos Parmetros do JFET ..................26 Figura 7-15 Polarizao com Divisor de Tenso e Efeito da Variao dos Parmetros do JFET ..28 Figura 7-16 Modelo para Pequenos Sinais de um JFET...................................................................................29 Figura 7-17 Modelo Alternativo para Pequenos Sinais de um JFET .........................................................31 Figura 7-18 - Estrutura dos MOSFETs de Induo com Canal N e Canal P .................................................33 Figura 7-19 - Formao do Canal pela Tenso entre o Gate e o Substrato num NMOS de Induo .34 Figura 7-20 Curvas Caractersticas de Transferncia e de Sada para um NMOS de Induo ........35 Figura 7-21 Smbolos Mais Comuns para o NMOS de Induo ....................................................................36 Figura 7-22 Smbolos Mais Comuns para o PMOS de Induo .....................................................................36 Figura 7-23 Circuito de Polarizao Fixa para um NMOS de Induo ......................................................37 Figura 7-24 - Circuito de Polarizao Autopolarizante para um NMOS de Induo...............................38 Figura 7-25 - Circuito de Polarizao com Divisor de Tenso No Gate para um NMOS de Induo 39 Figura 7-26 Estrutura Bsica de um Dispositivo CMOS ..................................................................................40 Figura 7-27 Circuito Lgico com Clula CMOS e Circuito Equivalente para vi = 0 e vi = 1 .......40 Figura 7-28 - Estrutura dos MOSFETs de Depleo com Canal N e Canal P ...............................................41 Figura 7-29 - MOSFET de Depleo de Canal N nos Modos de Induo e de Depleo .........................42 Figura 7-30 - Curvas Caractersticas de Transferncia e de Sada para um NMOS de Depleo .......43 Figura 7-31 Smbolos Mais Usados para Representar o Nmos e o PMOS de Depleo ......................43 Figura 7-32 - Estrutura, Smbolo e Circuito Equivalente de um IGBT ..........................................................46 Figura 8-1 Diagrama em Blocos de um Amplificador Operacional Genrico .........................................48 Figura 8-2 Diagrama Interno de Um Amplificador Operacional Simples ................................................49 Figura 8-3 Smbolo do Amplificador Operacional, Aspecto Fsico e Conexes .....................................49 Figura 8-4 Amplificador Diferencial Polarizado por Fonte de Corrente Constante ............................50 Figura 8-5 Tcnica de Compensao da Tenso de Offset de Entrada de um OPAMP Real .............52 Figura 8-6- Tcnicas para a Compensao Externa da Tenso de Offset de Entrada ............................53 Figura 8-7 Efeito das Correntes de Polarizao de Entrada de um OPAMP Real .................................53 Figura 8-8 Efeito do Slew Rate Sobre o Sinal de Sada de um OPAMP Real ............................................54 Figura 8-9 Relao entre Ganho de Tenso e Banda Passante num OPAMP Real................................55 5

Figura 9-1 Diagrama Bsico do Amplificador Inversor com OPAMP ........................................................61 Figura 9-2 Diagrama do Amplificador Somador Inversor com OPAMP ...................................................63 Figura 9-3 Diagrama do Amplificador No-Inversor com OPAMP .............................................................64 Figura 9-4 Obtendo um Buffer Analgico a Partir de um Amplificador No-Inversor ......................64 Figura 9-5 Exemplo Prtico de Utilizao do Seguidor de Tenso com OPAMP...................................65 Figura 9-6 Diagrama Bsico do Amplificador Subtrator ................................................................................65 Figura 9-7 Subtrator Utilizado Para Processar o Sinal de uma Ponte de Wheatstone .......................66 Figura 9-8 Diagrama Bsico de um Amplificador de Instrumentao ......................................................67 Figura 9-9 Diagrama Bsico de um Integrador Inversor com Operacional ............................................68 Figura 9-10 Circuito Prtico de Integrador com Operacional ......................................................................70 Figura 9-11 Circuito Integrador com MOSFET para a Descarga do Capacitor ......................................70 Figura 9-12 Diagrama Bsico de um Diferenciador Inversor com Operacional ...................................71 Figura 9-13 Circuito Prtico de Diferenciador com Operacional ................................................................71 Figura 9-14 Influncia da Resistncia Interna de uma Fonte de Corrente .............................................72 Figura 9-15 Diagrama Bsico de um Conversor Corrente-Tenso .............................................................72 Figura 9-16 Conversor de Tenso Para Corrente Usando OPAMP .............................................................73 Figura 9-17 Conversores Tenso-Corrente com Transistor Bipolar .........................................................74 Figura 9-18 Regulador de Tenso Usando Amplificador Operacional......................................................74 Figura 9-19 Regulador de Tenso com Proteo Contra Sobrecorrente .................................................75 Figura 9-20 Aspecto Fsico e Smbolo de um CI Regulador de Tenso com Trs Terminais ...........75 Figura 9-21 Curvas de Resposta dos Diversos Tipos de Filtro.....................................................................76 Figura 9-22 Filtro Ativo Passa-Baixas No-Inversor ........................................................................................77 Figura 9-23 Filtro Ativo Passa-Altas No-Inversor ...........................................................................................77 Figura 9-24 Filtro Ativo Passa-Faixa No-Inversor ..........................................................................................78 Figura 9-25 Mtodo para a Implementao de um Filtro Rejeita-Faixa ..................................................79 Figura 10-1 Diagrama Bsico de um Comparador de Tenses com OPAMP..........................................80 Figura 10-2 Diagrama Bsico de um Comparador Inversor .........................................................................81 Figura 10-3 Comparador com Nveis de Tenso de Sada com Mdulos Diferentes ..........................81 Figura 10-4 Sada do Tipo Coletor Aberto e Ligao do Resistor Externo ..............................................83 Figura 10-5 Pinagem dos Circuitos Integrados da Famlia X39...................................................................83 Figura 10-6 Pinagem da Famlia X11 e Circuito de Aplicao Usando o Terminal de Strobe .........84 Figura 10-7 Diagrama Bsico de um Detetor de Janela e Comportamento do Seu Sinal de Sada .85 Figura 10-8 Implementao de Detetor de Janela Usando Operacionais Convencionais .................85 Figura 10-9 Detetor de Janela com Quatro Nveis de Referncia .................................................................86 Figura 10-10 Transies Esprias na Sada de um Comparador, Devidas Presena de Rudo ...87 Figura 10-11 Diagrama Bsico de um Disparador de Schmitt .....................................................................87 Figura 10-12 Curva de Transferncia de um Disparador de Schmitt........................................................88 Figura 10-13 - Diagrama, Curva de Transferncia e Equaes de um Schmitt Trigger No-inversor ...................................................................................................................................................................................................................88 Figura 10-14 Diagrama Bsico de um Amplificador Logartmico com Operacional ...........................89 Figura 10-15 Amplificador Inversor Logartmico Realimentado com Transistor Bipolar ...............90 Figura 10-16 Diagramas Bsicos de Amplificador Exponencial com Operacional ..............................90 Figura 10-17 Efeito da Tenso de Limiar de um Diodo Sobre os Sinais Retificados...........................91 Figura 10-18 Diagrama de um Retificador Ativo de Meia-Onda .................................................................92 Figura 10-19 Diagrama Aperfeioado de Retificador Ativo de Meia-Onda.............................................92 6

Figura 10-20 Diagrama de um Retificador Ativo de Onda Completa ........................................................93 Figura 10-21 Diagrama Bsico e Formas de Onda de um Detetor de Pico com OPAMP ....................94 Figura 10-22 Detetor de Pico com Buffer de Sada e Circuito de Reset....................................................94 Figura 11-1 Princpio de Operao de um Oscilador Harmnico ...............................................................96 Figura 11-2 Efeito do Produto dos Ganhos Sobre o Sinal de Sada do Oscilador Harmnico .........97 Figura 11-3 Duas Diferentes Representaes do Oscilador Ponte de Wien Bsico com OPAMP ..98 Figura 11-4 Diagramas de Oscilador Ponte de Wien com Estabilizao de Amplitude .....................99 Figura 11-5 Diagramas Bsicos dos Osciladores por Deslocamento de Fase ..................................... 100 Figura 11-6 Oscilador Phase-Shift com Amplificador Operacional ......................................................... 101 Figura 11-7 Oscilador por Deslocamento de Fase com Estabilizao de Amplitude ....................... 101 Figura 11-8 Oscilador de Quadratura com Amplificadores Operacionais ........................................... 102 Figura 11-9 Grfico dos Sinais de Sada vo1 e vo2 .......................................................................................... 103 Figura 11-10 Diagrama de um Multivibrador Astvel com OPAMP ....................................................... 103 Figura 11-11 Formas de Onda num Multivibrador Astvel com OPAMP ............................................. 104 Figura 11-12 Diagrama e Formas de Onda Num Gerador de Ondas Triangulares e Quadradas 105 Figura 11-13 Oscilador com Limitao de Amplitude Usando Diodos Zener ..................................... 106 Figura 11-14 - Diagrama em Blocos e Aspecto Fsico de Diversos Encapsulamentos do C.I. 555 . 107 Figura 11-15 Tabela-Verdade de um Flip-Flop RS ......................................................................................... 108 Figura 11-16 Diagrama de um Multivibrador Astvel com o CI 555 ...................................................... 108 Figura 11-17 Formas de Onda Principais de um Multivibrador Astvel Usando o CI 555 ............ 109 Figura 11-18 Diagrama do Multivibrador Monoestvel (Temporizador) com o CI 555 ................ 110 Figura 11-19 Formas de Onda num Temporizador em Funo dos Pulsos de Entrada ................. 111 Figura 12-1 Estrutura Interna, Simbologia e Aspectos Fsicos de um SCR .......................................... 113 Figura 12-2 Mecanismo de Disparo de um SCR Atravs de Aplicao de Corrente no Gate......... 114 Figura 12-3 Curva Caracterstica de um SCR .................................................................................................... 115 Figura 12-4 Smbolo E Estrutura do Retificador Controlado de Silcio Foto-Ativado ..................... 117 Figura 12-5 Mecanismo de Disparo por Variao de Tenso .................................................................... 118 Figura 12-6 Exemplos de Redes Amortecedoras ............................................................................................ 118 Figura 12-7 Smbolos para um GTO ..................................................................................................................... 119 Figura 12-8 Circuito de Chaveamento com SCR e Seu Equivalente com Chave Comum ................ 121 Figura 12-9 Dois Mtodos Para Permitir a Comutao do SCR ................................................................ 122 Figura 12-10 Circuito de Chaveamento Utilizando o Mtodo de Comutao Forada ................... 122 Figura 12-11 Circuito Equivalente Aps o Disparo do SCR Principal .................................................... 123 Figura 12-12 Mecanismo de Comutao Forada do SCR Principal ....................................................... 123 Figura 12-13 Tenso Sobre a Carga em Funo dos Pulsos de Disparo dos SCRs ............................ 124 Figura 12-14 Influncia do Intervalo Entre os Disparos Sobre o Ciclo de Trabalho........................ 124 Figura 12-15 Utilizao do SCR em Regime Senoidal, Sem e Com Retificao Prvia..................... 125 Figura 12-16 SCR Como Interruptor (com Retificao Prvia da Tenso de Entrada)................... 125 Figura 12-17 Utilizao do SCR Como Controlador de Potncia .............................................................. 126 Figura 12-18 Ligao Antiparalela de Dois SCRs ............................................................................................ 128 Figura 12-19 Simbologia e Estrutura Interna de um TRIAC ...................................................................... 128 Figura 12-20 Quadrantes de Disparo de um TRIAC ...................................................................................... 129 Figura 12-21 Curva Caracterstica de um TRIAC ............................................................................................ 130 Figura 12-22 Circuitos Resistivos Para o Disparo de Tiristores............................................................... 131 Figura 12-23 Circuito de Disparo Capacitivo Para SCR................................................................................ 132 7

Figura 12-24 Curva Caracterstica de um Dispositivo Unilateral de Resistncia Negativa ........... 133 Figura 12-25 Diagrama Genrico de um Oscilador de Relaxao com DRN........................................ 134 Figura 12-26 Formas de Onda no Oscilador de Relaxao com DRN ..................................................... 134 Figura 12-27 Estrutura, Smbolo, Circuito Equivalente e Aspecto Fsico de um UJT....................... 135 Figura 12-28 Oscilador de Relaxao com UJT ................................................................................................ 136 Figura 12-29 Estrutura Interna e Simbologia de um DIAC ......................................................................... 137 Figura 12-30 Diagrama de um Oscilador de Relaxao Utilizando DIAC ............................................. 138 Figura 12-31 Circuito com Sincronismo Direto com a Rede e Algumas Formas de Onda .............. 138 Figura 12-32 Circuito Para Controle de Potncia Sobre Cargas AC ........................................................ 139 Figura 12-33 - Circuito de Controle de Potncia com Dupla Rede RC, Filtro e Amortecedor.......... 140 Figura 12-34 Pinagem e Diagrama em Blocos do Circuito Integrado TCA785................................... 141 Figura 12-35 Influncia do Pino 12 Sobre a Durao dos Pulsos de Disparo ..................................... 143 Figura 12-36 Circuito de Disparo Tpico Utilizando o CI TCA785 ........................................................... 144 Figura 12-37 Circuito de Disparo Foto-Ativado .............................................................................................. 146

Informaes teis
1) Ementa do Curso: O contedo programtico ser dividido em unidades, a saber: Transistores de Efeito de Campo Amplificadores Operacionais Osciladores com Amplificadores Operacionais e com o Circuito Integrado 555 Tiristores.

Esse programa ser desenvolvido conforme a capacidade de absoro da Turma e de acordo com a durao do Mdulo, podendo, eventualmente, no ser ministrado em sua totalidade. Ao final de cada unidade ser dada uma Lista de Exerccios, que poder ser resolvida individualmente ou por grupos de at quatro alunos.

2) Provas Escritas: Sero realizadas 2 Provas Escritas, compostas das seguintes sees: Laboratrio: Essa seo vale 2 pontos e conter de 1 a 3 questes referentes aos experimentos de Laboratrio realizados at a data da Prova. Nessa seo no h possibilidade de escolha das questes a serem resolvidas nem de seu valor. Parte Discursiva: Essa seo vale 3 pontos e conter 5 questes, das quais o aluno dever responder 3, escolhidas a seu critrio. O aluno tambm poder escolher o valor de cada questo, desde que, simultaneamente: a soma dos valores atribudos s trs questes escolhidas seja igual a 3 pontos, nenhuma delas receba valor maior do que 2 pontos, e nenhuma delas receba valor inferior a 0,5 pontos. Parte de Clculos e Anlise: Essa seo vale 5 pontos e conter 4 questes, das quais o aluno dever resolver 3, escolhidas a seu critrio. O aluno tambm poder escolher o valor de cada questo, desde que, simultaneamente: a soma dos valores atribudos s trs questes escolhidas seja igual a 5 pontos, nenhuma delas receba valor maior do que 2 pontos, e nenhuma delas receba valor inferior a 1 ponto.

Qualquer situao diferente das acima descritas, seja no que se refere ao nmero de questes respondidas em cada seo da prova, seja no que se refere aos valores atribudos s questes, ser resolvida a critrio exclusivo do professor. O contedo das Provas Escritas ser o mesmo coberto pelas duas ltimas Listas de Exerccios realizadas anteriormente. Aps cada duas Listas de Exerccios ser realizada uma Prova Escrita. Assim, a divulgao do gabarito da 2 e da 4 Lista de Exerccios serve, respectivamente, como aviso quanto realizao da 1 e da 2 Prova Escrita.

3) Prova Substitutiva: De acordo com as Normas Acadmicas do Curso, o aluno que faltar num dia de Prova tem direito a realizar uma Prova Substitutiva, desde que requeira tal direito junto CAE, num prazo mximo de 48 horas aps a realizao da prova perdida. Esse direito cobre apenas a perda de uma prova, ou seja, o aluno que perder as duas provas poder fazer apenas uma substitutiva. Essa prova poder ser aplicada, a critrio do Professor, fora do horrio normal das aulas, ou ao final do mdulo, na aula imediatamente anterior realizao do Processo Final de Avaliao. Ressalta-se que a Prova Substitutiva dada apenas aos alunos que tiverem perdido uma prova, e no queles que fizeram a prova e foral mal sucedidos. 9

4) Recuperao Paralela: Ser proporcionado ao aluno que tiver nota inferior a 6,0 em qualquer das 2 Provas Escritas um processo paralelo de recuperao. Esse processo ser realizado atravs da incluso em cada Prova (com a bvia exceo da primeira) de questes referentes prova anterior. As questes de recuperao paralela tero seu valor medido em porcentagem. 20% sero referentes a duas questes discursivas, 20% sero referentes a uma ou duas questes de Laboratrio e os 60% restantes sero referentes a uma questo de clculo e/ou anlise. O aluno que obtiver 100% nessas questes ter o valor da nota da prova anterior alterado para 6. Para porcentagens inferiores, a nota ser alterada de modo proporcional. 5) Orientaes Sobre os Relatrios de Experimentos Prticos: Os Relatrios dos experimentos devem ser redigidos em conformidade com os princpios estudados em Metodologia do Trabalho Cientfico, devendo conter: uma breve introduo terica a respeito do assunto (no ser aceita uma mera transcrio da apostila), os requisitos de projeto (quando houver), o diagrama do circuito, a memria de clculo, os valores efetivamente utilizados, explicao sobre o procedimento experimental, resultados obtidos (descries, grficos, tabelas, etc.). O item mais relevante a comparao entre os resultados obtidos e aqueles previstos pela teoria. Isso deve incluir os clculos tericos e comentrios explicando as razes para eventual discrepncia e as concluses decorrentes da realizao do experimento. Os Relatrios devem incluir tambm as referncias bibliogrficas consultadas. Obviamente, nem todos esses itens sero aplicveis a todos os experimentos. Deve ser entregue um relatrio por grupo de trabalho (bancada) e o prazo para a entrega at a realizao do prximo experimento, a menos que especificado em contrrio pelo professor. 6) Critrio de Avaliao: A Nota do Componente Curricular (NCC) do curso ser obtida atravs da frmula: NCC = Mdulo. A nota da Nota da 1 metade do Mdulo ser obtida pela frmula: 5 B PV + 3 B MR + 2 B ML f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f 1 1 1 , onde PV1 a nota da 1 Prova Escrita, MR1 a mdia das notas dos P1 = 10 Relatrios das experincias de Laboratrio referentes primeira parte da matria e ML1 a mdia das notas das Listas de Exerccios referentes primeira parte da matria. A nota da Nota da 2 metade do Mdulo ser obtida pela frmula: 5 B PV + 3 B MR + 2 B ML f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f 2 2 2 , onde PV2 a nota da 2 Prova Escrita, MR2 a mdia das notas dos P1 = 10 Relatrios das experincias de Laboratrio referentes parte final da matria e ML1 a mdia das notas das Listas de Exerccios referentes parte final da matria. Eventual arredondamento de nota ser realizado apenas aps o clculo da Nota do Componente Curricular. Como se pode notar pelo critrio exposto acima, metade da Nota do Componente Curricular se refere a atividades individuais (Provas Escritas) e a outra metade se refere a atividades em grupo (Relatrios de Experincias de Laboratrio e Listas de Exerccios). Alunos com NCC 5,75 (valor que arredondado para 6,0) estaro aprovados na disciplina e alunos com NCC < 3,75 (que arredondado para 4,0) estaro retidos. Nesses dois casos, a Mdia Final ser igual Nota do Componente Curricular. 10

P + P f f f f f f f f f f f f f f f f f f f 1 2 2

, onde P1 a Nota da 1 metade do Mdulo e onde P2 a Nota da 2 metade do

7) Processo Final de Avaliao (PFA): Os alunos que obtiverem Nota do Componente Curricular inferior a 6 (seis) e igual ou superior a 4 (quatro) podero participar do Processo Final de Avaliao (PFA), a ser realizado na ltima semana do mdulo. O PFA consistir de uma terceira Prova Escrita abrangendo toda a matria do Mdulo e que ser composta por 4 questes discursivas, cada uma valendo 0,5 (meio ponto), num total de 2,0 (dois pontos); por 4 questes de clculo e/ou anlise, cada uma valendo 1,5 (um ponto e meio), num total de 6,0 (seis pontos); e 2 questes de Laboratrio, cada uma valendo 1,0 (um ponto), num total de 2,0 (dois pontos). No haver nessa prova escolha de questes a serem resolvidas nem de seus valores. A Mdia Final ser o maior valor entre a Nota do Componente Curricular e a nota obtida no Processo Final de Avaliao. Note-se que a Recuperao Paralela da 2 Prova Escrita ser realizada em conjunto com o PFA. Se, por acaso, a nota obtida aps a recuperao for suficiente para a aprovao do aluno, o PFA ser desconsiderado. 8) Apostila: O curso baseado na presente apostila, e sua impresso fortemente recomendada. O aluno dever acompanhar as aulas tendo em seu poder a apostila. A princpio, as nicas anotaes necessrias se referem resoluo dos Exemplos Numricos que sero propostos durante as aulas, alm de correes de eventuais erros presentes no texto. 9) Devoluo e Guarda dos Trabalhos: Todos os trabalhos realizados ao longo do Curso (Listas de Exerccios, Relatrios e Provas Escritas) sero devolvidos aos alunos aps sua correo. Essa devoluo ser feita durante o horrio oficial de aulas e, se o aluno no estiver presente, o trabalho ser entregue ao Representante da Turma ou ao seu vice. Os trabalhos devero ser cuidadosamente guardados at o encerramento do mdulo, para comprovao no caso de notas no lanadas ou lanadas com erro. Tais retificaes sero feitas exclusivamente mediante a apresentao do trabalho correspondente, antes da data estipulada para a entrega dos resultados finais Secretaria. 10) Resultado Final: Realizadas todas as atividades previstas neste documento e calculada a Mdia Final de acordo com o exposto nos itens 4 e 5 deste documento, no caber qualquer recurso junto ao professor para que a Mdia Final seja alterada (realizao de prova-extra, trabalho-extra, etc.). Isso deve estar bem claro para o aluno, a fim de que sejam evitadas situaes constrangedoras para si mesmo e para o professor. 11) Bibliografia Recomendada: A apostila que serve como base para o Curso possui o contedo estritamente necessrio. As fontes de referncia mais completas so livros, que abrangem um nmero maior de tpicos e, em geral, com maior profundidade. Um nico livro pode servir como referncia para vrias disciplinas do Curso. Portanto, sempre que possvel, os livros devem ser adquiridos. Recomendam-se as seguintes obras, listadas em ordem crescente de complexidade: a. Eletrnica (2 volumes) Autor: Malvino Editora Makron Books b. Eletrnica (2 volumes) Autores: Millmann e Halkias Editora Makron Books c. Microeletrnica Autores: Sedra e Smith Editora Pearson Education Todas essas obras esto disponveis na Biblioteca da Escola. 12) Site: O material referente ao curso (Apostila, Listas de Exerccios, Resoluo de Listas e Provas, etc.) estar disponvel no site www.prof-antonio-luiz.webnode.com. 11

CAPTULO 7 - TRANSISTOR DE EFEITO DE CAMPO (FET FIELD EFFECT TRANSISTOR)

No estudo sobre o transistor bipolar de juno, vimos que a conduo de corrente eltrica nesse dispositivo se d por meio de dois tipos de portadores de carga eltrica: os eltrons livres e as lacunas, sendo essa a razo para o adjetivo bipolar. Existe, entretanto, um tipo de transistor no qual apenas um dos tipos de portadores responsvel pela conduo da corrente, sendo, portanto, um dispositivo unipolar trata-se do transistor de efeito de campo (FET - de Field Effect Transistor), assim chamado porque o controle da corrente realizado pela ao de um campo eltrico convenientemente aplicado. Tomando como base o conhecimento prvio sobre o transistor bipolar de juno, estudaremos as caractersticas, a correta polarizao e as aplicaes mais relevantes para o transistor de efeito de campo. Sempre que possvel, ser feita uma comparao entre esses dois tipos de transistores. Em termos de histria, a concepo dos transistores de efeito de campo anterior dos transistores bipolares. As primeiras patentes relacionadas ao transistor de efeito de campo datam da segunda e da terceira dcadas do sculo XX, enquanto a patente do transistor bipolar de 1948. No entanto, a produo do transistor bipolar em escala industrial j era uma realidade em 1956, ao passo que o transistor de efeito de campo s alcanou essa condio no incio da dcada seguinte. As particularidades desses dois dispositivos fazem com que um apresente vantagens e desvantagens em relao ao outro, dependendo do tipo de aplicao. Esse fato justifica que ambos continuem sendo produzidos. A Tabela 7-1 apresenta uma comparao entre eles.
Transistor de Efeito de Campo Mxima corrente Frequncia de corte Linearidade Ganho de tenso Ganho de corrente Impedncia de entrada Imunidade radiao Tolerncia temperatura Escala de integrao Rapidez de chaveamento Comportamento como chave Mecanismo de controle Transistor Bipolar

menor menor menor menor maior maior maior maior maior maior normalmente fechado corrente

maior maior maior maior menor menor menor menor menor menor normalmente aberto tenso

TABELA 7-1 COMPARAO ENTRE TRANSISTORES DE EFEITO DE CAMPO E TRANSISTORES BIPOLARES

A principal vantagem dos FETs a maior escala de integrao. Numa pastilha de circuito integrado podem ser includos sete vezes mais transistores de efeito de campo do que bipolares. Isso permite funes muito mais complexas para uma mesma rea de chip. A maior desvantagem dos FETs seu menor produto ganho x banda passante (GBW), ou seja, um amplificador a FET ter, em geral, um ganho menor do que um amplificador a transistor bipolar que tenha a mesma banda passante. 12

FAMLIAS DE TRANSISTORES DE EFEITO DE CAMPO


Existem duas principais famlias de transistores de efeito de campo: os transistores de efeito de campo de juno (JFET Junction Field Effect Transistor) e os transistores de efeito de campo de porta isolada (IGFET - Insulated Gate Field Effect Transistor), mais conhecidos como transistores de efeito de campo de metal-xido-semicondutor (MOSFET Metal-Oxide-Semiconductor Field Effect Transistor). O desenvolvimento posterior levou ao surgimento de vrias outras famlias, entre as quais os transistores de efeito de campo de heterojuno (HFET Heterojunction Field Effect Transistor), os transistores de efeito de campo de metal-semicondutor (MESFET Metal-Semiconductor Field Effect Transistor) e os transistores de efeito de campo sensveis a ons (ISFETs Ion Sensitive Field Effect Transistor). Nosso estudo abranger apenas as duas primeiras famlias.

TRANSISTOR DE EFEITO DE CAMPO DE JUNO - JFET


O JFET consiste basicamente numa barra semicondutora cuja condutncia controlada pela aplicao de um campo eltrico perpendicular ao fluxo da corrente. Esse campo eltrico resultante da polarizao reversa de uma juno PN que se forma na regio intermediria da barra. Em cada uma das extremidades so feitos contatos hmicos para a colocao de terminais, fazendo-se o mesmo na regio onde se formou a juno. A barra semicondutora recebe o nome de canal e a regio de dopagem oposta no meio do canal chamada de porta ou gate (G), sendo a regio de gate muito mais fortemente dopada do que o canal. A corrente no canal composta exclusivamente de portadores majoritrios. O terminal por onde esses portadores entram no canal (a origem dos portadores) chamado de fonte ou source (S) e o terminal por onde eles saem do canal (o destino dos portadores) chamado de dreno ou drain (D). Da mesma forma que existem transistores bipolares dos tipos NPN e PNP, existem JFETs de canal N (cuja corrente constituda de eltrons livres) e de canal P (cuja corrente constituda de lacunas). Lembrando que os eltrons livres possuem maior mobilidade do que as lacunas, muito mais frequente o uso de JFETs de canal N do que de JFETs de canal P. A Figura 7-1 mostra o aspecto construtivo e a simbologia dos JFETs canal N e canal P. Note-se que a diferenciao entre as simbologias feita pelo terminal de gate. Uma seta apontando para dentro do smbolo indica uma regio com dopagem do tipo P. Assim, um gate canal P significa que o canal do tipo N. No caso do JFET canal P, a seta representativa do gate aponta para fora, indicando uma regio com dopagem do tipo N.
Dreno (D) Dreno (D)

Gate (G)

Gate (G)

Source (S)

Source (S)

FIGURA 7-1 ESTRUTURA INTERNA E SIMBOLOGIA DOS JFETS CANAL N E CANAL P

13

O desenho da estrutura permite observar que, que, ao contrrio do que ocorre em relao ao emissor e o coletor de um transistor bipolar, o dreno e o source de um JFET no se encontram em regies diferentes, mas se encontram em extremidades opostas de uma mesma regio (no caso, o canal). Assim, caso se aplique uma tenso entre o dreno e o source, existe um caminho livre para a circulao da corrente, no havendo nenhuma barreira representada por uma juno reversamente polarizada (como ocorre quando se aplica uma tenso entre o coletor e o emissor de um transistor bipolar). Outro detalhe importante que a regio de gate se localiza mais prxima pr ao source do que ao dreno. Esse fato expresso na simbologia com a colocao da seta indicativa do gate mais prxima ao terminal que representa o source. Deve-se Deve se tomar cuidado, no entanto, porque muitos diagramas utilizam uma simbologia para o JFET em que a seta do gate se encontra exatamente no centro da distncia entre o dreno e o source. A forma mais segura de identificao dos terminais, portanto, por meio da configurao dos circuitos de polarizao, que iremos abordar a seguir.

POLARI POLARIZAO E PRINCPIO DE OPERAO DO JFET A polarizao de um JFET requer a aplicao de duas tenses: uma entre o gate e o source (VGS) e outra entre o dreno e o source (VDS). A correta polarizao de um JFET exige que a juno gate-source gate seja reversamente polarizada. dessa forma que se obtm a alta impedncia de entrada do dispositivo. Com relao tenso entre dreno dre e source, ela deve ter polaridade tal que os portadores majoritrios do canal se desloquem do source para o dreno. Para tanto, a polaridade idade da tenso VDS deve ser oposta da tenso VGS, considerando o source como o terminal de referncia. Tomando como exemplo um JFET de canal N (de uso mais frequente), o gate, que do tipo P, deve ter potencial negativo em relao ao source. Consequentemente, Consequentemente, o dreno deve ter potencial negativo em relao ao source. A Figura 7-2 2 ilustra a correta polarizao de um JFET canal N.

regio de depleo

regio de depleo

VDS WCH VGS

FIGURA 7-2 POLARIZAO DE UM JFET CANAL N

Como visto anteriormente, na zona intermediria de uma juno PN existe uma regio desprovida de cargas mveis (e, assim, isolante), chamada de regio de depleo. No caso de uma juno reversamente polarizada, a largura da regio de depleo ser proporcional cional ao mdulo da tenso aplicada. 14

Suponhamos inicialmente que a tenso VGS esteja ajustada em zero (curto-circuito entre gate e source). Com a aplicao da tenso VDS entre dreno e source, os portadores majoritrios do canal (eltrons livres, no caso de um JFET canal N) passam a fluir atravs do mesmo, estabelecendo-se a corrente de dreno ID. A Figura 7-3 ilustra essa situao e mostra o comportamento da corrente de dreno em funo da tenso entre dreno e source. RD

VDD

avalanche

FIGURA 7-3 CORRENTE DE DRENO DE UM JFET EM FUNO DA TENSO ENTRE DRENO E SOURCE

Um fato importante a observar que a tenso VDS tambm contribui para a polarizao reversa da juno porta-canal. Como o canal N e possui potencial positivo, enquanto a tenso do gate zero, a juno est, de fato, reversamente polarizada. A tenso VDS se distribui linearmente ao longo do comprimento l do canal. Logo, quanto mais prximo ao dreno, maior ser a polarizao reversa. Como a largura da regio de depleo proporcional ao valor da tenso reversa, isso explica porque o canal mais estreito nas proximidades do dreno do que nas proximidades do source. Para pequenos valores de VDS, a regio de depleo entre o gate e o canal se mantm relativamente estreita, e seu efeito sobre a corrente de dreno desprezvel, existindo, portanto, uma relao linear entre a corrente de dreno e a tenso VDS. Esse o comportamento na primeira parte da curva caracterstica, que compreende a regio de operao chamada de linear, resistiva ou de triodo. medida que a tenso VDS aumenta, a regio de depleo avana para o interior do canal, reduzindo sua largura efetiva. Dessa forma, diminui a variao de corrente devida a uma dada variao de tenso, isto , a inclinao da curva, vai diminuindo, at que chega o ponto em que o aumento da tenso VDS acarreta um aumento na mesma proporo na resistncia do canal. A esse fenmeno d-se o nome de pinamento, estrangulamento, constrio ou pinch-off. Como possvel observar atravs do grfico, aps o estrangulamento a corrente de dreno varia muito pouco com o aumento da tenso entre dreno e source, o que caracteriza uma saturao do valor da corrente de dreno. Esse valor estabilizado de corrente, obtido com VGS = 0 chamado de mxima corrente de saturao de dreno (IDss). Note-se que no possvel fechar totalmente o canal apenas aumentando-se o valor de VDS. Com o canal totalmente fechado, no circularia corrente por ele e a distribuio de tenso que causou o pinamento no mais existiria. Pelas razes expostas acima, essa regio de operao do JFET chamada de regio de pinch-off, de corrente constante ou de saturao. O valor de tenso entre dreno e source que leva ao pinamento de canal chamado de tenso de pinamento ou tenso de pinch-off (VP). IDss e VP so os dois parmetros mais importantes de um JFET. 15

Aumentando-se ainda mais a tenso entre dreno e source, a juno porta-canal entra na regio de avalanche, na qual a corrente cresce indefinidamente, podendo danificar o dispositivo caso no existam elementos limitadores. Trata-se de um processo anlogo ao que ocorre nos diodos Zener. A tenso entre dreno e source que leva o JFET a entrar na regio de avalanche outro parmetro importante de um JFET. Esse parmetro denominado como BVDSS ou B(VR)DSS nos manuais e folhas de dados, e da ordem de algumas dezenas de volts. O projetista de circuitos utilizando JFET deve garantir que este no entre na regio de avalanche. Utilizando agora uma tenso VGS entre gate e source diferente de zero, essa se soma tenso VDS na polarizao reversa da juno gate-canal. Com isso, o valor da corrente de dreno ser, para cada valor de VDS, menor do que no caso anterior (em que VGS = 0). Como a juno porta-canal est reversamente polarizada, a corrente de gate IG praticamente nula (da ordem de nA), resultando numa impedncia de entrada muito alta para o JFET. Assim, o controle da corrente de dreno feito basicamente pelo campo eltrico gerado pela tenso VGS. Quanto maior (em mdulo), o valor da tenso VGS, menor ser a largura efetiva do canal, at chegar ao ponto de seu total fechamento, quando a corrente de dreno ter valor essencialmente nulo. Na prtica, nessas condies circula uma corrente da ordem de nA, chamada de IDoff. Outra forma de definir a tenso de pinch-off VP como a tenso entre gate e source que causa o fechamento completo do canal. Por esse motivo, a tenso de pinch-off simbolizada tambm como VGS(off). Quanto maior o mdulo da tenso VGS, menor o valor necessrio da tenso VDS para que o JFET atinja a regio de avalanche. A Figura 7-4 mostra o comportamento do JFET para uma tenso VGS diferente de zero e um grfico com valores tpicos para as curvas caractersticas do dispositivo, mostrando claramente as trs regies de operao.

A regio de depleo se alarga com o aumento de VGS, at o fechamento total do canal, cessando o fluxo da corrente de dreno ID.

linear

pinchoff

avalanche

FIGURA 7-4 COMPORTAMENTO DO JFET PARA TENSES VGS DIFERENTES DE ZERO

O grfico das curvas caractersticas permite observar uma diferena essencial entre o JFET e o transistor bipolar. Enquanto num transistor bipolar a regio de operao depende basicamente da forma como so polarizadas as duas junes, num JFET a regio de operao depende basicamente do valor da tenso VDS entre dreno e source, sem qualquer alterao na polaridade das tenses de polarizao (VDS e VGS). 16

Para pequenos valores de VDS, o JFET est na regio resistiva. Quando a tenso entre dreno e source aumenta at causar o estrangulamento do canal, o JFET passa para a regio de corrente constante, na qual permanece at que VDS ultrapassa o valor necessrio para causar a avalanche da juno gatecanal. Considerando-se a ao combinada das tenses VDS e VGS (ambas tomadas em mdulo, j que tm polaridades opostas), a regio de operao em que um JFET se encontra pode ser determinada pela seguinte regra: Para VDS LVP @ VGSM, o JFET se encontra na regio linear ou resistiva;
L M L M L M

Para LVP @ VGSM < VDS LBDVSS @ VGSM, o JFET se encontra na regio de pinch-off ou de corrente constante; Para VDS >LBDVSS @ VGSM, o JFET se encontra na regio de avalanche (o que deve ser evitado). A Figura 7-5 mostra em detalhes a fronteira entre as regies resistiva e de corrente constante de um JFET canal N que possui VP = -3,6 V e IDss = 9 mA. A figura no inclui a regio de avalanche.
L M

ID (mA) regio resistiva (VDS VP VGS) 9 (IDss) 8 7 6 5 4 3 2 1 0 1,2 2,4 3,6 (VP) 4,8

regio de corrente constante (VDS > VP VGS) VGS = 0,0 V

VGS = -0,6 V Linha indicativa de VDS = VP VGS VGS = -1,2 V

VGS = -1,8 V VGS = -2,4 V VGS = -3,0 V 6,0 7,2 8,4 VDS (V) VGS -3,6 V (ID 0)

FIGURA 7-5 DETALHAMENTO DO LIMITE ENTRE AS REGIES LINEAR E DE PINCH-OFF DE UM JFET

EXEMPLO 7-1: UM JFET POSSUI TENSO DE PINCH-OFF IGUAL A 3 V E TENSO DE AVALANCHE IGUAL A 35 V. EM QUE REGIO ESSE JFET ESTAR OPERANDO CASO O GATE E O SOURCE ESTEJAM EM CURTO E A SUA TENSO ENTRE DRENO E SOURCE VALHA: A) 30 V. B) 2,5 V. C) 5 V. D) 40 V. E) 10 V.

17

O JFET OPERANDO NA REGIO LINEAR OU RESISTIVA

Na parte inicial das curvas caractersticas de um JFET a tenso VDS tem influncia desprezvel na polarizao reversa da juno. Desse modo, a resistncia do canal depender apenas do valor da tenso aplicada entre gate e source, e a corrente variar linearmente em funo da tenso VDS entre dreno e source. Nessas condies, o canal pode ser considerado como um resistor cuja resistncia depende de VGS (quanto maior VGS, maior ser a resistncia do canal) e chamada de RDSon. igual a zero. Os JFETs comerciais possuem valor de Ro situado entre 10 e 100 K. A Figura 7-6 mostra uma ampliao da parte inicial (VDS na ordem de centenas de milivolts) da regio resistiva para um JFET canal N. O menor valor

possvel para RDSon chamado de Ro e ser obtido, obviamente, quando a tenso entre gate e source for

FIGURA 7-6 DETALHAMENTO DA REGIO LINEAR DE OPERAO DE UM JFET CANAL N

A figura permite visualizar claramente as diferentes inclinaes da curva, em funo da tenso entre gate e source. Cada inclinao corresponde a um diferente valor de resistncia de canal RDSon. possvel calcular o valor da resistncia de canal atravs da equao:

Ro f f f f f f f f f f f f f f f f f f f f f f f RDSON = f VGS f f f f f f f f f f f f f f f f f 1@ f
VP

(EQUAO 7-1).

evidente que para valores de VGS com mdulo igual ou superior a VP, o canal estar totalmente fechado e a sua resistncia ser infinita. A equao nos mostra que a resistncia do canal pode ser variada atravs da tenso entre gate e source, ou seja, trata-se de uma resistncia controlada por tenso , tambm conhecida como VDR (Voltage Dependant Resistance). Como se pode ver, as curvas passam pela origem (VDS = 0 e ID = 0). Isso significa que o JFET no possui offset, ou seja, no exige uma tenso mnima para iniciar a conduo (como o caso de um diodo ou de um transistor bipolar). Isso bastante vantajoso em vrias aplicaes. Outra caracterstica que pode ser notada que na regio linear as curvas so praticamente simtricas em relao origem, o que indica que a polaridade de VDS pode ser invertida sem que as caractersticas de funcionamento se alterem de modo significativo. 18

EXEMPLO 7-2: O JFET UTILIZADO NO CIRCUITO ABAIXO POSSUI TENSO DE PINCH-OFF IGUAL A -2 V E MXIMA CORRENTE DE SATURAO DE DRENO IGUAL A 6 mA. SABENDO QUE O VALOR DA CORRENTE DE DRENO 4 mA: A) CALCULAR O VALOR DA TENSO VO CASO A TENSO ENTRE GATE E SOURCE SEJA AJUSTADA PARA -1 V. B) CALCULAR O VALOR DA TENSO ENTRE GATE E SOURCE PARA QUE A CORRENTE PASSE PARA 2 mA.
RD 1 K

VDD 5V

A frmula genrica que permite o clculo da corrente de dreno de um JFET operando na regio resistiva em funo dos seus parmetros e das tenses de polarizao :

ID =

B C ` a IDss B VDS f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f B 2 B VP @ VGS @ VDS 2 VP

(EQUAO 7-2).

consideradas em mdulo. Outro ponto importante que o dispositivo s obedecer equao caso as condies de polarizao (valor da tenso de alimentao e dos resistores associados) assim o permitirem.

Ao se utilizar a equao acima importante ter em mente que sua validade se limita regio L M resistiva de operao (quando VDS LVP @ VGSM) e que todas as tenses envolvidas na equao devem ser

EXEMPLO 7-3: PARA O CIRCUITO DO EXEMPLO 7-2, CALCULAR O VALOR NECESSRIO DA TENSO DE ALIMENTAO PARA QUE A CORRENTE DE DRENO DO JFET CHEGUE A IDss, SEM QUE O MESMO SAIA DA REGIO RESISTIVA.

19

APLICAES DO JFET NA REGIO LINEAR OU RESISTIVA

Como vimos, em sua operao na regio linear a resistncia de um JFET controlada pela tenso aplicada entre gate e source. Esse comportamento proporciona algumas aplicaes para o dispositivo, que veremos a seguir. CIRCUITOS DE CONTROLE AUTOMTICO DE GANHO PARA AMPLIFICADORES Em algumas situaes importante que se controle o ganho de um amplificador de modo a evitar alteraes bruscas no comportamento quando o sinal de entrada varia subitamente. Um exemplo dessa situao quando, numa emissora de TV, o volume aumenta significativamente durante os intervalos comerciais (prtica proibida pela legislao, mas muito utilizada). Um circuito de controle automtico de ganho (AGC Automatic Gain Control) diminui o ganho do amplificador quando a intensidade do sinal de entrada aumenta e aumenta o ganho quando a intensiade do sinal de entrada diminui, mantendo dessa forma o nvel do sinal de sada. O diagrama em blocos de um circuito tpico de AGC utilizando JFET mostrado na Figura 7-7.

FIGURA 7-7 - JFET UTILIZADO EM CONTROLE AUTOMTICO DE GANHO

Como sabemos, o mdulo do ganho de tenso de um amplificador transistorizado emissor comum sem capacitncia de desvio no emissor dado, aproximadamente, pela equao: LAvMt
L M f RC f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f LAvMt f . RE B RDSon f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f RE + RDSon

RC f f f f f f f f f f f f RE

. No caso do

diagrama da Figura 7-7, a resistncia de emissor dada pela associao paralela entre o resistor RE e a resistncia de canal RDSon do JFET, de maneira que o mdulo do ganho de tenso deste circuito especfico ser: O JFET no influi sobre a polarizao DC do amplificador

transistorizado devido presena do capacitor de desacoplamento CAGC., que faz com que a resistncia de canal s tenha influncia sobre o sinal alternado a ser amplificado. Se, por qualquer razo, o ganho do amplificador aumenta, o valor do sinal de sada vo tambm aumenta, bem como o nvel DC na sada do filtro. Se o sinal de sada do filtro polariza reversamente a juno porta-canal, um aumento nessa tenso acarreta um aumento de RDSon, o que, por sua vez, reduz o valor do ganho. 20

As relaes de causa e efeito so: Av vo VGS RDSon Av . Logo, um aumento do ganho acaba acarretando sua prpria diminuio, ou seja, o AGC introduz um efeito estabilizador sobre o ganho do amplificador. Usando um raciocnio anlogo, constata-se que uma eventual diminuio do ganho tambm ser compensada por esse circuito.

O JFET COMO DISPOSITIVO DE CHAVEAMENTO Da mesma forma como o transistor bipolar, o JFET tambm pode ser empregado como dispositivo de chaveamento, que uma aplicao binria, ou seja, que envolve dois estados. Para tanto, a tenso de gate deve ser de tal forma que faa o JFET transitar da conduo plena (|VGS| 0, levando o JFET a se comportar como uma chave fechada) para a condio de canal fechado (|VGS| |VP|, levando o JFET a se comportar como uma chave aberta). O desempenho do JFET como chave um pouco inferior ao de um transistor bipolar, pois quando ligado (|VGS| 0), a resistncia RDSon no nula, mas possui um valor da ordem de dezenas ou at mesmo centenas de . Quando desligado |VGS| |VP|), a resistncia do canal praticamente infinita, e o comportamento semelhante ao de uma chave aberta. Com isso em mente, fcil compreender o funcionamento de um circuito de chaveamento com JFET, como o mostrado na Figura 7-8.

FIGURA 7-8 - CIRCUITO BSICO DE CHAVEAMENTO COM JFET E RESPECTIVAS FORMAS DE ONDA

A tenso de controle vCONTROL, aplicada ao gate do JFET, um sinal binrio. Um dos seus valores (nvel 1) deve ser levemente positivo e o outro (nvel 0) deve ser mais negativo do que a tenso de pinch-off. Assim, quando o sinal de controle estiver em nvel 1 a resistncia entre dreno e source ser mnima e o valor da tenso de sada ser:

vo = v RL =

RDSON + RL

vi B RL f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f

(EQUAO 7-3).

Logo, para que o circuito seja eficiente, necessrio que RL >> RDSON. Isso garante que a tenso sobre RL seja praticamente igual tenso de entrada e tambm que a tenso entre dreno e source VDS seja prxima de zero, o que essencial para que o JFET apresente um comportamento resistivo (se VDS >> 0, o JFET entra na regio de saturao). 21

Quando o sinal de controle estiver em nvel 0, o canal do JFET estar fechado, resultando numa corrente e numa tenso de sada praticamente nulas. O grfico da Figura 7-8 mostra como exemplo uma tenso de entrada vi constante, representada pela reta pontilhada. Na prtica, esse sinal pode ter qualquer forma de onda, inclusive alternada, visto que na regio resistiva o comportamento do JFET praticamente simtrico, ou seja, funciona corretamente para qualquer polaridade da tenso VDS. As nicas precaues a serem tomadas dizem respeito aos limites de corrente e de frequncia de operao. O circuito da Figura 7-8 mostra o JFET como uma chave colocada em srie com a carga. Ele pode ser tambm colocado em paralelo, como mostra o diagrama da Figura 7-9. RD
D

vi vCONTROL R G

R L

vo

FIGURA 7-9 JFET COMO CHAVE EM PARALELO

Para este circuito, quando a tenso de controle estiver em nvel 0, a tenso VGS do JFET ser nula e a resistncia de canal ter o seu valor mnimo. Supondo que no exista resistncia de carga conectada, a tenso de sada vo valer:

vo = v RDSON =

RDSON + RD

vi B RDS f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f ON

(EQUAO 7-4).

Sendo RD >> RDSON, a tenso de sada nessa situao ser praticamente zero. Caso a tenso de controle esteja em nvel 1 (tenso negativa com mdulo igual ou superior a VP), o canal do JFET estar completamente fechado, no circular corrente pelo circuito e teremos: vo = vi. Caso seja conectada uma resistncia de carga RL aos terminais de sada, necessrio que RL >> RD, par um bom desempenho do circuito. Uma variao interessante da aplicao do JFET como dispositivo de chaveamento como multiplexador analgico, conforme mostrado no diagrama da Figura 7-10.
vi1 vi2 vi3 vo

vc1

vc2

vc3

R L

FIGURA 7-10 DIAGRAMA BSICO DE MULTIPLEXADOR ANALGICO UTILIZANDO JFET

22

O princpio de funcionamento bastante simples. Supondo que todos os sinais de controle (vc1, vc2 e vc3) estejam em nvel 1 (tenso negativa com mdulo igual ou superior a VP), todos os JFETs estaro cortados e o sinal de sada ser nulo. Se uma das tenses de controle for para nvel 0, o JFET correspondente entra em conduo plena e o sinal de sada ser aproximadamente igual ao sinal de entrada aplicado ao source do JFET em questo (observadas as condies comentadas acima). Em geral, apenas uma das entradas de controle dever estar em nvel 0 num determinado instante. Se houver mais de uma entrada em nvel 0, o circuito passa a funcionar como misturador de sinais, e no apresenta um bom desempenho. Uma ltima observao que as anlises e descries acima se referem a JFETs de canal N. Para JFETs de canal P, a polaridade da tenso de controle tem que ser invertida.

O JFET OPERANDO NA REGIO DE PINCH-OFF

Conforme vimos anteriormente, medida que a tenso entre o dreno e o source aumenta, dois processos conflitantes passam a ocorrer: com o aumento da tenso VDS, a corrente de dreno tenderia a aumentar, mas, simultaneamente, a reduo da largura do canal aumenta a resistncia dessa regio, o que tenderia a diminuir a corrente de dreno. A soma desses dois efeitos leva a uma estabilizao do valor da corrente de dreno - a chamada corrente de saturao de dreno (IDs). Isso explica a pequena variao da corrente de dreno em relao variao de VDS que ocorre na regio de pinch-off, como observado no grfico da Figura 7-4. O mesmo grfico permite constatar que valor da corrente de saturao ser dependente da tenso entre gate e source (VGS). O maior valor para essa corrente ser atingido, evidentemente, quando VGS for igual a zero. Esse valor mximo da corrente de saturao de dreno chamado de mxima corrente de saturao de dreno (IDss). Conhecidos os valores de IDss e de VP, possvel calcular o valor da corrente de saturao de dreno para valores de VGS diferentes de zero atravs da chamada Equao de Shockley, que vlida somente quando o JFET se encontra na regio de pinch-off:

IDs = IDss B 1 @

VGS f f f f f f f f f f f f f f VP

g2

(EQUAO 7-5).

Colocando a Equao 7.5 em forma grfica, podemos traar a curva de transferncia do JFET (tambm conhecida como curva de transcondutncia), assim chamada porque relaciona uma grandeza de sada (IDs) com uma grandeza de entrada (VGS). Essa curva mostrada na Figura 7-11.
IDs IDss

VP

VGS

FIGURA 7-11 CURVA DE TRANSFERNCIA DE UM JFET OPERANDO NA REGIO DE PINCH-OFF

23

Como a Equao 7.5 permite deduzir, a curva mostrada no grfico acima uma parbola. Est traada no segundo quadrante apenas para deixar evidente que a polaridade da tenso entre gate e source VGS negativa em relao ao sentido da corrente de dreno IDs. A curva est limitada, na prtica, pelo eixo vertical, direita, e pelo ponto VGS = VP, IDs = 0, esquerda. Cruzar o eixo vertical significaria uma inverso na polaridade da tenso VGS, o que no permitido na operao de um JFET. Para valores de VGS superiores (em mdulo) a VP, o canal se fecha totalmente e a corrente de dreno cai a zero. A essa altura, conveniente enfatizar o significado dos vrios termos ligados corrente de dreno, para evitar equvocos desnecessrios: ID Trata-se de qualquer valor da corrente de dreno, em qualquer das regies de operao de um JFET. IDs Trata-se da corrente de saturao de dreno, ou seja, o valor relativamente estabilizado que essa corrente atinge enquanto o JFET se encontra na regio de pinch-off. IDss Trata-se do mximo valor possvel para a corrente de saturao de dreno, que obtido quando o JFET se encontra na regio de pinch-off e est polarizado com VGS = 0. Estudaremos a seguir os circuitos que permitem polarizar o JFET na regio de operao desejada.

CIRCUITOS DE POLARIZAO PARA O JFET

O conceito de polarizao de um JFET anlogo ao j estudado nos casos do diodo semicondutor e do transistor bipolar. Basicamente trata-se de proporcionar os valores adequados para as tenses entre dreno e source (VDS) e entre gate e source (VGS) para levar o dispositivo a operar com o valor desejado de corrente de dreno. Como vimos, a tenso entre dreno e source tambm tem influncia no valor da corrente de dreno, e essa influncia poder ser grande (caso o JFET esteja na regio de triodo) ou pequena (caso o transistor esteja na regio de pinch-off). Logo, assim como num transistor bipolar as coordenadas do ponto de operao esttica so (VCE, IC), num JFET essas coordenadas sero (VDS, ID). Voltamos a ressaltar a diferena fundamental entre um JFET e um transistor bipolar no que se refere regio de operao. Enquanto num transistor bipolar diferentes regies de operao se estabelecem com diferentes polaridades das tenses entre base e emissor e entre base e coletor, num JFET as polaridades das tenses entre gate e source e entre dreno e source permanecem inalteradas, independente da regio de operao. O que muda o valor da tenso entre dreno e source. Como no caso dos transistores bipolares, as duas tenses (de dreno e de gate) devem preferencialmente ser obtidas a partir de uma nica fonte de alimentao, com o auxlio de resistores de polarizao convenientemente dispostos e dimensionados. Por suas particularidades construtivas e de princpio de funcionamento, o JFET bem menos influenciado pela temperatura do que um transistor bipolar. Por outro lado, a variao dos parmetros para uma dada especificao de JFET tende a ser muito grande. Para exemplificar, um JFET canal N BF245 tem mxima corrente de saturao de dreno variando entre 2 mA (valor mnimo para o tipo A) e 25 mA (valor mximo do tipo C), uma variao de doze vezes e meia. Com relao tenso de pinch-off, para esse mesmo JFET os valores vo de -0,25 V at -8 V, uma variao de 32 vezes. Essa variao nos parmetros pode ser vista na Figura 7-12, onde se mostram os limites para a curva de transcondutncia de um JFET, em funo dos valores mximos e mnimos de VP e IDss. 24

IDs IDssMX

IDssMN

VGS VPMX VPMN

FIGURA 7-12 LIMITES PARA AS CURVAS DE TRANSCONDUTNCIA DE UM JFET

A rea hachurada entre as duas curvas-limite representa as possveis localizaes da curva de transcondutncia de um determinado JFET. Isso indica porque um dos requisitos mais importantes para um circuito de polarizao que ele mantenha o ponto de operao o mais estvel possvel diante de variaes na temperatura ou nas caractersticas do JFET. CIRCUITO COM POLARIZAO INDEPENDENTE PARA O GATE Essa tcnica de polarizao utiliza uma fonte de tenso independente para fixar o valor de VGS, e outra para obter o valor desejado para a tenso VDS, como mostra o diagrama da Figura 7-13.
+VDD

IDs
ID

R D

reta de polarizao (equao: VGS = VGG)

IDsmx

+
VDS

IDs IDsmn VGS


VGG

R G

IG 0 VGG

FIGURA 7-13 POLARIZAO INDEPENDENTE PARA O GATE E EFEITO DA VARIAO DOS PARMETROS DO JFET

O resistor RG tem como nica funo limitar o valor da corrente de gate, caso a polaridade da tenso de alimentao VGG seja invertida, evitando dessa forma que o JFET seja danificado. Com a polaridade correta de VGG, a corrente que circular por RG ser desprezvel e a tenso VGS entre gate e source ter valor praticamente igual a VGG. O valor de RG ser, desde que finito, irrelevante. O grfico da direita mostra claramente o grande potencial de deslocamento do ponto de operao devido variao dos parmetros do JFET. Como possvel perceber, apesar de VGS ser constante, a corrente de dreno pode variar significativamente. Escrevendo a equao LKT da malha de dreno:

+ VDD @ ID B RD @ VDS = 0 [ VDS = VDD @ ID B RD .


25

Em conformidade com a premissa de que o JFET opera na regio de pinch-off, o valor da corrente de dreno IDs pode ser calculado em funo de VGS (VGG) atravs da equao de Shockley. Esse circuito de polarizao til apenas para fins experimentais, sendo invivel para aplicaes prticas. A razo para isso que, alm de requerer duas fontes de tenso independentes, ainda permite um grande deslocamento da posio do ponto de operao em funo das variaes dos parmetros do JFET.

EXEMPLO 7-4: UM JFET CANAL P POSSUI COMO CARACTERSTICAS VP = 2 V E IDSS = 5 mA. PROJETAR UM CIRCUITO DE POLARIZAO INDEPENDENTE PARA FAZER ESSE JFET OPERAR COM VDS = 3 V E ID = 2 mA, USANDO UMA FONTE DE ALIMENTAO DE 9 V.

CIRCUITO DE AUTOPOLARIZAO Utiliza uma nica fonte de alimentao para obter as duas tenses necessrias para a polarizao do JFET. O diagrama desse circuito mostrado na Figura 7-14.
+VDD

+
ID

R D +
VDS

reta de carga do circuito de polarizao independente (equao: VGS = VGG)

IDs

IG 0

IDsmx
reta de carga do circuito autopolarizante (equao: VGS = -ID RS)

VGS

R G
malha de gate

+ +
ID

IDs A.P. VGS

IDs P.I. IDsmn

R S

FIGURA 7-14 CIRCUITO DE AUTOPOLARIZAO E EFEITO DA VARIAO DOS PARMETROS DO JFET

O resistor RS, localizado entre o source e o terra, o responsvel pela correta polarizao do gate, como mostra o diagrama. Escrevendo a equao LKT da malha de gate:

+ VGS @ ID B RS + IG B RG = 0 [ VGS = ID B RS @ IG B RG . zero, chega-se a: VGS = ID B RS .

Como IG praticamente 26

Como a expresso encontrada para VGS possui valor positivo, a polaridade real dessa tenso igual assinalada no diagrama. Conclui-se, portanto, que o gate negativo em relao ao source, que a polaridade correta para a operao do JFET, que de canal N. Assim, conhecido o valor necessrio para a tenso VGS, a resistncia de source RS pode ser calculada pela equao: RS =

VGS f f f f f f f f f f f f f f ID
.

O valor da resistncia de dreno RD pode ser obtido atravs da LKT da malha de dreno:

+ VDD @ ID B RD @ VDS @ ID B RS = 0 [ RD =

VDD @ VDS f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f @ RS . ID

Como a corrente de gate tem valor praticamente nulo, a resistncia de gate RG pode ter qualquer valor finito, at mesmo um curto-circuito. No entanto, como veremos adiante, o valor dessa resistncia ter influncia direta no valor da impedncia de entrada de um circuito amplificador. Por esse motivo, deve-se escolher um valor elevado para essa resistncia, na ordem de 105 a 106 , de modo a no desperdiar a caracterstica de alta impedncia de entrada proporcionada pelo JFET. Ao contrrio do circuito de polarizao independente, o circuito autopolarizante possui um efeito estabilizador sobre o ponto de operao do JFET. Se por algum motivo a corrente de dreno tender a aumentar, aumentar tambm a tenso sobre RS e, consequentemente, a tenso entre gate e source. Esse aumento de VGS anula o aumento de ID. Analogamente, quando a corrente de dreno tende a diminuir, diminui tambm o valor da tenso entre gate e source, o que eleva o valor da corrente de dreno. Atravs da equao ID =
1 f f f f f f f f f f f B VGS , pode ser traada a reta de polarizao do circuito, atravs da

RS

qual possvel determinar graficamente o ponto de operao. Essa reta est traada no grfico da Figura 7-14. Para fins de comparao, a reta de polarizao do circuito anterior (polarizao independente) est traada no mesmo grfico. fcil perceber que, com relao ao efeito da variao dos parmetros do JFET sobre a localizao do ponto de operao, o circuito autopolarizante tem um desempenho muito melhor do que a polarizao independente do gate. Como se pode notar atravs do grfico, o possvel deslocamento ponto de operao (no grfico, IDs A. P. - autopolarizante) muito menor do que no caso do circuito de polarizao independente (no grfico, IDs P. I. - polarizao independente). Quanto maior for o valor da resistncia de source RS, menor ser a inclinao da reta (ficar mais prxima da horizontal) e, portanto, menor o deslocamento do ponto de operao. Conclui-se que a estabilidade de ponto de operao aumenta quando se aumenta o valor de RS. No entanto, outras caractersticas desejadas para o circuito impedem que o valor da resistncia de source seja aumentado indiscriminadamente.
EXEMPLO 7-5: REFAZER O EXEMPLO 7-4, UTILIZANDO AGORA UM CIRCUITO AUTOPOLARIZANTE.

27

CIRCUITO DE POLARIZAO COM DIVISOR DE TENSO NO GATE Para reduzir ainda mais o deslocamento do ponto de operao como resultado da variao dos parmetros do JFET, utiliza-se o circuito de polarizao com divisor de tenso no gate, cujo diagrama mostrado na Figura 7-15.
+VDD

+
VRG1

+ R G 1
IG 0 ID

R D +
VDS

reta de carga do circuito de polarizao independente (equao: VGS = VGG)

IDs

reta de carga do circuito com divisor de tenso (equao:VGS = ID RS - VGG)

IDsmx IDs D.T. IDs P.I. IDsmn

+
VRG2 = VGG

VGS

R G 2
malha de gate

+ +
ID

reta de carga do circuito autopolarizante (equao: VGS = ID RS)

IDs A.P. VGS

R S

VGG

FIGURA 7-15 POLARIZAO COM DIVISOR DE TENSO E EFEITO DA VARIAO DOS PARMETROS DO JFET

A equao LKT da malha de gate : VGS @ ID B RS + VGG = 0 [ VGS = ID B RS @ VGG . Para a correta polarizao do JFET, necessrio que o resultado da equao acima seja positivo, indicando que a polaridade assinalada para a tenso VGS esteja correta (isto , que o gate seja negativo em relao ao source). Para tanto, preciso que a tenso VGG seja menor do que o produto ID RS. Para traar a reta de polarizao para esse circuito, faz-se VGS = 0, obtendo-se ID =
VGG f f f f f f f f f f f f f f f f f f f RS

(1 ponto) e ID = 0,

obtendo-se VGS = -VGG (2 ponto). Com esses dois pontos, possvel traar a reta. Pela equao se observa que, ao contrrio do que ocorre no circuito de autopolarizao, a reta de carga nesse caso no passa pela origem. Nota-se que, nesse caso, a variao da corrente de dreno em funo dos parmetros do JFET um pouco menor do que no circuito autopolarizante, o que significa um ponto de operao mais estvel. Quanto mais longe da origem estiver o ponto VGS = -VGG, maior ser a estabilidade. Entretanto, o valor de VGG, pois, como observado anteriormente, esse valor tem que permanecer abaixo do produto ID RS (no limite, igual). A tenso sobre o resistor RG2, que chamamos de VGG, pode ser calculada de modo muito simples aplicando-se o princpio do divisor de tenses: VGG = V RG2 =

RG1 + RG2

VDD B RG2 f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f
.

A resistncia de dreno RD ser determinada em funo do valor desejado para a tenso VDS entre dreno e source. Da mesma forma como no caso do circuito de polarizao anterior, os resistores de gate RG1 e RG2 devem estar na ordem de grandeza de centenas de K at M.
EXEMPLO 7-6: REFAZER O EXEMPLO 7-4, UTILIZANDO AGORA UM CIRCUITO DE POLARIZAO COM DIVISOR DE TENSO NO GATE, COM VGG = 2 V.

28

O JFET COMO AMPLIFICADOR - MODELO PARA PEQUENOS SINAIS E BAIXAS FREQUNCIAS


Por suas caractersticas de estabilidade trmica e boa imunidade a rudos, o JFET especialmente indicado para servir como elemento ativo de amplificadores, que precisem de elevada impedncia de entrada. Para servir como amplificador, o JFET deve ser polarizado de modo a operar na regio de pinchoff (corrente constante). Desse modo, uma variao na tenso entre gate e source (VGS ou vgs grandeza de entrada) ocasiona uma variao percentualmente superior na corrente de saturao de dreno (IDs ou id - grandeza de sada). Da mesma forma como no estudo dos amplificadores com transistores bipolares, a anlise de amplificadores com transistores de efeito de campo realizada pela substituio do dispositivo por um modelo linear que represente o seu funcionamento. A Figura 7-16 mostra o modelo para pequenos sinais de um JFET operando na regio de pinch-off. Como no caso dos transistores bipolares, pequenos sinais so aqueles que no levam o JFET a sair da regio de pinch-off. Como desprezaremos tanto as capacitncias internas quanto a dos capacitores utilizados externamente ao JFET, esse modelo permitir a anlise do funcionamento do circuito na faixa mdia de frequncias (aquela em que tanto os efeitos dos capacitores externos como os da capacitncia entre a porta e o canal so desprezveis). A curva de resposta em frequncia de um amplificador que usa o JFET como elemento ativo ter um formato semelhante de um amplificador que utiliza o transistor bipolar, com a particularidade de apresentar uma banda passante mais estreita, para um mesmo valor mximo de ganho.

+
vgs
gm vgs

r d

FIGURA 7-16 MODELO PARA PEQUENOS SINAIS DE UM JFET

Como se pode ver, esse modelo apresenta na sada um circuito de Norton (fonte de corrente em paralelo com uma resistncia). Esse modelo vlido para anlise AC, tratando apenas de variaes incrementais de corrente ou tenso (note que as grandezas so representadas com letras minsculas). Por isso, ele se aplica igualmente a JFETs canais P ou N, sem qualquer alterao nas polaridades e sentidos de corrente apresentados. Como j visto no estudo do princpio de funcionamento do JFET, a corrente de saturao de dreno IDs inversamente proporcional tenso entre gate e source VGS. Desse modo, uma variao na tenso entre gate e source causar uma variao proporcional na corrente de dreno. A constante que relaciona as dias grandezas chamada de transcondutncia do JFET, que representada pelo smbolo gm. A unidade de transcondutncia ampre por volt (A/V). Expressando em forma matemtica:

ID = gm B VGS [ gm =

VGS

ID id f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f = vgs
.

No limite: gm =

dVGS

d ID f f f f f f f f f f f f f f f f f f

(Equao 7-6). 29

Em outras palavras, a transcondutncia a derivada da corrente de dreno em funo da tenso entre gate e source. Como se sabe, a relao entre essas duas grandezas quando o JFET est na regio de pinch-off dada pela equao de Shockley. Podemos, assim, chegar equao matemtica para a transcondutncia:
i g2 VGS f f f f f f f f f f f f f f f f f m jIDss B 1 @ f k dl VP f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f h

d ID f f f f f f f f f f f f f f f f f f gm = [ gm = dVGS

dVGS

Reescrevendo a equao em termos da corrente de dreno, obtm-se:


L M L M w w w w w w w w w w w w w w w w w w w w w w w w w L M L M w w w w w w w w w w w w w w w w w w w w w w w w w w w w w w w w w w w w w w w w w w w w w w L2 M Lf M B IDSs IDS 2 f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f p L M L s gm =L B B IDs B IDss M M[ gm =L M L L VP M VP IDss M

L M f g M L L2 M B IDSs VGS f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f M [ gm =L B 1 @ L M L VP VP M

(EQUAO 7-7).

(EQUAO 7-8).

Tanto a Equao 7.7 quanto a Equao 7.8 permitem concluir que o valor da transcondutncia depende do ponto de operao do JFET. O valor mximo de transcondutncia obtido quando VGS = 0 e, consequentemente, IDs = IDss. equao:
L M L M L2 M B IDSs f f f f f f f f f f f f f f f f f f f f f f f f f L M gm0 =L M L VP M
(EQUAO 7-9).

Esse valor mximo, conhecido como gm0, pode ser calculado pela

Nota-se que, devido ao sentido da corrente id, a polaridade da tenso entre dreno e source tem polaridade oposta da tenso entre gate e source. Isso ocorre porque as variaes em VGS e IDs possuem direes contrrias, isto , quando VGS aumenta, IDs diminui e vice-versa. A resistncia dinmica de canal (rd) a relao entre a variao da tenso entre dreno e source e a variao da corrente de saturao de dreno em funo. Matematicamente:

rd =

VDS f f f f f f f f f f f f f f f f f f vds f f f f f f f f f f f f = . ID id

No limite : gm =

d VDS f f f f f f f f f f f f f f f f f dID

(EQUAO 7-10).

Como sabemos, na regio de pinch-off a variao da corrente dreno em relao tenso entre dreno e source muito pequena. Logo, o valor de rd costuma ser bastante elevado (da ordem de dezenas a centenas de quiloohms). Pode-se definir tambm o fator de amplificao de tenso () do JFET, como a relao entre a variao da tenso entre dreno e source e a variao da tenso entre gate e source. Matematicamente:

VDS f f f f f f f f f f f f f f f f f f f vds f f f f f f f f f f f f = . VGS vgs

No limite : =

dVGS

d VDS f f f f f f f f f f f f f f f f f f

(EQUAO 7-11).

O fator de amplificao de tenso , evidentemente, uma grandeza adimensional. gm, rd e so chamados de parmetros AC do JFET e esto relacionados atravs da equao:

= gm B rd

(EQUAO 7-12).

EXEMPLO 7-7: PARA O JFET DO EXEMPLO 7-4, CALCULAR OS VALORES DA TRANSCONDUTNCIA E DO FATOR DE AMPLIFICAO DE TENSO, SUPONDO QUE O VALOR DA RESISTNCIA DINMICA DE GATE SEJA 10 K.

30

UM MODELO ALTERNATIVO PARA O JFET

Substituindo-se o circuito de sada do modelo dado acima por um circuito de Thvenin (fonte de tenso em srie com uma resistncia), obtm-se um modelo alternativo para o JFET operando na regio de pinch-off, que mostrado na Figura 7-17.

+
vgs

rd
vgs

FIGURA 7-17 MODELO ALTERNATIVO PARA PEQUENOS SINAIS DE UM JFET

A utilizao desse modelo conduz a resultados numericamente iguais aos obtidos com a utilizao do modelo original, embora com expresses geralmente mais simples. Esse modelo considerado alternativo porque representa um dispositivo que tem sua tenso de sada controlada por uma tenso na entrada e, assim, no descreve com tanta fidelidade o comportamento do JFET na regio de pinch-off.

EXEMPLO 7-8: UTILIZANDO OS DOIS MODELOS ESTUDADOS, OBTER O CIRCUITO EQUIVALENTE AC, DETERMINAR COMO A FASE DO SINAL DE SADA EM RELAO AO SINAL DE ENTRADA E OBTER AS EXPRESSES MATEMTICAS PARA O GANHO DE TENSO DO CIRCUITO ABAIXO E PARA A IMPEDNCIA DE ENTRADA DO CIRCUITO ABAIXO.

+VDD R D vi Ci Co

vo

R G

R S

31

CARACTERSTICAS DE ALGUNS JFETS COMERCIAIS (TIRADAS DE MANUAIS) Para consultar um manual ou folha de dados e obter as informaes necessrias sobre um JFET, necessrio conhecer a terminologia geralmente empregada nessas publicaes. Os parmetros AC so representados por letras minsculas e os DC por letras maisculas. As grandezas que estudamos so normalmente apresentadas da seguinte forma: VGS(off) tenso de pinch-off , ou seja, a tenso reversa entre gate e source que provoca o fechamento do canal, com VDS = 0 (VP = VGS(off)). BVGSS ou V(BR)GSS tenso reversa entre gate e source que leva a juno porta-canal avalanche, com VDS = 0. gfs ou yfs transcondutncia ou transadmitncia (gm = gfs = yfs). gos condutncia de sada, o inverso da resistncia dinmica de canal
h jrd = i 1 f f f f f f f f f f f f f k

gos

RDon valor mnimo da resistncia de canal (entre dreno e source), ou seja, com tenso nula entre gate e source (VGS = 0). Corresponde ao que foi denominado como Ro. A Tabela 7-2 mostra os valores das principais caractersticas de alguns JFETs comerciais. Como pode ser notado, comum que os manuais omitam os valores dos parmetros AC (gfs, gos) caso a aplicao tpica do JFET seja em DC (chaveamento). Nesses casos, informado o valor de RDSon, muito mais til nesse tipo de aplicaes.

TABELA 7-2 CARACTERSTICAS DE JFETS COMERCIAIS

32

TRANSISTOR DE EFEITO DE CAMPO DE PORTA ISOLADA - IGFET OU MOSFET

Num JFET, a elevada impedncia de entrada obtida atravs da polarizao reversa de uma juno PN (juno porta-canal). Para algumas aplicaes, uma impedncia com essa ordem de grandeza (1 106 ) ainda no suficientemente elevada. Para tais aplicaes, o dispositivo mais apropriado o transistor de efeito de campo de porta isolada (Insulated Gate Field Effect Transistor - IGFET), mais conhecido como MOSFET (Metal-Oxide-Semiconductor Field Effect Transistor). Nesse dispositivo, as caractersticas de alta impedncia de entrada devem-se ao fato de que o gate fica eletricamente isolado do canal, atravs de uma camada de dixido de silcio (SiO2), com espessura da ordem de 1 10-8 m. Desse modo, obtm-se uma impedncia virtualmente infinita, com valor efetivo da ordem de T (1 1012 ), que, alm de ser muito mais elevada do que num JFET, mantm seu valor qualquer que seja a polaridade da tenso de gate. Grandes avanos tm sido feitos na tecnologia de fabricao e de utilizao do MOSFET. Entre as caractersticas que o tornam especialmente interessante destacam-se: o baixo consumo de energia, a facilidade de integrao e as excelentes caractersticas como dispositivo de chaveamento. Como o JFET, o MOSFET pode ser de canal N ou de canal P. Os dispositivos de canal N so denominados como NMOS e os de canal P como PMOS. Existem dois tipos de MOSFET: o MOSFET de induo (tambm chamado de MOSFET de enriquecimento, de acumulao, ou de intensificao) e o MOSFET de depleo.

O MOSFET DE INDUO

A estrutura bsica e a simbologia dos MOSFETs de induo de canal N e P so mostradas na Figura 7-18.
Source (S) Gate (G) Dreno (D) Source (S) Gate (G) Dreno (D)

contato contato contato metlico metlico metlico camada de xido de silcio (SiO2) source (tipo N) substrato (tipo P) contato metlico dreno (tipo N)

contato contato contato metlico metlico metlico camada de xido de silcio (SiO2) source (tipo P) substrato (tipo N) contato metlico dreno (tipo P)

Substrato (B)

Substrato (B)

FIGURA 7-18 - ESTRUTURA DOS MOSFETS DE INDUO COM CANAL N E CANAL P

33

Com relao ao NMOS (estrutura representada esquerda), duas regies N, uma correspondente ao dreno e outra correspondente ao source, so difundidas sobre uma plataforma do tipo P, qual se d o nome de substrato, e que dever estar ligada ao potencial mais baixo (referncia ou terra). O substrato normalmente possui um terminal de acesso externo, que identificado pela letra B (do ingls bulk ou body, substrato ou corpo). Embora no seja um requisito para o funcionamento do dispositivo, muito frequente a interligao entre o substrato e o source de um MOSFET. Trata-se de uma prtica to comum que muitas vezes essa interligao feita internamente ao componente, de forma que ele apresenta apenas trs terminais, ao invs de quatro. O gate, como se pode ver, est eletricamente isolado do restante do conjunto pela camada de dixido de silcio. Visto que as regies de dreno e source esto separadas pelo substrato, na ausncia de polarizao de gate no existe um canal nesse tipo de MOSFET. A estrutura formada pelas regies de dreno, substrato e source assemelha-se a um transistor bipolar NPN. Aplicando-se uma diferena de potencial entre o dreno e o source, no haver, a princpio, circulao de corrente, pois esse transistor NPN est polarizado no corte (lembre-se de que o substrato, que funciona como base do transistor, est aterrado). Com a aplicao de uma tenso positiva no gate, origina-se um campo eltrico entre este e o substrato. Isso leva induo de cargas eltricas negativas na regio do substrato que faz limite com o gate (exatamente como ocorre nas armaduras de um capacitor). Quando o acmulo de cargas negativas nessa regio for suficientemente grande, ela passa de P para N, formando um canal entre dreno e source, que possibilitar a circulao da corrente de dreno. Esse fenmeno chamado de inverso de camada. A Figura 7-19 ilustra essa situao.
VDS
ID = 0

VDS

ID 0

VGS

IG = 0

++++++++
source (tipo N) substrato (tipo P) dreno (tipo N) source (tipo N) substrato (tipo P) dreno (tipo N) canal N induzido pela tenso de gate, levando inverso de camada no substrato

FIGURA 7-19 - FORMAO DO CANAL PELA TENSO ENTRE O GATE E O SUBSTRATO NUM NMOS DE INDUO

necessrio um valor mnimo de tenso entre gate e source para que o canal seja induzido e a corrente de dreno tenha um valor significativo. A esse valor mnimo d-se o nome de tenso de limiar (VT). medida que a tenso aplicada ao gate se torna mais positiva, mais cargas negativas vo se acumulando na regio entre dreno e source, aumentando a condutividade do canal induzido e proporcionando um maior valor para a corrente de dreno. Assim, tanto VGS quanto VDS colaboram para o aumento da corrente de dreno ID. A partir de um determinado valor de VDS, comea o pinamento do canal, da mesma forma como ocorre num JFET. Nesse ponto, a corrente de dreno se torna menos sensvel influncia de VDS e assume um valor relativamente estabilizado. Podemos assim compreender o aspecto das curvas caractersticas de transferncia e de sada de um MOSFET de induo canal N, mostradas na Figura 7-20. 34

VGS

VDS

VT

ID

ID

FIGURA 7-20 CURVAS CARACTERSTICAS DE TRANSFERNCIA E DE SADA PARA UM NMOS DE INDUO

Embora exista bastante similaridade em relao ao funcionamento de um JFET de canal N, notamse algumas diferenas significativas: A tenso de dreno e de gate possuem a mesma polaridade em relao ao source (no caso de um NMOS, ambas so positivas). Note que a curva de transferncia traada no primeiro quadrante, e no no segundo, como no JFET. No h nenhuma regio semicondutora ligada ao terminal de gate. O gate, portanto, no P, nem N; simplesmente uma regio metlica isolada do substrato. No caso de inverso da polaridade da tenso da tenso entre gate e source, o MOSFET simplesmente deixa de conduzir. A alta impedncia de entrada se mantm, visto que ela resultado da isolao eltrica do gate, e no da polarizao reversa de uma juno, como ocorre num JFET. A corrente de dreno diretamente proporcional tenso entre gate e source. No existe o conceito de mxima corrente de saturao de dreno (IDss). O valor da corrente de dreno pode aumentar indefinidamente, sendo limitado pela mxima dissipao permitida pelo MOSFET ou, o que mais frequente, pelas condies do circuito de polarizao. No JFET, a corrente de dreno mxima para VGS = 0, e vai diminuindo com o aumento dessa tenso. No MOSFET de induo, a corrente de dreno zero para VGS = 0, e vai aumentando com o aumento dessa tenso, uma vez que ela tenha ultrapassado o valor de limiar (VT). A tenso de limiar definida como o valor de VGS necessrio para que a corrente de dreno alcance um valor pr-definido pelo fabricante do componente (geralmente 10 A). Da mesma forma como um JFET, o MOSFET de induo comporta-se aproximadamente como um resistor para pequenos valores de VDS. A diferena que nesse caso, o valor da resistncia ser inversamente proporcional ao da tenso de controle VGS. Com o aumento de VDS, o MOSFET de induo tambm entra numa regio de corrente constante (regio de pinch-off), j que ocorre um estreitamento do canal, exatamente como no caso do JFET. Na regio de pinch-off, que corresponde a VDS > VGS VT , a corrente de dreno obedece equao da curva de transferncia, que :
a2

ID = K B VGS @ VT

(EQUAO 7-13).

valores crescentes de VGS

35

Na regio linear ou resistiva, que corresponde a VDS < VGS VT , a equao que descreve a corrente de dreno :

ID = 2 B K B VGS @ VT B VDS @ VDS

A constante K especfica de cada dispositivo, dependendo da mobilidade dos portadores, da constante dieltrica do xido de silcio empregado como isolante, da espessura da camada isolante e das caractersticas dimensionais. Os valores dessa constante so da ordem de 1 10-4 A/V2. bvio que para o PMOS de induo o funcionamento totalmente anlogo ao descrito acima, bastando simplesmente inverter as polaridades das tenses e o sentido da corrente de dreno. Existem diversos smbolos utilizados para representar o MOSFET de induo num diagrama de circuito. A Figura 7-21 mostra os smbolos mais comuns para o MOSFET de induo de canal N, sendo que, em nosso texto, adotaremos o primeiro.
D G D D D

D `

(EQUAO 7-14).

FIGURA 7-21 SMBOLOS MAIS COMUNS PARA O NMOS DE INDUO

No primeiro smbolo, a dopagem do canal indicada por uma seta no substrato que, apontando para dentro do smbolo do componente, indica que se trata de uma regio com dopagem P. Como a dopagem do dreno e do source oposta do substrato, conclui-se que o canal do tipo N. No segundo smbolo, a dopagem do canal indicada por uma seta no source, que, apontando para fora do smbolo do componente, indica que se trata de uma regio com dopagem N. A dopagem do dreno sempre a mesma do source e a dopagem do substrato oposta das outras duas regies. A diferena entre o terceiro smbolo e o segundo a supresso do terminal de substrato. Isso ocorre porque a ligao entre esse terminal e o de source to frequente que muitas vezes ela feita internamente durante a prpria fabricao do dispositivo, e apenas trs terminais ficam disponveis. No quarto smbolo, a dopagem do canal indicada por meio do terminal de gate. No possvel colocar uma seta nesse terminal, pois como discutido acima, ele no est associado a nenhuma regio semicondutora. A forma de representao utilizada no quart smbolo mostra que se trata de um dispositivo ativo em nvel 1, ou seja, que conduzir quando a tenso de gate for positiva. Essa uma caracterstica de um NMOS. Essa representao fica mais clara ao ser comparada com a representao correspondente para um PMOS, que o quarto smbolo apresentado na Figura 7-22. O crculo no terminal de gate indica que se trata de um dispositivo ativo em nvel 0, ou seja, que conduzir quando a tenso de gate for negativa. Nos primeiros trs smbolos, a diferena o sentido das setas.
D D G G B B D D D

SS

FIGURA 7-22 SMBOLOS MAIS COMUNS PARA O PMOS DE INDUO

36

CIRCUITOS DE POLARIZAO PARA O MOSFET DE INDUO

Para a compreenso dos circuitos apropriados para a polarizao de MOSFETs de induo deve-se ter em mente que as tenses VDS e VGS tero a mesma polaridade (ambas positivas, no caso de canal N ou ambas negativas, no caso de canal P) e que a corrente de gate ser nula, para todos os efeitos prticos. Utilizando-se as leis de Kirchoff e de Ohm, bem como a equao que descreva adequadamente o comportamento do MOSFET na regio em que se encontra operando, pode-se chegar aos valores desejados (obter o ponto de operao a partir dos valores das resistncias de polarizao ou vice-versa). Em todos os circuitos mostrados a seguir, as resistncias ligadas ao gate devem ser escolhidas na faixa de M, para no neutralizar a caracterstica de alta impedncia de entrada proporcionada pelos MOSFETs.

CIRCUITO DE POLARIZAO FIXA (TENSO VGS CONSTANTE) Trata-se o circuito mais simples, mas tem pouca aplicao prtica. A razo para isso que esse circuito requer que a tenso de alimentao seja exatamente igual tenso VGS necessria para se obter a corrente de dreno desejada. A probabilidade de que tal situao ocorra na prtica muito reduzida. Outra desvantagem desse circuito possuir um valor fixo para a tenso entre gate e source, de modo que, se ocorrerem variaes nos parmetros do MOSFET, o ponto de operao ser deslocado, visto que o circuito no possui mecanismos de estabilizao. O diagrama desse circuito mostrado na Figura 7-23.

+ R G
IG = 0

R D

+
ID

+VDD

+
VDS

VGS

FIGURA 7-23 CIRCUITO DE POLARIZAO FIXA PARA UM NMOS DE INDUO

EXEMPLO 7-9: PROJETAR UM CIRCUITO DE POLARIZAO FIXA PARA FAZER UM PMOS DE INDUO QUE POSSUI VT = 2 V E K = 0,8 A/V 2 OPERAR COM ID = 2 mA E VDS = 1,5 V.

37

CIRCUITO DE POLARIZAO AUTOPOLARIZANTE Esse circuito utiliza um resistor entre o source e o terra do circuito para obter a tenso adequada entre o gate e o source do MOSFET. A presena desse resistor introduz um efeito estabilizador que minimiza o deslocamento do ponto de operao em funo das variaes nos parmetros do MOSFET. O diagrama desse circuito mostrado na Figura 7-24.
+VDD ID

+ R G
IG = 0

R D

+
VDS

VGS

malha de gate

R S

+
ID

FIGURA 7-24 - CIRCUITO DE POLARIZAO AUTOPOLARIZANTE PARA UM NMOS DE INDUO

A partir da equao LKT da malha de gate, possvel observar o efeito estabilizador proporcionado pelo resistor RS:
+ VDD @ IG B RG @ VGS @ ID B RS = 0 [ VGS = VDD @ IG B RG @ ID B RS [ VGS = VDD @ ID B RS

Se, por qualquer razo, a corrente de dreno tender a aumentar, a equao acima mostra que isso causar a diminuio no valor de VGS, o que, por sua vez, reduzir a corrente de dreno. De forma anloga, se a corrente de dreno tender a diminuir, isso acarretar ao aumento de VGS e o consequente aumento da corrente de dreno.

EXEMPLO 7-10: REFAZER O EXEMPLO 7-9, USANDO DESTA VEZ UM CIRCUITO AUTOPOLARIZANTE E UMA TENSO DE ALIMENTAO DE 15 V.

38

CIRCUITO DE POLARIZAO COM DIVISOR DE TENSO NO GATE Neste circuito, um resistor introduzido entre o gate e o terra, formando um divisor de tenso que tem a propriedade de reforar o efeito estabilizador da resistncia de source sobre o ponto de operao. o nico circuito que tem exatamente a mesma configurao para o JFET e para o MOSFET de induo. Seu diagrama mostrado na Figura 7-25.

+
VRG1

R G 1
IG = 0

R D

+
ID

+VDD

+
VDS

+
VRG2 = VGG

+ R G 2

VGS

malha de gate

R S

+
ID

FIGURA 7-25 - CIRCUITO DE POLARIZAO COM DIVISOR DE TENSO NO GATE PARA UM NMOS DE INDUO

A equao LKT para a malha de gate desse circuito :

@ VGS @ ID B RS + VGG = 0 [ VGS = VGG @ ID B RS .


Para permitir que o MOSFET conduza, o valor de VGS deve ser, no mnimo, igual tenso de limiar VT. Assim, VGG tem que ser maior do que o produto ID RS. Uma vez observada essa condio, a equao mostra que tambm nesse circuito o resistor RS contribui para a estabilidade do ponto de operao.

EXEMPLO 7-11: REFAZER O EXEMPLO 7-10, USANDO AGORA UM CIRCUITO COM DIVISOR DE TENSO NO GATE COM VGG = 9 V.

39

MOS COMPLEMENTAR (CMOS)

Uma aplicao importante dos MOSFETs de induo a implementao de circuitos integrados que combinam dispositivos de canais N e P numa nica estrutura. Essa tcnica chamada de MOSFET com simetria complementar, ou, simplesmente, CMOS. Essa a principal tcnica empregada na fabricao de circuitos integrados de baixa potncia, caracterizados por um baixssimo consumo de energia, alta imunidade a rudos e funcionamento estvel numa larga faixa de tenses de alimentao. A estrutura bsica de um dispositivo CMOS apresentada na Figura 7-26. NMOS
BN
contato metlico

PMOS
GN DN DP
contato metlico

SN

GP
contato metlico

SP
contato metlico

BP
contato metlico

contato contato contato metlico metlico metlico camada de xido de silcio (SiO2) source (tipo N) dreno (tipo N)

camada de xido de silcio (SiO2) dreno (tipo P) source (tipo P)

substrato secundrio (tipo N) Substrato principal (tipo P)

FIGURA 7-26 ESTRUTURA BSICA DE UM DISPOSITIVO CMOS

Numa parte do substrato P de um NMOS de induo difundida uma regio N que servir como substrato para um segundo MOSFET de induo, desta vez um PMOS. Essa regio que abriga o substrato secundrio conhecida como cavidade ou poo. A espessura da camada isolante de dixido de silcio bem maior na regio que separa os dois MOSFETs. Isso feito para reforar a isolao entre eles. Os dispositivos CMOS possuem uma extensa gama de aplicaes. So utilizados em amplificadores, em sensores ticos, em interruptores (chaves) de estado slido e em circuitos osciladores, para citar apenas algumas aplicaes. Mas, sem dvida, a aplicao mais frequente dos dispositivos CMOS na implementao de sistemas lgicos, tanto combinacionais, quanto sequenciais. A Figura 7-27 mostra o circuito lgico mais simples implementado a partir de uma clula CMOS bsica e seus circuitos equivalentes para os dois valores possveis para a tenso de entrada vi (nvel 0 e nvel 1, com valor-exemplo de +5 V).
+VSS +5 V
PMOS (conduzindo)

+5 V

GP

SP DP vi = 0 (0 V)

PMOS (cortado)

vi DN GN SN

vo

vo = 1 (+5 V)
NMOS (cortado)

vi = 1 (+5 V)

vo = 0 (0 V)
NMOS (conduzindo)

FIGURA 7-27 CIRCUITO LGICO COM CLULA CMOS E CIRCUITO EQUIVALENTE PARA vi = 0 E vi = 1

40

O sinal de entrada vi um sinal binrio, com apenas dois valores possveis: o nvel 0 (igual a 0 ou qualquer valor de tenso abaixo da tenso de limiar VT dos MOSFETs) e o nvel 1 (igual a VSS - um valor de tenso suficiente para saturar os MOSFETs). Nesse circuito, a tenso entre gate e source do NMOS vale: VGSN = vi, enquanto a tenso entre gate e source do PMOS vale: VGSP = vi VSS. Se o sinal de entrada estiver em 0, o NMOS ter VGS nulo, estando dessa forma cortado e equivalendo a um circuito aberto. Por outro lado, o PMOS ter VGS = -VSS (negativo) e, de acordo com a premissa feita acima em relao ao valor de VSS, estar na regio de saturao, permitindo a passagem da corrente. O sinal de sada valer, ento:
vo = + VSS B RDSON + RL RL f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f
(EQUAO 7-15).

Para o circuito representado na figura, que possui resistncia de carga de valor infinito, obtm-se vo = +VSS (nvel 1). Nas aplicaes prticas, deve-se tomar o cuidado de utilizar resistncias de carga com valores bem superiores ao da resistncia do canal. Quando o sinal de entrada estiver em 1, o NMOS canal N ter VGS = +VSS (positivo), operar na regio de saturao e permitir a passagem de corrente. O PMOS, no entanto, ter VGS nulo e se comportar como um circuito aberto, o que produzir um sinal de sada nulo (nvel 0). Conclui-se que o circuito em questo funciona como um inversor lgico. Como sempre haver um dos MOSFETs no estado de corte, a corrente no circuito ser nominalmente zero. O circuito consome energia apenas durante um curto espao de tempo durante as transies do sinal de entrada. Isso ocorre porque, como cada um dos MOSFETs demora um certo tempo para passar da conduo para o corte, haver um pequeno intervalo durante as transies em que ambos estaro conduzindo. Conclui-se, portanto, que o consumo de energia dos dispositivos CMOS diretamente proporcional sua frequncia de operao.

O MOSFET DE DEPLEO
Se numa estrutura semelhante de um MOSFET de induo for feita a difuso de com a dopagem do tipo apropriado entre a regio de dreno e a regio de source, de forma a formar um canal permanente que permita a circulao de uma corrente de dreno mesmo que no haja tenso aplicada ao gate, obtmse o dispositivo denominado MOSFET de depleo. A Figura 7-28 mostra a estrutura e a simbologia de um MOSFET de depleo Canal P.
Source (S) Gate (G) Dreno (D)
contato metlico (SiO2) dreno (tipo N)

Source (S)

Gate (G)

Dreno (D)
contato metlico (SiO2) dreno (tipo P)

contato contato metlico metlico camada de xido de silcio canal source (tipo N) substrato (tipo P) contato metlico

contato contato metlico metlico camada de xido de silcio canal source (tipo P) substrato (tipo N) contato metlico

Substrato (B)

Substrato (B)

FIGURA 7-28 - ESTRUTURA DOS MOSFETS DE DEPLEO COM CANAL N E CANAL P

41

A figura permite observar que, ao contrrio do que ocorre num MOSFET de induo, no MOSFET de depleo existe um canal fsico ligando as regies de dreno e source. Por isso, quando se aplica uma tenso VDS entre os terminais de dreno e source, circula uma corrente de dreno sem a necessidade de uma tenso VGS aplicada entre gate e source. Em geral, os terminais de gate e substrato so interligados, exatamente como no MOSFET de induo. A descrio que se segue pressupe essa interligao. Para entender o que ocorre quando se aplica uma tenso VGS, vamos tomar como exemplo um NMOS de depleo. Com a aplicao de uma tenso positiva no gate, induzem-se cargas negativas na regio do canal N, o que resulta num alargamento do canal e consequente aumento no valor da corrente de dreno. Esse um processo anlogo ao que ocorre num NMOS de induo. Por isso, sempre que a tenso VGS de um MOSFET de depleo possui a mesma polaridade da tenso VDS, diz-se que o dispositivo opera no chamado modo de induo. Se o potencial do gate for negativo em relao ao source, cargas positivas sero induzidas na regio de canal, as quais se recombinam com os eltrons livres ali existentes, reduzindo o nmero de portadores disponveis e, com isso, diminuindo a corrente de dreno. um processo anlogo ao que ocorre num JFET. Por isso, sempre que a tenso VGS de um MOSFET de depleo possui polaridade oposta da tenso VDS, diz-se que o dispositivo opera no chamado modo de depleo. No modo de depleo, existe um valor de VGS que leva ao fechamento completo do canal e interrupo da corrente de dreno. Assim como num JFET, essa tenso conhecida como tenso de pinch-off (VP ou VGSoff). Outra semelhana com a terminologia empregada para o JFET que o valor saturado da corrente de dreno de um MOSFET de depleo quando VGS = 0 tambm conhecido como IDss. A Figura 7-29 ilustra os dois modos de operao de um MOSFET de depleo de canal N. Para um PMOS, basta inverter em cada caso a polaridade das tenses e o sentido da corrente.
ID IG = 0
(aumenta com VGS: INDUO)

ID IG = 0

VDS

VDS

(diminui com VGS: DEPLEO)

S VGS

S VGS

++++++
source (tipo N) substrato (tipo P) dreno (tipo N) source (tipo N)

++++++
substrato (tipo P)

dreno (tipo N)

FIGURA 7-29 - MOSFET DE DEPLEO DE CANAL N NOS MODOS DE INDUO E DE DEPLEO

Devido s suas caractersticas, o MOSFET de depleo o mais verstil dos transistores de efeito de campo. Como demosntrado acima, quando a tenso de gate tem polaridade oposta da tenso de dreno, ele opera como um JFET. Nessa condio, ter um modelo de pequenos sinais idntico ao de um JFET e ser utilizado principalmente como amplificador. Os circuitos para polariz-lo nesse modo de operao sero os mesmos j estudados para o JFET. Com uma tenso de gate com polaridade igual da tenso de dreno, o MOSFET de depleo comporta-se como um MOSFET de induo, e utilizado, como este, em aplicaes de chaveamento, utilizando os mesmos circuitos de polarizao utilizados pelo MOSFET de induo. 42

Como em qualquer transistor de efeito de campo, a regio de operao em que um MOSFET de depleo se encontra depende do valor da tenso entre gate e source. Desconsiderando-se a regio de avalanche, que deve ser evitada, a regio de operao de um MOSFET de depleo pode ser determinada pela seguinte regra, bastante semelhante usada para o JFET: Para VDS LVP @ VGSM, o MOSFET se encontra na regio linear ou resistiva;
L M L M L M

Para LVP @ VGSM < VDS LBDVSS @ VGSM, o MOSFET se encontra na regio de pinch-off ou de corrente constante. Na regio de pinch-off, a relao entre a corrente de dreno e a tenso entre gate e source dada, como num JFET, pela Equao de Shockley: IDs = IDss B 1 @
f

VGS f f f f f f f f f f f f f f f f f f VP

g2

Observando que no modo de

induo VGS e VP possuem sinais opostos e que no modo de depleo essas tenses tm o mesmo sinal, a equao pode ser desdobrada em duas, aplicveis, respectivamente, aos modos de induo e depleo:

IDs = IDss B 1 +

VGS f f f f f f f f f f f f f f VP

g2

(EQUAO 7-16)

IDs = IDss B 1 @

VGS f f f f f f f f f f f f f f VP

g2

(EQUAO 7-17).

A maior faixa de controle que os MOSFETs de depleo possuem sobre a corrente de dreno pode ser vista atravs das curvas caractersticas de sada e da curva de transferncia. A Figura 7-30 mostra essas curvas para um MOSFET de depleo de canal N hipottico com IDss = 8 mA e VP = -6 V.

modo de depleo

modo de induo

FIGURA 7-30 - CURVAS CARACTERSTICAS DE TRANSFERNCIA E DE SADA PARA UM NMOS DE DEPLEO

A Figura 7-31 mostra os smbolos mais comuns para a representao dos MOSFETs de depleo de canal N e P, respectivamente. Eventualmente podem ser empregados smbolos alternativos semelhantes aos utilizados para representar os MOSFETs de induo.
D D G G B S S B

FIGURA 7-31 SMBOLOS MAIS USADOS PARA REPRESENTAR O NMOS E O PMOS DE DEPLEO

43

EXEMPLO 7-12: O CIRCUITO ABAIXO UTILIZA UM PMOS DE DEPLEO CUJAS CARACTERSTICAS SO: VP = 4 V E IDss = 2 mA. SABENDO QUE O VALOR DA TENSO ENTRE DRENO E SOURCE DE 7 V: A) CALCULAR VALORES ADEQUADOS PARA RG1 E RG2. B) CALCULAR UM NOVO VALOR PARA RG2 PARA QUE A CORRENTE DE DRENO PASSE PARA 1,2 mA. -VDD 25 V

R G 1

RD 4,8 K

R G 2

RS 1,2 K

OBSERVAES GERAIS SOBRE OS MOSFETS DE INDUO E DE DEPLEO


Bidirecionalidade Diferente do que ocorre com as regies de coletor e emissor num transistor bipolar e com os terminais de dreno e source num JFET, as regies de dreno e source dos MOSFETs so fabricadas com caractersticas semelhantes, de forma que os terminais correspondentes podem ser intercambiados sem que se altere o desempenho do dispositivo. Em outras palavras, a corrente pode fluir entre o dreno e o source nos dois sentidos. Efeito da Polarizao do Substrato Qualquer que seja o tipo de MOSFET, se o substrato for colocado num potencial diferente do potencial do source, haver alteraes tanto na resistncia do canal como na tenso de limiar VT (no caso de um MOSFET de induo). Desse modo, o substrato pode ser utilizado como um segundo gate, razo pela qual esse terminal s vezes chamado de gate2 (G2) ou backgate. Nesses casos, obviamente, no se faz a interligao entre o substrato e o source. Mxima Tenso entre Gate e Source Como vimos, os MOSFETs possuem uma finssima camada de xido de silcio (de 0,08 a 0,2 mcrons de espessura), que isola o gate e o canal. Sendo to fina, essa camada pode ser facilmente danificada por uma tenso VGS excessiva. Por esse motivo, de extrema importncia respeitar os limites para essa tenso, estabelecidos pelo fabricante. At mesmo a eletricidade esttica comum no corpo humano pode ser suficiente para a perfurao da camada isolante. Essa eletricidade pode ser aplicada ao dispositivo pelo seu simples manuseio. Para evitar danos ao componente, algumas medidas de proteo podem ser tomadas: Na embalagem, alguns MOSFETs possuem um fio fazendo um curto-circuito entre os seus terminais. Assim, elimina-se qualquer tenso acidentalmente aplicada entre os terminais. Aps a montagem do componente no circuito, quando no haver mais manuseio, esse fio retirado. Outros MOSFETs possuem na sua estrutura interna um diodo Zener entre o gate e o source. A tenso de Zener inferior mxima tenso VGS permitida. Caso se tente aplicar uma tenso superior entre os terminais, o diodo entra na regio de regulao, impedindo danos. Essa soluo possui a desvantagem de reduzir a impedncia de entrada do MOSFET. 44

MOSFETS DE POTNCIA
At poucas dcadas atrs, a melhor opo para uso de semicondutores em aplicaes de alta potncia (correntes maiores do que 5 A) eram os transistores bipolares de potncia. Esses dispositivos, no entanto, apresentam uma srie de limitaes, entre as quais: Como se tratam de dispositivos controlados por corrente, necessitam de um elevado valor de corrente de base (at um quinto da corrente de coletor), o que significa um alto valor de potncia de controle. O tempo de chaveamento dos transistores bipolares de potncia da ordem de dcimos de microssegundos, muito lento para aplicaes em frequncias elevadas. Os transistores bipolares esto sujeitos chamada avalanche trmica, devido ao seu coeficiente trmico negativo (mais corrente maior temperatura menor resistncia mais corrente). Os transistores bipolares so dispositivos relativamente frgeis, requerendo componentes adicionais para sua proteo e quando falham geralmente causam a destruio de toda o estgio de sada onde se encontram localizados. Limitaes como essas fazem com que os circuitos de controle de potncia utilizando transistores bipolares sejam relativamente complicados. Por este motivo, os transistores de efeito de campo, em particular os MOSFETs de induo, tm sido cada vez mais utilizados em aplicaes de alta potncia, em substituio aos transistores bipolares. Os MOSFETs apresentam um coeficiente trmico positivo, estando assim livres da avalanche trmica. Seu tempo de chaveamento da ordem de nanossegundos e so dispositivos mais robustos do que os transistores bipolares. Alm disso, podem ser facilmente arranjados em paralelo, pois a corrente total tende a se distribuir uniformemente entre os vrios MOSFETs associados. Como desvantagens em relao aos transistores bipolares, os MOSFETs de potncia so dispositivos mais caros e, no estado de conduo, tendem a apresentar uma queda de tenso maior. Por esse motivo, quando o nvel de tenso mais elevado, os transistores bipolares continuam sendo a opo preferencial. Outra desvantagem a capacitncia relativamente elevada que esses dispositivos apresentam, o que impede a sua utilizao em frequncias de chaveamento superiores a centenas de MHz. Pesquisas tm sido realizadas no sentido de superar as deficincias dos MOSFETs nesses aspectos. Existem variadas estruturas construtivas para possibilitar que os MOSFETs operem em regime de alta tenso e/ou alta corrente. Cada uma dessas estruturas (todas elas diferentes da utilizada num MOSFET comum) tem como objetivo proporcionar uma caracterstica adequada para aplicaes de alta potncia. H basicamente dois tipos de estruturas: as laterais (semelhantes de um MOSFET comum), que proporcionam baixa resistncia de canal e capacidade de suportar altas tenses; e as verticais, onde as regies de dreno, source e gate se encontram empilhadas, ao invs de lado a lado, que aumentam a resistncia de canal, mas conferem capacidade de suportar altas correntes. Os fabricantes de semicondutores esto continuamente pesquisando variaes sobre essas estruturas bsicas, de forma a obter MOSFETs que operem em regimes cada vez elevados de tenso e potncia. As estruturas assim desenvolvidas so batizadas pelos seus fabricantes, tornando-se marcas registradas. Alguns exemplos so: HEXFET (da International Rectifier), SIPMOS (da Siemens), MegaMOS (da IXYS) e TrenchMOS (da Philips). 45

Em resumo, pode-se afirmar que em aplicaes de mdia ou baixa tenso que requeiram rpido chaveamento, os dispositivos mais apropriados so os MOSFETs. Para aplicaes de alta tenso, independente da frequncia de chaveamento, a escolha recai sobre os transistores bipolares. Se a aplicao for de baixa ou mdia tenso, mas sem grandes exigncias quanto ao tempo de chaveamento, a escolha indiferente.

TRANSISTOR BIPOLAR DE PORTA ISOLADA

Uma constatao pode ser feita a partir da discusso acima: embora, no geral, os MOSFETs apresentem melhores caractersticas para as aplicaes de alta potncia, os transistores bipolares apresentam vantagens em alguns aspectos especficos. Procurando-se combinar as boas caractersticas de cada um desses dispositivos (especialmente a baixa queda de tenso sobre o transistor bipolar e o curto tempo de chaveamento de um MOSFET), foi desenvolvido o transistor bipolar de porta isolada (IGBT Insulated Gate Bipolar Transistor). A Figura 7-32 mostra a estrutura bsica, a simbologia e o circuito equivalente de um IGBT.

FIGURA 7-32 - ESTRUTURA, SMBOLO E CIRCUITO EQUIVALENTE DE UM IGBT

Nota-se que o IGBT possui uma estrutura mista, com a regio de coletor situada verticalmente em relao s regies de gate e emissor, localizadas lateralmente. Os smbolos N+ e N- representam, respectivamente, regies N com maior e menor nvel de dopagem. No circuito equivalente, RD e RB representam as resistncias distribudas ao longo do corpo do dispositivo. A operao de um IGBT semelhante de um MOSFET de potncia. Uma tenso positiva aplicada ao emissor em relao ao gate causa o deslocamento de eltrons livres do emissor para o gate. Se essa tenso for superior tenso de limiar VT, forma-se um canal que permite a circulao de corrente entre o coletor (ligado ao substrato P) e o emissor, num fenmeno similar ao que ocorre num MOSFET de induo. Em seu estado de conduo, o IGBT possui uma resistncia menor do que a do MOSFET. No entanto, por ser um dispositivo bipolar (conduo de corrente baseada nos dois tipos de portadores), seu tempo de chaveamento maior, o que limita a mxima frequncia de operao. Assim, a escolha do dispositivo de potncia mais adequado depende das caractersticas peculiares de cada aplicao.

46

A Tabela 7-3 apresenta um quadro comparativo entre as principais caractersticas de transistores bipolares, MOSFETs e IGBTs. com base nessas caractersticas que se faz a escolha de um desses dispositivos para uma aplicao especfica. A Tabela 7-4 mostra as aplicaes mais comuns para cada um desses dispositivos. Obviamente, a tabela meramente indicativa, havendo muitas aplicaes em que mais de um (ou qualquer um) dos dispositivos possa ser empregado. Cabe ao projetista examinar todos os aspectos da situao especfica para escolher o dispositivo mais adequado.

TABELA 7-3 QUADRO COMPARATIVO DAS CARACTERSTICAS DOS DISPOSITIVOS DE POTNCIA

TABELA 7-4 APLICAES TPICAS DOS DISPOSITIVOS DE POTNCIA

47

CAPTULO 8 - AMPLIFICADORES OPERACIONAIS: FUNDAMENTOS

Durante a dcada de 1940, o esforo de guerra envolvia a necessidade de se resolver rapidamente problemas que envolviam equaes integrais e diferenciais, sendo essa a origem da computao analgica. Nessa poca desenvolveu-se o conceito de circuitos chamados amplificadores inversores realimentados para propsitos gerais, de alto ganho e acoplamento direto entre os estgios, denominao que anos mais tarde evoluiu para amplificadores operacionais, assim denominados devido sua utilizao na soluo de operaes matemticas. Os primeiros amplificadores operacionais foram implementados com vlvulas termoinicas, e acompanharam o desenvolvimento tecnolgico, passando a ser implementados com transistores bipolares discretos e, a partir da dcada de 1960, por meio de circuitos integrados (CIs), que a nica forma em que so atualmente disponveis. Os amplificadores operacionais (OPerational AMPlifiers OPAMPs) so os blocos bsicos dos chamados circuitos integrados analgicos ou lineares, em oposio aos circuitos integrados digitais ou lgicos (portas lgicas, flip-flops, etc.). Um OPAMP basicamente um amplificador de tenso de altssimo ganho, com alta impedncia de entrada e baixa impedncia de sada. O acoplamento entre os estgios direto (sem a utilizao de capacitores ou indutores), com o objetivo de aumentar a banda passante. Dessa forma, um OPAMP capaz de amplificar sinais constantes (ou seja, com frequncia zero). A Figura 8-1 mostra o diagrama em blocos genrico de um OPAMP.
entrada inversora

Primeiro Amplificador Diferencial


entrada no-inversora

Segundo Amplificador Diferencial

Estgio de Deslocamento de Nvel

Estgio de Sada (Classe AB)

sada

FIGURA 8-1 DIAGRAMA EM BLOCOS DE UM AMPLIFICADOR OPERACIONAL GENRICO

O segundo amplificador diferencial representado em linhas pontilhadas porque nem sempre est presente nos diagramas dos OPAMPs comerciais. Da sada para a entrada, as funes bsicas de cada estgio so: Estgio de Sada Trata-se de um amplificador de potncia em Classe AB, com acoplamento direto e alimentao atravs de fonte simtrica, que permite sinais de sada com qualquer polaridade, alm de dar ao OPAMP alguma capacidade de fornecimento de corrente. Estgio de Deslocamento de Nvel Adapta o sinal proveniente dos estgios amplificadores diferenciais para o nvel adequado ao estgio de sada. Alm disso, funciona como pramplificador e casador de impedncias. Estgios Amplificadores Diferenciais Como ser visto com mais detalhes a seguir, so os principais responsveis por vrias das caractersticas importantes de um OPAMP. O diagrama em blocos permite concluir que um amplificador operacional genrico possui dois terminais de entrada (inversora e no-inversora) e um terminal de sada. Alm destes, esto presentes tambm dois terminais destinados s tenses de alimentao do operacional. Eventualmente pode existir um segundo terminal de sada e terminais especficos para o ajuste externo de parmetros do operacional 48

ou para controle de sua(s) sada(s). A Figura 8-2 mostra o diagrama interno de um amplificador operacional bastante simples, discriminando os diversos blocos.
+VCC

vi+ vi-

vo

Primeiro Amplificador Diferencial

Segundo Amplificador Diferencial

Estgio de Estgio de Deslocamento Sada de Nvel -VEE

FIGURA 8-2 DIAGRAMA INTERNO DE UM AMPLIFICADOR OPERACIONAL SIMPLES

O smbolo mais comum para a representao de um amplificador operacional apresentado na Figura 8-3, juntamente com o aspecto fsico e as conexes internas de um OPAMP de uso muito frequente, o 741.
+VCC vivo vi+
ajuste de offset sem conexo

entrada inversora entrada no-inversora

+VCC sada
ajuste de offset

+
-VEE

-VEE

FIGURA 8-3 SMBOLO DO AMPLIFICADOR OPERACIONAL, ASPECTO FSICO E CONEXES

O smbolo mostra, alm das duas entradas e da sada, a alimentao DC do OPAMP, utilizando fonte simtrica (+VCC e -VEE). Nos circuitos meramente conceituais (tericos) no h necessidade de representar as fontes de alimentao. Existem alguns tipos comerciais de OPAMP que podem ser alimentados tanto a partir de fonte simtrica como a partir de fonte simples. Quando o OPAMP alimentado com fonte simples e/ou quando o conhecimento da(s) tenso(es) de alimentao relevante para a compreenso do funcionamento do circuito, conveniente no s que ela(s) seja(m) representada(s), como tambm assinalar o seu valor. Um amplificador operacional caracterizado pelo seu ganho de tenso em malha aberta, simbolizado por Ao. O sinal de sada do dispositivo dado pelo produto entre o ganho de tenso em malha aberta e a diferena entre os sinais aplicados s duas entradas, ou seja:

49

vo = Ao B vi+ @ vi@

(EQUAO 8-1).

Como ser visto adiante, tal caracterstica fundamental para viabilizar a utilizao prtica de um dispositivo com elevado valor de ganho de tenso. O valor da tenso de sada de um amplificador operacional limitado pelos valores das tenses de alimentao, isto , a tenso de sada no pode ser superior a +VCC, nem inferior a VEE. Quando o sinal de sada de um amplificador operacional igual a uma das tenses de alimentao, diz-se que a sua sada est saturada. Quando vo = +VCC, a sada est saturada para cima, e quando vo = -VEE, a sada est saturada para baixo.

AMPLIFICADOR DIFERENCIAL
Entre os estgios que compem um amplificador operacional pelo menos um o circuito conhecido como amplificador diferencial ou amplificador de diferenas. Trata-se de um amplificador com acoplamento direto com duas entradas que possui como principal caracterstica amplificar a diferena entre os sinais v1 e v2 aplicados s suas entradas. Isso significa que, se sinais iguais forem aplicados a essas entradas, o sinal de sada correspondente ser nulo. Essa propriedade conhecida como rejeio de modo comum, e de fundamental importncia para o correto funcionamento de um amplificador operacional. O circuito bsico de um amplificador diferencial mostrado na Figura 8-4. Para uma operao tima, os transistores devem ter caractersticas tanto quanto possvel idnticas e os resistores de coletor devem ter o mesmo valor.
+VCC
R C 1 R C vo2 2

vo1 vc1

T1 vi1

vD

vc2

T2 vi2

IE1 0,5 IF IE2 0,5 IF

IF t

VZ @ 0,6 f f f f f f f f f f f f f f f f f f f f f f f f f f f RE

T3
R Z R E

fonte de corrente constante

-VEE

FIGURA 8-4 AMPLIFICADOR DIFERENCIAL POLARIZADO POR FONTE DE CORRENTE CONSTANTE

Definem-se dois ganhos de tenso distintos para um amplificador diferencial: o ganho comum AC e o ganho diferencial AD. O ganho comum aquele obtido quando as tenses de entrada vi1 e vi2 so iguais. Supondo que os transistores possuam caractersticas idnticas, a corrente IF se divide em partes 50

iguais entre os dois transistores, resultando em tenses iguais sobre os resistores de coletor (que possuem o mesmo valor). Desse modo, vc1 = vc2 vD = 0. Em outras palavras, no caso ideal, o ganho comum nulo. Por isso, diz-se que os amplificadores diferenciais rejeitam os sinais comuns (aplicados simultaneamente a ambas as entradas) - a chamada rejeio de modo comum. Essa uma das caractersticas mais importantes de um amplificador diferencial. O ganho diferencial a relao entre a tenso no coletor dos transistores e a diferena de tenso entre as entradas do amplificador. O que se deseja que esse ganho seja o maior possvel (no caso ideal, infinito). Na prtica, um ganho diferencial infinito no pode ser obtido, ente outras razes, pelo fato de o hFE dos transistores ser finito. Igualmente, um ganho comum nulo no pode ser obtido porque, ainda que os dois transistores tivessem caractersticas absolutamente idnticas, seria necessrio que os dois resistores de coletor tivessem exatamente o mesmo valor, sendo ambas as condies extremamente improvveis. Os ganhos diferencial e comum podem ser calculados de forma aproximada atravs das equaes, vlidas exclusivamente para o circuito da Figura 8-4:

IF B RC f f f f f f f f f f f f f f f f f f AD = f (EQUAO 8-2) 0,052

AC =

2 B hfe + 1

RC B hoe f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f ` a (EQUAO 8-3).

Nas equaes acima, hfe e hoe so parmetros hbridos dos transistores utilizados no circuito. A polarizao do amplificador diferencial por meio de uma fonte de corrente constante colabora para o aumento da impedncia de entrada desse circuito. Caso se deseje uma impedncia de entrada ainda mais alta, os amplificadores diferenciais podem sem implementados a partir de JFETs ou mesmo de MOSFETS. A qualidade de um amplificador diferencial pode ser avaliada atravs de sua taxa de rejeio de modo comum (CMRR - common mode rejection ratio), que pode ser calculada pela frmula:
L M L M LA M f f f f f f f f D M CMRR =L L M (EQUAO 8-4). LA M
C

A taxa de rejeio de modo comum mais frequentemente expressa em decibis (dB):

CMRR dB

Quanto maior a CMRR, mais eficiente o amplificador diferencial.

L M L M LA M f f f f f f f f D M = 20 B logL L M (EQUAO 8-5). LA M


C

CARACTERSTICAS IMPORTANTES DE UM OPAMP REAL

Como fizemos em relao a todos os dispositivos estudados at aqui, faremos a anlise dos circuitos com OPAMP utilizando o modelo ideal para esse elemento. Embora o OPAMP seja o dispositivo cujo comportamento efetivo mais acuradamente descrito pelo modelo ideal, ainda assim necessrio que o projetista tenha uma clara compreenso do significado e da ordem de grandeza de cada um dos parmetros de um OPAMP real, para que seja capaz de avaliar o seu impacto no desempenho de circuitos reais em que o OPAMP seja utilizado. 51

Sero apresentadas a seguir as principais caractersticas de um OPAMP real, com uma breve explanao sobre o seu significado fsico.

GANHO DE TENSO EM MALHA ABERTA (AO)


a relao entre o sinal de sada (sem saturao) de um OPAMP no realimentado e o sinal diferencial de entrada (diferena entre as tenses nas entradas no-inversora e inversora). Vale a relao:

vo f f f f f f f f f f f f f f f f f f f f f f AO = f vi+ @ vi@

(EQUAO 8-6).

desejvel que o ganho de tenso em malha aberta tenha o maior valor possvel.

TENSO DE OFFSET DE ENTRADA (VIO)


Ainda que as tenses nas duas entradas de um OPAMP real tenham exatamente o mesmo valor, a tenso de sada no ser necessariamente nula. Define-se a tenso de offset de entrada como o valor da diferena de potencial necessria entre as duas entradas de um OPAMP para que a tenso na sada seja zero. Conclui-se, portanto, que o valor da tenso de sada de um OPAMP dado, com maior preciso, pela frmula:

vo = AO B vi + @ vi @ @ vi o

(EQUAO 8-7).

Na prtica, isso significa que mesmo que as tenses nas entradas sejam absolutamente iguais, o OPAMP ir amplificar um sinal da ordem de milivolts. Caso o valor do ganho de tenso do circuito seja elevado, isso pode ser suficiente para levar a sada do OPAMP saturao. Quando se utiliza a realimentao negativa, o ganho reduzido e a influncia de vio a introduo de um nvel DC no sinal de sada. Em boa parte das aplicaes, esse nvel DC pode ser desprezado. Quando, porm, ele implica num erro significativo, torna-se necessrio empregar tcnicas de compensao de offset. Muitos CIs comerciais de amplificadores operacionais possuem terminais especificamente designados para permitir essa compensao. O circuito mais comum est representado na Figura 8-5.

FIGURA 8-5 TCNICA DE COMPENSAO DA TENSO DE OFFSET DE ENTRADA DE UM OPAMP REAL

52

O valor do potencimetro e o ponto em que seu cursor deve ser ligado (se alimentao positiva ou alimentao negativa) podem variar de um CI para outro. O caso mais comum o mostrado na figura (potencimetro de 10 K com o cursor ligado na alimentao alimenta negativa). Para se fazer a compensao, ambas as entradas devem ser aterradas, o que garante um sinal diferencial nulo. Qualquer sinal presente na sada, portanto, ser devido a vio. Em seguida, ajusta-se o potencimetro at que se obtenha tenso de sada zero. Nos casos em que o amplificador operacional no dispe de pinos especficos para pa a compensao do offset, pode ser usada uma das tcnicas mostradas na Figura 8-6, , que permitem que a tenso de offset de entrada seja compensada externamente. externamente Em todos os casos, o potencimetro deve ser ajustado para proporcionar tenso de sada nula para uma tenso de entrada tambm nula. .
RF vi RI vo vi RI vo RF R R I RF vi vo

R POT +VCC -VEE +VCC

R 1 POT

R 2

-VEE

POT +VCC CC -VEE

FIGURA 8-6- TCNICAS PARA A COMPENSAO EXTERNA DA TENSO DE OFFSET DE ENTRADA

CORRENTE DE POLARIZAO POLARIZA DE ENTRADA (IB)

Uma vez que as impedncias das entradas no so na verdade infinitas, circulam por elas pequenas correntes de polarizao (IB+ e IB-), drenadas, respectivamente, pela entrada no-inversora no e pela entrada inversora do OPAMP. Define-se como corrente de polarizao de entrada (IB) a mdia aritmtica dos mdulos das duas correntes de polarizao, ou seja:
L M L M L M L M LIB +M+LIB @M f f f f f f f f f f f f f f f f f f f f f f f f f f f f f

IB =

(EQUAO 8-8).

Para avaliar o efeito dessas correntes, consideremos o circuito da Figura 8-7, que uma aplicao tpica de OPAMP, a ser analisada posteriormente.

FIGURA 8-7 EFEITO DAS CORRENTES DE POLARIZAO DE ENTRADA TRADA DE UM OPAMP REAL RE

53

Uma corrente de, por exemplo, 100 nA, percorrendo o resistor de 100 K, d origem a uma tenso de offset de entrada de 10 mV, com sua consequente influncia sobre o sinal de sada. Conclui-se que no se devem utilizar resistores de alto valor de resistncia em srie com os terminais de entrada de um OPAMP. Como quase sempre se utilizam resistores ligados entrada inversora (para garantir a realimentao negativa), uma boa prtica usar tambm um resistor (representado pelo R pontilhado na figura) entre a entrada no inversora e a terra para que os efeitos de IB+ e IB- se cancelem mutuamente. Para garantir esse cancelamento, necessrio que a resistncia equivalente dos resistores conectados a uma entrada seja igual resistncia equivalente dos resistores conectados outra entrada.

CORRENTE DE OFFSET DE ENTRADA (IOS)

Como os circuitos das duas entradas de um operacional real nunca so perfeitamente simtricos, intuitivo que as correntes de polarizao de entrada IB+ e IB- tenham valores diferentes. O mdulo da diferena entre as correntes de polarizao de entrada chamado de corrente de offset de entrada, ou seja:
M L M LIB +M@LIB @M IOS =L L M L M
(EQUAO 8-9).

SLEW RATE (MXIMA TAXA DE VARIAO DO SINAL DE SADA - SR)

Embora os diversos estgios que compreendem um OPAMP sejam diretamente acoplados (isto , sem a utilizao de capacitores), seu circuito inclui ao menos um capacitor, que responsvel por garantir a estabilidade do ganho do dispositivo. Alm desse capacitor fsico, um amplificador operacional, como qualquer dispositivo semicondutor, apresenta capacitncias internas, que, por terem valores muito menores, tm influncia desprezvel sobre o comportamento do dispositivo. A presena de tais capacitncias impossibilita variaes instantneas na tenso de sada do amplificador operacional, existindo uma taxa mxima possvel para a variao do sinal de sada - o chamado slew rate (SR). Caso algum sinal aplicado ao operacional tente forar uma variao no sinal de sada maior do que a determinada pelo slew rate, ocorrer distoro. O slew rate de um amplificador operacional medido pela aplicao de uma onda quadrada entrada de um circuito caracterizado por um ganho unitrio (isto , sinal de sada exatamente igual ao sinal de entrada). A Figura 8-8 ilustra o efeito do slew rate sobre o sinal de sada desse circuito.

FIGURA 8-8 EFEITO DO SLEW RATE SOBRE O SINAL DE SADA DE UM OPAMP REAL

54

O valo do slew rate dado por :

SR = mx

t Q 0

lim

g vo f f f f f f f f f f f f

= mx

g d vo f f f f f f f f f f f

dt

(EQUAO 8-10).

O slew rate constitui uma importante limitao para o desempenho de um OPAMP, ocasionando aprecivel distoro, especialmente no processamento de sinais que possuam simultaneamente alta frequncia e alta amplitude. No caso de um sinal de entrada senoidal, o sinal de sada tem expresso: vo t = vo mx B sen wt . Logo:
f g b d vo SR ` ac f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f SR = mx f = mx B vomx B cos B t [ SR = mx B vomx [ fmx = f dt 2 B B vomx
` a ` a

(EQUAO 8-11).

A Equao 8.11 mostra que, quanto maior a frequncia de um sinal processado por um amplificador operacional real, menor ser a amplitude possvel para o sinal de sada sem que ocorra distoro. necessrio, portanto, reduzir a amplitude ou a frequncia do sinal para evitar a distoro.
EXEMPLO 8-1: APLICA-SE ENTRADA DE UM AMPLIFICADOR QUE UTILIZA O OPAMP LF351 UM SINAL SENOIDAL. SABENDO QUE A AMPLITUDE DO SINAL DE SADA DE 16 V, CALCULAR A MXIMA FREQUNCIA DO SINAL PARA QUE NO OCORRA DISTORO.

PRODUTO GANHO X BANDA PASSANTE (GBW - GAIN X BAND WIDTH)


Constata-se que o ganho de tenso em malha aberta Ao de um OPAMP diminui medida que a frequncia do sinal processado aumenta. Isso ocorre devido s capacitncias internas do OPAMP, cujos efeitos se acentuam nas altas frequncias. Utilizando-se o OPAMP sem realimentao e com acoplamento direto (sem o uso de capacitores), obtm-se em CC (frequncia igual a zero) o mximo valor para o ganho de tenso mximo, que o ganho de tenso em malha aberta, discutido no Item 1. Aumentando-se a frequncia, atinge-se o ponto em que o ganho de tenso passa a valer
Ao f f f f f f f f f f f f f w w w w w w w w. p2

A frequncia angular em que

isso ocorre chamada de frequncia angular de corte em malha aberta do OPAMP, a qual chamaremos de o. Utilizando-se realimentao negativa, pode-se modificar o valor do ganho mximo para A1 e teremos uma nova frequncia angular de corte 1, na qual o valor do ganho de tenso
A f f f f f f f 1 f f f f f f w w w w w w w w. p2

O mesmo

se pode fazer para os ganhos A2,..., An. Pode-se demonstrar que: Ao o = A1 1 = ... = An n = K. A Figura 8-9 ilustra essa relao para o OPAMP 741. Av

f (Hz)

FIGURA 8-9 RELAO ENTRE GANHO DE TENSO E BANDA PASSANTE NUM OPAMP REAL

55

A constante K outro parmetro fundamental de um OPAMP. Esse parmetro conhecido como produto ganho x banda passante (GBW). Conclui-se que, da mesma forma como nos demais componentes ativos, ganho e banda passante so caractersticas conflitantes num OPAMP real.
EXEMPLO 8-2: PARA O MESMO CIRCUITO ANALISADO NO EXEMPLO 8-1, CALCULAR O MXIMO VALOR DA AMPLITUDE DO SINAL DE ENTRADA PARA QUE A LIMITAO DO OPERACIONAL SEJA DADA PELO PRODUTO GANHO BANDA PASSANTE, E NO PELO SLEW RATE.

TENSO DIFERENCIAL DE ENTRADA (VID)


a mxima diferena de potencial permitida entre as duas entradas do OPAMP. Esse um limite que, ultrapassado, causa danos ao componente.

FAIXA PERMITIDA DE TENSES DE ENTRADA (VI)


o mximo valor permitido para a tenso em qualquer uma das entradas do OPAMP. Ultrapassar esse limite tambm causa danos ao componente.

MXIMA EXCURSO DO SINAL DE SADA (VOM)


o mximo valor de pico-a-pico que o sinal de sada do OPAMP pode assumir. Esse valor limitado basicamente pelas tenses de alimentao, pelas tenses de saturao dos transistores de sada e pela corrente de sada (que influi sobre a queda de tenso sobre os resistores no estgio de sada do OPAMP).

DRIFT (DESVIO)
a variao nos valores das caractersticas de um OPAMP real em funo da temperatura ou da tenso de alimentao, que um fenmeno previsvel em semicondutores.

A Tabela 8-1 d uma ideia sobre os valores numricos das diversas caractersticas relevantes de um OPAMP real. Constam da tabela os valores tpicos constantes das folhas de dados sobre os OPAMPs LM741, LF351 e CA3140. Esses amplificadores operacionais representam as trs principais tecnologias empregadas na fabricao desse dispositivo. O 741 implementado totalmente com transistores bipolares. O LF351 utiliza transistores de efeito de campo de juno (JFET) nas entradas, no que conhecido como tecnologia BiFET (Bipolar + JFET). Por fim, o CA3140 utiliza MOSFETs em suas entradas e chamada tecnologia BiMOS (Bipolar + MOSFET). 56

Um fato digno de nota que esses trs amplificadores operacionais so intercambiveis (qualquer um deles pode ser diretamente substitudo por qualquer dos outros dois), visto que possuem a mesma pinagem. A exceo o pino 8, que no CA3140 possui uma funo especial, utilizada ocasionalmente, e que nos outros dois CIs no possui conexo.

TABELA 8-1 PRINCIPAIS CARACTERSTICAS ELTRICAIS DE TRS TIPOS COMERCIAIS DE OPAMP

57

Os valores constantes da tabela so tpicos, variando em funo da temperatura, das condies de utilizao do operacional e mesmo de fabricante para fabricante.

AMPLIFICADOR OPERACIONAL IDEAL

Uma vez conhecidas as caractersticas reais de um OPAMP, podemos introduzir o conceito de OPAMP ideal, que ser o modelo utilizado em nossas anlises de circuitos com amplificadores operacionais. As caractersticas mais relevantes de um OPAMP ideal so: Ganho de tenso infinito em malha aberta (Ao = ). Tenso e corrente de offset nulas. Impedncia de entrada infinita (Zi = ), o que equivale a correntes de polarizao de entrada nulas. Impedncia de sada nula (Zo = 0). Produto ganho banda passante infinito (GBW = ). Slew Rate infinito (SR = ). CMRR infinito, ou seja, se aplicados sinais iguais s duas entradas simultaneamente, o sinal de sada nulo. Sem limitaes quanto tenso diferencial ou tenso individual nas entradas. Comportamento invarivel com a temperatura e a tenso de alimentao (drift nulo). A nica limitao do OPAMP ideal se refere aos valores mximo e mnimo que a tenso de sada vo poder atingir. Ela no poder ser superior a +VCC (tenso positiva de alimentao do operacional) nem inferior a VEE (tenso negativa de alimentao do operacional). Em outras palavras, a tenso de sada limitada pelas tenses de alimentao do amplificador operacional, de modo que a mxima excurso do sinal de sada vai de VEE a +VCC. Uma vez que o ganho de tenso em malha aberta Ao infinito, conclui-se que se houver qualquer diferena no nula entre as tenses nas entradas inversora e no inversora, o valor da tenso de sada tambm ser infinito (+ caso a tenso na entrada no-inversora seja superior e - caso a tenso na entrada inversora seja superior). Como a tenso de sada tem valores limitados pelas tenses de alimentao, uma sada com valor + corresponde na prtica a +VCC. Em tal situao, diz-se que a sada est saturada positivamente ou saturada para cima. Analogamente, uma tenso de sada com valor - corresponde na prtica a VEE. Nesse caso, diz-se que a sada est saturada negativamente ou saturada para baixo. O modelo ideal para o OPAMP facilita significativamente a anlise e a compreenso dos circuitos que utilizam esse dispositivo. Contudo, ao se utilizarem na prtica as concluses obtidas utilizando-se esse conceito, deve-se ter em mente que os resultados obtidos so apenas aproximados, devendo-se tomar as medidas impostas pelas limitaes reais do dispositivo (balanceamento de offset, limitao de slew rate, etc.). Para que a utilizao do modelo ideal produza resultados compatveis com a realidade, necessrio que as resistncias utilizadas nos circuitos com OPAMP no sejam nem muito pequenas (para 58

que no se exceda a capacidade de fornecimento de corrente do dispositivo) e nem muito grandes (para que a influncia da impedncia de entrada do dispositivo seja desprezvel). Como uma regra prtica, as resistncias devem ficar na faixa entre 500 e 330 K, adequadas para circuitos com o 741. Outra medida importante manter-se a frequncia em valores que no evidenciem as limitaes do slew rate e do produto ganho banda passante. Tomando mais uma vez como referncia o OPAMP 741, em frequncias de at 5 KHz tais limitaes no costumam ser perceptveis. Tomadas tais providncias, o OPAMP o dispositivo eletrnico cujos resultados obtidos a partir do modelo ideal mais se aproximam aos obtidos na prtica.

PRINCPIOS FUNDAMENTAIS NA ANLISE DE CIRCUITOS COM OPAMPS IDEAIS


Devido ao seu ganho de tenso infinito, a condio necessria para que a sada de um OPAMP ideal NO esteja saturada que as tenses nas entradas inversora e no inversora sejam exatamente iguais. Logo, quando o sinal de sada de um OPAMP ideal no est saturado, podemos ter a certeza de que a tenso na entrada inversora igual tenso na entrada no-inversora. Em outras palavras, podemos dizer que em tal situao existe um curto-circuito virtual entre as entradas do amplificador operacional (curto-circuito porque a tenso entre elas zero, e virtual porque elas no esto eletricamente conectadas). Por outro lado, a existncia de uma diferena entre as tenses nas duas entradas garantia de que a sada se encontra saturada, seja para cima ou para baixo. Esse o primeiro princpio fundamental a ser utilizado na anlise de circuitos com OPAMPs ideais. O segundo princpio fundamental para a anlise deriva do fato de que a impedncia das entradas infinita. Isso significa que a corrente drenada (ou fornecida) pelas entradas de um OPAMP ideal nula. Utilizando-se esses princpios fundamentais, as leis de Kirchoff e de Ohm e os teoremas de rede, possvel determinar os ganhos e outras relaes de interesse entre as grandezas do circuito.
EXEMPLO 8-3: NO CIRCUITO ABAIXO, QUE UTILIZA UM OPAMP IDEAL, A TENSO vo VALE -3 V. TENSO v A .
vA

A) CALCULAR A

B) CALCULAR O MXIMO VALOR PARA v B PARA QUE NO OCORRA SATURAO DE vo .


R2 1,5 K

R1 1 K

+VCC (+6 V) vo

-VEE (-6 V) VB +4 V R3 1 K R4 1,5 K

59

CIRCUITOS UTILIZANDO AMPLIFICADORES OPERACIONAIS

Os circuitos de aplicao dos OPAMPs podem ser divididos em duas grandes categorias:

A) Aplicaes lineares So aquelas em que existe uma relao linear entre o(s) sinal(is) de entrada e o sinal de sada, ou seja:
vo = X a iB vii + b , com pelo menos um dos ai sendo diferente de zero.
n i =1

Essa

relao, obviamente, deixa de ser linear caso a sada do OPAMP chegue saturao. As aplicaes lineares so, basicamente, amplificadores. Desse modo, a sada desses circuitos, em geral, no est saturada. Para se conseguir isso com um sinal de entrada diferente de zero, necessrio reduzir o ganho de tenso do amplificador operacional, o que obtido por meio do uso de realimentao negativa. Para se aplicar realimentao negativa a um amplificador operacional, basta ligar a sua sada entrada inversora por meio de uma rede de componentes (em geral componentes passivos) que proporcione ao sinal uma defasagem diferente de 180. Ainda que se aplique realimentao negativa a um amplificador operacional, necessrio que a rede de realimentao seja integralmente formada por elementos lineares (resistores, capacitores, indutores ou um curto-circuito) para que se caracterize a aplicao como linear. Excepcionalmente, algumas aplicaes lineares podem utilizar realimentao positiva em conjunto com a realimentao negativa. O que caracteriza tais aplicaes como lineares a existncia de uma relao de proporcionalidade entre os sinais de entrada e sada.

B) Aplicaes No-Lineares So aquelas em que no existe uma relao linear entre o(s) sinal(is) de entrada e o sinal de sada. Em algumas dessas aplicaes, OPAMP opera com a sada saturada, ou seja, o sinal de sada pode assumir apenas dois valores distintos (+VCC ou VEE). Quando tal situao ocorre, pode-se dizer que a sada de tais circuitos tem um comportamento binrio (digital). Em outros tipos de aplicaes no-lineares, o sinal de sada pode ser oscilante, ou seja um sinal peridico. Nas aplicaes no-lineares, o amplificador operacional pode ser utilizado sem realimentao (e a sada do OPAMP ser saturada), com realimentao positiva (e a sada do OPAMP ser saturada ou oscilante, dependendo da quantidade de realimentao positiva) e, eventualmente, utilizar apenas realimentao negativa, mas com elementos no-lineares (um diodo, por exemplo) na rede de realimentao. Nesse caso, a sada do OPAMP pode no estar saturada, mas no haver uma relao linear entre ela e a(s) entrada(s) do circuito.

Nos captulos que se seguem, sero analisados os principais circuitos de aplicao dos amplificadores operacionais. 60

CAPTULO 9 - APLICAES LINEARES DOS AMPLIFICADORES OPERACIONAIS

Nestas aplicaes, utiliza-se realimentao negativa no OPAMP, com o objetivo de reduzir o ganho de tenso global do circuito em relao ao ganho infinito do dispositivo. A realimentao negativa num OPAMP obtida atravs da conexo entre a sada e a entrada inversora, atravs de uma rede de elementos lineares que introduza uma defasagem diferente de 180. Eventualmente, tais aplicaes podem empregar tambm realimentao positiva, em conjunto com a negativa. H uma grande gama de aplicaes lineares dos amplificadores operacionais. Dentre elas, estudaremos algumas que sero divididas em trs categorias: amplificadores, conversores de sinal e filtros ativos.

AMPLIFICADORES COM OPAMPs

Os amplificadores com OPAMPs so utilizados para a realizao das operaes matemticas que deram origem ao nome do dispositivo. Em geral, a sada de um amplificador no est saturada. A saturao da sada pode ocorrer eventualmente quando o(s) sinal(ais) de entrada aplicado(s) levam o sinal de sada a tentar ultrapassar o limite imposto pelas tenses de alimentao. Quando isso ocorre, obviamente, deixa de existir linearidade entre os sinais de entrada e sada. Veremos a seguir os principais amplificadores utilizando OPAMP. Em todos os casos, consideraremos os OPAMPs como ideais, e utilizaremos os princpios bsicos apresentados no captulo anterior para a anlise de circuitos com esse dispositivo.

AMPLIFICADOR INVERSOR
Tem como caracterstica apresentar um sinal de sada com defasagem de 180o em relao ao sinal de entrada (ou polaridade oposta, no caso de sinal DC). Seu diagrama bsico mostrado na Figura 9-1. iRI
vi RI X

iRF
i=0 RF

vd = 0 vo
malha de entrada

malha de sada

FIGURA 9-1 DIAGRAMA BSICO DO AMPLIFICADOR INVERSOR COM OPAMP

61

Como em todos os demais circuitos que sero analisados, importante fazer distino entre a(s) entrada(s) do circuito e a(s) entrada(s) do OPAMP. Como se trata de um amplificador, supe-se que a sada no est saturada. Logo, a tenso diferencial vd entre as entradas do OPAMP e a corrente i drenada pela entrada inversora sero necessariamente nulas (primeiro e segundo princpios fundamentais de anlise). Na anlise desse circuito e de todos os demais amplificadores, suporemos que os sinais de entrada e sada so positivos em relao ao terra do circuito. Se essa suposio no for verdadeira, isso ser evidenciado por um sinal negativo na expresso do ganho de tenso do circuito. Vamos aplicar as leis de Kirchoff e de Ohm ao circuito em questo para determinar a expresso matemtica de seu ganho de tenso
f g vo f f f f f f f f f

Av =

vi

vi @ vd @ 0 vi f f f f f f f f f f f f f f f f f f f vi f f f f f f f f f f f f f f f f f f f f f f A equao LKT da malha de entrada : + vi @ iRI B RI @ vd = 0 [ iRI = f = [ iRI = . RI RI RI vd @ vo @ vo vo f f f f f f f f f f f f f f f f f f f f f 0 f f f f f f f f f f f f f f f f f f f f f f f f f f . Para a malha de sada: + vo + iRFB RF @ vd = 0 [ iRF = f = [ iRF = @ RF RF RF
vo f f f f f f f vi f f f f f f Aplicando a LKC ao n X: + iRI @ i @ iRF = 0 [ iRF = iRI @ i = iRI @ 0 [ iRF = iRI . Logo: @ f = [ RF RI [ vo RF f f f f f f f f f f f f f f f f = Av = @ vi RI
(EQUAO 9-1).

O sinal negativo da equao mostra que o circuito , de fato, inversor. O mdulo do ganho de tenso dado pela relao entre dois resistores, sem a influncia de qualquer parmetro do OPAMP. Isso torna o projeto bastante simples.

EXEMPLO 9-1: DADO O CIRCUITO ABAIXO E O GRFICO DO SEU SINAL DE ENTRADA, TRAAR O GRFICO DO SINAL DE SADA CORRESPONDENTE. CADA DIVISO VERTICAL DO GRFICO VALE 3 V.

vi
RA 1,8 K +VCC (+12 V) RX 600

vi

vo
-VEE (-12 V)

t
0

62

AMPLIFICADOR SOMADOR INVERSOR

Caso se modifique o circuito anterior ligando-se n resistores entrada inversora do OPAMP, obtm-se a configurao conhecida como amplificador somador inversor, mostrada na Figura 9-2. iR1
v1 R1

iRF
RF i=0 R2 X vd = 0 RN vo

iR2
v2

iRN
vN
malha de entrada N malha de entrada 2 malha de entrada 1

malha de sada

FIGURA 9-2 DIAGRAMA DO AMPLIFICADOR SOMADOR INVERSOR COM OPAMP

vo f f f f f f f A malha de sada exatamente igual do amplificador inversor, visto acima. Assim: iRF = @ f . RF

vi f f f f f f . A malha de entrada 1 anloga malha de entrada do amplificador inversor. Logo: iR1 = f R1 vi vi f f f f f f f f f f f f f f f Estendendo o mesmo raciocnio s demais malhas da entrada: iR2 = f , ..., iRN = f . R2 RN

Aplicando a LKC ao n X: + iR1 + iR2 + + iRN @ i @ iRF = 0 [ iRF = + iR1 + iR2 + + iRN . Substituindo as expresses obtidas acima:
@
f g vo v RF RF RF f f f f f f f f v f f f f f f f v f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f = 1 + 2 + + N [ vo = @ v 1B + v 2B + + v NB RF R1 R2 RN R1 R2 RN
(EQUAO 9-2).

Essa expresso mostra que o circuito na realidade um somador ponderado, onde os pesos so as relaes entre a resistncia de realimentao e as resistncias nas entradas especficas. No caso particular em que R1 = R2 = ... = RN = RF, teremos:
vo = @ v 1 + v 2 + + v N
b c

Esse circuito pode ser utilizado como base para um misturador de sinais (mixer), permitindo que sinais provenientes de mltiplas fontes sejam processados simultaneamente por meio de um nico amplificador, sendo que cada uma dessas fontes pode ter ganho (controle de volume) independente das demais. O controle individual de ganho obtido por meio das resistncias de entrada (R1 a RN) e o controle geral de ganho feito por meio da resistncia de realimentao (RF).

EXEMPLO 9-2: PROJETAR E DESENHAR O DIAGRAMA DE UM CIRCUITO UTILIZANDO AMPLIFICADORES 3 B A + 2 B B + 5 B C f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f OPERACIONAIS IDEAIS PARA REALIZAR A OPERAO D = . A,B E C SO TENSES QUE VARIAM 10 ENTRE -10 V E +10 V.

63

AMPLIFICADOR NO-INVERSOR

Nesse circuito, o sinal de entrada aplicado entrada no-inversora do OPAMP. Logo, seu sinal de sada est em fase com o sinal de entrada (ou tem a mesma polaridade, no caso de sinal DC). A Figura 9-3 mostra dois aspectos do diagrama bsico desse circuito.
vi vo RF RI

RI

RF

vi

vo

FIGURA 9-3 DIAGRAMA DO AMPLIFICADOR NO-INVERSOR COM OPAMP

O ganho de tenso dessa configurao dado por:


Av = vo RF f f f f f f f f f f f f f f f f =1+ vi RI
(EQUAO 9-3).

Conclui-se que o ganho de tenso desse tipo de circuito nunca ser inferior unidade. Essa configurao tem como vantagem em relao ao amplificador inversor o fato de sua impedncia de entrada ser igual impedncia de entrada do prprio OPAMP utilizado, ou seja, a impedncia de entrada infinita, caso se considere o OPAMP como ideal. Num amplificador inversor essa impedncia igual resistncia de entrada RI.

SEGUIDOR DE TENSO OU BUFFER ANALGICO

Observando a expresso do ganho de tenso do circuito anterior, podemos constatar que, se desejarmos que o ganho de tenso seja unitrio, basta fazer a relao RF/ RI igual a zero. A maneira bvia de obter esse resultado fazer RF = 0, o que resultaria no circuito A da Figura 9-4. Outra forma seria fazer RI = , o que resultaria no circuito B. A maneira mais prtica e econmica de consegui-lo a adoo simultnea das duas providncias, o que resulta no circuito C, que a forma final do seguidor de tenso ou buffer analgico.
vi vo = vi vi vo = vi vi vo = vi

A
RF = 0 RI RI = RF

FIGURA 9-4 OBTENDO UM BUFFER ANALGICO A PARTIR DE UM AMPLIFICADOR NO-INVERSOR

64

A princpio pode haver dvidas sobre a utilidade de um circuito cujo sinal de sada exatamente igual ao de entrada. No entanto, basta lembrar que, no caso ideal, o seguidor de tenso possui impedncia de entrada infinita e impedncia de sada nula, o que o torna perfeito para o casamento de impedncias entre dois estgios de um determinado circuito. Em outras palavras, utilizando-se um seguidor de tenso possvel eliminar a influncia que as impedncias de dois circuitos exercem entre si quando eles so conectados. A Figura 9-5 ilustra um exemplo prtico desse princpio.
vR vR i=0

R
iR iV

V
iRC

vC

iC

V
iRC

vC

iV

FIGURA 9-5 EXEMPLO PRTICO DE UTILIZAO DO SEGUIDOR DE TENSO COM OPAMP

Suponha que seja necessrio medir o valor da tenso armazenada no capacitor, que alimentado com tenso contnua e constante. Caso seja feita uma conexo direta entre o capacitor e o voltmetro (que possui baixa impedncia), o capacitor se descarrega sobre o voltmetro, o que leva a uma medida falsa. Em outras palavras, a colocao do instrumento influi sobre o valor da medida realizada, o que totalmente inaceitvel. Colocando-se um seguidor de tenso entre o capacitor e o voltmetro, a elevada impedncia do seguidor impede a descarga do capacitor, de forma que a tenso sobre o voltmetro, medida na sada do seguidor, ter o valor real da tenso no capacitor. A corrente do voltmetro passa a ser fornecida pelo OPAMP, e no mais pelo capacitor. Assim, a incluso do seguidor de tenso elimina a influncia do voltmetro sobre a grandeza a ser medida.

AMPLIFICADOR SUBTRATOR OU DIFERENCIAL

Este circuito fornece na sada uma tenso proporcional diferena entre as duas tenses de entrada. O diagrama do circuito mostrado na Figura 9-6.
R2

R1

vb vo va
R3

R4

FIGURA 9-6 DIAGRAMA BSICO DO AMPLIFICADOR SUBTRATOR

65

Supondo

R f f f f f f f R f f f f f f f 2 = 4 , o sinal de sada do circuito vale: R1 R3 vo = R a R a f f f f f f f` f f f f f f f` 2 B va @ vb = 4 B va @ vb R1 R3


(EQUAO 9-4).

Para o caso especial em que todos os resistores tm o mesmo valor, temos: vo = va @ vb .

AMPLIFICADORES DE INSTRUMENTAO

Os amplificadores diferenciais so especialmente teis para o processamento de sinais provenientes de transdutores como Pontes de Wheatstone ou termopares. A Figura 9-7 mostra um subtrator utilizado para amplificar o sinal de uma Ponte de Wheatstone, que um arranjo muito utilizado em clulas de carga (strain gauges), em transdutores de presso, em transdutores de temperatura, etc. Uma caracterstica comum desses transdutores a pequena amplitude do sinal por eles fornecido (dezenas de milivolts ou menor).

RA

RB

R2

X
RD

V
RC

R1

vo
R3

R4

FIGURA 9-7 SUBTRATOR UTILIZADO PARA PROCESSAR O SINAL DE UMA PONTE DE WHEATSTONE

O subtrator amplifica a diferena entre as tenses nos pontos X e Y da Ponte de Wheatstone, que por sua vez ser proporcional ao desequilbrio entra os produtos das resistncias opostas da ponte, ou b c R f f f f f f f R f f f f f f f seja, v XY = K B R A B R C @ R BB R D . Consequentemente, uma vez respeitado o princpio de que 2 = 4 , R1 R3 R f f f f f f f o sinal de sada ser: vo = 2 B v XY . R1 Esse circuito apresenta alguns inconvenientes que dificultam a sua aplicao prtica. O primeiro, e mais grave, que as impedncias das entradas do subtrator so muito baixas, e acabam influindo sobre os resistores da ponte, alterando indevidamente o seu equilbrio. Isso introduz erro nas medidas realizadas por meio da ponte. Um segundo problema que para o ajuste do ganho de tenso do subtrator necessrio ajustar simultaneamente (e na mesma proporo) os valores de dois resistores (R1 e R3 ou, preferencialmente, R2 e R4). Tal ajuste de difcil implementao prtica.

66

Para contornar esses inconvenientes, foi desenvolvida uma variao do amplificador subtrator, que conhecida como amplificador de instrumentao e cujo diagrama mostrado na Figura 9-8.
SEGUIDOR DE TENSO SUBTRATOR

vx vD = 0 iRG

B
R

i=0

vx iRG
R G

vo vy

i=0 iRG vD = 0 vy
R R R

A
SEGUIDOR DE TENSO

FIGURA 9-8 DIAGRAMA BSICO DE UM AMPLIFICADOR DE INSTRUMENTAO

O inconveniente da baixa impedncia de entrada, caracterstica do amplificador subtrator, solucionado pela adio do estgio de entrada, formado por dois seguidores de tenso, cada um deles possuindo impedncia de entrada bastante elevada (idealmente infinita). O estgio de sada um amplificador subtrator com todos os resistores iguais. vo = v A @ v B . Logo:

Aplicando-se o primeiro princpio fundamental na anlise do circuito acima (diferena nula de tenso entre as entradas de um OPAMP com sada no saturada), conclui-se que a tenso sobre o resistor RG ser igual diferena de tenso entre as duas entradas do circuito, ou seja, v RG = v X @ v Y . Pela lei de vf @ v f f f f f f f v f f f f f f f f f f f f f f f f f f f f f RG Y Ohm: iRG = f . = X RG RG Aplicando-se o segundo princpio (as correntes drenadas pelas entradas de um OPAMP so nulas) conclui-se que todos os trs resistores localizados entre os pontos A e B so percorridos pela mesma corrente, isto : iR = iRG . A tenso entre os pontos A e B pode ser calculada atravs da lei de Ohm:
v A @ v B = vo = iRGB R + RG + R =
` a g b c f v @ v 2 B R a f f f f f f f f f f f f f f f f f f f f f` f f f f f f f f f f f f f f X Y B RG + 2R [ vo = v X @ v Y B 1 + RG RG
(EQUAO 9-5).

Essa expresso mostra que o ganho de tenso do amplificador de instrumentao pode ser variado atravs do ajuste de um nico componente (o resistor RG), eliminando-se assim o outro inconveniente do amplificador subtrator. Se RG for a associao srie de um resistor fixo com um potencimetro, o ganho de tenso pode ser convenientemente ajustado entre um valor mnimo e um valor mximo.

67

Devido grande utilidade prtica do amplificador de instrumentao, existem disponveis no mercado circuitos integrados que implementam essa funo, bastando ao projetista adicionar externamente o resistor RG para obter o ganho de tenso desejado. Exemplos desse tipo de CI so o AD620, da Analog Devices e o INA128, da Texas Instruments.

INTEGRAO E DERIVAO EM CIRCUITOS ELTRICOS

Os elementos reativos de um circuito eltrico (capacitncias e indutncias) tm como propriedade uma relao integral entre a corrente que os percorre e a queda de tenso sobre eles. Num capacitor: v C
` a b c 1 ` a f f f f t = BZ iC t dt + v C t 0 C

dv t f f f f f f f f f f f f f f f f f iC t = C B C . dt
` a ` a

Num indutor: v L t = L B

` a

dt

d i f f f f f f

iL t =

` a

b c 1 ` a f f f f BZ v L t dt + iL t 0 . L

Logo, caso sejam necessrios circuitos eltricos capazes de realizar as operaes de integrao e diferenciao, eles podem ser obtidos utilizando-se indutores ou, preferencialmente, capacitores, em conjunto com amplificadores operacionais, como veremos a seguir. Para se ter uma ideia da importncia de tais circuitos, basta lembrar que o algoritmo mais utilizado em controle automtico de processos o PID (proporcional + integral + derivativo). Os circuitos prticos com OPAMPs dificilmente utilizam indutores, cujo comportamento real mais distante do ideal do que no caso dos capacitores. Alm disso, a implementao de um indutor na forma integrada apresenta considerveis dificuldades tcnicas. Por esses motivos, abordaremos apenas circuitos que utilizam capacitores.

AMPLIFICADOR INTEGRADOR INVERSOR

Esse circuito apresenta na sada um sinal que a integral do sinal de entrada, com a fase invertida (polaridade contrria, em caso de sinal contnuo). Seu diagrama mostrado na Figura 9-9. iR
vi R X

iC
i=0

vC

vd = 0 vo
malha de entrada

malha de sada

FIGURA 9-9 DIAGRAMA BSICO DE UM INTEGRADOR INVERSOR COM OPERACIONAL

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vi @ vd @ 0 vi f f f f f f f f f f f f f f f f f f f vi f f f f f f f f f f f f f f f f f f f f f f A equao LKT da malha de entrada : + vi @ iR B R @ vd = 0 [ iR = f = [ iR = . R R R

Para a malha de sada: + vo + v C @ vd = 0 [ vo = vd @ v C [ vo = @ v C = @

1 ` a f f f f BZ iC t dt . C

vi f f f f f Aplicando a LKC ao n X: + iR @ i @ iC = 0 [ iC = iR = f . Substituindo na equao anterior: R 1 t 1 ` a f f f f vi f f f f f f f f f f f f f f f f f f f f f f f f f f f f vo = @ BZ dt [ vo = @ BZ vi t dt C R RB C


` a
(EQUAO 9-6).

O produto RC chamado de constante de tempo de integrao do circuito.

EXEMPLO 9-3: NO INSTANTE

t = 0 , O CIRCUITO ABAIXO RECEBE O SINAL DE ENTRADA REPRESENTADO PELO

GRFICO. SUPONDO QUE A TENSO DE ALIMENTAO DO OPERACIONAL SEJA DE +/-15 V, CALCULAR O TEMPO NECESSRIO PARA QUE A SADA CHEGUE SATURAO.
C = 0,22 F +VCC

vi (mV) 10
vo

vi

R 100 K

-VEE

t (s)
0

CIRCUITOS PRTICOS PARA INTEGRADORES

O resultado obtido para o exemplo numrico anterior mostra que uma vez alcanada a saturao da sada do integrador tal situao perdurar at que um sinal de polaridade contrria do sinal original seja aplicado entrada. Mesmo que no se atinja a saturao da sada, caso um novo sinal de entrada seja aplicado, a integrao se dar a partir da condio estabelecida pelo sinal de entrada anterior, isto , o sinal de sada anterior atua como constante de integrao para o novo sinal de entrada. Tal situao configura um efeito memria do circuito, o que nem sempre desejvel. Alm disso, os integradores possuem a tendncia saturao quando operam com sinais DC ou de baixa frequncia. Enxergando o capacitor em termos de sua reatncia e, desse modo, analisando o X f f f f f f C , onde XC a circuito como se fosse um amplificador inversor, seu ganho seria dado por: Av = @ f R 1 f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f reatncia capacitiva do capacitor, que vale X C = f , sendo f a frequncia do sinal aplicado ao 2B B fB C circuito. Em baixas frequncias, a reatncia capacitiva ter valor bastante elevado, aumentando o mdulo do ganho e levando saturao do sinal de sada.

69

Para minimizar essas caractersticas indesejveis, utiliza-se um resistor RF em paralelo com o capacitor, conforme a Figura 9-10.
RF

C
R

vi vo

FIGURA 9-10 CIRCUITO PRTICO DE INTEGRADOR COM OPERACIONAL

Com a incluso do resistor RF, o ganho de tenso do circuito enxergado como um amplificador inversor passa a ser: Av = @
X B RF f f f f f f f f f f f f f f f f f f f f f f f f f C X + RF f f f f f f f f f f f f f f f f f f C

RF f f f f f f f . Assim, para XC infinito (o que ocorre na frequncia 0), Av = @ f . R

Em baixas frequncias, o resistor RF reduz a impedncia de realimentao e seu efeito praticamente nulo em altas frequncias, nas quais a reatncia capacitiva em paralelo tem valor reduzido. Alm disso, o capacitor pode se descarregar atravs de RF durante os intervalos entre as aplicaes de diferentes sinais de entrada. Isso reduz o efeito memria. Para um bom desempenho do circuito, o valor do resistor RF deve estar entre dez e cem vezes o valor de R. Isso proporcionar um ganho de tenso com valor mximo entre 10 e 100 (em mdulo). Caso seja necessria uma rpida descarga nos intervalos entre duas integraes consecutivas, eliminando-se praticamente todo o efeito memria, deve-se incluir no circuito uma chave analgica que descarregue o capacitor em resposta a um sinal de comando. Essa tcnica conhecida como reset. A Figura 9-11 mostra um circuito integrador no qual um MOSFET usado para a realizao do reset. A razo para o uso de um MOSFET, e no de um transistor bipolar, a caracterstica bidirecional de conduo do primeiro, que permite descarregar o capacitor qualquer que seja a polaridade da tenso nele armazenada. A cada pulso positivo aplicado ao gate do NMOS, ele conduz fortemente, descarregando o capacitor.
RF

C
R

vi vo

pulsos de reset

FIGURA 9-11 CIRCUITO INTEGRADOR COM MOSFET PARA A DESCARGA DO CAPACITOR

70

AMPLIFICADOR DIFERENCIADOR INVERSOR

Trata-se de um circuito cujo sinal de sada tem valor proporcional derivada do sinal de entrada em relao ao tempo, com a fase invertida. Seu diagrama mostrado na Figura 9-12. vC iC iR
vi

i=0

vd = 0 vo
malha de entrada

malha de sada

FIGURA 9-12 DIAGRAMA BSICO DE UM DIFERENCIADOR INVERSOR COM OPERACIONAL

A equao LKT da malha de entrada : + vi @ v C @ vd = 0 [ vi = v C @ vd [ vi = v C .


vd @ vo @ vo vo f f f f f f f f f f f f f f f f f f f f f 0 f f f f f f f f f f f f f f f f f f f f f f f f f f Para a malha de sada: + vo + iR B R @ vd = 0 [ iR = f . = [ iR = @ R R R
vo f f f f f f f . Lembrando que vi = v C e Aplicando a LKC ao n X: + iC @ i @ iR = 0 [ iR = iC @ i [ iC = iR = @ f R

iC t = C B

` a

dv t f f f f f f f f f f f f f f f f f C dt
` a
,

dvi t vo dvi t f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f (EQUAO 9-7). CB =@ [ vo = @ R B C B dt RF dt


` a ` a

De forma anloga aos integradores, os circuitos diferenciadores tambm apresentam tendncia saturao. Neste caso, essa tendncia se manifesta quando o circuito opera com sinais de alta frequncia. Enxergando o capacitor em termos de sua reatncia e, desse modo, analisando o circuito como se fosse R f f f f f f f um amplificador inversor, seu ganho de tenso seria dado por: Av = @ . Para altas freqncias, a XC reatncia capacitiva tende a zero e o ganho de tenso tende ao infinito. Para minimizar esse problema, coloca-se um resistor RI em srie com o capacitor de entrada, de acordo com a Figura 9-13. O valor de RI deve ficar entre 0,01 R e 0,1 R, o que proporciona um ganho de tenso mximo entre 10 e 100 (em mdulo), nas altas frequncias.
R

C
RI

vi vo

FIGURA 9-13 CIRCUITO PRTICO DE DIFERENCIADOR COM OPERACIONAL

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CONVERSORES DE SINAL

No processamento eletrnico de informaes, muitas vezes necessrio realizar converses de uma grandeza eltrica para outra (corrente para tenso, tenso para corrente, frequncia para tenso, tenso para frequncia, etc.). Dentre as diversas tcnicas empregadas para esse fim, a utilizao de amplificadores operacionais ocupa lugar de destaque. Veremos nessa seo alguns circuitos com OPAMP usados na converso de sinais.

CONVERSOR DE CORRENTE PARA TENSO

O exemplo mais simples de conversor de corrente para tenso um resistor, que obedece lei de a Ohm V = R B I . No entanto, como componente passivo, um resistor apresenta inconvenientes ao realizar essa converso, sendo que o principal ter sua eficincia influenciada pela resistncia interna da fonte de corrente de entrada. A Figura 9-14 ilustra esse inconveniente com valores numricos. De forma proposital, foi atribudo um valor relativamente baixo resistncia interna da fonte de corrente, de modo a tornar mais clara a limitao do circuito.
iRL
I = 1 mA
ri 100 K

iRL
RL 10 K I = 1 mA
vo 9,1 V

iri

ri 100 K

iri

RL 100 K

vo = 50 V

FONTE DE CORRENTE

FONTE DE CORRENTE

FIGURA 9-14 INFLUNCIA DA RESISTNCIA INTERNA DE UMA FONTE DE CORRENTE

Como se pode observar, no primeiro caso a tenso sobre a resistncia de carga RL aproximadamente 10% menor que a esperada (9,1 V em vez de 10 V). No segundo caso, esse erro de 50% (50 V em vez de 100 V). Conclui-se que, quanto menor o valor da resistncia interna ri da fonte de corrente em relao resistncia de carga RL, maior ser o erro cometido na converso. Com a utilizao de um amplificador operacional, possvel obter um conversor de corrente para tenso cuja resistncia de carga seja virtualmente nula, minimizando a influncia da resistncia interna da fonte de corrente. Tal circuito ilustrado na Figura 9-15.
I

iR = I
X i=0

vR R

iri
=

ri
vd = 0 vo

0
FONTE DE CORRENTE

malha de sada

FIGURA 9-15 DIAGRAMA BSICO DE UM CONVERSOR CORRENTE-TENSO

72

A equao LKT da malha de sada: + vo + iR B R @ vd = 0 [ vo = @ iR B R + vd [ vo = @ iR B R . Aplicando a LKC ao n X: + I @ i @ iR = 0 [ iR = I @ i [ iR = I . Logo: vo = @ I B R . Assim, a tenso de sada diretamente proporcional corrente de entrada, que a corrente nominal da fonte. Os conversores de corrente para tenso tambm so conhecidos como amplificadores de transresistncia ou amplificadores de transimpedncia.

EXEMPLO 9-4: UM SENSOR PRODUZ UM SINAL DE CORRENTE ENTRE 4 E 20 mA, CORRESPONDENTE AOS VALORES MNIMO E MXIMO DA GRANDEZA MEDIDA. PROJETAR UM CIRCUITO USANDO OPAMPs IDEAIS PARA FAZER A INTERFACE ENTRE ESSE SENSOR E A ENTRADA ANALGICA DE UM CLP (ENTRE 0 E 5 V).

CONVERSOR DE TENSO PARA CORRENTE

Da mesma forma como observado em relao aos conversores de corrente para tenso, o dispositivo mais simples para realizar a converso de tenso para corrente um resistor, com inconvenientes semelhantes aos analisados no caso anterior. A Figura 9-16 mostra um circuito para fazer essa converso utilizando um amplificador operacional.
vi vd = 0 R L X i=0
malha de entrada

iRL

RI

iRI = iRL

FIGURA 9-16 CONVERSOR DE TENSO PARA CORRENTE USANDO OPAMP

vi @ vd @ 0 vi f f f f f f f f f f f f f f f f f f f vi f f f f f f f f f f f f f f f f f f f f f f A equao LKT da malha de entrada : + vi @ vd @ iRI B RI = 0 [ iRI = f = [ iRI = . RI RI RI


vi f f f f f Equao LKC do n X : + iRL @ i @ iRI = 0 [ iRL = iRI @ i = iRI @ 0 [ iRL = iRI [ iRL = f (EQUAO 9-8). RI

Como se v, a corrente na resistncia de carga RL independe do valor dessa ltima e diretamente proporcional ao valor da tenso de entrada vi. 73

O circuito da Figura 9-16 apresenta alguns problemas. Um deles que, uma vez que a corrente na resistncia de carga fornecida pelo amplificador operacional, seu valor ser limitado pela capacidade do dispositivo. Para um OPAMP 741, por exemplo, a mxima corrente de 20 mA. Para aumentar a capacidade de corrente so utilizados transistores, como nos circuitos mostrados na Figura 9-17.
+V R L vi T1 T1 vi RI R L iRL iRI RI iRL iRI +V

FIGURA 9-17 CONVERSORES TENSO-CORRENTE COM TRANSISTOR BIPOLAR

O circuito da esquerda possui a resistncia de carga flutuante, ou seja, no conectada ao terra. Como a corrente sai da resistncia de carga RL e depois entra no conversor, esse tipo de conversor chamado de sink (ralo). No circuito da direita, a resistncia de carga est aterrada. A corrente sai do conversor e depois entra na resistncia de carga. Por isso, tal tipo de conversor chamado de source (fonte). Nos dois casos, supondo que seja utilizado um OPAMP 741 e um transistor com hFE igual a 100, o circuito pode drenar ou fornecer corrente de at 2 A. Os conversores de corrente para tenso tambm so conhecidos como amplificadores de transcondutncia ou amplificadores de transadmitncia.

REGULADORES DE TENSO

A incluso de amplificadores operacionais e de transistores bipolares ao circuito bsico com diodo Zener permite a implementao de reguladores de tenso muito mais eficazes. A Figura 9-18 apresenta um exemplo de tal regulador.
T1

vi (entrada no regulada)

R Z R 1

vo (sada regulada )

DZ

R 2

FIGURA 9-18 REGULADOR DE TENSO USANDO AMPLIFICADOR OPERACIONAL

74

A tenso de sada pode ser calculada pela expresso:


vo = VZB 1 +
f g R1 f f f f f f f f

R2

(EQUAO 9-9).

O divisor de tenso formado por R1 e R2 faz uma amostragem da tenso na sada do regulador. Caso essa varie, o amplificador operacional varia a corrente de base do transistor de passagem T1 no sentido oposto, de forma a neutralizar a variao inicial da tenso de sada. O circuito do regulador de tenso pode ser aperfeioado com a incluso de outro transistor, para proporcionar proteo contra excesso de corrente na sada. A Figura 9-19 mostra essa modificao.
iRSC iRL iRL T1 R Z RSC vRSC

vi

IBT1 ICT2

VBET2

T2 R 1

vo

RL

DZ

R 2

FIGURA 9-19 REGULADOR DE TENSO COM PROTEO CONTRA SOBRECORRENTE

O resistor RSC deve ser dimensionado de tal forma que, nas condies normais (corrente na resistncia de carga dentro do limite), a tenso sobre ele, que tambm a tenso entre base e emissor do transistor T2, fique abaixo da tenso de limiar desse transistor (VRSC < 0,5 V). Assim, o transistor T2 estar cortado, e sua corrente de coletor (ICT2) ser nula. Caso a corrente iRL aumente, o transistor T2 entra em conduo, e ICT2 deixa de ser nula, roubando corrente da base do transistor de passagem T1. Com isso, a corrente de coletor desse transistor (que , basicamente, a corrente na resistncia de carga) diminui, removendo-se o excesso de corrente. Circuitos como esse, acrescidos de elementos para proteo trmica so to amplamente utilizados que esto disponveis na forma de circuitos integrados, cujos exemplares mais simples possuem encapsulamento com apenas trs pinos (entrada, terra e sada). Duas famlias populares de CIs reguladores desse tipo so a 78XX (reguladores de tenso positiva em relao ao terra) e a 79XX (reguladores de tenso negativa em relao ao terra). Em ambos os casos, XX representam dois algarismos que indicam a tenso regulada na sada. Assim, o CI 7812 um regulador para +12 V e o CI 7908 um regulador para -9 V. A Figura 9-20 mostra o aspecto fsico mais comum desses reguladores.

FIGURA 9-20 ASPECTO FSICO E SMBOLO DE UM CI REGULADOR DE TENSO COM TRS TERMINAIS

75

FILTROS ATIVOS

Filtros so circuitos que transferem para a sada os sinais de entrada cuja frequncia esteja dentro de uma faixa conhecida como faixa de passagem ou banda passante, e retm os sinais cuja frequncia esteja fora dessa faixa. Os filtros necessariamente utilizam capacitores e/ou indutores, que so componentes cujo comportamento dependente da frequncia de operao. Quando a faixa de passagem vai de 0 a um determinado valor, o filtro chamado de filtro passabaixas (FPB). Quando a faixa de passagem vai de um determinado valor at o infinito, o filtro chamado de filtro passa-altas (FPA). Quando a faixa de passagem fica localizada entre dois valores finitos e maiores que zero, o filtro chamado de filtro passa-faixa (FPF). Quando a faixa de passagem fica abaixo de um valor mnimo e acima de um valor mximo, o filtro chamado de filtro rejeita-faixa (FRF). A curva de resposta tpica de cada um desses filtros mostrada na Figura 9-21, com os ganhos em decibis (dB). Em todos os casos, as linhas pontilhadas representam a curva de resposta ideal e as linhas contnuas representam a curva de resposta real.

fH
filtro passa-baixas

fL
filtro passa-altas

fL

fH

fL

fH

filtro passa-faixa

filtro rejeita-faixa

FIGURA 9-21 CURVAS DE RESPOSTA DOS DIVERSOS TIPOS DE FILTRO

As frequncias que delimitam a faixa de passagem so chamadas de frequncias de corte. Nos filtros que possuem duas frequncias de corte (passa-faixa e rejeita-faixa), a menor chamada de frequncia de corte inferior (fci ou fL - L de low) e a maior chamada de frequncia de corte superior (fcs ou fH - H de high). Existe ainda um tipo de filtro que possui faixa de passagem infinita, e que apenas introduz uma defasagem entre os sinais de entrada e sada o filtro passa-tudo (FPT). Quando, alm de componentes reativos, um filtro utiliza apenas resistores, ele conhecido como filtro passivo. Os filtros passivos so caracterizados por apresentar um sinal de sada com amplitude menor do que a do sinal de entrada (ou, na melhor das hipteses, com a mesma amplitude). Possuem, portanto, ganho de tenso igual ou menor que a unidade (ou igual ou menor do que zero, se medido em decibis). Alm disso, os filtros passivos apresentam baixa definio da faixa de passagem, isto , a transio entre as frequncias aceitas ou rejeitadas pelo filtro lenta. Essas limitaes os tornam inadequados para aplicaes mais sofisticadas. 76

A utilizao de dispositivos com capacidade de amplificao possibilita o desenvolvimento de filtros com ganho de tenso superior unidade e com transio mais definida entre as faixas de passagem e de rejeio. So os chamados filtros ativos. Os amplificadores operacionais so especialmente adequados para a implementao desse tipo de filtros. Dependendo principalmente dos requisitos quanto definio entre as faixas de passagem e de reteno, o projeto de filtros ativos pode atingir um nvel de complexidade que foge ao escopo do presente texto. Apresentam-se a seguir exemplos simples de diagramas dos diversos tipos de filtros ativos com amplificadores operacionais e algumas de suas equaes mais importantes. O conhecimento prvio sobre circuitos RLC em regime senoidal e sobre amplificadores operacionais suficiente para a compreenso dos circuitos, de forma que no sero dadas maiores explicaes.

FILTRO PASSA-BAIXAS ATIVO COM AMPLIFICADOR OPERACIONAL

O diagrama mostrado na Figura 9-22.


vi R vo

C
RI

RF

FIGURA 9-22 FILTRO ATIVO PASSA-BAIXAS NO-INVERSOR

O valor da frequncia de corte fH e o valor do ganho mximo de tenso (na faixa de passagem, isto , para f < fH) so dados, respectivamente, pelas equaes 9-10 e 9-11.
fH = 2B B RB C 1 f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f
(EQUAO 9-10)

Av M X = 1 +

RF f f f f f f f f RI

(EQUAO 9-11).

FILTRO PASSA-BAIXAS ATIVO COM AMPLIFICADOR OPERACIONAL

O diagrama mostrado na Figura 9-23.


vi

C
R RI

vo RF

FIGURA 9-23 FILTRO ATIVO PASSA-ALTAS NO-INVERSOR

77

O valor da frequncia de corte fL e o valor do ganho mximo de tenso (na faixa de passagem, isto , para f > fL) so dados, respectivamente, pelas equaes 9-12 e 9-13.
fL = 1 f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f
(EQUAO 9-12)

2B B RB C

Av M X = 1 +

RF f f f f f f f f RI

(EQUAO 9-13).

FILTRO PASSA-FAIXA ATIVO COM AMPLIFICADOR OPERACIONAL

O diagrama mostrado na Figura 9-24.


vi vo RF

CI
RI

CF

FIGURA 9-24 FILTRO ATIVO PASSA-FAIXA NO-INVERSOR

O valor das frequncias de corte inferior fL, superior fH e o valor do ganho mximo de tenso (na faixa de passagem, isto , para fL < f < fH) so dados, respectivamente, pelas equaes 9-14, 9-15 e 9-16.
fL = 1 f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f (EQUAO 9-14), fH = 1 f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f (EQUAO 9-15), Av M X = 1 + RF f f f f f f f f RI
(EQUAO 9-16).

2 B B RI B CI

2 B B RF B CF

EXEMPLO 9-5: PROJETAR E DESENHAR O DIAGRAMA UM FILTRO PASSA-FAIXA ATIVO COM AMPLIFICADOR OPERACIONAL QUE POSSUA GANHO DE TENSO IGUAL A 25 DENTRO DA FAIXA DE UDIO-FREQUNCIA. A AMPLITUDE MXIMA DO SINAL DE ENTRADA DE 0,5 V.

78

FILTRO REJEITA-FAIXA ATIVO COM AMPLIFICADOR OPERACIONAL

O filtro rejeita-faixa o de projeto mais complexo. Uma maneira simples de implement-lo atravs da subtrao entre o sinal de entrada e a resposta de um filtro passa-faixa a esse mesmo sinal, conforme esquematizado na Figura 9-25.

R2

R1

vi

FILTRO PASSA FAIXA

vo
R3

R4

AMPLIFICADOR SUBTRATOR

FIGURA 9-25 MTODO PARA A IMPLEMENTAO DE UM FILTRO REJEITA-FAIXA

Uma das entradas do subtrator a sada de um FPF, enquanto a outra o prprio sinal a ser filtrado. Desse modo, na sada do circuito global o sinal ser mnimo dentro da faixa de passagem do FPF, e mximo na sua faixa de rejeio. Conclui-se, portanto, que a funo executada pelo circuito a rejeitafaixa. No dimensionamento dos resistores R1 a R4 deve-se levar em conta que o sinal de entrada vi recebe um determinado ganho ao passar pelo FPF antes de ser aplicado entrada no-inversora do subtrator, mas aplicado diretamente entrada inversora. Os valores dos resistores devem compensar essa diferena.

OBSERVAES FINAIS SOBRE FILTROS ATIVOS

Configuraes mais complexas de filtros ativos, que apresentam melhor desempenho, podem utilizar mltiplas malhas de realimentao, combinando realimentao negativa e/ou positiva. Alguns circuitos pem utilizar mais de um amplificador operacional, com vrios estgios em sequncia para que se atinjam os requisitos de projeto. Em suma, o projeto de filtros ativos um tpico muito extenso, que foi abordado aqui apenas em seus aspectos mais elementares.

79

CAPTULO 10 - APLICAES NO-LINEARES DOS AMPLIFICADORES OPERACIONAIS

As aplicaes no-lineares so caracterizadas pela ausncia de realimentao ou pela utilizao de realimentao positiva, que obtida pela ligao entre a sada e a entrada no-inversora. Eventualmente, a realimentao negativa pode ser utilizada nas aplicaes no-lineares. Nesses casos, utilizam-se componentes com caractersticas no-lineares na rede de realimentao e/ou a realimentao negativa utilizada em conjunto com a realimentao positiva. Estudaremos nesse captulo trs categorias de aplicaes no-lineares de amplificadores operacionais: os comparadores de tenso, os amplificadores no-lineares e os retificadores ativos. Num captulo parte, estudaremos tambm os osciladores.

COMPARADORES DE TENSO

Como o nome indica, tratam-se de circuitos cujo sinal de sada depende da relao entre os valores de duas tenses aplicadas s suas entradas. A tenso na sada de um comparador proporciona informao apenas qualitativa, ou seja, indica se uma tenso de entrada maior ou menor do que a outra, mas no d nenhuma indicao sobre a magnitude da diferena entre elas. bastante comum que uma das tenses de entrada de um comparador tenha um valor conhecido, que pode ser fixo ou ajustvel trata-se da tenso de referncia (VREF). A outra entrada do comparador recebe uma tenso varivel cujo valor ser comparado com a tenso de referncia. Os amplificadores operacionais possuem caractersticas que simplificam significativamente o projeto de comparadores de tenso. A implementao bsica de um comparador a partir de OPAMP mostrada na Figura 10-1.
+VCC vi vo -VEE VREF

FIGURA 10-1 DIAGRAMA BSICO DE UM COMPARADOR DE TENSES COM OPAMP

O princpio de funcionamento muito simples: como se trata de um circuito sem realimentao negativa, seu ganho de tenso ser o ganho de tenso em malha aberta do operacional (idealmente infinito). Logo, se houver qualquer diferena entre as tenses nas entradas inversora e no-inversora do OPAMP, a sada estar saturada. Assim, caso a tenso de entrada vi seja superior tenso de referncia 80

VREF, a sada do OPAMP saturar positivamente (para cima) e ser igual a +VCC.

Caso a tenso de

entrada seja inferior tenso de referncia, a sada estar negativamente saturada (para baixo) e ser igual a -VEE. No caso pouco provvel de ambas as entradas terem exatamente o mesmo valor, o valor da tenso de sada seria indeterminado, no caso de um OPAMP ideal, com ganho de tenso infinito em malha aberta. No caso de OPAMPs reais, cujo ganho finito, a tenso de sada seria determinada pelo offset do operacional, sendo prxima a zero. Como a situao de absoluta igualdade entre as duas tenses pouco provvel (a no ser em caso de curto-circuito entre as entradas), pode ser descartada na prtica. Desse modo, podemos considerar que os comparadores tm apenas dois valores possveis de tenso de sada: +VCC (nvel alto) ou -VEE (nvel baixo), sendo, portanto, circuitos com sada digital (binria, para ser mais exato). Quando a tenso de referncia tem valor 0, o comparador recebe o nome especial de detetor de passagem por zero (DPZ). O circuito acima possui como caracterstica um sinal de sada com a mesma fase do sinal de entrada, isto , quando o sinal de entrada superior ao nvel de referncia a sada tem nvel alto e quando o sinal de entrada inferior ao nvel de referncia a sada tem nvel baixo. Por esse motivo, o circuito chamado de comparador no-inversor ou seguidor. Caso seja necessrio que o circuito tenha um comportamento inversor, ou seja, nvel baixo na sada quando a entrada for superior referncia e nvel alto quando a entrada for inferior referncia, basta aplicar a tenso referncia entrada noinversora do operacional e utilizar a entrada inversora como entrada do circuito. Um comparador inversor mostrado na Figura 10-2.
+VCC vi vo -VEE VREF

FIGURA 10-2 DIAGRAMA BSICO DE UM COMPARADOR INVERSOR

Seja o comparador seguidor ou inversor, em alguns casos necessrio que o mdulo da tenso de sada em nvel alto seja diferente do mdulo da tenso de sada em nvel baixo. Para se conseguir esse efeito, podem ser utilizados diodos Zener, como mostrado na Figura 190.
+VCC vi
RZ

vo -VEE VREF
DZ1 DZ2

FIGURA 10-3 COMPARADOR COM NVEIS DE TENSO DE SADA COM MDULOS DIFERENTES

81

EXEMPLO 10-1: NO CIRCUITO ABAIXO UTILIZADO UM SENSOR DE TEMPERATURA QUE TEM A CARACTERSTICA DE RESISTNCIA EM FUNO DA TEMPERATURA DADA PELA TABELA:

PERGUNTA-SE: A) QUAL DEVE SER O AJUSTE DO POTENCIMETRO PARA QUE OS DOIS LEDs ESTEJAM APAGADOS QUANDO T = 80 C? B) PARA T = 100 C, QUAL DOS LEDs EST ACESO?

100
RA

560
RB

A
POT

B V

+15 V vo
RLED

RSENSOR

LED1

-15 V

DZ2

LED2

CIRCUITOS INTEGRADOS ESPECIAIS PARA USO COMO COMPARADORES

Os comparadores de tenso se caracterizam por um sinal de sada com variaes bruscas entre os dois valores de saturao. Desse modo, os operacionais utilizados para a implementao desse tipo de circuito devem possuir excelentes caractersticas de slew rate, sob pena de terem seu desempenho comprometido. Por isso, embora OPAMPs comuns, como o 741, possam ser usados no projeto de comparadores, os requisitos de slew rate tpicos dessa aplicao exigem circuitos integrados especialmente designados para essa funo. Alguns exemplos desses circuitos integrados so as sries X39 (139, 239 e 339) e X11 (111, 211 e 311). Essas famlias de integrados tm sada do tipo open collector (coletor aberto), cujo aspecto mostrado na Figura 10-4. 82

+V
R P U

vo sada do CI sada do CI

vo

FIGURA 10-4 SADA DO TIPO COLETOR ABERTO E LIGAO DO RESISTOR EXTERNO

Como se pode notar pela figura, os integrados com sada em coletor aberto s funcionam corretamente se o terminal de sada for ligado a um potencial positivo +V atravs de um resistor externo RPU, que chamado de resistor de elevao ou resistor de pull up. Esse potencial positivo no necessariamente a tenso VCC que alimenta o integrado, podendo ser utilizado qualquer outro valor positivo de tenso, desde que respeitados os limites particulares do integrado. Por esse motivo, os integrados com sada em coletor aberto so muito utilizados como conversores de nvel, podendo servir de interface, por exemplo, entre famlias lgicas diferentes, como TTL e CMOS. Outra caracterstica dos integrados com sada em coletor aberto a possibilidade de conexo entre sadas. Basta que todas elas sejam ligadas ao mesmo resistor de pull up. Os circuitos integrados da famlia X39 possuem quatro comparadores com sada em coletor aberto, encapsulados numa nica pastilha e tendo todos eles alimentao em comum. Uma vantagem adicional dos comparadores desta famlia dispensar a utilizao de fonte de alimentao simtrica, podendo ser alimentados a partir de fonte simples (+VCC e GND). A Figura 10-5 mostra a pinagem dos comparadores da famlia X39. A diferena entre os diversos componentes da famlia (139, 239 e 339) consiste nos limites de suas caractersticas eltricas, que, em geral, so mais prximas do ideal no 139 do que nos demais.

FIGURA 10-5 PINAGEM DOS CIRCUITOS INTEGRADOS DA FAMLIA X39

Outra famlia de circuitos integrados especialmente apropriados para uso em comparadores a X11 (111, 211 e 311). Essa famlia, alm das caractersticas j mencionadas em relao famlia X39, possui terminais para o ajuste do offset e um terminal de controle, conhecido como strobe. Quando se drena uma corrente de certa intensidade do terminal de strobe (tipicamente entre 3 mA e 5 mA) a sada do comparador levada ao nvel 0, independente das outras condies no circuito. No transistor de sada dos integrados dessa famlia tanto o coletor como o emissor esto abertos. O funcionamento, portanto, depende da conexo de ambos os terminais. Assim, h trs diferentes formas de faz-los funcionar: 83

Conectando um resistor de pull up entre o coletor aberto e um potencial positivo e conectando o emissor aberto diretamente ao terra ou a um potencial negativo. Esse modo semelhante ao visto anteriormente para a famlia X39. Conectando um resistor de pull down entre o emissor aberto e o terra ou um potencial negativo e conectando o coletor aberto diretamente a um potencial positivo. Conectando-se simultaneamente um resistor de pull up entre o coletor aberto e um potencial positivo e um resistor de pull down entre o emissor aberto e o terra ou a um potencial negativo. Uma diferena importante entre as famlias X39 e X11 que, nesta ltima, cada pastilha possui apenas um comparador, e no quatro. A Figura 10-6 mostra a pinagem da famlia X11 com seu diagrama de blocos interno e uma aplicao (acionador de rel) em que se utiliza o terminal de strobe.
-VEE +VCC
REL EMISSOR ABERTO

+VCC SADA OFFSET / STROBE OFFSET

vi

4 8
LM 311

D1 7

vi+ vi-VEE / GND

vi

6 3 1 T1

Pulsos de strobe

FIGURA 10-6 PINAGEM DA FAMLIA X11 E CIRCUITO DE APLICAO USANDO O TERMINAL DE STROBE

Os terminais esto identificados na figura com os nmeros dos rescpectivos pinos do circuito integrado. Quando o pulso de strobe estiver em nvel 1, a sada ir para nvel 0, independente dos valores de tenso nas entradas. Com isso, a bobina do rel energizada e o contato se fecha. A funo do diodo reversamente polarizado impedir a formao de uma alta tenso induzida nos terminais da bobina do rel durante as transies no nvel da tenso de sada. Essa alta tenso poderia danificar o circuito integrado. O pino 5, que no aparece no desenho, utilizado para balano de offset, em conjunto com o pino 6. No se deve aterrar o terminal de strobe. Quando ele no for utilizado, a melhor opo deix-lo desconectado.

DETETOR DE JANELA

Em algumas aplicaes, necessrio saber se a tenso de um determinado ponto se encontra dentro ou fora da faixa compreendida entre dois valores definidos, que chamaremos de LI (limite inferior) e LS (limite superior). Nesses casos, utiliza-se uma variao do circuito comparador que conhecida como detetor de janela, onde janela significa a faixa de tenses compreendida entre os dois limites. O diagrama tpico de um detetor de janela utilizando comparadores da famlia X39 alimentados com fonte simples mostrado na Figura 10-7, bem como o grfico do sinal de sada em funo do sinal de entrada. 84

+V +VCC CP2
R P U

vo
vo

LS vi

+V

CP1

vi
LI

LI

LS

FIGURA 10-7 DIAGRAMA BSICO DE UM DETETOR DE JANELA E COMPORTAMENTO DO SEU SINAL DE SADA

Supondo que o sinal de entrada seja inferior a LI, o comparador CP1 estar saturado para baixo (sada aterrada, igual a GND). Como a sada do comparador CP2 est ligada com a sada do comparador CP1, ela tambm arrastada para baixo, ou seja, o aterramento da sada de CP1 causa o aterramento da sada de CP2. Se a tenso de entrada estiver dentro da janela, isto , for superior a LI e inferior a LS, as sadas de ambos os comparadores saturam para cima, resultando num sinal de sada e nvel alto (com valor igual a +V). No caso de um sinal de entrada com valor superior a LS, a sada do comparador CP2 que satura para baixo, fazendo com que o sinal de sada do circuito volte a zero. Note-se que a tenso positiva qual o resistor de elevao ligado no precisa ser a mesma utilizada para a alimentao dos comparadores. A ligao de duas ou mais sadas em coletor aberto por meio de um nico resistor de elevao, como realizado no circuito acima chamada de wired AND. um tipo de ligao caracterstico em todos os integrados com sada em coletor aberto. Uma implementao de detetor de janela usando amplificadores operacionais com sada convencional mostrada na Figura 10-8. No exemplo utilizado um CI 1458, que possui dois amplificadores operacionais com alimentao comum, aceitando fonte simples.
+VCC

vo
LS vi

+VCC
vo

vi
LI

LI

LS

FIGURA 10-8 IMPLEMENTAO DE DETETOR DE JANELA USANDO OPERACIONAIS CONVENCIONAIS

Quando apenas uma das sadas de comparadores estiver em nvel 0, o diodo ligado a ela fica reversamente polarizado, uma vez que a outra sada est em nvel 1. Assim, a sada em nvel 0 fica isolada e a tenso vo ter nvel 1. Conclui-se que a tenso de sada s estar em nvel 0 se os comparadores estiverem simultaneamente em nvel 0, o que ocorre quando a tenso de entrada est dentro do intervalo entre LI e LS (note a sequncia das entradas dos operacionais). Por isso, o comportamento da tenso de sada oposto ao do circuito visto anteriormente. 85

DETETOR PARA QUATRO NVEIS DE TENSO


Com uma combinao apropriada de comparadores, possvel implementar um circuito capaz de fornecer uma indicao visual sobre a faixa de valores em que se a tenso de entrada. Aproveitando-se o fato de que um integrado da famlia X39 possui quatro comparadores, um circuito capaz de discriminar a posio do sinal de entrada entre quatro nveis de valores de referncia mostrado na Figura 10-9.
+VCC

R5

X39
R4

RLED4

LED4

X39
R3

RLED3

LED3

X39
R2

RLED2

LED2

X39
R1

RLED1

vi

LED1

FIGURA 10-9 DETETOR DE JANELA COM QUATRO NVEIS DE REFERNCIA

As tenses de referncia so obtidas sobre por meio do divisor resistivo formado pelos resistores R1 a R5. medida que a tenso de entrada vi aumenta, os LEDs vo acendendo sequencialmente, de baixo para cima. Quanto maior a tenso, maior o nmero de LEDs acesos. Caso seja necessrio um nmero maior de nveis de referncia, basta adicionar outros comparadores ao circuito. Esse tipo de sinalizao conhecido como bargraph.

DISPARADOR DE SCHMITT (SCHMITT TRIGGER)

Suponhamos que, num circuito detetor de passagem por zero, a tenso de entrada vi esteja sujeita a um sinal de rudo. Nesse caso, a sada do circuito poder mudar de estado indevidamente, como indicado na Figura 10-10. Note-se que uma tenso de rudo da ordem de mV j ser suficiente para causar a operao inadequada do circuito.

86

vi
faixa de rudo

0
acionamentos indevidos

vo +VCC
acionamento correto

FIGURA 10-10 TRANSIES ESPRIAS NA SADA DE UM COMPARADOR, DEVIDAS PRESENA DE RUDO

Lembrando que a sada do detetor de passagem por zero pode estar sendo utilizada, por exemplo, para acionar um motor ou um alarme, evidente que uma situao como essa inaceitvel, sendo necessria uma providncia para evit-la. Como soluo para esse problema, acrescenta-se ao comparador uma realimentao positiva, obtendo-se o circuito chamado de Schmitt trigger ou disparador de Schmitt, cujo diagrama mostrado na Figura 196. Deve-se ter cuidado para no confundi-lo com o amplificador no-inversor, que utiliza realimentao negativa.
+VCC vi vo -VEE R1
R2

FIGURA 10-11 DIAGRAMA BSICO DE UM DISPARADOR DE SCHMITT

Como se pode notar, a rede de realimentao formada por R1 e R2 faz com que a tenso de entrada e a tenso de sada tenham sempre a mesma polaridade. Isso tende a manter o estado da tenso de sada. A realimentao positiva faz com que a sada do circuito esteja saturada (para cima ou para baixo). Suponhamos que a tenso de sada seja inicialmente igual a -VEE. A tenso na entrada noinversora do OPAMP determinada pelo divisor de tenses formado por R1 e R2, ou seja:
vi+ = @ VEE B R1 + R2 R2 f f f f f f f f f f f f f f f f f f f f f f f f f f

S ocorrer uma mudana no valor da tenso de sada do circuito quando a tenso

na entrada inversora do OPAMP (que a entrada do circuito) for menor (mais negativa) do que esse valor. Quando isso acontece, a sada satura para +VCC e a tenso na entrada no-inversora do OPAMP
f f f f f f f f f f f f f f f f f f f f f f f f f passa para vi+ = + VCC B f .

R2

R1 + R2

Assim, s ocorrer uma nova alterao no valor da tenso de sada quando a tenso de entrada for superior (mais positiva) que essa nova tenso na entrada no-inversora. 87

Desse modo, para que ocorra transio no valor da tenso de sada do circuito, temos um limite superior dado por LS = + VCC por LI = VEE
R2 (quando a tenso de sada positiva), e um limite inferior dado R1 + R 2

R2 (quando a tenso de sada negativa). R1 + R 2

Chamando a relao

R2 de , R1 + R 2

temos: LS = +VCC e LI = -VEE . Como se pode concluir, o comportamento do circuito quando o sinal de entrada aumenta ser diferente de seu comportamento quando o sinal de entrada diminui. Essa caracterstica chamada de histerese e a responsvel pela imunidade a rudos do Schmitt trigger. A diferena LS - LI chamada de janela de histerese do circuito. O circuito insensvel a qualquer sinal aplicado entrada cuja amplitude esteja dentro da janela de histerese, ou seja, o estado da sada no muda a no ser que o valor de pico do sinal de entrada seja superior janela. Essa caracterstica confere ao circuito um grau de imunidade a rudos determinado pelo projetista atravs da relao . A Figura 10-12, que mostra o comportamento do sinal de sada em funo do sinal de entrada, representa de forma grfica a histerese do disparador de Schmitt.
vo +VCC X LI vi LS

-VEE FIGURA 10-12 CURVA DE TRANSFERNCIA DE UM DISPARADOR DE SCHMITT

A curva de transferncia mostra claramente que para determinar o valor do sinal de sada de um disparador de Schmitt no suficiente saber apenas o valor do sinal de entrada, mas o conhecimento do valor anterior do sinal de sada tambm necessrio. Conclui-se, portanto, que esse circuito exibe caractersticas de memria, com uma leve semelhana em relao ao estudado anteriormente sobre o amplificador integrador inversor. A diferena fundamental que, no caso dos disparadores de Schmitt essa caracterstica desejvel, ao contrrio do que ocorre em relao aos integradores. O disparador estudado acima tem caracterstica inversora, ou seja, sada negativa para entrada superior a LS e sada positiva para entrada inferior a LI. A Figura 10-13 mostra o diagrama, a curva de transferncia e as equaes de um disparador de Schmitt no-inversor.
vo vi R2 R1
+VCC

+VCC vo
-VEE

LS = B + VCC =
vi

X LI -VEE LS

R2 f f f f f f f f B VCC R1

LI = B@ VEE =

R2 f f f f f f f f B@ VEE R1

FIGURA 10-13 - DIAGRAMA, CURVA DE TRANSFERNCIA E EQUAES DE UM SCHMITT TRIGGER NO-INVERSOR

88

AMPLIFICADORES NO-LINEARES

Esses circuitos, da mesma forma que os amplificadores lineares abordados no captulo anterior, utilizam realimentao negativa com o objetivo de reduzir o ganho global do circuito. A diferena reside na presena de elementos nolineares na malha de realimentao, o que impede um relao direta de proporcionalidade entre os sinais de entrada e sada. Os amplificadores no-lineares permitem a realizao de operaes matemticas mais complexas do que as obtidas por meio de amplificadores lineares. Entre elas se encontram o logaritmo, a exponencial, a multiplicao ou diviso de dois sinais e a radiciao. Examinaremos dois tipos de amplificadores no-lineares: o amplificador logartmico e o amplificador exponencial.

AMPLIFICADOR LOGARTMICO

Como o nome indica, trata-se de um circuito cujo sinal de sada proporcional ao logaritmo do sinal de entrada, em geral o logaritmo natural ou neperiano (de base e). Tais amplificadores so bastante teis em processamento de sinais. O diagrama bsico de um amplificador inversor logartmico utilizando amplificador operacional mostrado na Figura 10-14. iR
vi R

iD
X i=0

vD
D

vd = 0

vo
malha de sada

malha de entrada

FIGURA 10-14 DIAGRAMA BSICO DE UM AMPLIFICADOR LOGARTMICO COM OPERACIONAL

Aplicando os princpios bsicos de anlise de circuitos com amplificadores operacionais, possvel obter a expresso do sinal de sada desse circuito. A equao LKT da malha de entrada : vi @ vd @ 0 vi f f f f f f f f f f f f f f f f f f f f vi f f f f f f f f f f f f f f f f f f f f f f + vi @ iR B R @ vd = 0 [ iR = = [ iR = . R R R Para a malha de sada: + vo + v D @ vd = 0 [ vo = vd @ v D = 0 @ v D [ vo = @ v D . Aplicando a LKC ao n X: + iR @ i @ iD = 0 [ iD = iR @ i = iR @ 0 [ iD = iR . Como sabemos, a corrente que percorre um diodo diretamente polarizado dada por:
iD = Is B e B V T @ 1 , onde Is a corrente de saturao reversa do diodo.
v f f f f f f f f f f f f f f f f f f f f D v f f f f f f f f f f f f f f f f f f f f D v f f f f f f f f f f f f f f f f f f f f D

v f f f f f f f f f f f f f f f f f f f f f f f f f f f d

Desprezando-se a parcela -1
h i

vi vi vi v f f f f f f f f f f f f f f f f f f f f f B VT f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f D k= f dentro dos parnteses: iD = Is B e B VT [ = Is B e B V T [ =e [ lnj [ R R B Is R B Is B V T


i vi @ vo f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f j k= f [ ln [ vo = @ B V h

R B Is

B V T

i h i vi vi f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f j k j k B ln [ vo t @ 0,052 B ln

R B Is

R B Is

(EQUAO 10-1).

89

O circuito pode ser aperfeioado substituindo-se o diodo por um transistor bipolar, como mostrado na Figura 10-15. A presena do transistor, com suas propriedades amplificadoras, aumenta a faixa de valores possveis para o sinal de entrada do circuito.
T1 vi
R

vo

FIGURA 10-15 AMPLIFICADOR INVERSOR LOGARTMICO REALIMENTADO COM TRANSISTOR BIPOLAR

AMPLIFICADORES EXPONENCIAIS

Seu sinal de sada proporcional a uma base (geralmente a base e) elevada ao sinal de entrada. Lembrando que a exponencial a operao inversa do logaritmo, fcil compreender porque os amplificadores exponenciais so tambm conhecidos como amplificadores antilogartmicos. Fazendo uma analogia entre os amplificadores integradores e diferenciadores (que tambm realizam operaes matemticas inversas), podemos concluir que nos amplificadores exponenciais existe uma inverso dos elementos de entrada e de realimentao, quando comparados com os amplificadores logartmicos. Isso pode ser visto nos diagramas da Figura 10-16.
R R

vi

vi

T1 vo

vo = @ R B Is B e B VT

vi f f f f f f f f f f f f f f f f f f f f f

FIGURA 10-16 DIAGRAMAS BSICOS DE AMPLIFICADOR EXPONENCIAL COM OPERACIONAL

evidente que os circuitos analisados, tanto para o amplificador logartmico quanto para o exponencial, s realizam as operaes adequadamente para sinais de entrada positivos. Um sinal de entrada negativo causaria a polarizao reversa do diodo ou do transistor, o que resultaria na saturao do sinal de sada. Assim, a operao com um sinal de entrada negativo, requereria a troca da polaridade do diodo ou do tipo de transistor utilizado. Alm disso, as expresses para os sinais de sada contm termos como Is, VT e , que dependem do tipo de componente utilizado e/ou da temperatura. Para minimizar esses problemas e facilitar a implementao de circuitos mais precisos, versteis e independentes da temperatura, os fabricantes de circuitos integrados disponibilizam chips que realizam tanto a operao de logaritmo quanto a de exponenciao, aceitando sinais de qualquer polaridade e permitindo o uso combinado dessas operaes. Como exemplos desses chips temos o AD538, da Analog Devices e o 4127, da Burr-Brown. 90

RETIFICADORES ATIVOS

Como sabemos, a tenso mnima para que ocorra uma conduo efetiva de corrente numa juno PN diretamente polarizada, conhecida como tenso de limiar (V), da ordem de 500 mV (silcio) ou 200 mV (germnio). Isso significa que os diodos somente permitem a conduo para nveis de tenso superiores a esse valor. Para a maior parte das aplicaes de diodos, o valor de V muito pequeno em relao ao valor de pico da tenso a ser retificada, e o diodo pode ser considerado ideal. No entanto, se for necessria a retificao de tenses com amplitudes na ordem de mV, o uso de diodos comuns pode se tornar invivel, ou mesmo impossvel. A Figura 10-17 ilustra o problema, supondo a utilizao de um retificador de meia-onda com diodo de silcio para trs diferentes amplitudes de sinal de entrada.

1 volt 0,4 volts

FIGURA 10-17 EFEITO DA TENSO DE LIMIAR DE UM DIODO SOBRE OS SINAIS RETIFICADOS

A figura mostra claramente que quanto menor a amplitude do sinal a ser retificado, maior a influncia da tenso de limiar do diodo, chegando-se ao ponto em que o sinal de sada do retificador pode ser nulo, devido pequena amplitude do sinal de entrada. Tal problema pode ser significativamente minimizado combinando-se os diodos semicondutores com amplificadores operacionais, dando origem aos circuitos conhecidos como retificadores ativos ou retificadores de preciso. O funcionamento desses circuitos se baseia na diviso a tenso de limiar do diodo pelo ganho de tenso em malha aberta do amplificador operacional, o que possibilita a retificao de tenses com amplitudes da ordem de microvolts. Tomando como exemplo um diodo de silcio, com tenso de limiar de 0,5 V e um amplificador operacional 741 com ganho ganho de tenso em malha aberta de pelo menos 200000, a amplitude mnima de um sinal passvel de ser processado por um retificador ativo formado por esses dois componentes seria:
V 0,5 f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f viMN = f = f 3 [ viMN = 2,5 V . Ao 200 B10

Considerando-se o amplificador operacional como ideal (ganho em malha aberta infinito), o retificador ativo seria capaz de processar sinais de qualquer amplitude, sendo limitado apenas pelas tenses de alimentao do amplificador operacional. Veremos a seguir os diagramas de retificadores ativos de meia-onda e de onda completa, bem como o de um circuito derivado desses primeiros e conhecido como detetor de pico.

91

RETIFICADOR ATIVO DE MEIA-ONDA

A Figura 10-18 mostra o diagrama de um retificador ativo de meia-onda. Como possvel perceber, trata-se de um seguidor de tenso em cuja rede de realimentao foi inserido um diodo.

vD voA vi
D

vo

FIGURA 10-18 DIAGRAMA DE UM RETIFICADOR ATIVO DE MEIA-ONDA

Para tenses de entrada negativas, a sada voA do operacional (que no a sada vo do circuito) satura para baixo, polarizando reversamente o diodo e fazendo com que a tenso de sada do circuito seja igual a zero. Para tenses de entrada positivas, a tendncia seria a saturao da sada voA do OPAMP para cima, o que contribuiria para polarizar diretamente o diodo D, permitindo a conduo. Supondo que o amplificador operacional real (ganho em malha aberta Ao finito), valem as relaes:
vo = voA @ vD (1);
voA = Ao B vi @ vo (2).
` a

Substituindo (2) em (1): vo = Ao B vi @ vo @ vD (3). A partir


` a

da expresso (3): vo = Ao B vi @ Ao B vo @ vD [ vo + Ao B vo = Ao B vi @ vD [ vo B 1 + Ao = Ao B vi @ vD [

[ vo = vi B

1 + Ao

Ao v f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f D @ 1 + Ao

(EQUAO 10-2).

A segunda parcela do lado direito da equao acima mostra claramente o efeito do amplificador operacional sobre a tenso no diodo. Considerando o diodo ideal (ganho Ao infinito), a equao acima se reduz a vo = vi. Obviamente, a polaridade do diodo pode ser invertida, e o sinal de sada ter apenas os semiciclos negativos. O fato de que o circuito opera em malha aberta em um dos semiciclos da tenso de entrada causa problemas na retificao de sinais de baixa amplitude, devido ao tempo de recuperao reversa do diodo. A Figura 10-19 mostra uma verso aperfeioada do retificador ativo de meia-onda, com a incluso de componentes para minimizar o problema citado anteriormente.
R2 D1

vi

R1 D2

vo

FIGURA 10-19 DIAGRAMA APERFEIOADO DE RETIFICADOR ATIVO DE MEIA-ONDA

92

O diodo D1 conduz quando a sada do operacional satura para baixo, impedindo a operao em malha aberta. Para que no se introduza um ganho de tenso da entrada para a sada, necessrio que os resistores R1 e R2 tenham o mesmo valor numrico. A principal desvantagem deste circuito o fato de apresentar impedncias de entrada e sada finitas (representadas, respectivamente, por R1 e R2). Isso pode causar problemas de casamento de impedncia com a fonte de sinal e/ou com a resistncia de carga do circuito. Tais problemas, contudo, podem ser resolvidos com o uso de seguidores de tenso.

RETIFICADOR ATIVO DE ONDA COMPLETA

Combinando-se um retificador ativo de meia-onda e um amplificador somador, conforme mostrado na Figura 10-20, obtm-se um retificador ativo de onda completa. A figura mostra as formas de onda nos pontos de interesse do circuito, supondo uma tenso de entrada senoidal.
vY = vi
R2

t
D1

Y vi
R1 D2

vo
R3 R4 R5

vX

vo

t
FIGURA 10-20 DIAGRAMA DE UM RETIFICADOR ATIVO DE ONDA COMPLETA

Para o correto funcionamento do circuito necessrio que R3 = R5 e R4 = ponto de vista do somador, o sinal de sada vo ser dado por:

R5 f f f f f f f f f f 2

. Assim sendo, do

b c b c R5 R5 f f f f f f f f f f f f f f f vo = @ v Y B f + vXB f [ vo = @ v Y + 2 B v X [ vo = @ vi + 2 B v X . R3 R4 f g

Como vX a tenso de sada de um retificador ativo de meia-onda que permite a passagem apenas das tenses negativas (note a polaridade dos diodos, que est oposta do diagrama da Figura 10-19), nos semiciclos positivos temos vX = -vi. Logo: vo = @ vi + 2 B v X = @ vi + 2 B @ vi [ vo = vi . Nos semiciclos negativos, a tenso no ponto X nula. Lembrando que a tenso de entrada agora negativa: vo = @ vi + 2 B v X = @ @ vi + 2 B 0 [ vo = vi . Devido sua caracterstica de apresentar um sinal de sada positivo qualquer polaridade do sinal de entrada, esse circuito tambm conhecido como circuito de mdulo ou circuito de valor absoluto. Invertendo-se a polaridade dos diodos, obtm-se na sada o simtrico do valor absoluto do sinal de entrada. 93
b c b c b c B ` aC

DETETOR DE PICO

Adicionando-se um capacitor sada de um retificador ativo de meia-onda, como mostrado na Figura 10-21, obtm-se um circuito capaz de armazenar na sada o mximo valor absoluto da tenso aplicada sua entrada o chamado detetor de pico. A figura apresenta tambm um hipottico sinal de entrada e o correspondente sinal de sada, levando em conta o fato de que o diodo no ideal.
vi vo

vi

vo

R L

FIGURA 10-21 DIAGRAMA BSICO E FORMAS DE ONDA DE UM DETETOR DE PICO COM OPAMP

O capacitor se carrega com o valor de pico positivo da tenso de entrada e, como est ligado a uma carga de alta impedncia, por um lado, e tem um diodo reversamente polarizado, por outro lado, no tem caminho atravs do qual possa se descarregar e permanece com esse valor de tenso at que seja aplicado entrada do circuito um sinal com amplitude maior. Caso seja necessrio que o circuito alimente uma carga de baixa impedncia, que possibilitaria uma rpida descarga do capacitor e o consequente mau funcionamento do circuito, deve-se colocar um seguidor de tenso entre o capacitor e a carga, como na Figura 10-22. Desse modo, consegue-se eliminar a influncia da baixa impedncia da carga sobre a tenso armazenada no capacitor. O MOSFET colocado em paralelo com o capacitor serve para forar a sua descarga quando se faz necessrio preparar o circuito para um novo perodo de amostragem. Para tanto, basta aplicar um sinal conveniente ao gate base do transistor para lev-lo conduo e fazer um curto-circuito entre as armaduras do capacitor, causando a sua descarga. Esse processo, semelhante ao j estudado para o amplificador integrador, chamado de reset. Para um bom desempenho de um circuito detetor de pico, o capacitor utilizado deve ter caractersticas de baixa corrente de fuga.

vo
R L

vi C
pulsos de reset

FIGURA 10-22 DETETOR DE PICO COM BUFFER DE SADA E CIRCUITO DE RESET

Os circuitos usados acima so adequados apenas para sinais de entrada contnuos (sem inverso de polaridade ao longo do tempo). Para sinais de entrada alternados, o detetor de pico deve ser implementado a partir de um retificador ativo de onda completa. Assim, ser armazenado na sada o maior valor absoluto da tenso de entrada durante o intervalo de amostragem. 94

CAPTULO 11 OSCILADORES COM CIRCUITOS INTEGRADOS

Osciladores so circuitos que possuem a propriedade de fornecer um sinal de sada peridico, sem a necessidade de aplicao de qualquer sinal sua entrada. Em outras palavras, os osciladores so geradores de sinais. Obviamente, a energia para a gerao desses sinais provm da fonte DC que alimenta o circuito. Os osciladores so circuitos com as mais variadas aplicaes. Nos circuitos digitais sequenciais, servem como base de tempo (clock), coordenando a operao do sistema; em circuitos de udio, como os sintetizadores, so responsvel pela gerao de sons; em sistemas de radiofrequncia, permitem a transmisso e recepo de informaes; etc. Os osciladores podem ser classificados duas categorias: Osciladores Harmnicos So basicamente amplificadores realimentados positivamente que possuem ganho em malha fechada unitrio num determinado valor de frequncia (que ser a frequncia de oscilao). Nesse tipo de osciladores, o elemento ativo (amplificador) permanece, em geral, em sua regio linear de operao. Sua frequncia de oscilao determinada por um circuito RLC que constitui sua rede de realimentao. Eventualmente, pode ser utilizado um cristal piezoeltrico para determinar a frequncia com maior preciso. Os osciladores harmnicos produzem sinal de sada senoidal. Osciladores de Relaxao So circuitos que utilizam elementos biestveis (um disparador de Schmitt, por exemplo) em conjunto com elementos reativos (indutores ou, no caso mais comum, capacitores). A partir da energizao e desenergizao sucessivas do elemento reativo, o elemento biestvel, que opera em sua regio no-linear, levado consecutivamente de um estado para o outro, o que caracteriza um processo oscilatrio. Amplificadores com forte grau de realimentao positiva tambm operam como osciladores de relaxao. Os osciladores de relaxao produzem sinais dente-de-serra, quadrados, pulsos, etc., dependendo do circuito utilizado e do ponto do circuito adotado como sada. Apesar da classificao acima, possvel, por meio de artifcios, obter formas de onda senoidais a partir de osciladores de relaxao ou formas de onda no-senoidais a partir de osciladores harmnicos. Qualquer dispositivo eletrnico que possua caractersticas amplificadoras, ou que possua e sua curva caracterstica uma regio de resistncia dinmica negativa, pode ser utilizado na implementao de osciladores. A facilidade de se estabelecer com preciso o ganho de tenso em circuitos que possuem OPAMPs como elementos ativos faz com que esses dispositivos sejam especialmente apropriados para esse tipo de aplicao, desde que as frequncias de oscilao se situem dentro de sua faixa til (para os amplificadores operacionais mais comuns, na ordem de dezenas de KHz). Neste captulo sero abordados exclusivamente osciladores harmnicos e de relaxao utilizando OPAMPs e o circuito integrado 555 como elementos ativos.

95

OSCILADORES HARMNICOS

Para compreender o princpio de funcionamento dessa classe de osciladores, examinemos o diagrama de blocos mostrado na Figura 11-1, onde aparecem os dois elementos que constituem um oscilador harmnico: o amplificador bsico, com ganho de tenso Av, e a rede de realimentao passiva, com ganho de tenso f.

AMPLIFICADOR BSICO GANHO Av

vo

S X Y REDE DE REALIMENTAO GANHO f

vi

FIGURA 11-1 PRINCPIO DE OPERAO DE UM OSCILADOR HARMNICO

O sinal de sada do amplificador bsico serve como sinal de entrada para a rede passiva, ou seja:

vY = f vo. Assim, caso o ganho de tenso da rede de realimentao seja exatamente igual ao inverso
do ganho de tenso do amplificador bsico f =
f

Av

g 1 f f f f f f f f f f f

, bvio que o sinal de sada da rede ter exatamente

o mesmo valor do sinal de entrada do amplificador. Se, alm de ter a mesma amplitude do sinal de entrada do amplificador, o sinal de sada da rede de realimentao tiver tambm a mesma fase, a chave S pode passar instantaneamente da posio X para a posio Y e manter o sistema estvel. O sinal de sada vo continua inalterado, mesmo na ausncia da fonte de sinal de entrada vi. Temos assim um circuito que fornece um sinal de sada sem a necessidade da aplicao de um sinal de entrada, ou seja, um oscilador. No se trata, claro, de um moto contnuo, pois a energia que sustenta o funcionamento do circuito suprida pela(s) fonte(s) DC de alimentao do(s) elemento(s) ativo(s). O sistema opera num equilbrio instvel. Se o produto f Av for inferior unidade, o sinal na sada da rede ser inferior ao sinal de entrada originalmente aplicado, dando origem a um sinal ainda menor na sada da rede e assim por diante, resultando numa rpida interrupo da oscilao. Se, por outro lado, o produto f Av for superior unidade, os sinais vo atingindo amplitudes cada vez maiores, o que leva rapidamente a sada saturao. A Figura 11-2 ilustra essas situaes.

96

f
Av
R L

vo t

f Av < 1 (oscilaes amortecidas at a extino)

f
Av
R L

vo t saturao

f Av > 1 (oscilaes aumentando at a saturao)

f
Av
R L

vo t

f Av = 1 (oscilaes estveis)

FIGURA 11-2 EFEITO DO PRODUTO DOS GANHOS SOBRE O SINAL DE SADA DO OSCILADOR HARMNICO

A figura mostra que quando o produto dos ganhos inferior unidade a oscilao no se mantm. Se, por outro lado, for superior unidade, a amplitude do sinal de sada aumenta at atingir a regio nolinear de operao do elemento ativo, distorcendo a forma de onda, que deixa de ser senoidal. Assim, a condio para uma operao tima que f Av = 1, com defasagem nula. Essa condio conhecida como critrio de Barkhausen. Na prtica, para compensar as perdas sempre presentes num circuito real, necessrio que o produto seja ligeiramente superior unidade. Na prtica, no necessrio aplicar uma fonte de sinal entrada de um oscilador harmnico para dar incio s suas oscilaes. O estmulo inicial para as oscilaes dado pelo rudo trmico associado a qualquer dispositivo eletrnico. Esse rudo possui banda passante praticamente infinita, de forma que abrange, certamente, a frequncia de oscilao do circuito. A rede de realimentao f composta por no mnimo dois elementos reativos (capacitores e/ou indutores) e a responsvel, em ltima anlise, pela determinao da frequncia de oscilao. A amplitude do sinal de sada determinada pela regio linear de operao do(s) elemento(s) ativo(s). Em circuitos em que o elemento ativo o amplificador operacional, a amplitude ser igual tenso de saturao do dispositivo (a tenso de alimentao, no caso ideal, e um valor um pouco menor, no caso de componentes reais). Eventualmente, a amplitude do sinal de sada pode ser artificialmente modificada pela adio de componentes especialmente designados para esse fim. Como consequncia, obtm-se tambm um controle sobre a amplitude das oscilaes. Estudaremos a seguir alguns circuitos de osciladores harmnicos que utilizam como componente ativo o amplificador operacional.

97

OSCILADOR HARMNICO PONTE DE WIEN USANDO OPERACIONAL

A implementao mais simples de osciladores harmnicos com amplificadores operacionais a configurao conhecida como Ponte de Wien, cujo diagrama bsico mostrado na Figura 11-3.
REDE DE DEALIMENTAO RC PASSIVA

R1

C1

C1 R1 C2

+VCC R3 +VCC vo vo R4 R2 -VEE C2 R3 R4 BSICO GANHO:


AV = 1 + R4 R3 f f f f f f f f f f

R2

-VEE

AMPLIFICADOR

FIGURA 11-3 DUAS DIFERENTES REPRESENTAES DO OSCILADOR PONTE DE WIEN BSICO COM OPAMP

A primeira representao reala a ponte de Wheatstone RC que d nome ao circuito e a segunda discrimina os dois blocos que compem o oscilador: o amplificador bsico, que um amplificador noinversor com OPAMP, e a rede de realimentao, que composta por duas sees RC. Como se pode observar, o circuito utiliza tanto realimentao positiva (formada por R1, C1, R2 e C2), que ir determinar a frequncia de oscilao; como realimentao negativa (formada por R3 e R4), que serve para determinar o ganho do amplificador bsico. Como o amplificador do tipo no-inversor, ele no introduz no sinal de sada nenhuma defasagem em relao ao sinal de entrada. Logo, para que o critrio de Barkhausen seja satisfeito, necessrio que, na frequncia de oscilao, a rede de realimentao tambm no introduza nenhuma defasagem no sinal. Para que isso ocorra, necessrio que os produtos dos componentes das duas sees RC sejam iguais, ou seja: R1 BC1 = R 2 BC2 . Em geral, faz-se R1 = R 2 = R e C1 = C2 = C . A frequncia de oscilao pode ser calculada pela expresso:

1 f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f w w w w w w w w w w w w w w w w w w w w w w w w w w w w w w w w w w w w w w w w w w w w w w w w w w w w w w w w w w w w w w w w w w w w w (EQUAO 11-1). fo = f 2 B BqR1B C1B R2 B C2

Se R1 = R 2 = R e C1 = C2 = C , fo =

2 B B R B C

1 f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f
.

f f f f Nessa frequncia, o ganho da rede de realimentao vale: = f . Assim, para cumprir o critrio

1 3

de Barkhausen, necessrio que o ganho do amplificador seja igual a 3. Logo:

R R f f f f f f f f f f f f 3 3 Av = 1 + f =3[ f = 2 [ R3 = 2 B R4 R4 R4

( EQUAO 11-2 ).

Os osciladores Ponte de Wien tendem a ser muito instveis, gerando uma senide com amplitude varivel, o que pode levar interrupo das oscilaes (pela reduo do ganho do amplificador) ou saturao e consequente distoro do sinal gerado (pelo aumento do ganho do amplificador). 98

Essas variaes no ganho de tenso podem ocorrer pela no-linearidade do elemento ativo, pela variao das caractersticas dos componentes com a temperatura ou pelo seu envelhecimento natural. Para minimizar essa tendncia e estabilizar a amplitude do sinal gerado por esse tipo de oscilador, necessrio introduzir no circuito algum tipo de resistncia no-linear, que se encarrega de modificar o valor do ganho do amplificador quando ocorre variao na amplitude das oscilaes. Os diagramas da Figura 11-14 ilustram duas possveis solues para esse problema.
R1 C1 +VCC vo +VCC vo -VEE C2 R2 R
P O T D1

R1

C1

D2

-VEE R2 C2
P O T D1

R3
D2

FIGURA 11-4 DIAGRAMAS DE OSCILADOR PONTE DE WIEN COM ESTABILIZAO DE AMPLITUDE

O princpio de funcionamento simples: quando a amplitude do sinal de sada ultrapassa um determinado valor (ganho do amplificador muito alto), um dos diodos conduzir em cada semiciclo, fazendo com que o resistor em paralelo com eles desaparea (por estar em paralelo com a baixa resistncia do diodo em conduo). Isso causa a diminuio da resistncia de realimentao do amplificador e, em consequncia, diminuem tambm o seu ganho de tenso do amplificador e a amplitude do sinal de sada. Caso a amplitude do sinal de sada caia (ganho do amplificador muito baixo), o diodo correspondente ao semiciclo corta, elevando o ganho e a amplitude do sinal. O ajuste do potencimetro modifica o ponto de equilbrio, permitindo ajustar a amplitude do sinal de sada. No circuito da esquerda, os trs resistores e o potencimetro utilizados na rede de realimentao do amplificador devem ter o mesmo valor nominal. Existem outras tcnicas de estabilizao alm da mostrada na Figura 11-4. Pode ser utilizada na rede de realimentao do amplificador bsico uma resistncia no-linear dependente da tenso aplicada (em geral, uma lmpada incandescente). Quando o ganho do amplificador varia, a variao resultante no valor dessa resistncia se encarrega de realizar a compensao. Outra tcnica a utilizao de circuitos de controle automtico de ganho baseados em JFET. Todas essas tcnicas de estabilizao podem ser utilizadas em qualquer tipo de oscilador harmnico.

99

OSCILADOR HARMNICO POR DESLOCAMENTO DE FASE (PHASE SHIFT)

Nesse tipo de osciladores senoidais, utiliza-se um amplificador do tipo inversor (sada defasada de 180o em relao entrada). Assim, para que o sinal de realimentao tenha a mesma fase do sinal de entrada, a rede passiva de realimentao tambm precisa introduzir uma defasagem de 180 no sinal de sada. A rede composta por sees RC, cuja caracterstica introduzir uma defasagem inferior a 90 no sinal aplicado sua entrada. Desse modo, para se obter a defasagem necessria de 180, requerem-se no mnimo 3 sees RC na rede de realimentao. Os dois circuitos bsicos de osciladores phase shift com o nmero mnimo de sees na rede de realimentao so mostrados na Figura 11-5.
amplificador inversor amplificador inversor

C1

C2

C3 vo R1 R2 R3 vo

R1

R2

R3

C1

C2

C3

FIGURA 11-5 DIAGRAMAS BSICOS DOS OSCILADORES POR DESLOCAMENTO DE FASE

Usando-se, como mais comum, trs resistores de igual valor R e trs capacitores de igual valor C na rede de realimentao, possvel demonstrar que, para o circuito da esquerda (conhecido como rede defasadora passa-altas), a frequncia de oscilao fo (aquela em que a defasagem introduzida pela rede de realimentao ser exatamente 180o) dada pela equao:

1 f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f fo = f w w w w w w p 2 B B R B C B 6
w w w w w w p6 f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f

(EQUAO 11-3).

Para o circuito da direita (rede defasadora passa-baixas), a frequncia de oscilao vale:

fo =

2 B B R B C

(EQUAO 11-4).

Ambas as equaes levam em conta o efeito de carregamento que uma seo RC exerce sobre as sees adjacentes. Quanto maior o nmero de sees RC, mais complexo e dispendioso ser o circuito, e maior ser o valor da frequncia de oscilao para os mesmos valores de R e de C. Por outro lado, com maior nmero de sees, diminui o deslocamento de fase em cada seo, o que reduz a atenuao da rede de realimentao. Assim, pode ser usado um amplificador bsico com menor ganho. Outra vantagem de um nmero maior de sees o aumento da estabilidade da frequncia de oscilao. Da mesma forma que os osciladores do tipo Ponte de Wien, os osciladores phase shift so adequados para a faixa de frequncias que vai de alguns Hz a dezenas de KHz. Sua maior desvantagem a dificuldade para ajuste da frequncia de oscilao, que requer a variao simultnea de pelo menos trs componentes. 100

OSCILADOR PHASE SHIFT UTILIZANDO AMPLIFICADOR OPERACIONAL

A Figura 11-6 apresenta o diagrama bsico de um oscilador por deslocamento de fase usando amplificador operacional. O circuito mostra a opo mais frequentemente utilizada: trs sees, com iguais valores de resistncia e capacitncia, e configurado com rede defasadora passa-altas.

RF C C C R R R -VEE +VCC

vo

FIGURA 11-6 OSCILADOR PHASE-SHIFT COM AMPLIFICADOR OPERACIONAL

Para o circuito mostrado na figura, o terceiro resistor da rede de realimentao serve tambm como resistor de entrada para o amplificador bsico (esse resistor est virtualmente aterrado). O ganho de tenso da rede de realimentao para esse circuito vale: = @ garantir a oscilao, o ganho do amplificador bsico deve ser: Av = bsico um inversor: Av = @
RF f f f f f f f f f f f = @ 29 [ RF = 29 B R . R 1 f f f f f f f f = @ 29 .

29

1 f f f f f f f f f

Assim, para

Como o amplificador

Na prtica, deve-se utilizar uma resistncia RF com valor um pouco superior ao obtido pela equao acima, junto com alguma tcnica de estabilizao de amplitude para o sinal de sada (algumas j foram apresentadas para o oscilador ponte de Wien). A Figura 11-7 mostra uma das possveis solues, com a possibilidade de ajuste da amplitude do sinal de sada atravs do potencimetro.

RF

POT +VCC R1
D1

C R +VCC R2

R -VEE
D2

vo R3

R4 -VEE FIGURA 11-7 OSCILADOR POR DESLOCAMENTO DE FASE COM ESTABILIZAO DE AMPLITUDE

101

Os osciladores por deslocamento de fase no so adequados para operar em frequncias muito altas (que exigiriam baixos valores de resistncia e capacitncia) nem em frequncias muito baixas (que exigiriam altos valores de resistncia e capacitncia). Baixos valores de capacitncia seriam afetados pelas capacitncias parasitas do circuito. Altos valores de resistncia seriam carregados pela impedncia de entrada do elemento ativo. A faixa usual de operao para esses osciladores, quando implementados com amplificadores operacionais comuns, vai de alguns hertz a centenas de quilohertz.

OSCILADOR HARMNICO DE QUADRATURA COM OPERACIONAL

Existem alguns sistemas eletrnicos, especialmente na rea de Telecomunicaes, que necessitam de dois sinais senoidais em quadratura, ou seja, defasados 90 entre si. Lembrando que a integrao de uma senoide d origem a uma cossenoide e vice-versa, e que existe uma defasagem de 90 entre esses dois sinais, podemos compreender o princpio de funcionamento de um oscilador harmnico de quadratura com amplificadores operacionais, cujo diagrama mostrado na Figura 11-8.
DZ1 DZ2

C2 C1 R1
+VCC -VEE vo1 -VEE

R2

+VCC

vo2

R3 C3

FIGURA 11-8 OSCILADOR DE QUADRATURA COM AMPLIFICADORES OPERACIONAIS

O circuito composto por dois integradores, sendo o da esquerda um integrador inversor e o da direita um integrador no-inversor. A razo para isto que a integral do seno o cosseno com o sinal invertido, mas a integral do cosseno o seno, sem inverso de sinal. Desse modo, o uso de apenas um integrador inversor garante que o sinal de sada do segundo estgio esteja em fase com o sinal de entrada do segundo estgio. Os dois diodos Zener em oposio (que devem ter caractersticas iguais) constituem mais uma das tcnicas para a estabilizao da amplitude das oscilaes, em adio quelas vistas por ocasio do estudo dos osciladores do tipo ponte de Wien. Caso a amplitude das oscilaes tenda a ultrapassar o valor da tenso de regulao, os diodos entram em conduo, estabilizando a amplitude. Geralmente se utilizam trs capacitores de igual valor (C1 = C2 = C3 = C) e trs resistores de igual valor (R1 = R2 = R3 = R). Nestas condies, a frequncia de oscilao dada pela j familiar equao:

fo =

2 B B R B C

1 f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f

(EQUAO 11-5).

102

Em circuitos prticos, o resistor R1 deve ser de valor um pouco menor que os o demais, para que o produto f Av seja um pouco superior unidade, , o que garante o incio e manuteno das da oscilaes. A Figura 11-9 mostra os grficos das tenses ten de sada vo1 e vo2, com a defasagem de 90 entre elas. elas Notese que no circuito da Figura 11-8, , a amplitude dos sinais de sada determinada pelas tenses de regulao dos diodos Zener, e no pelas tenses de alimentao.

vo1 vo2

FIGURA 11-9 GRFICO DOS SINAIS DE SADA vo 1 E vo 2

OSCILADORES DE RELAXAO

Em algumas aplicaes necessria a utilizao de sinais peridicos com formas de onda no senoidal, como quadrada, triangular ou dente de serra. Nesses casos, devem ser utilizados os chamados osciladores de relaxao. relaxao Os osciladores de relaxao so tambm conhecidos como multivibradores astveis (isto , sem nenhum estado estvel). Estudaremos alguns tipos de osciladores de relaxao que utilizam circuitos ci integrados (amplificadores operacionais e o CI 555). 555)

MULTIVIBRADOR ASTVEL ASTVE COM OPAMP

Trata-se se do tipo mais simples de oscilador de relaxao com OPAMP. Seu diagrama mostrado na Figura 11-10. A simplicidade do circuito torna-se torna se evidente quando ele comparado com o mesmo tipo de multivibrador implementado com transistores bipolares. bipola
R3 +VCC vC

C
-VEE vR1
R1

vo R2

FIGURA 11-10 10 DIAGRAMA DE UM MULTIVIBRADOR VIBRADOR ASTVEL COM OPAMP

103

possvel observar que o circuito contm um disparador de Schmitt (formado pelo amplificador operacional e pelos resistores R1 e R2), cuja sada usada para alimentar o capacitor C (ligado entrada inversora) atravs do resistor R3. Suponhamos que no instante t = 0 a sada do OPAMP esteja saturada positivamente e o capacitor esteja descarregado. A tenso na entrada no-inversora do OPAMP valer v + = vR1 =
+ VCC B R1 f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f R1 + R2

. Assim

sendo, o capacitor comea a se carregar atravs de R3. Observando que a tenso no capacitor tambm a tenso na entrada inversora do amplificador operacional, chega o momento em que essa tenso ultrapassa a da entrada no-inversora. Quando isso ocorre, a sada do OPAMP satura negativamente e a tenso na entrada no-inversora passa para v + = vR1 =
@ VEE B R1 f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f R1 + R2

O capacitor passa agora a se carregar com a polaridade oposta que

tinha anteriormente, num processo que continua at que a tenso no capacitor se torne menor (mais negativa) do que a tenso na entrada no-inversora do operacional. Nesse ponto, a sada volta a saturar positivamente, iniciando-se um novo ciclo. A Figura 11-11 mostra as formas de onda das tenses vC

(onda dente de serra, na entrada inversora do operacional), vR1 (onda quadrada de menor amplitude, na entrada no-inversora do operacional) e vo (onda quadrada de maior amplitude, na sada do OPAMP). vo vC vR1
+VCC

T = tH + tL
+ VCC B R1 f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f R1 + R2

0
@ VEE B R1 f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f R1 + R2

tH
-VEE

tL

FIGURA 11-11 FORMAS DE ONDA NUM MULTIVIBRADOR ASTVEL COM OPAMP

A relao entre as amplitudes da tenso no capacitor e a tenso de sada chamada de , ou seja:

v R1 f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f Cm x = vo m x R1 + R2

(EQUAO 11-6).

Os intervalos de tempo tH (em que o sinal de sada permanece em +VCC) e tL (em que o sinal de sada permanece em -VEE) podem ser calculados pela expresso:

1 + f f f f f f f f f f f f f f k tH = tL = R3 B C B lnj f 1@

(EQUAO 11-7).

104

Para o circuito analisado, a carga do capacitor, em ambos os sentidos, ocorre atravs do resistor R3. Esta a razo pela qual tH e tL tm valores iguais. A partir da Equao 11-7 possvel obter as equaes para o clculo do perodo T e da frequncia fo dos sinais:

1 + f f f f f f f f f f f f f f k T = tH + tL [ T = 2 B R3 B C B lnj f 1@

(EQUAO 11-8).

fo =

1 1 f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f [ fo = f g 1 + T f f f f f f f f f f f f f f f f f 2 B R3 B C B ln f
1@

(EQUAO 11-9).

Como o grfico mostra, a tenso sobre o capacitor alternada, o que desaconselha o uso de capacitores eletrolticos, a no ser que sejam do tipo no-polarizado. Deve-se lembrar, no entanto, que o valor mdio DC da tenso sobre o capacitor nulo, o que minimiza a ocorrncia de problemas em frequncias que no sejam muito baixas.

GERADOR DE ONDAS TRIANGULARES E QUADRADAS

Como vimos anteriormente, o oscilador harmnico de quadratura utiliza as propriedades dos circuitos integradores para gerar duas senides defasadas de 90 entre si. Da mesma forma, possvel implementar um oscilador no qual uma onda triangular produzida a partir da integrao de uma onda quadrada. O diagrama e as formas de onda nos pontos de sada desse oscilador so mostrados na Figura 11-12. vT vQ vQmx
R1 R2
+VCC
Schmitt trigger no-inversor

vQ

C
+VCC

+VCC

vTmx
R3
Integrador inversor

t vT
-VEE

-VEE

FIGURA 11-12 DIAGRAMA E FORMAS DE ONDA NUM GERADOR DE ONDAS TRIANGULARES E QUADRADAS

Conforme mostra o diagrama, o primeiro estgio do circuito um disparador de Schmitt noinversor e o segundo estgio um integrador inversor. A sada de um estgio conectada entrada do outro. A sada do disparador de Schmitt (sinal vQ) estar ou saturada para cima (vQ = +VCC) ou saturada para baixo (vQ = -VEE). Essa tenso aplicada entrada do integrador e, como sabemos, a integral de uma tenso constante uma rampa linear. Como o integrador inversor, se a tenso de entrada for positiva, a rampa ser decrescente e, se a tenso de entrada for negativa, a rampa ser crescente, como pode ser observado no grfico. 105

Quando a tenso de sada vT do integrador (que tambm a tenso de entrada do disparador de Schmitt) atinge algum dos nveis de disparo LS = da tenso vQ e a rampa de tenso vT
f

R1 R1 f f f f f f f f f f f f f f f f f f f B + VCC e LI = @ VEE B f , inverte-se a polaridade R2 R2


f g

tem a sua inclinao invertida.

Esse processo continua

indefinidamente, de forma que vQ uma onda quadrada e vT uma onda triangular. Chamando a relao entre as amplitudes da onda triangular e da onda quadrada de , teremos:

v f f f f f f f f f f f f f f f f R1 f f f f f f f f Tmx = v Qmx R2

(EQUAO 11-10).

A frequncia das ondas pode ser calculada pela equao:

fo =

4 B R3 B C B

1 f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f

(EQUAO 11-11).

Note-se que, ao contrrio do que ocorre no circuito estudado anteriormente, neste oscilador o valor de no necessariamente inferior a 1. Se R1 for maior de R2 ( > 1), a amplitude da onda triangular seria maior que a amplitude da onda quadrada. Ocorre que a onda quadrada j tem a mxima amplitude permitida pela tenso de alimentao do primeiro OPAMP e, a menos que o segundo OPAMP seja alimentado com uma tenso maior do que a do primeiro (o que no usual), a onda triangular ser cortada e ter, na verdade, forma trapezoidal. O problema pode ser evitado utilizando-se um circuito de limitao para a amplitude da onda quadrada (limitando, consequentemente, a amplitude da onda triangular). O aspecto do circuito acrescido do limitador mostrado na Figura 11-13.
R1 R2 +VCC

vQ

C +VCC

RLIM

R3

-VEE -VEE

vT

FIGURA 11-13 OSCILADOR COM LIMITAO DE AMPLITUDE USANDO DIODOS ZENER

O resistor RLIM tem por funo limitar a corrente nos diodos Zener.

A mxima amplitude na

sada quadrada ser igual tenso de regulao do diodo Zener reversamente polarizado somada tenso sobre o diodo diretamente polarizado (vQmx VZ + 0,7 V). A amplitude das ondas triangulares, como visto anteriormente, valer vezes a amplitude das ondas quadradas.

EXEMPLO 11-1: PROJETAR E DESENHAR O DIAGRAMA DE UM CIRCUITO COM AMPLIFICADORES OPERACIONAIS IDEAIS PARA GERAR UMA ONDA QUADRADA COM 9 V DE AMPLITUDE E UMA ONDA TRIANGULAR COM 12 V DE AMPLITUDE. A FREQUNCIA DAS ONDAS DEVE SER AJUSTVEL ENTRE 500 HZ E 2000 HZ. AS TENSES DE ALIMENTAO DISPONVEIS SO DE 15 V.

106

O CIRCUITO INTEGRADO 555

A frequente utilizao de osciladores e temporizadores em circuitos eletrnicos originou o desenvolvimento de um circuito integrado especialmente adequado para essas aplicaes, o 555. A utilizao desse CI facilita o projeto e reduz o nmero de componentes do circuito. Alm disso, sua grande flexibilidade permite o seu uso em vrias outras aplicaes. O diagrama de blocos interno do CI 555 o aspecto fsico de trs diferentes encapsulamentos (metlico, plstico DIL e plstico SMD) so apresentados na Figura 11-14.
Pino 8 (+VCC) Pino 4 (Reset)

5 Divisor resistivo K
Pino 6 (Limiar)

555
Reset

5 K
Pino 5 (Controle) Pino 2 (Disparo)

R Comparadores S

Q Flip-flop Q

Pino 3 (Sada)

Pino 7 (Descarga)

5 K

Transistor de descarga

Pino 8 (Terra)

FIGURA 11-14 - DIAGRAMA EM BLOCOS E ASPECTO FSICO DE DIVERSOS ENCAPSULAMENTOS DO C.I. 555

A identificao 555 precedida por um cdigo de duas letras que indica o fabricante do dispositivo (LM National Semiconductors, CA Motorola, A Fairchild, etc.). Alm da verso mais comum, existe tambm uma verso que engloba dois temporizadores (com alimentao compartilhada) em uma nica pastilha de 14 pinos o CI 556. Como possvel observar na Figura 11-14, o 555 possui um divisor resistivo formado por trs resistores de mesmo valor (5 K cada), um par de comparadores de tenso, um flip-flop do tipo RS e um transistor bipolar. Sendo a tenso de alimentao aplicada aos dois extremos do divisor de tenso, a tenso na entrada inversora do comparador superior mantida em de VCC e a tenso na entrada noinversora do comparador inferior mantida em

de VCC.

Esses nveis de tenso podem ser

externamente modificados atravs do pino 5 (tenso de controle). O crculo na entrada de Reset do flipflop indica que a mesma ativa em 0, ou seja, ir atuar quando seu nvel lgico for baixo. Para melhor compreenso sobre o funcionamento, importante relembrar a tabela-verdade de um flip-flop RS, mostrada na Figura 11-15.

107

proibido

FIGURA 11-15 TABELA-VERDADE DE UM FLIP-FLOP RS

Com tenso zero nos terminais de Limiar (pino 6) e Disparo (pino 2), a sada do comparador superior permanece em nvel baixo (0) e a do comparador inferior permanece em nvel alto (1). Essas sadas correspondem, respectivamente, s entradas R ef S do flip-flop. Assim, o pino 3 (sada), que f f f f f a sada Q do flip-flop, permanece em nvel alto. A sada Q , por sua vez, permanece em nvel baixo, mantendo cortado o transistor de descarga (que deve estar convenientemente conectado a um resistor externo de pull-up). Caso a entrada Reset (pino 4) seja aterrada, o pino 3 ir para o estado lgico zero e o transistor de descarga ser saturado, aterrando qualquer carga que estiver conectada ao pino 7. Isso ocorre independentemente da condio dos pinos 2 e 6. O 555 possui a capacidade de fornecer ou drenar uma corrente de at 200 mA, sendo portanto apropriado para ativar diretamente cargas como lmpadas, rels, etc. alimentado com fonte simples, aceitando tenso de alimentao entre 4,5 V e 18 V. Embora o 555 seja empregado em diversas aplicaes, todas elas so, na verdade, variaes sobre duas configuraes bsicas: multivibrador astvel e temporizador (tambm conhecido como multivibrador monoestvel).

OPERAO DO 555 COMO MULTIVIBRADOR ASTVEL

Para essa aplicao, devem ser adicionados os componentes externos e feitas as conexes mostradas nos diagramas da Figura 11-16. O diagrama da direita permite observar a interligao entre os componentes externos e os blocos internos do 555. Os nmeros correspondem aos pinos do CI.
+VCC +VCC
R 1
7

8
5 K

6
8 4 3
Reset

R 1 R S Q Q 7
5 K

vCT

R 2
6

vo
CT
5

555
5 2 1

5 K

vo

CT

CF

2 CF 10 nF

555

R 2

FIGURA 11-16 DIAGRAMA DE UM MULTIVIBRADOR ASTVEL COM O CI 555

108

Suponhamos o capacitor CT inicialmente descarregado. Isso significa que a tenso na entrada no-inversora do comparador superior e a entrada inversora do comparador inferior (s quais o capacitor CT est ligado) esto em 0 V. Devido ao do divisor resistivo internodo 555, a tenso na entrada inversora do comparador superior est em de VCC (maior que a tenso na outra entrada) e, portanto, sua sada (que a entrada R do flip-flop) vai para nvel 0. nvel 1. De acordo coom a tabela-verdade, com 0 na entrada R e 1 na entrada S, a sada Q do flip-flop f f f f f f vai a 1 (vo = +VCC) e a sada Q fica em 0. O transistor de descarga estar, portanto, cortado. Com isso, o capacitor CT comea a se carregar atravs de R1 e R2. Quando sua tenso ultrapassa de VCC, a entrada S do flip-flop interno passa para nvel baixo, o que mantm a situao anterior das sadas. O capacitor continua a se carregar at que a tenso sobre ele chega a de VCC. Nesse instante, a entrada R do flip-flop interno passa para 1, o que leva a sada Q para o nvel baixo (vo = 0) e a sada Q para o nvel alto, saturando o transistor de descarga. Com o transistor saturado, o resistor R2 aterrado. Desse modo, o capacitor CT passa a se
f f f f f f

A entrada no-inversora do comparador inferior, por sua vez, est em

de VCC (maior que a tenso na outra entrada) e a sua sada (que a entrada S do flip-flop) vai para

descarregar atravs desse resistor. Quando a tenso em CT atinge

de VCC, a entrada S do flip-flop

volta para o nvel alto, elevando outra vez o nvel do sinal de sada e cortando o transistor de descarga. A partir da o capacitor volta a se carregar atravs de R1 e R2, estabelecendo-se um novo ciclo. As formas de onda vo (pino 3) e vCT (pinos 2 e 6) podem ser vistas na Figura 11-17.

vo vCT
VCC

tH T = tH + tL

tL

VCC

VCC
t
0
FIGURA 11-17 FORMAS DE ONDA PRINCIPAIS DE UM MULTIVIBRADOR ASTVEL USANDO O CI 555

O tempo tH em que a sada fica em nvel alto corresponde ao intervalo em que o capacitor CT est se carregando. Por outro lado, o tempo tL, durante o qual a sada fica em nvel baixo, corresponde ao intervalo de descarga de CT. Conforme explanado acima, a carga do capacitor se d atravs dos resistores R1 e R2 e sua descarga se d unicamente atravs de R2. Essa a razo pela qual, nesse circuito, tH sempre ser maior do que tL. Essa condio pode ser modificada atravs da incluso de diodos no circuito, de forma a alterar os caminhos de carga e/ou descarga do capacitor, possibilitando tL igual ou mesmo maior que que tH. T o perodo total das formas de onda. possvel demonstrar que: 109

tH = 0,693 B R1 + R2 B CT
`

T = tH + tL = 0,693 B R1 + 2 B R2 B CT

(EQUAO 11-12);

tL = 0,693 B R2 B CT

(EQUAO 11-13);

(EQUAO 11-14).

Logo, a frequncia de oscilao vale : fo =

1 1,443 f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f =` a T R1 + 2 B R2 B CT

(EQUAO 11-15).

Deve-se atentar para dois detalhes do circuito da Figura 11-16. O primeiro se refere ao capacitor CF conectado entre o pino 5 e o terra. Sua funo servir como filtro para impedir que uma tenso espria (rudo) influa sobre a tenso de referncia do comparador inferior. Tal influncia produziria alteraes na frequncia e no ciclo de trabalho (duty cycle) das ondas geradas. O valor recomendado pelo fabricante para o capacitor CF de 0,01 F (10 nF). O segundo detalhe a ligao do pino 4 (Reset) a +VCC. Como a entrada de Reset ativa em nvel 0, ela deve ser ligada ao polo positivo da tenso de alimentao sempre que NO se deseja utilizar a propriedade desse pino (levar a sada do CI ao nvel 0). Caso seja preciso proporcionar a possibilidade de reset manual, deve-se ligar um resistor entre o pino 4 e +VCC e uma chave normalmente aberta entre o pino 4 e o terra. Quando for necessrio zerar a sada, basta manter a chave fechada. Com relao aos resistores R1 e R2, sua soma no deve ultrapassar 20 M, e nenhum deles, individualmente, deve ser inferior a 1 K. A mxima frequncia de trabalho em torno de 2 MHz.

OPERAO DO 555 COMO TEMPORIZADOR (MULTIVIBRADOR MONOESTVEL - ONE-SHOT)

Outra aplicao frequente do 555 em circuitos temporizadores ou de retardo - o chamado modo monoestvel de operao. Como o nome indica, esse modo de operao possui um estado estvel (no qual o circuito normalmente permanece) e um estado instvel (no qual o circuito permanece apenas por certo intervalo de tempo, voltando naturalmente ao estado estvel). O diagrama do circuito apresentado na Figura 11-18.
+VCC +VCC
R T
8 7 4 2

R D

S S

R D

8
5 K

6
Reset

R T R S Q Q 7
5 K

555
6 5 1 3

CT

5 K

vo

vo
2 CF 10 nF

CT

CF

555

FIGURA 11-18 DIAGRAMA DO MULTIVIBRADOR MONOESTVEL (TEMPORIZADOR) COM O CI 555

110

Atravs do resistor RD, a tenso na entrada de disparo (pino 2 - entrada inversora do comparador inferior) permanece em nvel 1, enquanto a chave S estiver aberta. A entrada no-inversora deste comparador est em de VCC (valor imposto pelo divisor resistivo) e, portanto, a sada do comparador inferior (que a entrada S do flip-flop) est em 0. Ao se energizar o circuito, o capacitor CT est, obviamente, descarregado. Logo, a entrada no-inversora do comparador superior est inicialmente em 0 e a entrada inversora desse comparador est em de VCC (valor imposto pelo divisor resistivo) e, portanto, a sada do comparador superior (que a entrada R do flip-flop) tambm est em 0. Concluise que no possvel determinar a priori qual a condio inicial da tenso de sada vo do circuito (tenso do pino 3). Suponhamos que a sada esteja inicialmente em nvel 1. Assim sendo, a sada Q est em nvel 0, o que mantm o transistor interno de descarga cortado. Nessa condio, o capacitor CT comea a se carregar atravs do resistor RT. Quando a tenso nesse capacitor (que est ligado entrada noinversora do comparador superior) ultrapassa
f f f f f f

de VCC, a entrada R do flip-flop passa para nvel 1,


f f f f f f

levando a sada do circuito a nvel 1 e a sada Q a nvel 1, saturando o transistor de descarga e forando a descarga de CT. Dessa forma, tanto a entrada R quanto a entrada S do flip-flop ficam em nvel 0 e a condio de vo permanecer inalterada, a menos que se aplique uma tenso de nvel 0 na f f f f f f entrada de disparo (pino 2). Conclui-se que a situao Q = 0 e Q = 1 o estado estvel do circuito e a f f f f f f situao Q = 1 e Q = 0 o seu estado no-estvel. A durao desse estado determinada pelo tempo necessrio para que a tenso no capacitor atinja os de VCC, o que provoca o retorno ao estado estvel. Estando o circuito em seu estado estvel, se a tenso na entrada de disparo cai para o nvel baixo (qualquer valor abaixo de de VCC), a entrada S do flip-flop interno vai momentaneamente para o nvel 1, levando o circuito para o estado no-estvel atravs do processo descrito acima. Note-se que o disparo do circuito no precisa ser feito por meio de uma chave normalmente aberta ligada ao terra (disparo manual), conforme ilustrado no diagrama da Figura 11-18. possvel tambm realizar o disparo por meio de pulsos de tenso com transio negativa, que levem a tenso do pino 2 a um valor inferior a de VCC. A Figura 11-19 mostra o comportamento da tenso no pino 3 (tenso de sada vo) e da tenso nos pinos 6 e 7 (tenso sobre o capacitor CT) em funo da tenso aplicada ao pino 2 (entrada de disparo).

vo v2 vCT
VCC

tH

tH

tH

VCC

VCC
t
0
FIGURA 11-19 FORMAS DE ONDA NUM TEMPORIZADOR EM FUNO DOS PULSOS DE ENTRADA

111

O tempo de durao do estado no-estvel (tH, tempo em que a sada fica em nvel alto) pode ser calculado atravs da expresso:

tH = 1,1 B RT B CT

(EQUAO 11-16).

Algumas concluses importantes podem ser tiradas a partir da observao dos grficos da Figura 11-19. Em primeiro lugar, que a entrada de disparo sensvel transio negativa da tenso a ela aplicada (diminuio a um valor inferior a de VCC). Por isso, os pulsos de disparo devem ter a menor largura possvel, com o retorno da tenso no pino 2 a um valor superior a de VCC. Outra observao importante que, caso seja aplicado um pulso de disparo quando a sada j se encontra em sua condio no-estvel (nvel alto), no h qualquer efeito sobre a durao do pulso de sada, isto , pulsos de disparo aplicados quando a sada j se encontra em nvel alto so inteis. Esse tipo de comportamento conhecido como temporizao no-redisparvel. Existem circuitos de temporizao redisparvel, ou seja, quando recebem um pulso vlido de disparo durante o estado instvel, a durao desse estado estendida. Da mesma forma como j estudado no caso da operao como multivibrador astvel, caso o pino 4 do 555 (Reset) seja colocado em nvel baixo, a sada ir imediatamente para o nvel baixo. O pino de Reset prevalece sobre a entrada de pulsos, ou seja, caso o pino de Reset esteja em nvel baixo, mesmo que se aplique uma transio negativa na entrada de pulsos o pino de sada permanecer em nvel baixo. Entre o pino 5 e o terra tambm deve ser conectado um capacitor de filtragem CF, para evitar que tenses de rudo influam sobre o intervalo de temporizao.

EXEMPLO 11-2: PROJETAR E DESENHAR O DIAGRAMA DE UM CIRCUITO QUE, DEPOIS QUE PRESSIONADA UMA CHAVE, FAA UM LED ALTERNAR ENTRE 4 SEGUNDOS ACESO E 2 SEGUNDOS APAGADO DURANTE 10 VEZES, VOLTANDO DEPOIS AO ESTADO DE REPOUSO, AT QUE SE PRESSIONE OUTRA VEZ A CHAVE. O CIRCUITO DEVE PERMITIR A INTERRUPO DA SEQUNCIA ANTES DE SUA CONCLUSO NATURAL, CASO O USURIO ASSIM O DESEJE. A TENSO DE ALIMENTAO DISPONVEL DE 15 V E A CORRENTE DO LED DEVE SER DE 40 mA.

112

CAPTULO 12 TIRISTORES

Chamamos de tiristores a uma famlia de dispositivos semicondutores que possuem, basicamente, quatro camadas (P-N-P-N) e que tm caractersticas biestveis de funcionamento, ou seja, permanecem indefinidamente no estado de conduo ou de corte a menos que fatores externos os levem a uma mudana de estado. Nesses dispositivos, o estado de conduo obtido por meio de um processo interno de realimentao positiva. A passagem de um tiristor do estado de corte para o de conduo chamada de disparo e a passagem do estado de conduo para o estado de corte chamada de comutao. Os tiristores podem ser classificados quanto ao nmero de terminais e quanto ao sentido de conduo de corrente eltrica. Desse modo, um tiristor de dois terminais e que permita a passagem de corrente em ambos os sentidos ser chamado de diodo tiristor bidirecional e um tiristor com quatro terminais e que permite passagem de corrente em apenas um sentido chamada de tetrodo tiristor unidirecional ou de tetrodo tiristor de bloqueio reverso. Dentre os vrios tipos de tiristores existentes, focalizaremos nosso estudo no SCR (Silicon Controlled Rectifier - Retificador Controlado de Silcio) e no TRIAC (Triode for Alternating Current - Triodo para Corrente Alternada), muito utilizados no controle de potncia em corrente contnua e alternada, respectivamente. Alm desses, estudaremos outros tipos de tiristores, utilizados principalmente como dispositivos auxiliares em circuitos com SCR ou TRIAC.

SCR - RETIFICADOR CONTROLADO DE SILCIO

o tipo mais largamente utilizado de tiristor. Sua aplicao to comum que corrente utilizarem-se os termos SCR e tiristor como sinnimos, embora isso seja, obviamente, um equvoco. Tendo trs terminais e permitindo a passagem da corrente eltrica em apenas um sentido, o SCR um triodo tiristor de bloqueio reverso, ou seja, possui trs terminais e permite a passagem de corrente eltrica num nico sentido. Seus terminais principais chamam-se, da mesma forma como num diodo semicondutor, anodo (A) e catodo (K). O terceiro terminal, que serve como eletrodo de controle, chamado de porta ou gate (G). Utilizaremos essa segunda denominao. A Figura 12-1 mostra a estrutura simplificada, a simbologia e os tipos mais comuns de encapsulamento de um SCR, alm de uma analogia com uma conexo entre dois transistores bipolares.
anodo anodo (A) anodo T1 gate gate T2 catodo gate catodo anodo
T1 (PNP) T2 (NPN)

gate (G) catodo catodo (K)

FIGURA 12-1 ESTRUTURA INTERNA, SIMBOLOGIA E ASPECTOS FSICOS DE UM SCR

113

Seria possvel colocar o terminal de gate na primeira camada N, ou mesmo ter dois terminais de gate, um para disparo com tenses positivas e outro para disparo com tenses negativas. Nesse caso, teramos o dispositivo conhecido como SCS (chave controlada de silcio). O caso mais comum, entretanto, e o nico que estudaremos, o representado na figura.

MTODOS DE DISPARO DE UM SCR

O disparo, ou passagem de um SCR do estado de corte para o estado de conduo, pode se dar atravs de diferentes mecanismos, dos quais apenas dois so considerados como normais, sendo os demais, em geral, indesejveis, devendo ser evitados. Descreveremos a seguir os mtodos de disparo de um SCR, comeando por aqueles que so considerados desejveis. APLICAO DE CORRENTE NO GATE O mtodo de disparo usual de um SCR atravs da aplicao de uma corrente adequada no terminal de gate, estando a tenso do anodo positiva em relao do catodo (as duas condies devem ser simultneas). Para compreender como uma corrente no gate produz o disparo de um SCR, iremos analis-lo usando o modelo de dois transistores bipolares conectados entre si como mostra a Figura 12-2.
IA = IET1

R L

A T1 IBT1 = ICT2 S1

S2
RG

T2 VT G ICT1 = IBT2 K IA = IET2

IG VG

FIGURA 12-2 MECANISMO DE DISPARO DE UM SCR ATRAVS DE APLICAO DE CORRENTE NO GATE

Suponhamos que a chave S1 est fechada e a chave S2 est aberta. Nessas condies, no haver corrente no gate, e o transistor T2 estar cortado, j que a sua corrente de base nula. Em consequncia, sua corrente de coletor tambm ser nula. Como a corrente de coletor do transistor T2 igualmente a corrente de base do transistor T1, este tambm estar cortado. Logo, ambos os transistores sero percorridos apenas por suas correntes de saturao reversa ICBo, que so da ordem de nanoampres e, portanto, desprezveis. possvel demonstrar que, em qualquer situao, o valor da corrente de anodo IA determinado pela equao: 114

IA =

hFE + 1 B hFE + 1 B ICBo + ICBo T1 T2 T1 T2 f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f 1 @ hFET1B hFET2

c b

c b

(EQUAO 12-1).

O valor do ganho de corrente hFE de um transistor altamente dependente do valor da corrente de coletor. Para baixos valores de IC, o valor de hFE tambm extremamente baixo. Assim, na condio de corte, esse valor ser praticamente zero, de forma que o valor da corrente de anodo ser, aproximadamente, IA = ICBoT1 + ICBoT2. Fechando-se a chave S2, passa a circular uma corrente de base no transistor T2, levando-o ao estado de conduo. Logo, o transistor T1 passa a ter corrente de base e tambm entra no estado de conduo. Voltando Equao 12-1, quando a corrente chega ao ponto em que o produto hFE1 hFE2 se torna prximo unidade, ela passa a crescer indefinidamente, sendo limitada apenas pelos componentes externos (resistncia de carga RL e tenso de alimentao VT). A forma como os dois transistores esto conectados caracteriza uma realimentao positiva entre eles, que os leva quase que imediatamente saturao. Assim, a queda de tenso entre o anodo e o catodo cai bruscamente. Na situao de conduo, a tenso entre o anodo e o catodo de um SCR chamada de VAKon. fcil constatar que: VAKon = VBEsatT1 + VBEsatT2 (Equao 12-2).

Uma vez iniciada a conduo, o processo de realimentao positiva entre os transistores T1 e T2 mantm o SCR conduzindo, mesmo que a corrente externamente aplicada ao gate seja removida. A nica condio necessria para que a conduo se mantenha que o produto entre os ganhos de corrente dos transistores continue prximo de 1. O valor mnimo de corrente para o qual essa condio se mantm conhecido como corrente de manuteno (holding current - IH), e outro dos parmetros importantes de um SCR. Uma boa estimativa para o valor da corrente de manuteno de um SCR cerca de um milsimo da corrente mxima que o dispositivo capaz de suportar. Dessa forma, um SCR com capacidade de corrente de 50 A ter uma corrente de manuteno de cerca de 50 mA. Para que o disparo por aplicao de corrente de gate seja efetivo, necessrio que a o anodo seja positivo em relao ao catodo e que a corrente de gate permanea aplicada at que a corrente de anodo atinja um valor denominado corrente de reteno (latching current IL). O valor da corrente de reteno cerca de duas a trs vezes o valor da corrente de manuteno. A Figura 12-3 mostra a curva caracterstica de um SCR, ou seja, o comportamento da corrente de anodo IA (tambm conhecida como corrente principal) em funo da tenso entre anodo e catodo VAK.

IA

IG = 0 IG1 > IG IG2 > IG1

VRRM (mxima tenso de


bloqueio direto)

IH
VBO

IGT > IG2

VAK

(mxima tenso de bloqueio direto)

FIGURA 12-3 CURVA CARACTERSTICA DE UM SCR

115

A figura permite observar algumas caractersticas importantes de um SCR. Em primeiro lugar, quanto maior o valor da corrente aplicada ao gate, menor o valor necessrio da tenso entre anodo e catodo para que ocorra o disparo. O valor da corrente de gate para disparar um SCR com o mnimo valor de tenso entre anodo e catodo chamado de IGT (gate trigger current). Assim, aplicando-se no gate uma corrente com valor igual ou superior a IGT, o disparo acontece independente do valor da tenso VAK, desde que, obviamente, o anodo seja positivo em relao ao catodo. A figura mostra tambm que, mesmo sem tenso de gate aplicada (IG = 0), o SCR dispara quando a tenso entre anodo e catodo atinge a mxima tenso de bloqueio direto (VBO ou VDRM). Trata-se do disparo por sobretenso, que ser descrito com mais detalhes adiante. Pode-se perceber que, uma vez ocorrido o disparo, a tenso sobre o SCR diminui bruscamente, ao mesmo tempo em que a corrente no dispositivo aumenta. Isso acarreta a existncia de uma regio de resistncia dinmica negativa na curva caracterstica, na qual temos ou seja, rd =
dv f f f f f f f f f f > 0. di

Essa uma

caracterstica comum nos tiristores e que pode ser usada, como ser visto adiante, para a implementao de osciladores de relaxao. O valor do tempo ton necessrio para o disparo de um SCR inversamente proporcional ao valor da corrente de gate. Lembrando que a corrente de disparo necessria apenas para iniciar o processo que o leva conduo do SCR, sendo desnecessria depois que essa se estabelece, conclui-se que a forma de onda mais adequada para a corrente (e a tenso) de disparo de um SCR so pulsos, que possuam alta amplitude (para garantir uma corrente de gate com valor maior do que IGT) e curta durao (apenas o suficiente para iniciar o processo de conduo, de forma a no danificar a juno gate-catodo). Com tenso negativa entre anodo e catodo, duas das junes que compem o SCR ficam reversamente polarizadas. Desta forma, o dispositivo se comporta de modo semelhante a um diodo reversamente polarizado, com corrente praticamente nula at que se atinge a tenso em que as junes reversamente polarizadas entram na regio de avalanche e passam a conduzir. Esse valor de tenso chamado de mxima tenso reversa ou mxima tenso de bloqueio reverso (VRRM). Quando as junes atingem a regio de avalanche, a corrente de anodo adquire valor suficiente para iniciar e manter o processo de conduo.

DISPARO POR RADIAO LUMINOSA

Outro mtodo utilizado para o disparo de um SCR, embora muito menos usual do o descrito acima, o disparo por radiao luminosa. Neste mtodo, a corrente de disparo, ao invs de ser fornecida pela aplicao de uma tenso ao gate, origina-se a partir da interao entre a superfcie semicondutora do SCR e os ftons da luz incidente atravs de uma janela aberta no dispositivo, exatamente como ocorre num fotodiodo ou fototransistor. Os SCRs fabricados para permitir essa forma de disparo so conhecidos como LASCR (Ligth Activated Silicon Controlled Rectifier - Retificador Controlado de Silcio Acionado pela Luz). Sua simbologia e estrutura so representadas na Figura 12-4. 116

luz incidente janela transparente terminal de gate selo hermtico terminal de anodo conectado carcaa regio fotosensvel terminal de catodo selo hermtico

pastilha de silcio

FIGURA 12-4 SMBOLO E ESTRUTURA DO RETIFICADOR CONTROLADO DE SILCIO FOTO-ATIVADO

Para uma maior sensibilidade luz, o terminal de gate deve ser deixado aberto (sem conexes). A sensibilidade pode ser ajustada inserindo-se uma resistncia entre o gate e o terra. Quando isso ocorre, parte da corrente gerada pela interao com a luz desviada do gate, sendo necessria uma maior incidncia de luz para que ocorra o disparo do dispositivo. Quanto menor a resistncia conectada ao gate, menor ser a sensibilidade.

DISPARO POR SOBRETENSO (OU DISPARO POR VBO)

Analisando a estrutura interna de um SCR, observam-se trs junes PN entre o terminal de anodo e o terminal de catodo (J1, J2 e J3). Com a aplicao de uma tenso positiva entre anodo e catodo, as junes J1 e J3 ficam diretamente polarizadas e aptas a permitir a passagem de corrente eltrica. Todavia, a juno intermediria J2 se encontra reversamente polarizada e, consequentemente, a corrente que flui pelo dispositivo a corrente de saturao reversa de uma juno PN (ordem de nA). Em outras palavras, o SCR se encontra no estado de corte. Caso se aumente o valor da tenso VAK entre o anodo e o catodo, chega-se ao ponto em que se atinge a tenso de avalanche da juno J2, chamada de tenso de bloqueio direto (VBO ou VDRM). Esse um dos parmetros importantes de um SCR, sendo da ordem de centenas de volts. Quando o disparo por sobretenso ocorre, a corrente no SCR deixa de ser desprezvel e se atinge o ponto em que o processo de realimentao positiva inicia e mantm o dispositivo no estado de conduo. Embora existam tiristores que disponham apenas desse mtodo de disparo, no caso especfico do SCR, o disparo por sobretenso indesejvel, e deve ser evitado escolhendo-se um SCR adequado para o nvel de tenso utilizado no circuito de aplicao.

DISPARO POR TEMPERATURA

Numa juno PN reversamente polarizada, a corrente de saturao reversa dobra de valor aproximadamente a cada acrscimo de 10 C na temperatura da juno. Assim, no caso de um SCR com tenso positiva entre o anodo e o catodo, caso a temperatura na juno com polarizao reversa aumente de forma significativa, possvel que ela atinja o valor necessrio para dar incio ao processo de conduo do SCR. Esse mtodo de disparo tambm indesejvel num SCR. 117

DISPARO POR VARIAO DE TENSO (OU DISPARO POR DV/DT)

Essa modalidade de disparo baseia-se em duas propriedades: que uma juno PN apresenta uma capacitncia; e que o valor da corrente atravs de uma capacitncia qualquer pode ser calculado pela
f f f f f f f f f frmula: i = C B f , onde

dv dt

dv f f f f f f f f f f dt

a taxa de variao da tenso aplicada sobre a capacitncia.

Com isso em

mente, para compreender como ocorre o disparo de um SCR por variao de tenso, consideremos o circuito representado na Figura 12-5.
S A

i = CB

dv f f f f f f f f f dt

P N P N
K

J1 (DP) J2 (RP)

VAK

capacitncia da juno

G
J3 (DP)

FIGURA 12-5 MECANISMO DE DISPARO POR VARIAO DE TENSO

Estando a chave S aberta, a tenso sobre a juno J2 nula. Com o fechamento da chave, o valor dessa tenso passa rapidamente para VAK (j que essa a nica das trs junes que est reversamente polarizada). Se essa variao de tenso for suficientemente rpida, o produto C B
dv f f f f f f f f f f dt

produzir uma

corrente capaz de dar incio ao processo de conduo. Exemplificando, caso a tenso VAK valha 1000 V, a capacitncia de J2 valha 20 pF e a chave feche em 1 ms, a corrente produzida ser de 20 A, valor suficiente para o disparo do SCR. O disparo por variao de tenso tambm indesejvel, e tem probabilidade bem maior de ocorrer do que o disparo por sobretenso ou o disparo por temperatura. Em aplicaes propensas a essa ocorrncia, utilizam-se em conjunto com os tiristores as chamadas redes amortecedoras (snubber networks), que servem para retardar a variao de tenso sobre eles, reduzindo a chance do disparo. A mostra dois exemplos de redes amortecedoras.
+VT

RL
+VT

RL
R S

LS

R S

FIGURA 12-6 EXEMPLOS DE REDES AMORTECEDORAS

118

COMUTAO DE UM SCR

Como vimos, qualquer que seja o mtodo utilizado para o disparo de um SCR, uma vez iniciada a conduo ela se mantm, mesmo que a causa do disparo seja removida. Isso ocorre devido ao processo interno de realimentao positiva, mencionado anteriormente. A passagem de um tiristor do estado de conduo para o estado de corte chamada de comutao. Existem basicamente dois mtodos para realizar a comutao de um SCR: Comutao Natural Consiste na diminuio da corrente de anodo a um valor inferior ao da corrente de manuteno. Com isso, o processo interno de realimentao positiva que mantm a conduo se desfaz e o corte ocorre. Esse mtodo conhecido como comutao natural, porque, nos circuitos alimentados com corrente alternada, ele ocorre sem qualquer tipo de interveno externa. Comutao Forada Consiste em tornar a tenso de anodo negativa em relao de catodo. Com isso, as duas junes extremas do SCR se tornam reversamente polarizadas, interrompendo a conduo. Esse mtodo conhecido como comutao forada por exigir a incluso de componentes adicionais no circuito de controle. Em geral, utiliza-se a comutao forada em circuitos alimentados com corrente contnua e constante. O tempo necessrio para a comutao de um SCR (que chamaremos de tOFF) varia de alguns microssegundos a centenas de microssegundos.

O TIRISTOR COMUTVEL PELO GATE

A comutao forada exige a incluso de componentes para esse fim, o que torna os circuitos mais complexos e mais caros. Com o objetivo de contornar esse problema, foi desenvolvido, na dcada de 1960, um tiristor que, alm da comutao forada, pode ser tambm levado ao estado de corte atravs da aplicao de um pulso negativo de corrente no gate, sendo essa a razo do seu nome, GTO (gate turn-off - desligamento pelo gate). A Figura 12-7 mostra os dois smbolos mais comuns usados para representar um GTO.
A A

K
FIGURA 12-7 SMBOLOS PARA UM GTO

119

Um GTO possui estrutura semelhante de um SCR, mas a dopagem e a geometria das camadas de gate e catodo so diferentes. Na regio de gate so inseridos dopantes com alta mobilidade, o que facilita a extrao de portadores pelo terminal de gate. A regio de catodo recebe baixo nvel de dopagem, de forma que a juno gate-catodo seja capaz de suportar uma polarizao reversa aprecivel sem entrar em avalanche. Essa juno feita com muitas reentrncias, de forma a aumentar a rea de contato entre as duas regies e facilitar a absoro de portadores. Em comparao com o SCR, alm de dispensar a necessidade de comutao forada, o que leva a circuitos de controle mais simples, o GTO possui menor tempo de comutao, permitindo maior frequncia de chaveamento. Como desvantagens, o GTO possui uma menor capacidade de bloqueio de tenso reversa do que a de um SCR do mesmo porte, maior queda de tenso quando e conduo e necessidade de uma maior corrente de gate para provocar o disparo.

APLICAES DO SCR

Devido s suas caractersticas, o SCR especialmente adequado para o uso como chave eletrnica de estado slido, substituindo com vantagem rels e contatores. Alm de no possuir partes mveis, o que lhe garante maior confiabilidade, o SCR possui uma capacidade de corrente muito maior do que a de um rel com as mesmas dimenses, alm de necessitar de uma corrente de controle relativamente menor. Uma das desvantagens do SCR em relao aos rels eletromecnicos que a sua resistncia, quando em conduo, maior que a dos contatos de um rel. Para a grande maioria das aplicaes, no entanto, essa desvantagem desprezvel. Mas, sem dvida, a aplicao mais frequente do SCR no controle de potncia de cargas DC e, eventualmente, AC. Nesse tipo de aplicao, o SCR substitui com grande vantagem dispositivos como potencimetros, grupos motores-geradores, transistores de potncia e vlvulas, devido ao seu menor custo, menor corrente de controle e menor dimenso fsica. Para se ter uma ideia, enquanto a corrente de base mnima para um transistor de potncia com corrente de coletor igual a 15 A (tipo D44VH1, da General Electric) de 400 mA, a mxima corrente de gate necessria para disparar um SCR de 1000 A de corrente principal (tipo C431, da General Electric) vale 300 mA. A Tabela 8 resume algumas vantagens e desvantagens que os tiristores possuem em relao aos rels:

TABELA 12-1 COMPARAO ENTRE CARACTERSTICAS DE TIRISTORES E DE RELS ELETROMECNICOS

120

Embora a tabela mostre que em muitos casos um rel eletromecnico seja mais adequado para o chaveamento de uma carga do que um tiristor, isso no deve conduzir concluso de que a utilidade dos dois tipos de dispositivo seja semelhante. Na verdade, a aplicao mais nobre dos tiristores no o seu uso como simples interruptor, e sim o controle contnuo da potncia aplicada a uma determinada carga. Essa uma aplicao para a qual os rels eletromecnicos no podem ser utilizados. Qualquer que seja a aplicao, os circuitos que utilizam SCR podem ser divididos em duas sees: a parte de potncia, que composta basicamente pela tenso principal de alimentao, a resistncia e o SCR propriamente dito (percurso anodo-catodo) e a parte de controle, que compreende os dispositivos utilizados para provocar o disparo do SCR e para forar (quando necessrio) a sua comutao. A parte de controle a seo mais complexa dos circuitos com SCR ou com qualquer outro tipo de tiristor. Veremos a seguir as particularidades da utilizao do SCR com tenso contnua e constante e com tenso contnua pulsante. Consideraremos os SCRs utilizados nesses circuitos como ideais, ou seja, com resistncia nula quando em conduo e resistncia infinita quando em corte. Nesse enfoque inicial, ser analisada exclusivamente a parte de potncia, deixando-se o estudo da parte de controle para uma fase posterior.

UTILIZAO DO SCR EM REGIME DE TENSO CONTNUA E CONSTANTE

A Figura 12-8 mostra, esquerda, um circuito alimentado com tenso contnua e constante no qual o SCR utilizado como interruptor e, direita, um circuito equivalente utilizando uma chave comum.
S
RL RL

SG VT
RG

VT

VG

FIGURA 12-8 CIRCUITO DE CHAVEAMENTO COM SCR E SEU EQUIVALENTE COM CHAVE COMUM

O princpio de funcionamento bastante simples. Estando o SCR inicialmente cortado, ao se fechar a chave SG ele dispara (supondo VG e RG corretamente dimensionados) e a resistncia de carga RL energizada. No entanto, quando se faz necessrio desenergizar a carga, aparece a principal limitao do SCR operando em regime de tenso contnua e constante: uma vez iniciada a conduo, como interromp-la? A Figura 12-9 apresenta dois esquemas que possibilitariam a comutao do SCR. No circuito da esquerda, abrindo-se a chave S a corrente principal IA iria a zero (valor, obviamente, menor do que o da corrente de manuteno IH), levando comutao do SCR. No circuito da direita, o mesmo efeito seria obtido fechando-se momentaneamente a chave S. Em nenhum dos dois circuitos a comutao pode ser considerada natural, pois algum tipo de interveno tem que ser feita para o fechamento da chave. 121

S
RL RL

S SG VT
RG

SG VT
RG

VG

VG

FIGURA 12-9 DOIS MTODOS PARA PERMITIR A COMUTAO DO SCR

Os dois circuitos acima so, no entanto, inviveis. Em ambos os casos, a chave S utilizada para obter a comutao teria que possuir a mesma capacidade de corrente do SCR, ou seja, a presena da chave S tornaria intil a prpria utilizao do SCR. Esse exemplo mostra que a utilizao em circuitos alimentados com tenso contnua e constante no a vocao natural do SCR. Para aplicaes de chaveamento nessas condies, mais comum a utilizao de transistores bipolares ou FETs. No obstante, possvel contornar esse inconveniente atravs da adio de componentes que realizem a comutao forada do tiristor sempre que for necessrio desligar a carga. Existem seis diferentes categorias de circuitos para executar essa funo, com diferentes graus de complexidade e tendo cada uma suas vantagens e desvantagens. Uma dessas categorias conhecida como Classe D, e compreende os circuitos que utilizam um SCR auxiliar em conjunto com um capacitor ou com uma associao entre capacitor e indutor para forar a comutao de um SCR principal. A Figura 12-10 mostra o diagrama de um circuito com essas caractersticas. Note-se que est representada apenas a seo de potncia do circuito, omitindo-se a seo de controle.
R L
R c o m

Ccom
SCR2

SCR1

VT

(principal)

SG
RG1

(auxiliar)

RG2

VG1 VG2

FIGURA 12-10 CIRCUITO DE CHAVEAMENTO UTILIZANDO O MTODO DE COMUTAO FORADA

Nesse circuito, o SCR1 o principal e o SCR2 auxiliar. Suponhamos que inicialmente ambos os SCRs estejam cortados. Disparando-se o SCR1 em t = T1, este entra em conduo e o capacitor Ccom se carrega atravs do resistor Rcom com, a polaridade indicada na Figura 212. O tempo necessrio para a carga completa do capacitor depender da constante de tempo do circuito de carga. Com o SCR principal conduzindo, a resistncia de carga RL estar energizada. Aps algum tempo, o capacitor Ccom ficar carregado com a tenso VT, com a polaridade assinalada na figura. 122

iRL = IA

R L

Ccom

iC

R c o m

VT

SCR1
(conduzindo)

SCR2
(cortado)

FIGURA 12-11 CIRCUITO EQUIVALENTE APS O DISPARO DO SCR PRINCIPAL

Se em t = T2 o SCR2 disparado, ele entra em conduo e faz com que a tenso armazenada no capacitor Ccom polarize reversamente o SCR1, causando a sua comutao forada e a consequente inverso no sentido da corrente de carga do capacitor. A Figura 12-12 ilustra essa situao.
R c o m

iRL = IA1

R L

Ccom

iRcom = IA2 R nova corrente de L carga do capacitor

iC

Ccom

R c o m

VT

SCR1
(conduzindo)

tenso VAK imposta pelo capacitor

VT
SCR2
(conduzindo)

SCR1
(cortado)

SCR2
(conduzindo)

FIGURA 12-12 MECANISMO DE COMUTAO FORADA DO SCR PRINCIPAL

Como a resistncia entre o anodo e o catodo do SCR2 muito baixa, a corrente de descarga do capacitor elevada e de curta durao (o capacitor se descarrega rapidamente). Com o corte do SCR1, o capacitor Ccom comea a se carregar com a polaridade oposta original. Se, no entanto, a corrente de anodo iRcom do SCR2 for inferior sua corrente de manuteno, ele voltar ao estado de corte durante a descarga do capacitor. Essa a situao ideal, pois garante que o SCR2 conduza apenas durante o tempo necessrio para que o SCR1 seja cortado, evitando desperdcio de energia. Caso o SCR1 seja novamente disparado e o SCR2 ainda esteja conduzindo (por mau dimensionamento da resistncia Rcom), a tenso no capacitor Ccom ocasionar a sua comutao forada. Logo, o disparo do SCR2 leva ao corte do SCR1 e o disparo do SCR1 leva ao corte do SCR2 (caso ainda no tenha ocorrido). A Figura 12-13 mostra o diagrama de tempos da tenso sobre a carga em relao aos pulsos de disparo dos SCRs principal e auxiliar, supondo que eles sejam disparados por pulsos de igual frequncia e que, em t = 0, ambos os SCRs estejam cortados. 123

vG1

t
vG2

t
vRL VT tH tL

t
FIGURA 12-13 TENSO SOBRE A CARGA EM FUNO DOS PULSOS DE DISPARO DOS SCRS

Sendo T o perodo dos pulsos de gate, tH o intervalo em que a carga permanece energizada e tL o intervalo em que a carga permanece desligada. Assim, o ciclo de trabalho da tenso sobre a resistncia de carga dado por:

t f f f f f f f f f f f f f f f f tf f f f f H DC = f = H tH + tL T

(EQUAO 12-3).

Atravs do controle do ciclo de trabalho, possvel ajustar o valor mdio DC da tenso sobre a resistncia de carga RL. Esse o princpio de funcionamento da modulao de largura de pulsos (PWM), tcnica utilizada em fontes de tenso chaveadas, amplificadores em Classe D e no controle de motores DC. O controle do ciclo de trabalho tambm possibilita o controle do valor RMS (eficaz) da tenso sobre a carga, e, desse modo, o controle da potncia sobre a carga. Para controlar o ciclo de trabalho, basta variar o intervalo entre o disparo do SCR principal e o disparo do SCR auxiliar. O intervalo entre o disparo do SCR principal e o disparo do SCR auxiliar corresponde ao tempo em que a carga permanece energizada (tH). O valor mdio DC e o valor eficaz da tenso sobre a resistncia de carga podem ser calculados atravs das equaes:

VLDC = V T B

tH + tL

t f f f f f f f f f f f f f f f f f H

= VTB

tf f f f f H T

(EQUAO 12-4)

VLef

v w w w w w w w w w w w w w w w w w w w w w w w w w w w w w w w w w w w w w w w w u t tf uf f f f f f f f f f f f f f f f f f f f H H (EQUAO 12-5). = V T Bt = V T Bs f

tH + tL

Os diagramas da Figura 215 ilustram como o ajuste do intervalo entre os pulsos de disparo dos dois SCRs influi sobre o ciclo de trabalho. Quanto maior o intervalo, maior o ciclo de trabalho.
vG1 vG1

t
vG2 vG2

t t
vRL VT

t
vRL VT

t
124

FIGURA 12-14 INFLUNCIA DO INTERVALO ENTRE OS DISPAROS SOBRE O CICLO DE TRABALHO

UTILIZAO DO SCR COM TENSO CONTNUA PULSANTE (TENSO SENOIDAL RETIFICADA)

Como sabemos, a tenso senoidal passa periodicamente pelo valor zero.

Dessa forma, quando

uma tenso desse tipo aplicada a um circuito com SCR, a corrente principal IA ter, em algum momento, um valor inferior ao da corrente de manuteno. Isso garante a comutao do SCR, sem a necessidade de um circuito para esse fim, sendo essa a razo para o nome comutao natural. Esse fato simplifica bastante a seo de controle nesse tipo de circuito. Sendo o SCR um retificador, se a tenso senoidal for aplicada diretamente ao SCR, um dos semiciclos ser cortado e metade da tenso deixar de ser aproveitada. Por esse motivo, mais conveniente retificar a senoide em onda completa, para alimentar o circuito com tenso DC pulsante. A Figura 12-15 ilustra as duas situaes.
RL RL

vi vi iG
Circuito de controle

SG

iG

Circuito de controle

SG

FIGURA 12-15 UTILIZAO DO SCR EM REGIME SENOIDAL, SEM E COM RETIFICAO PRVIA

Existem duas possibilidades para a utilizao do SCR: Simplesmente permitir ou interromper a passagem de corrente pela resistncia de carga, ou seja, como um mero interruptor. Para tanto, necessrio que a corrente de gate seja mantida durante todo o tempo em que se deseja energizar a carga. Removendo-se a corrente de gate, a tenso senoidal de entrada vi ir atingir o valor zero aps, no mximo, um semiciclo, submetendo o SCR comutao natural e desenergizando a carga. Esse mtodo ilustrado na Figura 12-16.
viMX

vi

t
0

iG t
0 viMX

vRL

comutao natural

comutao natural

0
FIGURA 12-16 SCR COMO INTERRUPTOR (COM RETIFICAO PRVIA DA TENSO DE ENTRADA)

125

Dentro dos intervalos em que a corrente de gate est aplicada, o SCR passa pela comutao natural sempre que a tenso de entrada chega a zero. No entanto, ele volta a conduzir logo que a tenso de entrada atinge um certo valor, uma vez que a corrente de gate continua presente. Apenas quando essa corrente removida o SCR permanece em corte depois de passar pela comutao natural. No grfico de vRL acima, considera-se o SCR como ideal, ou seja, basta um valor muito pequeno de tenso positiva entre anodo e catodo para que seja possvel realizar o seu disparo e, uma vez em conduo, a tenso entre anodo e catodo se torna nula..

Controle do nvel de potncia dissipado pela carga. Essa a aplicao mais nobre do SCR. Para tanto, necessrio que a frequncia dos pulsos de gate seja sincronizada com a frequncia da rede senoidal e que sua posio no tempo seja ajustvel. Esse tipo de controle chamado de controle de potncia por fase, e utilizado no controle de velocidade de motores, de intensidade de lmpadas (dimmers), da temperatura de fornos, etc. A Figura 12-17 ilustra esse tipo de controle, tomando como base uma entrada senoidal sem retificao prvia. vi
viMX

t
0

iG

t
0

vRL
viMX

comutao natural

comutao natural

comutao natural

comutao natural

FIGURA 12-17 UTILIZAO DO SCR COMO CONTROLADOR DE POTNCIA

A figura deixa claro que a frequncia dos pulsos de disparo exatamente igual frequncia do sinal de entrada senoidal. A corrente de gate est na forma de pulsos, que. Como discutido anteriormente, devem ser de alta amplitude e curta durao. Como no caso ilustrado na figura no h retificao prvia, bvio que o circuito s funcionar caso os pulsos de disparo sejam aplicados durante os semiciclos positivos do sinal de entrada. 126

O intervalo angular entre o incio de um semiciclo positivo da tenso de entrada e o disparo do SCR chamado de ngulo de disparo (). Em termos de tempo, o ngulo de disparo equivalente ao intervalo t que vai desde o incio do semiciclo positivo at o momento de disparo do SCR. O intervalo angular entre o disparo do SCR e a sua comutao natural chamado de ngulo de conduo ( ). Fica evidente atravs do grfico que, para um SCR ideal alimentado com tenso senoidal, vale a relao:

+ = = 180

( EQUAO 12-6 ).

Quanto maior o ngulo de disparo, menor ser o ngulo de conduo e, consequentemente, menores sero a tenso sobre a carga e a potncia dissipada sobre ela. O ngulo de disparo se relaciona com o intervalo de tempo t atravs da equao:

B tf f f f f f f f f f f f f f f f = f [ = 2 B B f B t T f f f f f f
2

(EQUAO 12-7).

Nesta equao, T o perodo da tenso senoidal de entrada e f a sua frequncia. Para o valor usual de frequncia (60 Hz), teremos t 377 B t . O mximo valor possvel para t para que o disparo ocorra durante o semiciclo positivo a metade do perodo do sinal de entrada, o que, para o caso de senoides de 60 Hz, equivale aproximadamente a 8,33 ms. No caso em questo (sem retificao prvia do sinal de entrada), os valores mdio DC e eficaz da tenso sobre a carga so calculados pelas equaes:

vi a f f f f f f f f f f f f f f f` VLDC = MX B 1 + cos (EQUAO 12-8) 2B

VLef = viMX B

w w w w w w w w w w w w w w w w w w w w w w w w w w w w w w w w w w w w w w w w w w w w w w w w w w w w w w w w w w w w w w w w w w w w w w w w w w w w w w w w w w w w w w w w w w w w ` a + 0,5 B sen 2 B f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f s

4B

(EQUAO 12-9).

Quando se faz a retificao prvia, as equaes passam a ser:

vi a f f f f f f f f f f f f f f` MX VLDC = f B 1 + cos
12-11).

(EQUAO

12-10)

VLef = viMX B

w w w w w w w w w w w w w w w w w w w w w w w w w w w w w w w w w w w w w w w w w w w w w w w w w w w w w w w w w w w w w w w w w w w w w w w w w w w w w w w w w w w w w w w w w w w w ` a + 0,5 B sen 2 B f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f s

2B

(EQUAO

TRIAC - TRIODO DE CORRENTE ALTERNADA

Suponhamos que seja necessrio realizar o controle de potncia por fase de uma carga de corrente alternada. Para tanto, poderiam ser utilizados dois SCRs conectados entre si na ligao chamada de anti-paralelo, como mostrado na Figura 12-18. Nessa ligao, cada semiciclo da tenso alternada de entrada ser controlado por um dos SCRs.
RL SCR1

Circuito de controle

vi

SCR2

127

FIGURA 12-18 LIGAO ANTIPARALELA DE DOIS SCRS

Tal configurao seria dispendiosa, alm de necessitar de um circuito de disparo mais complexo para lidar adequadamente com os dois SCRs. A soluo para esse problema consistiu na criao de um dispositivo que funciona de modo bastante semelhante a dois SCRs ligados em anti-paralelo e encapsulados em conjunto. Tal dispositivo, cujo smbolo e estrutura interna esto representados na Figura 12-19, conhecido como TRIAC (Triode AC - triodo de corrente alternada).
MT2 MT2

N4

P1 N1

P2 N3
MT1 G

N2
MT1

FIGURA 12-19 SIMBOLOGIA E ESTRUTURA INTERNA DE UM TRIAC

Os nomes dos terminais de um TRIAC so terminal principal 2 (MT2 main terminal 2), que corresponderia ao anodo de um SCR, terminal principal 1 (MT1 main terminal 1), que corresponderia ao catodo de um SCR, e gate (G). O terminal principal 1 e o terminal principal 2 tambm so chamados, respectivamente de anodo 1 (A1) e anodo 2 (A2). O terminal principal 1 serve como referncia, ou seja, o terminal normalmente aterrado. O TRIAC possui basicamente os mesmos mecanismos de disparo j estudados para o SCR. A principal particularidade diz respeito ao disparo por aplicao de corrente o gate. Sendo um dispositivo bidirecional, o TRIAC pode ser disparado qualquer que seja a polaridade da tenso entre os seus terminais principais e qualquer que seja a polaridade dos pulsos aplicados ao gate. Existem, portanto, quatro situaes possveis, que so classificadas de acordo com a polaridade do MT2 e do gate em relao ao MT1. Em cada uma dessas situaes, denominadas quadrantes, algumas das regies P e N da estrutura interna do dispositivo trabalharo em conjunto para estabelecer um SCR efetivo, que ser o responsvel pela conduo da corrente. 1 Quadrante Tanto o MT2 quanto o gate so positivos em relao ao MT1. Nesse caso, o SCR efetivo formado pela regies P1, N1, P2 e N2, com a regio P2 funcionando como gate. o modo de disparo em que o TRIAC mais sensvel, isto , em que existe menor possibilidade de ocorrer uma falha ao se tentar dispar-lo. 2 Quadrante O MT2 positivo e o gate negativo em relao ao MT1. Nesse caso, teremos o mesmo SCR efetivo do 1 quadrante. A diferena que o incio da conduo ocorre de modo indireto, atravs da corrente que flui pela juno N3-P2. Por esse motivo, o TRIAC menos sensvel nesse modo de operao do que no 1 quadrante. 3 Quadrante O MT2 e o gate so negativos em relao ao MT1. O SCR efetivo desta vez formado pela regies P2, N1, P1 e N4. O incio da conduo tambm ocorre indiretamente, atravs da corrente da juno N3-P2. Nesse modo de operao, o TRIAC quase to sensvel quanto no 1 quadrante. 128

4 Quadrante O MT2 negativo e o gate positivo em relao ao MT1. Possui o mesmo SCR efetivo do 3 quadrante, mas o processo de incio de conduo mais complicado, comeando a partir da juno P2-N2. o modo de operao em que o TRIAC menos sensvel, sendo maior a probabilidade de ocorrer uma falha no disparo. A Figura 12-20 ilustra os quatro quadrantes de operao de um TRIAC.

FIGURA 12-20 QUADRANTES DE DISPARO DE UM TRIAC

Para garantir o disparo do TRIAC, devem-se aplicar pulsos de corrente cujo valor seja, no mnimo, o requerido pela operao no quarto quadrante, que pode ser at 5 vezes maior do que o exigido no primeiro quadrante.

CURVA CARACTERSTICA DE UM TRIAC

Devido s particularidades da sua fabricao, o TRIAC tem uma curva caracterstica simtrica e semelhante caracterstica direta de um SCR, como se pode ver na Figura 12-21. Da mesma forma como ocorre com o SCR, quanto maior a corrente de gate, menor o mdulo da tenso necessria entre os terminais principais para que ocorra o disparo do TRIAC. IA

-VBO

+IH vMT2-MT1 -IH +VBO

129

FIGURA 12-21 CURVA CARACTERSTICA DE UM TRIAC

COMUTAO DE UM TRIAC

Como o TRIAC admite ambas as polaridades de tenso entre os terminais principais, ele no pode ser levado ao corte pelo processo de comutao forada. Logo, uma vez disparado, a nica maneira de interromper a conduo de um TRIAC a comutao natural, ou seja, a reduo do mdulo da corrente principal a um valor inferior ao da corrente de manuteno IH. Logo, em regime de corrente alternada senoidal, o TRIAC tem apenas um pequeno intervalo em torno dos pontos de passagem da tenso por zero para que ocorra a comutao. No caso de cargas resistivas, isso relativamente simples, mas quando a carga altamente indutiva (como um motor, por exemplo) a comutao do TRIAC pode tornar-se extremamente problemtica. Isso ocorre devido defasagem entre a tenso e a corrente caracterstica nas cargas indutivas, que faz com que, enquanto a tenso zero, a corrente seja diferente de zero. Nesses casos, ao invs de um TRIAC, pode ser mais recomendvel utilizar dois SCRs em anti-paralelo.

CIRCUITOS DE DISPARO PARA TIRISTORES

A seo de controle, que inclui os circuitos especficos para a tenso de disparo, a parte mais complexa de um sistema tiristorizado. Veremos a seguir os principais tipos de circuito de disparo, utilizando como padro sua utilizao com o SCR. Os princpios que estudaremos, no entanto, aplicamse igualmente ao disparo de TRIACs, fazendo-se as devidas adaptaes.

CIRCUITO RESISTIVO

o tipo mais simples de circuito de disparo. Embora seu desempenho seja inferior ao de outros tipos de circuito, possuem como vantagens o menor custo e um funcionamento mais estvel diante de variaes de temperatura. A Figura 12-22 mostra diagramas de circuitos resistivos de disparo para SCR e TRIAC, operando, em ambos os casos, em regime de corrente alternada senoidal.
RL POT RL POT

vi

SCR

IG

R G
D

vi TRIAC

R G

130

FIGURA 12-22 CIRCUITOS RESISTIVOS PARA O DISPARO DE TIRISTORES

O princpio de funcionamento muito simples. A nica exigncia que o resistor RG e o potencimetro POT sejam dimensionados de forma a permitir que, pelo menos no mximo valor de tenso (do semiciclo positivo, no caso do SCR, ou dos dois semiciclos, no caso do TRIAC), a corrente de gate (que circula uma vez fechada a chave S) atinja um valor igual ou superior a IGT, o que garante o disparo do tiristor. No caso do circuito para SCR, o diodo D serve para impedir polarizao reversa na juno gate-catodo. Uma vez disparado, o tiristor permanece conduzindo at que ocorra a comutao natural, com a diminuio do valor de vi no final do semiciclo. Se a chave S continuar fechada, o tiristor volta a conduzir quando a tenso de entrada voltar a atingir o valor adequado. Esse valor adequado depende do ajuste do potencimetro POT, o que proporciona o controle do ngulo de disparo do tiristor e, consequentemente, da potncia dissipada sobre a resistncia de carga RL. No circuito da esquerda da Figura 12-22, considerando o SCR inicialmente cortado e analisando a malha percorrida pela corrente de gate IG, chega-se equao:

+ vi @ IGB RL @ IGB POT @ IGB RG @ v D @ v GK = 0 [ vi = IGB RL + POT + RG + v D + v GK


12-12).

(EQUAO

Sendo a tenso de entrada senoidal, temos vi = Vimx B sen B t . No ngulo de disparo do SCR, temos vi = Vimx B sen . Substituindo na Equao 12-12 e objetivando uma corrente de gate igual a IGT,
` a

posso obter o valor do ngulo de disparo:


Vimx B sen = IGT B RL + POT + RG + vD + vGK [ = arc sen
` a

IGT B RL + POT + RG + v + v f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f D f f f f f f f f f f f f f f f f f GK f f f f f f f f f
`

Vimx

(EQUAO 12-13).

Para simplificar a equao, consideramos RG >> RL (o que sempre ocorrer, na prtica) e desprezamos os valores de vD e vGK, que so muito pequenos quando comparados aos valores das outras tenses envolvidas. Assim, chega-se a:

= arc sen

IGT B POT + RG f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f
`

Vimx

(EQUAO 12-14).

O maior de ngulo de disparo possvel de ser obtido com esse circuito de 90. Isso evidente, pois se a corrente necessria para o disparo no atingida quando a tenso de entrada chega ao seu valor mximo, no o atingir com nenhum outro valor. Logo, a potncia sobre a carga poder ser ajustada entre
P P f f f f f f f f f f f f f f f f P f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f mx mx mx e f (no caso de circuitos com SCR) ou entre Pmx e f (no caso de circuitos com TRIAC). 2 4 2

EXEMPLO 12-1: NO CIRCUITO ABAIXO, O VALOR DA RESISTNCIA DE CARGA DESPREZVEL EM RELAO AO DAS DEMAIS RESISTNCIAS. CALCULAR OS VALORES DE RG E POT PARA QUE O NGULO DE DISPARO POSSA SER AJUSTADO ENTRE 15 E 75, SABENDO QUE O TRIAC NECESSITA DE 5 mA DE CORRENTE PARA DISPARAR. RL POT

220 V 60 Hz S

R G

131

CIRCUITO CAPACITIVO

A limitao no ngulo de disparo entre 0 e 90, inerente ao circuito resistivo de disparo, alm da dissipao de potncia sobre as resistncias na malha de gate, exige a utilizao de circuitos de disparo mais elaborados nas aplicaes com maior nvel de exigncia. O passo seguinte em termos de complexidade dos circuitos de disparo a adio de um capacitor, conforme mostrado na Figura 12-23.
RL
P O T
D2

vi

SCR
D1

R G

FIGURA 12-23 CIRCUITO DE DISPARO CAPACITIVO PARA SCR

Nos semiciclos negativos, o capacitor se carrega rapidamente com -Vimx atravs do capacitor C. Assim, quando comeam os semiciclos positivos, a tenso inicial do capacitor ser sempre a mesma. Atravs de RG e P, o capacitor comea a se carregar positivamente, at que a tenso de disparo do SCR alcanada. O tempo em que isso ocorre depende da constante de tempo = RG + POT B C . A defasagem entre corrente e tenso, proporcionada pela presena do capacitor, permite um ajuste mais amplo do ngulo de disparo, que pode chegar a 180, desde que corretamente dimensionados os componentes. Com isso, a potncia sobre a carga poder ser ajustada entre 0 e entre 0 e Pmx (no caso de circuitos com TRIAC). As desvantagens comuns aos dois tipos de circuito examinados at aqui so: Caracterstica de funcionamento altamente no-linear (as variaes na potncia sobre a carga no so proporcionais variao no ajuste do potencimetro); Operao altamente dependente do valor da corrente de gate necessria para o disparo do tiristor, que varia com a temperatura, com a tenso de alimentao, e mesmo entre exemplares diferentes de uma mesma especificao de tiristor; Alta potncia dissipada na seo de controle, j que a corrente de gate tem que percorrer uma resistncia relativamente elevada formada pela associao do resistor de gate com o potencimetro. Por isso, tais circuitos de disparo so apropriados apenas para aplicaes com requisitos de desempenho pouco exigentes. Em situaes mais complexas, necessrio incluir no circuito de disparo 132
P f f f f f f f f f f f f f f f f mx 2
` a

(no caso de circuitos com SCR) ou

componentes auxiliares que permitam permitam um controle mais preciso do ngulo de disparo e que tornem o comportamento do circuito menos dependente das caractersticas peculiares do tiristor utilizado.

CIRCUITOS DE DISPARO COM DISPOSITIVOS DE RESISTNCIA NEGATIVA

Os dispositivos de resistncia negativa ne (que chamaremos em diante de DRN) so componentes que apresentam em sua curva caracterstica alguma regio em que o aumento da tenso corresponde a uma diminuio da corrente, ou vice-versa. vice Vimos anteriormente que os tiristores, de uma forma geral, gera possuem essa particularidade, mas ela compartilhada por outros tipos de dispositivo. dispositivo Os DRN, de uma forma geral, apresentam elevada impedncia (praticamente infinita) at que a tenso entre dois de seus terminais atinja um determinado valor. A partir partir desse ponto, a impedncia cai bruscamente (praticamente zero). O DRN permanece nessa condio enquanto a corrente que o percorre estiver acima de um valor mnimo (chamado, normalmente, de corrente de manuteno). Quando a corrente cai abaixo desse valor valor mnimo, o DRN volta para o estado de alta impedncia. Os DRN podem ser unilaterais, quando conduzem corrente num nico sentido, ou bilaterais, quando conduzem em ambos os sentidos. O aspecto tpico da curva caracterstica de um DRN unilateral mostrado na Figura 12-24. A figura est fora de escala, para ressaltar os detalhes relevantes.

i
IV vale

rd < 0
IV pico

VV

VP

FIGURA 12-24 CURVA CARACTERSTICA DE UM DISPOSITIVO UNILATERAL DE RESISTNCIA NEGATIVA NEGAT

A figura ressalta em tom mais escuro a regio da curva em que o dispositivo apresenta resistncia dinmica negativa. O ponto dessa regio que apresenta o maior valor de tenso chamado de pico, com coordenadas VP e IP, e o ponto que apresenta o menor valor de tenso chamado de vale, com coordenadas so VV e IV. corte. Note-se se a semelhana entre essa curva e a curva caracterstica de um SCR ou TRIAC. No caso de um SCR, a corrente de vale corresponde ao que chamamos de corrente de manuteno manu (IH) e a tenso de pico corresponde tenso de bloqueio direto (VBO). Assim, dependendo do tipo de DRN, DRN os pontos VP-IP e VV-IV podem ser representados por outros smbolos, mas seu significado fsico o mesmo: so os pontos de disparo e comutao do dispositivo, respectivamente. Os circuitos de disparo baseados em DRN so basicamente osciladores de relaxao (que trabalham com carga rga e descarga de capacitores). Como veremos a seguir, esses osciladores so usados 133 O pico corresponde ao disparo do dispositivo e o vale corresponde ao seu

para gerar pulsos de alta amplitude e curta durao, especialmente adequados para o disparo de um tiristor. O diagrama bsico de um oscilador de relaxao utilizando DRN mostrado na Figura 12-25.

R Vcontrol C

DRN
R G

FIGURA 12-25 DIAGRAMA GENRICO DE UM OSCILADOR DE RELAXAO COM DRN

Supondo o DRN inicialmente cortado, no passa corrente por ele e o capacitor C se carrega atravs do resistor R. Sendo a tenso de alimentao Vcontrol superior tenso de disparo VP do DRN, chegar um momento em que a tenso no capacitor ser suficiente para disparar o DRN. Quando isso ocorrer, ele passa para a condio de baixa impedncia, o que leva rpida descarga do capacitor sobre o prprio DRN e sobre RG. gerado ento um pico de tenso sobre RG, que adequado para disparar um tiristor. Ao final da descarga do capacitor, quando a corrente no DRN cai abaixo da corrente de vale IV, ele levado de volta ao corte. O capacitor comea a se carregar outra vez, iniciando um novo ciclo. O diagrama de tempos da Figura 12-26 mostra as formas de onda sobre o capacitor C e sobre o resistor RG. vC

t vRG

t
FIGURA 12-26 FORMAS DE ONDA NO OSCILADOR DE RELAXAO COM DRN

Note-se que a presena do resistor RG no necessria para o funcionamento do oscilador. Ele includo no circuito apenas para que sobre ele se produzam os pulsos de tenso que dispararo o tiristor. Para garantir a oscilao necessrio que o ponto de operao do DRN fique localizado na regio de resistncia negativa. A localizao do ponto de operao determinada pela tenso de alimentao do circuito e pelo valor da resistncia R. A condio necessria para a oscilao que o valor de R se situe dentro da faixa:

V @ V V @ V f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f CONTROL V CONTROL P <R< f IV IP

(EQUAO 12-15).

Estudaremos a seguir dois exemplos de dispositivos de resistncia negativa: o transistor de unijuno (UJT unijunction transistor) e o DIAC (Diode for Alternating Current). Esses 134

dispositivos so usados como elementos auxiliares em circuitos de disparo de SCRs e TRIACs, respectivamente. TRANSISTOR DE UNIJUNO (UJT) Como o prprio nome indica, trata-se de um dispositivo semicondutor formado por uma nica juno PN. O corpo do UJT composto por uma barra de material N em cujas extremidades so ligados terminais chamados de bases (base 1 - B1 e base 2 - B2). Na parte intermediria da barra, mais prximo extremidade chamada de base 2, difundida uma regio P. O terminal ligado regio P chamado de emissor (E). A Figura 12-27 apresenta a estrutura interna, a simbologia e o circuito equivalente de um UJT, alm do aspecto fsico e a identificao dos terminais para um dos exemplares mais comuns de UJT, o 2N2646. No diagrama do circuito equivalente, VBB e VE no representam caractersticas intrnsecas do dispositivo, e sim fontes de alimentao externas utilizadas para a polarizao do UJT.
B2 B2 E B2
R B 2

N P
E E
D

VBB
R B B

VE B1 B1

R B 1

B1

FIGURA 12-27 ESTRUTURA, SMBOLO, CIRCUITO EQUIVALENTE E ASPECTO FSICO DE UM UJT

Note-se a semelhana entre os smbolos do UJT e do JFET. A diferena a inclinao no terminal que representa o emissor de um UJT (que corresponde ao terminal que representa o gate de um JFET). A regio compreendida entre as bases 2 e 1 pode ser vista como um resistor com derivao central. A resistncia dessa regio, chamada de resistncia interbases (RBB), da ordem de K, temperatura de 25 C. A resistncia interbases dividida em duas partes: uma que vai da base 2 at o emissor (RB2) e outra que vai do emissor at a base 1 (RB1). Utilizando o princpio do divisor de tenses no circuito equivalente, vemos que a tenso sobre o resistor RB1 vale:
VBB B RB1 VBB B RB1 f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f vRB1 = f [ vRB1 = f . RB2 + RB1 RBB

Enquanto a tenso VE for menor do que VRB1, o diodo D estar reversamente polarizado, sendo percorrido por uma corrente praticamente nula. Se a tenso VE ultrapassar a soma de VRB1 com a tenso de limiar Vd do diodo, este fica diretamente polarizado e sua corrente cresce rapidamente, sendo limitada apenas pelos componentes externos. Essa elevao brusca de corrente no diodo leva a uma forte injeo de portadores na regio entre o emissor e a base 1, o que reduz consideravelmente o valor de RB1 e, consequentemente, o valor da tenso entre os dois terminais. Logo, a um aumento da corrente corresponde uma reduo da tenso, caracterizando assim uma regio de resistncia negativa. Isso o disparo do UJT. Quando a corrente 135

na juno cair abaixo do valor de manuteno, o dispositivo passa pela comutao, ou seja, volta condio de corte. A relao
RB1 chamada de relao intrnseca de corte e representada pela letra grega RB 2 + RB1

(eta) e uma caracterstica de fabricao do UJT. Os valores tpicos para esto na faixa entre 0,5 e 0,9.

O valor da tenso VE que produz o disparo do UJT chamado de tenso de pico (VP) e seu valor pode ser calculado pela equao:

V P = B VBB + v D (EQUAO 12-16), onde V D a tenso de limiar do diodo (cerca de 0,5 V).

Oscilador de Relaxao com UJT Aplicando ao UJT o diagrama genrico dos osciladores de relaxao baseados em DRN, visto anteriormente, chegamos ao circuito da Figura 12-28.
+VBB
P O T F I X R 2

RE

pulsos de tenso que podem ser usados no disparo de tiristores

CE
R 1

FIGURA 12-28 OSCILADOR DE RELAXAO COM UJT

Supondo o capacitor inicialmente descarregado e o UJT cortado, quando a tenso de alimentao ligada, comea a carga do capacitor CE atravs de RE (RE = FIX + POT). Quando a tenso no capacitor atinge o valor da tenso de disparo VP, a juno passa a conduzir e o capacitor se descarrega atravs dela, gerando sobre R1 um pulso de tenso que pode ser usado no disparo de um tiristor. R1 tambm serve para limitar a corrente de descarga do capacitor. Quando o capacitor se descarrega, a corrente atravs da juno cai abaixo da corrente de manuteno e o UJT volta ao estado de corte, reiniciando o ciclo. A funo do resistor R2 dar estabilidade trmica ao circuito. As formas de onda sobre o capacitor e sobre R1 so aquelas j mostradas no diagrama de tempos do oscilador genrico com DRN. A frequncia de oscilao pode ser calculada pela equao:

136

1 f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f fo = f 1 f f f f f f f f f f f f f f f f f RE B CE B ln f
1 @

(EQUAO 12-17).

No circuito analisado, o valor de RE varia em funo do ajuste do potencimetro POT, resultando assim numa frequncia de oscilao tambm ajustvel. importante que, em toda a faixa de variao do potencimetro, os valor da resistncia equivalente RE se situe dentro da faixa que garanta a polarizao do UJT na regio de resistncia negativa. Se isso no ocorrer, como vimos acima, o circuito no ir oscilar. Existem frmulas que auxiliam na determinao de valores timos para os resistores R1 e R2. No entanto, prefervel utilizar a regra prtica: utilizar R1 na faixa de dezenas de ohms (entre 22 e 68 ) e R2 na faixa de centenas de ohms (entre 470 e 820 ).

DIODO DE CORRENTE ALTERNADA (DIAC - DIODE FOR ALTERNATING CURRENT) O DIAC pode ser compreendido basicamente como um TRIAC sem gate, cujo disparo ocorre somente por sobretenso (VBO). A fabricao do DIAC de tal forma que o disparo ocorre quando a tenso entre os seus terminais atinge cerca de 30 V, independente da polaridade. Sua estrutura interna um pouco mais simples do que a de um TRIAC. Como ele pode ser utilizado de modo anlogo para ambas as polaridades de tenso, por ser totalmente simtrico, no possvel e nem necessrio fazer qualquer diferenciao entre os seus dois terminais. No entanto, costume cham-los de anodo 1 (A1) e anodo 2 (A2). A Figura 12-29 mostra a estrutura interna e os diversos smbolos utilizados para representar um DIAC.

N3 P1 N1 P2 N2

FIGURA 12-29 ESTRUTURA INTERNA E SIMBOLOGIA DE UM DIAC

Utilizando raciocnio anlogo ao adotado em relao ao UJT, um oscilador de relaxao com DIAC ter o diagrama mostrado na Figura 12-30. O funcionamento do circuito, da mesma forma como abordado anteriormente, depende da polarizao do DIAC em sua regio de resistncia dinmica negativa, o que basicamente determinado pelo valor da resistncia R.

R VT C

DIAC

R G

137

FIGURA 12-30 DIAGRAMA DE UM OSCILADOR DE RELAXAO UTILIZANDO DIAC

MTODOS DE SINCRONISMO DOS CIRCUITOS DE DISPARO COM A FREQUNCIA DA REDE

O correto funcionamento dos circuitos de controle de potncia por fase depende da gerao de pulsos de disparo sincronizados com a frequncia da rede de alimentao. Veremos agora dois mtodos para obter esse sincronismo, utilizando como exemplo um circuito de disparo baseado em UJT. Os princpios que veremos podem igualmente ser utilizados para sincronizar circuitos de disparo com outros tipos de dispositivo.

SINCRONISMO DIRETO A tcnica de sincronismo direto com a rede consiste em alimentar o circuito de disparo com uma tenso que caia a zero todas as vezes em que se iniciar um semiciclo da tenso da rede. No caso de se utilizar um TRIAC ou um SCR com retificao prvia da tenso principal, o sincronismo deve ser realizado tanto nos semiciclos positivos como nos negativos. Caso se utilize um SCR sem retificao prvia, o sincronismo precisa ser feito apenas nos semiciclos positivos. O circuito da Figura 12-31 utiliza essa tcnica. No lado direito da figura esto representadas as formas de onda nos pontos mais relevantes do circuito.
RZ
P O T F I X

D1

RL
vimx

vA

PONTO B
R 2

PONTO A

RE

VZ
SCR

DZ

(tenso da rede)
CE
R 1

vi

t
vB
VZ

SEO DE CONTROLE

SEO DE POTNCIA

FIGURA 12-31 CIRCUITO COM SINCRONISMO DIRETO COM A REDE E ALGUMAS FORMAS DE ONDA

O diagrama destaca as duas sees de que se compe o circuito: a seo de controle, responsvel pelo disparo do SCR, e a seo de potncia, responsvel pela alimentao da resistncia de carga RL. O diodo D1 retifica a tenso da rede e o resistor RZ limita a corrente para o diodo Zener DZ. Como o valor 138

de pico vimx da tenso da rede, via de regra, muito maior do que o da tenso de regulao VZ do diodo Zener, o tempo necessrio para a tenso no ponto B ir de zero at VZ desprezvel. Logo, cada vez que se inicia um semiciclo positivo da tenso da rede, o circuito de controle alimentado e, aps um intervalo de tempo t, ser gerado um pulso na base 1 do UJT, o qual ser usado para disparar o SCR. O valor desse intervalo de tempo est relacionado com a operao de um oscilador com UJT, ou seja:
i 1 f f f f f f f f f f f f f f f k t = RE B CE B lnj h

1@

(EQUAO 12-18).

O intervalo de tempo e, consequentemente, o ngulo de disparo do SCR, podem ser ajustados pelo do potencimetro P. Como se trata de um circuito com SCR e sem retificao prvia, o valor mximo do intervalo de tempo deve ser igual metade do perodo da tenso da rede (t 8,3 ms, para a frequncia de 60 Hz). Um intervalo superior a esse ocasiona a gerao dos pulsos de disparo durante os semiciclos negativos da tenso da rede, o que impede na prtica o disparo do SCR. Com o disparo do SCR, a tenso na seo de controle cai a zero e, enquanto o SCR no voltar condio de corte, no sero gerados novos pulsos de disparo. Logo, a frequncia dos pulsos gerados ser necessariamente igual frequncia da rede. Este o motivo pelo qual no se define a frequncia (fo) dos pulsos gerados pelo UJT, e sim o intervalo de tempo (t) entre o incio dos semiciclos positivos e a gerao desses pulsos. Como apenas um pulso gerado a cada ciclo, conclui-se que essa tcnica no gera pulsos de disparo desnecessrios. O circuito da Figura 12-31 aproveita apenas os semiciclos positivos da tenso da rede, mas bvio que, desejando-se se aproveitar os dois semiciclos da tenso de alimentao, a mesma tcnica pode ser aplicada no caso da retificao prvia da tenso da rede. O sincronismo direto pode ser aplicado tambm nos circuitos destinados ao controle de cargas AC, nos quais se utiliza o TRIAC. Nestes casos, o elemento auxiliar mais apropriado ao disparo do tiristor, ao invs do UJT, o DIAC, que bidirecional da mesma forma como o TRIAC. A Figura 12-32 mostra o diagrama bsico de um circuito de sincronizao direta utilizando TRIAC e DIAC. Caso a resistncia de carga seja uma lmpada incandescente, o circuito atua como variador de luminosidade (dimmer).

RL
P O T F I X

TRIAC (tenso da rede)


C

vi

DIAC

FIGURA 12-32 CIRCUITO PARA CONTROLE DE POTNCIA SOBRE CARGAS AC

Quando a tenso no capacitor atinge o valor da tenso de disparo do DIAC, esse conduz, aplicando um pulso de corrente no gate do TRIAC, que tambm entra em conduo, energizando a carga. O disparo 139

do TRIAC deixa o divisor de tenso formado por R, P e C sem energia, causando o corte imediato do DIAC. O TRIAC permanece em conduo at cerca do final do semiciclo, quando a corrente diminui, causando a sua comutao natural. No semiciclo seguinte, repete-se o processo. A potncia dissipada sobre a carga inversamente proporcional ao tempo necessrio para que o capacitor atinja a tenso suficiente para o disparo dos tiristores. Esse tempo, por sua vez, determinado pelo ajuste do potencimetro P. O circuito da Figura 12-32 apresenta um problema de histerese, especialmente para baixos valores de ngulo de disparo (alta potncia sobre a carga). Esse problema ocasionado pela diferena na tenso do capacitor antes e depois do disparo do DIAC. Isso faz com que o comportamento do circuito seja diferente quando se aumenta a potncia (diminuindo-se o ajuste do potencimetro) e quando se diminui a potncia (aumentando-se o ajuste do potencimetro). Isto torna o ajuste menos preciso e mais instvel. Um mtodo para minimizar esse problema a utilizao de duas redes RC ao invs de apenas uma, como mostra a Figura 12-33.

LF
P O T F I X

RL

R 1

R3

TRIAC

R S

CF CS

R2 C1 C2

(tenso da rede)

vi

DIAC

FIGURA 12-33 - CIRCUITO DE CONTROLE DE POTNCIA COM DUPLA REDE RC, FILTRO E AMORTECEDOR

Nesse circuito, qualquer perda de tenso sofrida pelo capacitor C2 em razo do disparo do DIAC reposta pela tenso armazenada no capacitor C1. O capacitor CF e o indutor LF formam um filtro para as harmnicas geradas pelo recorte da tenso senoidal, tpico dos circuitos de controle de potncia que utilizam tiristores. Valores tpicos para CF e LF so, respectivamente, 0,1 F e 0,1 mH. Esse filtro deve ser utilizado para minimizar interferncias do circuito sobre outros que estejam ligados mesma rede de alimentao. O diagrama inclui tambm o resistor RS e o capacitor CS, que formam a rede amortecedora (snubber) com o objetivo de reduzir a probabilidade de um disparo indesejado do TRIAC por variao de tenso.

CIRCUITOS DE DISPARO USANDO CIRCUITOS INTEGRADOS ESPECIAIS

Neste mtodo, o circuito responsvel pela gerao dos pulsos de disparo do tiristor tem o seu funcionamento harmonizado com a rede de alimentao atravs da aplicao de pulsos de sincronismo, que so gerados a partir dessa prpria rede, tendo, portanto, a mesma frequncia que ela.

140

A obteno desses pulsos de sincronismo requer a utilizao de circuitos razoavelmente complexos. Em virtude da utilidade e da relativa frequncia com que esses circuitos so empregados, eles so disponibilizados na forma de circuitos integrados, que contm as funcionalidades para a gerao dos pulsos, exigindo do usurio apenas a adio de um pequeno nmero de componentes externos. Um circuito integrado que possui essa caracterstica TCA785, cuja pinagem e diagrama em blocos so mostrados na Figura 12-34, incluindo alguns dos componentes externos normalmente usados .
Inhibit 6
Detetor de passagem por zero

VSync
5

f f f f f f f f f f f f f f f f f f

13 LP

TCA 785
Comparador de descarga

+VCC 16

Regulador de Tenso (3,1 V)

Circuito de Sincronismo

14

Q1

Circuito de Formao dos Pulsos de


4 15 2 3 7

Q1

f f f f f f f

Q2

VRef Fonte de Corrente Constante


Transistor de descarga Comparador detetor de disparo

Q2

f f f f f f f

QU QZ

Disparo

RX 9
R 9

CX 10 C10

1 GND

11 VControl +VCC C12

12 CPE

POT11

FIGURA 12-34 PINAGEM E DIAGRAMA EM BLOCOS DO CIRCUITO INTEGRADO TCA785

A funo de cada pino descrita abaixo: 1. Terra do circuito integrado (GND).


f f f f f f f

2. Sada complementar dos pulsos gerados nos semiciclos positivos ( Q2 ). 3. Sada de pulsos com durao constante de 180 (QU). 4. Sada complementar dos pulsos gerados nos semiciclos negativos ( Q1 ). 5. Entrada de amostragem da tenso de rede, para fins de sincronismo (VSync). 7. Sada de pulsos com equao lgica Q1 + Q 2 (QZ). 8. Tenso de referncia interna de 3,1 V (VREF). Para proteo contra rudos, pode-se ligar a esse pino um capacitor para a filtragem dessa tenso interna. 141
f f f f f f f f f f f f f f f f f f

f f f f f f f

6. Inibidor de pulsos. Quando aterrado, bloqueia a gerao de pulsos ( Inhibit ).

9. Ligao externa para o resistor que determina o valor da corrente do gerador interno (RX). 10. Ligao externa para o capacitor gerador da rampa de temporizao (CX). 11. Tenso externa de controle do nvel de disparo (VControl). Esse pino possui uma impedncia interna de 15 K. 12. Ligao externa para o capacitor que determina a largura dos pulsos de disparo fornecidos pelas sada normais (CPE). 13. Mesma funo do pino 12, em relao s sadas complementares (LP). 14. Sada normal dos pulsos gerados nos semiciclos negativos (Q1). 15. Sada normal dos pulsos gerados nos semiciclos positivos (Q2). 16. Polo positivo da tenso DC de alimentao do CI (+VCC). Devidamente complementado com o uso de transformadores de pulsos e outros componentes externos, um nico CI TCA 785 pode ser utilizado para o disparo simultneo de vrios tiristores. possvel, por exemplo, utilizar apenas um TCA 785 para controlar o disparo dos quatro SCRs necessrios para a implementao de um retificador monofsico totalmente controlado. Isso representa uma significativa economia em relao a um circuito de disparo similar implementado a partir de componentes discretos, sem falar no aumento da confiabilidade. Conectando-se um capacitor externo ao pino 10, ele ser carregado a partir da fonte de corrente constante interna ao CI. Logo, a tenso nesse capacitor ser uma rampa linear. O valor IF da corrente V B 1,1 3,41 f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f [ IF = fornecida pela fonte dado por: IF = REF , onde R9 o valor da resistncia externa R9 R9 conectada ao pino 9 do CI e 1,1 o valor de uma constante peculiar ao integrado. Logo a variao da d v If f f f f f f f f f f f f f f = F , onde C10 o valor do capacitor conectado ao pino 10 tenso ao longo do tempo ser dada por: dt C10 do integrado. Conhecendo-se os valores de C10, R9 e da tenso de controle aplicada ao pino 11 (VControl), possvel calcular o tempo necessrio para que o valor da tenso sobre o capacitor ultrapasse a tenso no V B C V B C B R f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f f 10 10 9 [ t = Control . pino 11: t = Control IF 3,41 Aps esse intervalo de tempo, a sada do comparador de descarga muda de estado, ocasionando a gerao de um conjunto de pulsos de disparo. A carga do capacitor continua at que a tenso senoidal passa por zero. Quando isso ocorre, o circuito de sincronismo aplica um pulso na base de T1, levando-o saturao, o que causa a descarga do capacitor C10. Assim, garante-se que a carga do capacitor e o incio da contagem do tempo para a gerao dos pulsos de disparo sempre coincidam com a passagem pelo zero. O valor da corrente IF deve ser limitado entre 10 A e 1 mA, o que significa que o resistor R9 deve ter valores entre 3 K e 300 K. A capacitncia do capacitor C10 deve estar entre 500 pF e 1 F. A

tenso da rampa sobre esse capacitor atinge o valor mximo de VCC - 2 V.

142

Os pinos 14 e 15 so, respectivamente as sadas normais de pulsos 1 e 2. O pino 14 acionado nos semiciclos negativos da tenso senoidal e o pino 15 acionado nos semiciclos positivos. A durao d dos pulsos nesses pinos determinada pelo capacitor externo conectado ao pino 12, atravs da equao:
d = 0,62 B C12 , onde d dado em segundos e C12 dado em microfarads. Se o pino 12 estiver aberto, a

durao dos pulsos ser constante e igual a 30 s. Se o pino 12 estiver aterrado, os pulsos duram at o incio do prximo semiciclo, isto , teremos = @ . Os grficos da Figura 12-35 representam os pulsos nos pinos 15 e 14 em duas situaes diferentes: com o pino 12 e aberto e com o pino 12 aterrado.

Pino 12 aberto: pulsos com durao de30 s

Pino 12 aterrado: pulsos duram at o incio do prximo semiciclo

FIGURA 12-35 INFLUNCIA DO PINO 12 SOBRE A DURAO DOS PULSOS DE DISPARO

Q 2 , QU e QZ .

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Alm das duas sadas de pulsos normais Q1 e Q2, o TCA 785 possui as sadas auxiliares Q1 ,
Q1 e Q2 so, respectivamente, as sadas complementares a Q1 e Q2.
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f f f f f f f

Essas sadas

auxiliares so do tipo coletor aberto, de forma que para a sua utilizao necessrio conect-las a uma tenso positiva atravs de um resistor de elevao. A sada QU acionada ao mesmo tempo em que a sada Q1, mas sua durao do pulso igual a 180, independente da situao do pino 12. A sada QZ igual funo NOR entre as sadas Q1 e Q2, ou eja: QZ = Q1 + Q2 . Essa sada til no disparo de TRIACs. Aplicando-se uma tenso inferior a 2,5 V ao pino 6, todas as sadas de pulsos ficam bloqueadas. Para garantir a liberao das sadas de pulsos, a tenso no pino 6 deve ser superior a 4 V. Logo, deve-se evitar a aplicao de tenses entre 2,5 V e 4 V ao pino 6, pois nessa faixa cega de tenses o comportamento das sadas imprevisvel. 143
f f f f f f f f f f f f f f f f f f f

O TCA 785 tpico pode fornecer pulsos com at 55 mA de corrente, e a verso mais robusta do integrado fornece pulsos de at 250 mA. Para aplicaes que necessitem de correntes mais elevadas, devem ser utilizados amplificadores com transistores bipolares. UM CIRCUITO TPICO DE DISPARO UTILIZANDO O TCA 785 O diagrama da Figura 12-36 representa uma aplicao tpica do TCA 785 no circuito de disparo de um SCR. Ateno para os cruzamentos de linhas que no tm ligao.

R 1
D1

R 2

R L

SCR

1
R 3
D2

2
D3

3 4 5

vi
(rede) C1
DZ

T C A 7 8 5

16 15 14 13 12 11 10 9
P 1

R 5

R 6

6 7 8

P 2

S1

C8 R9

R 4

C10

FIGURA 12-36 CIRCUITO DE DISPARO TPICO UTILIZANDO O CI TCA785

O conjunto formado por R1, D1, DZ1 e C1 responsvel pela reduo, retificao, estabilizao e filtragem da tenso senoidal da rede, originando a tenso DC para a alimentao do integrado. O conjunto formado por R2, D2 e D3 proporciona a amostragem da tenso da rede necessria para o sincronismo dos pulsos gerados pelo integrado. O capacitor C8 faz uma filtragem adicional da tenso de alimentao interna do TCA 785, que vale 3,1 V. A chave S1 serve para aterrar o pino 6, inibindo dessa forma a gerao de pulsos. Quando a chave est aberta, o resistor R3 serve para garantir uma tenso superior a 4 V no pino 6, permitindo a sada de pulsos. O potencimetro P em srie com o resistor R permite a variao da corrente fornecida pelo gerador interno, variando dessa forma o ngulo de disparo. O capacitor C10 tambm colabora na determinao da inclinao da rampa de carga. 144

R5 e P2 determinam a tenso no pino 11, que tambm influencia o ngulo de disparo. Como o pino 12 est em aberto, os pulsos gerados tero durao de 30 s. O resistor R4 tem por objetivo manter o pino 13 no aterrado, para no influenciar na durao dos pulsos nas sadas complementares.
EXEMPLO 12-2: NO CIRCUITO DA FIGURA 12-36, SUPONDO A TENSO NO PINO 11 IGUAL A 5 V, C3 = 470 nF, R1 = 10 K E P1 = 150 K , CALCULAR OS VALORES MNIMO E MXIMO DE NGULO DE DISPARO QUE PODERO SER OBTIDOS. A FREQNCIA DA REDE DE 60 HZ. QUE MODIFICAES DEVEM SER FEITAS NO CIRCUITO PARA:

a) Gerar pulsos com durao de 100 s ? b) Permitir a inibio dos pulsos a partir de um sinal TTL (pulso de 5 V) ? c) Disparar um TRIAC ?

CIRCUITOS DE DISPARO COM ATUAO ON/OFF

Muitas vezes necessrio manter uma carga energizada apenas durante o tempo durante o qual uma determinada grandeza fsica preencher certas condies. Nesses casos, o tiristor utilizado para o controle da carga deve ser disparado de acordo com essas condies. O princpio desse tipo de circuito fazer com que a tenso no gate do tiristor seja suficiente para dispar-lo apenas quando existir a condio de interesse. Para tanto, necessria a utilizao de um transdutor, elemento que ser responsvel para transformar a grandeza fsica de controle numa grandeza eltrica (tenso ou corrente). O circuito cujo diagrama est representado na Figura 12-37 utiliza um LDR (Ligth Dependant Resistor - resistor com resistncia dependente da iluminao) como transdutor. Esse dispositivo possui como caracterstica uma resistncia inversamente proporcional iluminao (maior iluminao, menor resistncia, e viceversa).

LF
P O T F I X

RL

R1

TRIAC

R S

CS

CF

(tenso da rede)

vi

L D R

DIAC

145

FIGURA 12-37 CIRCUITO DE DISPARO FOTO-ATIVADO

Quando a luminosidade sobre o LDR baixa, sua resistncia aumenta, juntamente com a tenso sobre ele. Assim essa tenso suficiente para disparar o DIAC, que por sua vez permite o disparo do TRIAC, energizando a carga. O potencimetro POT, em conjunto com o resistor FIX, permite ajustar o nvel de luminosidade em que o TRIAC ir disparar. Com o aumento da luminosidade sobre o LDR, sua resistncia diminui e a tenso sobre ele torna-se insuficiente para o disparo do DIAC, impedindo o disparo do TRIAC e desenergizando a carga. Caso a carga seja uma lmpada, esse circuito poder ser utilizado como interruptor crepuscular, ou seja, para acender a lmpada automaticamente quando estiver escuro e apag-la quando estiver claro. bvio que o LDR no poder ser exposto luminosidade da lmpada, mas somente iluminao natural. Note que, tambm nesse circuito, a seo de controle (formada pelo resistor FIX, pelo potencimetro POT, pelo LDR e pelo DIAC) fica desenergizada quando o TRIAC est conduzindo. Com o uso de outros tipos de transdutores, diferentes grandezas fsicas podem ser monitoradas por este tipo de circuito. As funes dos componentes LF, CF, RS e CS j foram explanadas na anlise do circuito da Figura 12-33. Assim como o circuito da Figura 12-37 fez uso conjunto de um dispositivo de resistncia dinmica negativa (no caso, um DIAC) para efetuar o disparo do tiristor, os circuitos de disparo com atuao ON/OFF podem ser combinados com outras tcnicas, como um circuito integrado TCA785.

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