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UNIVERSIDADE FEDERAL DE SANTA CATARINA

PROGRAMA DE PS-GRADUAO EM ENGENHARIA


ELTRICA
Roddy Alexander Romero Antayhua
AMPLIFICADOR DE GANHO VARIVEL CONTROLADO
POR RAZO CCLICA
Florianpolis
2012
UNIVERSIDADE FEDERAL DE SANTA CATARINA
PROGRAMA DE PS-GRADUAO EM ENGENHARIA
ELTRICA
Roddy Alexander Romero Antayhua
AMPLIFICADOR DE GANHO VARIVEL CONTROLADO
POR RAZO CCLICA
Dissertao submetida ao Programa
de Ps-Graduao em Engenharia
Eltrica da Universidade Federal de
Santa Catarina para a obteno do grau
de Mestre em Engenharia Eltrica.
Orientador: Prof. Dr.,
UFSC Prof.Fernando Rangel de Sousa
Florianpolis
2012
Roddy Alexander Romero Antayhua
AMPLIFICADOR DE GANHO VARIVEL CONTROLADO
POR RAZO CCLICA
Esta Dissertao foi julgada adequada para obteno do Ttulo
de Mestre em Engenharia Eltrica e aprovada em sua forma nal pelo
Programa de Ps-Graduao em Engenharia Eltrica da Universidade
Federal de Santa Catarina.
Florianpolis, 19/10/2012.
Prof. Patrick Kuo Peng, Dr., UFSC
Coordenador do Curso
Banca Examinadora:
Prof.Fernando Rangel de Sousa, Dr., UFSC
Orientador
Prof. Raimes Moraes, Ph.D., UFSC
Eng. Murilo Pessatti, M.Sc., Chipus
Prof.Jefferson Luiz Brum Marques, Ph.D., UFSC
Prof. Jader Alves De Lima Filho, Dr., UFSC
A mis padres, porque a ellos les debo todo.
(Aos meus pais, porque eu devo tudo a eles).
RESUMO
Um amplicador de ganho varivel (VGA) ajustado digitalmente pela
razo cclica do sinal de controle apresentado neste trabalho. O circuito
baseia-se no princpio superregenerativo criado por Armstrong na dcada
de 1920. Atravs desta tcnica, consegue-se obter um ajuste no do
ganho sem necessidade de utilizar um DAC como interface entre o
controle digital e o amplicador, como visto nos VGAs convencionais.
O projeto foi contextualizado dentro de um sistema de aquisio de
sinais biopotenciais e foi realizado em um processo de fabricao de
0,18m CMOS padro. Os resultados, a partir de simulaes, mostraram
que o projeto cumpre com as especicaes, atingindo, entre outras
caractersticas, uma faixa de ganho de 45dB com uma banda de 1,25kHz,
um consumo de 6,4W e uma faixa linear de 900mV para uma THD de
0,5%. Algumas medies preliminares foramfeitas as quais comprovaram
o funcionamento do circuito. Em complemento ao VGA integrado, uma
verso com componentes discretos foi implementada com o intuito de
vericar a sua funcionalidade numa aplicao real. O circuito nal
incluiu um estgio analgico de entrada completo, o qual foi voltado
para a medio de sinais cardacos utilizando apenas dois eletrodos. Os
resultados do prottipo discreto validaram o princpio de amplicao
proposto no VGA para este tipo de aplicao.
Palavras-chave: Amplicador de ganho varivel, razo cclica, projeto de
sinal misto, estgio analgico de entrada, biopotenciais.
ABSTRACT
In this work, a variable-gain amplier (VGA) adjusted by the duty-
cycle of a control signal is presented. This circuit is based on the
superregenerative concept created by Armstrong back in the 1920s. The
chosen technique allows to perform a ne control of the gain without
any DAC at the interface between the digital control and the amplier,
as usually seen in other VGAs. A 0.18m standard CMOS process
was used for the design. Specications were satised by simulation
results, in which, among other results, it was obtained a gain range of
45dB within a 1.25kHz bandwidth, a power consumption of 6.4W and
900mV of linear range for a 0.5% THD. Some preliminary measurements
of the chip proved also the correct functioning of the circuit. As a
complement of the integrated VGA, a discrete-component version was
also implemented in order to verify its functionality in a real application.
The nal circuit included a complete analog front-end which was optimize
for cardiac signals measurement using only two electrodes. The results
of the discrete-component prototype validated the amplication principle
proposed in the VGA for this type of aplication.
Keywords: Variable gain amplier, duty-cycle, mixed-signal design,
analog front-end, biopotentials.
LISTA DE FIGURAS
1 Diagrama de blocos de um sistema de aquisio e
processamento de sinais. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27
2 Diagrama de blocos de um estgio analgico de entrada
(AFE) tpico. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28
3 Classicao dos VGAs segundo o seu tipo de sinal de
controle: VGA com controle analgico (a), VGA com
controle analgico e DACde interface (b), PGA(c) e VGA
com controle por razo cclica (d). . . . . . . . . . . . . . . . . . . . . . 30
4 Conceito do receptor superregenerativo, adaptado de [19]. . 36
6 Diagrama esquemtico conceitual do amplicador proposto. 39
7 Fases de funcionamento do amplicador proposto. . . . . . . . . 40
8 Diagrama de tempos do amplicador proposto, onde
podem ser observados os sinais de controle das fases de
inicializao (
R
), amostragem (
S
), amplicao (
A
) e
amostragem e reteno (
SH
), assim como o ciclo total de
operao (T
clk
) e o intervalo de amplicao (T
A
). . . . . . . . . 41
9 Circuito para calcular a resistncia equivalente de umOTA
em realimentao positiva. . . . . . . . . . . . . . . . . . . . . . . . . . . . . 43
10 Representao do DC-VGA com a resistncia negativa
implementada com um OTA em realimentao positiva. . . . 44
11 Modelo do OTA representando as suas no-idealidades:
impedncia de sada em frequncias baixas (R
o
), tenso
de offset referida entrada V
os
e rudo referido entrada
(V
ni
). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 45
12 Representao do DC-VGA incluindo a tcnica de Auto-
Zero. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 47
13 Funcionamento do DC-VGA por fases incluindo o
processo de Auto-Zero. Podem ser observados os sinais
de controle das fases de inicializao (
R
), amostragem
(
S
), amplicao (
A
), amostragem e reteno (
SH
) e
Auto-Zero (
AZ
), assim como o ciclo total de operao
(T
clk
) e os intervalos de inicializao (T
R
), amostragem
(T
S
), amplicao (T
A
), e Auto-Zero (T
AZ
). . . . . . . . . . . . . . . . 48
14 Diagrama de tempos dos sinais de controle para o DC-
VGA incluindo o processo de Auto-Zero. . . . . . . . . . . . . . . . . 49
15 Representao de um circuito de S&H para sua anlise de
rudo. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 51
16 Circuito para analisar o rudo durante a amostragemdo sinal. 52
17 Circuito para analisar o rudo na amplicao. . . . . . . . . . . . 53
18 Representao da faixa de frequncias vlidas para a
operao do DC-VGA: Frequncia de operao (F
clk
),
frequncia mnima de operao ( f
min
), frequncia mxima
de operao ( f
max
), frequncia de canto do rudo icker
do OTA ( f
c1
) e frequncia mxima do sinal de entrada ( f
b
). 55
19 Representao do OTA de duas entradas adequado para a
tcnica de Auto-Zero (adaptado de [24]). . . . . . . . . . . . . . . . . 58
20 Diagrama esquemtico do circuito nal do DC-VGA
baseado na implementao do OTA de dupla entrada
proposta em [24]. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 59
21 O efeito do R
on
das chaves na constante de tempo (). . . . . . 61
22 Diagrama de uxo que descreve o procedimento adotado
no projeto do DC-VGA. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 68
23 Proposta da topologia do OTA de duas entradas e
transcondutncia programvel. . . . . . . . . . . . . . . . . . . . . . . . . 71
24 Diagrama de uxo que descreve o procedimento adotado
no projeto do OTA. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 75
25 Faixa linear do OTA em funo a uma tenso diferencial
na entrada IN
1
: calculada a partir da (a) corrente de sada
medida e o erro referenciado resposta de um OTA ideal.
Tambm mostrada em (b) a transcondutncia calculada
a partir da derivada da corrente medida. . . . . . . . . . . . . . . . . . 79
26 Histograma do valor de G
m1
a partir da anlise de Monte
Carlo feito para 100 simulaes, considerando variaes
de processo e descasamento. . . . . . . . . . . . . . . . . . . . . . . . . . . 80
27 Valores medidos das transcondutncias (a) G
m1
e (b) G
m2
,
para ambas as conguraes de transcondutncia (atravs
do seletor Sel). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 80
28 Clculo da OVS a partir da medio da impedncia
de sada do OTA para ambas as conguraes de
G
m1
= 2, 5S (a) e G
m1
= 250S (b). . . . . . . . . . . . . . . . . . . 81
29 Resposta simulada em frequncia referente entrada (a)
IN
1
e (b) IN
2
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 82
30 Histograma da corrente de offset para a estimativa da
tenso de offset referida entrada a partir de 100 simulaes. 83
31 Densidade espectral de potncia do rudo referido
entrada IN
1
a partir de simulao. . . . . . . . . . . . . . . . . . . . . . . 84
32 Comparao de resultados de simulao e de medio da
resistncia equivalente numa das chaves caracterizadas
quando encontra-se fechada. . . . . . . . . . . . . . . . . . . . . . . . . . . 85
33 Tenso de sada do DC-VGA simulada para (a) G
m1
=
2,5S e (b) ambas as conguraes de G
m1
, com T
A
=
100s, T
clk
=300s e sinal de entrada de 100mV
p
- 100Hz. 87
34 Clculo da faixa linear de operao do DC-VGA em
funo THD, a partir de simulaes com o sinal de
entrada em 100Hz e variando a sua amplitude de 10
a 55mV
p
, para T
A
= 100s. A variao do ganho
normalizado ao valor de V
o
= 100mV
p
tambm mostrada. 88
35 Teste de funcionamento da tcnica de Auto-Zero a partir de
simulaes: Acima, tenso de offset aplicada na entrada
IN
1
, no meio, tenso de sada do DC-VGA, embaixo,
tenso de compensao em C
AZ
(a), e zoom desta tenso
junto com o sinal de controle do processo de AZ (b).
Simulaes feitas comG
m1
=2,5S, C
A
=100pFe C
AZ
=
20pF. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 90
36 Tenso de sada (ltrada) do DC-VGA simulado para
diferentes tempos de amplicao. . . . . . . . . . . . . . . . . . . . . . 91
37 Curva caracterstica do DC-VGA construda a partir
de simulaes, a qual mostra o ganho pelo tempo de
amplicao. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 92
38 Resposta do ganho do DC-VGA em funo da frequncia
simulado para dois valores de tempo de amplicao. . . . . . 93
39 Rejeio de modo comum simulada a partir do layout
extrado e comparada com outra simulao utilizando um
modelo ideal para as chaves. . . . . . . . . . . . . . . . . . . . . . . . . . . 94
40 Tenso medida na sada do DC-VGA junto com o sinal
amostrado e retido num capacitor externo, para um sinal
de entrada de 100Hz e 25mV
p
com G
m1
= 250S, C
A
=
10nF, F
clk
= 5,5kHz e T
A
= 100s. . . . . . . . . . . . . . . . . . . . 96
41 Tenses medidas na sada do DC-VGA para um sinal de
entrada de 100Hz e 25mV
p
para diferentes valores de T
A
,
com G
m1
= 250S, C
A
= 10nF e F
clk
= 2kHz. . . . . . . . . . . 97
42 Diagrama de blocos do AFE implementado para medida
de ECG com dois eletrodos. . . . . . . . . . . . . . . . . . . . . . . . . . . . 103
43 Curva caracterstica medida e estimada de ganho do DC-
VGA pelo tempo de amplicao. . . . . . . . . . . . . . . . . . . . . . 104
44 Sinal de ECG medido utilizando dois eletrodos. . . . . . . . . . . 105
45 Resultados de medida do teste do circuito de AGC: acima,
sinal na sada do pr-amplicador, ao meio, resposta do
IA, embaixo, estimativa do ganho do DC-VGA em funo
ao tempo. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 106
46 Circuito que representa o momento da amplicao e que
inclui as no-idealidades do OTA. . . . . . . . . . . . . . . . . . . . . . . 117
47 Circuito que modela a resposta do OTA no processo de
Auto-Zero. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 120
48 Diagrama esquemtico do OTA. . . . . . . . . . . . . . . . . . . . . . . . 130
49 Diagrama esquemtico do circuito de polarizao do OTA. . 131
50 Layout do OTA incluindo o circuito de polarizao. . . . . . . . 134
51 Layout das chaves utilizadas no DC-VGA: esquerda
chaves individuais, direita duas chaves casadas
utilizando a tcnica de centride comum. . . . . . . . . . . . . . . . . 135
52 Vista das camadas inferiores do DC-VGA: Layout do OTA
e as chaves. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 136
53 Vista das camadas superiores do DC-VGA: Layout dos
capacitores integrados. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 137
54 Microfotograa do DC-VGA. . . . . . . . . . . . . . . . . . . . . . . . . . 138
55 Microfotograa do chip do DC-VGA o qual inclui uma
rplica do OTA e uma das chaves para teste. . . . . . . . . . . . . . 139
56 Representao do triangulo de Einthoven, o qual mostra as
trs derivaes padro para a medio de ECG utilizando
os eletrodos colocados prximos perna esquerda (PE),
perna direita (PD), brao esquerdo (BE) e brao direito
(BD) (a). Adicionalmente, um sinal tpico a partir da
derivao II apresentado (b) (Adaptados de [37]). . . . . . . . 142
57 Faixa de frequncias consideradas para os sinais cardacos
dependendo da sua aplicao (Adaptado de [38]). . . . . . . . . . 143
58 Circuito da impedncia equivalente de um eletrodo
(adaptado do [39]) (a) e a sua representao na frequncia
(b). Valores variam de acordo com o material e a
geometria do eletrodo. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 144
59 Representao da tcnica utilizada para o controle da
tenso de modo comum na medio com dois eletrodos
atravs da reduo da impedncia de entrada de modo
comum. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 147
LISTA DE TABELAS
1 Estado da arte dos amplicadores de ganho varivel . . . . . . 33
2 Especicaes para o projeto do DC-VGA . . . . . . . . . . . . . . 66
3 Parmetros do modelo ACM extrados do processo de
fabricao IBM 0,18m: tenso de limiar (V
T0
), corrente
de normalizao de folha (I
SH
) e fator de inclinao (n) . . . . 72
4 Resultados obtidos a partir das simulaes do DC-VGA . . . 98
5 Comparao dos resultados com o estado da arte . . . . . . . . . 100
6 Principais caractersticas dos sinais de ECG . . . . . . . . . . . . . 102
7 Dimenses dos transistores utilizados no OTA (As que
aparecem entre parnteses so para o caso de Sel =1). . . . 132
8 Dimenses dos transistores utilizados no circuito de
polarizao do OTA . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 133
LISTA DE SIGLAS
ACM Advanced Compact MOSFET.
ADC Conversor analgico/digital (Analog-to-Digital Converter).
AFE Estgio analgico de entrada (Analog Front-End).
AGC Controle automtico de ganho (Automatic Gain Control).
AZ Auto-Zero.
CMRR Relao de rejeio ao modo comum(Common Mode Rejection
Ratio).
DAC Conversor digital/analgico (Digital-to-Analog Converter).
DC-VGA Amplicador de ganho varivel controlado por razo cclica
(Duty-cycle Controlled Variable-Gain Amplier).
DC-VGA Amplicador de ganho varivel controlado por razo cclica
(Duty-cycle Controlled Variable-Gain Amplier).
DOC Dynamic Offset Correction.
DSP Processador digital de sinais (Digital Signal Processor).
ECG Eletrocardiograma.
EMG Eletromiograma.
ENG Eletroneurograma.
IA Amplicador de instrumentao (Instrumentation Amplier).
ICMR Input Common Mode Range.
LAN Rede de rea local (Local Area Network).
LNA Amplicador de rudo baixo (Low-Noise Amplier).
OPAMP Amplicador operacional (Operational Amplier).
OTA Operational Transconductance Amplier.
OVS Output Voltage Swing.
PD Detetor de amplitude pico-a-pico (Peak-to-peak Detector).
PGA Amplicador de ganho programvel (Programmable-Gain
Amplier).
PSD Densidade espectral de potncia (Power Spectral Density).
S&H Amostragem e Reteno (Sample-and-Hold).
THD Distoro harmnica total (Total Harmonic Distortion).
VGA Amplicador de ganho varivel (Variable-Gain Amplier).
LISTA DE SMBOLOS
V
T0
Tenso de limiar
I
SH
Corrente de normalizao de folha
n Fator de inclinao
V
in
(t) Sinal de entrada
R
G
Impedncia de sada da fonte de entrada
V
o
Tenso de sada do DC-VGA

s
Constante de tempo do amplicador superregenerativo de banda
base
V
SH
Tenso de sada do DC-VGA amostrada
Constante de tempo do DC-VGA
T
clk
Ciclo de trabalho do DC-VGA
C
A
Capacitor usada para a amplicao do sinal no DC-VGA

R
Sinal de controle da fase de inicializao ou reset

S
Sinal de controle da fase de amostragem

A
Sinal de controle da fase de amplicao

SH
Sinal de controle da fase de amostragem e reteno
G Ganho do DC-VGA
T
A
Largura de pulso do sinal de controle da fase de amplicao
R
l
Representao do valor da resistncia negativa no amplicador
superregenerativo de banda base
R
o
Impedncia de saida do OTA a frequncias baixas
V
os
Tenso de offset referida entrada do OTA
V
ni
Rudo de referido entrada do OTA
G
m1
Transcondutncia principal do OTA de dupla entrada
G
m2
Transcondutncia auxiliar do OTA de dupla entrada
V
C
AZ
(t) Tenso de compensao de offset no capacitor C
AZ
V
os1
Tenso de offset referida entrada principal do OTA
T
AZ
Largura de pulso do sinal de controle da fase de Auto-Zero
T
R
Largura de pulso do sinal de controle da fase de reset
T
S
Largura de pulso do sinal de controle da fase de amostragem
C
AZ
Capacitor de compensao para a tcnica de Auto-Zero
R
on
Resistncia da chave quando ativada
f
b
Banda de frequncias do sinal de entrada
k
B
Constante de Boltzman
T Temperatura absoluta em graus Kelvin
F
clk
Frequncia de operao do DC-VGA

i
Fator do excesso de rudo trmico referido entrada do OTA
V
2
nC
A
Potncia de rudo no capacitor C
A
f
min
Mnima frequncia de operao permitida do DC-VGA
f
c1
Frequncia de canto referida entrada principal do DC-VGA
IN
1
Entrada principal do OTA
f
max
Mxima frequncia de operao permitida do DC-VGA
R
on
Valor mdio da resistncia equivalente das chaves do DC-VGA
quando fechadas
A
v2
Ganho de tenso em malha aberta referida entrada auxiliar do
OTA
Q
in j
Quantidade de carga injetada por uma chave MOSFET quando
desativada
V
T0
Tenso de limiar
I
SH
Corrente de normalizao de folha
n Fator de inclinao
i
f
Nvel de inverso do transistor
IN
2
Entrada auxiliar do OTA
S Relao de aspecto do transistor
I
d
Corrente DC do transistor
I
b1
Corrente de polarizao do par de entrada principal
I
b2
Corrente de polarizao do par de entrada auxiliar
g
ms
Transcondutncia de fonte
Fator de excesso de rudo do transistor
SUMRIO
1 INTRODUO. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27
1.1 O PAPEL DOS AMPLIFICADORES DE GANHO
VARIVEL NOS AFES . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27
1.2 CLASSIFICAO DOS VGAS PELO TIPO DE SINAL DE
CONTROLE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29
1.3 OBJETIVOS E ORGANIZAO DO TRABALHO . . . . . . . . . 31
2 ASPECTOS PRINCIPAIS DO DC-VGA. . . . . . . . . . . . . . . . . . 35
2.1 O RECEPTOR SUPERREGENERATIVO . . . . . . . . . . . . . . . . . 35
2.2 OAMPLIFICADORDE GANHOVARIVEL CONTROLADO
POR RAZO CCLICA . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 36
2.3 CONSIDERAES GERAIS SOBRE O DC-VGA . . . . . . . . . 42
2.3.1 Implementao da resistncia negativa. . . . . . . . . . . . . . . . 42
2.3.2 As no-idealidades do OTA . . . . . . . . . . . . . . . . . . . . . . . . . . 44
2.3.3 A tcnica de Auto-Zero . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 46
2.3.4 Fontes de rudo . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 51
2.3.5 Frequncia de operao . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 55
2.4 CONSIDERAES DE PROJETO . . . . . . . . . . . . . . . . . . . . . . . 58
2.4.1 O OTA . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58
2.4.2 As chaves . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 61
2.4.3 Os sinais de controle . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 63
3 PROJETO DO DC-VGA E RESULTADOS OBTIDOS . . . . 65
3.1 ESPECIFICAES . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 65
3.2 PROCEDIMENTO DE PROJETO . . . . . . . . . . . . . . . . . . . . . . . . 67
3.3 PROJETO DO DC-VGA . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 69
3.3.1 Seleo do capacitor . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 69
3.3.2 Projeto do OTA de dupla entrada e transcondutncia
programvel . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 70
3.3.3 Projeto das chaves . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 77
3.4 RESULTADOS DE SIMULAO E DADOS DE MEDIO 78
3.4.1 Resultados de simulao e caracterizao do OTA. . . . . . 78
3.4.2 Resultados de simulao e medio das chaves . . . . . . . . . 85
3.4.3 Resultados de simulao do DC-VGA. . . . . . . . . . . . . . . . . 86
3.4.3.1 Faixa linear . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 88
3.4.3.2 Desempenho da tcnica de Auto-Zero . . . . . . . . . . . . . . . . 89
3.4.3.3 Faixa de ganho . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 91
3.4.3.4 Resposta em frequncia . . . . . . . . . . . . . . . . . . . . . . . . . . . 93
3.4.3.5 Rejeio ao modo comum. . . . . . . . . . . . . . . . . . . . . . . . . . 94
3.4.4 Resultados preliminares da medio do DC-VGA . . . . . . 95
3.5 RESUMO DE RESULTADOS . . . . . . . . . . . . . . . . . . . . . . . . . . . 98
4 IMPLEMENTAO DE UM AFE PARA MEDIO DE
SINAIS DE ECG. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 101
4.1 O AMBIENTE DA MEDIODE ECG COM 2 ELETRODOS101
4.2 CARACTERSTICAS DO AFE . . . . . . . . . . . . . . . . . . . . . . . . . . 102
4.2.1 O amplicador de instrumentao com ganho varivel . 103
4.3 RESULTADOS DE MEDIES . . . . . . . . . . . . . . . . . . . . . . . . . 104
5 DISCUSSES E CONCLUSES . . . . . . . . . . . . . . . . . . . . . . . . 107
REFERNCIAS. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 116
Anexo A Equaes teis sobre o funcionamento do circuito . 117
A.1 EFEITODAS NO-IDEALIDADESDOOTANAAMPLIFICAO
DO DC-VGA . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 117
A.2 RESPOSTA NO TEMPO DO CIRCUITO DE AUTO-ZERO . . 120
Anexo B Rudo do OTA . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 123
Anexo C Anlise de sensibilidade do ganho do DC-VGA . . . . 127
Anexo D Diagramas esquemticos e layouts dos blocos do
DC-VGA . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 129
Anexo E A medio de ECG com dois eletrodos . . . . . . . . . . . . 141
E.1 CARACTERSTICAS DO SINAL DE ECG. . . . . . . . . . . . . . . . 141
E.2 INTERFACE PELE/ELETRODO. . . . . . . . . . . . . . . . . . . . . . . . . 143
E.3 CLASSIFICAO DOS TIPOS DE INTERFERNCIA
CAUSADAS PELA LINHA DE 60Hz . . . . . . . . . . . . . . . . . . . . 145
E.4 SOLUO PARA O CONTROLE DO SINAL DE MODO
COMUM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 146
27
1 INTRODUO
Este captulo inicia comentando sobre a importncia dos
amplicadores de ganho varivel no contexto de um sistema de aquisico
de sinais. Depois disto, estes circuitos so classicados segundo o seu tipo
de controle de ganho, o que leva proposta feita nesta trabalho: o controle
de ganho por razo cclica. Finalmente, os objetivos e a organizao do
documento desta dissertao so apresentados.
1.1 O PAPEL DOS AMPLIFICADORES DE GANHO VARIVEL
NOS AFES
O diagrama de blocos de um sistema de aquisio e processamento
de sinais apresentado na Figura 1. O transdutor converte algum evento
fsico proveniente do meio ambiente em sinais eltricos, comumente
na forma de tenso ou corrente. O estgio analgico de entrada (AFE)
cumpre a funo principal de condicionar o sinal para o posterior
tratamento no domnio digital, neste caso pelo processador digital de
sinais (DSP). Por condicionamento entende-se o conjunto de tcnicas ou
processamento aplicados a um sinal para que este permanea dentro de
valores adequados de amplitude e frequncia antes de ser processado,
usualmente no domnio digital.
AFE DSP DISPLAY
MEMRIA
Transdutor
Sinal de
entrada
Figura 1: Diagrama de blocos de um sistema de aquisio e processamento de
sinais.
28 1 INTRODUO
Pre-Amp
AFE
do transdutor
VGA
AGC
do DSP
ao ADC
Figura 2: Diagrama de blocos de um estgio analgico de entrada (AFE)
tpico.
O diagrama de blocos de um AFE tpico ilustrado na Figura 2.
Podem ser observados, os estgios de amplicao e ltragem e uma
malha de realimentao que inclui um circuito que controla o ganho do
VGA. Convenciona-se chamar este ltimo de AGC. atravs do VGA e
do AGC que o ganho total do AFE torna-se ajustvel. O sinal de sada do
AFE passa a um conversor analgico/digital (ADC), o qual serve como a
interface com o DSP. Dependendo da aplicao, este diagrama pode sofrer
variaes, no entanto, todos os sistemas de aquisio e processamento de
dados em geral seguem uma estrutura similar [1].
Como exemplo de AFE, pode-se citar o receptor homdino de
RF [2]. Inicialmente, o sinal na sada da antena amplicado por um
amplicador de rudo baixo (LNA), o qual desempenha o papel anlogo
ao bloco pr-amplicador mostrado na Figura 2. tambm comum
encontrar um outro estgio amplicador com ganho varivel. Logo aps
esta amplicao, o sinal demodulado para frequncias baixas atravs de
um misturador, depois ltrado e, nalmente, digitalizado. Neste exemplo,
o sinal recebido na antena cobre uma vasta faixa dinmica. Dependendo
do padro de comunicao, o valor usual dessa faixa gira em torno de
70dB nos padres LAN sem o [3] com uma sensibilidade prxima
de 85dBm. Por tal motivo, utilizado frequentemente um circuito
que adapta o ganho do amplicador varivel, da mesma forma que no
diagrama da Figura 2, para que o AFE possa lidar com a faixa dinmica
1.2 Classicao dos VGAs pelo tipo de sinal de controle 29
requerida. Assim, consegue-se evitar um eventual estado de saturao dos
blocos do AFE.
Em um contexto distinto, outro exemplo de AFE pode ser
encontrado em um sistema de aquisio de sinais biopotenciais. Neste
AFE, comum incluir um ltro passa-altas antes de toda a cadeia de
condicionamento. A pr-amplicao usualmente feita atravs de um
amplicador de instrumentao (IA), o qual caracteriza-se pela sua alta
rejeio ao sinal de modo comum. Em seguida, o VGA tambm usado
para prover mais um estgio de ganho. Finalmente, o sinal ltrado e,
depois, digitalizado. Em geral, os AFEs voltados para sinais biopotenciais
so projetados para uma aplicao especca como eletrocardiograma
(ECG) [4, 5], eletroneurograma (ENG) [6, 7] e eletromiograma (EMG)
[8], entre outros. No entanto, h trabalhos em que mais de um sinal
de biopotencial medido simultaneamente [911], requerendo que o
ganho e a resposta em frequncia sejam programveis, a m de lidar com
diferentes tipos de sinal. Este mais um motivo pelo qual os VGAs (e
AGCs) so utilizados nestas aplicaes.
1.2 CLASSIFICAO DOS VGAS PELO TIPO DE SINAL DE
CONTROLE
Em complemento ao exposto sobre o papel que desempenham
os VGAs nos AFEs, importante apresentar a classicao comumente
utilizada segundo o tipo de sinal de controle.
O VGA de controle contnuo, tambm chamado de controle
analgico, ajusta o seu ganho mediante um sinal em modo de tenso ou
de corrente [12]. Este sinal regula o ponto de operao de algum(ns)
transistor(es) ou modica o valor de alguma resistncia varivel. O
conceito deste VGA ilustrado na Figura 3(a), onde o sinal de controle
representado por um sinal contnuo. Certamente, o sinal de controle pode
ser enviado por um DSP ou controlador lgico, como foi mostrado na
Figura 2. Assim sendo, uma sequncia de bits, e no um sinal analgico,
deve ser interpretada pelo VGA. Portanto, h a necessidade de utilizar um
conversor digital/analgico (DAC) como interface (Figura 3(b)).
30 1 INTRODUO
Um outro VGA utilizado frequentemente o de controle digital,
conhecido como amplicador de ganho programvel ou PGA. A sua
implementao comumente feita com matrizes programveis de
resistores ou capacitores [9, 10]. Dessa forma, este amplicador
capaz de receber bits de controle e mudar o seu ganho de forma direta
1
,
como ilustrado na Figura 3(c). Embora a eliminao do DAC seja
vantajosa em termos de potncia e rea, o ajuste do ganho estaria limitado
ao nmero de bits do sinal de controle. Para um sistema que precise de um
controle no, o seu desempenho pode ser afetado se a quantidade desses
bits for reduzida [13, 14]. importante ressaltar que o VGA com controle
analgico no apresenta o mesmo problema uma vez que o controle de
modo contnuo, o qual equivale a ter resoluo innita.
1
A funcionalidade do DAC agora intrinseca ao circuito.
DAC
(a) (b)
(c) (d)
v
in
v
o
controle controle
VGA
v
in
v
o
VGA
v
in
v
o
controle
VGA
v
in
v
o
controle
VGA
Figura 3: Classicao dos VGAs segundo o seu tipo de sinal de controle:
VGA com controle analgico (a), VGA com controle analgico e DAC de
interface (b), PGA (c) e VGA com controle por razo cclica (d).
1.3 Objetivos e organizao do trabalho 31
1.3 OBJETIVOS E ORGANIZAO DO TRABALHO
A juno das noes abordadas anteriormente permite destacar
a importncia dos VGAs como parte dos AFEs. De igual maneira,
verica-se que o fato de contar com um VGA que possa aproveitar tanto
a resoluo alta do controle analgico quanto a interface simplicada de
controle do PGA uma soluo atraente. Visando este objetivo, o circuito
proposto neste trabalho procura o ajuste do ganho atravs de um sinal
de controle digital com razo cclica varivel ou DC-VGA (do ingls
Duty-cycle Controlled VGA). Este conceito ilustrado na Figura 3(d).
Para o desenvolvimento do circuito alvo, a ideia de base foi tomada
do trabalho apresentado em [15]. Os autores descrevem uma tcnica
de amplicao baseada no conceito superregenerativo, criado h quase
um sculo pelo engenheiro Edwin Armstrong [16]. Com base neste
conceito, eles conseguiram implementar, embora usando componentes
discretos, um amplicador com ajuste de ganho pela largura de pulso do
sinal de controle. No trabalho apresentado nesta dissertao, busca-se
aprimorar a implementao da tcnica de amplicao exposta pelos
autores e aplic-la ao projeto de um VGA integrado. Ressalta-se que
foram incorporadas vrias modicaes ao circuito original prevendo
melhoras no seu desempenho.
O contexto da aquisio de sinais biopotenciais foi escolhido como
base para construir as especicaes do circuito. Acredita-se que solues
nesta rea so necessrias a se desenvolveremno pas. O estado da arte em
trabalhos similares sobre amplicadores com ganho varivel voltados para
sinais biomdicos foi consultado com intuito de comparar os resultados
obtidos no projeto. Na Tabela 1, so mostrados alguns destes trabalhos
reportados em anos recentes. Na sua maioria, foram encontradas solues
do tipo PGA, a exceo da apresentada em [17]. A resoluo dessa
soluo considera-se contnua (similar que se prope neste trabalho)
2
uma vez que o controle de ganho foi feito mediante a diferena de fase
2
O termo contnua idealizado uma vez que, na prtica, toda implementao tem uma
resoluo discreta, neste caso, limitada certamente pela velocidade de processamento ou
frequncia de operao do elemento que produz o sinal de controle (p. ex. o DSP).
32 1 INTRODUO
de dois sinais digitais. interessante destacar que esta caracterstica foi
aproveitada pelos autores para realizar um controle do ganho cuja preciso
na conseguia compensar efeitos de descasamento entre dois canais de
aquisio [17].
Deve-se pontuar tambm, que foi feita uma implementao do
circuito com componentes discretos visando sua validao em uma
aplicao real. A partir desta implementao foram recolhidos dados e
experincias considerados essenciais para o aprendizado neste trabalho.
Este documento encontra-se organizado da seguinte forma: o
Captulo 2 descreve o princpio de funcionamento do VGA proposto,
trazendo antes uma reviso do conceito superregenerativo. Alm disso, a
arquitetura e as consideraes para a realizao do circuito so descritas
detalhadamente. No captulo seguinte, as especicaes do projeto e a
metodologia adotada so apresentadas. Adicionalmente, se mostram os
resultados obtidos a partir de simulaes e medies. O relato sobre a
implementao do prottipo discreto proposto foi deixado para o quarto
captulo. Por ltimo, o Captulo 5 encerra com as reexes e concluses
nais.
1
.
3
O
b
j
e
t
i
v
o
s
e
o
r
g
a
n
i
z
a

o
d
o
t
r
a
b
a
l
h
o
3
3
Tabela 1: Estado da arte dos amplicadores de ganho varivel
Parmetro [9] [10] [18] [11] [17]
Faixa de ganho [dB] 14 34 6 20,8 -6 18,5 16 28 10 62
Resoluo 4 4 4 16 Contnua
Largura de banda mxima [Hz] 150 252 7,8k 500 10k
Consumo de potncia [W] - <0,5 <2,5 2 280
rea [mm
2
] 0,32 0,05 <0,3 0,25 0,064
Tenso de alimentao [V] 1,5 1 1 1,7 1,5
Tecnologia 0,5m 0,35m 0,35m 0,18m 0,35m
34 1 INTRODUO
35
2 ASPECTOS PRINCIPAIS DO DC-VGA
Este captulo abrange todos os aspectos relevantes do circuito
desenvolvido neste trabalho, desde a informao bsica sobre o seu
funcionamento at as recomendaes para o projeto. A m de introduzir
o princpio de funcionamento do circuito, o receptor superregenerativo
de Armstrong apresentado, o qual serviu como a principal fonte
de inspirao do VGA proposto. Posteriormente, os detalhes do
funcionamento e implementao so descritos. Por ltimo, cada bloco do
circuito discutido com nfase na metodologia de projeto.
2.1 O RECEPTOR SUPERREGENERATIVO
Em 1922, depois de ter inventado o receptor regenerativo
e o superheterdino, Edwin Howard Armstrong criou o receptor
superregenerativo [16]. Este circuito foi utilizado em vrias aplicaes
comerciais devido ao seu custo baixo, seletividade alta e consumo de
energia reduzido. A caracterstica principal deste receptor que ele
opera numa condio de instabilidade, sendo periodicamente reiniciado a
m de evitar a saturao do circuito [19]. O receptor superregenerativo
pode ser visto como um oscilador cuja resposta transiente inicial
utilizada para alcanar uma amplicao alta e ltrar o sinal com um
alto fator de qualidade. A amplitude da envoltria da oscilao gerada
depende do valor do sinal recebido. A Figura 4 ajuda a compreender o
princpio de funcionamento do circuito. A resistncia negativa conectada
periodicamente ao tanque RLC, fazendo com que se produza a oscilao
crescente na qual o sinal amplicado.
Algumas desvantagens deste circuito, como a amplicao do
rudo trmico e a possibilidade de provocar interferncia em receptores
prximos, zeram que o receptor super-heterdino ganhasse mais
popularidade, principalmente em aplicaes militares e de dispositivos
mveis. Contudo, o receptor superregenerativo voltou a chamar a ateno,
como constata-se em vrios trabalhos publicados recentemente [2022].
36 2 ASPECTOS PRINCIPAIS DO DC-VGA
L C R R
Demod.
Figura 4: Conceito do receptor superregenerativo, adaptado de [19].
2.2 O AMPLIFICADOR DE GANHO VARIVEL CONTROLADO
POR RAZO CCLICA
O conceito superregenerativo no se limita apenas s aplicaes
de alta frequncia. Em [15], um amplicador de sinais em banda base
inspirado no receptor de Armstrong foi proposto. O conceito deste
circuito ilustrado na gura 5(a). O sinal de entrada, representado por
V
in
(t), periodicamente conectado ao amplicador superregenerativo,
representado por C
A
e R
l
. Quando a chave se encontra aberta, a funo
de transferncia do circuito pode ser expressa da seguinte forma:
H(s) =
V
o
(s)
V
in
(s)
=
1
R
G
C
A
_
1
s +
1
RC
A
_
(1)
onde
R = R
G
// R
l
(2)
Se a funo de transferncia (1) tem o seu polo no semiplano
direito, o circuito torna-se instvel e, como no caso do receptor
superregenerativo, a amplicao produzida.
2.2 O amplicador de ganho varivel controlado por razo cclica 37
Considerando o valor do capacitor como sendo sempre positivo,
esta condio vlida para um valor negativo de R, ou seja, quando R
l

menor do que R
G
. No domnio do tempo, o circuito responde da seguinte
maneira: em primeiro lugar, o capacitor descarregado ao fechar a chave.
S&H
V
in
(t)
V
o
(t) V
SH
(t)
R
G
R
l
C
A
t = T
s
(a)
V
in
(t)
V
o
(t)
t = T
s
t
t
(b)
Figura 5: Representao do amplicador superregenerativo de banda base
(a) e a sua onda de sada tpica (b), adaptados de [15].
38 2 ASPECTOS PRINCIPAIS DO DC-VGA
Em seguida, a chave aberta e o amplicador conectado entrada.
Se o circuito instvel, a sada (V
o
) ser uma tenso exponencialmente
crescente, que pode ser expressa por:
V
o
(t) = w(t)
_

k
V
in
(t kT
s
)
_
1
R
G
C
A
e

s
u(t)
_
_
, k = 0, 1, 2, ... (3)
onde T
s
o perodo de amostragem,
s
a constante de tempo do sistema
dada por

s
= RC
A
R
l
C
A
(4)
e w(t) uma funo de tipo janela denida como
w(t) =
_
_
_
0 , t > kT
s
1 , kT
s
t kT
s
+T
op
0 , t > kT
s
+T
op
(5)
onde T
op
o tempo no qual a chave ca aberta em cada perodo de
amostragem.
A constante de tempo
s
negativa, explicando o crescimento
exponencial em (3). A forma de onda de sada do amplicador
representada na Figura 5(b). Cada vez que a chave aberta, a
amplicao toma o seu curso at que seja interrompida fechando a
chave de novo. Por conseguinte, pulsos exponenciais peridicos podem
ser observados. A amplicao depende do tempo em que a chave
permanece aberta; assim, o sinal pode atingir valores grandes devido
caracterstica exponencial. Um circuito de amostragem e reteno (S&H)
adicionado para reconstruir o sinal (V
SH
). Se houver necessidade, o sinal
amostrado pode ser ltrado para assim obter uma verso contnua do sinal
amplicado.
O modelo do amplicador proposto neste trabalho ilustrado na
Figura 6. Nota-se que, no novo arranjo, algumas modicaes foram
implementadas com o objetivo de melhorar duas questes especcas. Em
primeiro lugar, duas chaves de amostragem foram adicionadas a m de
2.2 O amplicador de ganho varivel controlado por razo cclica 39
isolar a entrada no momento da amplicao. Desta maneira, o ganho
torna-se independente da impedncia da fonte de entrada (R
G
). Assim,
garante-se que o sistema esteja sempre na condio de instabilidade para
qualquer valor de resistncia negativa. A resposta para este circuito
expressa por (6), onde a constante de tempo, T
clk
o ciclo de trabalho
do circuito, V
in
(kT
clk
) o sinal amostrado no capacitor C
A
no momento
kT
clk
e w(t) uma funo janela dada por (5), cujo intervalo de valor
unitrio acontece durante a fase de amplicao do circuito.
V
o
(t) =

k
w(t)V
in
(kT
clk
)
_
e

tkT
clk

_
, k = 0, 1, 2, ... (6)
A segunda melhoria que o sinal de entrada agora amostrado de
forma diferencial, o que elimina teoricamente o sinal de modo comum,
levando o CMRR para um valor teoricamente innito.

S

S
V
in
(t)
R
G
V
o
(t) V
SH
(t)
C
A
R
l

SH
S&H
Figura 6: Diagrama esquemtico conceitual do amplicador proposto.
A operao do amplicador pode ser dividida em trs fases. Na
fase de inicializao ou reset (
R
), os dois terminais C
A
so aterrados. Em
seguida, a fase de amostragem (
S
) ativada, e o capacitor carregado
com o sinal de entrada. Depois disso, a amplicao comea (
A
) quando
o capacitor ligado resistncia negativa. Como resultado, a tenso
amostrada no capacitor amplicada exponencialmente at que o sinal
de amplicao desativado. Como visto antes, um circuito S&H atua
no nal do perodo de amplicao (
SH
). Em ltima instncia, se
40 2 ASPECTOS PRINCIPAIS DO DC-VGA
Inicializao
Amplicao Amostragem
V
in
(kT
clk
)
V
o
(t)
C
A
C
A
C
A
R
l
Figura 7: Fases de funcionamento do amplicador proposto.
for preciso
1
, o sinal amostrado deve passar por um ltro passa-baixas
para reconstruo. A sequncia das fases e o diagrama de tempos esto
representados nas Figuras 7 e 8, respectivamente.
A constante de tempo do circuito () , agora, unicamente
dependente da resistncia negativa e no da impedncia da fonte de
entrada. De acordo com isto, o ganho do amplicador (G) expresso por:
G = e

T
A

(7)
Observa-se a partir de (7), que o ganho controlado pelo intervalo
de amplicao (T
A
). Haja vista que este tempo pode ser denido como
uma porcentagem do ciclo total de operao (T
clk
), o circuito foi nomeado
como amplicador de ganho varivel controlado por razo cclica ou
DC-VGA.
1
H a necessidade de utilizar um ltro passa-baixas se o sinal ser condicionada em modo
contnuo pelos circuitos subsequentes.
2.2 O amplicador de ganho varivel controlado por razo cclica 41

SH
T
A
T
clk
Figura 8: Diagrama de tempos do amplicador proposto, onde podem ser
observados os sinais de controle das fases de inicializao (
R
), amostragem
(
S
), amplicao (
A
) e amostragem e reteno (
SH
), assim como o ciclo total
de operao (T
clk
) e o intervalo de amplicao (T
A
).
42 2 ASPECTOS PRINCIPAIS DO DC-VGA
2.3 CONSIDERAES GERAIS SOBRE O DC-VGA
2.3.1 Implementao da resistncia negativa
Uma resistncia negativa pode ser sintetizada utilizando tcnicas
diferentes [23]. No caso particular do DC-VGA, uma vez que o sinal
amplicado desenvolvido entre o n que conecta o capacitor e a
resistncia negativa, esta ltima deve manter o seu valor constante
durante toda a excurso do sinal para no inuenciar no valor do e
evitar distorcer o sinal. Por exemplo, uma soluo baseada em pares de
transistores cruzados (cross-coupled transistors) no adequada para este
circuito pelo motivo supracitado. A soluo proposta em [15] baseia-se
em um OPAMP ligado como amplicador inversor com ganho 2, e um
resistor em realimentao positiva o qual determina o valor da resistncia
negativa (R
l
). Esta soluo vivel para implementao utilizando
componentes discretos. No entanto, em uma soluo de projeto de
circuito integrado, a largura de banda e slew-rate do OPAMP podem ser
limitadores [15], necessitando assim de um consumo de energia adicional
a m de compensar os seus efeitos. Alm disso, a grande variao
esperada sobre o valor dos resistores devido ao processo de fabricao
pode ser intolervel em algumas aplicaes.
Neste trabalho, a tcnica para sintetizar a resistncia negativa
utiliza um amplicador operacional de transcondutncia (OTA) em
realimentao positiva [23]. Pode-se provar que esta congurao
equivalente a um resistor negativo de valor 1/G
m
, onde G
m
a
transcondutncia do OTA. Como ilustrao, um OTA em realimentao
positiva mostrado na gura 9. Aplicando a lei de correntes de Kirchhoff
verica-se que:
i
o
= G
m
V
x
(8)
Considerando que no h corrente entrando nos terminais de
entrada do OTA, possvel deduzir que:
2.3 Consideraes gerais sobre o DC-VGA 43
R
x
=
V
x
i
x
=
V
x
i
o
=
1
Gm
(9)
O uso do OTA como resistncia negativa adequado para
implementaes integradas de consumo baixo, no apresenta as
desvantagens do OPAMP e dispensa de o uso de resistores. No entanto,
o OTA deve assegurar que a transcondutncia seja constante em toda a
excurso do sinal de sada.
V
x
i
x
R
x
G
m
i
o
Figura 9: Circuito para calcular a resistncia equivalente de um OTA em
realimentao positiva.
A ideia do circuito proposto, utilizando o OTA como resistncia
negativa, mostrado na Figura 10. Para esta congurao, o ganho do
DC-VGA dado por:
G = e
T
A
/
C
A
G
m
(10)
onde a constante denida como
=
C
A
G
m
(11)
44 2 ASPECTOS PRINCIPAIS DO DC-VGA

S

S
V
in
(t)
R
G
V
o
(t)
C
A
G
m
Figura 10: Representao do DC-VGA com a resistncia negativa
implementada com um OTA em realimentao positiva.
2.3.2 As no-idealidades do OTA
Como todo circuito, o OTA apresenta algumas no-idealidades. A
sua inuncia na implementao da resistncia negativa deve ser avaliada.
Para isto, foi utilizada a representao do OTA no ideal ilustrada na
Figura 11. Aqui, o resistor R
o
modela a impedncia de sada, a fonte V
os
representa a tenso de offset referida entrada e o rudo, tambm referido
entrada, modelado atravs da fonte V
ni
.
Com base em (6) e no modelo da gura 11, a resposta no domnio
do tempo durante a amplicao, no momento k = 0 , expressa por
(Anexo A):
V
o
(t)|
k=0
=V
in
(0)e

(
1
1
G
m
R
o
)
+
_
V
os
+V
ni
_
_
e
t/
1
_
(12)
Nota-se em (12) que a impedncia de sada aparece em paralelo
com a resistncia negativa, modicando a constante de tempo do
circuito. Este efeito resolvido mantendo a relao R
o
>> 1/G
m
.
Outra consequncia das no-idealidades do OTA que o rudo e a tenso
de offset so tambm amplicados de maneira exponencial com o tempo,
igual tenso de entrada. Certamente, esta uma questo crtica para
2.3 Consideraes gerais sobre o DC-VGA 45
sinais de amplitude baixa. Ademais, uma tenso de offset excessiva pode
saturar o circuito quando este for selecionado para se obter um ganho
elevado. A componente do rudo trmico ir depender do valor de C
A
,
como ser vericado mais adiante. Por outro lado, o rudo de baixa
frequncia (rudo icker) juntamente com o offset podem ser reduzidos
com o aumento do tamanho dos transistores, e portanto aumento da rea
do circuito. No caso da tenso de offset, algum tipo de trimming pode
ser usado para corrigir o descasamento dos componentes, mas no
uma soluo considerada neste trabalho. Portanto, houve necessidade de
utilizar uma das tcnicas conhecidas sob o nome de correes dinmicas
de offset (DOC) [24]. Estas tcnicas so frequentemente implementadas
em circuitos que requerem baixas tenses de offset e rudo icker
minimizado.
ideal
V
in
V
os
V
ni
G
m
R
o
Figura 11: Modelo do OTA representando as suas no-idealidades:
impedncia de sada em frequncias baixas (R
o
), tenso de offset referida
entrada V
os
e rudo referido entrada (V
ni
).
46 2 ASPECTOS PRINCIPAIS DO DC-VGA
2.3.3 A tcnica de Auto-Zero
A soluo selecionada foi a de Auto-Zero (AZ), principalmente por
causa da natureza chaveada inerente do DC-VGA. A ideia desta tcnica
no contexto do DC-VGA ilustrada na Figura 12. O transcondutor
esquerda (G
m1
) o que sintetiza a resistncia negativa, enquanto que
a compensao do offset feita pelo transcondutor direita (G
m2
) em
conjunto com o capacitor C
AZ
. Este tipo de congurao de Auto-Zero
chamada de cancelamento de offset em malha fechada [24]. Nota-se
que um outro sinal de controle (
AZ
) foi adicionado. A sequncia das fases
do DC-VGA incluindo a tcnica de Auto-Zero representada na Figura 13,
sendo descrita a seguir.
Enquanto a fase de inicializao (reset) permanece ativa, o sinal de
controle
AZ
acionado tambm, sendo que as entradas de G
m1
so curto-
circuitadas e aterradas. Adicionalmente, o capacitor C
AZ
ligado sada.
Caso haja uma tenso de offset na entrada de G
m1
(V
os1
), esta ir causar
uma corrente na sua sada proporcional a esta tenso. Em consequncia,
o capacitor ir se carregar e desenvolver uma tenso V
C
AZ
(t), chamada de
tenso de compensao. Esta tenso criar uma diferena de potencial
na entrada de G
m2
, a qual far com que aparea outra corrente na sada
deste transcondutor que compensar a corrente saindo de G
m1
. Ocapacitor
C
AZ
ser carregado at que a tenso V
os1
seja compensada em primeira
ordem. possvel demonstrar que a tenso nal desenvolvida em C
AZ
depende da razo de ambas as transcondutncias G
m1
e G
m2
[24]:
V
C
AZ
(t)

t=
=V
os1
G
m1
G
m2
(13)
Aps a compensao, V
C
AZ
(t) mantida durante a amplicao
para suprimir o efeito da tenso de offset. A operao de AZ repetida
logo aps o m da fase de amplicao, desta forma, o offset corrigido
em cada ciclo de trabalho do DC-VGA. O tempo dedicado ao processo de
AZ pode-se estender at um pouco antes do m da fase de amostragem
visando aproveitar o mximo de tempo disponvel para carregar o
capacitor C
AZ
.
2.3 Consideraes gerais sobre o DC-VGA 47

A
Z

A
Z
V
i
n
(
t
)
R
G
V
o
(
t
)
C
A
C
A
Z
G
m
1
G
m
2
Figura 12: Representao do DC-VGA incluindo a tcnica de Auto-Zero.
48 2 ASPECTOS PRINCIPAIS DO DC-VGA
Inicializao
Amplicao
Amostragem
V
in
(t)
V
o
(t)
C
A
C
A
C
A
C
AZ
C
AZ
C
AZ
G
m1
G
m1
G
m1
G
m2
G
m2
G
m2
Figura 13: Funcionamento do DC-VGA por fases incluindo o processo
de Auto-Zero. Podem ser observados os sinais de controle das fases de
inicializao (
R
), amostragem (
S
), amplicao (
A
), amostragem e reteno
(
SH
) e Auto-Zero (
AZ
), assim como o ciclo total de operao (T
clk
) e os
intervalos de inicializao (T
R
), amostragem (T
S
), amplicao (T
A
), e Auto-
Zero (T
AZ
).
2.3 Consideraes gerais sobre o DC-VGA 49
Na Figura 14, ilustra-se a sequncia dos sinais de controle de cada
fase do DC-VGA, incluindo a operao de AZ.

SH

AZ
T
A
T
AZ
T
R
T
S
T
clk
Figura 14: Diagrama de tempos dos sinais de controle para o DC-VGA
incluindo o processo de Auto-Zero.
Deve-se considerar que a tenso de compensao no alcanada
de forma instantnea. O tempo de carga do capacitor C
AZ
depende da
constante de tempo associada a G
m2
. Demonstra-se que a expresso da
tenso de compensao em funo ao tempo, considerando a sua condio
inicial igual a zero, denida como (Anexo A):
V
C
AZ
(t) =V
os1
G
m1
G
m2
_
1 e
t

2
_
(14)
50 2 ASPECTOS PRINCIPAIS DO DC-VGA
onde

2
=
C
A
G
m2
(15)
Finalmente, algumas observaes devem ser levantadas em relao
implementao da tcnica de AZ. Emprimeiro lugar, a ao desta tcnica
sobre o rudo de baixa frequncia referente a G
m1
semelhante ao do offset
desde que a frequncia de canto
2
do OTA seja menor do que a frequncia
de funcionamento do DC-VGA [24]. Entende-se este requisito como
tendo uma frequncia de funcionamento do AZ sucientemente elevada
para amostrar e reter o erro causado por este rudo durante todo tempo da
amplicao. Por ltimo, vale a pena comentar que existe tambm uma
tenso de offset referente a G
m2
. Entretanto, se esta tenso for considerada
constante, a tenso de offset associada a este transcondutor ser sempre
autocompensada uma vez que ela estar includa indiretamente no valor
nal de V
C
AZ
.
2
Dene-se frequncia de canto como o valor da frequncia na qual o rudo trmico
apresenta a mesma potncia do que o rudo icker.
2.3 Consideraes gerais sobre o DC-VGA 51
2.3.4 Fontes de rudo
As fontes de rudo do circuito com mais impacto so basicamente
duas: o rudo trmico associado s chaves, e o rudo trmico do OTA. Tal
armao vlida desde que o processo de AZ elimine satisfatoriamente
o efeito do rudo de baixa frequncia, hiptese que ser assumida como
verdadeira para a anlise a seguir
3
.
A anlise do rudo trmico pode ser feita no domnio do tempo
discreto (ou no domnio da frequncia utilizando a transformada Z), uma
vez que o DC-VGA um circuito chaveado. No entanto, resultados
equivalentes podem ser obtidos a partir da anlise no domnio do tempo
contnuo (ou no domnio da frequncia utilizando a transformada S) como
se encontra na literatura [25, 26]. Utilizou-se a expresso proposta em[25]
do rudo produzido por um circuito de S&H, formado por uma chave de
resistncia equivalente R
on
e uma capacitncia de magnitude C, como
ilustrado na Figura 15.
3
Existe um aumento do rudo branco devido a sub-amostragem do mesmo pelo processo
de Auto-Zero. Este efeito chamado de fold-back noise e uma das desvantagens da tcnica
Auto-Zero quando comparada com outras como a do chopper stabilization[24]. A sua anlise
no foi considerada neste trabalho.
V
in
R
on
V
2
nC
C
Figura 15: Representao de um circuito de S&H para sua anlise de rudo.
52 2 ASPECTOS PRINCIPAIS DO DC-VGA
Pode ser demonstrado que o rudo quadrtico mdio no capacitor
igual a:
V
2
nC
=
k
B
T
C
_
f
b
f
s
/2
_
(16)
onde f
b
a banda do sinal, f
s
a frequncia de amostragem, k
B

a constante de Boltzman e T a temperatura em graus Kelvin. Esta
expresso mostra que o valor do rudo independe do valor da resistncia
da chave. Assumindo-se que a largura de banda do sinal igual banda de
Nyquist ( f
s
/2), o rudo trmico ser idntico ao de um ltro RC contnuo
passa-baixas (k
B
T/C). A partir deste resultado, o rudo no DC-VGA
pode ser estimado em cada fase de operao e logo podem-se somar as
contribuies de cada fase para calcular o rudo total.
Na fase de amostragem, o modelo equivalente do circuito para o
clculo do rudo ilustrado na Figura 16. O sinal de entrada zerado e as
duas fontes de rudo representam as chaves de amostragem. Este rudo
conhecido como sendo do tipo branco ou constante na banda, sendo que
a sua densidade espectral (unilateral) de potncia expressada por:
V
2
nR
oni
= 4k
B
TR
oni
(17)
onde o subndice i refere-se ao nmero da resistncia associada a cada
chave.
V
2
nR
on1 R
on1
V
2
nR
on2 R
on2
V
2
nC
A
C
A
Figura 16: Circuito para analisar o rudo durante a amostragem do sinal.
2.3 Consideraes gerais sobre o DC-VGA 53
A potncia de rudo total calculada pela soma das potncias de
cada chave. A partir da expresso em (16), obtm-se:
V
2
nC
A

S
= 2
k
B
T
C
A
_
f
b
F
clk
/2
_
(18)
onde F
clk
a frequncia de operao do DC-VGA, denida como a inversa
do ciclo total de operao (T
clk
).
Na fase de amplicao, o rudo calculado a partir do circuito
da Figura 17, onde se observa a contribuio de rudo das chaves e do
OTA. Neste caso, o OTA representado como o valor absoluto do seu
equivalente resistivo (1/G
m1
), e o seu rudo dado por [26]:
V
ni
2
f
=
i
4k
B
T
G
m1
(19)
onde
i
o fator que representa o excesso de rudo com referncia ao
de um resistor de valor 1/G
m1
referente expresso em (17). Este fator
depende da topologia e da polarizao dos transistores [27].
V
2
nR
on1 R
on1
V
2
nR
on2 R
on2
V
2
nC
A
C
A

1
G
m1
V
2
ni
Figura 17: Circuito para analisar o rudo na amplicao.
54 2 ASPECTOS PRINCIPAIS DO DC-VGA
Da mesma forma que na fase de amostragem, as potncias de rudo
das chaves e do OTA so somadas [26]:
V
2
nC
A

A
=
_

i
+2G
m1
R
on
1 +2G
m1
R
on
_
k
B
T
C
A
_
f
b
F
clk
/2
_
(20)
onde as chaves so consideradas idnticas e com o valor de resistncia
igual a R
on
.
As outras fases no inuenciam no rudo do DC-VGA. Portanto, a
partir de (18) e (20), o valor do rudo rms total no capacitor de amplicao
resulta na seguinte expresso:
V
nC
A
=

k
b
T
C
A
_
f
b
f
s
/2
_
(21)
onde
= 2 +

i
+2G
m1
R
on
1 +2G
m1
R
on
(22)
2.3 Consideraes gerais sobre o DC-VGA 55
f
c1
f
b
f
min
f
max
F
clk
Figura 18: Representao da faixa de frequncias vlidas para a operao
do DC-VGA: Frequncia de operao (F
clk
), frequncia mnima de operao
( f
min
), frequncia mxima de operao ( f
max
), frequncia de canto do rudo
icker do OTA ( f
c1
) e frequncia mxima do sinal de entrada ( f
b
).
2.3.5 Frequncia de operao
Existe uma faixa tima de frequncia em que o DC-VGA deve
operar. Gracamente, esta faixa representada na Figura 18. Observa-
se que a faixa est limitada por um valor mnimo ( f
min
) e por um valor
mximo ( f
max
).
A frequncia de operao denida como:
F
clk
= 1/T
clk
(23)
onde T
clk
o tempo necessrio para completar todas as fases de operao
do circuito (como foi indicado no diagrama de tempos da Figura 14).
O valor de ( f
min
) est denido pela frequncia de canto ( f
c1
)
referida entrada da transcondutncia principal do OTA (IN
1
) e pela
banda do sinal ( f
b
). De um lado, a frequncia de operao deve ser
maior do que a frequncia de canto para que o processo de AZ seja
executado satisfatoriamente. Do outro lado, uma vez que o DC-VGA
de natureza chaveada, a frequncia de operao deve ser, pelo menos, o
dobro da banda do sinal, como estabelece o critrio de Nyquist. O fato da
banda do sinal estar abaixo ou acima da frequncia de canto depende das
caractersticas do sinal.
No caso de ( f
max
), o seu valor deve garantir que haja o tempo
suciente para o funcionamento correto de cada uma das fases de
operao. Por exemplo, a fase de reset (
R
) deve assegurar a descarga do
capacitor, o que leva a atender a seguinte condio:
T
R
kR
on(R)
C
A
(24)
56 2 ASPECTOS PRINCIPAIS DO DC-VGA
onde R
on(R)
o valor da resistncia das chaves (controladas por
R
) quando
encontram-se fechadas, e o fator k usualmente escolhido como 5 para
uma margem de erro
4
muito pequena (menor que 0, 001%).
Uma condio similar deve ser garantida para a fase de
amostragem:
T
S
k
_
R
G
+2R
on(S)
_
C
A
(25)
J na fase de amplicao, o tempo deve ser avaliado para o ganho
mximo que se deseja atingir, pois corresponde sua durao mxima. A
partir de (10), o tempo mnimo para atingir o mximo ganho especicado
dado por:
T
A(min)
= ln
_
G
(max)
_
C
A
G
m1
(26)
A soma dos tempos em (24), (25) e (26) determina o valor mnimo
do ciclo de trabalho do circuito, o qual resulta em:
T
clk

_
k(R
G
+3R
on
) +
ln
_
G
(max)
_
G
m1
_
C
A
(27)
onde R
on
o valor mdio das resistncias em todas as chaves.
A expresso em (27) assemelha-se a uma constante de tempo
do tipo RC, onde o termo capacitivo representado pelo capacitor de
amplicao C
A
e o termo resistivo, colocado entre colchetes. Neste
ltimo, destacam-se duas partes: no primeiro termos, encontram-se a
impedncia de sada da fonte de entrada somada s resistncias das chaves
e multiplicadas pelo fator k. Tipicamente, espera-se que este termo no
seja superior a alguns k, considerando um circuito, prvio ao VGA,
com caractersticas de buffer de tenso (baixa impedncia de sada). No
segundo termo, tem-se a razo entre o logaritmo natural do ganho mximo
e a transcondutncia do OTA. Mesmo que o logaritmo natural do ganho
no seja alto (de 2,3 at 6,9 para um ganho que varia de 20 a 60dB), a
4
Dene-se este erro como a incerteza do valor nal de carga com respeito ao valor que se
deseja atingir.
2.3 Consideraes gerais sobre o DC-VGA 57
razo pode chegar s centenas de kou alguns Mpara baixos valores de
G
m1
. Assim, o segundo termo seria o mais signicativo, o que equivale
frequncia mxima de funcionamento sendo determinada principalmente
pelo tempo da fase de amplicao.
Finalmente, deve-se comentar sobre o tempo que o processo de
AZ exige para ser executado corretamente. No Anexo A, demonstra-se
que o tempo de carga de C
AZ
depende de G
m2
e da sua tenso inicial. O
tempo de carga pode ser ainda mais longo do que T
clk
dependendo da
razo G
m2
/G
m1
escolhida. Isto signica que, possivelmente, um ciclo
de trabalho no seria suciente para compensar o offset. Tais fatos no
representam problema desde que C
AZ
nunca seja aterrado. Dessa forma, o
valor do ciclo anterior funcionar como condio inicial do ciclo seguinte,
atingindo assim, a tenso de compensao nal de forma gradual.
58 2 ASPECTOS PRINCIPAIS DO DC-VGA
2.4 CONSIDERAES DE PROJETO
2.4.1 O OTA
Na escolha da topologia do OTA, a tcnica de AZ deve ser levada
em conta. Em [24], prope-se fazer um OTA de dupla entrada onde
a segunda porta (auxiliar) executa a compensao do offset referido
entrada principal. Isto pode ser feito em nvel de transistores usando dois
pares diferenciais compartilhando uma mesma carga, como ilustrado na
Figura 19.
I
o
I
o
G
m1
G
m2
IN
1
+ IN
1
IN
2
+ IN
2

I
b1
I
b2
Figura 19: Representao do OTA de duas entradas adequado para a tcnica
de Auto-Zero (adaptado de [24]).
Esta tcnica foi implementada no circuito nal do DC-VGA, cujo
diagrama esquemtico mostrado na Figura 20.
2.4 Consideraes de projeto 59

A
Z

A
Z
V
i
n
(
t
)
R
G
V
o
(
t
)
C
A
C
A
Z
I
N
1
I
N
2
Figura 20: Diagrama esquemtico do circuito nal do DC-VGA baseado na
implementao do OTA de dupla entrada proposta em [24].
60 2 ASPECTOS PRINCIPAIS DO DC-VGA
Alm da escolha da topologia, o OTA deve cumprir os seguintes
requisitos:
O ganho de tenso em malha aberta associado a G
m2
(A
v2
) deve
ser sucientemente grande, j que existe um componente no offset
residual (produto do processo de AZ) inversamente proporcional a
este ganho [24]. Aproximadamente, este componente residual pode
ser expresso por:
V
os(res)
=
V
os1
A
v2
(28)
onde V
os1
a tenso de offset referida entrada de G
m1
.
Este offset residual ser amplicado em conjunto com o sinal de
entrada, de modo que o seu valor mximo deve ser estimado e
considerado durante o projeto.
Como j citado na Seo 2.3.5, a frequncia de canto referida
entrada IN
1
( f
c1
) deve ser menor do que a frequncia de operao
do DC-VGA (F
clk
) para que a tcnica de Auto-Zero seja efetiva.
As faixas lineares de tenso diferencial na entrada e as de modo
comumna entrada (ICMR) e na sada (OVS) devemser compatveis
com a excurso do sinal, uma vez que a entrada e a sada do OTA
esto curto-circuitadas no momento da amplicao. A distoro
total do DC-VGA diretamente afetada se esta exigncia no
respeitada.
O consumo do OTA deve ser reduzido, j que o nico bloco com
consumo DC e representa a maior parte do consumo do circuito.
2.4 Consideraes de projeto 61
2.4.2 As chaves
Na anlise da Seo 2.3.5, foi mencionado que os valores de R
on
podem ser desprezados se eles apresentam um valor baixo em relao aos
outros termos resistivos da equao (27). Portanto, as chaves devem ser
dimensionadas de modo a satisfazer esta condio. Adicionalmente, o
valor de R
on
inui no valor da constante de tempo (), como representado
na Figura 21. O resistor negativo aparece em srie com as resistncias das
chaves no momento da amplicao. Esta inuncia expressada como:
=
_
2R
on

1
G
m1
_
C
A
(29)
Portanto, necessita-se de baixos valores de R
on
em comparao
com 1/G
m1
a m de se garantir que a constante de tempo no varie
signicativamente.
C
A
R
on
R
on

1
G
m1
Figura 21: O efeito do R
on
das chaves na constante de tempo ().
Outro problema inerente a circuitos chaveados a injeo de carga.
Este fenmeno denido como a liberao de carga de um transistor no
momento em que este desativado [25]. Certa quantidade de carga
injetada tambm em razo do sinal de relgio por meio das capacitncias
parasitas da porta ao dreno e da porta fonte. As fases de operao do DC-
VGA apresentam alguns efeitos devido injeo de carga. Considerando
62 2 ASPECTOS PRINCIPAIS DO DC-VGA
o circuito esquemtico na Figura 20, cada fase analisada a seguir.
Na transio da fase de reset para a de amostragem, duas chaves so
abertas. A primeira, a de reset (chave
R
), a qual injeta uma quantidade
de carga no capacitor C
A
. No entanto, o capacitor ligado fonte de
tenso de entrada logo aps (
S
), de modo que a carga injetada pode ser
desprezada. A outra chave aquela controlada por
AZ
. A tenso de
compensao atravs do capacitor sofre uma perturbao, contribuindo
com um termo adicional no valor do offset residual em (28):
V
os(res)
=
V
os1
A
v2
+
G
m2
G
m1
_
Q
in j
C
AZ
_
(30)
onde Q
in j
a quantidade de carga injetada pela chave controlada por
AZ
.
Nota-se que seu efeito atenuado pela razo entre as transcondutncias
do OTA. Esta equao utilizada como critrio para escolher um valor
adequado da relao G
m2
/G
m1
.
Na transio seguinte, da fase de amostragem para a de
amplicao, as duas chaves de amostragem so abertas (
S
). Assumindo
chaves idnticas, nenhuma carga resultante seria injetada no capacitor.
Porm, o descasamento entre elas pode resultar em uma tenso de offset
que ser amplicada em conjunto com o sinal de entrada. Assim sendo, o
layout destas chaves deve ser otimizado utilizando, por exemplo, a tcnica
de centride comum. Alm disso, algumas estruturas dummy podem ser
adicionadas para reduzir a quantidade de carga injetada [24].
A prxima transio ocorre no m da fase de amplicao. A
chave que liga C
A
com o OTA aberta, causando uma variao na tenso
no capacitor, a qual pode ser percebida como um pequeno offset DC.
Entretanto, a amostragem e reteno (S&H) do sinal amplicado pode
ser feita antes do nal da fase de amplicao, assim suprimindo esta
variao.
Finalmente, a ltima transio acontece ao ativar a fase de reset
(
R
). No entanto, no existem chaves abrindo-se, de modo que nenhuma
carga injetada.
2.4 Consideraes de projeto 63
2.4.3 Os sinais de controle
Assume-se que todos os sinais de controle sero gerados numa
unidade de processamento digital ou controlador lgico. Desta forma, a
lgica de gerao de relgio no deve representar diculdade, e portanto,
no ser projetada neste trabalho. Mesmo assim, os seguintes detalhes
sobre a temporizao dos sinais devem ser levadas em considerao:
Os sinais
R
e
S
no devem ser sobrepostos para evitar curto-
circuitar os terminais da fonte de sinal de entrada;
Os sinais
S
e
S
no devem ser sobrepostos para evitar curto-
circuitar a tenso de modo comum do sinal com o do DC-VGA;
A borda de subida de
A
deve ser atrasada com referncia borda
de subida de
S
para que o sinal amostrado j esteja referenciado ao
modo comum do DC-VGA antes de ser amplicado;
As transies de
AZ
e
AZ
devem estar sincronizadas para manter o
valor da tenso de compensao do ciclo de trabalho anterior;
As transies de
A
e
A
devem estar sincronizadas para que o C
A
no se descarregue momentaneamente e a amplicao acontea
corretamente;

A
e
AZ
no devem ser sobrepostos para evitar interferncias entre
as tenses nos capacitores C
A
e C
AZ
.
64 2 ASPECTOS PRINCIPAIS DO DC-VGA
65
3 PROJETO DO DC-VGA E RESULTADOS OBTIDOS
O objetivo deste captulo apresentar a metodologia de projeto
do DC-VGA, conjuntamente com os resultados de simulao e medio.
Primeiramente, descreve-se o contexto a partir do qual as especicaes
tcnicas foram construdas. Em seguida, o procedimento adotado na
elaborao do circuito apresentado, fazendo referncia aos conceitos e
consideraes desenvolvidos ao longo do captulo anterior. Depois disto,
o projeto de cada bloco descrito detalhadamente. Os resultados de
simulao e medio so apresentados e discutidos. Na sequncia, tais
resultados so resumidos e comparados com as especicaes e com o
estado da arte.
O processo IBM 0,18m CMOS padro de 6 camadas de metal
foi utilizado no projeto. Para a simulao e layout foram utilizadas
as ferramentas da empresa Cadence. Todos os circuitos esquemticos
e layouts foram agrupados no Anexo D para melhor organizao do
captulo.
3.1 ESPECIFICAES
O DC-VGA foi projetado dentro do contexto de um sistema de
aquisio de biopotenciais. Esta escolha foi feita devido principalmente
a uma motivao pessoal, pela contribuio deste trabalho na rea de
circuitos biomdicos ou bioeletrnicos. A repercusso de solues
tecnolgicas nesta rea muito alta e traz benefcios para a sociedade.
Adicionalmente, o contexto biomdico tem servido tambm como tema
de enfoque em trabalhos anteriores realizados dentro do Laboratrio de
Circuitos Integrados da Universidade Federal de Santa Catarina [2831] e
acreditou-se importante a sua continuao.
Por outro lado, a partir da anlise feita na Seo 2.3.5, previu-se um
melhor funcionamento do circuito em frequncias de operao na faixa
de alguns kHz. Isto verdade, uma vez que, se a durao da fase de
amplicao considerada a mais signicativa em comparao com as
66 3 PROJETO DO DC-VGA E RESULTADOS OBTIDOS
outras, a expresso do tempo mnimo para o ciclo de trabalho (apresentada
em (27)) pode ser simplicada como:
T
clk(min)
T
A(min)
= ln
_
G
(max)
_
C
A
G
m1
(31)
Percebe-se o compromisso entre o tempo do ciclo de operao e as
variveis G
(max)
, C
A
e G
m1
. Considerando que a frequncia de trabalho
estabelecida a partir da funo inversa da expresso em (31), esta relao
ca mais clara reexpressando-a da seguinte forma:
F
clk

G
m1
ln
_
G
(max)
_
C
A
(32)
Arelao em (32) revela que para se conseguir operar a frequncias
maiores mantendo xo o valor do ganho mximo, preciso dispor de uma
transcondutncia alta e um capacitor de baixo valor. No entanto, estas
duas variveis tambm esto relacionadas ao consumo DC (mais corrente
para um G
m
maior) e ao rudo (k
B
T/C
A
).
Pelos motivos supracitados, o projeto do DC-VGA foi delineado
dentro da estrutura de um AFE semelhante ao ilustrado na Figura 2 (Seo
1.1). Partindo desse contexto, as especicaes, mostradas na Tabela 2,
foram determinadas.
Tabela 2: Especicaes para o projeto do DC-VGA
Faixa de ganho 0 a 40dB
Largura de banda 1kHz
Consumo de potncia 10W
Faixa linear @THD 0,5% 400mV
rea 0,1mm
2
Rudo equivalente na entrada 100V
rms
3.2 Procedimento de projeto 67
3.2 PROCEDIMENTO DE PROJETO
O primeiro passo no projeto do DC-VGA foi a seleo do capacitor
C
A
uma vez que sua escolha era um fator determinante no valor do rudo
total, como indica a Equao (21). O valor deste capacitor tambm tinha
inuencia na frequncia de operao do circuito. Esta frequncia estava
amarrada, por sua vez, ao valor da transcondutncia G
m1
. Os valores nais
de C
A
e G
m1
foram encontrados a partir de uma sequncia de iteraes,
onde em cada uma avaliou-se se a frequncia de operao encontrava-se
dentro da faixa de frequncias permitidas, limitadas pela banda do sinal e
pela aproximao indicada em (32) (como indicado na Figura 18). Depois
de encontrar valores adequados para estas variveis, proseguiu-se com o
projeto do OTA, e em seguida, das chaves. Logo, o DC-VGA foi tambm
implementado. O seu funcionamento e especicaes foram vericados
mediante simulaes. O processo de projeto do DC-VGA encontra-se
organizado no diagrama de uxo apresentado na Figura 22.
68 3 PROJETO DO DC-VGA E RESULTADOS OBTIDOS
Escolha de
PROJETO DO OTA
PROJETO DAS CHAVES
SIM. do DCVGA
PROJETO
DO DCVGA
Requerimento de rudo
eq.
Mximo ganho desejvel
eq.
sim
no
Fim

<
?
Specs. OK ?
<
Escolha de
sim
no
(21)
(10)
C
A
G
m1
F
clk
f
min
f
max
Figura 22: Diagrama de uxo que descreve o procedimento adotado no
projeto do DC-VGA.
3.3 Projeto do DC-VGA 69
3.3 PROJETO DO DC-VGA
3.3.1 Seleo do capacitor
Seguindo o procedimento apresentado no uxograma da Figura 22,
o valor de C
A
foi o primeiro a ser denido. A escolha no foi direta, e foi
preciso avaliar o compromisso entre rudo, frequncia de operao e rea.
Dessa maneira, foi selecionado o valor de 100pF. Esse valor representava
um rudo equivalente na entrada da ordem de 30V
(rms)
na faixa de
1kHz (Equao 21). Para este clculo, foram considerados: F
clk
= 2kHz,
R
on
= 100, G
m1
na faixa das centenas de S e
i
= 20. Este ltimo
valor foi escolhido assumindo valores iniciais para os nveis de inverso
dos transistores do OTA
1
e colocados na equao (12) desenvolvida no
Anexo B. Do ponto de vista da frequncia de operao, tendo C
A
=100pF
permitia respeitar a frequncia de Nyquist. At este ponto, o valor de
100pF satisfazia tanto as especicaes de rudo quanto as de frequncia
de operao. Porm, a estimativa da rea tambm era importante.
Usualmente, os capacitores do tipo MOS so os que oferecem
uma maior capacitncia por unidade de rea. No entanto, a linearidade
deles s mantida em uma faixa reduzida de tenso, fato importante
que poderia ampliar a distoro no sinal do DC-VGA. Optou-se, ento,
por utilizar capacitores de dupla camada de metal (dualmim capacitors).
Estes capacitores so implementados com duas das camadas mais altas
disponveis e a sua capacitncia por unidade de rea de aproximadamente
4fF/m
2
. Um capacitor de 100pF equivalia a uma rea estimada em
0, 033mm
2
, considerando um incremento de at 50% devido s conexes
necessrias e regras de espaamento no layout. Esta rea representava 33%
da mxima rea disponvel pela especicao. O processo de fabricao
utilizado neste projeto permitia colocar este tipo de capacitor acima de
outros circuitos feitos em camadas inferiores. Portanto, se o OTA e as
chaves fossem mantidas dentro da rea do capacitor, o circuito total estaria
1
Previa-se que o par de entrada estaria em regio de inverso moderada ou forte devido
especicao da faixa linear de entrada e que os outros transistores estariam na inverso
fraca pela faixa do sinal requerida na sada.
70 3 PROJETO DO DC-VGA E RESULTADOS OBTIDOS
denido s por este. Consequentemente, o valor de C
A
em 100pF foi
escolhido j que cumpria os requisitos de rudo, frequncia de operao e
rea.
Embora o valor de C
A
j estivesse denido, achou-se que seria
tambm interessante poder usar um valor diferente para ns de teste. Por
exemplo, o incremento do capacitor reduziria o rudo de sada. Porm,
para ser perceptvel, esta reduo tinha que ser pelo menos de um fator
10. Assim sendo, um capacitor da ordem de 10nF tinha que ser utilizado
(referindo-se a (21), para um mesmo
i
). O fato desse valor no ser
integrvel pelo seu alto consumo de rea, fez com que dois pinos de
conexo externa fossem inclusos no projeto, os quais cariam em paralelo
com o capacitor integrado de 100pF. Este alto valor de capacitncia
mudaria a constante de tempo , ocasionando que o circuito no atingisse
a mesma faixa de ganho. Dessa forma, para permitir que os testes com os
capacitores externo e integrado fossem eqivalentes, o projeto de um OTA
de transcondutncia programvel foi considerado. Referindo-se equao
do ganho do DC-VGA (10), com C
A
= 10nF, a transcondutncia G
m1
tinha que ser aumentada em um fator 100, isto , at o valor de 250S.
Ressalta-se tambm que esta exibilidade no circuito abre a possibilidade
de realizar uma maior variedade de testes.
3.3.2 Projeto do OTA de dupla entrada e transcondutncia
programvel
Uma reviso geral sobre topologias de OTAs foi feita em [32] e
[33], onde os autores fazem uma comparao em termos de faixa linear de
entrada, consumo de potncia, rea e rudo. Os requisitos gerais do DC-
VGA demandavamum OTA com uma considervel faixa linear de entrada
e sada, consumo baixo de potncia, e rudo moderado. Alm disso, a
transcondutncia programvel teve tambm que ser considerada. Com
base nestes requisitos, a topologia de OTA simtrico com sada simples
foi escolhida, a qual ilustrada na Figura 23.
3
.
3
P
r
o
j
e
t
o
d
o
D
C
-
V
G
A
7
1
Sel
VSS
VDD
VDD
M1a M1b
MK1a
MK1b
M2a M2b
M5a M5b
N (serie) N (serie)
N (paralelo)
N (serie) N (serie)
N (paralelo)
M3a M3b M3c M3d
M4a M4b
IN
1
IN
1
IN
2
IN
2
I
o
0.5I
b1
0.5I
b1
I
b2
F
i
g
u
r
a
2
3
:
P
r
o
p
o
s
t
a
d
a
t
o
p
o
l
o
g
i
a
d
o
O
T
A
d
e
d
u
a
s
e
n
t
r
a
d
a
s
e
t
r
a
n
s
c
o
n
d
u
t

n
c
i
a
p
r
o
g
r
a
m

v
e
l
.
72 3 PROJETO DO DC-VGA E RESULTADOS OBTIDOS
Tabela 3: Parmetros do modelo ACM extrados do processo de fabricao
IBM 0,18m: tenso de limiar (V
T0
), corrente de normalizao de folha (I
SH
)
e fator de inclinao (n)
Parmetro nMOSFET pMOSFET
V
T0
[mV] 450 450
I
SH
[nA] 130 28
n 1,16 1,25
Espelhos de corrente programveis foram utilizados para atingir
o fator de amplicao de 100 na transcondutncia. Este fator foi
implementado utilizando uma associao de N transistores em srie e N
em paralelo, ao invs de usar uma relao de 1 para N
2
em paralelo [25].
Isto revelado no circuito, onde N = 10 e a troca entre o ganho 1 e 100
foi feita atravs do seletor Sel. Desta forma, a rea dos espelhos foi
distribuda ecientemente, economizando rea e melhorando o casamento
[34]. Adicionalmente, o par de entrada IN
1
foi linearizado devido ao
requerimento da faixa linear. Neste caso, a tcnica de degenerao
de fonte apresentada em [35] foi escolhida. Para o dimensionamento
dos transistores, o modelo ACM foi utilizado e a extrao dos seus
principais parmetros foi feita seguindo o mtodo sugerido em [25]. Estes
parmetros so mostrados na Tabela 3.
A primeira questo denida no projeto do OTA foi o valor de
G
m1
. De um lado, seu valor mximo era limitado pela resistncia (R
on
)
das chaves durante a amplicao (Seo 2.4.2). O valor absoluto da
resistncia negativa (1/G
m1
) devia ser maior do que o valor de R
on
a m de evitar uma mudana signicativa no valor da constante de
tempo . Fixando o valor mximo de R
on
em 200, pde-se ter uma
resistncia negativa com valor mnimo de 4k, ou equivalentemente, uma
transcondutncia menor do que 250S. Do outro lado, o valor mnimo
de G
m1
era limitado pelos valores da frequncia de operao e do ganho
mximo (G
(max)
) do DC-VGA. A partir de (32), calculou-se que um valor
prximo a 300nS permitia um ganho de 40dB operando no limite da
frequncia de Nyquist.
3.3 Projeto do DC-VGA 73
Como era necessrio ter dois valores de transcondutncia no
OTA programvel, o valor de 250S foi adotado como o valor da
transcondutncia correspondente ao capacitor externo de 10nF. Em
consequncia, o valor de G
m1
para o capacitor integrado resultou em
2,5S. Foi escolhido trabalhar no limite superior da faixa permitida das
transcondutncias (250S) uma vez que valores mais altos permitiam
operar o circuito a uma frequncia mais elevada, afastando-se assim do
limite traado pelo critrio de Nyquist. Por sua vez, vericou-se que o
valor de 2,5S era sucientemente baixo para manter o consumo DC do
OTA menor ao especicado.
Prxima etapa foi a escolha do valor da razo G
m1
/G
m2
. Tinha-
se comentado que este valor inuenciava na tenso de offset residual
(Equao (30)). Os limites desta razo foram denidos com base no
critrio de projeto apresentado em [24], como mostrado na seguinte
relao:
Q
inj
C
AZ
V
os(resmax)
<
G
m1
G
m2
<
V
C
AZ
(max)
V
os(max)
(33)
O limite inferior depende da variao da tenso em C
AZ
devido
carga injetada (Q
in j
) e do valor mximo aceitvel de offset residual
(V
os(resmax)
). O limite superior denido pela faixa linear requerida na
entrada IN
2
(V
C
AZ
(max)
) e pela tenso de offset mxima esperada para ser
compensada (V
os(max)
). Considerando tolervel um valor de offset residual
de at 0,2mV e uma variao mxima devido injeo de carga de 1mV,
o limite inferior seria igual a cinco
2
. Por outro lado, o limite superior seria
igual a 15 caso dena-se uma faixa dinmica mxima de 150mV em C
AZ
e uma mxima tenso de offset referida entrada IN
1
de 10mV. A relao
escolhida para o projeto foi de 10, sendo importante que esta relao fosse
mantida constante independentemente da excurso de tenso desenvolvida
no capacitor C
AZ
. Em relao ao valor deste capacitor, ela no s devia ser
sucientemente grande para diminuir a injeo de carga, como tambm
tinha que assegurar a estabilidade do OTA no momento da compensao
2
O valor mximo de 0,2mV vezes o ganho de 40dB no DC-VGA resultaria em um offset
de 20mV na sada, o qual foi considerado aceitvel
74 3 PROJETO DO DC-VGA E RESULTADOS OBTIDOS
do offset. Para este projeto, 20pF foi o valor escolhido. Emtermos de rea,
ele representava 20% do capacitor C
A
. De acordo com uma estimativa
prvia, a rea prevista aumentou para 0,04mm
2
, a qual ainda estava em
conformidade com as especicaes de rea do DC-VGA.
A ltima questo levada em conta foi o desempenho de rudo do
OTA. Sups-se que o rudo referido entrada IN
1
seguia a expresso em
(19), repetida a seguir:
V
ni
2
f
=
i
4k
B
T
G
m1
(34)
A expresso do fator
i
, cujo desenvolvimento apresentado no
Anexo B, funo dos nveis de inverso dos transistores (i
f
). Com base
nesta expresso,
i
foi estimado em cada uma das iteraes no projeto do
OTA, para vericar se sua contribuio prevista no rudo total do circuito
era superior especicada.
Oprocedimento de projeto adotado apresentado no uxograma da
Figura 24. Em primeiro lugar, a transcondutncia e os nveis de inverso
de ambos os pares de entrada so calculados. Para o par de entrada IN
1
,
leva-se em considerao a faixa linear, valor de G
m1
e fator
i
, enquanto
que para IN
2
, G
m1
/G
m2
e o offset mximo esperado so considerados.
Depois disso, a relao de aspecto (S) e a corrente de polarizao (I
d
) para
cada par de entrada so obtidos; em consequncia, o consumo de potncia
total estimado. Se este exceder a especicao, algum ajuste deve ser
feito no nvel de inverso (principalmente no par IN
1
devido ao maior
consumo comparado com o par IN
2
), ou mesmo no valor de G
m1
. Em
seguida, as relaes de aspecto dos transistores dos espelhos e polarizao
so calculadas. Neste ponto, a excurso do sinal na sada e na entrada
podemser estimadas, tendo em conta tanto a tenso de alimentao quanto
o pior caso para a excurso de sada (quando a congurao espelho
de ganho 100 utilizada). Uma vez que todas as razes de aspecto
foram obtidas, a rea disponvel distribuda tendo a rea do capacitor
C
A
como referncia. Esta distribuio tambm considera a inuncia da
rea relativa na contribuio de cada transistor no rudo icker total. Em
seguida, as larguras e comprimentos de cada transistor so calculados.
3.3 Projeto do DC-VGA 75
rea disponvel
Faixa linear
Potncia OK ?
Excurso OK?
Distribuio de rea
W, L
AC OK ?
Ruido OK?
PROJETO DO OTA
PROJETO DA
POLARIZAO E ESPELHOS
ICMR, OVS
Contribuio de rudo
Rudo flicker
Fim
no
sim
no
sim
no
no
sim
sim
,
,
, ,
,
g
m1
i
f 1
S
1
I
d1
g
m2
i
f 2
S
2
I
d2
I
b1,2

i
G
m1
G
m1
/G
m2
V
DD
V
os(max)
Figura 24: Diagrama de uxo que descreve o procedimento adotado no
projeto do OTA.
76 3 PROJETO DO DC-VGA E RESULTADOS OBTIDOS
Finalmente, simulaes AC devem ser feitas para, entre outras
coisas, conrmar a estabilidade do OTA, vericar que o valor do ganho
de tenso em malha aberta referente a G
m2
seja sucientemente alto para
no gerar um offset residual considervel e garantir que a frequncia de
canto ( f
c1
) mantenha-se abaixo da banda do sinal.
O circuito esquemtico do OTA e do circuito de polarizao so
ilustrados nas Figuras 48 e 49 (Anexo D). O par de entrada IN
1
foi
polarizado na inverso moderada, onde obteve-se um equilbrio adequado
entre linearidade e rudo. A dimenso dos transistores de degenerao
escolhida foi 6 vezes menor do que a dos transistores do par, baseado
na relao recomendada em [35]. A transcondutncia dos transistores
deste par (g
m1
) tinha que ser maior do que o valor de G
m1
devido
degenerao, e algumas iteraes tiveram que ser feitas at conseguir o
valor desejado de 2,5S. O nvel de inverso do par de entrada IN
2
foi tambm escolhido na inverso moderada, a qual foi suciente para
alcanar a faixa linear de 150mVsem recorrer degenerao. Alm disso,
a sua transcondutncia foi ajustada a m de obter 250nS, para satisfazer
a relao de G
m1
/G
m2
= 10. A corrente de polarizao do par de entrada
IN
1
(I
b1
) resultou 18 vezes a do par de entrada IN
2
(I
b2
). O consumo do
OTA foi estimado em 2,7A e o do circuito de polarizao em 0,7A.
A partir do circuito esquemtico tambm pode ser observado que
espelhos em congurao cascode de alta excurso foram utilizados com
o intuito de aumentar a impedncia de sada. Eles foram polarizados,
tal como sugerido em [25], a m de otimizar a excurso de tenso na
sada (OVS). Os transistores de polarizao foram colocados na inverso
fraca uma vez que os transistores do par de entrada foram projetados na
inverso moderada, reduzindo a faixa de tenso na que os transistores de
polarizao podiam operar na regio de saturao.
O layout do OTA apresentado na Figura 50. A rea foi
distribuda de forma similar entre todos os transistores, com exceo
dos de polarizao e os empilhados (cascode). Especialmente, tomou-
se cuidado com o projeto dos espelhos por causa do segundo polo
adicional que surge na funo de transferncia do OTA, o que podia
levar instabilidade. A tcnica de centroide comum foi utilizada s
no par de entrada, enquanto que para os outros transistores utilizou-se
3.3 Projeto do DC-VGA 77
interdigitao. Podem ser observadas tambm as chaves para a seleo
dos espelhos programveis, as quais no ocuparam uma rea signicativa.
As dimenses dos transistores e as caractersticas DC principais foram
resumidas na Tabelas 7 e 8.
3.3.3 Projeto das chaves
Todos as chaves do DC-VGA foram feitas com transistores MOS
complementares (CMOS) devido a que o terra analgico tinha um valor
prximo da metade da tenso de alimentao. Isto signica que as
chaves iriam operar dentro da sua zona cega, onde a condutncia
extremamente baixa porque a operao dos transistores levada
inverso fraca [25]. A relao de aspecto das chaves foi escolhida
visando R
on
200. O comprimento do canal foi xado no mnimo
valor permitido pelo processo de fabricao. As larguras do transistor
nMOS e pMOS foram denidas em 10m com multiplicidade 1 e 4,
respectivamente. A rea das chaves foi controlada para garantir que a
injeo de carga estimada no cause uma tenso de offset maior do que
1mV, assumindo as chaves em inverso forte com i
f
= 500. O layout
das chaves controladas por
S
e daquelas controladas por
S
e por
A
requereram ateno particular para reduzir o efeito do descasamento na
injeo de carga. Assim, foi utilizada a tcnica de centroide comum, como
pode ser visto na Figura 51.
78 3 PROJETO DO DC-VGA E RESULTADOS OBTIDOS
3.4 RESULTADOS DE SIMULAO E DADOS DE MEDIO
As simulaes foram feitas a partir dos circuitos extrados aps o
layout dos mesmos. Vale ressaltar que estas simulaes foram feitas a
temperatura ambiente nominal de 27 graus Celsius. Para as medies, s
5 amostras estavam disponveis.
3.4.1 Resultados de simulao e caracterizao do OTA
A vericao experimental do OTA foi feita utilizando o analisador
de parmetros de semicondutor HP4156C. A tenso de modo comum
(terra analgico) do circuito foi determinada a partir dos resultados
das simulaes da ICMR. O intervalo analisado foi de 0,4V a 1,4V,
considerando a mxima excurso linear requerida pelas especicaes.
Devido topologia do OTA, os melhores resultados foram obtidos com
valores mais prximos da metade da tenso de alimentao. Finalmente,
a tenso de modo comum foi escolhida em 0,8V, portanto todos os
resultados seguintes consideram este valor.
A resposta linear referida entrada IN
1
mostrada na Figura 25(a).
Ela foi medida atravs da corrente de sada em funo da tenso de entrada
diferencial. Plotou-se tambm a diferena entre a corrente medida e a
corrente de um OTA linear ideal do mesmo valor de transcondutncia,
denida como erro. Considerando umerro mximo de 5%, a faixa linear
do OTA cou em aproximadamente 430mV. Como o OTA deve manter
a faixa linear exigida no DC-VGA, este resultado foi bastante satisfatrio.
Atranscondutncia foi obtida pela derivada da corrente de sada em
relao tenso de entrada, sendo sua curva resultante mostrada na Figura
25(b). O valor mdio obtido foi de 2,6S, com uma variao de 15nS.
3.4 Resultados de simulao e dados de medio 79
1,5
1
0,5
0
0,5
1
1,5
0,4 0,2 0 0,2 0,4
0
5
10
I
o

[

A
]
E
r
r
o

(
%
)
V
i
[V]
faixa linear
0
0,5
1
1,5
2
2,5
3
0,4 0,2 0 0,2 0,4
G
m
1

[

S
]
V
i
[V]
(a)
(b)
Figura 25: Faixa linear do OTA em funo a uma tenso diferencial na
entrada IN
1
: calculada a partir da (a) corrente de sada medida e o erro
referenciado resposta de um OTA ideal. Tambm mostrada em (b) a
transcondutncia calculada a partir da derivada da corrente medida.
O desvio padro de G
m1
devido ao descasamento e a variaes
do processo tambm foi estimado mediante simulaes Monte Carlo de
100 amostras. O histograma apresentado na Figura 26, onde o desvio
em 3 foi inferior a 0,1S, ou equivalentemente, menor a 4%. Os
resultados da anlise de Monte Carlo so consistentes com a variao
medida, apresentando apenas um deslocamento no valor mdio da
transcondutncia.
80 3 PROJETO DO DC-VGA E RESULTADOS OBTIDOS
0
5
10
15
20
25
2,4 2,45 2,5 2,55 2,6
A
m
o
s
t
r
a
s
G
m1
[ S]
= 2,51
= 0,033
Figura 26: Histograma do valor de G
m1
a partir da anlise de Monte
Carlo feito para 100 simulaes, considerando variaes de processo e
descasamento.
1
10
100
-0,4 -0,2 0 0,2 0,4
G
m
1

[

S
]
V
i
[V]
Sel = 0
Sel = 1
100
(a)
0,1
1
10
-0,2 -0,1 0 0,1 0,2
G
m
2

[

S
]
V
i
[V]
Sel = 0
Sel = 1
100
(b)
Figura 27: Valores medidos das transcondutncias (a) G
m1
e (b) G
m2
, para
ambas as conguraes de transcondutncia (atravs do seletor Sel).
3.4 Resultados de simulao e dados de medio 81
Adicionalmente, G
m1
e G
m2
foram medidas para ambas as
conguraes da transcondutncia a m de se vericar tambm o
funcionamento do OTA programvel. Os resultados podemser observados
nas Figuras 27(a) e 27(b), onde o fator de 100 vezes entre cada
congurao pode ser notado em ambas as guras. Percebe-se tambm
que a razo G
m1
/G
m2
constante na faixa de tenso desejada de 150mV,
conforme requerido.
A anlise DC do OTA concluda com o resultado da excurso
de tenso na sada (OVS). Ela foi calculada a partir da impedncia de
sada, como apresentado na Figura 28. A OVS efetiva foi de 450mV em
torno da referncia analgica, resultado prximo do obtido para a faixa
linear de entrada. Ambos os resultados foram bons indicadores de um
desempenho satisfatrio em termos da distoro total do DC-VGA dentro
do faixa linear exigida.
1k
10k
100k
1M
10M
100M
1G
0 0,2 0,4 0,6 0,8 1 1,2 1,4 1,6 1,8
R
o

[

]
V
o
[V]
simulado (Sel = 0)
simulado (Sel = 1)
medido (Sel = 0)
medido (Sel = 1)
OVS
Figura 28: Clculo da OVS a partir da medio da impedncia de sada do
OTA para ambas as conguraes de G
m1
= 2, 5S (a) e G
m1
= 250S (b).
82 3 PROJETO DO DC-VGA E RESULTADOS OBTIDOS
Medidas AC no foram feitas, mas sim simulaes para poder
estimar o seu comportamento em frequncia. Os resultados do ganho
em malha aberta e fase so apresentados na Figura 29 referente a G
m1
e G
m2
, respectivamente. Da margem de fase, foi concludo que o OTA
seria estvel em ambos os casos.
80
60
40
20
0
20
40
60
80
100m 1 10 100 1k 10k 100k 1M
180
90
0
90
180
A
m
1

)
[
d
B
]

F
a
s
e
Frequncia [Hz]
v
(
G
m
1
)
[

]
(
G
(a)
100
80
60
40
20
0
20
40
60
100m 1 10 100 1k 10k 100k 1M
180
90
0
90
180
A
m
2
)
[
d
B
]
v
(
G
F
a
s
e
m
2
)
[

]
(
G
Frequncia [Hz]
(b)
Figura 29: Resposta simulada em frequncia referente entrada (a) IN
1
e (b)
IN
2
.
3.4 Resultados de simulao e dados de medio 83
O ganho em malha aberta referente a G
m2
foi 10 vezes (20dB)
menor do que o relativo a G
m1
, como esperado da topologia do OTA j
que os dois pares de entrada compartilham a mesma carga e a diferena
do ganho est dada s pela relao G
m1
/G
m2
. No caso do ganho referente
a G
m2
, o valor cou em aproximadamente 50dB, o qual resultou prximo
do limite recomendado por [24] e deduzido de (30). Este valor pode
ser aceitvel desde que a tenso de offset referido a IN
1
seja inferior
aos (estimados) 10mV. Das amostras medidas, obteve-se que a maior
tenso de offset foi de 2,9mV. Adicionalmente, foi feita uma estimativa
da tenso de offset mediante as simulaes Monte Carlo prvias. O valor
foi calculado a partir da corrente de offset, denida como a corrente de
sada do OTA para uma tenso diferencial igual a zero.
O histograma desta corrente mostrado na Figura 30. Seu valor
mdio corresponde ao offset sistemtico. O desvio em 3 resultou em
13nA. Finalmente, a tenso de offset foi obtida dividindo este desvio
em corrente pela transcondutncia G
m1
, o que deu uma mxima tenso
estimada de offset de 5,2mV. Portanto, foi determinado que o ganho de
malha referente a G
m2
era sucientemente elevado para poder desprezar a
sua contribuio no offset residual.
0
5
10
15
20
25
-10 -5 0 5 10
A
m
o
s
t
r
a
s
I
os1
[nA]
= 0,51
= 4,32
Figura 30: Histograma da corrente de offset para a estimativa da tenso de
offset referida entrada a partir de 100 simulaes.
84 3 PROJETO DO DC-VGA E RESULTADOS OBTIDOS
Finalmente, os resultados de simulao do rudo referidos entrada
IN
1
se apresentam na Figura 31, onde o eixo y representa a densidade
espectral de potncia (PSD). A contribuio de rudo trmico foi de
aproximadamente 1,45x10
13
V
2
/Hz. Referindo-se Equao (19), este
valor corresponde a um fator
i
de 23, portanto, o rudo esperado na
sada associado a G
m1
seria de 32,2V
rms
(a partir de (21)). O valor
estimado de
i
a partir da expresso desenvolvida no Anexo B foi de 35,
resultando na mesma ordem de grandeza. A frequncia de canto foi de
aproximadamente 250Hz, limitando a mnima frequncia de operao at
esse valor para executar corretamente a tcnica de Auto-Zero.
1e13
1e12
1e11
1e10
1 10 100 1k 10k 100k
P
S
D

[
V
2
/
H
z
]

Frequncia [Hz]
Figura 31: Densidade espectral de potncia do rudo referido entrada IN
1
a
partir de simulao.
3.4 Resultados de simulao e dados de medio 85
3.4.2 Resultados de simulao e medio das chaves
Simulaes para extrair o R
on
das chaves foram feitas incluindo
os casos extremos (corners) chamados de fff (fast-fast-funcional) e ssf
(slow-slow-funcional), que incluem a variao de at 3 nos parmetros
de tenso de limiar e mobilidade, principalmente. Assim, procurou-se
garantir que R
on
no fosse superior a 200 ante qualquer variao do
processo.
Os resultados de simulao, junto com os de medida so
apresentados na Figura 32. O valor tpico foi previsto como prximo
de 125. Para o caso ssf, quando a tenso limiar dos transistores maior,
o valor mximo resultou em aproximadamente 190. Do resultado
medido, obteve-se um valor mximo de 165.
40
60
80
100
120
140
160
180
200
0 0,2 0,4 0,6 0,8 1 1,2 1,4 1,6 1,8
R
o
n

[

]
V
i
[V]
medido
typ
fff
ssf
Figura 32: Comparao de resultados de simulao e de medio da
resistncia equivalente numa das chaves caracterizadas quando encontra-se
fechada.
86 3 PROJETO DO DC-VGA E RESULTADOS OBTIDOS
3.4.3 Resultados de simulao do DC-VGA
A rea total do circuito foi de aproximadamente 0,08mm
2
. O
OTA e as chaves ocuparam uma rea de 0,038mm
2
(Figura 52). O
layout do DC-VGA apresentado na Figura 53. Apenas caram visveis
os capacitores uma vez que estes foram posicionados acima do OTA e
das chaves. No caso de no ter utilizado este recurso, a rea total teria
resultado em aproximadamente 0,12mm
2
. O capacitor C
A
foi agrupado
em 5 capacitores unitrios de 20nF, igual ao valor do capacitor C
AZ
.
Os sinais de controle foram conectados at os pinos do chip atravs de
inversores, os quais foram utilizados como buffers. A microfotograa do
circuito pode ser vista na Figura 54. Aqui tambm, observa-se apenas a
rea ocupada pelos capacitores. Para ns de teste, uma rplica do OTA
e das chaves foi tambm inclusa no chip. A distribuio dos blocos
ilustrada na microfotograa da Figura 55.
O funcionamento do DC-VGA foi validado mediante simulaes
ps-layout. A forma de onda na sada do circuito apresentada na
Figura 33(a) para um tempo de amplicao de 100s e um ciclo de
trabalho de 300s. O valor de 0V no eixo vertical representa ao nvel
de modo comum. O ganho terico calculado no DC-VGA foi de 13 V/V
aproximadamente, o qual foi conferido a partir da curva. Percebe-se um
deslocamento DC de aproximadamente 4mV, o qual representa tenso
de offset residual amplicada. A tenso na entrada foi ilustrada tambm
o qual ajuda a vericar que o circuito acompanha a este sinal durante o
momento da amostragem. As fases de amostragem e amplicao podem
ser observadas mais claramente no zoom da gura.
Adicionalmente, o funcionamento do OTA programvel foi
vericado comparando as respostas de ambas as conguraes de
transcondutncia. Os resultados so apresentados na Figura 33(b).
No caso do capacitor externo, um capacitor ideal de 10nF foi usado.
As curvas mostram um ganho muito similar, o qual conrma que as
constantes de tempo caram muito prximas.
3.4 Resultados de simulao e dados de medio 87
-200
-150
-100
-50
0
50
100
150
200
0 5 10 15 20
V
o

[
V
]
Tempo [ms]
V
C
A
V
in
0
10
20
7,8 8
(a)
-150
-100
-50
0
50
100
150
0 2 4 6 8 10
V
o

[
m
V
]
Tempo [ms]
G
m1
= 2.5 S, C
A
= 100 pF
G
m1
= 250 S, C
A
= 10 nF
(b)
Figura 33: Tenso de sada do DC-VGA simulada para (a) G
m1
= 2,5S e
(b) ambas as conguraes de G
m1
, com T
A
= 100s, T
clk
= 300s e sinal de
entrada de 100mV
p
- 100Hz.
88 3 PROJETO DO DC-VGA E RESULTADOS OBTIDOS
3.4.3.1 Faixa linear
A distoro do DC-VGA foi calculada em funo da amplitude
do sinal de entrada e mantendo o ganho xo. Assim, para cada valor de
amplitude, a THD na sada foi calculada
3
. Os resultados so apresentados
na Figura 34 para T
A
= 100s e uma variao no sinal de entrada desde
10mV
p
at 55mV
p
. A faixa linear foi considerada para THD < 0, 5%,
resultando em aproximadamente 450mV. Foi incluida a variao do
ganho (normalizada ao valor do ganho quando V
o
= 100mV
p
). Pode ser
observado que a sua variao total na faixa linear foi inferior a 0, 2dB.
0
0,2
0,4
0,6
0,8
1
100 200 300 400 500
-0,2
-0,1
0
T
H
D

[
%
]
G
a
n
h
o

n
o
r
m
a
l
i
z
a
d
o

[
d
B
]
V
o
[mV
p
]
Figura 34: Clculo da faixa linear de operao do DC-VGA em funo
THD, a partir de simulaes com o sinal de entrada em 100Hz e variando
a sua amplitude de 10 a 55mV
p
, para T
A
= 100s. A variao do ganho
normalizado ao valor de V
o
= 100mV
p
tambm mostrada.
3
O sinal de sada do DC-VGA foi amostrada e ltrada idealmente, e depois calculou-se
a THD de um perodo da onda com 1024 amostras utilizando a funo thd da ferramenta
calculator do ambiente de simulao Virtuoso-ADE.
3.4 Resultados de simulao e dados de medio 89
3.4.3.2 Desempenho da tcnica de Auto-Zero
A tcnica de AZ foi avaliada inserindo um pulso de tenso de offset
na entrada do OTA e observando a sua resposta dinmica. Desta forma, a
resposta pde ser vericada com poucas simulaes, sem necessidade de
rodar simulaes Monte Carlo, o que teria consumido tempo excessivo.
Embora o maior valor estimado de offset tenha sido de 5,2mV, escolheu-
se provocar 10mV para demonstrar que o circuito era capaz de responder
at este valor (suposto no incio do projeto). O resultado da simulao
apresentado na Figura 35(a) para T
A
= 100s e T
clk
= 400s.
Na parte superior da gura, o offset induzido mostrado, e
embaixo, a sada do DC-VGA. Os dois momentos, antes e depois da
insero do offset, produzem respostas similares, o qual comprova o
funcionamento da tcnica de AZ no circuito. Complementa-se estes
resultados mostrando na parte inferior a tenso de compensao V
C
AZ
,
a qual desenvolve-se no capacitor C
AZ
. No momento da injeo do
offset, esta tenso cresce aproximando-se ao valor calculado em 900mV,
denido por (13). J que a constante de tempo
2
era aproximadamente
80s (G
m2
= 250nS e C
AZ
= 20pF), V
C
AZ
precisava de aproximadamente
5 vezes este tempo para atingir o valor nal. Neste caso, o tempo T
AZ
era
menor, e portanto, levou mais de um ciclo de trabalho para se atingir a
tenso nal de compensao, como previsto na Seo 2.3.5.
Complementando a anlise do AZ, a Figura 35(b) mostra uma
vista mais prxima da tenso V
C
AZ
junto com o sinal de controle
AZ
.
Observa-se que V
C
AZ
encontra-se aproximadamente 2mV acima do
modo comum. Este valor corresponde ao offset sistemtico do OTA
(previamente calculado) multiplicado pela razo G
m1
/G
m2
. Alm disto,
percebe-se o efeito da injeo de carga causada pela chave controlada por

AZ
a cada momento em que esta desativada. A injeo causou uma
variao mxima de 850V, a qual foi menor ao limite desejado de 1mV.
90 3 PROJETO DO DC-VGA E RESULTADOS OBTIDOS
0
10
0 2 4 6 8 10 12 14 16 18
O
f
f
s
e
t

[
m
V
]
150
100
50
0
50
100
150
0 2 4 6 8 10 12 14 16 18
V
o
[
m
V
]
0,75
0,8
0,85
0,9
0,95
0 2 4 6 8 10 12 14 16 18
V
C
[
V
]
Tempo [ms]
A
Z
(a)
0,8
0,85
0,9
4,5 5 5,5 6 6,5
0
1,8
V
[
V
]

A
Z
[
V
]
Tempo [ms]
C
A
Z
(b)
Figura 35: Teste de funcionamento da tcnica de Auto-Zero a partir de
simulaes: Acima, tenso de offset aplicada na entrada IN
1
, no meio, tenso
de sada do DC-VGA, embaixo, tenso de compensao em C
AZ
(a), e zoom
desta tenso junto com o sinal de controle do processo de AZ (b). Simulaes
feitas com G
m1
= 2,5S, C
A
= 100pF e C
AZ
= 20pF.
3.4 Resultados de simulao e dados de medio 91
3.4.3.3 Faixa de ganho
O teste do ganho varivel foi avaliado observando a resposta
do DC-VGA para diferentes valores de T
A
e mantendo a amplitude do
sinal de entrada constante. Alguns dos resultados destas simulaes so
apresentadas na Figura 36, onde cada onda representa a sada do DC-VGA
depois de passar por um ltro passa-baixas ideal. O ganho foi calculado
para cada valor de T
A
, e assim obteve-se uma curva de ganho por tempo
de amplicao. Este processo foi feito para diferentes frequncias de
operao e os resultados so mostrados na Figura 37.
-30
-20
-10
0
10
20
30
2 4 6 8 10 12 14 16
V
o

[
m
V
]
Tempo [ms]
T
A
= 80 s
T
A
= 100 s
T
A
= 120 s
T
A
= 160 s
T
A
= 200 s
Figura 36: Tenso de sada (ltrada) do DC-VGA simulado para diferentes
tempos de amplicao.
92 3 PROJETO DO DC-VGA E RESULTADOS OBTIDOS
10
20
30
40
50
60
100 150 200 250 300
G
a
n
h
o

[
d
B
]
T
A
[s]
F
clk
= 2.5 kHz
F
clk
= 2 kHz
F
clk
= 1 kHz
Figura 37: Curva caracterstica do DC-VGA construda a partir de
simulaes, a qual mostra o ganho pelo tempo de amplicao.
A curva de F
clk
= 2kHz foi escolhida como a referncia para a
especicao (duas vezes a banda do sinal), e a partir dela obteve-se uma
faixa de ganho de 45dB. Ao mesmo tempo, conferiu-se que a THD se
manteve menor que 0,5%. O consumo dinmico tambm foi medido
calculando a corrente mdia fornecida pela fonte de alimentao. Para
o caso F
clk
= 2kHz e T
A
= 100s, o consumo total foi de 3,53A, sendo
3,33A a parte de consumo esttico e 0,2A de consumo dinmico.
As outras duas curvas apresentadas para F
clk
= 1kHz e F
clk
=
2,5kHz indicam que a faixa de ganho pode ser maior ou menor
trabalhando dependendo da frequncias de operao. Tal comportamento
foi explicado a partir de simulaes, onde foi percebido que trabalhar a
frequncias maiores deixavam o tempo de carga do sinal de compensao
V
C
AZ
muito pequeno. Em consequncia, um erro considervel era
introduzido, o qual, ocasionalmente, causava instabilidade no circuito.
Este efeito foi observado a maioria dos casos com sinais de entrada
pequenos e ganhos elevados.
3.4 Resultados de simulao e dados de medio 93
3.4.3.4 Resposta em frequncia
A partir do resultado anterior foi concludo que a frequncia de
operao (F
clk
) apresenta um limite mximo para cada valor de ganho.
Assim, haver uma resposta em frequncia do DC-VGA para cada ganho
determinado. Dessa forma, foi realizada uma varredura em F
clk
mantendo
xo o valor de ganho (ou T
A
). Os resultados obtidos so apresentados
na Figura 38. O eixo vertical representa o ganho em dB normalizado ao
ganho obtido para F
clk
= 1kHz. Nota-se o ponto de queda de 3dB para
cada valor de T
A
. Tomando como referncia a curva de T
A
= 200s, j
que representa um ganho prximo aos 40dB requeridos, o DC-VGA pode
operar at 2, 5kHz. Este resultado equivale a uma banda de 1, 25kHz.
-6
-5
-4
-3
-2
-1
0
1
1 2 3 4 5 6 7 8
G
a
n
h
o

n
o
r
m
a
l
i
z
a
d
o

[
d
B
]
Frequncia [kHz]
T
A
= 200 s
T
A
= 100 s
Figura 38: Resposta do ganho do DC-VGA em funo da frequncia simulado
para dois valores de tempo de amplicao.
94 3 PROJETO DO DC-VGA E RESULTADOS OBTIDOS
3.4.3.5 Rejeio ao modo comum
Uma vez que o DC-VGA amostra diferencialmente o sinal de
entrada, esperava-se que circuito o tivesse um CMRR alto. No entanto,
suspeitava-se que este valor seria afetado devido injeo de carga
devido ao sinal de modo comum. Por isso, as simulaes para obter
a CMRR foram realizadas tambm utilizando chaves modeladas em
verilog-A para comparar os resultados com as chaves extradas a partir do
layout. O ganho de modo comum foi simulado aplicando um sinal aos
dois terminais de entrada curto-circuitados e medindo o ganho na sada.
Depois, o CMRR foi calculado a partir da razo entre o ganho diferencial
e ganho de modo comum para um mesmo valor de T
A
. Os resultados so
mostrados na Figura 39 para 3 valores diferentes de tenso pico de modo
comum na entrada. O modelo em verilog-A descrevia dois valores de
resistncias diferentes para quando a chave estava fechada (R
on
= 125)
e aberta (R
o f f
= 100G). Observa-se uma diferena considervel entre
ambos os resultados. A anlise destes resultados no foi aprofundada.
40
50
60
70
80
90
100
110
120
440 460 480 500 520 540 560
C
M
R
R

[
d
B
]
V
icm
[mV
p
]
T
A
= 100 s - chave va
T
A
= 200 s - chave layout
T
A
= 100 s - chave va
T
A
= 200 s - chave layout
Figura 39: Rejeio de modo comum simulada a partir do layout extrado e
comparada com outra simulao utilizando um modelo ideal para as chaves.
3.4 Resultados de simulao e dados de medio 95
3.4.4 Resultados preliminares da medio do DC-VGA
Para o teste do DC-VGA, houve necessidade de gerar os sinais
de controle a partir de algum tipo de controlador lgico. A placa de
desenvolvimento DE2 da companhia Altera foi escolhida, a qual integra
o FPGA Cyclone II. Preferiu-se trabalhar com o FPGA ao invs de um
microcontrolador pelas funcionalidades que estavam inclusas na placa de
desenvolvimento, como chaves, pulsadores, indicadores LED, alm de
contar com vrias portas de entrada e sada, o que permitia exibilidade
nos testes do chip. Uma primeira rodada de testes foi feita como intuito de
vericar o funcionamento do circuito. O chip foi colocado numa placa de
prototipao (protoboard) e as tenses e corrente de polarizao do chip
foram obtidas do analisador de parmetros de semicondutor HP4156C.
Na Figura 40 observa-se a sada do circuito amplicando um
sinal de 25mV
p
para um tempo de amplicao de 100s, congurao
do OTA de 250S e capacitor externo de 10nF. Alm dos pulsos
exponenciais, nota-se que o sinal passou tambm por um circuito de
amostragem e reteno utilizando uma chave integrada no chip para
esta funo e um capacitor externo de 100pF. O ganho terico estava
estimado em 20dB o qual concordou com a amplitude pico-a-pico do
sinal. Ademais, foi percebido que o sinal de sada estava deslocado em
DC em aproximadamente 20mV (com respeito ao modo comum), o que
equivale a uma tenso de offset referida a entrada de 2mV. O resultado
utilizando o capacitor integrado de 100pF mostrou uma tenso de offset
ainda maior. Em primeira ordem, este resultado pode-se explicar como
uma combinao de efeitos devidos injeo de carga, imprecises na
temporizao dos sinais de controle e algum acoplamento capacitivo no
levado em conta na anlise terica.
96 3 PROJETO DO DC-VGA E RESULTADOS OBTIDOS
-300
-200
-100
0
100
200
300
400
0 2 4 6 8 10 12 14 16 18 20
V
o

[
m
V
]
Tempo [ms]
Figura 40: Tenso medida na sada do DC-VGA junto com o sinal amostrado
e retido num capacitor externo, para um sinal de entrada de 100Hz e 25mV
p
com G
m1
= 250S, C
A
= 10nF, F
clk
= 5,5kHz e T
A
= 100s.
Complementando os resultados deste teste, a Figura 41 mostra a
resposta do DC-VGA para trs valores de T
A
, o qual conrma a mudana
do seu ganho mediante a largura de pulso do sinal de controle.
Uma segunda verso dos testes incluir a produo de uma placa
feita especicamente para o chip do DC-VGA visando conseguir maior
quantidade de resultados e com maior conabilidade.
3.4 Resultados de simulao e dados de medio 97
-0,05
0
0,05
0,1
0,15
0,2
0,25
0,3
0,35
0,4
0 1 2 3 4 5
V
o

[
m
V
]
Tempo [ms]
T
A
= 80 s
T
A
= 100 s
T
A
= 120 s
Figura 41: Tenses medidas na sada do DC-VGApara umsinal de entrada de
100Hz e 25mV
p
para diferentes valores de T
A
, com G
m1
= 250S, C
A
= 10nF
e F
clk
= 2kHz.
98 3 PROJETO DO DC-VGA E RESULTADOS OBTIDOS
3.5 RESUMO DE RESULTADOS
Os resultados obtidos a partir das simulaes ps-layout do circuito
esto resumidos na Tabela 4. As especicaes apresentadas no incio
do projeto (Tabela 2) foram includas tambm. Na maioria dos casos,
estes resultados foram apresentados com referncia a uma frequncia de
operao de 2kHz. Verica-se que as especicaes foram atingidas.
No caso do rudo, este apenas foi estimado atravs das expresses
desenvolvidas neste trabalho. Espera-se a preparao da placa de testes do
chip, para poder complementar a caracterizao do circuito. Certamente,
sendo este do tipo sinal misto, a validao em silcio muito importante.
Tabela 4: Resultados obtidos a partir das simulaes do DC-VGA
Parmetro Especicao Resultados
Faixa de
ganho
40dB 45dB (@F
clk
= 2kHz)
Largura de
banda
1kHz 1,25kHz (@G = 40dB)
Faixa linear
@THD
0,5%
400mV 450mV
Rudo
equivalente
na entrada
100V
rms
32V
rms
(estimado com (21))
rea 0,1mm
2
0,08mm
2
Consumo
de potncia
10W 6,4W (@F
clk
= 2kHz, T
A
= 200s)
Em complemento s especicaes, comparam-se, na Tabela 5,
os resultados obtidos com os de outras implementaes. Verica-se que
as caractersticas de faixa de ganho, largura de banda, rea e consumo
de potncia esto de acordo com o reportado no estado da arte. Em
3.5 Resumo de resultados 99
particular, destaca-se a grande vantagem que tem o DC-VGA por contar
com uma resoluo de ganho contnua. O circuito proposto em [17], como
j comentado previamente, apresenta outra maneira, tambm contnua,
de ajustar o ganho, feita atravs da diferena de fases de dois sinais
digitais. Em consequncia, torna-se interessante a comparao entre
esta tcnica e a utilizada no DC-VGA. Do ponto de vista da faixa de
ganho, o trabalho em [17] reporta uma faixa efetiva de at 62dB a uma
frequncia de amostragem de 20kHz. Alm disto, a largura de banda para
a mesma frequncia de amostragem, de 10kHz. Ambas as guras de
mrito so mais altas do que as obtidas neste trabalho, porm, a diferena
reete-se no consumo de potncia, tambm maior. Devido diferena
entre os processos de fabricao utilizados e ao fato dos circuitos serem
principalmente conformados por elementos analgicos, a comparao
entre as reas no pode ser feita diretamente. Do ponto de vista do papel
do circuito, o amplicador em [17] foi utilizado como primeiro estgio
de ganho; portanto, a especicao de rudo era muito importante, o qual
tambm pode ter justicado o consumo alto de potncia. J no caso do
DC-VGA, assim como no caso das outras implementaes apresentadas
na tabela, o rudo no era crtico, sendo que estavam pensados como
segundo estgio de ganho. Portanto, esta gura de mrito no foi includa
na tabela. Finalmente, a gerao de sinais de controle considerada muito
similar, logo, assume-se uma quantidade de recursos lgicos equivalentes
requeridos para ambos os circuitos.
1
0
0
3
P
R
O
J
E
T
O
D
O
D
C
-
V
G
A
E
R
E
S
U
L
T
A
D
O
S
O
B
T
I
D
O
S
Tabela 5: Comparao dos resultados com o estado da arte
Parmetro [9] [10] [18] [11] [17] Este trabalho
Faixa de ganho [dB] 14 34 6 20,8 -6 18,5 16 - 28 10 62 0 45
Resoluo 4 4 4 16 Contnua Contnua
Largura de banda mxima [Hz] 150 252 7,8k 500 10k 1,5k
Consumo de potncia [W] - <0,5 <2,5 2 280 6,4
rea [mm
2
] 0,32 0,05 <0,3 0,25 0,064 0,08
Tenso de alimentao [V] 1,5 1 1 1,7 1,5 1,8
Processo de fabricao 0,5m 0,35m 0,35m 0,18m 0,35m 0,18m
101
4 IMPLEMENTAO DE UM AFE PARA MEDIO DE
SINAIS DE ECG
Em complemento ao projeto descrito no captulo anterior, deve-se
pontuar a vantagem de testar o circuito em uma aplicao concreta, e
dessa forma vericar o conceito da amplicao proposta no DC-VGA.
Devido a isto, uma implementao discreta do circuito foi desenvolvida
em paralelo. A medio de sinais de ECG foi selecionada para realizar
os testes pela compatibilidade com as especicaes da verso integrada.
No s o DC-VGA foi implementado, como tambm foi necessrio
construir todo o estgio analgico de entrada. Como desao adicional, o
AFE foi projetado para ser capaz de adquirir sinais cardacos utilizando
somente dois eletrodos; caracterstica vista como tendncia durante a
reviso da bibliograa referente aquisio de biopotenciais. Outro
ponto que merece ser mencionado que esta implementao resultou
numa publicao [36] para a conferncia internacional de instrumentao
e tecnologia de medio (I2MTC). Este captulo resume os principais
resultados obtidos nas medies de sinais cardacos atravs do AFE
implementado. Maiores detalhes podem ser consultados no artigo citado
[36].
4.1 O AMBIENTE DA MEDIO DE ECG COM 2 ELETRODOS
As principais caractersticas dos sinais de ECG considerados no
desenvolvimento do AFE esto resumidas na Tabela 6. Observa-se que
o sinal apresenta uma amplitude muito baixa, e aument-la at nveis
de alguns volts requer um fator de amplicao de pelo menos 1000
(60dB). Por outro lado, a faixa de frequncias necessria em ECG para
objetivos clnicos vai at os 100Hz. Isto permitiu ao DC-VGA trabalhar
comodamente a frequncias prximas de 1kHz. Finalmente, a impedncia
equivalente da interface pele/eletrodo varia numa faixa de at 100k
aproximadamente. Portanto, a impedncia de entrada do AFE devia ser
superior a este valor para no haver perda na amplitude do sinal de entrada.
1024 IMPLEMENTAO DE UM AFE PARA MEDIO DE SINAIS DE ECG
Tabela 6: Principais caractersticas dos sinais de ECG
Amplitude 1mV
Banda de interesse 0,5100Hz
Mxima impedncia da interface pele/eletrodo 100k
Adicionalmente, a medida de ECG com 2 eletrodos faz com que
o sinal de interferncia de modo comum proveniente da linha de tenso
de 60Hz seja muito alto. Certamente, isto no acontece nos sistemas
tradicionais que utilizam um terceiro eletrodo, o qual coloca o corpo do
paciente na referncia do circuito. Por isto, o AFE contou com uma
tcnica de controle de modo comum e com um CMRR sucientemente
alto. Mais detalhes sobre os sinais de ECG e medio com dois eletrodos
so expostos no Anexo E.
4.2 CARACTERSTICAS DO AFE
O circuito do AFE representado na Figura 42. Este foi composto
por um amplicador de instrumentao (IA), um ltro passa-baixas, um
detector de amplitude pico-a-pico (PD) e um microcontrolador (uC). O
ADC representa a interface que o AFE teria com algum processador de
dados ou DSP. Inicialmente, o IA amplica o sinal vindo dos eletrodos.
Depois, o sinal passa por um ltro passa-baixas. Por ltimo, o ADC
digitaliza o sinal. Ressalta-se o ganho varivel do IA com base no
DC-VGA. Esse ganho ajustado pelo microcontrolador, o qual recebe a
informao da amplitude do sinal do PD.
4.2 Caractersticas do AFE 103
Estagio
PD
ADC
DCVGA
IA
ao DSP
AFE
uC
controle
V
in
de
entrada
Figura 42: Diagrama de blocos do AFE implementado para medida de ECG
com dois eletrodos.
4.2.1 O amplicador de instrumentao com ganho varivel
O IA est formado por duas partes: uma estgio de entrada que pr-
amplica o sinal bloqueando a seu componente DC e controla a excurso
do sinal de modo comum, e uma segunda etapa baseada no DC-VGA, a
qual fornece o ganho varivel.
Os detalhes da implementao do estgio de entrada podem ser
consultados no artigo em anexo. O DC-VGA segue a topologia proposta
na a sua verso integrada, mas a resistncia negativa foi realizada combase
na implementao que utiliza um OPAMP, ao invs de um OTA, similar ao
trabalho em [15]. Isso devido disponibilidade de OPAMPs comerciais.
1044 IMPLEMENTAO DE UM AFE PARA MEDIO DE SINAIS DE ECG
4.3 RESULTADOS DE MEDIES
O ganho varivel do DC-VGA foi caracterizado a uma frequncia
de trabalho de 1kHz, utilizando um capacitor C
A
de 10nF e uma
resistncia negativa equivalente de 2.2k [36]. A curva caracterstica
do ganho por tempo de amplicao apresentada na Figura 43. A
constante de tempo foi estimada em 22s a qual concordou com o clculo
terico feito a partir da equao do ganho, considerando as tolerncias dos
componentes e a resistncia das chaves. O desvio no ganho medido em
relao ao estimado para os casos de ganho mais alto pde ser explicado
em termos da sua sensibilidade frequncia de operao e constante de
tempo (Anexo C).
1
10
100
0 10 20 30 40 50 60 70 80 90
G
a
n
h
o

[
V
/
V
]
Terico
Medido
T
A
[s]
Figura 43: Curva caracterstica medida e estimada de ganho do DC-VGA
pelo tempo de amplicao.
4.3 Resultados de medies 105
Para as medidas de ECG, o ganho do DC-VGA foi xado em
aproximadamente 30V/Ve a frequncia de corte do ltro passa-baixas em
100Hz. O sinal de sada do ltro foi salvo durante um tempo determinado.
Em seguida, esta informao foi ltrada em 60Hz atravs de um script
elaborado no progama Octave. O resultado do sinal de ECG apresentado
na Figura 44. A curva mostra o sinal sendo amplicado e comprova que o
modo comumfoi controlado satisfatoriamente, assim evitando a saturao
dos componentes do AFE.
0.5
0.25
0
0.25
0.5
0 1 2 3 4
S
i
n
a
l

d
e

E
C
G

[
V
]
Tempo [s]
Figura 44: Sinal de ECG medido utilizando dois eletrodos.
Finalmente, o controle de ganho automtico foi testado. Um
gerador de sinais de ECG foi utilizado para facilitar as medies, o
qual produzia um sinal de prximos dos 2mV
pp
. Os resultados so
apresentados na Figura 45. O sinal na sada da etapa de entrada do IA
aparece na parte superior. Este sinal tem uma amplitude constante de
aproximadamente 50mV
pp
devido ao ganho de 26V/V nessa etapa. Ao
meio, o sinal de sada do AFE mostrado. A sua amplitude varia no
tempo at que ela atinge o valor programado no microcontrolador. Neste
caso, uma amplitude de entre 1,3 a 1,4V foi escolhida. Por ltimo, a
evoluo do ganho do IA (avaliado a cada 1 segundo) representada ao
longo do tempo. Este sinal um reexo da largura de pulso do sinal de
controle vindo do microcontrolador.
1064 IMPLEMENTAO DE UM AFE PARA MEDIO DE SINAIS DE ECG
0
10
20
30
40
50
60
70
80
0 1 2 3 4 5 6 7 8 9
E
n
t
r
a
d
a

E
C
G

[
m
V
]
0
1
2
0 1 2 3 4 5 6 7 8 9
S
a

d
a

E
C
G

[
V
]
0
10
20
30
0 1 2 3 4 5 6 7 8 9
G
a
n
h
o

D
C

V
G
A

[
V
/
V
]
Tempo [s]
Figura 45: Resultados de medida do teste do circuito de AGC: acima, sinal
na sada do pr-amplicador, ao meio, resposta do IA, embaixo, estimativa do
ganho do DC-VGA em funo ao tempo.
107
5 DISCUSSES E CONCLUSES
Neste trabalho, buscou-se desenvolver um amplicador de ganho
varivel cujo controle feito mediante a razo cclica de um sinal
digital. O amplicador foi nomeado como DC-VGA, do ingls Duty-
cycle Controlled Variable-Gain Amplier. A arquitetura do circuito foi
baseada no princpio superregenerativo, criado por Edwin Armstrong
para o receptor superregenetarivo de sinais de RF. Atravs desta tcnica,
consegue-se amplicar o sinal a partir da instabilidade do circuito. Para
isto utiliza-se basicamente um capacitor e uma resistncia negativa, os
quais representam constante de tempo negativa do circuito necessria
para provocar a instabilidade do mesmo. O DC-VGA foi pensado como
parte de um sistema de aquisio de sinais biopotenciais, especicamente,
como elemento de ganho ajustvel dentro de um estgio analgico de
entrada. A sua principal vantagem providenciar um controle no de
ganho, prescindindo de um conversor digital/analgico na interface de
controle. Estas caractersticas convertem ao circuito proposto em uma
alternativa precisa e prtica em comparao com VGAs convencionais.
A respeito a implementao do DC-VGA integrado, o OTA que
utilizou-se para sintetizar a resistncia negativa foi o bloco mais complexo
de ser projetado. Ele devia cumprir, principalmente, com um valor de
transcondutncia xo de 2,5S, uma linearidade igual exigida no
circuito (400mV), possuir um rudo menor a 1,6x10
13
V
2
/Hz e ter
um consumo DC menor a 10W (sendo ele o elemento com maior
consumo no circuito). Foi difcil lidar com estas especicaes devido
ao compromisso entre as mesmas. Por exemplo, a faixa linear requereu
um nvel de inverso alto no par de entrada, elevando o rudo trmico
dos outros transistores referido entrada de maneira considervel. Alm
disto, o consumo do OTA estava diretamente relacionado ao valor da
transcondutncia, que, por sua vez, estava limitado pela constante de
tempo do circuito.
Para tornar os testes do DC-VGA mais exveis, adicionou-se
a possibilidade de colocar externamente o capacitor de amplicao.
Alm disto, o OTA foi projetado para contar com dois valores de
108 5 DISCUSSES E CONCLUSES
transcondutncia. Certamente, o projeto do OTA poderia ter sido
otimizado ainda mais se a transcondutncia programvel no tivesse
sido contemplada. O fato de ter espelhos programveis resultou em
um incremento na rea de aproximadamente 10%, a qual poderia ter
sido utilizada para reduzir ainda mais o rudo icker, se a aplicao o
tivesse requerido. Ademais, j que os transistores pMOS que serviam
como espelho de corrente foram utilizados para ambas as conguraes
de transcondutncia, foi necessrio dimension-los de modo que seus
nveis de inverso na congurao da transcondutncia mais alta ainda
permitissem atingir a faixa linear requerida na sada (OVS). Dessa forma,
na congurao de transcondutncia mais baixa, os nveis de inverso
obtidos foram muito menores com respeito aos transistores do par de
entrada, o qual previa um incremento no rudo trmico total.
O nvel de rudo acabou sendo imposto principalmente pelo valor
do capacitor de amplicao. Felizmente, a possibilidade de colocar os
capacitores acima de outros blocos resultou em um aproveitamento da
rea de silcio disponvel, permitindo utilizar um valor de capacitncia
relativamente alta (100pF). Cabe ressaltar que no todos os processos
de fabricao disponibilizam capacitores dualmim, sendo os feitos de
polissilcio uma outra alternativa que tambmconta com uma capacitncia
por unidade de rea relativamente elevada. No caso do projeto do DC-
VGA, se o OTA e as chaves no tivessem sido colocados embaixo dos
capacitores, a rea teria resultado em aproximadamente 20% maior do que
a especicao.
Outra questo que merece ser mencionada o valor da tenso
de offset detectado a partir das simulaes e medies realizadas. A
anlise terica considerou alguns efeitos para estimar esta tenso, como
a injeo de carga devido as chaves e o ganho nito do OTA. Contudo, o
resultado medido excedeu o valor previsto, do qual infere-se que existem
outras fontes de erro no circuito. A combinao destas fontes podem ter
convergido tambm na causa da diminuio do valor do CMRR esperado.
O fato de colocar os capacitores acima do OTA e das chaves tambm
pode ter causado algum acoplamento parasita, mas o estudo deste impacto
no foi aprofundado. Sugere-se que uma futura pesquisa investigue mais
detalhadamente estas fontes de erro.
5 DISCUSSES E CONCLUSES 109
Embora espere-se realizar medies que complementem a
caracterizao do circuito, de modo geral os resultados preliminares
de simulao e medio do DC-VGA apresentados at o momento
comprovam a funcionalidade do circuito e da tcnica de amplicao
baseado no conceito superregenerativo. Vale ressaltar que a implementao
do prottipo a nvel de componentes discretos ajudou tambm a conferir
o conceito. Em uma seguinte implementao, o objetivo principal ser
otimizar o desempenho de consumo dentro de especicaces ainda
mais restritas para uma determinada aplicao. Se espera, tambm,
que este trabalho abra a possibilidade da criao de uma gama de
outros circuitosimplementados sob as mesma tcnica, como por exemplo
amplicadores de instrumentao, ltros chaveados e conversores A/D.
Em complemento ao exposto, acredita-se que um dos principais
objetivos alcanados ao longo deste trabalho foi o de casar o projeto
do circuito integrado com a implementao de um sistema eletrnico
testado em uma aplicao real. Implementar um circuito em silcio de
forma satisfatria requer um determinado conhecimento especco o qual
desenvolvido durante o tempo do mestrado. Entretanto, o tempo que ca
disponvel para poder comprovar a verdadeira utilidade desse circuito
comumente limitado ou mesmo pouco valorizado. Na medida do possvel,
considera-se muito valioso o preparo de um ambiente de teste para poder
validar o funcionamento do circuito dentro de condies de contorno
reais. por tal motivo que neste trabalho dedicou-se uma importante
frao de tempo na construo das especicaes do projeto com base
nas experincias e imprevistos que somente apareceram no momento em
que sentou-se na bancada de testes. A partir deste aprendizado, uma placa
(atualmente em preparao) voltada para aquisio de sinais biopotenciais
foi pensada para nalizar coma validao deste primeiro prottipo do DC-
VGA integrado.
110 5 DISCUSSES E CONCLUSES
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117
ANEXO A EQUAES TEIS SOBRE O FUNCIONAMENTO
DO CIRCUITO
A.1 EFEITODAS NO-IDEALIDADESDOOTANAAMPLIFICAO
DO DC-VGA
O DC-VGA no momento da amplicao representando na
Figura 46, onde o modelo do OTA no ideal, similar ao da Figura 11, foi
includo.
ideal
t = 0
G
m C
A
V
C
A
R
o
V
o
V
os
V
ni
i
o
i
C
A
i
R
o
Figura 46: Circuito que representa o momento da amplicao e que inclui
as no-idealidades do OTA.
A tenso que aparece como entrada diferencial do OTA no
momento em que a chave ativa-se consiste na soma entre a tenso no
capacitor de C
A
(V
C
A
), a tenso de offset (V
os
) e o rudo referido entrada
(V
ni
). Desta maneira, a corrente de sada do OTA expressa-se como:
i
o
(t) = (V
C
A
(t) +(V
os
+V
ni
(t))u(t))G
m
(1)
Adicionalmente, a corrente no capacitor em funo a sua tenso
dene-se como:
i
C
A
(t) =C
A
dV
C
A
(t)
dt
(2)
118 Anexo A Equaes teis sobre o funcionamento do circuito
Finalmente, a soma de correntes no n de sada do OTA
expressada como:
i
C
A
(t) = i
o
(t) i
R
o
(t) (3)
onde
i
R
o
(t) =
V
C
A
(t)
R
o
(4)
Substituindo (1), (2) e (4) em (3), chega-se em:
C
A
dV
C
A
(t)
dt
= [V
C
A
(t) +(V
os
+V
ni
(t))u(t)] G
m

V
C
A
(t)
R
o
(5)
C
A
dV
C
A
(t)
dt
V
C
A
(t)G
m
(V
os
+V
ni
(t)) u(t)G
m
+
V
C
A
(t)
R
o
= 0 (6)
dV
C
A
(t)
dt
+V
C
A
(t)
_
G
m
C
A
_
+V
C
A
(t)
_
1
R
o
C
A
_
+(V
os
+V
ni
(t)) u(t)
_
G
m
C
A
_
=0
(7)
dV
C
A
(t)
dt
+V
C
A
(t)
_
1
C
A
_
G
m
+
1
R
o
__
+(V
os
+V
ni
(t))u(t)
_
G
m
C
A
_
= 0
(8)
dV
C
A
(t)
dt
+V
C
A
(t)
_
_
1
_
1
G
m
//R
o
_
C
A
_
_
+(V
os
+V
ni
(t)) u(t)
_
G
m
C
A
_
= 0
(9)
dV
C
A
(t)
dt
+
V
C
A
(t)

1
+
(V
os
+V
ni
(t))

u(t) = 0 (10)
A.1 Efeito das no-idealidades do OTA na amplicao do DC-VGA 119
Onde
1
denida como:

1
=
_
1
G
m
//R
o
_
C
A
(11)
e como
=
C
A
G
m
(12)
No caso em que 1/G
m
R
o
, ambas as expresses cam iguais
e considera-se ao valor de como a constante de tempo do circuito.
Para resolver a equao diferencial em (10) se utiliza a transformada de
Laplace.
sV
C
A
(s) V
C
A
(0) +
V
C
A
(s)

1
+
1
s
_
V
os
+V
ni
_

= 0 (13)
ondeV
C
A
(0) o valor inicial no capacitor e o rudo do OTAfoi considerado
como sendo s de baixa frequncia.
Finalmente, a expresso no domnio do tempo recuperada usando
a transformada inversa.
V
C
A
(s) =V
C
A
(0)
_
1
1/
1
+s
_
+
_
V
os
+V
ni
_
_
1
1/ +s

1
s
_
= 0 (14)
V
C
A
(t) =V
C
A
(0)e
t/
1
+
_
V
os
+V
ni
_
_
e
t/
1
_
(15)
Sendo a tenso no capacitor tambm igual sada do circuito, e
escrevendo o valor inicial como o valor do sinal amostrado no momento
kT
clk
, a tenso de sada do DC-VGA, para k = 0, expressa por:
V
o
(t)|
k=0
=V
in
(0)e
t/
1
+
_
V
os
+V
ni
_
_
e
t/
1
_
(16)
120 Anexo A Equaes teis sobre o funcionamento do circuito
A.2 RESPOSTA NO TEMPO DO CIRCUITO DE AUTO-ZERO
O processo de Auto-Zero modelado na gura 47, onde o rudo de
baixa frequncia no foi considerado por simplicidade.
t = 0
G
m1
G
m2
C
AZ
V
C
AZ
R
o
V
o
V
os
i
os i
o2
i
C
AZ
i
R
o
Figura 47: Circuito que modela a resposta do OTA no processo de Auto-Zero.
Do circuito, obtm-se as seguintes expresses de correntes:
i
os
= G
m1
V
os
u(t) (17)
i
o2
=G
m2
V
C
AZ
(t) (18)
i
C
AZ
(t) =C
AZ
dV
C
AZ
(t)
dt
(19)
i
R
o
(t) =
V
C
AZ
(t)
R
o
(20)
i
C
AZ
(t) = i
o2
(t) i
R
o
(t) +i
os
(t) (21)
A.2 Resposta no tempo do circuito de Auto-Zero 121
Substituindo (17), (18), (19) e (20) em (21),
C
AZ
dV
C
AZ
(t)
dt
=G
m2
V
C
AZ
(t)
V
C
AZ
(t)
R
o
+G
m1
V
os
u(t) (22)
C
AZ
dV
C
AZ
(t)
dt
+G
m2
V
C
AZ
(t) +
V
C
AZ
(t)
R
o
G
m1
V
os
u(t) (23)
dV
C
AZ
(t)
dt
+V
C
AZ
(t)
_
_
1
_
1
G
m2
//R
o
_
C
A
_
_
V
os
G
m1
C
AZ
u(t) = 0 (24)
dV
C
AZ
(t)
dt
+
V
C
AZ
(t)

2
+
V
os
u(t)

1az
= 0 (25)
onde

2
=
_
1
G
m2
//R
o
_
C
A
(26)
e

1az
=
C
AZ
G
m1
(27)
Aplicando a transformada de Laplace:
sV
C
AZ
(s) V
C
AZ
(0) +
V
C
AZ
(s)

2
+
1
s
V
os

1az
= 0 (28)
V
C
AZ
(s) =V
C
AZ
(0)
_
1
1/
2
+s
_
+V
os

1az
_
1
1/
2
+s

1
s
_
= 0 (29)
Assim,
122 Anexo A Equaes teis sobre o funcionamento do circuito
V
C
AZ
(t) =V
C
AZ
(0)e
t/
2
+V
os

1az
_
e
t/
2
1
_
(30)
Para o caso em que o capacitor C
AZ
est completamente
descarregado e considerando 1/G
m2
R
o
, a resposta no tempo do
capacitor dado por:
V
C
AZ
(t) =V
os
G
m2
G
m1
_
e
t/
2
1
_
(31)
123
ANEXO B RUDO DO OTA
Aanlise de rudo do OTAfoi desenvolvido a partir do esquemtico
na gura 48 para a congurao G
m1
= 2.5S (Sel =0). A corrente de
rudo calculada a partir da soma das correntes de rudo de cada transistor:
i
2
no
= 2i
2
n1
+2i
2
n2
+4i
2
n3
+2i
2
n5
+2i
2
n6
(1)
Esta expresso considera os transistores de polarizao do par
degenerado (M6a,b) casados. J que espera-se eliminar o rudo de baixa
frequncia pelo processo de AZ, s o rudo trmico ser considerado na
anlise, o qual expresso como [25]:
i
2
d
f

th
= 4k
B
Tg
ms
(2)
onde g
ms
a transcondutncia da fonte do transistor e o fator de excesso
de rudo, o qual temo valor de 1/2 na inverso fraca e 2/3 para na inverso
forte.
Desta maneira, a expresso (1) desenvolvida:
i
2
no
f

th
= 4k
B
T (2
1
g
ms1
+2
2
g
ms2
+4
3
g
ms3
+2
4
g
ms4
+2
5
g
ms5
) (3)
i
2
no
f

th
= 4k
B
T(2
1
g
ms1
)
_
1 +

2
g
ms2

1
g
ms1
+2

3
g
ms3

1
g
ms1
+

4
g
ms4

1
g
ms1
+

5
g
ms5

1
g
ms1
_
(4)
Utilizando a expresso da transcondutncia de fonte [25]
g
ms
= 2
I
d

t
_
1
_
1 +i
f
+1
_
(5)
onde I
d
a corrente no transistor.
124 Anexo B Rudo do OTA
Obtm-se na sequncia:
i
2
no
f

th
=4k
B
T(2
1
g
ms1
)
_
1 +
B
2
B
1

1
__
1 +i
f 1
+1
_
__
1 +i
f 2
+1
_ +2
n
N
n
P

1
__
1 +i
f 1
+1
_
__
1 +i
f 3
+1
_
+

5

1
__
1 +i
f 1
+1
_
__
1 +i
f 5
+1
_
+

6

1
__
1 +i
f 1
+1
_
__
1 +i
f 6
+1
_
_
(6)
onde B
1
e B
2
so as relaes de espelhamento M6a,b/MB1 e M7/MB1,
respectivamente.
Esta expresso pode ser resumida como:
i
2
no
f

th
= 4k
B
T
o
g
ms1
(7)
onde

o
=(2
1
)
_
1 +
B
2
B
1

1
__
1 +i
f 1
+1
_
__
1 +i
f 2
+1
_ +2
n
N
n
P

1
__
1 +i
f 1
+1
_
__
1 +i
f 3
+1
_
+

5

1
__
1 +i
f 1
+1
_
__
1 +i
f 5
+1
_ +

6

1
__
1 +i
f 1
+1
_
__
1 +i
f 6
+1
_
_ (8)
Finalmente, o rudo referido entrada do OTA obtm-se dividindo
a corrente pela transcondutncia efetiva do OTA (G
m1
):
v
2
ni
=
i
2
no
G
2
m1
(9)
v
2
ni
=
4k
B
T
o
g
ms1
G
2
m1
(10)
Anexo B Rudo do OTA 125
v
2
ni
=
i
4k
B
T
G
m1
(11)
Onde
i
o fator de excesso de rudo total referido a uma
resistncia equivalente de valor 1/G
m1
:

i
=

o
g
ms1
G
m1
(12)
126 Anexo B Rudo do OTA
127
ANEXO C ANLISE DE SENSIBILIDADE DO GANHO DO
DC-VGA
Considerando a expresso do ganho (10) do captulo 2 como funo
do tempo de amplicao (T
A
) e da constante de tempo (), dene-se o seu
desvio como:
G(T
A
, ) =T
A
G(T
A
, )
T
A
S
G(T
A
,)
T
A
+
G(T
A
, )

S
G(T
A
,)

(1)
onde o termo S
y
x
denido como a sensibilidade da varivel y com respeito
a x.
S
y
x
=
y/y
x/x
=
y
x
x
y
(2)
A partir da denio em (2), obtm-se:
S
G(T
A
,)
T
A
=
T
A

(3)
S
G(T
A
,)

=
T
A

(4)
Finalmente, utilizando (3) e (4), a expresso do desvio resulta em:
G(T
A
, ) =T
A
G(T
A
, )

+
T
A

G(T
A
, )

(5)
128 Anexo C Anlise de sensibilidade do ganho do DC-VGA
129
ANEXO D DIAGRAMAS ESQUEMTICOS E LAYOUTS DOS
BLOCOS DO DC-VGA
1
3
0
A
n
e
x
o
D

D
i
a
g
r
a
m
a
s
e
s
q
u
e
m

t
i
c
o
s
e
l
a
y
o
u
t
s
d
o
s
b
l
o
c
o
s
d
o
D
C
-
V
G
A
Sel
VSS
VDD
VDD
M1a M1b
M1Ka
M1Kb
M2a M2b
M5a M5b
N (serie) N (serie)
N (paralelo)
N (serie) N (serie)
N (paralelo)
M3a M3b M3c M3d
M4a M4b
M6a M6b M7
N (serie) N (serie)
N (paralelo)
N (serie) N (serie)
N (paralelo)
M3Ca M3Cb M3Cc M3Cd
M4Ca M4Cb
VBN2 VBN2
M5Cb
VBP1
VBP2
VBN1 VBN1
Sel
Sel
VB
M5Ca
MselP
MselN
MselP
MselN
MselP
MselN
MselN
Sel
Sel
Sel
Sel
Sel
CHAVE 1
CHAVE 2
IN
1
IN
1
IN
2
IN
2
I
o
F
i
g
u
r
a
4
8
:
D
i
a
g
r
a
m
a
e
s
q
u
e
m

t
i
c
o
d
o
O
T
A
.
Anexo D Diagramas esquemticos e layouts dos blocos do DC-VGA 131
M
B
1
0
M
B
3
V
B
3
5

n
A
M
B
6
M
B
5
M
B
2
M
B
1
1
M
B
4
V
B
P
1
V
B
P
2
V
B
N
1
V
B
N
2
V
D
D
V
S
S
M
B
1
M
B
7
M
B
8
M
B
9
Figura 49: Diagrama esquemtico do circuito de polarizao do OTA.
1
3
2
A
n
e
x
o
D

D
i
a
g
r
a
m
a
s
e
s
q
u
e
m

t
i
c
o
s
e
l
a
y
o
u
t
s
d
o
s
b
l
o
c
o
s
d
o
D
C
-
V
G
A
Tabela 7: Dimenses dos transistores utilizados no OTA (As que aparecem entre parnteses so para o caso de
Sel =1).
Transistor Paralelo Dedos x W [m] Srie L [m] I
d
[nA] i
f
g
m
[S]
M1 6 4 x 1 8 4 630 30 5,9
M1K 1 4 x 1 8 4 - - -
M2 2 1 x 1 20 5 35 60 0,25
M3 2 2 x 4,5 10 3,5 630 10 10,3
M3C 2 2 x 2,6 1 2 630 1 18,3
M4 20 2 x 4,5 1 3,5 (66500) (10) (1030)
M4C 2 10 x 2,6 1 2 (66500) (10) (1030)
M5 3 40 x 3 1 3 665(66500) 0,2(20) 20(740)
M5C 4 40 x 1,5 1 1 665(66500) 0,1(10) 20(950)
M6 9 2 x 1,6 4 2 665 6,8 10,8
M7 2 2 x 1,6 16 2 35 6,4 0,6
MselN 1 1 x 1 1 0,18 - - -
MselP 1 4 x 1 1 0,18 - - -
A
n
e
x
o
D

D
i
a
g
r
a
m
a
s
e
s
q
u
e
m

t
i
c
o
s
e
l
a
y
o
u
t
s
d
o
s
b
l
o
c
o
s
d
o
D
C
-
V
G
A
1
3
3
Tabela 8: Dimenses dos transistores utilizados no circuito de polarizao do OTA
Transistor Paralelo Dedos x W [m] Srie L [m] I
d
[nA] i
f
MB1 2 2 x 1,6 16 2 35 6,4
MB2 1 2 x 1,6 8 2 35 6,4
MB3 2 2 x 1,6 4 2 140 6,4
MB4 3 2 x 1,6 4 2 210 6,4
MB5 1 1 x 2,5 12 3 35 3,9
MB6 1 1 x 2,5 12 3 35 3,9
MB7 1 1 x 2 7 2 35 8,6
MB8 2 1 x 2,5 4 3 210 3,9
MB9 1 1 x 2 14 2 210 109
MB10 1 1 x 1,1 10 4 140 37,4
MB11 1 1 x 1,1 30 2 210 86,4
1
3
4
A
n
e
x
o
D

D
i
a
g
r
a
m
a
s
e
s
q
u
e
m

t
i
c
o
s
e
l
a
y
o
u
t
s
d
o
s
b
l
o
c
o
s
d
o
D
C
-
V
G
A
M1a
M1b M1a
M1b M1Kb
M1Ka M1a
M1b
M1a
M1b M1a
M1b
M1a
M1b
M2a M2b M2b M2a
M
4
a
M
4
b
M
3
d
M
3
b
M
3
a
M
3
c
M
3
c
M
3
a
M
3
b
M
3
d
M
4
b
M
4
a
M4Ca M4Cb M3Cb,a M3Cc,d
M5a M5b M5b M5a M5b M5a M5a M5b
M5Ca M5Cb M
6
a
M
6
b
M
6
a
M
6
b
M
6
a
M
6
b
M
6
a
M
6
b
M
6
a
M
6
b
M
7
CH1
CH2 CH2 CH2 CH2
M
B
1
M
B
2
M
B
3
M
B
4
M
B
6
M
B
8
M
B
5
M
B
7
M
B
9
M
B
1
0
M
B
1
1
F
i
g
u
r
a
5
0
:
L
a
y
o
u
t
d
o
O
T
A
i
n
c
l
u
i
n
d
o
o
c
i
r
c
u
i
t
o
d
e
p
o
l
a
r
i
z
a

o
.
Anexo D Diagramas esquemticos e layouts dos blocos do DC-VGA 135
M
P
M
N
Figura 51: Layout das chaves utilizadas no DC-VGA: esquerda chaves
individuais, direita duas chaves casadas utilizando a tcnica de centride
comum.
136Anexo D Diagramas esquemticos e layouts dos blocos do DC-VGA
O
T
A
Figura 52: Vista das camadas inferiores do DC-VGA: Layout do OTA e as
chaves.
Anexo D Diagramas esquemticos e layouts dos blocos do DC-VGA 137
B
u
f
f
e
r
s

p
a
r
a

s
i
n
a
i
s

d
e

c
o
n
t
r
o
l
e
4
5
0
180
Figura 53: Vista das camadas superiores do DC-VGA: Layout dos capacitores
integrados.
138Anexo D Diagramas esquemticos e layouts dos blocos do DC-VGA
Figura 54: Microfotograa do DC-VGA.
Anexo D Diagramas esquemticos e layouts dos blocos do DC-VGA 139
Figura 55: Microfotograa do chip do DC-VGA o qual inclui uma rplica do
OTA e uma das chaves para teste.
140Anexo D Diagramas esquemticos e layouts dos blocos do DC-VGA
141
ANEXO E A MEDIO DE ECG COM DOIS ELETRODOS
E.1 CARACTERSTICAS DO SINAL DE ECG
Um dos exames mdicos mais requeridos o eletrocardiograma,
tambm conhecido como ECG. Formalmente, o ECG constitui-se de
uma diferena de potencial que pode ser adquirido na supercie do
corpo, sendo originado da atividade eltrica do corao [37]. Para
o monitoramento dos sinais cardacos, necessria a localizao de
eletrodos em pontos especcos do corpo. A sua disposio segue
padres mdicos, conhecidos como derivaes (leads, em ingls). Estas
podem ser do tipo unipolar ou bipolar, sendo estas ltimas as mais
comuns. O posicionamento destas derivaes foram propostas no ano
1912 pelo siologista holands Willen Einthoven. A Figura 56(a) ilustra
as derivaes bipolares tpicas, e a Figura 56(b) mostra um sinal ECG
tpico adquirido da derivao nmero II. Destaca-se que, alm destas
derivaes, usa-se um eletrodo colocado prximo da perna direita do
paciente como potencial de referncia (terra). Dessa forma, preciso pelo
menos de trs eletrodos para obter uma onda como a da Figura 56(b).
A amplitude do sinal varia dependendo da distncia entre os
eletrodos e o corao. O complexo QRS (Figura 56(b)) apresenta valores
tpicos de at 1mV. Por outro lado, os valores mximos das ondas P
e T chegam a 0,1 e 0,3mV, respectivamente. Em relao faixa de
frequncias do sinal de ECG, esta analisada dependendo da aplicao
(Figura 57). Para medio do ritmo cardaco, s a banda de frequncias
prxima aos 17Hz necessria. Para monitoramento de ECG, a faixa
entre 0,5 e 50Hz considerada. J para objetivos clnicos, esta banda
estende-se desde os 0,05Hz at os 100Hz [38].
142 Anexo E A medio de ECG com dois eletrodos
BD BE

PE PD
II
I
III
(a)
P
Q
R
S
T
U
A
m
p
l
i
t
u
d
e

[
m
V
]
Tempo [ms]
1
0
(b)
Figura 56: Representao do triangulo de Einthoven, o qual mostra as trs
derivaes padro para a medio de ECG utilizando os eletrodos colocados
prximos perna esquerda (PE), perna direita (PD), brao esquerdo (BE) e
brao direito (BD) (a). Adicionalmente, um sinal tpico a partir da derivao
II apresentado (b) (Adaptados de [37]).
E.2 Interface pele/eletrodo 143
0
-3
17 0,05 0,5 50 100
Frequncia
cardaca
Monitoramento
Clnico
A
m
p
l
i
t
u
d
e

[
d
B
]
Frequncia [Hz]
Figura 57: Faixa de frequncias consideradas para os sinais cardacos
dependendo da sua aplicao (Adaptado de [38]).
E.2 INTERFACE PELE/ELETRODO
Os eletrodos utilizados para adquirir sinais biopotenciais podem
classicar-se como invasivos e no invasivos. Estes ltimos, chamados
tambm de superciais, so usados para medies de ECG de curta
durao ou ambulatrias [39]. Existem diversas classes de materiais e
geometrias para elaborar estes eletrodos. As caractersticas eltricas de
eletrodos de biopotenciais correspondema um modelo similar ao da gura
58(a). Pode ser observado que o modelo uma combinao de um circuito
RC e uma tenso DC relacionada ao potencial chamado de potencial de
meia-clula (half-cell potential [39]). De acordo com o modelo, a sua
resposta em frequncia seguiria a forma ilustrada na Figura 58(b). Para
baixas frequncias, o eletrodo comporta-se como um resistor da ordem de
algumas dezenas de k.
144 Anexo E A medio de ECG com dois eletrodos
R
d
R
s
C
d
V
hc
(a)
M
a
g
n
i
t
u
d
e

[


]
Frequncia [Hz]
30k
10k
3k
1k
300
100 100k 1k 10k 10
(b)
Figura 58: Circuito da impedncia equivalente de um eletrodo (adaptado do
[39]) (a) e a sua representao na frequncia (b). Valores variam de acordo
com o material e a geometria do eletrodo.
E.3 Classicao dos tipos de interferncia causadas pela linha de 60Hz 145
E.3 CLASSIFICAODOS TIPOS DE INTERFERNCIACAUSADAS
PELA LINHA DE 60HZ
Muitas so as fontes de interferncia que podem prejudicar
medio de ECG (ou outros biopotenciais). Por exemplo, o movimento
do paciente durante a aquisio do sinal causa uma distoro considerada
como um rudo de baixa frequncia. Em alguns casos, pode ser que
ondas de RF provenientes de diferentes fontes interram tambm na
medio. Entretanto, a fonte de interferncia mais comum no processo de
aquisio do sinal de ECG so aquela causada pela linha de transmisso
de energia de 60Hz (ou 50, dependendo da regio geogrca). Tal
tipo de interferncia pode ser classicada, segundo a sua origem fsica,
em duas: a eletromagntica, que produto de uma variao no uxo
magntico dentro de uma rea fechada formada pelos cabos que conectam
os eletrodos, e a eletrosttica, que refere-se ao acoplamento capacitivo
do campo eltrico nos cabos e no paciente. Partindo disso, os seguintes
tipos de interferncia associados linha de energia podem ser denidos
[40, 41]:
tenso de induo magntica, onde uma diferena de potencial
aparece entre os eletrodos de uma determinada derivao. A
soluo aplicada frequentemente entrelaar os cabos e evitar que
estes sejam muito compridos;
tenso diferencial devido s correntes de deslocamento nos cabos,
causada pelo acoplamento do campo eltrico. Esta tenso
diferencial aparece devido ao descasamento que existe entre as
impedncias equivalentes de cada interface pele/eletrodo. Para
reduzir a capacitncia de acoplamento, devem ser utilizados cabos
revestidos de uma malha de terra e conectados ao modo comum
do sistema de aquisio. Procura-se tambm fazer com que as
conexes de cada cabo ao corpo sejam de maneira mais simtrica
possvel;
tenso de modo comum devido s correntes de deslocamento no
corpo do paciente, causada pelo acoplamento do campo eltrico
146 Anexo E A medio de ECG com dois eletrodos
ao corpo. Uma vez que o corpo pode ser aproximado com uma
impedncia (prximo a algumas dezenas de M a 60Hz [42]), este
desenvolve umpotencial emrelao ao potencial de terra. O sistema
de aquisio de ECG enxerga este potencial como uma interferncia
de modo comum. esta tenso de modo comum a que representa a
maior interferncia em um sistema de medio com dois eletrodos.
Em uma medio de ECG com trs eletrodos, a corrente de
deslocamento descrita no ltimo item anterior ui tanto do corpo para
o terra atravs da impedncia do terceiro eletrodo. Uma vez que a
impedncia deste eletrodo mais baixa do que a do corpo (at uns 100k),
a sua magnitude equivalente aproxima-se deste valor. Quando o terceiro
eletrodo removido, a impedncia equivale agora do corpo. Devido
a isto, a tenso de modo comum incrementada consideravelmente.
Verica-se, ento, a necessidade de implementar um mecanismo que
controle a amplitude desta interferncia.
E.4 SOLUO PARA O CONTROLE DO SINAL DE MODO
COMUM
Existem vrios modelos utilizados para estimar a tenso de
interferncia total num sistema de aquisio de ECG [4345]. O modelo
proposto em [45] representa corretamente a impedncia de entrada de
modo comum do sistema permitindo que ela tambm apresente valores
baixos. A expresso da tenso de interferncia a partir deste modelo
dada por:
V
int
= i
des
Z
eq
_
Z
e
+
Z
c
CMRR
_
(1)
onde i
des
a corrente de deslocamento acoplada ao corpo, Z
eq
a
impedncia pela que esta corrente passa, Z
e
a diferena entre as
impedncias vistas por cada eletrodo, Z
c
a impedncia de entrada de
modo comum do sistema de aquisio e CMRR o valor de rejeio de
modo comum do sistema. A impedncia Z
eq
inversamente proporcional
E.4 Soluo para o controle do sinal de modo comum 147
a Z
c
. Isto faz com que no seja obvio o valor timo de Z
c
para fazer a
o valor da tenso de interferncia menor. Em [45] foi feito um anlise
em que se demonstrou que, dependendo do valor da impedncia dos
eletrodos, mais favorvel escolher um valor alto (teoricamente innito)
para Z
c
ou, pelo contrrio, um valor muito baixo (teoricamente zero). Esta
ltima opo, na maioria dos casos, a mais apropriada e mais simples de
ser implementada. A Figura 59 ilustra o conceito da tcnica.
-G
cm
IA
P
e
l
e
Figura 59: Representao da tcnica utilizada para o controle da tenso
de modo comum na medio com dois eletrodos atravs da reduo da
impedncia de entrada de modo comum.
O nvel de modo comum do sinal de entrada captado em algum
ponto do circuito e realimentado atravs de um circuito o qual amplica
este sinal e o leva at outro ponto de modo comum. Assim, demonstra-se
que a impedncia de modo comum resulta na expresso em (2). Z
id
a
impedncia de entrada diferencial do sistema e G
cm
o ganho aplicado na
malha de realimentao, o qual faz com que Z
c
tenda a zero. Dessa forma,
a tenso de interferncia na entrada reduzida. A implementao desta
tcnica pode ser consultada em [36, 45].
148 Anexo E A medio de ECG com dois eletrodos
Z
c
=
Z
id
/2
1 G
cm
(2)