UNIVERSIDADE FEDERAL DO PARAN SETOR DE TECNOLOGIA DEPARTAMENTO DE ENGENHARIA ELTRICA

OTVIO NOGUEIRA CASAGRANDE

CONCEPO MISTA DE UM AMPLIFICADOR UDIO CLASSE D DIGITAL PARA TELEFONIA MVEL

CURITIBA 2011

OTVIO NOGUEIRA CASAGRANDE

CONCEPO MISTA DE UM AMPLIFICADOR UDIO CLASSE D DIGITAL PARA TELEFONIA MVEL

Trabalho de Concluso de Curso de Engenharia Eltrica, Departamento de Engenharia Eltrica, Setor de Tecnologia, Universidade Federal do Paran. Orientador: Prof. Dr. Marlio Jos do Couto Bonfim.

CURITIBA 2011 ii

OTVIO NOGUEIRA CASAGRANDE

CONCEPO MISTA DE UM AMPLIFICADOR UDIO CLASSE D DIGITAL PARA TELEFONIA MVEL

MONOGRAFIA APRESENTADA AO CURSO DE ENGENHARIA ELTRICA, DA UNIVERSIDADE FEDERAL DO PARAN, COMO REQUISITO OBTENO DO TTULO DE GRADUAO.

COMISSO EXAMINADORA

X
PROF. DR. MARLIO JOS DO COUTO BONFIM ORIENTADOR

X
PROF. DR. MARCELO ROSA CONVIDADO

X
PROF. DR. ANDR AUGUSTO MARIANO CONVIDADO

CURITIBA, JULHO DE 2011. iii

AGRADECIMENTOS Quero aproveitar este espao para agradecer as pessoas que me ajudaram direta ou indiretamente a concluir este trabalho de graduao. Ao professor e orientador Marlio pelo seu apoio e ateno que me foi dado, sempre compreensivo. Tambm gostaria de agradecer ao professor Horcio, que de forma indireta me auxiliou nesta conquista. Ao professor Gael Pillonnet e Angelo Nagari, pela oportunidade de realizar este trabalho na ST-Ericsson e pelo apoio que me foi dado. A Remy Cellier, por ter confiana no meu potencial e pela sua ajuda direta com sua experincia e pacincia, obrigado pela sua amizade. A Simon Valcin que me apoiou com sua experincia em validao no laboratrio, que tambm virou um bom amigo. Um agradecimento especial a Las Furiati, que me apoiou nas horas mais difceis e ajudou na reviso deste relatrio, muito obrigado! E tambm a aqueles em que sou eternamente grato, meus pais e meus irmos que sempre me apoiaram sem medir esforos, sendo sua importncia to relevante que me falta palavras para descrever. Obrigado pelo amor e carinho em todos os momentos, sem vocs nada disso seria possvel.

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Em memria da minha av Izabel.

SUMRIO

RESUMO..................................................................................................................... 8 ABSTRACT................................................................................................................. 9 1 INTRODUO ....................................................................................................... 10 2 OBJETIVOS E ESPECIFICAO ......................................................................... 12 3 DESENVOLVIMENTO ............................................................................................ 15 3.1 INTERPOLADOR............................................................................................. 16 3.2 DECIMADOR ................................................................................................... 21 3.3 FILTRO CIC ..................................................................................................... 24 3.3.1 Integrador ................................................................................................ 24 3.3.2 Filtro comb ............................................................................................... 25 3.3.3 Estrutura Final ......................................................................................... 26 4.4 MODULAO DIGITAL ................................................................................... 29 4.4.1 Introduo ................................................................................................ 29 4.4.2 Rudo ........................................................................................................ 29 4.4.3 Sigma-Delta.............................................................................................. 31 4.4.4 MASH ........................................................................................................ 32 4.4.5 PWM ......................................................................................................... 33 4.4.5 DPWM ....................................................................................................... 34 4.4.5.1 Imperfeies do DPWM ...................................................................... 35 4.4.5.2 DPWM Ternrio .................................................................................. 35 vi

5 IMPLEMENTAO ................................................................................................ 37 5.1 SHIFT-ADD ...................................................................................................... 37 5.2 INTERPOLAO ............................................................................................. 38 5.2.1 FIR ............................................................................................................ 39 5.2.2 Interpolador ............................................................................................. 41 5.3 DECIMAO ................................................................................................... 42 5.4 MASH .............................................................................................................. 45 5.5 DPWM ............................................................................................................. 46 6 RESULTADOS ....................................................................................................... 50 6.1 INTERPOLAO ............................................................................................. 50 6.2 DECIMADOR E MASH .................................................................................... 51 6.3 AMPLIFICADOR EM MALHA ABERTA ............................................................ 53 7 CONCLUSO ........................................................................................................ 62 REFERNCIAS ......................................................................................................... 63

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RESUMO Amplificadores so circuitos eletrnicos projetados para aumentar a tenso e potncia de um sinal eltrico. So encontrados em praticamente todos os tipos de circuitos eletrnicos, podendo ser considerados como uma das bases da eletrnica. Diversas reas utilizam este componente, como exemplo a rea de automao, medio, converso, transmisso de informao entre outros. Focando a aplicao udio, uma larga variedade de classes de amplificadores utilizada. A linearidade de amplificao uma caracterstica desejvel, portanto amplificadores de classes lineares (Classe-A, B) so historicamente os mais comuns. Com a evoluo do mercado de equipamentos portteis (Celulares e tocadores MP3), os fabricantes buscam opes de amplificadores com maior rendimento, possibilitando menor consumo de bateria. Amplificadores chaveados, como o Classe-D so almejados pela sua diminuio expressiva no consumo esttico de potncia (no necessita de polarizao); porm sua qualidade sonora de sada degradada. Algumas operaes so feitas no sinal com o intuito de melhorar a qualidade, como por exemplo, modulaes e filtragens. Como amplificadores Classe-D so geralmente analgicos, o sinal de udio digital segue para um conversor digital -analgico para finalmente poder ser utilizado pelo amplificador. Este trabalho de graduao consiste em criar um amplificador classe-D totalmente digital, tendo todas as operaes de modulaes, filtragens e controle no domnio digital. Isto possibilita uma maior integrao do circuito final e a eliminao do conversor digital-analgico situado entre o microcontrolador e o amplificador, diminuindo custo de fabricao e consumo de potncia em relao aos classe-D convencionais.

ABSTRACT Amplifiers are electronics circuits projected to basically amplify the voltage of an electric signal. Its operation is of fundamental importance and it can be considered as one of the basis of electronics. As a consequence, its application is in practically all types of electronics devices. Many areas need this component, as automation, measuring, conversion, signal transmission and many others. Focusing on audio field, a large variety of amplifiers classes are used. The linearity of amplification is a desired characteristic, which made linear classes (class A, class-B) historically the most common amplifier in this area. As the market of portable devices (cellular phones, MP3 players) evolve, manufacturers research ways to develop amplifiers with better efficiency, dropping battery consumption. Switched amplifiers, as the Class-D are suitable due to its expressive diminution in static power consumption (doesnt require polarization), but its sound quality drops. Some signal operations are dedicated to increase the sound quality, like modulations and filtering. Class-D Amplifiers are commonly analog, the digital signal leaving the microcontroller follows a digital-analog convertor to be finally used by the amplifier. The objective of this work is to create a digital class-D amplifier likely to be closed loop, having all its modulations and filtering inside its digital chip, allowing higher final circuit integration, reducing fabrication costs and power consumption, compared to conventional class-D amplifiers.

1 INTRODUO Este trabalho de concluso de curso baseado em amplificadores de udio, mais precisamente equipamentos que utilizam baterias como fonte de energia. Por sua necessidade de linearidade, qualidade e fidelidade sonora, sem contar os efeitos de EMI, os amplificadores de som so tipicamente de classes lineares (Classe -A, Classe-B, ClasseAB). Porm, este tipo de topologia apresenta baixo rendimento e, portanto, consumo maior de energia, tornando-se invivel em aplicaes que exigem baixo consumo energtico. Outro aspecto negativo desta tecnologia a necessidade de um estgio intermedirio entre a fonte de sinal e o amplificador, que o conversor digital-analgico, obrigatrio para levar o sinal digital a ser amplificado em modo analgico. Este adiciona custo de fabricao atravs do aumento da superfcie de silcio e contribui para a reduo do tempo til da bateria. A topologia tradicional deste tipo de tecnologia apresentada na Figura 1.

Figura 1: Topologia clssica de amplificador udio para sistemas embarcados.

A proposta deste trabalho retirar o conversor digital-analgico e utilizar um amplificador de tipo chaveado para encaminhar o sinal de udio aos alto-falantes. Isto significa efetuar um tratamento dos dados em sua totalidade no mbito digital, sendo uma tecnologia atual e inovadora. Significa tambm uma diminuio do consumo do sistema, retirando o conversor digital-analgico e o amplificador linear (consumo esttico) e substituindo-o por um amplificador chaveado (no linear, que funciona em modo chave on-off). Esta topologia apresentada na Figura 2, sendo () o sinal udio de 24bits, a referncia da modulao digital, sendo resultante da modulao, a sada do amplificador e o sinal filtrado direcionado ao alto-falante.

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Figura 2: Topologia de um amplificador digital.

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2 OBJETIVOS E ESPECIFICAO O objetivo deste trabalho realizar um amplificador digital tipo Classe -D com as caractersticas finais descritas abaixo: Linearidade: menor que 0.1% THD+Noise para uma frequncia de entrada de 1kHz. Consumao esttica menor que 2mA. Rudo: SNR maior que 100dB. Offset: menor que 1mV. PSRR: maior que 80dB em 217Hz (GSM-Burst). PSRR: maior que 40dB em 20kHz.

Os estgios foram modelados em Matlab, com seu comportamento validado e em seguida traduzidos em VHDL e implementados em um mdulo FPGA do tipo Cyclone III, em uma placa de desenvolvimento prpria da ST-Ericsson. O suporte FPGA foi feito atravs do programa Quartus II. A bancada de testes composta de uma alimentao para a placa, um osciloscpio, um UPV (equipamento para anlises de sinal udio), alm de um computador ligado ao FPGA que gerenciou o teste do prottipo, atravs de um programa Labview criado pela empresa. Imagens da bancada e do programa so apresentadas pelas Figuras 3 e 4.

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Figura 3: Bancada de testes e placa.

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Figura 4: Interface Homem-Mquina que auxilia o teste.

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3 DESENVOLVIMENTO Para realizar um amplificador que possa tratar o sinal de udio respeitando os requisitos firmados na especificao do projeto, foi planejada a arquitetura da Figura 5.

Figura 5: Arquitetura do circuito final.

O sinal de entrada um sinal de udio codificado em 24 bits. A parte reservada ao tratamento de sinal ser realizada por funes matemticas baseadas na transformada Z e aplicadas em um FPGA (Field Programable Gate Array) com a finalidade de conduzir o sinal s caractersticas desejadas. A parte reservada ao controle o estgio que assegura a estabilidade do sistema em malha fechada, bem como as rejeies previstas nas especificaes. Contudo, antes de criar o amplificador realimentado, deve-se criar e testar seu comportamento em malha aberta, com a finalidade de verificar e aprovar o correto tratamento digital do sinal. A Figura 6 representa o circuito em malha aberta.

Figura 6: Arquitetura do circuito em malha aberta.

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Os blocos apresentados na figura 6 so essenciais para o tratamento digital do sinal. Estes estgios so explicados com detalhes nos tpicos a seguir 3.1 INTERPOLADOR O objetivo de um interpolador aumentar a taxa de amostragem do sinal, sendo de fundamental importncia para o bom funcionamento do bloco sigma -delta, que tem como exigncia o funcionamento em modo de super-amostragem. Sua funo aumentar a quantidade de amostras sem injetar rudos e sinais indesejveis na banda til do sinal que possam ser danosos em outros estgios do projeto. Um interpolador bsico funciona como um bloco que adiciona outras amostras a cada amostra recebida por este. A quantidade de amostras adicionadas ser proporcional quantidade da relao de interpolao desejada. Nesta implementao, o valor das amostras adicionadas ser igual zero. Por exemplo, para uma interpolao de razo 3, o interpolador inclui duas amostras de valor zero a cada amostra recebida. O que se nota depois de tal manipulao a necessidade de utilizao de um filtro de tipo passa-baixa para eliminar as repeties do espectro em mltiplas da frequncia de amostragem antiga. Para tal funo, a soluo mais bsica apresentada na Figura 7.

Figura 7: Soluo bsica do problema.

Este efeito de filtragem passa-baixa criado por uma equao no domnio Z que tem resposta conhecida como FIR (Finite Impulse Response Resposta Impulsional Finita). Sua arquitetura baseada em atrasos e multiplicaes por coeficientes. Para criar tal filtro com as caractersticas de sada aceitveis, seria necessria uma quantidade de 106 multiplicaes, tornando-se invivel a sua 16

aplicao. Este projeto deve focar a simplicidade, pois complexidade gera maior rea de silcio e consequentemente, maior consumo esttico de energia e custo de fabricao. O tamanho do filtro pode ser diminudo, se for feito uma diviso da interpolao por mltiplos estgios. Porm, o problema de multiplicaes ainda persiste, levando-nos a outra abordagem do problema. O tipo de interpolador escolhido foi batizado de interpolador linear por pedaos. Consiste em interpolar entre as amostras de entrada valores que acabam se transformando em uma reta entre os dois pontos iniciais. uma interpolao linear entre duas amostras de entrada. A arquitetura deste tipo de interpolador apresentada na Figura 8.

Figura 08: Arquitetura do interpolador linear por pedaos.

O valor da razo de interpolao escolhido para este projeto igual a oito. Nesse caso, sete amostras so criadas e alocadas entre as amostras de entrada.

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Gerar a cadncia do sinal de sada, interpolar as novas amostras e calcular seus respectivos valores responsabilidade do bloco representado na figura 8. Seu funcionamento dividido em estgios bsicos. Primeiro a amostra atual e sua amostra anterior so subtradas. Em seguida este valor dividido pela razo de interpolao, que a quantidade de amostras que o sinal ter a cada perodo de amostragem antigo, sendo nesse caso uma diviso por oito. O sinal de sada gerenciado por multiplexadores governados por um clock de perodo de 48kHz e de duty cycle de meio perodo de 384kHz. Desta forma, em um ciclo de 384kHz os valores so a amostra anterior que somada com zero, no resto do tempo a soma a sada anterior mais o resultado da diviso, sendo a soma cadenciada pela frequncia de sada do interpolador 384kHz. Portanto, o valor inicial na sada igual a amostra anterior e em seguida a amostra anterior somada pelo valor da diviso at atingir o valor da amostra atual e assim em diante, conforme o algoritmo abaixo: Para i=0 a 7: Se i=0: Se i= de 1 a 7 : (8 ( 1) + ) = ( 1) + 0, (8 ( 1) + ) =
(1)() 8

+ ( 1)

A resposta terica de uma interpolao em pedaos de tipo sinc quadrado, como representada a sua simulao em Matlab pela Figura 09. Mesmo no tendo uma grande rejeio fora da banda passante, o interpolador tem boa performance nos locais onde o espectro se propaga, ou seja, os mltiplos da frequncia de amostragem, validando a sua aplicao devido a sua rejeio fora da banda.

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Figura 09: Resposta em frequncia do interpolador linear por pedaos.

A resposta em frequncia deste interpolador na banda de udio til (de 20Hz a 20kHz) representada na Figura 10. Percebe-se uma atenuao nas altas frequncias, o que limita a utilizao deste interpolador em um projeto de udio.

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Figura 10: Resposta em banda passante 20-20kHz.

Nota-se que, at o valor de frequncia mxima de sinal til, o interpolador linear por pedaos atenua -5dB. Para corrigir este efeito indesejado, foi adicionar um bloco de pr-nfase antes da interpolao por pedaos que venha a fornecer um ganho inversamente proporcional atenuao que o interpolador efetua. Este bloco tem estrutura de um filtro de tipo FIR e seu dimensionamento foi efetuado atravs de um programa Matlab que foi criado para este propsito. A resposta frequencial deste filtro apresentada pela Figura 11.

Figura 11: Resposta frequencial do filtro de pr-correo.

Existem dois motivos de este filtro ser aplicado antes do estgio de interpolao: i) a frequncia de Nyquist de entrada do sinal proporcional ao tamanho da banda til sendo a frequncia mxima a ser representada neste caso igual a 24kHz, quase igual ao 20kHz da banda udio ; ii) filtros FIR geralmente tm coeficientes menores quando a amostragem do sinal tem valor menor pois quanto maior a frequncia de amostragem, maior a banda til do sinal (de zero frequncia de Nyquist), obrigando o filtro a ser mais seletivo. A aplicao deste bloco segue a forma apresentada na Figura 12.

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Figura 12: Representao do FIR de pr-correo e o interpolador.

Por consequncia da aplicao corretiva, a resposta de sada do circuito equivalente representado pela figura 12 tem resposta em frequncia com oscilaes na banda til inferiores a 0,3dB, sendo aceitvel para o propsito deste trabalho. O filtro de correo de ordem 9. Isto significa que so necessrias nove multiplicaes para seu funcionamento. Como as multiplicaes no so bem vindas, esta operao feita pela usando operaes de shift-add ou deslocamentoadio. Assim, as multiplicaes so substitudas por deslocamentos de bits e somadores, no necessitando de blocos especficos multiplicao. Detalhes desta substituio so vistos na parte de implementao. 3.2 DECIMADOR A decimao uma operao que tem como objetivo a diminuio da frequncia de amostragem de um sinal. Pode-se dizer que ela equivalente a uma operao inversa da interpolao. O caso mais bsico consiste em simplesmente no levar em conta algumas amostras e, por consequncia, diminuir a frequncia de amostragem. Estas operaes tem um parmetro importante R, que consiste na taxa de reduo da amostragem. Uma decimao por dois significa que R vale dois e, portanto, numa decimao bsica, a cada duas amostras uma ignoradas, por oito, sete sero desconsideradas e assim em diante. Por exemplo, em um sinal sinusoidal decimado por dois, conforme mostra a Figura 13, os impulsos so obtidos pela amostragem de um sinal. Os que esto em vermelho so as amostras que ficaro e em azul as que sero desconsideradas. A Figura 14 mostra a sinusoidal aps a decimao. ser desconsiderada, no caso de uma decimao por quatro, trs amostras sero

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Figura 13: Sinusoidal antes de sofrer decimao.

Figura 14: Sinusoidal depois da decimao por dois.

Pelo ponto de vista espectral, a decimao ter efeito na regio onde o espectro se replica por causa da amostragem. Se o sinal foi amostrado a , o espectro deste sinal ser replicado a cada . , mas se sofrer uma decimao por M, o sinal se replicar a cada . para todo n inteiro. O mesmo efeito de replicao que acontece com o sinal tambm acontecer com o resto do espectro. Se, hipoteticamente, um sinal parasita se encontra a /, com a decimao o espectro dividido e sobreposto entre ele, de forma que o sinal que se replicava em passa a se replicar em

e o parasita que estava em

acaba por afetar o espectro do

sinal til como mostra a Figura 15.

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Figura 15: Efeito espectral da decimao por dois e interferncia parasita.

Uma possvel soluo para este efeito a realizao de uma filtragem de tipo passa-baixa antes da decimao do sinal. Desta forma, os parasitas que esto na regio sensvel sero atenuados, permitindo a sua recuperao sem depreciar o sinal conforme a Figura 16.

Figura 16: Filtragem e decimao por dois.

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Para cumprir o objetivo deste trabalho, o decimador responsvel pela diminuio da frequncia de amostragem, que vai de 3.072kHz (proveniente do conversor analgico-digital) a 384kHz (frequncia na qual o amplificador ser realimentado antes de introduzido ao modulador). Portanto, a razo de decimao ser de 8. O sinal til a ser transmitido e de tipo udio, consiste em uma banda de 20Hz a 20kHz. Estar situado na parte da realimentao do sistema para ser futuramente controlado. Assim, este bloco no deve ter atrasos considerveis em sua propagao de sinal. A soluo de passa-baixa tipo FIR no visada, pois este filtro necessita de 19 multiplicaes. 3.3 FILTRO CIC Conhecido tambm como filtros de Hogenauer, sua caracterstica de no necessitar de multiplicaes e de possibilitar uma montagem sem atraso de insero. Pelo fato de ter uma resposta tpica de filtros tipo pente, este poder atuar principalmente na zona da regio sensvel, evitando clculos complexos de multiplicao e possibilitando uma diminuio de rea de silcio necessria. O filtro de Hogenauer, ou CIC Cascaded Integrator-Comb contm trs partes bsicas que so constitudos de integradores, decimao e filtragem FIR. 3.3.1 Integrador Primeiro bloco da estrutura do filtro CIC, o integrador consiste em um filtro IIR de um plo simples. Sua resposta impulsional da seguinte forma: [] = [] + [ 1] Atravs desta equao possvel chegar seguinte relao: 1 () = 1 1 1

Sua resposta frequencial de tipo passa-baixa com uma queda de -20dB por dcada e ganho infinito em DC graas a seu plo em z=1. Portanto, a utilizao de um integrador simples pode ser instvel. Um esquema de integrador apresentado na Figura 17. 24

Figura 17: Esquema de um integrador.

Cada bloco necessrio para este projeto foi elaborado teoricamente, seguido pelo modelo Matlab que depois de simulado e validado foi aplicado em VHDL e implementado em FPGA, sendo testado e validado de acordo com o esperado. O objetivo inicial deste trabalho era a criao de um amplificador realimentado. Porem, uma pr-anlise da malha prev um atraso no negligencivel e, por causa disso, estima-se que um controlador deve ser criado atravs da teoria de controle por modelo interno IMC. Para desenvolver tal circuito, deve se modelar, com grande preciso, cada bloco da malha. Como alguns blocos ainda no esto prontos, o controlador no pode ser desenvolvido. Os resultados em malha aberta alcanados por este amplificador atingem as especificaes do projeto, em termos de nvel de rudo e THD. As especificaes de rejeio no foram testadas, pois este o objetivo da malha fechada. 3.3.2 Filtro comb Prximo elemento depois da decimao, este bloco um FIR de tipo passa alta e sua arquitetura se encontra na Figura 18.

Figura 18: Arquitetura do bloco filtro FIR.

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Atravs do esquema acima possvel determinar a resposta impulsional e a resposta em z: [] = [] [ 1] 2 () = 1 1 3.3.3 Estrutura Final Finalmente, a arquitetura do filtro CIC a associao destes blocos bsicos. A ordem do filtro determina a quantidade de blocos em cascata. A Figura 19 ilustra o esquema de um filtro CIC de terceira ordem.

Figura 19: Filtro CIC de terceira ordem.

Para chegar equao que determina a resposta do filtro CIC, basta multiplicar a funo de cada filtro. Portanto, a equao se mostra da seguinte forma: 1 () = ( ) 1 1 Sendo K a ordem do filtro. Atravs de operaes matemticas, tambm possvel verificar que este filtro tem a seguinte representao:
1

() = ( +
=0

Assim, com uma anlise da equao acima, torna-se visvel que a resposta do filtro final, mesmo tendo blocos que so de tipo resposta infinita (IIR integradores) pode ser representado por filtro do tipo resposta finita (FIR). De um ponto de vista amostral, este filtro faz a soma das amostras em um comprimento proporcional razo de decimao e ordem do filtro. Aproveitando-se desta caracterstica, uma diviso pelo nmero de elementos somados resulta no valor mdio, o que se traduz em uma atenuao do sinal pelo valor do coeficiente de decimao R, elevado a potncia da ordem do filtro K. Portanto a equao final fica: 26

1 1 1 () = ( + = ( ) 1 1
=0

Fazendo com que = 2 , a resposta frequencial fica da seguinte forma : |(

2

( ) )| = ( * ( )

No caso do projeto, o decimador vir depois de uma modulao sigma-delta de quarta ordem. De acordo com Candy1, este decimador deve ter uma ordem de um grau superior do que a ordem do modulador sigma-delta que o antecede, portanto o CIC ter K=5. A arquitetura deste filtro mostrada na Figura 20.

Figura 20: Filtro CIC necessrio.

interessante ressaltar que, neste tipo de arquitetura, no existe atraso de insero do decimador, j que os atrasos de cada bloco esto na realimentao, caracterstica exigida para esta etapa de decimao. Para planejar o que deve ser atingido em uma aplicao fsica em FPGA, este filtro foi criado em Matlab e sua simulao teve uma resposta em frequncia mostrada na Figura 21.

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Figura 21: Resposta em frequncia do filtro.

E em banda passante conforme a Figura 22.

Figura 22: Resposta frequencial do filtro em banda passante.

A rejeio da regio fora de banda suficiente para atingir as os objetivos. A oscilao na banda passante relativamente pequena (0.3dB). Com essas caractersticas, este decimador teoricamente validado.

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4.4 MODULAO DIGITAL 4.4.1 Introduo A modulao digital consiste em modificar atravs de funes matemticas as propriedades de um sinal com a finalidade de atingir um objetivo (transmisso de dados, melhora de qualidade, etc), com a possibilidade de recuperar a mensagem inicial sem danificaes, interferncias ou distores. Modulaes so amplamente aplicadas no mundo das telecomunicaes, como modulaes de amplitude e frequncia, que permitem deslocar a regio do espectro deste sinal e possibilitar a transmisso eficaz pelo meio de ondas eletromagnticas. No caso deste projeto, o objetivo da modulao melhorar o rudo em bandapassante e diminuio de nmero de bits para a sua representao. Para tal, foi utilizado um modulador baseado na tcnica Sigma Delta e um DPWM (Digital Pulse Width Modulator ou Modulador Digital de Largura de Pulso). 4.4.2 Rudo O rudo de um sinal digital provm de sua quantificao, reduzindo a preciso das amostras em relao ao sinal analgico. Suas caractersticas so do tipo rudo branco, de mdia nula e de probabilidade de amplitude igual em toda a regio do intervalo [/2, /2] sendo o passo de quantificao. Considerando sua densidade de probabilidade como , pode-se calcular a sua potncia mdia de rudo de quantificao: () = 2 () =

1 /2 2 2 = /2 12

O clculo de SNR (Signal to Noise Ratio ou Razo Sinal Rudo) representa a qualidade de um sinal com relao ao seu rudo atravs da seguinte frmula matemtica: = 10log ( * Considerando um sinal senoidal de amplitude A, sua potncia pode ser calculada da seguinte forma: 1 2 2 ( ) = 2 () = 2
2

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Quando este sinal passa de analgico para digital, considerando N o nmero de bits, o valor do passo de quantificao fica da seguinte forma: = 2 2 1

Para encontrar o valor de SNR do sinal, reescreve -se a potncia do sinal em funo de e e depois se divide pela potncia do rudo: [(2 1)]2 2 = 10 log ( , = 6.02 + 1.76 2 12

Analisando o resultado da relao matemtica acima, conclui-se que para cada bit de resoluo adicional, a relao sinal rudo ter um ganho de aproximadamente 6dB. Sabendo que a potncia do sinal de rudo constante e independente da frequncia de amostragem pode-se diminuir a densidade espectral de potncia de rudo em banda aumentando a frequncia de amostragem como mostra a Figura 23.

Figura 23: Densidade espectral de rudo a Fs e a OSR*Fs.

No exemplo da Figura 23, a razo entre a frequncia de amostragem utilizada sobre a frequncia mnima de amostragem (frequncia de Nyquist) chamada de OSR (Over Sampling Ratio ou Razo de super-amostragem). 30

Com a queda da densidade espectral de rudo por OSR, a equao de SNR acaba ficando da seguinte forma: = 10 log ( * = 6.02 + 1.76 + 10log() Portanto, quanto maior a frequncia de amostragem do sinal, menor ser os efeitos do rudo na banda do sinal. 4.4.3 Sigma-Delta Uma vez que o aumento da frequncia de amostragem limitado, precisa -se encontrar uma forma de diminuir ainda mais o rudo na banda udio. Uma possvel soluo seria modelar o rudo com um suposto filtro de tipo passa-baixa, empurrando o rudo para altas frequncias. O modulador sigma-delta tem a necessidade de um sinal super-amostrado e uma sada com menor quantidade de bits. Um exemplo de modulador sigma-delta de primeira ordem do tipo integrador e acumulador so vistos na Figura 24.

Figura 24: Modulador sigma-delta de primeira ordem tipo a) Integrador e b) Acumulador.

Calculando a funo transferncia do integrador, tem-se: () = 1 () + (1 1 )() O sinal de entrada atrasado de um ciclo enquanto o rudo modelado para altas frequncias. No caso do acumulador: () = () + (1 1 )() Nesse segundo caso, o rudo continua a ser modelado e empurrado para altas frequncias, porm o sinal no sofre atraso. A parte que multiplica o rudo chamada (Noise Transfer Function ou Funo Transferncia de Rudo). Transformando = 2 obtm-se: 31

 () = 1 1 , () = 2 | ( *| Que pode ser analisado graficamente pela Figura 25.

Figura 25: Resposta em frequncia do NTF e do rudo.

4.4.4 MASH Proveniente do ingls Multi-stAge noise SHaping, significa modelagem de rudo por mltiplos estgios. Baseado na teoria do sigma-delta, este modulador tem este nome pois existem dois estgios sigma-delta e o segundo estgio tem o rudo do primeiro como sinal de entrada, de forma a tentar diminuir o distrbio final atravs de um feed-forward do primeiro rudo. A topologia utilizada neste projeto um MASH 22 sem atrasos no ganho direto como apresenta a Figura 26 .

Figura 26: Arquitetura MASH 22.

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Os rudos E1 e E2 so gerados por um bloco que faz uma diminuio do nmero de bits do sinal passando de 24 bits de entrada para 6 de sada. Resolvendo a funo transferncia, chega-se na seguinte relao: () = () + (1 1 )4 2 () Pelo ponto de vista do NTF, existem quatro zeros, significando que este passa altas ter uma inclinao de 80dB por dcada, portanto o rudo levado, nas altas frequncias, mais intensivamente que o sigma-delta de primeira ordem. A ordem do sigma-delta representa a quantidade de plos no NTF. Dessa forma, o MASH 22 tem ordem 4. Para a aplicao deste projeto, fixou-se um nmero de bits igual a 6 e um OSR igual a 8. Para estes valores, obtm-se um SNR superior a 100dB. 4.4.5 PWM O nome deste modulador vem do ingls Pulse Width Modulation que em portugus significa modulao digital por largura de pulso. Sua finalidade consiste em transformar a amplitude do sinal de entrada em uma largura de pulso correspondente na sada. Para fazer esta transformao, o valor da amplitude do sinal de referncia (de formato triangular e perodo igual a um valor ) comparado ao valor da amplitude do sinal de entrada. Se o sinal de entrada for maior ou igual a referncia, a sada ser 1, caso contrrio 0, como mostra a Figura 27. Para o bom funcionamento deste bloco, deve-se forar que tenha um valor muito maior que a mxima frequncia do sinal de entrada, Assim pode-se considerar que a entrada tem valor quase constante durante cada perodo de .

Figura 27: Mtodo de funcionamento do PWM.

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O ganho de um PWM proporcional amplitude mxima da referncia em relao amplitude mxima do sinal. No caso de um ganho unitrio, a mxima amplitude da referncia igual amplitude mxima do sinal. Para recuperar o sinal de entrada, deve-se calcular a mdia do valor da tenso no perodo . Supondo que o ganho do PWM unitrio e a amplitude mxima da referncia e do sinal igual a 1, tendo um valor de entrada igual a 0.5, o valor de t 0.25T, dando na sada uma um sinal quadrado de 0.25T a 0.75T. Fazendo-se a mdia, o valor final de 0.5. No ponto de vista da eletrnica, calcular a mdia significa filtrar o sinal por meio de um filtro passa-baixa. A amplitude de entrada do PWM est representada no valor DC na sada, portanto a frequncia de corte deste filtro deve ser muito menor que a frequncia , mas tambm maior que a mxima frequncia do sinal de entrada, para no haver distoro. 4.4.5 DPWM o caso particular da PWM, no qual os sinais de entrada e de referncia so digitais. Tem o mesmo princpio de funcionamento que o PWM. O sinal super amostrado com a mesma frequncia da referncia , forando um valor em todo perodo de comparao. A referncia tem valores quantizados, com formato parecido ao de uma escada. Para realizar a comparao com uma referncia de natureza digital, a resoluo de degraus deve ser proporcional quantidade de bits do sinal de entrada e, portanto a quantidade deve ser de 2 1, sendo N o nmero de bits do sinal de entrada. A Figura 28 representa a diferena do sinal de referncia entre o DPWM e o PWM.

Figura 28: Diferena entre a referncia do PWM e do DPWM.

importante ressaltar que no caso deste projeto, o DPWM tem a finalidade de conversor digital-analgico, podendo em sua sada ser amplificado por um 34

estgio de potncia (por exemplo, uma ponte de transistores) ou conectado diretamente carga. 4.4.5.1 Imperfeies do DPWM Pelo fato da quantificao do sinal no permitir variao de valores no perodo de amostragem, erros podem aparecer na comparao com a referncia resultando em um valor de sada diferente do ideal, como mostra a Figura 29.

Figura 29: Erro no sinal de sada devido a quantizao.

Por causa do efeito do erro e no linearidades no processo do PWM e de quantizao da referncia, o sinal resultante acompanhado de harmnicas. Devem-se manter altas frequncias de amostragem para diminuir tal erro e por consequncia, atenuar as harmnicas injetadas. 4.4.5.2 DPWM Ternrio No caso do PWM anterior, existe somente uma sada e com valores possveis de 0 e 1. Nome ternrio vem do fato que este modulador contar com trs nveis (1, 0, -1) e sada diferencial. Um modelo de PWM ternrio encontrado na Figura 30, sendo () o sinal de entrada, () a referncia e () o sinal diferencial de sada.

35

Figura 30: Modelo de um PWM ternrio.

Este tipo de arquitetura escolhido para ser utilizado no projeto, por causa das seguintes qualidades: Sada diferencial. Tenso zero em ausncia de sinal. Menor distoro que o tipo PWM convencional. A utilizao de amplificadores digitais tem como vantagem o pequeno consumo esttico de energia, comparado aos amplificadores lineares. Porm, no caso do PWM de dois estgios, pelo fato que o valor zero no esta disponvel como valor de sada, quando o sinal zero na entrada a sada na carga tende a comutar de zero a 1, dissipando energia e diminuindo o desempenho do amplificador. J no caso do ternrio, o valor zero se encontra disponvel, portanto quando no se tem sinal, o amplificador ter o valor zero sobre a carga evitando o consumo esttico. A diminuio da no linearidade se d por causa da subtrao entre os dois valores resultantes da comparao com a referncia. Como os dois valores so no lineares, de mesma natureza e fazem praticamente a mesma operao, quando se subtraem tambm tendem a subtrair as imperfeies, atenuando as harmnicas do sinal resultante.

36

5 IMPLEMENTAO Nas etapas anteriores, a explicao terica e as escolhas dos modelos foram feitas. Porm deve-se explicar como se da implementao fsica do modelo. Esta etapa dedicada a tal funo. Os blocos foram criados teoricamente em Matlab, simulados e seu comportamento validado. Em seguida, os blocos so criados em linguagem VHDL respeitando o modelo terico realizado anteriormente. Em seguida, cada bloco VHDL ento compilado em plataforma Quartus II e seu comportamento simulado. Tendo comportamento validado, este cdigo implementado em FPGA para confirmar o resultado final (caso seja possvel o teste). Um breve descritivo desta estratgia demonstrado na Figura 31.

Inicio de Projeto

Teoria

Modelo Matlab

Validado?
N Y

Modelo VHDL

Validado?
N Y

FPGA

Figura 31: Estratgia de implementao de cada bloco.

5.1 SHIFT-ADD Esta operao consiste em substituir de forma equivalente a operao de multiplicao de um sinal por uma constante. Sabendo que deslocar os bits de um 37

sinal para direita ou esquerda significa multiplicar ou dividir por mltiplos de dois, possvel realizar vrias dessas operaes em paralelo e em seguida som-las para encontrar o valor da multiplicao necessria, eliminando a necessidade de blocos dedicados. Supondo que um sinal de entrada dito deve ser multiplicado por um coeficiente de valor 0.75. A operao equivalente em shift-add para este caso mostrada na Figura 32.

Figura 32: Multiplicao por 0.75 feita pelo mtodo deslocamento-adio. Para no perder tempo com o clculo individual de cada passo dos coeficientes, um programa Matlab foi desenvolvido. Insere-se o valor de coeficiente a multiplicar e, com uma resoluo de 16 bits, o programa descreve as operaes necessrias para ter o mesmo efeito final. 5.2 INTERPOLAO Como entrada desta operao, tem-se o sinal sonoro de entrada em 32 bits nos quais somente os 24 primeiros bits que contm sinal. Isso foi feito para manter um padro, visando uma maior facilidade de criao e uma universalidade de conexes entre outros blocos, permitindo a sua reutilizao se necessria. H tambm uma entrada para a frequncia de amostragem, igual a 48kHz. Outro clock tambm fornecido, o da frequncia de super-amostragem, que tem valor igual a 8 vezes a frequncia de amostragem, ou seja 384kHz. Sabe-se que esta operao consiste em dois blocos, que so o interpolador linear por pedaos e o filtro FIR de pr-correo. Para simplificar, sero chamados 38

de interpolador e FIR. O sinal sonoro em 32 bits passa pelo FIR e em seguida pelo interpolador como mostra a Figura 33.

Figura 33: Esquema da implementao dos blocos de interpolao. 5.2.1 FIR A operao matemtica desejada para este bloco um filtro de tipo FIR com 9 coeficientes, da seguinte forma:
8

[] = [ ]
=0

Um modelo em forma direta foi criado em Matlab, tendo uma estrutura como a da Figura 34.

Figura 34: Modelo Matlab do filtro FIR.

Para sua criao em VHDL, foi necessria a criao de sub-blocos, que so os adicionadores e os flip-flops. O adicionador tem duas entradas de 32 bits e efetua uma adio dos dois valores e a projeta na sada em 32 bits. J o bloco flip -flop conta como entrada 32 bits de sinal e um clock com a frequncia de amostragem. 39

Um processo interno regido pela frequncia de amostragem regula a operao de sada. A cada borda de subida do sinal de amostragem, a sada tem valor igual ao valor de entrada anterior a este evento, o que fora uma resposta impulsional de sada igual a um atraso de um ciclo de clock. A arquitetura final deste bloco VHDL com seus sub-blocos mostrada na Figura 35.

Figura 35: Estrutura dos sub-blocos em VHDL. importante ressaltar que, para no ser dependente do compilador de VHDL, foi decidido de utilizar somente os blocos criados. Portanto as adies so feitas pelo sub-bloco adicionador. Como o adicionador adiciona somente de dois em dois valores, uma grande quantidade de somadores necessria na etapa final. Uma grande ateno deve ser feita pelos efeitos indesejveis de vrios adicionadores em cascata, sendo o pior deles o atraso do sinal e como consequncia uma perda de sincronia. Para evitar problemas, deve-se resincronizar o sinal de entrada com relao ao clock a cada entrada e sada de cada bloco criado em VHDL.

40

5.2.2 Interpolador Este o estgio em que a frequncia de amostragem do sinal passa a um valor 8 vezes maior. Com o objetivo de simular seu funcionamento, um modelo Matlab foi criado, conforme a estrutura mostrada na Figura 36.

Figura 36: Esquema do interpolador em Matlab.

Este bloco foi o nico bloco que no foi criado em linguagem VHDL. Pelo fato de ser mais fcil a sua implementao como blocos lgicos, sua criao foi feita atravs do programa Quartus II em formato block schematic file (.bsf). Para criar o clock com duty cycle de 6.25%, uma lgica foi desenvolvida de acordo com a Figura 37.

Figura 37: Esquema lgico do clock com duty cycle de 6.25%.

O clock de 48kHz, passando pelo flip-flop FF1 acaba sendo atrasado de meio perodo de clock de 384kHz. Em seguida o sinal resultante invertido e em seguida passa pelo operador AND com o 48kHz sem defasagem. Assim, o sinal de sada fica 41

com um pulso de meio perodo de 384kHz a cada perodo de 48kHz e em fase com o sinal de 48kHz original. Para criar a parte principal deste bloco, alguns sub-blocos foram usados da biblioteca do programa, outros foram criados ou adaptados. So eles subtratores, adicionadores, multiplexadores e flip-flops. A arquitetura final deste bloco mostrada na Figura 38.

Figura 38: Esquema do interpolador em Quartus II.

5.3 DECIMAO Etapa em que a frequncia de amostragem do sinal de sada diminui em 8 vezes com relao ao do sinal de entrada. Para simular o comportamento do esquema terico, foi criado um bloco em Matlab conforme a Figura 39.

Figura 39: Modelo Matlab do decimador CIC.

42

Para realizar este modelo em VHDL, foi necessria a utilizao dos outros blocos j utilizados no FIR, que so os adicionadores e os flip-flops. A criao de sub-blocos tambm necessria neste caso. Dois tipos foram criados, de nome integrador e comb. O integrador um elemento bsico situado na entrada do decimador CIC. Seu esquema Matlab e o equivalente em VHDL so representados nas Figuras 40 e 41, respectivamente.

Figura 40: Integrador em Matlab.

Figura 41: Integrador em VHDL.

Outro elemento bsico para criao deste bloco chamado de comb. Fica situado logo depois do estgio de decimao. Seu esquema Matlab e VHDL representado nas Figuras 42 e 43, respectivamente.

Figura 42: comb em Matlab.

43

Figura 43: comb em VHDL.

O responsvel pelo estgio de decimao um sub-bloco chamado de decim8. Tem o objetivo de reter uma amostra de cada oito que aparecem na sua entrada. Os sinais de entrada deste bloco so o sinal 32 bits e frequncia de 3.072MHz saindo do ltimo integrador e o clock de 3.072MHz. Tem como sada o sinal em 384kHz e um clock gerado pelo resultado desta seleo que se situa em fase com o sinal de sada de 384kHz. Para reproduzir este efeito, o sub-bloco constitudo por um processo, regido pelo clock da frequncia de entrada (3.072MHz). Um contador que acionado a cada borda de subida deste clock conta at oito, liberando em sua sada somente o sinal quando o contador igual a 1. Tambm gera o clock de sada, que tem valor positivo quando o contador vai de 1 a quatro e valor zero de 5 a 8. Este clock tem o nome de smallclk e ser utilizado para o sinal de 384kHz no estgio final do filtro CIC (comb). A adaptao do nvel do sinal, que em Matlab feito atravs de um ganho, em VHDL feito atravs de um shift lgico. Deslocam-se os bits para a direita em 15 casas, dividindo-se por 215 e, dessa forma, a atenuao desejada atendida. Finalmente, depois de apresentado cada sub-bloco e suas funes, um esquema do cdigo final disponvel na Figura 44.

44

Figura 44: Esquema completo do decimador CIC em FPGA.

5.4 MASH Etapa onde o sinal tem o seu rudo modelado para altas frequncias (Noise Shaping). Este bloco contm como entradas o sinal em 32 bits e amostrado em 384kHz vindo do interpolador e o clock de amostragem deste sinal. Tem como sada um sinal de 6 bits com frequncia de amostragem de 384kHz. O modelo foi criado em Matlab para analisar sua resposta em simulao, ele se encontra na Figura 45.

Figura 45: Modelo Matlab do MASH.

Para criar este bloco, os sub-blocos criados anteriormente so reutilizados. So eles os adicionadores e flip-flops. O modelo equivalente criado em VHDL representado na Figura 46.

45

Figura 46: Modelo do MASH em VHDL.

Todo o clculo interno feito em 32 bits. O erro da malha criado pelo bloco que utiliza os bits 23 a 18. Para ser compatvel com o resto do modelo, adicionam-se zeros esquerda at o bit zero e bits de sinal direita at o bit 31, podendo -se dizer que houve um arredondamento do valor anterior e gerando o erro de malha. O erro de malha representado pela linha pontilhada na figura e para que este fique compatvel com o resto do sinal, adicionam-se bits de sinal direita e bits at que o sinal seja de 32 bits. importante ressaltar que durante este projeto, todo sinal que descrito em 32 bits tem uma vrgula fixa no bit 23, ou seja, os bits de 22 a zero tm valores inferiores FS. 5.5 DPWM o bloco onde o sinal passa a ser de certa forma, analgico. relativamente estranha esta afirmao, pois consiste em dizer que temos um sinal analgico criado pelo FPGA, mas a etapa final do tratamento do sinal antes da ponte de potncia. Um modelo Matlab foi criado para analisar o seu resultado em simulao e se encontra representado na Figura 47. 46

Figura 47: Modelo do DPWM em Matlab.

A passagem deste modelo Matlab para um modelo VHDL deve ser delicada. Um erro nesta fase pode trazer consequncias como um nvel contnuo de sinal (DC level) e pode aumentar ainda mais a quantidade de harmnicos na sada, caso a comparao no seja simtrica. Portanto, uma forte ateno deve ser dada a criao do sinal de referncia. O sinal de dente de serra que serve como sinal de referncia criado por um sub-bloco, que se chama saw. Este sub-bloco tem como entrada o sinal um clock que serve a cadenciar as amostras na sada (38.4MHz). Constitui-se basicamente de uma tabela e um contador a 38.4MHz. Conta-se o endereo de cada coluna na tabela, e os valores correspondentes a estas colunas so direcionados sada. Os valores binrios alocados nesta tabela formam um triangulo que vai de -49 a 49 espaados de dois em dois, isso quer dizer que os valores so -49, -47, -45 e assim por diante. importante ressaltar que a razo entre a frequncia de amostragem do sinal que vai ser transformado e a frequncia do clock do gerador da referncia igual ao valor da quantidade de amostras de referncia em cada ciclo, isso quer dizer que somente a rampa tem 50 amostras e o perodo do dente de serra tem 100 (38.4MHz/384kHz). Uma representao do sinal de referncia gerado apresentada na Figura 48.

47

Figura 48: Sinal de referncia gerado pelo sub-bloco saw.

O bloco DPWM em si consiste em comparaes com a referncia. Para realizar estas comparaes, um esquema equivalente deste processo mostrado na Figura 49.

Figura 49: Esquema equivalente do DPWM em VHDL.

Como a gerao do sinal de referncia e do sinal de entrada realizada a cada borda de subida do clock, o estgio de comparao deve ser feito a cada borda de descida. Faz-se dessa forma para evitar um problema de atraso de propagao dos sinais e de variao dos bits at sua estabilizao. A multiplicao do sinal de entrada por dois uma estratgia de comparao, como todo sinal multiplicado por 48

dois foradamente um nmero par, comparando-se com a referncia que foradamente mpar, nunca haver o caso em que os nmeros so iguais e, portanto, no necessrio se preocupar com este caso, que pode trazer uma assimetria entre as duas sadas do DPWM, gerando harmnicas e erros DC.

49

6 RESULTADOS Esta parte do trabalho consiste em apresentar os resultados obtidos pelos modelos, sendo tanto os resultados em simulao dos blocos Matlab quanto os medidos fisicamente no FPGA. 6.1 INTERPOLAO A figura 50 mostra a resposta em frequncia em banda udio do bloco interpolador simulado em Matlab. E a figura 51 a respectiva medio em uma sada digital 24 bits do FPGA, obtida atravs da funo de varredura de frequncia do instrumento UPV.

Figura 50: Resposta frequencial do interpolador em Matlab.

50

Figura 51: Resposta frequencial em banda udio do FPGA medida pelo UPV.

A resposta Matlab valida o correto funcionamento deste bloco, ocorrendo oscilao em banda menor que 0.5dB. Em seguida, uma comparao entre o resultado da simulao da figura 49 e o comportamento medido pelo FPGA na figura 50 feita, ressaltando que sua resposta em FPGA similar que o modelo realizado em simulao, sendo at melhor que o esperado. Com isso, a implementao deste bloco considerada um sucesso. 6.2 DECIMADOR E MASH Para simular o comportamento do decimador, foi conectado um sinal sinusoidal de 1kHz e -6dBFS no bloco MASH e em seguida o sinal resultante ligado ao decimador. Assim pode-se verificar e validar os dois blocos caso a resposta obtida equivalente esperada pelos dois blocos. A Figura 52 representa a transformada de Fourier feita no sinal resultante da simulao Matlab e a Figura 53 51

representa a anlise em frequncia da sada digital de 24 bits do FPGA analisada pelo UPV.

Figura 52: Anlise em frequncia da sada do decimador em Matlab.

Figura 53: Anlise em frequncia em sada do FPGA feita pelo UPV.

52

Nota-se que a sada do decimador de acordo com o esperado terico, a resposta Matlab tem um tom de amplitude de -6dBFS sem outros tons significativos, validando a aplicao do decimador, nota-se tambm o nvel de rudo que empurrado para altas frequncias, o que valida o MASH. A resposta em sada do FPGA est de acordo com o simulado pelo Matlab, o que confirma o bom funcionamento do modelo real. 6.3 AMPLIFICADOR EM MALHA ABERTA Para testar o comportamento do amplificador, toms senoidais de nveis diferentes ser colocado como entrada. Os valores de amplitude so -6dBFS,26dBFS, -66dBFS. Fisicamente, depois do FPGA existe um componente chamado level shifter que tem como funo regular a tenso de sada. Ele esta regulado para ter sinais de sada de 1.42 -1.42 volts. Teoricamente o ganho do amplificador a multiplicao dos ganhos dos vrios estgios, resultando no seguinte calculo: = . = 64 2 1.42 = 1.8176 100

Uma tabela criada para auxiliar a validao do correto funcionamento do amplificador. esquerda o valor de amplitude da sinusoidal de entrada e a direita o valor terico esperado de sada em RMS.

Amplitude de entrada (dBFS) -6 -26 -66

Amplitude terica na sada (dBV RMS) -3.82033 -23.8203 -63.8203

Os mesmos valores foram aplicados ao modelo em Matlab. As Figuras 54, 55 e 56 representam a anlise frequencial do sinal de sada para as amplitudes -6, -26 e -66 respectivamente.

53

Figura 54: Resposta em frequncia de sada para uma amplitude de -6dBFS.

Figura 55: Resposta em frequncia de sada para uma amplitude de -26dBFS.

54

Figura 56: Resposta em frequncia de sada para uma amplitude de -66dBFS.

Observa-se que os valores de amplitude resultantes da simulao Matlab so idnticos a aqueles encontrados na tabela terica. Pode-se notar a influncia do MASH, empurrando o rudo para altas frequncias. Tambm se percebe a repetio do espectro a cada 384kHz; enfim todas as caractersticas esperadas teoricamente. Pode-se notar tambm o aparecimento de uma harmnica a 3kHz, que j era prevista pela parte terica do DPWM. O mesmo teste foi feito para o prottipo FPGA e medido pelo UPV, com o proposito de analisar o sinal em banda udio, resultando nas figuras 57, 58 e 59.

55

Figura 57: Resposta em frequncia em FPGA para sinal de entrada de -6dBFS.

Figura 58: Resposta em frequncia em FPGA para sinal de entrada de -26dBFS.

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Figura 59: Resposta em frequncia em FPGA para sinal de entrada de -66dBFS.

Os outros harmnicos vistos pelo UPV so ligados s no linearidades dos capacitores do filtro passa-baixa colocado para a medio no UPV e tambm as no linearidades do level shifter. Para provar esta afirmao, faz-se os mesmos canais DPWM sarem em formato digital e em seguida uma analise digital feita. O resultado para uma amplitude de -6dBFS de entrada representada na figura 60.

Figura 60: Anlise em frequncia dos canais DPWM em formato digital.

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A tabela abaixo foi criada com o objetivo de analisar o desempenho do amplificador em banda audvel. Ela composta do valor RMS de sada, analise da taxa de distoro harmnica (THD) e nvel de rudo (noise level) para cada caso.

Tom senoidal (amplitude em dBFS) -6dBFS Output RMS THD Noise -3.93dBV -78.2dB -100.7dBV -26dBFS -23.93dBV -85dB -99.5dBV -66dBFS -63.9dBV -44dB -99.5dBV

Nota-se que a taxa de harmnicos aumenta de acordo com o aumento de amplitude do sinal de entrada. Resta, a saber, at qual amplitude pode -se ter na entrada e ainda ter valores aceitveis de THD na sada. Com a ajuda do UPV, traa se um grfico de amplitude versus THD conforme a figura 61.

Figura 61: Grfico de amplitude versus THD do amplificador.

Conclui-se que o amplificador tem acentuado crescimento de THD quando a amplitude de entrada do sinal maior que -4dBFS. Para garantir o bom funcionamento, considera-se que a amplitude mxima do sinal de -6dBFS na 58

entrada. Para se analisar a linearidade do ganho, tem-se a Figura 62 que representa a amplitude do sinal de entrada versus a amplitude do sinal de sada.

Figura 62: Amplitude de entrada versus amplitude de sada medida pelo UPV.

Como o objetivo deste amplificador de ser aplicado em equipamentos embarcados, principalmente telefones celulares, deve-se fazer uma anlise da possvel emisso de interferncia eletromagntica - EMI. Para tal, um osciloscpio faz a FFT do sinal de sada e observam-se as amplitudes em alta frequncia. Faz-se a mesma anlise com um filtro EMI na sada, que consiste em uma ferrite em srie para avaliar os efeitos da filtragem. As Figuras 63, 64 e 65 so resultados desta anlise em -6dBFS, -26dBFS e -66dBFS, respectivamente.

59

Figura 63: Anlise EMI do sinal em -6dBFS, em azul filtrado e em vermelho o original.

Figura 63: Anlise EMI do sinal em -26dBFS, em azul filtrado e em vermelho o original.

60

Figura 64: Anlise EMI do sinal em -66dBFS, em azul filtrado e em vermelho o original.

notvel que, quanto maior a amplitude do sinal de entrada, maior a interferncia EMI, principalmente pelos altos picos da repetio do sinal. O efeito da filtragem interessante, pois atenua significantemente o sinal a partir de 10MHz, mas no tem efeito sobre os primeiros picos mais importantes, que esto prximos da frequncia de 1MHz.

61

7 CONCLUSO Cada bloco necessrio para este projeto foi elaborado teoricamente, seguido pelo modelo Matlab que depois de simulado e validado foi aplicado em VHDL e implementado em FPGA, sendo testado e validado de acordo com a sua resposta sendo equivalente ao esperado. O objetivo inicial deste trabalho era a criao de um amplificador realimentado, porem, uma pr-anlise da malha prev um atraso no negligencivel e, por causa disso, estima-se que um controlador deve ser criado atravs da teoria de controle por modelo interno IMC. Para desenvolver tal circuito, deve se modelar com certa preciso cada bloco da malha. Como alguns blocos ainda no esto prontos, o controlador no pode ser desenvolvido. Os resultados em malha aberta alcanados por este amplificador atingem as especificaes do projeto, em termos de nvel de rudo e THD. As especificaes de rejeio no foram testadas, pois este o objetivo da malha fechada. Atualmente, este classe D digital est em fase de anlise e testes, tendo resultados interessantes para uma futura aplicao em ASIC e tambm j comparado a outros amplificadores digitais j desenvolvidos pelos outros centros da ST-Ericsson.

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REFERNCIAS [1] J. C. CANDY. Decimation for Sigma Delta Modulation. IEEE Transactions on Communications. Vol. COM-34:72-76. 01/1986. [2] E. B. HOGENAUER. An Economical Class of Digital Filters of Decimation and Interpolation. IEEE Transactions on Acoustics, Speech and Signal Processing . Vol. ASSP-29 (N 2):155-162. 04/1981. [3] U. MEYER-BAESE Digital Signal Processing with Field Programmable Gate Arrays ISBN 3-540-41341-3, Springer-Verlag, Berlin 2001. [4] R. CELLIER, G. Pillonnet, A. Nagari, N; Abouchi, An Review of fully digital audio class D amplifiers topologies, IEEE Circuits and Systems and TAISA Conference, 2009. 10.1109/NEWCAS.2009.5290459 08/2009.

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