Sétima Edigaéo Ronald J. Tocci Monroe Community College Neal S. Widmer Purdue University SISTEMAS DIGITAIS Principios e Aplicagdes ‘Tradugao: José Franco Machado do Amaral Mes 7 em Engenharia Elétrica/PU i RU Professor Agregado do I Pontificia Universidade Catélica do Rio de Janeira/PUC-RI Jorge Luts Machado do Amaral ca/COPPE-UFRI Professor Assist Departamento igenharia Eletrénica e ny Telecomunicagdes da Universidade do Estado do Rio de Janeiro Prats ssafstonte do Departament de Eltrniea da cols Naval eN Oc EDITORATranslation copyright © 1998 by Prentice Hal, Inc Digival Systems: principles and applications. Copyright © 1998 AIL Rights Reserved, Published by arrangement with the original publisher, Prentice-Hall In., a Simon & Schuster company Capa: Brian Deep Direitos exclusivos para lingua portuguesa Copyright © 2000 by LTC— Livros Téenicos e Cientificos Editora S.A. Travessa do Ouvidor, Rio de Janeiro, RI — CEP 2040-040 Teleione: 21-21-9621 Fax: 21 02 Reservados todos os direitos, proibida a duplicagao u reprodugio deste volume, no todo ou em parte, sob quaisquer formas ou por quaisquer micios (eletrOnieo, mecdnico, gravagio,fotoedpia ou outeos) sem permissio expressa da Editors,Para vocé, Cap, por me amar por tanto tempo, e pelas mil e uma maneiras com que vocé ilumina a vida de todos que a conhecem. — RJT Para minha esposa, Kris, ¢ nossos filhos, John, Brad, Blake, Matt e Katie: porque cederam seus direitos sobre 0 meu lempo e a minha atencéo para que a revisdo deste trabalho pudesse ser feita. — NSWPrefacio Este livro é um estuelo bastante abrangente dos prineipios ¢ Gcnicas utilizados nos modemos sistemas digitais. Ele deve ser usado em cursos de Engenharia ¢ de Ciencia da Com- putacio. Embora algum conhecimento basico de eletrOnica ajudle, a maior parte deste material nao exige conhecimen- 10 previo de eletrOnica. As partes do texto que utilizam cconceitos de eletrOnica podem ser omiticlas sem que a com- preensiio dos principios Iigicos seja afetada, Melhorias Gerais A sétima digo contém diversas melhorias em relagio a >xlo o material foi revisado e atualizado quan- do necessirio. Algumas partes do texto foram reescritas para que ficassem mais claras € completas. Varios novos exer plos, novas questdes de revisto € problemas foram adicio- nados, tanto para reforgar as partes novas que foram, introduzidas quanto para proporcionar um melhor suporte as partes que foram mantis aedi TECNOLOGIA DE CIRCUITOS INTEGRADOS Esta nova edigao continua a pritica, iniciada na ultima edicio, de dar maior énfase 2 tecnologia CMOS como a principal tecnolo- xia a ser usada em aplicacdes que utilizem CIs com baixa © media escalas de integracio. Isto foi feito, e ainda assim. mantivemos uma cobertura bastante extensa da logica TTL REMISAO DO CAPITULO Para auxiliar os estudantes a ver o que foi visto em cada capitulo, adicionamos um resu: mo e uma lista de terms importantes ao final de cada um. PROBLEMAS As questoes e problemas no final de cada capitulo so agora classificados de acordo com 9 tipo. Os problemas que precisam que o estudante utilize © material hiisico visto no capitulo no recebem designacao especial Alem destes problemas hasicos, existem quatro outros tipos que Sto classificados da seguinte maneira: mC (do inglés, Challenging) problema desifiador, Proble- mas que necessitam de um maior grau de raciocinio € esforco do que os problemas baisicos. Geralmente, eles exigem que o estucante combine o que foi aprendico anteriormente com 0 que esta sendlo estudaclo no cap tulo. D (do inglés, Design) problema de projeto ou modifica cio de circuito. Problemas que envolvem ou © projeto Ge um cireuito lGgieo para uma aplicacio particular nko apresentada no capitulo ou a modificagdo de um circui- {0 visto no capitulo para que ele funcione de mode dife- rente, WN (dio ingles, New) novo conceito ou técnica nao abor- dada no texto, @ To ingles, Troubleshooting) problema dle depuracio, Problemas que exigem que 0s estudantes utilizem 0 ra- ciocinio analitico necessitrio ao proceso de pesquisa de falhas (depuracao) Um nimero de novas aplicagoes reais foi distribuido nesta edigao para motivar aqueles estudantes que vivem pergun- tando “Por que precisamos saber isto?” Um exemplo destas novas aplicacdes € o seqtienciador que controla a mistura de dois liquids e depois cozinha esta mistura. O diagrama desta aplicacao (Fig. 9-28) esti reproduzido na Fig. P-1. Um ‘outro exemplo de uma aplicacio real que foi acrescentado «esta edigao foi o detector de congestionamento de papel em uma maquina copiadora (Fig. 4-10), reproduzido aqui na Fig. P-2, Algumas outras aplicacdes sio © monitor de tensio da bateria de uma espaconave, 0 controle de um motor de passo, um termOmetro digital, um termostato ci gital, um gerador de funcoes baseadas em ROM € 0 contro- le microprocessado de um microondas. Mudangas Especificas: As principais mudangas na cobertura dos assuntos slo as seguintes: Cap. 4 Mais sobre PLDs, especialmente usados para implementar circuitos légicos que foram previamente implementados usando Cis comuns. Mais aplicagdes Cap. § Foi adicionado o gerador de clock a cristal 1 Cap. 6 Foi retiraco © material sobre circuitos multiple dores ¢ adicionado material sobre circuitos integrados de ULA. Também foi aclicionado material sobre representa- 10 hexadecimal de ntimeros sinalizados, @ Cap. 7 Este grande capitulo foi dividido em duas partes A PARTE I (Segdes de 1 a 15) cobre de contadores assincronos até contadores com registradores de deslo- camento. A PARTE Il (Segoes 16 a 24) inclui material sobre aplicacdes, registradores e pesquisa de falhas. Também existe uma maior adesao convencio do fluxo do sinal da esquerda para « direita, Foi aumentado 0 material sobre contadores sincronos, © Cap. 8 Retirado material obsoleto do método de carga Unitiria, Foi expandido e atualizado 0 material sobreSumario CAPITULO 1 Conceitos Introdutorios 1 Representacées Numéricas 2 Sistemas Digitats ¢ Analégicos 3 Sistemas de Numeragdo Digital 3 epresentacdo de Quantidades Bindrias 7 Digitais/Circuitos Logie 10 Paralela e Serial 9 Memoria 9 -8 — Computadores Digitais 10 CAPITULO 2 Sistemas de Numeracao e Cédigos 14 1 Conversdes Bindrio-Decimal 15 Conversdes Decimal-Bindrio 15 Sistema de Numeracdo Octal 17 Sistema de Numeracdo Hexadecimal 18 Gédigo BCD 20 Relacionando as Representagies 21 0 Byte 21 Cédigos Alfanuméricos 22 Método da Paridade para Detecedo de Brros 23 2-10 Revisio 23 CAPITULO 8 Portas Légicas ¢ Algebra Booleana 3-1 Constantes ¢ Varldvels Booleanas 30 3-2 Tabelas-Verdade 31 Operagdo OR com Portas OR 32 Operagdo AND com Portas AND 34 Operagao NOT 3 Descrevendo Gircuitos LOgicos Algebricamente 37 Determinando o Valor da Saida de Circuitos Légicos 38 3-8 Iinplementando Circuitos a Partir de Expres Booleanas 39 3:9 Portas NOR e Portas NAND 40 3-10 Teoremas da Algebra Booleana 43 B11 Teoremas de DeMorgan 45 3-12. Universalidade das Portas NAND © NOR 47 3-13. Representacdes Alternativas das Portas Logicas 50 des 3-14 Que Representacdo de Porta Logica Usar 53 3-15. Simbolos Légicos do Padrao IEEB/ANS! 56 CAPITULO 4 Circuitos Légicos Combinacionais 63 1 Forma de Soma-de-Produtos 64 2 Simplificagao de Cireuitos Logicos 65 ‘3 Simplificagio Algébrica 65 4 Projetando Circuitos Logicos Combinacionals 68 5 Método do Mapa de Karnaugh 73 -6 Cireuitos Exclusive-OR e Exclusive-NOR 79 7 8 9 f { 1 r t Cireuitos Gerador e Verificador de Paridade 83 Cireuitos para Habilitar/Desabilitar 84 Caracteristicas Basicas de Cls Digitais 86 Pesquisa de Falhas em Sistemas Digitais 90 ais 91 Falhas Internas dos Cls L alas Externas 94 Es Logica Progr udo de um Caso de Pes méivel 97 julsa de Falhas 95 CAPITULO 5 Flip-Flops e Dispositivos: Correlatos 105 Latch com Portas NAND 107 Latch com Portas NOR 111 Estudo de Casos em Pesquisa de Falhas 112 Sinals de Clock ¢ Flip-Flops com Glock 113 Flip-Flop $-€ com Clock 115 Flip-Flop J-K com Clock 118 lip-Plop D com Clock 120 Latch D (Latch Transparente) 121 Entradas Assineronas 123 Simbolos IEBEYANSI 125 ‘Gonsideracdes sobre Temporizacao em Flip-Flops 127 Problemas Potenciais de Temporizacao em Circu tos com Flip-Flops 129 Flip-Flops Mestre/Bscravo 130 Flops 130. Sincronizacao de Flip-Flops 130 Detectando uma Seqiiéneia de Entrada 132 jamento e Transferéncia de Dados 132 ia Serial de Dados: Registradores de Deslocamento 134sil 519 5-20 5.21 5-22 Divisdo de Fregiiéneta ¢ Contagem 136 Aplicacdo em Microcomputador 139 Dispositivos Schmitt-Trigger 140 Multivibrador Monoestivel 141 5-23. Analise de Circuitos Seqitenclals 143 5-24. Circuitos Geradores de Clock 144 25 Depuracao de Circuttos com Flip-Flops 146 CAPITULO 6 Aritmética Digital: Operagdes ¢ Circuitos 160 Adicdo Bindrla 161 Representacao de Ntimeros com Sinal 161 Adicao no Sistema de Complemento a 2 165 Subtracdo no Sistema de Complemento a 2 166 Multiplicacéo de Nimeros Bindrios 166, Divisdo Bindria 167 Adicao BCD 167 Aritmética Hexadecimal 168. Gireultos Aritméticos 170 Somador Bindrio Paralelo 171 Projeto de um Somador Completo 172 Somador Paralelo Completo com Regi Propagacao do Carry 175 Somador Paralelo Integeado 176 Sistema de Complemento a2 177 Somador BED 180 Cireultos Integrados de ULAS 182 ‘Simbolos IEBEYANSI 185 Estudo de Caso em Pesquisa de Falhas 185 padores 174 6-19 CAPITULO 7 Contadores e Registradores 191 PARTE 1 7-1 Contadores Assineronos 192 7-2 Contadores de Médulo < 2° 194 7-3 Circuitos Integradios de Contadores Assincronos 198, 7-4 Contador Assincrono Decrescente 202 7-3 Atraso de Propagacéo em Contadores Assineronos 204 7-6 —Contadores Sineronos 205 7-7 Contadores Sincronos Decrescentes ¢ Crescentes/ Decrescentes 207 7-8 Contadores com Carga Paralela 207 7-9 0 74LS193/1C193 209 7-10 Mais sobre a Notacao de Dependéncia IEER/ANSI 214 7-11 Decodificando um Contador 215 7-12. Glitches de Decodificagao 218 713 em Caseata de Contadores BCD 219 Tt Sincronos 220 7-15. Contadores com Registradores de Deslocamento 226 PARTE II 7-16 Aplicacoes de Contadores: Freqilencimetro 230 7-17 Aplicacdes de Contadores: Rel6gio Digital 233 7-18 Circuitos Integrados de Registradores 234 7-19 Entrada Paralela/Safda Paralela — 0 74174 ¢ 0 74178 234 7-20 Entrada Serial/Saida Serial — 0 47318. 7-21 Entrada Paralela/Saida Serial — 0 741 TALS 165/T4HC165 237 Entrada Serial/Saida Paralela — 0 74164/ 741S164/74H1C164 238 Simbolos IEEE/ANSI para Registradores 240 Pesquisa de Palhas 241 7-22 7-23 Ted CAPITULO 8 Familias Légicas de Circuitos Integrados 253 Terminologia de Cls Digitais 254 AF ia Logica TTL 260 Garacteristicas da Série TTL Padrao 263 Sérles TTL Aperteicoadas 263 Fan-Oul e Carregamento par Outras Caraeter rn 271 Gonectando Satdas TTL Juntas 273 Tristate (Terceiro Estado) para TTL ECL de Cls Dighals 279 Integra Diaitais MOS 262 T 282 Cireuitos Digitas com MOSFETs 283 Caracteristicas da Légica MOS 285, Logica MOS Complementar 246 eas da Série CMOS 288 ologia de Balsa Tensdo 292 CMOS de Dreno Aberto e Tristate 294 Porta de Transmissdo CMOS (Chave Bilateral) 295 Interfaceamento de Cis 297 ‘TH, Actonando CMOS 298 CMOS Acionando TTL 299 Comparadores de Tensao 301 Pesquisa de Falhas 302 268 sticas 276 CAPITULO 9 Circuitos Légicos MSI 314 Decodificadores Decodificadores/Drivers BCD para Displays de Cristal Liquido 323 Codificadores 325 ‘Simbolos IEBE/ANSI 329 Pesquisa de Falhas 329 Multiplexadores (Seletores de Dados) 332 Aplicagdes dle Multiplexa Demulliplexadores (Distribuldores de Dados) 340 Mais sobre a Simbologia IEEE/ANSI 347 Mais Pesquisa de Falhas 347 Comparadores de Magnitude 351 Conversores de Cédign 354 Barramento de Dados 356 © Registrador Tristate 741 73/L8173/HC173 357 Operagao do Barramento de Dados 359 segmentos 321 CAPITULO 10 Interface com 0 Mundo Analégico 376, 10-1 Interface com o Mundo Analagico 377 10-2, Conversdo Digital-Analogica (D/A) 378 10-3 Circuitos Conversores D/A 383Especificacdes de Conversores D/A 387 Um Circuito Integrada de Conversor D/A 388 Aplicacdes de Gonversores D/A 389 Pesquisa de Falhas em Conversores D/A 390 Conversdo Anal6gico-Digital (VD) 391 Conversor A/D de Rampa Digital 391 10-10 Aquisicdo de Dados 394 10-11 Conversor VD de Aproximagdes Sucesst 10-12 Conversor VD Flash 401 (0-13 Outros Métodos de Conversao A/D 401 10-14 Voltimetro Digital 404 10-15 Circultos de Amostragem e Reten Hold) 406 10-16 Multiplexacéio 406 10-17 Osciloseépio de Meméria Digital 407 10-18 Processamento Digital de Sinais (DSP) 409 do (Sample-and- CAPITULO 11 Dispositivos de Memoria 418 Terminologia 419, Prineipios de Operacdo da Meméria 422 Conexdes CPU — Memérla 424 ‘Memsrias Somente de Leltura 425 4-5. Arquitetura da ROM 426 1.6 Temporizacao da ROM 428 1-7 Tipos de ROMs 429 1-8 Meméria Flash 436 19 it 1 Aplicagdes das ROMS 439 10 Dispositivos de Logica Programével (PLDs) 441 1 RAM Semicondutora 447 4-12 Arquitetura da RAM 447 11-13 RAM Estatica (SRAM) 449 11-14 RAM Dindimica (DRAM) 453 11-15 Estrutura e Operacdo da RAM Dindmica 454 11-16 Ciclos de Leitura/Escrita da RAM Dindmica 458 11-17 Refresh da RAM Dindmica 458 11-18 Tecnologia da RAM Dindmica 462 11-19 Expansao do Tamanho da Palavra e da Capacidade 463, 11-20 Funces Especiais da Meméria 468 11-21 Pesquisa de Falhas em Sistemas com RAM 470, 11-22 Teste de ROM 477 sill Sumario CAPITULO 12 Aplicacdes de um Dispositivo de Légica Programavel 487 A GAL 16V8A (Arranjo Légico Genérico) 488 Progeamando PLDs 498 Software de Desenvolvimento 499 Compllador Universal para Logica Programavel (CUPL) 499 Comentarios Finals 507 CAP{TULO 13 Introducdo ao Microprocessador € ao Microcomputador 510 13-1 0 que & um Computador Digital? 511 13-2 Como os Computadores “Pensam”? 511 13-3 Agente Secreto 89 512 13-4 Organizacdio de um Sistema Computacional Basico 513 {3-5 Blementos Bésicos de um Mierocomputador (10) 515, 13-6 Palavras 516 13-7, Instrucdes 517 13-8 Executando um Programa em Linguagem de Maquina 519 13-9 Estrutura Tipica de um Microcomputador 522 13-10 Comentarios Finals 525 Apéndice: Folhas de Caracteristicas do Fabricante de C1527 Glossario 560 Respostas de Problemas Selecionados 568 indice de Cls 580 indice 582TEOREMAS BOOLEANOS 1 2 x tex a 4 6 6 ? 8 x4Ket 8 10. M xsaaietrylezexsyer 2 3 1b, We x) ya 2) = wy 4 xy 6 we 4 14 15. 16 eaVexy "7, TABELAS-VERDADE DAS PORTAS LOGICAS ‘OR | NOR | AND |NAND]EXOR[EXNOR A Bi[a+B|A+B/A-8/A-8|Ao8| AGS rs ° tfofofifalo 1 off i }ofolila]o 1 teofifofola SIMBOLOS DAS PORTAS LOGICAS A xeASB A x=AvB B 8 Porta OR Porta NOR ae Ae x= AB x=AB ee 5 e—__| Porta AND Porta NAND EXOR EX-NORFLIP-FLOPS Latch com portas NOR ser / a senatnent ar / ——) = Fees or 4 a eee sumanae / a) Pe a eee one ede a oor O-1 \ ee Frp-Flop 8-C com clock Saag OUR Weis Scat ea {160 OLK nao tem efeito em @ Fip-lop JK com clock TET a cami Oba oot Ff as(néomuday x etna o 1 7 fo "I 114 HI Gitcomutay 1 do GLK nae tem etito em O Frip-Fop D com clock —— aie cae es ° 1 {Pe pax ape. 1 | GO LK nde tom efeto am 0 fae > -. mo a © [| Rae muda” -@ segue a entrada D : - eno cenquanto EN esta em ALTO Entradas rae [cn o 1 | 1 |] Sam sete: FF pode responder a J, Ka GLK 1 | © |) @oindependente do estado das enradas sincronas| © | 1 || O= independent do estado das entradas sinctonas © | 0 || Ambigue (hao usaso) “CLK pode estar em qualquer estadoett see eee | ee 4 —TF L.A T__CAPITULO 1 Conceitos Introdutorios ee eee SUMARIO ULF. tnt represemagaes Numéricas 1-5. Cireuitos Digitais‘Circuitos UL. 1-2. Sistemas Digitals e Anal6gicos Vieioos 1-3. Sistemas de Numeracdo Digital 1-6 Transmissao Paralela e Serial 1-4 Representagao de Quantidades tee cuenta Bindrias 1-8 Computadores Digitais2 Sistemas Digitals Prinesplos e Aplicagbes @ OBJETIVOS Ao completar este capitulo, voce deverd estar apto a Distinguir entre representagdes analégicas e digltals, @ Relacionar as vantagens ¢ desvantagens das téenicas digitais quando comparadas com as analogicas. 1 Compreender a necessidade de utiliza conversores analégico-digitals (conve conversores digital-analégicos (conve 1 Converter niimeros decimais em bindrios ¢ vice-versa. Wi [dentificar sinais digitais tipicos. @ Relacionar as diversas tecnologias de fabricacao de clrcuitos integrados. Identificar um diagrama de tempo. @ Enumerar as diferencas entre transmissao paralela e serial @ Descrever a propriedade de memoria. 1 Descrever as prineipais partes de um computador digital e compreencler sas funcoe 1 Fazer a distingao entre microcomputadores, microprocessadores e microcontroladores, @ INTRODUCAO No mundo atual, o termo digital tornou-se parte do nosso vocabulario no dia-a-dia por causa da maneira profunda pel qual os circuitos ¢ as técnicas digitais tornaram-se ampla mente utilizados em quase todas as areas de nossas vidas, como: computadores, automagao, robs, medicina, trans” portes. entretenimento, exploracao do espaco ete. Voce esta prestes a comecar uma exeitante jornada, na qual desco- brird os prineipios fundamentais, os concellos ¢ as opera ‘ces que sao comuns a todos os sistemas digitals, desde a ais simples chave liga-destiga até o mais complexo com- putador. Se este livro for bem-sucedido, voce adquirird um profundo conhecimento de como os sistemas digitais funcl- ‘onam e devera estar apto a aplicar este conhecimento na anélise ¢ manutencao de qualquer sistema digital Vamos comecar introduzindo alguns conceltos basicos que sao a parte vital da tecnologia digital; estes conceitos serao complementados mais adiante, a medida que se tor- nar necessario. Também introduziremos alguns termos, importantes para iniciarmos o estudo nesta nova drea de conhecimento, assim como acrescemtaremos, a cada capi- tulo, novos termos aqueles {4 estudados, 1-1 REPRESENTAGOES NUMERIC: . na tecnologia, nos negdcios € na verekade em ‘qualquer outro campo, estamos constantemente lidando com quantidades. Quantidades 10 medidas, monitoradas, gra- vadas, manipuladas aritmeticamente, observadas, ou de al- _gum outro modo utilizadas na maiosia dos sistemas fisicos, E importante que ao lidarmos com diver jamos capazes de representar seus ente e exato, Existem basicamente du: sentar 0 valor numérico de quantidades digital. 1 anal6gica e a Representacdes Analégicas Na representagio analégica, 0 valor de uma quantidade € proporcional ao valor de uma tensio ou corrente, ou ain da-de uma medida de movimento, Um exemplo disso € 0 Velocimetro de um automével, no qual a deflexao do pon- teiro é proporcional a velocidade do automovel. A posicio angular do ponteiro indica o valor da velocidade do auto- movel, inclusive acompanhando qualquer mudanga que ocorrer na velocidade do automével ao ser acelerado ou freado. im outro exemplo € 0 termostato utilizado para contro- Jar a temperatura de uma sakt, no qui nina bimetilica € proporcional a temperatura ambiente. A medida que a temperatura na sila se altera, « curvatura da Kamina também se altera proporcio: Ainda um outro exemplo de representacao analégica pode ser encontrado no conhecico microfone de dudio. Neste dispositivo, a tensio de saida gerada proporcional 2 amplitude das ondas sonoras que atingem © microfone. AS variagdes na tensio de saida acompanham as mesmas variacdes das ondas sonoras na entrada. Quantidades representadas na forma analégica tais como \quelas citadas anteriormente possuem uma importante cteristica: elas podem variar em um determinado in- tervalo continuo de valores. A velocidade de um automo: vel pode assumir qualquer valor no intervalo entre zero e, digamos, 160 km/h. De modo similar, « tensio de sada de um microfone pode estar em qualquer ponto de um, intervalo de zero a 10 mV (por exemplo: 1 mV, 2.3724 mV, 9,9999 mv), a curvatura de uma Representacées Digitais Na representacAo digital, :s quanticlades sio representa: das no por outras quantidades proporcionais, mas por sim- bolos chamados digitos. Por exemplo, um relégio digital, que fornece as horas do dia na forma de dligitos decimais que representam as horas, os minutos (e AS vezes segun- dos). Como sabemos, as horas do dia mudam contiauamen- te, masa leitura do relogio digital nao varia continuamente; em ver disso, ela varia em passos de um minuto (ou um segundo). Em outras palavras, esta forma de representagio digital das horas do dia varia em pasos diseretos, quando ‘comparada com at representagao fornecida por um relégio analégico, em que as mudangas no mostrador ocorrem de modo continuo, A diferenga principal entre as formas de representagio analégica e digital pode entao ser simplesmente simboliza- da da seguinte maneira: analégica digital liscreta (passo a passo)Por causa da natureza discreta da representacao digital, no existe ambigtiidade na leitura de uma quantidade represen- tada nesta forma, enquanto na representagao analogica a Jeitura é geralmente sujeita a interpre! ‘NEMPLO 1 Quais dos itens a seguir re Forma de representa- Cio digital e quais se referem a anal6gica? (a) Chave de dez posicées (b) A corrente elétrica na tomada na parede (c) A temperatura de uma sala @ Grios de areia na praia (ce) Velocimetro de automével Solugao (@) Digital (b) Analogica © Analogica G@) Digital, uma vez que o ntimero de grios pode assumie apenas um dleterminado ntimero de valores discretos Gnteiros) € nao qualquer valor possivel dentro de um intervalo continuo, (© Analogica, se 0 velocimetro for do tipo de ponteito; di gital se possuir um mostrador aumérico. Questies de Revisio* 1-2 SISTEMAS DIGITAIS E ANALOGICOS Um sistema digital & uma combinagio de dispositivos pro, jetados para lidar com informacoes logicas ou com quantida des fisicas representaclas de forma digital, isto €, estas quan- tidades s6 podem assumir valores discretos. Estes dispositi- vos sto geralmente mecinicos, magnéticos ou pneumaticos. Dentre os sistemas dlgitais mais comuns podemos citar computadores ¢ calcula- cloras digitais, equipamento de atidio € video digital ¢ 0 sis- tema telefénico — 0 maior sistema digital no mundo. Um sistema anal6gico contém dispositivos que podem manipular quantidades fisicas que so representadas de forma analogica. Em um sistema analdgico, as quantidades fisicas podem variar sobre um intervalo continuo de valo- res, Por exemplo: a amplitude do sinal de saida de um re- ceptor de ridio pode ter qualquer valor entre zero € o limi- te mxiximo, Outros sistemas anal6gicos bastante comuns si os amplificadores de aidio, equipamento de gravacao reprodugio de fita magnética, € um simples interruptor do tipo dimmer. cletrénicos, mas também podem ser es espa ds quests de eGo pen er encom no fi deca epi, Coneeitos Introdutérlos 38 Vantagens das Técnicas Digitais Uma crescente maioria das aplicag como em muitas outras areas, utiliza técnicas digitais para realizar operacdes anteriormente realizadas através de mé todos analégicos. As principais rizdes da mudanga para téc~ nicas digitais sto: s na eletrOnica, bem 1. Sistemas digitais geralmente sao mais faceis de projetar. Isto se deve ao fato de que 0s circuitos utilizados $0 cireuitos de chaveamento, em que os valores exatos de tensio ou corrente nao sio importantes, mas apenas o intervalo (ALTO ou BAIXO) no qual eles se localizam, 2. Facil armazenamento de informagao. Isto ¢ alcancado por circuitos de chaveamento especiais, capazes de cap: turar a informagio e guardi-la pelo tempo que for ne- 3. Maior exatiddo e precisa. Sistemas digitais podem ma: nipular quuintos digits de precisio forem necessiios, para o que basta adicionar um ntimero maior de cir tos de chaveamento. Em sistemas analdgicos, a preciso cesta geralmente limitada a trés ou quatro digitos, porque os valores de corrente € lensio sio diretamente depen- dentes dos valores dos componentes dos circuitos e tam: bem sao afetados por flutuacdes randémicas (ruido). 4. A operacdo do sistema pode ser programuda. E bastante simples projetar sistemas digitais cuja operagao pode ser controlada por um conjunto de instrugoes, constituinde um programa, A medida que a tecnologia avanga, a pro- gramagio de sistemas vem se tornando cada vez mais simples. Sistemas analdgicos também podem ser progra- mados, entretanto, a variedade © a complexidade das operagdes disponiveis Sio bastante limitaclas, Circuitos digitais sao menos afetados pelo ruido, Flutua- ‘GOes espiirias na tensio (ruido) nao sto Wo eriticas em sistemas digitais porque o valor exato da tensio ndo é mo importante, desde que a amplitude do ruido também 10 seit Lio grande que nos impeca de distinguir corre- tamente os niveis logicos. Um maior nimero de circuitos digitais pode ser colocado ent wn circuito inegrado. E verdade que cigcuitos ana: logicos também foram heneficiados com o grande desen- volvimento da tecnologia de fabricagao de circuitos inte- agrados, mas sua complexidade € « utilizaglo de compo- nentes economicamente invidveis de serem integrados (capacitores de alto valor, resistores de precisio, induto res, trinsformadores) tém impedido que sistemas anal6- gicos alcancem 0 mesmo nivel de integragao. Limitacées das Técnicas Digitais Realmente existe apenas uma tinica d utilizamos técnicas digitais: (© mundo real € quase totalmente analégico. [A maioria das quantidades fisicas € originalmente analog ca, ¢ elas sto freqientemente as entradas € saidas monito- las, operaclas e controladas por um sistema. Alguns exem- plos sto temperatura, pressio, posicao, velocidade, nivel de Tiquidos, vazao etc. Estamos habituados a expr ‘quantidades digitalmente, de modo que quando dizemos ‘que a temperatura € de 64° (63,8° se quisermos ser mais aantagem quandoEE aa see Poel ee Pe Pae) Ajusto do | Contador temperatura Fig. 1-1 Diagrama de blocos de um sistema de controle de temperatura que utiliza técnica dle processamento digital, possiveis gracas As conversdes analogico-digitais, precisos) estamos na verdade fazenclo uma aproxima sital de uma geandeza inerentemente analdgica Para tirar proveito das técnicas digtais quando estiver- mos lidando com entradas e saidas analogicas, trés pasos dovem ser seguidos 1. Converter as entradas anal6gicas para a forma digital 2. Processar a informagao digital 3. Converter as saiddas digitais de volta a forma analégica A Fig. 1-1 mostra um diagrama de blocos dle um tipi sistema de controle de temperatura, Como se pode ver no diagrama, a temperatura é medida por um dispositivo ana logico e 0 valor medido € entio convertido para uma re- presentacio na forma digital por um conversor analégi- co-digital (conversor A/D). Esta processada por um circuito digital, que pode incluir ou nao um computa: dor digital. A saida digital € entdo convertida de volta a for- ma analogica por um conversor digital-analégico (con- ‘versor D/A), Esta saida analogica ¢ fomecida como entra- da a um controlaclor que realiza algum tipo de agio para ajustar a temperatura. Um outro bom exemplo de conversao entre representa- «ces nas formas anal6gicas ¢ digitais é a que se verifica na gravagio de éudio. Compact disks (CDs) se sobressairam e fomaram conta da industria fonografica por oferecerem melhores meios de geavacao e reprodugao de miisica. O provesso de producto € reproducio em CD pode ser des- rito genericamente como se segue: (1) 08 sons dos instru- mentos e das vozes produzem uma tensto analégica no microfone; (2) este sinal analégico é convertide em um for- ‘mato digital, usando um proceso de conversio de anal6gi- co para digital; (3) a informagao digital € armazenada na supedicie do CD; G) durante a reproducio, 0 CD player coleta a informacao digital da superficie do CD e a conver- te em um sinal anal6gico, que é amplificado € enviado aos alto-falantes de onde pode ser captado pelo ouvido. A necessidade de conversao entre formas analégicas ¢ dligitais pode ser considerada uma desvantagem por causa «lo seu custo e complesidiace adicionais. Um outro fator que geralmente € importante € 0 tempo extra necessério para realizar estas converses. Em muitas aplicagdes, esses fato- res sto compensados pelas numerosas vantagens de usar- mos técnicas digitais, em razao das quais a conversao entre qquantidades digitais € analdgicas tomou-se algo bastante comum na tecnologia atu Existem sinuagbes,entretanto, em que a utilizagto de tée- nicas analgicas € mais simples ¢ econémica, Por exemplo avamplificacio de sinais é mais faclmente realizada com o auilio de circuitos anal6gicos E comum observar as técnicas analéicas ¢ digits se- rem tlizadas em um mesmo sistema de modo a se tirar proveito das vantagens de cada um: 5. Nesses sistemas hibrios, uma das mais importantes etapas co pro- jeto € determinar em que partes devem ser empregadas 2s técnicas analdgicas aquelas em que devem ser utlizadas teenicas digiais as técni 0 Futuro £ Digital E bastante seguro prever que a maioria dos futuros avangos fem muitas (senao em todas) areas da tecnologia seri reali zada no dominio digital. O ritmo acelerado desses avangos pode inclusive exceder 0 crescimento fenomenal que tem sido verificado nos tltimos anos — um periodo em que vimos: 35% das familias americanas e 50% dos jovens na faixa dos 13 aos 19 anos com computadores p casa; aproximadamente 30 milhoes de pessoas na Internet 90 de todos os computadores pessoais vendidos em 1995 possuiam modems ¢ unidades de CD-ROM: auromoveis com 50 microprocessadores: microprocessaclores presentes nas coisas mais comuns, desde torradeiras, termostatos e car- toes de cumprimentos até secretarias eletrénicas, videocas- setes e miquinas de lavar.E 6 futuro nos promete ainda mais. No inicio do século vinte e um, suas abotoaduis ov seus brincos poderto se comunicar com outros, através de satel tes, € terdo mais poder computacional do que 0 computador {que voce possui hoje em casi ou no escrito, Telefones serio capazes de receber, ordenar ¢ talvez até responder chama. ddas, como um secretiria bem-treinada. Na escola, crian serio capazes de colher idgias e informacdes ¢ entrar em Contato com outras criangas de todo o mundo. Quando voce assist televisto por uma hora, o que estant vendo foi trans- mitido para sua casi em menos de um segundo e armazena- cdo na memoria do computador presente na sua TV, para see visto de acordo com a sua conveniéncia, Ler sobre um luger 8,000 km de distancia pode incluir uma experiencia senso- nial de estar ki. E isto € apenas a ponta do iceberg" “As normagoes e pe ide Ncholse Negroponte Vinge Bok, 1095 pp 5 *Em outras palavras, a tecnologia digital vai continuar a invadir rapidamente 0 cotidiano de nossas vidas, bem como vai alcangar novas fronteiras que talvez.nao tenhamos nem sequer imaginado. Tudo o que podemos fazer é aprender (© maximo possivel sobre esta tecnologia, agiientar firme aproveitar & viagem, Questies de Revisio 1. Quais sto as vantagens das técnicas digitais sobre as analogicas? 2. Qual €a maior limitagdo que existe para se usar técni- cas digits? 1-3 SISTEMAS DE NUMERAGAO DIGITAL ‘Muitos sistemas de numeracdo slo usados na tecnologia di- gital. Os mais comuns sto 6 decimal, 0 bindrio, o octal & 0 hexadecimal, O sistema decimal é naturalmente o sistema mais familiar para todos, uma vez que ele € uma ferrame! 1a que utilizamos todos os dias. Examinar algumas de su: caracteristicas nos ajudara a obter uma melhor compreet sao dos outros sistemas. Sistema Decimal © sistema decimal é composto dle 10 algarismos ou sim- bolos. Estes 10 simbolos si 0, 1, 2,3, 4,5,6,7, 8€ 9. Uti lizando estes simbolos como digitos de um ntimero, pode- mos expressar qualquer quantidade. © sistema decimal & também chamado de sistema de base 10 porque possui 10 digitos e evoluiu naturalmente do fato de que as pessoas tém 10 dedos. De fato, a palavra “digito” & derivada da lavra latina usida para denominar “edo”. O sistema decimal é um sistema de valor posicional, isto é, um sistema no qual o valor do digito depende de sua posicdo. Por exemplo: considere o ntimero decimal 453. Sabemos que © digito 4, na verdade, representa 4 cente- nas, 0 5 representa 5 dezenas e o 3 representa 3 unida- des, Em essencia, 0 4 possui o maior peso dos 185 digitos: a ele nos referimos como digito mais significativo (MSD — Most Significant Digit. © 3 possui © menor peso e & chamado de digito menos significative (LSD — Least Significant Digit Considere um outro exemplo, 27,35. Este ntimero é na verdade igual a 2 dezenas mais 7 unidades mais 3 décimos inais 5 centésimos, ou 2X 10 + 7X 1+ 3X01 +5X 0,01. A virgula decimal ¢ usida para separar a parte inteira dla pane fracionaria do nimero. De modo mais rigoroso, as varias posigdes relativas & vigula clecimal possuem pesos que podem ser expressos, «em poténcias de 10. Isto pode ser visto na Fig, 1-2, onde 0 niimtero 2745,214 esti representado. A virgula decimal se- para as poténcias positivas de 10 daquelas que s20 negati vas. © nlimero 2745,214 6 entio igual a (2 10) #7 x 10") + GX 10 +6 X10) +2 10 +X 10) +4 x 10) Conceitos Introdutérios 5 Em geral, qualquer numero é simplesmente a soma dos pro- dutos de cada valor do digito pelo seu peso devido 2 sua posigao, ‘Valores poscionas ‘ros [e LBt 1 10? 101 109 2 2 F et ey @V PEEL t d t so yigua 4.80 Fig. 1-2 Valores posicionais do sistema de numerago decimal si0 poténcias de 10, Contagem Decimal Quando fazemos uma contagem no sistema decimal, come- amos com 0 na posigio das unidades e vamos tomando cada simbolo em progressao até atingirmos 9. Quando isto acon: tece, adicionamos 1 posicao de maior peso e mais proxima € comecamos de novo com 0 0, na primeira posicao (veja a Fig, 13), Este processo continua até que a contagem de 99 seja alcancada. Neste momento, adicionamos 1 a terceira posig2o € comecamos de novo com 0 nas duas primeiras posi¢des. Este provedimento pode ser seguido continuamente, qualquer que seja 0 nlimero que desejemos contar. E importante notar que, na contagem decimal, a posigio correspondent ais unidades (LSD) troca de valor a cada passo da contagem; a posicio correspondlente as dezenas mucla a cada 10 passos da contagem, a posicio correspon- dente as centenas muda a cad 100 passos da contagem € assim por dante ‘Outra caracteristica do sistema decimal é que, se utilizar mos dois digitos, podemos contar até 10° = 100 ntimeros diferentes (0 a 99);* utilizando 3 digitos, podemos contar 20 103 21 22 23 24 25 26 2 28 20 30 Hl 199 i 200 99 100 401 102 ° 1 2 3 4 5 6 7 8 9 10 "1 2 13 14 1 16 7 18 19 1000 Fig. 1.3 Contagem decimal Heme € ctl como um ae,6 Sistemas Dittals Prineios ¢ Apicagdes até 1000 ntimeros (0 a 999), © assim sucessivamente, De modo geral, com Ndigitos, podemos contar até 10° nuimeros dlistintos, comecando do zero ¢ incluindo-o na contagem. O maior ntimero possivel seri sempre igual a 10" — 1 Sistema Binario Infelizmente, 0 sistema decimal no se presta para ser im- plementado satisfatoriamente em sistemas digitais, Por exern- plo: € bastante dificil projetar um equipamento eletronico que possa trabalhar com 10 niveis diferentes de tensao (um para cada algarismo decimal, do 0 a0 9). Por outro lado, & muito ficil implementar circuitos eletrOnicos simples e pre- cisos que operem somente com dois niveis de tensio. Por todo sistema digital usa o sistema de nu- 2) como sistema de numeragao be \cOes, embora outros sistemas de nume- co pata suas oper ragao, as ve7es, sejam usados em conjungao com o sistema binirio, No sistema binario existem apenas dois simbolos ou valores possiveis para os digitos, 0 ¢ 1. Ainda assim, este sistema de base 2 pode ser usado para representar qualquer valor que possa ser representado no sistema decimal ou em qualquer outro sistema, Enteetanto, de um modo geral, ele utilizard um nimero maior de digitos bindrios para expres. sar um dado valor. Todas as alirmagdes feitas anteriormente em rekigho a0 sistema decimal s40 aplicaveis do mesmo modo ao sistema binirio. O sistema bindrio também é um sistema de valor Posicional, onde cada digito binatio possui seu proprio valor ou peso expresso como uma poréncia dle dois, Isto ¢ ilu trado na Fig. 1-4. Na figura, as posigdes A esquuerda da evrgula bindria (con- trapartida da virgula decimal) representa as poténci positivas de 2, € as posicdes a direita representam as po- (éncias negativas de 2. numero 1011,101 € mostrado na figura. Para encontrar 0 seu equivalente no sistema dei mul, simplesmente fazemos a soma dos produtos de cada digito (0 ou 1) pelo seu respectivo peso, 1011101, = 29 + (OX 2+ 1X 2 + x 2) +X 2°) + 0X 27) + 1X 2°) +OF2D41405+040,125 = 11,625, Observe que na operaco anterior os indices (2 ¢ 10) sto usados para indicar a base na qual © ntimero. estd expresso, Esta convencio é usada para evi Valores postacnass Le awa eh vate, ob el t it Virgua bed boners Fig. 1-4 Valores posicionais do sistema de poténclas de 2, sempre qui de um sistema de numer: do empregado, No sistema binério, o termo digito bindrio é geralmente abreviado para bit (binary digit, que usasemos daqui por diante. Assim, para o ntimero mostrado na Fig, 1-4 existem, quatro digitos a esquerda da virgula bindria, representando, a parte inteira do nlimero, ¢ tres bits 2 direita, representan- do a parte fracionaria, O bit mais significativo (MSB — Most Significant Bid) & 0 bit mais & esquerda (© de maior peso). © bit menos significative (LSB — Least Significant Bid é 0 bit mais a direita (o de menor peso). Estes bits esto indica dos na Fig. 1-4 do estiver sen. Contagem Binaria Quando lidamos com nimeros bindrios, geralmente iremos nos restringira um ntimero especifico de bits. Esta restricio € baseada no conjunto de circuitos que esti sendo usado para representar estes nuimeros binsirios. Vamos usar mtime- ros de 4 bits para ilustrar o método para a contagem em. bindrio. A seqiiéncia (mostrada na Fig. 1-5) comeca com todos os bits em 0; € a chamada contagem zero. Para cada conta- gem sucessiva, a posi¢ao referente as unidades (2") comu- ta, isto €, ela troca 0 seu valor bindrio pelo outro. Ca ‘que o bit das unidades trocar de 1 para 0, a posigao de peso dois (25 vai comutar (trocar de estado). Cacka vez que © bit da posigio de peso dois mudar de 1 part 0, © bit da posi: ‘cho de peso quatro (2 vai comutar (muclar de estado). Do mesmo modo, cada vez que o bit da posicao de peso qua- two mudar de 1 para 0, 0 bit da posigio de peso oito (2°) comuta (muda de estado). Este processo continuaria para os bits de mais alta ordem, se o ntimero bindio tivesse mais do que quatro bits A seqiiéncia de contagem bindria tem outra importante caracteristica, como est mostrado na Fig. 1-5. O bit das unidades (LSB) muda de 0 para 1 ou de I para 0 a cada n, O segundo bit (posicao de peso dois) fica em 0 contagens e depois em 1 por duas contagens, e Decimal equivalente ee pe=i " 2 13 14 15 ° : ‘ ; : : i ; Fig. 15 Sequéncia de contagem binsviadepois em 0 por mais duas contagens © assim sucessiva- mente, O tesceito bit fica em 0 por quatro contagens e de- pois fica em 1 por quatro contagens e assim sucessivamen: te. O quarto bit (posigi0 de peso oit0) fiea em 0 por oito contagens e depois fica em 1 por oito contagens. Se dese- jissemos continuar a contagem, adicionariamos mais bits, € este padrao continuaria com grupos de 0s e Is alternanclo- se em grupos de 2*!, Por exemplo: usando © quinto bit, teriamos este alternando dezesseis 0s com dezesscis 1s € assim por diante. ‘Como vimos no sistema decimal, também € verdad para o sistema bindrio que usando N bits possamos contar até 2° con- tagens. Por exemplo: com dois bits, podemos contar at 4 contagens (00, sé 11,); com quatro bits, podemos contar até 2! = 16 contagens (0000, até 1111,), e assim por diante. A Gk tima contagem sempre tert toclos os bits iguais a 1 e sera igual 42° I no sistema decimal, Por exemplo: usando quatro bits, a tihima contagem seri 11, = 2° — 1 = 15, EXEMPLO Qual é 0 maior ntimero que pode ser representado usando ito bits? Solugao uuu. Esta foi uma breve introdugao ao sistema de numeraclo bindrio e sua relacto com o sistema decimal. Vamos des- pender muito mais tempo nestes dois sistemas e em varios outros no pr6ximo capitulo, Questies de Revisio 1. Qual ¢ 0 niimero decimal equivalente a 11010112 2. Qual é 0 proximo ntimero binario que se segue « 10111, na sequéncia de contagem? 3. Qual € 0 maior valor decimal que pode ser represen- ido usando-se 12 bits 1-4 REPRESE BINARI Em sistemas digitais, a informagao que esta sendo proces- sada geralmente se apresenta sob forma bindria, Quanti- TACAO DE QUANTIDADES WLS, Mee @ () Coneeitas Introdutérios 7 clades bindrias podem ser representadas por qualquer dis positivo que apresente apenas dois estados de operacao ou condicoes possiveis. Por exemplo: uma chave possui apenas dois estados: aberta ou fechada, Podemos arbitrar que uma chave aberta represente o digito bindrio 0, ou sim- plesmente bindrio 0, e a chave fechada represente o bind: rio 1. A partir destas indicagdes; podemos representar qual- {quer nlimero binario como esta mostrado na Fig, 1-6(@), em que os estados das varias chaves representam 10010, Um outro exemplo é mostrado na Fig. 1-6(b), em que as perfuragoes no papel sto usadas para representar ntimeros hindrios. Um furo representa © bindrio 1, ¢ a auséncia de furo representa o binario 0. Existem virios outros dispositivos que possuem apenas dois estados de operacio, ou que podem ser operados ape- nas em condlicdes extremas, Entre estes podemos citar: Kime pada elétrica (acesa ou escura), dodo (conduzindo ou nao conduzindo), relé (energizado’ ou desenergizado), transis- tor (cortado ou saturado), célula fotoelétrica Gluminada ou escura), termostato (aberto ou fechado), embreagem meca- nica (engrenada ou desengrenada) e um ponto especifico de um disco magnético (magnetizado ou desmagnetizado). Em sistemas digitais eletronicos, a informagio bindria & representada por tensoes (ou correntes) que esto presen: tes nas entradas saidas los varios circuitos. Tipicamente, 05 0 € 1 binirios so representaclos por dois niveis de ten- sito, Por exemplo: ze10 volts (0 V) poderia representa 0 bindrio 0, e +5 V poderia representar o bindrio 1. Na ver- le, devido a variagoes nos circuitos, os bi representaclos por intervalos de tensio, Isto esti mostrado na Fig. 1-7(a), onde qualquer tensio entre 0 ¢ 0,8 V repre- senta 0 binario 0 e qualquer tensio entre 2 e 5 V represent 6 binario 1. Todas as entradas € saidas normalmente esta- Fo em um destes intervalos, exceto durante transigoes de ‘um nivel para 0 outro. Agora, podemos notar uma significativa diferenca entre sistemas anal6gicos e digitais. Nos sistemas digitais, 0 valor exato da tensdo ndo € importante. Assim, para as tensdes, mostradas na Fig. 1-7(a), uma tensio de 3,6 V significa mesmo que uma tensio de 4,3 V, Em sistemas analégicos, valor exato da tensio é importante. Por exemplo, se uma tenso € proporcional a temperatura medica por um trans- dutor, 3.6 V representaria uma temperatura diferente de 4,3 V. Em outras palavras, © valor da tensdo possui informacao significativa, Esta caracteristca significa que o projeto de Gicuitos analdgicos precisos € geralmente mais dificil do que © projeto de circuitos digitais, em raza0 do modo pelo qual 0s vitlores exatos de tensGes S20 afetados por variacdes em valores de componentes, pela temperatura € pelo ruido (fu- tuagdes randémicas de tensio) Fig. 1-6 Representagio de ndmeros bindrios utilizan- do (a) chaves e (b) perfuragoes em uma fit de papel8 Sistemas Digitals Prinefpis e Aplicagoes Vorts Binario 1 i 1 1 ev ee uilizado 8 sae ° | 6 0 aia ° | ; Cote @ © Fig. 1-7 (a) Indicacao de intervalos de tensao tipicos para bindsios 0 € 1; (b)tipico diagrama de tempo de um sinal digital Sinais Digitais e Diagramas de Tempo A Fig. 1-7(b) mostra um sinal digital tipico e como este varia ‘no tempo, Isto é na verdade um grifico de tensio versustem= po (He é chamado de diagrama de tempo. A escala hori- zontal do tempo € gracuada em intervalos regulares, come- ‘cando em f,¢ depois em 4, f,€ assim por diante, Para 0 exem- plo de diagrama de tempo mostrado aqui, o sinal comeca em 0-V @ binario) em fe af permanece até Em f,, 0 sinal faz, ‘uma réipida transic&o (um salto) até atingir 4 VC. bindrio), Em ty ele volta a 0 V. Transigoes semelhantes ocorrem em f,€ ty As transigdes no diagrama de tempo sao desenhadas como linhas verticais, de modo que elas parecem ser ins- tantaneas quando na realidade nao 0 sto, Entretanto, em muitas situacdes a duragio das transigées tio pequena quando compatada com 0 intervalo de tempo decorride entre transigdes que podemos representar essas tiltima como linhas verticais no diagrama. Encontraremos mais tarde situagdes em que sera necessdrio mostrar as transigoes de modo mais exato, em uma escala de tempo expandida, Diagramas de tempo sto bastante utilizados para mostrar ‘como 08 sinais digitais variam com 0 tempo, ¢ especialmente Para mostrar a relacio entre dois ou mais sinais dlgitais no ov 4v———_ Circuito \ >) Giial ‘mesmo circuito ou sistema. Utilizando um osciloscdpio ou um, anatlisador logico para observar os sinais dligitais, podemos compati-los com o diagrama de tempo esperado. Este proce- dimento ¢ uma parte muito importante dos mécodos de teste reparo usados em sistemas digitais, 1-5 CIRCUITOS DIGITAIS/CIRCUITOS LOGICOS Circuitos digitais sa0 projetados para produzir tensoes de saida que estejam dentro dos intervalos determinados para 8 bindrios 0 € 1, como aqueles definidos na Fig. 1-7. Da mesma maneira, circuitos digitais Sio projetados para res ponder, de modo previsivel, a tensdes de entrada que est jam dentro dos intervalos definidos para 0 ¢ 1. Isto signifi que um citcuito digital responder do mesmo modo a to- clas as tensdes de entrada que estiverem dentro do inter lo permitido para 0 0; de maneira semelhante, ele nio dis- ‘inguird entre tensdes de entrada que estejam dentro do intervalo permitido para 1 Para ilustrar este fato, a Fig, 1-8 representa um tipico cir- cuito digital, com entrada y,e sada v,, Mostramos a saida Casor sv ov Caso! p——27v ov Fig. 1-8 Um circuito digital responde a um nivel binirio (0 ou 1), € nao ao valor exato da tensio de enttadacorrespondente at dois sinais de entrada diferentes, Obser- ve que ¥,€ 0 mesmo em ambos os casos, porque embora as duas formas de onda de entrada possuam diferentes va- lores de tensao, elas possuem © mesmo valor binario. Circuitos Légicos A maneira pela qual um circuito digital responde a uma en- trada & chamada de ldgica do circuito, Cada tipo de circuito digital obedece a um determinado conjunto de regras l6gi- cas, Por esta raz0, circuitos digitais também sto chamados circuitos légicos. Usaremos ambos os termos de modo intercambiivel a0 longo do texto. No Cap. 3, veremos mais, claramente o que se quer dizer por “logica” de um circuito, Estudaremos todos os tipos cle circuitos Iégicos que sio atualmente utilizados em circuitos digitais. Inicialmente, rossi atengdo estar concentrada apenas nas operagdes 16- gicas que estes circuitos realizam, isto &, estaremos interes- sados apenas na relagio entre a entrada e a saida do circui- to, Adiaremos qualquer discussio de como os circuitos I6- ‘gicos operam internamente até termos desenvolvido uma boa compreensio das suas operagdes logicas. Circuitos Integrados Digitais Quase todos 0s circuitos dligitas existentes nos sistemas digi tis mocemos Sto circuitos integrados (CIs). grande varie~ dace de Cls l6gicos disponivel torou possivel a construgao dle sistemas digitais complexos menores e mais confiiveis do ‘que aqueles construidos com circuitos logicos discretos. Existem diversas tecnologias de fabricacao utlizadas para produ Cis digitais, ¢ as mais comuns sio: TTL, CMOS, {MOS e ECL. Cada uma difere da outta no tipo de circuitos que sto utilizados para obter a operagao logica desejada Por exemplo, a tecnologia TTL Transistor-Transistor Logic) utiliza o transistor bipolar como elemento principal, enquan- toa CMOS (Complementary Metal Oxide Semiconductor sa © MOSFET do tipo enriquecimento como elemento princi- pal. Aprenderemos sobre as varias tecnologias de Cls, suas caracteristcas, suas vantagens € desvantagens apos temos, dominaclo 0s tipos bisicos de circuitos logicos Questo de Revisio 1. Verdadeiro ou falso: O valor exato da tens da € critico para um circuito digital 2. Um circuito digital pode produzir a mesma tensao de saida para diferentes valores de tensio de entrada? 3. Um circuito digital também é chamado de circuito — de entra 4, Um grifico que mostra como um ou mais sinais digi- tais variam em fungao do tempo é chamado 1-6 TRANSMISSAO PARALELA E SERIAL Uma das operacées mais comuns que ocorem em sistemas digitais € a transmissa0 da informacao de um lugar para ou- Conceitos Introdutérios 9 tro. A informagao pode ser transmitida através de uma di ia tio pequena quanto alguns centimetros, numa mesma placa dle circuito, ou tio grande quanto uma distancia de muitos quilometros quando um operador, num terminal de compu- tador, esté se comunicando com um computador em outra Cidade. A informacio que é transmitida est na forma bindria 6 geralmente representada por tensoes nas saidas de um Gircuito emissor, que estio conectadas nas entradas de um Circuito receptor. A Fig, 1-9 ilustra os dois métodos biisicos para transmissio dla informagao digital: 0 paralelo eo serial. A Fig. 1-92) mostra como o ntimero bindrio 10110 é trans- mitido do circuito 4 para o circuito B, usando transmissa0 paralela, Cada bit do nimero bindrio ¢ representado por uma das saidas do circuito 4, onde a saida 4, é0 MSB e 4, é0 ISB. Cada uma das saidas do circuito A esté conectada na entrada correspondente do circuito B, portanto todos os cinco bits de informacio sio transmitidos simultaneamente (em paralelo). Na Fig. 1-9(b) existe apenas uma conexao do circuito A para o circvito B, quando a transmissao serial € usada, Nes te caso, a saida do circuito A produzira um sinal digital cujo nivel de tensio mudara em intervalos regulares de acordo como ntimero binario transmitido. Desse modo, a informa- 20 esti sendo transmitida na base de um bit por vez (Serialmente), através de uma linha de sinal. O diagrama de tempo na Fig, 1-9(b) mostra como o nivel do sinal varia com © tempo, Durante o primeiro intervalo de tempo, 7, © sinal esti. no nivel 0; durante o intervalo 7;, © sinal esti no nivel 1, € assim por diante, principal compromisso entre as representagdes para- lela e serial esta relacionado com a velocidade e a simplici- dade do circuito. A transmissio de dados bindrios, de uma parte de um sistema digital para outra, pode ser feita mais rapidamente usando a representacio paralela, porque to- dos os bits sio transmitidos simullaneamente, enquanto 2 representacao serial transmite um bit por vez. Por outro lado, a paraleka requer mais linhas de sinal conectadas entre © emissor € 0 receptor dos dados binarios do que a serial, Em outras palavras, a paralela é mais ripida, e a serial requer menos linhas de sinal. Esta comparacao entre os métodos paralelo ¢ serial, para representar a informacio bindria, sera encontrada muitas vezes em discussdes ao longo do texto, Questio de Revisio 1. Descreva as vantagens relativas da transmissa0 para- lela € serial de dados bindrios. 1-7 MEMORIA Quando um sinal de entrada é aplicado na maioria dos dis- positivos ou eircuitos, a saida de algum modo muda em res posta A entrada, e quando o sinal de entrada é removido a Saida retoma ao seu estado original. Estes circuitos no exi- bem a propriedade de memdria, ji que suas saidas voltam, 20 normal. Nos ciscuitos digitais, certos tipos de dispositi- vos ¢ circuitos tém memoria. Quando uma entrada € apli- cada em tal circuito, a saida mudari seu estado, mas per10 Sistemas Digitais Prineipios e Aplicagoes 1 4 Circuito Ay a 1 ° se] (use) A, bee ___________>] », a, Lae > rr a. bool +] 5, Be 8 “Transmissao paralela Cheuto ® Aout] @ Transmissao serial Fig. 1.9 (a) A transmissao para ) utiliza uma linha de conexao por it, ¢ todos eles sto transmitidos simultaneamente; (b) a transmis 0 serial utiliza apenas uma linha de conesao, na qual cada bit € triasmitido serialmente (um bit de cada ve manecerd neste novo estado mesmo apos a entrada ter sido removida, Esta propriedade de reter sua resposta a uma entrada momentanea é chamada memsria. A Fig. 1-10 ilus- tra as operagdes sem memsria € com memoria Dispositivos e circuitos de meméria tm um importante papel em sistemas digitais, porque eles fornecem meios para annazenar nimeros bindsios tanto temporaria quanto per- Jame 1 ee 10 de operagdes com e sem meméria manentemente, com a capacidade de alterar a informagio armazenada a qualquer momento, Como veremos, 0s viri- os elementos de memsria incluem os tipos magnéticos & aqueles que utilizim circuitos eletrOnicos de retengao (cha mados latches e flip-flops. 1-8 COMPUTADORES DIGITAIS As técnicas digitais sao aplicadas em intimeras dreas da tee- nologia, mas a drea dos computadores digitais ¢ cle lon: ge a mais ampla e notivel. Embora os computadores digi lais afetem parte cla vida de todos, muitos de nds nao she ‘mos exatamente o que um computador faz. Em termos sim= ples, wm computador é um sistema de bardware que reali- 2a operacoes aritméticas, manipula dados (usualmente na forma bindria) e toma decisoes Na maioria das vezes, as seres humanos podem fizer 0 que (0s computadores fazem, mas os computaclores podem faze-1ocom uma velocidade @ exatidao muito maiores. Isto ocorre apesar de os computadoresrealizarem todos os cileulos ¢ ope- ragoes em passos distntos e um de cada vez, Por exemple: lum ser humano pode pegar uma lista de 10 ntimeros e caleu- Jara soma geral em uma operagao, listando os niimeros um sobre 6 outro e somando coluna a coluna, Um computador, por outro lado, pode somar os ntimeros apenas dois de cada ‘vex; portanto, par somar a mesma lista de ntimeros ele exe- ccutari na verdade, nove passos de soma, Naturalmente, 0 fato de o computador necessitar de apenas um microssegundo ou menos para cada passo disfarca esta aparente ineficigncia ‘Um computador € mais ripido e mais exato do que pes- sous, mas, diferentemente da maioria delas, deve ser dado a ele um conjunto completo de instrugoes que descre exatamente o que fazer a cada passo de sua operacio, Este Conjunto de instrugdes, chamado um programa, prepa ado por uma ou mais pessoas para cada tarefa que 0 com- putador deve fazer. Programas sio colocados a unidade ‘de memoria do computador, codificados em forma binaia, tendo cada instrugao um codigo tinico. O computador toma estes cOdigos de instrugdes da meméria 1m por vez € real- za a opericio associada 20 c6digo. Diremos muito mais sobre isto mais adiante Partes Principais de um Computador Existem varios tipos de sistemas computacionais, mas cada um pode ser subdividido nas mesmas unidades funcionais. Cada unidade realiza fungdes especificas, ¢ todas as unida- des funcionam em conjunto para executar as instrugdes do programa. A Fig. 1-11 mostra as cinco principais partes fun- Gionais de um computador digital e suas interagdes. As i- has sOlidas com setas representam o fluxo de dados e in- formagdes. As linhas tracejadas com setas representam 0 fluxo de sinais de controle ¢ temporizagao, As principais fungdes de cada unidade sao: 1. Unidade de entrada. Através desta unidade, um conjunto completo de instrucdes e dados € fornecido para o siste- ma computacional e para a unidade de memoria, para ser armazenaclo enquanto for preciso. A informagao € ge- ralmente apresentada na unidade de entrada por um te- lado ou por um disco. Unidade Central de Pracessamento (CPU) Logical ‘Aitmetioa Conceitos Introdutérios i 2. Unidade de meméria, A memoria armazena as instru- gOes e os dados recebidos da unidade de entrada. Ela armazena os resultados das operagdes aritméticas rece: bidos dla unidade aritmética. Ela também fornece infor- magio para a unidade de sada 3. Unidade de controle. Esta unidacle toma as instrugdes da unidade de meméria, uma de cada vez, ¢ as interpreta Ela entio gera os sinais apropriados a todas as outras uni- dades para causar a execucio da instrugio especifica, 4. Unidade légica/aritmética. Todos os cilculos aritméti- cos € as decisdes l6gicas sto efetuados nesta unidade, cujos resultados podem entio ser enviados para a uni- dacle de meméria para serem armazenados. 5. Unidade de saida. Esta unidade recebe dados da unida- de de memoria e imprime, mostra, ou ento apresenta x informagao para 0 operador (ou processo, no caso de um computador para controle de processos). Unidade Central de Processamento (CPU — Central Processing Unit) Conforme mostra o diagrama na Fig. 1-11, as unidades de controle € légica/aritmética sio frequentemente considera- «las uma unidade chamada unidade central de processa- mento (CPU). A CPU contém todos os circuitos para bus- care interpretar instrugdes e para controlar e realizar as v operacdes requeridas pelas instrucoes, TIPOS DE COMPUTADORES Todos 05 computadores sto formadios com as unidades basicas descrtas anteriommente, mas podem diferir quanto ao tamanho fisico, velocidad de ope- aco, capacidade de meméria e poder computacional, den- tre outras caracteristicas. Computadores sio freqiientemente Classificados de acordo com o tamanho fisico, © que geral- ‘mente, mas nem sempre, & uma indicacao de suas Capacidla- des relativas. As trés clasificagdes basieas, do menor para 0 maior, 880: microcomputador, minicompttador (estacéo de trabalbio) © mainframe. Como os microcomputadores tem Se tomado mais e mais podlerosos, a distingao entre microcom- putadores e minicomputadores tomou-se bastante nebulosa e comecou:-se a distinguir apenas computadores pequenos— aqueles que cabem num eseritério ou numa mesa ou no colo, — computadores grandes — aqueles que Sto grandes de- Dados, ape | . Entrada informagoes Dados, informagoes pe aida fe Sinais de controle Pr Dacios ouinfommagses pig. 1-11 Diagrama funcional de ‘um computador digital12 Sistemas Digitals Principios e Aplicagdes ‘mais para estes locais, Neste livro,trataremos principalmente «los microcomputadores, Um microcomputador é o menor tipo de computador Geralmente consiste em varias pastilhas de Cls, incluindo a clo microprocessador, pastas de meméria e pastlhas para interface de entrada e saida, além de dispositivos de entrada e safda, tais como teclado, monitor de video, im- pressora € unidades de disco, Os microcomputadores fo- ram dlesenvolvidos como resultado dos tremendos avangos na tecnologia de fabricacao de Cls, os quais toraram pos- sivel integrar mais e mais circuitos digitais numa pequena pastilha, Por exemplo: a pastlha do microprocessador con- tém — no minimo — todos os circuitos que implementam a poreio CPU do computaclor, isto é, a unidade de controle 2 unidade logica/aritmética, © microprocessados, em ou- tras palavras, € uma “CPU em uma pastilha’. A maioria «las pessoas esta familiarizada com os micro- computadores de propésito geral, como o IBM PC e seus compativeis, e 0 Apple Macintosh, que sto usados em mais la metade dos lares © em quase todos os ambientes de negécios, Estes microcomputadores podem realizar uma grande variedade de tarefas, numa larga faixa de aplicacoes, dependendo do software (programas) que eles executam, Existe um tipo mais especializado de mierocomputador, o resto de 1 (LSB) 9.0 — o =10— ° 0s — 1 «MsB) Logo, 37. = 100101, Faixa de Contagem Lembre-se de que usando N bits podemos contar 2° valores decimais diferentes variando de 0 até 2°— 1. Por exemplo, para N = 4, podemos contar de 0000, até 1111,, ou seja, de 0,5 até 15, totalizando 16 niimeros diferentes. O maior valor decimal € 2! = 1 = 15, e existem 2 ndimeros diferentes. Portanto, de um modo geral, pocemos afirmar: Usando N bits, podemos representar valores de- cimais variando de 0 até 2° 2 1, num total de 2° valores. EXEMPLO 2-1 (a) Qual é 2 faixa de valores decimais que pode ser repre sentada com oito bits? (B) Quantos bits Slo necessatios para representar valores decimais varianclo de 0 até 12.500? Solugio (@) Aqui temos N = 8. Logo, podemos representar niime- ros decimais desde 0 até 2 — 1 = 255. Podemos veri ficar isto constatando que 11111111, equivale a 255, () Com 13 bits, podemos contar de 0 até 2!* = 1 = 8.191, Com 14 bits, podemos contar de 0 até 2 — 1 = 16.383. Claramente, 13 bits nao sao suficientes, ¢ com 14 bits obtemos além de 12,500. Portanto, 0 nimero de bits necessirio € 14. Questées de Revisiio 1. Converta 83,, para bindrio utilizando ambos os méto- dos, 2, Converta 729,, para bindrio utilizando ambos os mé-todos, Verifique sua resposta convertendo de volta para decimal. 3. Quantos bits so necessérios para contar até 1 milhao em decimal? 2-3 SISTEMA DE NUMERAGAO OCTAL O sistema de numeracao octal € muito importante no traba- Iho com computadores digitas, O sistema de numeragio octal tem base ato, significando que tem oito digitos possiveis: 0, 1, 2, 3, 4, 5,6 € 7. Assim, cada digito de um ntimero octal pode ter valores de 0 a7. As posicdes dos digitos num, ‘ntimeto octal tém pesos, como segue: Fey pont oat Conversao Octal-Decimal Um nGmero octal pode ser facilmente convertido para seu ‘equivalente decimal multiplicando-se cada digito octal pelo seu peso posicional. Por exemplo: ) +7 x (8) + 2x (a) 7xBH2KI Eis outro exemplo: 246, = 2X 8 +4X 8) 46x) = 207510 Conversao Decimal-Octal Um inteito decimal pode ser convertido para octal utilizan- do 0 mesmo método das divisoes sucessivas que foi usado na conversdo decimal-binirio (Fig. 2-1), mas com 0 fator de divisao 8 em vez de 2. Um exemplo é mostrado a seguir. 266 = 33 + restode 2 eae . 26640 = 4124 Note que o primeiro resto se torna o digito menos significa tivo (LSD) do nimero octal, e o tiltimo resto se tora o di ito mais significativo (MSD). Se uma calculadors € usada para realizar as di no provesso anterior, o resultado incluiré uma fracao decimal em vez de um resto. O resto pode ser obtido multiplican- dorse a fracao decimal por 8. Por exemplo, 266/8 produz 33,25. O resto € 0,25 X 8 = 2. Analogamente, 33/8 € 4,125, © 0 resto se tomna 0,125 X 8 = 1 Sistemas de Numeragao e Cédigos 17 Conversdo Octal-Binario A principal vantagem do sistema de numeragao octal facilidade com que conversdes podem ser feitas entre nt meros binarios e octais. A conversao de octal para binario é realizada convertendo-se cada digito octal nos trés bits bi- narios equivalentes. Os oito digitos possiveis sio converti- dos conforme indicado na Tabela 2-1 o 123 4 5 6 (000 001 010 O11 100 101 110 a Usando essas converses, poclemos converter qualquer :ngimero octal para bindrio convertendo individualmente cada digito. Por exemplo, podemos converter 472, para biniio como segue. 45) eee 100 111 010 Portanto, 0 octal 472 € equivalente ao binario 100111010. Como outro exemplo, considere a conversao de 5431, para binsrio: Seton Ver leeead: 101 100 O11 001 Assim, 5431, = 101100011001, Conversao Bindrio-Octal Converter bindrios inteiros para octais inteiros € simplesmen- te 0 inverso do proceso anterior. Os bits do ntimero bind- rio sto reunidos em grupos de irésbits iniciando-se do LSB. Entio cada grupo € convertido para seu equivalente octal (Tabela 2-1), Para ilustrar, considere a conversio de 100111010, para octal, Loo1ii919 4 4 L 4 7 dw Algumas vezes, 0 ntimero binario nao tem grupos comple- tos de trés bits. Nesses casos, podemos adicionar um ou dois 0s & esquerda do MSB do numero binario para preencher © Liltimo grupo, Isto é ilustrado adiante para o numero bind- rio 11010110, 4 L 4 3 2 6s Note que um 0 foi colocado a esquerda do MSB para pro- duzir grupos completos de txés bits Contando em Octal © maior digito octal € 7, portanto na contagem em octal cada posicio de digito é incrementada de 0a 7. Uma vez18 Sistemas Digitais Prineipios e Aplicagdes alcaneadlo 0 7, ele retorna para 0 na proxima contagem & causa o incremento da proxima posicio de digito mais alta Isto € ilustrado nas seguintes seqiiéncias de contagem oct (1) 65, 66, 67, 70, 71 & 2) 275, 276, 277, 300, Com N posigdes de digitos octais, pademos contar de 0 até 8° ~ 1, part um total de 8 valores diferentes. Por exem- plo, com tes posigdes de digitos octais podemos contar de 000, OU Seja, de Oy, até 511 para um cotal de 8 = 512), nuimeros octais diferentes. Utilidade do Sistema Octal A facilidade com que as converses podem ser feitas entre octal e binario torna o sistema octal atrative como um modo ‘compacto” de expressar ntimeros binarios grandes. No tra- balho com computadores, ntimeros binirios com até 64 bits nao siio incomuns, Estes nimeros bindrios, conforme vere- mos, nem sempre representam uma quantidade numérica, mass sio algum tipo de codigo que carregam freqiientemente- informagao nao-numérica, Nos computadores, niimeros bi- narios podem representar (1) dadlos numéricos puros, (2) nntimeros cortespondentes a posigdes (enderecos) de me- moria, (3) um eddigo de instrugio, (4) um cédigo represen- tando caracteres alfabéticos ¢ outros ndo-numéricos, ou (5) um grupo de bits representando o estado de dispositives internos ou externos ao computador, Quando licamos com uma grande quantidade de ntime- ros binirios de varios bits, & conveniente e mais eficiente escrevermos 0s niimeros em octal em vez de bindrio. Nao devemos esquecer, no entanto, que citcuitos € sistemas di- gitais trabalham exclusivamente em bindrio; usamos octal somente por conveniéneia para os operadores do sistema. EXEMPLO 2-2 Converta 177,, part seu equivalente binirio de oito bits convertendo primeiramente para octal Solugio SF = 22 + resto de > 1 2 + resto de 6 ) + resto de 2 Assim, 177,, = 261,, Agora podemos convener este ntime- Para seu equivalente bindrie 010110001, mente temos e final = 10110001, Note que descartamos 0 0 a esquerda para expressar 0 re- sultado com 8 bits, Este método de conversao decimal-octal-bindirio freqiien- temente € mais ripido do que converter diretamente de decimal para binsio, sobretudo para mtimeros grandes. De modo semelhante, freqiientemente é mais ripido converter de bindrio para decimal convertendo primeito para octal Questées de Revi 1. Converta 614, para decimal. 2. Converta 146, para octal, e entio de octal para bind- 3. Converta 10011101, para octal crever 0 trés prOximos ntimeros nest dle contagem octal: 624, 625, 626, 5. Converta 975,, para binario, convertendo-o primeira- | mente para octal ito bindrio 1010111011 para decimal, conver- © primeiramente para octal - Qual € 2 faixa de valores decimais que pode ser re- Presentada por um ntimero octal de quatro digitos? 0 sequencia 2-4 SISTEMA DE NUMERAGAO HEXADECIMAL, O sistema de numeracao hexadecimal usa s base 16, As- sim, ele tem 16 simbolos possiveis, Ele usa os digitos letras A, B,C, D, Ee F como 0s 16 simbolos. AT 22 mostra lecimal, decimal binsi- rio, Note que cada dligito hexadecimal representa um grt- po de quatro digitos binarios. £ importante lembrar que os digitos hexa (abreviatura de “hexadecimal”) A até Fst valentes aos valores decimais 10 até 15, Bindrio ° 0 000 1 1 ‘ooo 2 2 ‘oo10 3 3 oon i i 100 5 5 101 6 6 o1t0 7 7 om 8 8 1000 9 9 1001 A w wow B un ron c 2 1100 bd B 1101 E MH 1110 P 8 uu Conversio Hexadecimal-Decimal Um ntimero hexa pode ser convertido para seu equivalente decimal usando 0 fato de que cada posicao de dligito hexa tem um peso que € uma poténcia de 16. O LSD tem um peso de 16” = 1; a proxima posigio de digito mais alta tem lum peso de 16! = 16; proxima tem um peso de 1 6 e assim por diante. O processo de conversio é demonstra do nos exemplos a seguir3X 16 +5 x 16! +6 x 16" = 768 + 80 +6 = 8540) 35615 2AF\, = 2X 167 + 10x 16! + 15x 16" = 512 + 160 +15 = 68715 Note que no segundo exemplo © valor 10 substituiu 0 Ae © valor 15 o F na conversio para decimal, Para praticas, verifique que 1BC2,, € igual a 7106,, Conversao Decimal-Hexadecimal Relembre que fizemos converses decimal-binirio usando sucessivas divisoes por 2, e decimal-octal usando sucessivas divises por 8. Do mesmo modo, conversoes decimal- hexadecimal podem ser feitas usando sucessivas divisoes por 16 (Fig. 2-1). Os exemplos seguintes ilustram 0 método, EXEMPLO 2-3 Convert 423,» para hexa. Solugaio + resto de 7— 23-26 + reso % = + resto de 10 Tet mode EXEMPLO 2-4 Converts 214, para hexa. Solucao 2u4 1 So L Dbrs, é es 18 9 + soto de 13 May = Repare novamente que os restos do processo de diviso Formam os digitos do nimero hexa. Note também que qual- quer resto maior do que 9 € representado pelas letras de A até F Se uma calculadora esta sendo usada para realizar as divi- sdes do processo de conversio, os resultados incluirao uma Sistemas de Numeracdo ¢ Cédigos 19 fraglo decimal em vez de um resto. © resto pode ser obti- do muliiplicando-se a fracdo por 16, Pars ilustrar, no Exem- plo 2-4 uma caleuladora produziria 24 : 36 7 13375 O resto se toma (0,375) x 16 = 6, Converséo Hexadecimal-Binario Assim como o sistema de numeracdo octal, 0 sistema de numeragio hexadecimal € usado principalmente como um método “compacto” para representacio cle muimeros bindri- os. E relativamente simples converter um ntimero hexa em bindrio. Cada digito hexa é convertido para seu equivalente le quatro bits (Tabela 2-2) Isto é ilustrado a seguir para 9F2y DF = 9 F L 4 L =1001 1111 0010 100111110010, Para praticar, verifique que BAG, = 101110100110, Conversao Bindrio-Hexadecimal A conversio de binério para hexa € apenas 0 inverso do proceso anterior, O ntimero binirio € reunido em grupos de guatrobits, e cada grupo é convertido para seu equivit- lente digito hexa. Zeros sao adicionaclos, se necessirio, pars completar um grupo de quatro bits (vide sombreado) 1110100110,= 001110100110 3 A 6 = 3A De modo a realizar estas conversdes entre hexa binatio, é necessirio saber a equivaléncia entre os nimeros binarios de quatro bits (0000 até 1111) € os digitos hexa. Uma vez ‘dominadas, as conversoes podem ser realizadas rapidamente sem necessidade de calculos. Isto explica por que hexa (co octal) Sio Ro tieis na representacio de ntimeros bind. rios grandes, Para praticar, verifique que 1O10L111; 15, Contando em Hexadecimal Quando contamos em hexa, cada posicao de digito pode ser incrementada (aumentada de 1) de 0 até F. Uma vez que uma posi¢io de digito alcance o valor F, ela volta a0, ea proxima posigio de digito € incrementada, Isto é ilustrado has seguintes seqiiéncias de contagem hexa: (@) 38, 39, 3A, 3B, 3C, 3D, 3E, 3F, 40, 41, 42 (b) OFS, GF9, GPA, 6FB, OFC, GFD, GFE, GFF, 700 Note que quando existe um 9 numa posicio de digito, ele se torna um A quando € incrementado, Com N posicoes de digitos hexa podemos contar de 0a 16° — 1 em decimal, para um total de 16* valores diferen- tes, Por exemplo, com irs digitos hexa podemos contar de 000), até FFF), que € de 0, até 4095,., para um rol de 4096 = 16° valores diferentes,20 Sistemas Digitais Prinefpios e Aplicagdes EXEMPLO Converta 0 decimal 378 para um binario de 16 bits, primei- ramente convertendo-o para hexa. Solucao 23 + resto de 10 pT Et resto de 7 6 <= 0 + resto de rg 70 + testo de 1 Logo, 378 = 17A,. Este valor hexa pode ser facilmente convertide para 0 binrio 000101111010, Finalmente, pode- ‘mos expressar 378,, como um atimero bindrio de 16 bits adicionando-se quatro Os a esquerda: 378), = 0000 0001 OL1T 1010, EXEMPLO 2-6 Converta B2F, para octal Solugaio E mais facil primeiro converter de hexa para binirio, ¢ en: Mo para octal B2F\o = 1011 G010 wot 100 nu leonverer para binsrio! 101 111 Ireunir em grupo de 18s bits) 5 (converter para octall Resumo das Conversdes Neste ponto, ibega provavelmente esta rodando en quanto voce tenta guardar todos estes sistemas — binatio, decimal, octal, hexa — e todas as diferentes conversoes de lum para o outro. Voc pode nao acreditar, mas & medida ‘que voce usar mais e mais estes virios sistemas, voce aca- bara conhecendo-os muito bem, Por enquanto, 0 seguinte resumo deve ajudi-lo a fazer as diferentes converses: 1. Quando converter de binirio [ou octal ou hexal para decimal, use o método da soma ponderada para cada posicio de digito 2. Quando converter de decimal para binario ou octal ou thexa}, use 0 método das divisdes sucessivas por 2 [ou 8 ou 16], agrupando os restos (Fig, 2 3. Quando converter de bindrio para octal [ou hexal, ret- na os its em grupos de trés fou quatrol e converta cada {grupo no digito octal fou hexal correto, 4, Quando converter de octal [ou hexal para binario, con verta cada digito para o seu equivalente de tes [ou quatro] bits 5. Quando converter de octal para hexa [ou vice-versa primeiramente converta para bindrio; entao convert o bindrio para o sistema de numeracio desejado. Questies de Revisio 1. Converta 24CE,, para decimal 2. Converta 3117,, para hexa, e depois para bindrio, 3. Converta 1001011110110101, para hexa, 4, Escreva os proximos quatro niimeros nesta de contagem hexa: EDA, E9B, E9C, E9D, squléncia 5. Converta 3527, para hexa 6. Qual é a faixa de valores cecimais que pode ser re- preventada por um ntimero hexa de quatto digitos? 2-5 cODIGO BCD Quando ntimeros, letras ou palavras so representados por um grupo especial de simbolos, dizemos que esto codifi- cados, ¢ 0 grupo de simbolos é chamado de eédligo. Prova- velmente um dos cédigos mais conhecidlos & o c6digo Morse, ‘em que uma série de tracos € pontos representam as letras do alfabeto. Fa vimos que qualquer ntimeso decimal pode ser repre- sentado por um ndmero bindrio equivalente, O grupo de 0s € 1s no ntimero bindrio pode ser imaginado como um cédigo representando 0 ntimero decimal. Quando um nix mero decimal € representado por seu ntimero bindrio equi- valente, denomina-se codificagio binaria pura. Todlos os sistemas digitais utlizam alguma forma de nu- :meros binarios para suas operagoes internas, mas © mundo exterior é decimal por natureza. Isto significa que converses entre os sistemas decimal e biniirio sto realizadas Freqiiente- mente. Vimos que conversoes entre decimal e bindrio podem, se tomar longas € complicadas para niimeros grandes, Por essa razao, um meio de codificar nimeros decimatis que com- bina algumas caracteristicas tanto do sistema decimal quanto do sistema binario é usado em certas situagoes, Cédigo Decimal Codificado em Binario Se cada digito de um ntimero decimal é representado por scu equivalente bindrio, o resultado é um eédigo chamado decimal codificado em bindrio ( ¢ . A Tabela 2-4 mostra uma listagem parcial do cédigo ASCH. Além do cédigo binirio para cada caracter, a tabela apresenta os equivalentes octal ¢ hexa- decimal TABELA 2-4 Listagem parcial do e6digo ASCIL Caracter ASCH de sete bits Octal Hexa A 00 001 01 al B foo gai 102 12 © 100 0011 103 B D Lop a100 104 “4 E Loo 101 105 45 F 100 0110 106 46 G 100 0111 107 H 100 1000 no 1 100 1001 ML J 100 1010, 12 x 100 1011 113 L 100 1100, as M 100 1101 15 N 100 1110, 116 ° 100 Wd 7 > 101 000. 20 Q 101 0001 R soL 0010 s 101 OOLL T 101 0100 v 161 O11 v iol aio w Tol ot x 101 1000 y 101 L001 Zz 101 1010 ° DIT 0000) 1 11 0001 2 B11 0010, 3 O11 0011 4 o11 0100 5 out o101 6 oi 0110, 7 oll on 8 ont 1000) 9 ou 1001 espago ‘10 0000) 10 1110 ( 010.1000 + 10 1011 s 10 0100 : 610 1010 > 10 1001 = 010 101 010 1111 010 1100 = ou M101 -=RETURN> 000 1101 0001010EXEMPLO 2-12 A mensagem a seguir € uma mensagem codificada em c6- digo ASCII. Qual é a mensagem? 1001000 1000101 1001100 1010000 Solugio Converta cada cédigo de sete bits para seu hexa equivalen: te, Os resultados si0 48.45.40 50 Agora localize estes valores hexa nit Tabela 2-4 ¢ determine © caracter representado por cada um, Os resultados s0 HELP 0 codigo ASCII € usado para a transferéncia de informa- {goes entre um computador e dispositivos de entrada e sai- da como terminals de video e impresoras. Um computa- dor também o utiliza internamente para srmazenar informa- ‘Goes que um operador digita no teclado, O exemplo seguinte iTustra isso. EXEMPLO 2-13 Um operador esti digitando um programa em BASIC no teclado de um certo microcomputador. O computador con- verte cada tecla digitada para o c6digo ASCH € armazena 0 cédigo como um byte na memoria. Determine as cadeias de bits que serio armazenadas na meméria quando ope- rador digitar 0 seguinte comando BASIC. GOTO 25 Solucao Localize cada caracter (incluindo o espaco) na Tabela 2-4 e registre seu cOdigo ASCIL G — o100111 © ovo1nt T 01010100 © ott Cespago) 00100000 2 oo110010 5 oot lolol Observe que um 0 foi adicionado para o bit mais a esquer- da de cadla cOdigo ASCH porque os cédigos clevem ser mazenados como bytes (oito bits). Este acréscimo de um bit extra € chamado preenchimento com Os. Questdes de Revisio 1. Codifique a seguinte mensagem em cédigo ASCII usan- do a representagao hexa: ‘COST = $72 Sistemas de Numeracio © Cédigos 23 2. A seguinte mensagem em cddigo ASCII preenchido esta _armazenada em posigdes de memi6ria consecutivas em. um computador (01010011 91010100 01001111 01010000 Qual € a mensagem? 2-9 METODO DA PARIDADE PARA DETECCAO DE ERROS A movimentagio de dados binarios e de c6digos de um lugar ara oulro € a operagio mais freqiientemente realizada em sistemas digitais. Aqui estdo alguns exemplos: WA transmisstio de voz digitalizada através de um enlace de microondas WA gravacio e recupericao de dados de dispositives de memiria externa como fitas e discos magnéticos WA cransmissao de informagao de um computador para um, terminal de um usuiirio remoto ou para outro computa dor através das linhas telefnicas (usando um modem) Sempre que uma informagao € transmitida de um dispo- sitivo (© transmissor) para outro dispositive (o receptor) existe a possibilidade de que erros ocorram de modo que 0 receptor nio receba a informagao idémtica Aquela que foi éenviaca pelo transmissor, A causa principal de ers de trans- missio Sto ruidas eéiricos, que consister em flutwagdes es puiras de tensto ou corrente que estao presentes em die fentes graus em todos os sistemas eletrOnicos. A Fig, 2-2 € ‘uma ilustracao simples de um tipo de erro de transmissao. O transmissor envia um sinal digital serial relativamente livre de ruidos através de uma linha de sinal para 0 recep- tor. Entretanto, quando 0 sinal tinge o receptor, ele con- tem um certo nivel de ruido sobreposto ao sinal original Ocasionalmente, o ruido € grande o suficiente em amplitu- de e altera o nivel l6gico do sinal como acontece no ponto x. Quando isso ocorre, 0 receptor pode interpretar incorre tamente aquele bit como 1 logico, que ndo foi o que o trans missor enviou. A maioria dos equipamentos digitais modemos € proje- tada para ser relativamente livre de eros, ¢ a probabildade de erros como mostrado na Fig. muito baixa, Entre tanto, clevemos compreender que sistemas digitais reqtien- temente transmitem milhares, ou mesmo milhoes, de bits por segundo, e assim mesmo uma taxa de ocorréncia de ferros muito baixa pode produzir um erro ocasional que pode ser um incémodo, ou mesmo um desastre. Por ess 1170, muitos sistemas digitais empregam algum meétodo para deteegio (e algumas vezes corregio) de erros. Um dos es- quemas mais simples € mais amplamente usados para a deteecao de erros é 0 método da paridade, Bit de Paridade Um bit de paridade ¢ um bit extra que € anexado ao gru- po de bits do cédigo que esta sendo transferido de unt lu: gir para outro. O bit de paridade € 0 ou 1, dependendo do nuimero de 1s contido no grupo, Dois métodos diferentes sto usados,24 Sistemas Digitals Principios e Aplicacdes Staal: + ‘Transmissor No método da paridade par, 0 valor do bit de paridade € escolhido de tal modo que o ntimero total de 1s no grupo de bits do cédigo (incluindo o bit de paridade) seja um ntimero par: Por exemplo, supona que 6 grupo € 1000011 Este € 0 carscter "C° em ASCIL Este grupo possui 1rés Is. Portanto, adicionamos um bit dle paridacle de 1 para fazer mos © nlimero toral de 1s um ntimero par. O novo grupo de bits do eédigo, incluindo o bit de paridade, tona-se 11000011 1________ bit de paridade adicionado* e © grupo de bits do cédigo contém inicialmente um nuimero par de 1s, 0 bit de paridade assume o valor 0. Por ‘exemplo, se 0 grupo for 1000001 (0 e6digo ASCH para “A") o bit de paridade deve ser 0, e © novo cédigo, incluindo & bit de paridade, deve ser 01000001 © método da paridade fmpar é usado exatamente do mesmo modo, com excecao de que o bit de paridade € escolhido de tal maneira que o ntimero total de 1s (incluin- do o bit de paridade) seja um nimero fmpar. Por exemplo, para. grupo 1000001, o bit de paridade deve ser 1. Para ‘grupo 1000011, o bit de paridade deve ser 0, Independentemente de ser usada paridacle par ou pari- dade impar, o bit de paridade torna-se parte integrante da ralavra de c6digo. Por exemplo, adicionando-se um bit de paridade ao codigo ASCII dle sete bits, produz-se um eédi- go de oito bits. Assim, o bit de paridade é tratado como qualquer outro bit no cédigo. O bit de paridade € usado para detectar qualquer erro de apenas um bit que ocorra durante a transmissiio de um, cédligo de um lugar para outro (e. g,, de um computador para um terminal de video). Por exemplo, suponha que o caracter “A” esteja sendo transmitido e que a paridade fm- par esteja sendo usada, © cédigo transmitido deveria ser 11000001 Quando 0 circuito receptor receber esse cddigo, ele verifi- card que 0 c6digo contém um nuimero impar de 1s (inch indo 0 bit de paridade). Se for este 0 caso, 0 receptor supo- 1 que 0 cédigo foi recebido cometamente. Agora, Suponha que devido a algum ruido ou mau funcionamento o recep: {or receba o seguinte c6digo: 11000000 receptor constatard que esse cOdigo tem um ntimero par de 1s. Isto revela a0 seceptor que deve haver um erro no codigo, j que presumivelmente o transmissor e 0 receptor tinham concordado em usar paridade impar. Nao existe maneira, entretanto, de o receptor indicar qual bit esti com, erro, jf que ele nao sabe que cédigo deveria ser. “de prlde pode er clad no nc ou a2 e+] Receptor Fig. 2-2 Exemplo de tuido causindo lum erro na transmissio de dados digas Deveria ficar claro que este método da paridadle nao funcionaria se doisbits estivessem errados, porque dois er- ros nao mudariam a paridade par ou impar do codigo. Na pritica, método da paridade é usado apenas em situacdes em que a probabilidade de erros simples & muito bai probabiliclade de erros duplos é essencialmente zero. Quando 0 método dla paridade esta sendo usado, o trans missor ¢ 0 receptor devem concordar, antecipadamente, seri usada a paridade par ou a paridade impar. Nao existe vantagem de uma sobre a outra, embora a paridade par areca ser usada mais freqientemente, O transmissor deve anexar um bit de paridade apropriado para cada unidade de informacio que transmite. Por exemplo, se o transmi sor esta enviando dados codificados em ASCII, ele anexa tum bit de paridade para cada grupo do cédigo ASCII de sete bits. Quando o receptor examinar os dacos que rece- beu do transmissor, ele verificard cada grupo de bits do cécligo para constatar que o ntimero total de 1s (incluindo © bit de paridade) & compativel com o tipo de paridade acordado previamente. Isto é comumente denominado de verificagao da paridade dos dados. Na circunstincia de ele detectar um erto, © receptor pode enviar uma de volta a0 transmissor solicitando a retransmisso do tlt mo conjunto de dados. O procedimento exato que € segui- do quando um erro é detectado dependeri do projeto do sistema em particular. mensagem EXEMPLO 2-14 Computadores freqlentemente se comunicam com outros computadores remotos através de linhas telefénicas. Por ‘exemplo, € assim que a comunicacio pela Intemet aconte- ce. Quando um computador esti transmitindo uma men gem para outro, a informacao é usualmente codificada em ASCII Qual é a cadeia de bits real que um computador trans- mite para enviar a mensagem HELLO, usando ASCII com, paridade par? Solucao Primeiro procure o c6digo ASCII para cada caracter da mensagem. Entio para cada c6digo conte 0 niimero de Is. Se for um ntimero par, anexe um 0 como MSB. Se for um ndmero impar, anexe um 1. Assim, todos os cédigos de oito bits (bytes) resultantes terdo um ntimero par de 1s (incluin- do a paridade) bits de paridade par anexados i o1001000 E 11000101 L 11001100 L 11001100 o- 110011q1qQuesties de Revisio 1. Anexe o bit de paridade impar para 0 c6digo ASCIL do simbolo $ e expresse o resultado em hexadecimal 2, Anexe o bit de paridade par a0 cédigo BCD do ntime- ro decimal 69. 3. Por que 0 método da paridade nao pode detectar um erro duplo nos dados transmitidos? 2-10 REVISAO A titulo de revisito, aqui estao alguns exemplos a mais para ilustrar as operagdes apresentadas neste capitulo, EXEMPLO 2-15 (@) Converta o decimal 135 para binario. oR 33 RI 135 lo + RI Sistemas de Numeracdo e C6digos 25 (© Converta 0 decima 5il 16 33 + RIBS— cay 541 para hexadecimal. (€) Converta 0 decimal 479 para BCD. eeeataaeo) bostd 1001 dion ITT eb © Converta 0 binario 101101 para decimal. 1OL1O1; = 1X2°-+0X2'+1x2°+1x27+0x2!+1X2 32 +8 +4 +1 (O Conver 0 octal 6254 para decimal 6254, = 6X 8+ 2x8 +5x 81+ 4x 8B 6X SDF 2X GH 45X844%1 44, (@) Converta o hexa 1A3F para decimal. IA3F = 1X 16° + 10 X 16? 4+ 3x 16! + 15 x 16" 4096 + 2560 + 48 + 15 = 6719 ) Converta 010010010110 (BCD) para decimal 0100, 100,011, CBCD) 49 60 @ Convert o bindrio 10110111 para octal e para hexa. 10 10 LL an 1011 O11 B71 @ Convert o hexadecimal B61 para bina Bot tobe 11100110 0001; (k) Converta 0 octal 724 para binasio. Ti O10 100, () Adicione o bit de paridade impar no cédigo ASCII de "Z" Da Tabela 2-4, 0 cddigo para “Z" é 1011010. O ntimero de Is neste grupo € quatro, um ntimero par. Portanto, para achar a paridade impar, temos que anexar um 1 como bit de paridade (MSB) como segue: 1101101026 Sistemas Digitais Prinetpios e Aplicagies Observe que grupo de bits do e6digo completo — incluin- do o bit de paridade — agora tem um niimero impar de 1s, RESUMO 1, Os sistemas de numerse2o octal e hexadecimal sto usados em sistemas digitais e computadores como modos eficientes de representar quantidades bindrias, 2. Em converses entre octal e binavio, um digito octal correspond ats bits. Fm conversoes entre hexa ¢ binario, cada digito hexa corresponde a quatto bits, 3. O metodo das divisdes sucessivas € usado part converter nib rmeros decimais para binario, octal ou hexadecimal 4, Usando um numero bindrio de N bits, podemos representar valores decimais de 0 até 2"— 1 5. © codigo BCD para um niimero decimal é formado converten- dlorse cada digito do niimero decimal para 0 seu equivalente binario de quatro bits 6. Um byte & uma cadeia de oite bits, 7. Um codigo alfanumérico ust grupos de bits para representar todos os wtios caracteres fungdes que fazem parte de um tipico teclado de computador. O eéigo ASCII € 0 e6digo alla numérico mais amplamente usado, 8. O metodo da paridade para detecedo de erros anexa tim bit de paridade especial para cach grupo de bits transmitido, TERMOS IMPORTANTES* sistema de numeragio octal sistema de numerigio hexadecimal codificagao hindria pura decimal couificado em binsio (eddigo BCD) byte cxdigo al American Standard Code for Information Interchange (ASCID ‘metodo da paridade bit de paridade PROBLEMAS SECOBS 2-1 B 2-2 2-1. Convert os seguintes niimeros binssios para des f@ 10110 (11010111 (10001101 fe) TON fo lop1oa1001 2.2. Converta os seguintes valores decimais para bindrio, @ » @ 205 oy) a fo) 2313 (© 189 5 2-3. Qual & © maior valor decimal que pocle ser representade or Um niimero bindio de oite bits? E por um de 16 bits? SBCAO 2-3 2-4. Converta cada ntimero octal para seu equivalente decimal, f@ 743 @ 257 36 @ 1204 ©) scomtidon et 0 captlo« ett defini a0 2:5. Converta cada um clos seguintes niimeros clecimais pars octal @ 59 65.536 thy 372 © 35 © 919 2.6, Converta cada um dos valores oetais lo Problema 2-4 para binavio 2-7. Converta 0s ntimeros insrios clo Problema 2-1 para oc- tal Relacione os nimeros octais em seqiiéncia desde 165, até 200, 2-9. Quando um niimero decimal grande tem que ser convert cdo para binatio, as vezes & mais Ficil convené-lo primeito ppant octal e depois de octal para binitio. Tente este proce tlimento para 2313,,€ compare com o provedimento uso no Problema 2-2.€) Quantos digitos octais Sio necessirios part representar nti- smeros decimais até 20.000? 20. SEGAO 2-4 2-11. Convert os seguintes valores hexadecimais em decimal fy 92 (a) 2c0 (146 () TF fo 37PD 2-12. Convert os seguintes valores decimais para he @ 75 25.619 & 314 ce) 4095 fo 2018, 2.13. Converta os ntimeros binarios do Problema 2-1 para hexadecimal 2-14, Converta 0s valores em hexa do Problema 2-11 para bina 2-15. Liste os nimeros hexadecimais em seqiléncia desde 280 até 2a0. 2-16. Quantos digitos hexadecimais sao necessirios para repee- sentar ntimeros decimals até um milhao? SECAO 2-5 2-17. Codifique estes nuimeros decimais em BCD. @ 7 (a) 42.689.627, tb) 962 (© L204 to) 187 2-18. Quantos bits sio necessrios para representar os miimeros ddecimais na faixa de 0 até 999 usando-se a codificagio bi niin pura? E usando 0 eddigo BCD? 2-19. Os miimeros seguintes esto em BCD, Converta-os pat de- G@)_ 100101 1101010010 (© otitoitoii0101 tb) 000110000100 fa) 010010010010 (02-7 (2) Quantos bits estdo contidos em oito bytes? 4) Qual é 0 maior ntimero hexa que pode ser representa cdo em quateo bytes? (©) Qual €0 maior valor decimal codificadlo em BCD que ode ser representado em trés bytes! SEGOES 2-8 2.9 2.21. Represente a instrugo °X = 25/Y" no eddigo ASCH (exclu indo as aspas). Anexe o bit de paridade impor AAnexe o it de parade parrpart cada un dos cligos ASCIL do Problema 2-21 fomega os resultados ern hexa 1s bytes a seguir Cem hexadecimal) representam © nome de uma pessoa do modo como devetiam estar armaren dios na meméria de um computador, Cada byte & um cod 40 ASCII preenchido, Deteeine o nome ta pessoa. 222, 223 4245 48 20 53 4D 49 54 482-24, Converts os sexuintes nuimeros decimals para o eSdigo BCD © depois anexe um bit de paridade fnypar @ 74 ©) 165 ) 35 «@) 9201 n determinado sistema digital, os alimeeos decimais de 000 até 999 so representados no c6xligo BCD. Um bit de past {lade Aypar também & ineluido no fim de cada grupo de bits do codigo. Examine cada um dos grupos a seguir e admita (que eles acabaram de ser transferidos de um lugar par out, Alguns grupos contém eros, Supona ue nao mais do que dlois erros ocorreram para cada grupo. Determine quais 0s ‘grupos do codigo tém um erro apenas e quais deles tém definitivamenteuim erto cuplo, Sugestao Lembre-se de que € utilizado o c6digo BCD.) G@ 1001010110000 bit de paridade (by o1000L1 101100 ie (© o111110000011 @) Logger to90101 2.26. Suponha que o receptor recebeu os seguintes dados a se- -guir do transmissor do Exemplo 2-14 o1o01000 1000101 Ligo1100 11001000 11001100 Que ertos 0 receptor pode detectar nestes dadlos recebidos? QUESTOES DE FIXNAGAO 7. Realize cada una das converses a seyuir, Para algumas delas, vocé pode querer tentar virios métouos para ver qual deles melhor para voce, Por exemplo, uma conversio binario- decimal pode ser Feita dietamente, ou pode ser feita como uma conversio binario-octal seguida de uma conversio octal: decimal @ Ly ) 355, (© 11010001, = (@) L110101000100111, = ——— © i © : @ ah @ @ de w (= oy : fo) 465, o (P) By = * @ 01110100 cp) = ——___ @ M1010, en) 2.28. Represente 0 valor decimal 37 em cada um dos seguinces modo. (@)_ bindrio puro by BCD e) hexa G@) ASCII Cisco &, trate cada digito como um caraeter) fe) oxtal 2.29. Complete os espacos com a(s) palavrats) corretats) @) A conversio de decimal part vias divisoes por 8 tb) A-conversio de decimal para hexadecimal requer su- cessivas divisoes por requer sucessi- Sistemas de Numeracio e Cédigos 27 (©) Nocédigo BCD, cada € convertide pari o seu binivio equivalente de quatro bits (@) Um transmissor anexa um um grupo do ‘e6digo para permitir a0 recepior detectar ©) Ocsdigo 0 c6dligo alfanumerico m uusado em sistemas computtacionai © so freqdentemente utili- Zados como um Modo convenicnte de representar nu meros bindrios grandes, (@ Uma cadeia de vito bits & denominada um © 2.30, Eserevao ntimero biniro que resulta quando cada wm dos ‘numero @ seguir € inerementado de um @ Onl () 010000 © M0 2-31. Repita 0 Problema 2 para a operaedo de decremento, 2-32. Escreva o mimero que resulta quando cach um dos valores 1 seguir é sncrementado, f@ 77% (@) 2000, 7777, fe OFF, fo 2000. 1000, 2-33. Repita 0 Problema 2-32 para a operacio de decremento, EXERCICIOS DESAFIADORES 2-4. Em um microcomputador os endleregasdas posigoes de me Imoria sio ndmeros bindrios que identificam cada circuito ide meméria onde um byte esti armazenado, Q niimero de bits que compoem um endereco depencle de quaintas posi bes de meméria existem, Como o nlimeno de its pode ser muito grande, os enderecos sio freqtlentemente especiica dos em hexa em vez de hinati. f@) Se um microcomputador usa um endereco de 20 bits, quantas posigoes de memoria diferentes existem? (©) Quantos digitos hexadecimais sto necessirios para re= presentar o enderego de uma posigio de memoria? (©) Qual € 0 enderego hexa da 256" posicio de memé- (Note: 0 primeiro endereco & sempre 0.) Em um CD de udio, o sinal de tensio do dudio & geral- mente amostrado cerca de 44.08) vezes por seguado, © 0 valor de cada amostra & gravado na superficie do CD como, tum ndmero bindrio. Em outras palavras, cada nmero bins rio gravado representa © valor da tenstio em um ponto da forma de onda do sinal de audio. (a) Se 08 niimeros bindrios tem seis bits de tamanho, quantos valores diferentes de tensio podem ser representados por apenas um nuimero bidtio? Repita para oito bits & para dz bits tb) Se alimeros de dez bits 235, fo) Se um CD pode geralmente aimazenar 5 bilhoes de bits, quantos segundos de audio podem ser gravados quando nimeros de dez bits sI0 usados? ‘Uma cimers eletrOnica em preto-e-branco constesi am reticulado sobre uma imagem e entio mede e grava um rndimero bindrio representanclo o nivel le cinza que ela de- recta em cada eélula do reticulad, Por exemplo, se nuime: ros de quatro bits S10 usados, 0 valor do preto € ajustado, pant 0000 e a valor do branco para 1111, ¢ qualquer nivel {le cinza fica entre 0000 ¢ 1111, Se nlimeros de seis bits So usados, © preto € 090000, 0 branco € LLILLL, ¢ todas os cinzas estao entre ees, uponha que queiramos distinguir entre 254 niveis die rentes de cinza em cada celula do reticulado. Quantos bits terlamos que usar para representar esses nivels? Construa uma tabela mostrando as representacdes bins, joctl, hexadecimal © BCD para todos os niimeros decimais, de 0 até 15. Compare sua tabela com a Tabela 2-3 237,28 Sistemas Digitais Prine(pios e Api RESPOSTAS PARA AS QUESTOES DE REVISAO DAS SEGOES SEQAO 2-1 1.2267 2. 52768 pA 2-2 1. 1010071 2 1011011001 3. 20 is SEGAO 2 1.396 2.222; 010010010 3.235 4.627, 630,681 5. LTHOOLTIL 6.059 7.0 até 4095 SEGAO 2-4 1.9422 2, €2D; 110900101101 3.9785 4 BOE, ESF, EAO, EAL 5.757 6.0 ane 65.535 SECAO 2-5 1, 10110010,; 000101111000 (BCD) 22 5, Vantagem: lucilidade de conversio. Desvantagem: BCD requer anais bits SEGAO 2-7 1 Dois 2.99 SBOAO 2-8 1,43, 4F, 53, 54, 20, 30, 20, 24, 37, 32 2. STOP 2. 001101001 3. Dois erros nos dados mio mudariam a paridade par ou impar dos dados,1S. , ceqeaen) (fel te] TL CAPITULO 3 LL Portas Légicas e Algebra Booleana m_5r_1_. mSUMARIO Tn 3-1 Constantes ¢ Varldveis Booleanas 3-9 Port. UL. G2 Tabet 3-3 Operagado OR com Portas OR 3-11 Teoremas de DeMorgan 34 Opera dade das Portas NAND © Operaco NOT Descrevendo Circultos Légicos Algebricamente 3-7 Determinando o Valor da Safa de Gireutos Léeleos $8 Implementando Circultos a Partie de Expressbes Booleanas NOR € Portas NAND verdade 3-10 Teoremas da Algebra Booleana 10 AND com Portas AND 3+£3 Representacdes Alternativas das Portas Lagicas: 3-14 Que Representacao de Porta Logica Usar fmbolos Logicos do Padrao IEEE/ ANSI B1530 Sistemas Digitals Prine(pios e Aplicaches @ OBJETIVOS 1o completar este capitulo, voce deverd estar apto a: W Realizar as 1 Descrever a operacio das portas AND. NAND. OR, NOR © NOP (INVERSOR). bem como constrult as Labelas-ver- dade para as mesmas. @ Desenhar diagramas de tempo para as varlas portas 16- gicas, ‘Jes booleanas para as portas ligieas € das mesmas. pscrever expres para combinacoe ® Implementar circuitos légicos ulllizando portas bésieas AND, OR e NOT ® Estimar o potencial da dlgebra bool car circuitos I6gicos complexos, 1 Utilizar os teoremas de DeMorgan para simplificar ex- pressies I6gicas. {8 Utilizar uma das portas l6gicas universais (NAND ou NOR) para implementar um circulto representado por uma ex- pressaio booleana. 1 Explicar as vantagens de construir um diageama de cir- culto ldgico usando a representacao alternativa de sim- bolos para as portas Kigicas versus a repre ‘rao, ina para simplifi- H Descrever 0 conceito de sinals légicos ativos em nivel BAINO e ativas em nivel ALTO. WM Desenhar ¢ interpretar cireuitos légicos que utilizam a representagdo de portas I6zicas padrao IEEE/ANSI INTRODUGAO Como fol mencionado no Cap. 1, circuitos digitais (ldgicos) foperam de modo bindrio onde cada tensao de safda ou en- trada tem o valor 0 ow 1, AS designacdes 0 € 1 representam intervalos de tensio predefinidos. Esta caracteristica dos circuitos digitals nos permite utilizar a algebra booleana* ‘como uma ferramenta de anailise e projeto de circuitos digl- is. A dlgebra booleana é uma ferramenta matemdtica rela- tivamente simples que nos permite descrever a relagdio en- tre a(s) saida(s) de um eircuito logico e suas entradas atra- vés de uma equacdo (expressio booleana). Neste capitulo estudaremos 0s circuitos l6gicos mais elementares, as por- tas ldgicas. que so 0s blocos fundamentais a partir dos quals todos 0s outros circuitos ligicos e sistemas digitals sao cons- truidos. Veremos como a operacao das diferentes portas 1b- gicas € de circuitos mais complexos, formados pela combi- 10 de portas logicas, pode ser deserita e analisada utill- zando a Algebra booleana. Também vislumbraremos como a Fao of he aso Pg dlgebra booleana pode ser usada para simplificar a expres do booleana de um circuito, de modo a permitir que este ci cuito possa ser reconstrufdo utilizando um menor nimero de as e/ou de conexdes entre estas. Mullo mais sera dito Sobre simplificacao de circuttos no Cap. 4 A dlgebra booleana é também uma ferramenta valiosa para projetar um cireuito que produziré a relagao desejada entre a entrada ¢ a safda, Introduziremos a idéla basica neste capitulo e, depois, faremos uma cobertura mais com pleta deste tépico quando estudarmos 0 projeto de circul- tos lgicos no Cap. 4. Como a élgebra booleana expressa a operacao de circul- tos I6gicos de forma algébrica, ela se apresenta como a forma ideal de descrever a operacao de um elrculto légico para um programa de computador que necessite de infor mages sobre 0 circuito em questo. Este programa pode Ser um procedimento de simplificacao de cireuitos, que re= ‘cebe como entrada a equacao em algebra booleana, simpli- fica-a e fornece como saida uma versao simplificada do cir- cuito légico original. lima autra aplicaezio possivel para esse programa seria a geracdo de fuse maps (mapas de fusivel necessdrios para a programacao de um dispositivo de Loe ca programavel (PLD — Programmable Logic Device). 0 operador forneceria como entrada as equacdes booleanas que representariam a operacio desejada do cireuito eo programa as converteria em fuse maps. Kstudaremos este processo em detalhe no Cap. 12 Sem diivida, a algebra booleana é uma ferramenta muito vallosa para deserever, projetar e Implementar circuttos digitals. 0 estudante que deseja atuar na drea di timulado a trabalhar bastante para compreender a Wgica booleana e sentir-se a vontade com ela (acredite, ela 6 muito, muito mais facil que a dlgebra convencional). Faca todos ‘os exemplos, exercicios ¢ problemas, mesmo aque! seu professor nao tiver recomendado, Quando el rem, faca 0s Seus proprios. O tempo gasto tera valide a pena ‘quando voc€ observar que suas habilidades aumentam € stia confianga eresce. 3-1 CONSTANTES E VARIAVEIS BOOLEANAS A dilgebra booleana possui uma diferenca fundamental em re lacie algebra convencional. Na lgebra bookeana,constantes € variveis passuem apenas dois valores pemitidas, 0.08 1 Uma variivel booleana é uma quantidade que pox, em mo- ‘mentos diferentes, ser igual a 0 ou 1. Varkiveis booleanas So, geralmente utilizadas para representar 0 nivel de tensio pre- sente nas ligagdes ou nos terminais de entradas do cieui- (0, Porexemplo, em um certo sistema digital, 0 valor booleano, 0-6 dado para qualquer nivel de tensio situado no intervalo enire 0 € 0,8 V, enquanto 0 valor booleano 1 € dado para qual quer nivel de fensio situado no intervalo entre 25 V* Assim, 0 e 1 booleanos no sto niimeros de fato, mas, 20 contririo, representim o estado do nivel de tensio devel ogico Falso Verdadeieo Destigado igado Baixo Alto Nio sim ave fechada Chave abenta © uma varidvel, ou, como € chamaclo, o seu nivel légico. Diz- se que © nivel de tensio em um circuito digital esti no ni vel I6gico 0 ou no nivel Idgico 1, dependendo do seu valor ‘numérico de fato. Em logica digital, varios outros termos S40 usados como sindnimos de 01¢ 1. Alguns dos mais comuns io mostrados na Tabela 3-1. Usaremos as dlesignagoes 0/1 © BAIXO/ALTO na maioria das vezes. Conforme dissemos na introducao, a algebra booleana & um modo de expressir a relagio entre as entradas e as sa- {das de um cireuito légico. As entradas so consideradas variavels logicas cujos niveis logicos determinam, a qual quer momento, os niveis l6gicos da stida, A partir de ago- ra, uilizaremos letras para representar variaveis l6gicas. Por exemplo, A poderia representar uma certa entrada ou saida de um circuito digital, e em qualquer instante necessaria- mente teriamos ou A = Ou A= 1 Como apenas dois valores sio possiveis, a dlgebra boo: leana é relativamente mais facil de se trabalhar do que a Algebra convencional. Na Algebra booleana nao existem fra- ‘coes, decimais, ntimeros negativos, raizes quadradas, raizes Ccbicas, logaritmos, ntimeros imaginarios e assim por dian- te. Na verdade, na Algebra booleana existem apenas trés operagdes bisicas: OR (OU), AND (E) e NOT (NAO), Essas operacdes byisicas sao chamadas operacdes ldgicas, Circuitos digitais chamados portas ldgicas podem ser construidos a partir de diodos, transistores € resistores conectados de um modo pelo qual a saida do circuito seja © resultado da operacao logica bisica (OR, AND, NOT) rea- lizada sobre suas entradas, Utlizaremos a Algebra, primei- ramente para descrever e analisar essas portas logicas basi cas, € pasteriormente para analisar e projetar combinagoes dessas portas logicas Conectadas como circuitos légicos. Portas Logicas e Algebra Booleana 31 3-2. TABELAS-VERDADE A tabela-verdade é uma maneira de descrever como a saida de um circuito légico depende dos niveis lgicos presentes nas entradas do circuito. A Fig. 3-Ha) mostra a tabel de para um tipo de eircuito légico de duas entrada relaciona todas as combinacdes possiveis dos niveis l6gicos Dresentes nas entradas A ¢ B com o nivel correspondente da saida 2 A primeira linha da tabela mostra que quando A e B esto ambos em nivel 0, saida a’esti no nivel 1, ou, de modo equivalente, no estado 1, A segunda linha da tabela mostra que quando a entrada B muda para o estado 1, de modo que A= eB = 1, a saida xtoma-se 0, De maneira similar tabela mostra o que acontece com 0 estado da sada para qualquer conjunto de condigoes ce entrad. As Figs, 3-1(b) e (c) mostram exemplos de tabelas-verda- de para circuitos de trés © de quatro entradas. Novamente, cada tabela enumera todas as combinacoes possiveis dos niveis l6gicos de entrada na esquerda, juntamente com 0 nivel ogico resultante para a saida ana direita. E claro que 0 valor real de x dependera do tipo de circuito légico utlizado. Observe que existem 4 linhas para um tabela-verdade de duas entradas, 8 linhas para uma tabela-verdade de tres entradas, e 16 linhas para uma tabela de quatro entradas. O ntimero de combinagoes de entrada seri igual a 2° para uma tabela-verdade de N entradas. Note também que a lista de fodas as combinagdes possiveis de entrada acompanka a sequéncia de contagem binaria, e, assim, toma-se bastante simples escrever todas as combinagoes possiveis sem esque: cer neahuma, Questes de Revisiio 1. Qual € o estado da sida para © circuito de quatzos entradas representado na Fig. 3-1(c), quando todas as entradas forem iguais a 1? 2.Repita a questio | para as seguintes condigdes de en- ada: A = 1,8 =0,C =1,D=0. 3. Quantas linhas deve ter uma tabela para representar um circuito de cinco entradas? bob a ae i iaie reread noe Ls rea ae J prea Fig. 3-1 Exemplos de tabelas-verdade para cie ceuitos (a) de duas entradas, (b) de tres entra das e (©) de quatro entradas32 Sistemas Digitais Principios ¢ Aplicagdes 3-3 OPERAGAO OR COM PORTAS OR A operagio OR ¢ a primeira das tr€s opergdes boolean: basicas a Ser estucada. A tabela-verdade na Fig, $-2(a) mostra 1 que acomtece quando duas entradas ldgicas, Ae B, S20 combinadas através da operacio OR para produzir a saida x Atabela mostra que 2°¢ igual a 1 para todas as combin: bes dos niveis de entrada onde uma ou mais entradas S40 a1, O tinico caso onde »¢ igual a 0 ocore quando ‘A expressio booleana para a operagao OR é dada por: AtB Nesta expresso, o sinal de + nao representa a operagao de adlicao ordinaria, mas representa a operagio OR. A ope- ragio OR € semelhante & adigio ordinaria, exceto para 0 caso em que A € B sio ambos iguais a I. Neste caso, a operacio OR produz 1 + 1 = 1,e nao 1 + 1 = 2, como seria no caso de uma acligio, Na dlgebra booleana, 1 € 0 valor maximo que pode ser obtido, e assim nunca podere- mos ter um resultado maior do que 1. Essa afirmagao con- tinua sendo verdadeira quando Combinamos trés entradas utilizando a operacio OR, Aqui teremos x= A+B +C. Considlerarmos 0 ¢aso em que todas as tr€s entradas S20 iguais a 1 x=1+14+1=1 Novamente, 0 resultado da operagio OR, quando mais de uma entrada é igual a 1, & sempre igual 1. A expresso logica x = A+ Bé lida como “xé igual a A OR B’. O mais importante a ser lembrado é que o sinal de +, que aparece na expresso, representa a operacio OR que foi definida através da tabeli-verdade na Fig, 3-2(a), ¢ nao a operagio de adicio ordinaria Porta OR Em circuitos digitais, uma porta OR é um circuito que pos- sui duas ou mais entradas e cuja safda € igual A combina- ho das entradas através da operagio OR. A Fig. 3-2(b) mostra © simbolo para uma porta OR de duas ent entradas A © B S20 niveis l6gicos de tensilo, € a $3 um nivel l6gico dle tensito cujo valor é o resultado ca ope- ragio OR sobre as entradas 4 € B, isto = A+ B. Em outras palavras, a porta OR funciona de tal modo que sua aida sera ALTA (nivel logico 1) se 4 ou B ow ambas forem iguais @ 1, A saida da porta OR seri BAIXA (nivel l6gico 0) apenas se todas as entradas forem iguais a 0, Esta mesma idéia pode ser estendida para um maior numero de entradas. A Fig. 3-3 mostra uma porta OR de 3 entradas € sua tabela-verdade. O exame desta tabela-ver- dacle mostra novamente que a saida sera igual a 1 para t0- dos 0s ¢asos nos quiais uma ou mais entradas sio iguais a1. Este principio geral € 0 mesmo para portas OR com qual- quer nlimero de entradas. Usando a linguagem da dlgebra booleana, a saida x pode ser express como x= A+ B+ C, onde novamente deve- (a nas. gt dea da opera de tata er dct +s 00l> @ a Fig. 3-2 (a) Tabela-verdade que define a operag0 OR; (b) simbo- lo para uma porta OR de duas entradas. mos enfatizar que 0 sinal de + representa a operago OR, A saida de qualquer porta OR, entao, pode ser expressa pela combinagio das entradas através da operacao OR. Utiliza- remos este fato quando estivermos analisando cigcuitos 16- gicos. Resumo da Operacdo OR Os pontos mais importantes a serem lembrados no que se refere A operagi0 OR © as portas OR sio: 1. A operagio OR produz 1 como resultado, quando qual- quer uma das variveis For igual a 1 2. A operacao OR produz 0 como resultado, quando todas variaveis forem iguais a 0. 3. Na operagio OR, 1+1= 114141 diante 4. A porta OR € um circuito légico que realiza a operaga OR sobre as entradas l6gicas do circuito, 1, e assim por EXEMPLO 3-1 Em muitos sistemas de controle industriais é necessirio at; var uma funcio de saida sempre que uma das virias entra- «las for ativada, Por exemplo, em um processo quiimico, pode ser desejivel que um alarme sejaativado toda vez que a tem- peratura do processo excecler um valor miximo ot sempre que a pressio estiver acima de um certo limite. A Fig. 3-4 mostra um diagrama de blocos desta situacio. O circuito trans- clutor de temperatura produz uma tensio proporcional & tem peratura do proceso. Esta tensio, V%, & comparada com uma tensio de referencia de temperatura, Vjy, através de um cir- cuito comparador. & saida do comparador esti normalmente ABC] xeAs ose 0 0 0 o oot 1 A x2A4B+C 0 1 0 1 5 o4t 1 ce 10 0 1 10 4 1 cao 1 eat 1 Fig. 3:3 Simbolo ¢ a tabeki-verdade para uma pora OR de trés entradas,Portas Logicas e Algebra Booleana 33 Transdutor de |_i_ Vr | Patt Lee Lo il 1 1 | Name iv Von Fig. 3-4 Exemplo de utilizagao da por com uma tensio baixa (nivel Kigico 0), mas esta muda para tuma rensio alta (nivel l6gico 1) quando V; excede Vy, indi- cando que a temperatura do processo é excessiva, Um ar= ranjo similar feito para 2 medio da pressio, de modo que 1 saida do respectivo comparador passa do nivel baixo para © alto quando a pressio for excessiva ‘Uma vez que desejamos que o alarme sejaativado quanclo cow a temperatura ow a pressio seja muito alta, podemos co nectar as saidas dos comparadores a uma porta OR de «las entradas. 4 safda da ponta OR seri ALTA () para qualquer uma das condigdes de alarme, fazendo com que o mesmo seja ativado, Esta mesma idea pode see obviamente estendida para situagoes com mais do que duas variveis de processo, BXEMPLO 3-2 Determine a saida da porta OR mostrada na Fig. 3-5. As entradas da porta OR slo 4 e B que variam segundo 0 dia- grama de tempo apresentado. Por exemplo, A comeca em BAIXO em 4, passa para ALTO em 4, € retoma a BAIXO em 4, € assim por diante, (OR em um sistema de alarme. Solugao A saida da ponta OR pode ser determinada observando-se que ela estard em ALTO sempre que qualqueruma das en- tradas estiver em nivel alto. Quando A passa para ALTO em 1, SAIDA passara para ALTO, A SAIDA permanecerd em ALTO até f,, quando ambas as entradas estario em BAIXO, Observe que as mudangas nos niveis légicos das entraclas que ocorrem em t, ¢ f, nao tém efeito na SAIDA, uma vez ue uma das entradas permanece em nivel ALTO enquanto 4 outra esti mudando. Enquanto uma das entradas da por- a OR estiver em ALTO, a saida permanecerd em ALTO, nao mportando 0 que estiver acontecendo nas outras entradas, Este mesmo raciocinio podle ser usado para determinar © restante do diagrama de tempo para SAIDA. EXEMPLO 3-3 Para o exemplo mostrado na Fig, 3-6, determine a forma de onda na saida da porta OR. Ad ae OTe r es to oiroie B tte ts) oie ft weer |i la dh o- 11 ER ee ee rea ti wm [4 UPA tl wl it wt 1 i T SAIDA | i I ott ue eat | Veer dio ft Pees tt at tg Soe cttaitg Sette cle ty Tempo Ae ) SAIDA = A+B. Be | Fig. 3-5 Exemplo 32,34 emas Digitals Principios ¢ Aplicacies ! ie i. 1 I Coed eet [lh ° aaa 1a Sala SAiDA oe a Tempo Solucao ‘As tés entradas da porta OR, A, Be C, estio variando, con- forme as formas de onda mostradas no diagrama. 4 saida dla porta OR seri determinada observando que esta seri alta sempre que qualquer uma das ues entradas estiver em vel alto. Usando este raciocinio, a forma de onda da saida dda porta OR é apresentada na figura. Devemos prestar ba lante atenglo no que acontece no instante 4. O diagrama mostra que neste instante de tempo a entrada A est sando de alto para baixo, enquanto a entrada B esti pas- ssando dle baixo para alto, Como estas entradas estao fazen- ddo suas transigdes aproximadamente no mesmo instante, € como essas transigoes durum um certo tempo, existe um pequeno intervalo em que ambas as entradas dessa porta OR esto na faxa indefinida entre 0 e 1. Quando isso ocor- re, a sada da porta OR também possui um valor situado nesse intervalo indefinido, caracterizado por um pulso es- Pario e estreito (glifed ou. spike) na forma de onda da sda tem 4, A ocorréncia do glitch, sua amplitude e largura iro depender da velocidade com que as transigdes acontecem. BXEMPLO 3-3B (© que aconteceria a0 glitch mostrado na Fig, 3-6 caso a en- sada C permanecesse em nivel ALTO enquanto Ae Besti- ‘vessem mudando de estado em 4? Solucao Com a entrada Gem ALTO no instante #,, 2 saica da porta OR permaneceri em ALTO independentemente do que estiver ocorrendo nas outras entradas, porque se qualquer ‘uma das entradas estiver em ALTO a saida permaneceri em ALTO, e portanto o glitch nao aparecera na sada Questées de Revisio 1. Qual € a tinica combinacao de valores das entradas que produz um nivel BAIXO na saida de qualquer porta OR? Fig. 3.6 Exemplos 3-34 © 3.38. 2. Escreva a expresso booleana para uma porta OR de seis entradas. 3.Se 2 entrada A mostrada na Fig. 3-6 fosse mantida per ‘manentemente em nivel 1, qual seria a forma de onda resultante na sada? 3-4 OPERAGAO AND COM PORTAS AND A operagdo AND ¢ a segunda operago booleana basica ‘A tabela-verdade que aparece na Fig, 3-7(a) mostra 0 que acontece quando duas entradas légicas, 4 eB, sio combi: las usando a operacdo AND para produzir a saicha x: A tabela mostra que .vesta em nivel ldgico 1 somente quando tanto A como B estio em nivel logico 1. Para qualquer ou- tro caso, onde uma das entradas & 0, a saida € 0. A expresso booleana para a operagio AND € x= AB Nesta expressio, 0 sinal - expressa a operagio AND, ¢ nao 4 multiplicagio ordindria. Entretanto, a operacio AND so- bre variiveis booleanas opera da mesma maneira que @ multiplicacao ordinaria, como pode ser visto através de um ‘exame da tabela-verdade, Assim, podemos pensar nas duas ‘operacdes como se fossem apenas uma, Essa caracteristica pode ser de grande ajuda na andlise de expresses logicas ‘que contenham operacées AND. A expressio x= 4 Bé lida como “x = A AND BO. sinal + € geralmente omitido de modo que a expressio se Torna apenas x= AB. A coisa mais importante a ser lembra- que a operacio AND produziea 1 como resultado ape- ae se Porta AND (o) 1 operacio AND; (b) simbolo da (a) Fig. 37 (a) Tabela-verdade ps porta AND,age owe Fig. 38. Tabela-verdade e o simbolo para uma pona AND de ts entradas nas quando todas as entradas (varidveis) forem iguais a 1 exatamente como na multiplicagao. Este fato permanece verdadeiro para 0 caso de termos mais de duas entradas. Por exemplo, quando a operagao AND € realizada sobre ts entradas, temos.x= A+ B+ C= ABC. O Unico momento em que x pode ser igual a 1 quando A= B= C= 1 Porta AND © simbolo légico para uma porta AND de duas entradas pode ser visto na Fig, 3-7(b). A saida da porta AND é igual 0 proxluto das entradas logis AB, Em outras palavras, a porta AND € um circuito que opera de tal ma: reir que sua saida estd em ALTO apenas quando todas as entradas esto em ALTO. Para todos os oulros casos, a sa- fda da porta estart em BAIXO, Esse mesmo modo dle operacio & caracteristico em portas AND com mais cle duas entradas. Por exemplo, uma porta AND de tés entradas ea tabela-verdade comespondente poem ser vistas na Fig, 3-8. Mais uma vez, observe que a saida da porta € L apenas para o caso em que A= B= C= 1, Aexpressto, part a saida é x = ABC. Para o caso de uma porta AND de quatro entradas, a expresso € x= ABCD, e assim por dante. Observe a diferenca entre os simbolos das portas AND € OR, Sempre que voce vir o simbolo de uma porta AND em um diagrama de circuitos l6gicas, isto Ihe diz que a saida estar em ALTO apenas quando todas as entradas estiv rem em ALTO. Sempre que vocé vir o simbolo de uma porta OR, isto significa que a saida estarii em ALTO quando qual- quer uma das entradas estiver em ALTO. 35 Portas Logicas ¢ Algebra Booleana Resumo da Operacdo AND 1. Aopericio AND € realizada exatamente do mesmo modo que a multiplicacao ordindria de 0s ¢ 1s, 2. A said & igual a 1 quando todas as entradas forem iguais 1 3. A saida € 0 para o caso em que uma ou mais entradas sto iguais a 0. 4, Uma porta AND € um circuito légico que realiza a ope: ragio AND nas entradas lo circuito. NEMPLO 3-4 Determine a forma de onda da saida da porta AND mos- trada na Fig, 3-9, dadas as formas de onda das entradas, Solucao A saida da porta AND € determinada observando que ela estari em ALTO apenas quando todas as entradas estive- rem em ALTO ao mesmo tempo, Para as formas de onda fornecidas, isto acontece apenas durante os intervalos tf, € cf, Em todos os outros intervalos, uma ou mais entradas esto em 0, produzindo portanto um nivel BAIXO na saida, Observe que mudangas nos niveis de entrada que ocorrem, into uma das entradas esti em nivel BAIXO nao tém 0 na a EXEMPLO 3-34 Determine a forma de onda mostraca na Fig, 3-10, da saida para a porta AND Solugao A saida x ser igual a 1 apenas quando A e B estiverem em ALTO a0 mesmo tempo. & partir deste fato, podemos determinar a forma de onda de x como esté mostrado na figura Observe que a forma de onda de a € igual a 0 toda vez que Bé igual « 0, independentemente do que acontece com ‘ T T A ' ' se a Zen tba ot tal ee en se rien e tt alt pat t Lt ie : yy Heary tt itt tal 1 see ' —___ ' x ae nal alewaaele tel bs tet Fig. 3.9 Exemplo 3-436 Sistemas Digitals Principios e Aplieagdes Fig. 3-10 Exemplos 354 ¢ 3-58. 9 entrada A, Também € importante notar que sempre que B igual a 1 a forma de onda de .vé igual a de 4. Entio po- demos pensar na entrada B como uma entrada de controle, cujo nivel logico determina se a forma de onda de A chega ‘011 mo na saida x. Nesta situago, a porta AND é usacla como um circuito inibidor. Podemos dizer que B = 0 a condi- 10 de inibiclo que forea que a safda seja igual a 0. Ao con- trisio, B= 1 €a condicao de habilitacdo, que permite que A chegue até a sada. Esta opera inibiclora € uma impor- tante aplicacao das portas AND que encontraremos mais tarde, EXEMPLO 5B, © que aconteceri com a forma de onda da saida 2 na Fig. 3-10 sea entrada B permanecer em nivel 0? Solugao Enquanto B for mantido em BAIXO, a saida 2 também per- maneceri em BAIXO. Podemos chegar a esta conchisio de dois modos: 0 primeio seria observar que com B= 0 te- mos x= A+ B= 4-0 = 0, uma vez que o resultado da operacio AND (imultiplicag2o), quando uma das entradas € 0, € sempre 0. © segundo modo seria observar que uma porta AND necessita que tod: entradas estejam em, ALTO para que a saida seja ALTO, ¢ isto nao acontece quan- do Bé mantido em BAIXO, Questies de Revisio 1. Qual € a unica combinacao de entrada que ina produ- 7ir um nivel ALTO na saida de uma porta AND de cin- co entradas? 2. Qual € 0 nivel logico que deve ser aplicaco na segun- da entrada de uma porta AND de duas entradas para que 0 sinal aplicado na primeira entrada seja inibido Cimpedico) de chegar na saida? | 3. Falso ou verdadeiro: A saida de uma porta AND sem- | pre difere da saida de uma porta OR para as mesmas | condigoes de entrada | 3-5 OPERAGAO NOT A operacao NOT € realizada, a0 contritrio das operagoes AND € OR, sobre uma tinica entrada. Por exemplo, se a (a) Apresenga do pequeno “UL nr © Fig. 3-11 (a) Tabela-verdade; (b) simbolo para o INVERSOR (NOT), (©) formas de onda variavel A é sujeita a opera expresso como: NOT, 0 resultado x pode ser «barra sobreposta representa_a operagio NOT. Esta expressio ¢ lida como “x igual a NOT a" ou “x€ igual a0 inverso de A’ ou “x € igual a0 complemento de a" Cada uma dlestas expressdes € le uso comum, ¢ todas indicam que o nivel ligico de x= A 6 opasto ao valor logico de A. A tabe- laverdade mostrada na Fig. 3-11) esclarece esta afirmacio para os dois casos possiveis, A= Oe A= 1, isto € =0 porque NOT 160 0 =1 porque NOT 061 A operagio NOT € também chamada de inverso ou com- plemento; estes termos serio usados de modo intercambidvel durante o restante do livro. Apesar de sempre utilizarmos a barra sobreposta para representar inversio, € importante ‘mencionar que um outro simbolo para representar a inver- sao € 0 apéstrofo (), ito a=a 10 reconhecidos como indicadores da Ambos os simbolos operagao de inversi 0, Circuito NOT (INVERSOR) A Fig. 3-11(b) mostra 0 simbolo para a representagio do circuito NOT, que € mais comumente chamado de IN- VERSOR. Este ciscuito tem sempre uma tinica entrada, & © nivel l6gico de sua saida é sempre oposto a0 nivel l6gi- co da entrada, A Fig, 3-11(€) mostra como o INVERSOR age sobre o sinal de entrada, Ele inverte (complementa) © sinal de entrada em todos os pontos da forma de onda da entrada. Case ame ier ee gu A brad” AN.)Resumo das Operacdes Booleanas As regras para as operigdes AND, OR e NOT podem ser resumidas como segue: oR AND NOT 0+0=0 0-050 B=1 O+1=1 O1=0 TH=e 140=1 1-0-0 1t1=1 0 1-451 Questdes de Revisio 1. A saida do INVERSOR da Fig, 3-11 € conectada & en- trada de um segundo INVERSOR. Determine 0 nivel, | l6gico da saida do segundo INVERSOR para cada ni- | vel logico da entrada a, 2. A saida da porta AND da Fig. 3-7 € conectada & entra- dia de um INVERSOR. Escreva a tabela-verdade que relaciona a saida ydo INVERSOR com cada combina- (ao das entradas’ 4 e B. 3-6 DESCREVENDO CIRCUITOS LOGICO: ALGEBRICAMENTE, Qualquer citcuito légico, independentemente de sua com- plexidace, pode ser completamente descrito usando as operacdes booleanas previamente definidas, porque as portas AND, OR e NOT sio os blocos bisicos para a cons- truco de sistemas digits. Por exemplo, considere 0 cuito da Fig. 3-12. O circuito possui 3 entradas, 4, Be C.€ uma tnica Sada, x: Utlizando as expressoes booleanas para cada porta, podemos facilmente determinar a expressio para a saida. A expressio para a saida da porta AND € escrta como A» B, Esta saida € conectada a uma porta OR, juntamente ‘com C, que & a outra entrada do circuito, A porta OR opera sobre as entradas de modo que a saida Seja 0 resultado de ‘uma operacao OR sobre as entradas. Assim, podemos ex pressar a stida da porta OR como x= A+ B+ C(e ma expresso também poderia ter sido escrita como x + A» B, uma vez que a ordem dos termos na operacio OR) Ocasionalmente, pode haver dévida em relagio a qual operacio deve ser realizada primeiro. A expressio A+ B+ € pode ser interpretada de dois modlos: (1) é feita a opera- <0 A BOR C, ou 2) € feita a operacio 4 AND B+ C = evitar essa confusio, fica definido qui pressio possua as operagdes AND € OR, Slo realizadas primeiro, a no ser que existam paréntes na expresso, neste caso, a operacdo dentro dos pat importa na ‘operagdes AND Ace sete o Fig 3-12 Circuito ldgico com sua expressio booleana Portas Légicas e Algebra Booleana 37 a A+B 8 x oe Fig. 3-13 Circuito logico cuja expresso requer parénteses, (A+B) realizada primeiro. Esta € a mesma regra usada na Algebra comum para determinar a ordem das operagoes, A lim de dar mais um exemplo, considere o circuito da Fig. 3-13. A expresso para a saida da porta OR é simpl mente A+ B. Esta saida serve como entrada de uma porta AND juntamente com uma outra entrada C; Portanto, pode- mos expressar a saida da porta AND como x= (A+B) G Observe 0 uso de parénteses para indicar que A OR Bé realizada primeiro, isto é antes que se faca um AND desta soma OR com C. Sem os parénteses, poceriamos interpre- tara expressio de forma incorreta, uma vez que A+ B+ C significa A OR com 0 produto B+ C. Circuitos Contendo INVERSORes Sempre que um INVERSOR é apresentado em um diagrama de eireuitos logicos, a expressio para a sua saida ¢ simples- mente igual expressio da entrada com um barra sobre ela, [A Fig, 3-14 mostra dois exemplos usindo INVERSORes, Na Fig. $-14(a), a entradu € conectada a um inversor, ea saida clo mesmo ¢ igual a 7. A saida do INVERSOR é conectada 4 uma porta OR juntamente com B, de modo que a saida dla porta OR € igual a A + B Observe que a barra esté a nas sobre 0 4, indicando que 4 ¢ primeiramente inverido € depois ¢ feita uma opericio OR com B. Na Fig. 3-140b), a saida da porta OR € igual a A+B, esta € conectada alum INVERSOR. A sala cdo INVERSOR € portanto igual a (A+ B), uma vez que ele inverte a expres sao de entrada completa Observe que a barra cobre a ex- pressio (A+ 8) intera, Isto ¢ importante porque, como ser mostrado mais adiante, as expresses (A+B) e (A + B) nndo sto equivalentes. A expressio (A+B) significa que realizamosa operagio AOR Be que depois o resultado desta opericio ¢ invertido, enquanto a expresso (A + B) indi ca que 6 invertido, 8 ¢ invertido e somente depois ¢feita uma operacio OR com estes resultados ; (@) ‘a A+B = XeAGB (b) Fig. 3-14 Circuitos que usam INVERSORes,() (A+ B)C (As 8)C D+ (A+ BIC | x=[D+(A+B)C)-E 0) A Fig, 3-15 mostra mais dois exemplos que devem ser estudados com cuidado. Observe especialmente 0 uso de dois conjuntos separados de parénteses na Fig. 3-15(b). Observe também que na Fig, 3-15(a) a varidvel de entrada eesti conectada como entrida em dus ports diferentes. Questdes de Revisio 1. Na Fig. 3-15(a), troque cada uma das portas AND por uma porta OR e toque a porta OR por uma porta AND. Agora escreva a expresso para a saida x: 3-7 DETERMINANDO 0 VALOR DA SAIDA DE CIRCUITOS LOGICO! ‘Uma vez obtida a expressio booleana pant a sada do circu (6, 0 nivel ldgico da saida pode ser determinado pars qual- quer conjunto de niveis logicos das entradas. Por exemplo, suponha que desejamos saber o nivel logico da saida x para © cireuito mostrado na Fig. 3-15(a), part 0 ¢aso em que A 0, B= 1, C= Le D= 1. Como na algebra ordinatia, o valor de 2epode ser encontrado substituindo-se os valores das vit- ridveis na expressio e fazendo as operagdes como se segue: x = ABCAY D) O-1-1-0FD 1e1-1-@FD S11 111-0 0 Como um outro exemplo, vamos avaliar & expressio para a sada do circuito da Fig. 3-15(b), para 0 caso em que A= 0, B=0,C=1,D Fig, 3-15 Mais exemplos, x= (D+ TAF BOE Ta De um modo geral, as seguintes regras devem ser obedeci- das quando avaliamos expressdes booleanas: 1. Primeiro, faga todas as invers6es de termos simples, isto €0=1ou1=0. 2. A seguir, faga todas as operagdes que estio dentro dos parenteses. 3. Faca a operacio AND antes da operacio OR, ue os parénteses indiquem 0 contririo, 4. Se a expressio tiver uma barra sobreposta, fica as opera oes da expressio primeiro e depois inverta 0 resultado, Para praticar, determine os niveis ldgicos das saidas dos circuitos da Fig. 3-15 para o caso em que todas as entradas 810 iguais a 1, AS respostas So x= Oe x= 1, respectivamente Determinando o Nivel da Saida a Partir de um Diagrama © nivel l6gico da saida para um dado conjunto de niveis logicos das entradas também pode ser determinado direta- mente do diagrama do circuito, sem utilizar a expressio boo- teana, Fsta técnica € frequlentemente usa por téenicos du- rante testes ou reparos de circuitos digits, uma vez que ela mostn qual deveria sera saida de cada porta, bem como qual deveria ser a said final do sistema. Por exemplo, o circuito da Fig. 3-15(a) foi redesenhado na Fig. 3-16 com niveis de entrada iguais a. = 0, B= 1, C= 1, D= 1.0 procedimen- to € 0 seguinte: a partir das entradas, devemos determinaromy para cada INVERSOR, ou porta, 0 valor de sua saida até que © valor da saida final do sistema seja encontrado, Na Fig. 3-16, a porta AND niimero 1 tem fodas as suas, entradas em nivel 1 porque 0 INVERSOR troca A= 0 para 1. Esta condicio produz um nivel l6gico I na saida da porta AND, uma vez que 1-1-1 = 1. A pona OR tem como entradas os niveis 0 ¢ 1, 0 que produz um nivel I na uma vez que 1 + 0 = 1. Este nivel 1 € invertido para nivel, 0, © este, por sua vez, € aplicado como entrada da porta AND ntimero 2, juntamente com a saica da porta AND nti- mero 1, Os niveis 0 ¢ 1 nas entradas da porta AND ntimero 2-vao gerar na saida um nivel logico 0 porque 0+ 1 = 0. EXEMPLO 3-6 Determine saida do circuito da Fig 3-16 para 0 caso em que todas as entradas estio em BAIXO. Solu Com A= B= C= D= 0, saida da porta AND 1 estar no nivel BAIXO. Este € colocado na entrada da porta AND 2, 0 que automaticamente gera um nivel BAIXO na saida, inde- pendlentemente dos niveis légicos em outros pontos do cir- cuito. Este exemplo mostra que nem sempre é necessiirio ac ac aac @ A erate ceeeeaere| Ac c 8, Portas Légicas e Algebra Booleana 39 Fig. 316 Determinando 0 nivel ogico de sada a pac tirdo diagrama do circuito, determinar os niveis l6gicos em todos os pontos do citcuito pant determinar o nivel logico de sua sada, Questées de Revisio 1. Use a expresso para para determinar a sida «lo cir- cuito da Fig, 3-15(@), para as seguintes condigoes de entrada: A= 0, B= 1, C= 1eD=0, 2, Use @ expressio para a-para determinar a sada do cir- cuito da Fig. 3-15(b), para as seguintes condigées de entrada: A= B= E=1eC 0. 3. Determine as respostas das questoes 1 e 2, encontran- do os niveis l6gicos presentes em cada entrada da das portas l6gicas, como foi feito na Fig. 3-16. 3-8 IMPLEMENTANDO CIRCUITOS A PARTIR DE EXPRESSOES BOOLEANAS. Se a operacao de um circuito logico é definida por meio de ‘uma expresso booleana, entao o diagrama do circuito 16- gico pode ser implementado diretamente desta expressio. Por exemplo, se necessitamos de um circuit que é defini- Soto sete Rac () TS ) ec. @ y=AC+ 80+ ABC Fig. 3-17 Consruindo um circuito ligico a partir de uma expressio booleana,40 Sistemas Digitais Prineipias ¢ Aplicaches do pela expresso x= A+ B+ C, percebemos imediiatamen- te que tudo de que precisamos € uma porta AND de tres entradas. Se precisamos de um circuito definido pela ex- pressio x = 4+ B, poderiamos usar uma porta OR de dduas entradas com um INVERSOR em uma de suas entra- das. Esse mesmo raciocinio usado para esses casos simples pode ser estendido para circuitos mais complexes. Suponha que desejamos implementar um circuito cuja saida pode ser definida pela expressio y = AC + BE + A BC. Esta expresso booleana possui trés termos (AC, BC, ABO sobre os quais é feita uma operacdo OR. Isto nos diz ue niecessitamos de uma porta OR ce tes entradas que Sto iquais a AG, BC e A BC, respectivamente. Isto € mostrado na Fig. 3-170, onde uma porta OR de tres entracas est desenhada com suas entradas AC, BC e ABC. Cada entrada da porta OR é um temo que expressa uma ‘opera AND, o que significa que portas AND com entra ddas apropriadas devem ser usadas para gerar cada um des- ses termos. Isto & mostrado na Fig. 3-17(b) que € 0 diagra- ‘ma do circuito final. Observe 0 uso dle INVERSORes para produzir os termos Ae & necessitios a expresso ssa abordagem é bastante geral e pode set sempre se- uida, embora vamos ver mais tarde que existem outras teécnicas melhores e mais eficientes que podem ser empre- gidas. Por enquanto, esse método direto de implementar Circuitos l6gicos deve ser utilizado para diminuir o ndimero de coisas novas que cevem ser aprend EXEMPLO 3-7 Desenhe 0 circuito que implementa a expressio x= AB+ BC Solucdo Esta expressio indica que os termos AB e BC sao entea- das de uma porta OR, e cada um destes termos pode ser gerado por uma porta AND. O resultado € mostrado na es 7 AB Bc co _____| Questées de Revisiio 1. Desenhe 0 circuito que implementa a expresso x = ABC.AFD), usando portas légicas com no maximo trés entradas. 2, Desenhe o circuito para a expressio y ABC AC Bo + 3. Desenhe o circuito para x= | D+ (A¥ BQ: £. 3-9 PORTAS NOR E PORTAS NAND Existem dois outros tipos le portas l6gicas, portas NOR, © portas NAND, que sito amplamente utilizadas em cit cuitos digitais. Estas portas, na verdade, combinam as operagoes basicas AND, OR © NOT, Este fato faz com que seja relativamente simples descrever o seu funcio- namento utilizando as operacdes booleanas aprendidas anteriormente Porta NOR simbolo para uma porta NOR de duas entradas pode ser visto na Fig, 3-19(a). Este simbolo ¢ igual ao simbolo de uma porta OR, exceto pelo pequeno circulo que possui em sua saida. Este pequeno circulo representa a operacao de in- versio. Entio, poclemos dizer que uma porta NOR opera do mesmo modo que uma porta OR seguicla de um INVER- SOR, de modo que os cifcuitos mostrados na Fig. 3-19(a) € (b) so equivalentes & a expressiio booleana para a saida de uma porta NOR é dada por x= A+B. A tabela-verdade, que pode ser vista na Fig, 3-19(6), ‘mostra que a safda de uma porta NOR € exatamente o in- verso da saida para uma porta OR, para toclas as condligdes, de entrada. Enquanto a saida de uma porta OR vai para o nivel ALTO sempre que qualquer uma das entradas esti em ALTO, a porta NOR vai para nivel BAIXO sempre que qual quer uma das entradas esti em ALTO. Este mesmo racioci- nio pode ser estendido para portas NOR com mais de «lu entradas, Fig. 3-18 Exemplo 37.Fig. 3-19 (a) Simbolo para porta NOR; (b) circuito equivalente (© tabela-verdade, EXEMPLO 3-8 Determine a forma de onda da saida de uma porta NOR para as formas de onda mostradas na Fig. 3-20. A 7 T T ' ' a I t ° + + 1 1 1 ° A x2A38 e Fig. 3-20 Exempio 38 Solucdo Existem diversas maneiras de determinar a forma de onda da saida de uma porta NOR. A primeira é encontrar a forma de onda da saida de uma porta OR e depois inverté-la, isto 6, trocar todos 0s 1s por 0s e vice-versa. Uma outra utiliza 0 fato de que a saida de uma porta NOR estara em ALTO ape- Portas Logicas e Algebra Book At ras quando todas as entraclas estiverem em BAIXO. Entio voce pode examinar as formas de onda das entradas e en- contrar os intervalos de tempo em que todas as entradas estio em BAIXO e fazer com que a s: ja em ALTO. estes intervalos. A saida da porta NOR estard em BAIXO para todos 0s outros intervalos de tempo. A forma de onda resultante para a saida € mostrada na figura. EXEMPLO 3-9 Determine a expressio booleana para uma porta NOR de és entradas seguida de um INVERSOR, 3 = AaBsO-A+B+C Fig. 3-21 Exemplo 39. ome Solucao Observe a Fig. 3-21, onde 0 diagrama do circuito pode ser visto. A expressio para a saida da porta NOR € dada por (AF BFC). Esta sida INVERSOR para produzir: i conectada na entrada de um A presenca de dois sinais de inversao indica que a expres sio (4 + B+ © foi invertida ¢ depois invertida mais uma vez, Deve estar claro que o resultado destas operagdes sim- plesmente no altera a expresso original (4+ B+ ©). Isto é x= Gt BTO= 4+ B+ Sempre que duas barras de inversao estiverem sobre uma mesma variivel ou expressao, elas se cancelam exemplo anterior. Entretanto, em casos como A+B , as barras de inversio nao se cancelam. Isto acontece porque as barras de inversio menores invertem a5 varidvets sim- ples Ae B, respectivamente, enquanto as barras mais larga invertem toda a expressio (A+B), Entlo A+B # 4+ B. De modo semelhante, A+B # AB. Porta NAND O simbolo para uma porta NAND de duas entradas pode ser visto na Fig. 3-22(a). Este simbolo é igual ao simbolo da porta AND, exceto pelo pequeno circulo em sua saida. Uma vex mais, este pequeno circulo representa uma operagio de inversdo. Entio, podemos dizer que uma porta NAND_ funciona como uma porta AND seguida de um INVERSOR, que portanto os circuitos das Fig. 3-22(a) e (b) sto equi valentes e que a expressio booleana para a saida de uma porta NAND é x= 3B.Sistemas Digitals Principios e Aplicagoes (oe, et Ayo NANO : D pace ca eas Tae ea ape of ca A AB AB © 8 A tabela-verdade vista na Fig, 3-22(c) mostra que a saida de uma porta NAND é exatamente o inverso da saida de ‘uma porta AND para todas as condig6es possiveis de entra- da, A saida de uma porta AND vai para ALTO quando todas as entradas estdo em ALTO, enquanto a saida de uma port NAND vai para BAIXO somente quando todas as entradas esto em ALTO. Portas NAND com mais de duas entradas também apresentam essa mesma caracters EXEMPLO 3-10 Determine a forma de onda da saida de uma porta NAND Fig. 3-22 (a) Simbolo para porta NANDs (b) cireuito equivalente; (©) tabela-verdacle esto em ALTO e fazer com que a saida esteja em BAIXO, nesses intervalos. A saida estard em ALTO em todos os outros intervalos, EXEMPLO 3-11 Implemente um circuito légico cuja expresso € x = AB-(C#D) usando apenas portas NAND ¢ NOR cujas formas de onda das entradas estao mostradas na Fig. °° E20. ie o : - 7 om T T Fig, 3:24 Exemploy 3.11 © 512 A ' \ ea (ea _ tee : 7 1 4 i ieee Solugaio tas ieee x I © termo (CFD) € a expr saida de uma porta NOR. Este termo, em conjunto com A ¢ B, é utilizado como eentracia de uma operacao AND cujo resultado final € inver Lido. Isto, obviamente, resulta em uma operacio NAND. Assim, 0 Circuito implementado € aquele que pode ser vis- tona Fig. 3-24, Observe que a porta NAND primeiro realiza uma operagio AND sobre os temos A, Be (C+D) ¢ de- oe pois inverte o resultado inteir. Solugao EXEMPLO 3-12 A forma de onda da saida pode ser determinada de varias ‘maneiras. Uma delas é desenhar a forma de onda da sai da para o caso de uma porta AND e depois inverter o re- sultado. Uma outra utiliza 0 fato de que a saida da porta NAND estar em BAIXO apenas quando todas as entra das estiverem em ALTO. Entio, vocé pode encontrar os intervalos de tempo durante os quais todas as entradas Determine 0 nivel l6gico da sada na Fig. 3-24 quando B=C=1eD=0, Solugao Podemos solucionar este problema de dois modos: no pri- meiro modo usamos a expressdo booleana para:x= ABET D, T1ato No segundo método, escrevemos 0s niveis logicos de trada no diagrama do circuito (mostrados entre parénteses na Fig, 3-24) e a partir desses niveis achamos os niveis légi- cos da saida de cada porta até encontrarmos o resultado final A porta NOR possui como entradas 0 € 1, © que faz a aida ser igual a 0 (em uma porta OR a saida seria 1). A porta NAND entao tem como entradas os niveis l6gicos 0, 1 € 1 ‘© que faz com que a saica seja igual a 1 (em uma porta AND a saida seria igual a 0). Questées de Revisio 1. Qual ¢ 0 tinico conjunto de condigdes de entrada que vai gerar um nivel ALTO na saida'de uma porta NOR de ts entrada 2. Determine o nivel da saida do circuito da Fig 3-24 para 0 caso em que A= B= 1eC=D=0, 3. Troque a porta NOR la Fig. 3-24 por uma porta NAND € troque também a porta NAND por uma porta NOR Qual € a nova expressio booleana para x? 3-10 TEOREMAS DA ALGEBRA BOOLEANA Vimos como a algebra booleana pode ser usada para nos ajudar a analisar um circuito lgico © expressar sua oper io matematicamente, Continuaremos nosso estuclo da al- na investigando scus varios teoremas (regras), Chamados teoremas booleanos, que podem nos ajudar a simpiificar express6es e circuitos I6gicos, O primeiro grupo de teoremas é mostrado na Fig. 3-25. Em cada um deles, «° E uma varidvel logica que pode ser igual a 0 ou 1. Cada {corema esti acompanhado por um circuito K6gico que «le- monstra sua validade, O teorema (1) mostra que o resultado de uma operacio, AND que tem como entradas uma varidvel qualquer x ¢ 0 deve ser igual a 0. Isto é ficil de lembrar porque a opera 20 AND € como a muliplicacio ordinaria, onde sabemos que 0 resultado de multiplicar qualquer coisa por 0 € 0. Sabemos também que a saida de uma porta AND serd 0 sempre que qualquer uma das entradas for 0, independen- temente do nivel logico da outra entrada (0 teorema (2) € também dbvio, se fizermos mais un vez a comparacio da multiplicacao ordinaria com a opera- gto AND, ‘0 teorema (3) pade ser provado verificando o resultado para cada valor possivel de entrada. Se 2° = 0, ent0 0 +0 = O;se x= 1, entio 1-1 = 1, Portanto, x- x= 2x O teorema (4) pode ser provadio do mesmo modo, En- ‘retanto, podemos raciocinar que em qualquer instante ou xvou seu inverso ¥ deve ser igual a 0 €, entdo, uma opera- (20 AND de 2 com seu inverso sera sempre igual a 0, Oeorema (5) € direto, uma vez que 0 adicionadoa qual quer valor nao altera esse valor, seja na adigao ordindria ou na operacio OR Portas Légicas ¢ Algebra Booleana 43 1 a oo—___ [ > |) [ Re [ > 2 wets xp J a (a) ex © x00 ST) : ore ST) : Fig, 3-25 Teoremas de uma variivel (© teorema (6) afirma que 0 resultado de uma operacio OR que possui como entradas uma varidvel qualquer e 1 seri sempre igual a 1. Podemos fazer a verificacio deste teorema para os dois valores possiveis de 20+ 1= Le l + 1 = 1. De modo equivalente, podemos lembrar que a saida de uma porta OR de duas entradas sera igual a 1 quan- do qualquer uma das entradas for igual a 1, nao importan- do 0 valor da outea entrada © teorema (7) pode ser verificado para ambos os valo- resdex0+0=0e1+1=1 © tcorema (8) pode ser provado de modo similar, ov podemos raciocinar que em qualquer instante «ou seu in verso Festari em nivel l6gico 1, entio sempre teremo: ‘operacdo OR de 0 € 1, cujo resultado sera sempre 1 “Antes de introduzirmos mais teoremas, devemos enfati- zar que quando 0s teoremas de (1) a (8) sto aplicados, a varidvel x pode, na verdade, representar uma expressio que contenha mais de uma variavel. Por exemplo, se tivermos a expressio AB (AB ), podemos aplicar 0 teorema (4) se fi- zeros x= AB. Entao podemos dizer que AB( AB) = 0 Este mesmo raciocinio pode ser aplicado para 0 uso de qualquer um destes teoremas,44 Sistemas Digitais Prinefpios ¢ Aplicagoes ‘Teoremas com Mais de Uma Variavel (Os teoremas apresentacios a seguir envolvem o uso de mais de uma variavel o xt yay 0) x ys yx GD xt QF Da WH trax ye 2) a2) = Gonz = ay (Bax + Daystar (BD Wet OOF D= uy t ayt uz t xz ai) xtay=ax as) xt Ryoxty Os tcoremas (9) € (10) sto conhecidos como lets da comutatividade. Estas leis determinam que a ordem na qual realizamos as operacOes AND © OR nao € importante, O resultado & 0 mesmo. Os teoremas (11) € (12) st0 conhecidos como lets da assoctatividade, elas afirmam que podemos agrupar as va- tiaveis de expressdes do tipo AND ou OR do modo que de- sejarmos. © teorema (13) € a fe da distributividade, que afirma que uuma expressio pode ser expandida muliplicando-se termo a termo, do mesmo modo que ¢ feito na algebra comum. Este teorema também afiema que podemos fatorar uma expressio, Caso tenhamos a soma de dois (ou mitis) te mos, cada um contendo uma variével comum, podemos fatorar essa varivel como fazemos na ilgebra coum. Por exemplo, na expresso ABC+ AB, podemos fatorar a varidvel B ABC + ABT = BAC + AT) Como um outro exemplo, considere a expressio ABC + ABD. Neste caso, estes dois termos tém as variiveis Ae B em comum, € portanto 4 + B pode ser fatorado, como ve. mos a seguir ABC + ABD = AB(C + D) Os teoremas (9) a (13) sao ficeis de lembrar porque so idénticos aqueles utilizados na algebra comum, Os teoremas (1) © (15), por outro lado, nao possuem correspondentes, a algebra comum, Cada um deles pode ser demonstrado substituindo sce y'na expresso por todos 0s diferentes casos possiveis, conforme demonstrado para. 0 teorema (14): Caso 1. Para x= 0, = 0.1 xt ays x o+0-0=0 o=0 Caso 2. Para x= 0, y= xtay=x o+o-1=0 o+0=0 o=0 Caso 3. Para x= 1,.y=0 xtay=x 141-051 14+0=1 1=1 xt aya 141-151 i+1=1 1=a © teorema (14) também pode ser demonstrado através de fatoragao e do uso dos teoremas (6) ¢ (2). xt ay =x + 9) = x + | {usando o teorema (6)] = x [usando 0 teorema (2)] Todos esses teoremas da Algebra booleana podem ser Uiteis na simplificagio de uma expresso logica, isto €, na reducao do ntimero de termos da expressio, Quando isto é feito, a expressio simplificada d origem a um circuito que €menos complexo do que aquele que a expressio original prodiuziria. Uma boa parte do préximo capitulo sera deci cada 20 proceso de simplificagao de circuitos. Por enquanto, ‘os exemplos seguintes servem para ilustrar como os teore- ‘mas booleanos poclem ser aplicados. BXEMPLO 3-13 0 y= ABD+ AB ‘Simplifique a expres: Soleao Fatore as varidveis comuns AB utilizando o teorema (13): = ABCD + D) Pelo teorema (8), 0 termo entre parénteses é igual a1 € portanto, y= AB-1 = AB _ usando o teorema 21 EXEMPLO 3-14 Simplifique z= (A + BXA + By Solugao A expressao pode ser expandida multiplicando-se 0s ter ‘mos [teorema (13)! A+A Bt BAtE-R Pelo teorema (4), 7 ma (3)] A= 0, Além disso, B- B= Bteore- Z-0+4-B+ B-A+ B= AB+AB+B Fatorando a varidvel B lteorema (13)], temos z=BA+A+D Finalmente, utilizando os teoremas (2) e (6), z=BEXEMPLO 3-15 Simplifique x = ACD + ABCD, Solugio Fatorando as varidveis comuns GD, temos x= CDA + AB) Utiizando o teorema (15), podemos substiuir 4+ AB por A+ B,eentio = cDA+ B Questoes de Revisio 1, Use os teoremas (13) ¢ (14) para simplificar + ABC 2, Use 0s teoremas (13) e (8) para simplificar y ABCD + ABCD. 4 3-11 TEOREMAS DE DEMORGAN Dois dos mais importantes (coremas da dlgebra booleana So atribuidos a um grande matemaitico chamado DeMorgan. (Os teoremas de DeMorgan sio exiremamente titeis para simplificar expresses nas quais 0 produto (AND) ou a soma (OR) das varidveis € invertido, Os dois teoremas sao: am @FP=xF an Gry) =s+ 0 teorema (16) diz que quando uma soma OR est inver- tida, esta € igual ao produto AND das variaveis invertidas. O teorema (17) diz que quando um produto AND de duas var Aveis esti invertido, este € igual a uma soma OR das variveis, invertidas, Cada um clos teoremas de DeMorgan pode ser pron- tamente clemonstrido verificando-o para todas as combina. des possiveis de valores para x e 3. Esta demonstracio € eixada para ser feita como exercicio ao final do capitulo. Apesar de esses teoremas terem sido enunciados em, termos de varidveis simples x € 3, eles sd0 igualmente vlidos para situacdes nas quais €/oU )'s20 expressoes que contenham mais de uma varidvel, Por exemplo, aplicagao destes teoremas na expresso (AB + C) pode ser vista a seguir: GBT O = GB). Note que aqui tatamos AB como xe C como y: 0 re sultado pode depois ser simplificado jf que temos um pro- duto AB que é invert. sho se toma Isando 0 teorema (17), a expres- WET = (A+B Observe que podemos substituir B por B, ¢ entio finalmente cemos B Portas Logicas ¢ Algebra Booleana 45 Este resultado final possui sinais de inversto apenas em variaveis simples. EXEMPLO 3-16 Simplifique a expressio 2= (A+C)-(B¥D) para uma ou. tra que contenha apenas variiveis simples invertidas. Solucao Utilizando 0 teorema (17), podemos reescrever @ expres- sdo anterior como GV O+GrD) Podemos pensar nesse procedimento como partir 0 si- nal de inversio ao meio. trocar sinais AND (-) por sinais OR C+), Agora o termo (A+ C) pode ser simplificado apli- cando-se © teorema (16). Do mesmo modo, (BD) pode ser simplificado como se segue: z= G¥0)+ BaD) Gt) +B-D Nesta simplificagao, partimos o sinal de inversto ao meio € trocamos 0s sinais C+) por (-). A seguir, cancelamos as in- versoes duplas temos finalmente AC + BD (© Exemplo 3-16 mostra que, quando se utilizam os teote- mas de DeMorgan para simplificar uma expressto, 0 que fazemos € partir o sinal de inversio em qualquer ponto na expresso € entio mudar 0 sinal do operador que estiver neste ponto (+ € trocado por « e vice-versa). Este procedimento pode ser continuado até que a expresso seja reduzida a uma ‘outra na qual apenas variiveis simples encontram-se invert das, Outros dois exemplos podem ser vistos a seguir: Exemplo 2 = GP BOY (DT EF (ABO) + (DF EP) BC) + (D- EF) 4-B+ D+ D-E+ Py Os teoremas de DeMorgan podem ser facilmente esten- didos para mais do que duas varidveis. Por exemplo, pode- se provar que! Aqui podemos ver que o grande sinal de inversto foi parti- ‘do em dots pontos e, nesses pontos, 0 sinal do operador foi trocaclo por seu oposto, Esse raciocinio pode ser estendido pant um nimero qualquer de varidveis. Mais uma vez, ob- serve que as varidveis podem ser expressoes em lugar de varidveis simples, Veja um outro exemple:46 Sistemas Digitals Principlos e Aplicacies () Fig. 3-26 (a) Circutos equivalentes obtides pela aplicagio do tearema (16), (b) simbolo alternativo para a func Implicagdes dos Teoremas de DeMorgan ‘Vamos examinar os teoremas (16) ¢ (17) do ponto de vista de circuitos logicos. Primeiro considere 0 teorema (16): © lado esquerdo da equacio pode ser visto como a sada de uma porta NOR cujas entradas sa0 we y, O lado direito, da equagao, por outro lado, pode ser visto como a saida de uma porta AND cujas entradas sio as varkiveis ey inver tidas. Estas duas representacoes sd equivalentes € esto ilustradas na Fig. 3-26(a). Isto significa que uma porta AND ‘com inversores em cada uma de suas entradas é equivalen te a uma porta NOR. Na verdhade, ambas as representacde: sao usadas para representar a funcio NOR, Quando a porta AND com entradas invertidas € usida para representar i funcio NOR, esta € geralmente desenhada como mostrado na Fig, 3-26(b), onde os pequenos circulos nas entraclas representam a Operacao de inversao, Agora considere o teorema (17) Noy =¥HT lado esquerdo da equagdo pode ser implementado atra- vés de uma porta NAND com entradas ae 3 O lado direito pode ser implementado por uma porta OR que tenha como entradas +e yinvertidas. Estas duas representagoes equiva lentes sto mostradas na Fig.3-27a). Uma porta OR com in, versores em cada uma de suas entradas € equivalente a uma 0) [Reve > NOR, porta NAND. Na verdade, ambas as representagdes sto usa- das para representar a fungio NAND. Quando a porta OR ‘com entradas invertidas & usada para representar a funcao AND. esta ¢ reqientemente desenhada como mostra a Fig, 3-270b), onde os circulos mais uma vez. representam inver- EXEMPLO 3-17 Determine a expresso logica para a saida do citcuito da Fig. 3-28 e simplifique-a usando os teoremas de DeMorgan, “BrO=A¥ BLS +Bec Fig. 3-28 Exemplo 317. A expresso para z é z = ABC. Aplique 0 teorema de DeMorgan para partir o sinal de inversio como é mostrado a seguir A+B Fig. 3.27 (a) Circuitos equivalentes obtidos pela aplieagio do teorema (17); (b) simbolo sltemnativo para a fungao NAND.Cancele a dupla inversio sobre € para obter z= At Bec ‘Morgan para converter a expres part uma outra que possua ape- 's inversOes em varidveis simples. 2. Repita a questio 1 para a expresso y RST +O. 3. Implemente um circuito cuja expressio para a saida & 224 ‘VERSOR Cusando apenas uma porta NOR e um IN- 08 teoremas de DeMorgan para converter A¥B+CD para uma outra expresso que contenha apenas inversdes em varidveis simples. 3-12 UNIVERSALIDADE DAS PORTAS NAND ENOR ‘Todas as expresses booleanas consistem em varias com binacoes das opcracdes basicas OR, AND e NOT. Assim qualquer expressio pode ser implementada usando com- binagoes des portas AND, OR ¢ INVERSORes. E possivel eniretanto, implementar qualquer expressao logica usando: Se apenas portas NAND. Isto acontece porque portas NAND, em combinacdes apropriadas, podem ser uses pa re presentar cada uma das operacdes logicas OR, AND ¢ NOT. Isto pode ser visto na Fig. 3-29, Em primeiro lugar, na Fig, 3-29(a), temos uma porta AND cle dias entradas onde estas se encontram proposi tadamente conectacas a uma mesma varkivel A. Nessa con- () ©) e—e 8 : C Portas Ligicas e Algebra Booleana 47 figuracio, a porta NAND simplesmente age como um sim- ples INVERSOR, uma vez que sua saicla x F Na Fig. 3-29(b) temos dluas portas NAND conectadas de tal modo que a operacio AND seja realizada. A porta NAND_ nGmero 2 € usaca como um INVERSOR para que a expres sio AB seja transformada em AB = AB, que é a fungio AND desejad A operagio OR pode ser implementada usando portas NAND como esté mostrado na Fig. 3-29(c). Neste €aso, as portas NAND ntimero 1 € 2 sa0 usadas como INVERSORes para inverter as entradas, cle modo que o resultado final seja A+ Batra ACB , que pode ser simplificado para vvés do teorema de DeMongan, De modo similar, pode ser mostrado que portas NOR podem ser combinadas para implementar qualquer ma das operagdes booleanas. Isto ¢ ihistaado na Fig, 3-30, O item, (a) mostra que uma porta NOR com as entradas conectadas juntas comporta-se como um INVERSOR, uma vez que sua saidaéx= AFA = A. Na Fig. 3-30(b), duas portas NOR sto combinadas de modo a implementar a operacto OR. A porta NOR name- 10 2 € usada como um INVERSOR para modificar a expres- sio AFB em A+B = 4+ B,que éa operagio OR dese- jada. .operacio AND pode ser implementada com portas NOR como pode set visto na Fig, 5-30(c). Neste caso, as portas NOR Ie 2 Slo usadas como INVERSORes para inverter as, entradas, de modo que a suida x seja igual ax = A+B que pode ser simplificado para x = A~ B, pelo uso do teorema de DeMorgan. Uma vez que qualquer uma das operacoes booleanas pode ser implementada usando apenas portas NAND, qualquer Circuito l6gico pode ser construido usando apenas portas NAND. O mesmo ¢ valido para portas NOR. Essa caracteris- tica das portas NAND e NOR pode ser bastante util no proje (© de circutos l6gicos, como mostra o exemplo a seguir : INVERSOR, x= AB Fig 3-29 Portas NAND poem ser usadas part implementar qualquer fungio booleana.48 Sistemas Digitals Principios Aplicagies => aa >o (a) INVERSOR A AGB A+B , 8 => : Oy a TD = Fig. 3-30 Portas NOR podem ser usadas para implementar qualquer funga0 booleana, EXEMPLO 3-18 Em um determinado processo de fabricacao, uma esteira de uansporte deve ser desligada sempre que determinadas condigées ocorrerem. Estas condiqe’s sto monitoradas € sto representadas pelo estado de quatro sinais logicos como se segue: 0 sinal A deve estar em nivel ALTO sempre que a cesieira de transporte estiver muito rida o sinal Bdeve estar ‘em nivel ALTO sempre que o recipiente localizado no final dda esteira estiver cheio; 0 sinal Cdeve estar em nivel ALTO sempre que a tensio na esteira estiver muito alta; 0 sinal D deve estar em nivel ALTO sempre que 0 comando manual estiver desabilitado, ‘Um circuito logico € necessirio para gerar um sinal que deve estar em ALTO sempre que as condicdes A € Bexi rem simultaneamente, ou sempre que as condigoes Ce D. existrem simultaneamente. Obviamente, a expressio 164i a para xdeve ser igual a.x= AB + CD.O circuito deve ser implementado com um niimero minimo de Cls. Os circui- tos integrados TTL mostrados na Fig, 3-31 estio disponiveis. Cada CI é qucidruplo, o que significa que ele contém qua- ‘ro portas idénticas em um chip. Solugao © método mais direto para se implementar a expresso dada usa duas potas AND e uma porta OR, como pode ser visto na Fig. 3-32(a). Esta implementacao utiliza duas portas do CI 741308 © uma tinica porta do CI 741832. Os rntimeros entre parénteses, em cada entrada e saida, s20 ‘0 ntimeros dos pinos dos respectivos Cis. Estes nimeros io sempre mostrados em qualquer diagrama de circuito logico. Para os nossos propésitos, a maioria dos diagra- mas l6gicos no mostrar o ntimero dos pinos, a nao ser que eles sejam necessirios para descrever a operagao do circuito. Uma outrs implementagio pode ser obtida a partir do circuito da Fig, 3-32(a), se trocarmos cada uma das portas AND e OR pelas Suas implementagdes com portas NAND equivalentes, O resultado desta operagio é mostrado na Fig, 3-320b), A primeira vista, esse novo circuito parece necessitar de sete portas NAND. Entretanto, as portas NAND de nimero 3 © 5 esto conectadas como INVERSORES em série € podem ser eliminadas do circuito, uma vez que realizam uma dupla inversto da saida da porta NAND ntimero 1, Do mesmo modo, as portas NAND 4 6 tam- bém podem ser eliminadas, O circuito final, apds a elimi- esenhado na Fig. Esse circuito é mais eficiente do que o da Fig, 3-32(a) porque utiliza trés portas NAND de duas entradas que po- dem ser implementadas por um Cl, 0 74LS00. ‘Questées de Revisiio 1. Quantas maneiras diferentes temos agora para im- plementar a operacio de inversio em um circuito logico? 2. Implemente a expressio x = (4+ BXC+ D) usando pportas AND € OR. Agora implemente esta expresso utilizando apenas portas NOR. Para isso, converta cada porta AND ¢ OR que seja necessiria pela sua imple- mentacao em portas NOR, como visto na Fig. 3-30. Qual circuito € mais eficiente? 3, Escreva a expressio pant a saida do circuito da Fig, 3- 32(c)€ use 0 teorema de DeMorgan para mostrar que esta € equivalente & expressio dada para o circuito da Fig. 3-320).Portas Ligicas ¢ Algebra Booleana 49 “| fe] fe] [a Vee — 7a.s00 = cS eno Tee EE ee eee eo raLsoe cS Cc ono es ee ea ee “| fe] fe ~] [|] fe J ra.sae 1 1 ono. Tee) ele ele Fig, 3.31 Cs disponiveis para 0 Exemplo 3-18,50 Sistemas Digital Principios e Aplieagdes oy Ta908 — © @ @ (2) AB + CD ay TaL808 coy © oe Ayo o_o ae 1 opt] « oe ® 7 po co 2 + pt] « — eee aN on | | Apes tminato cas (herbs oe 7a.so0 im A (3) a ee (9) -74tS00 © (c) (10) * be (a 744800 — © 5 pe Fig. 3.32 Implementacdes possiveis para 0 Exemplo 5-18. 3-13 REPRESENTAGOES ALTERNATIVAS DAS PORTAS LOGICA’ Introduzimos as cinco portas légicas baisicas (AND, OR, NOT, NAND € NOR) e os simbolos padronizados usados para Fepresenta-las em diagramas de circuitos légicos. Embora vocé possi encontrar alguns diagramas de circuitos que ainda utilizam exclusivamente estes simbolos, & cada vez mais comum encontrarmos diagramas de citcuitos que uti lizam simbotos logicos alternativos em conjunto corti os simbolos padronizados, Antes de discutirmos as razoes para utilizar um simbo. lo alternativo para uma porta lgica, apresentaremos os sim- bolos alternativos para cada porta Iégica © mostraremos que eles sio equivalentes aos simbolos padronizados, Observe a Fig. 3-33. O lado esquerdo da figura mostra 0 simbolo padronizadlo para cada porta logica, e o lado di reilo mostra os simbolos altemativos. O simbolo altern: vo para cada porta é obtido a partir do simbolo original Fazendo-se o seguinte: 1. Inverta cada entrada e sida do simbolo padronizado. Isto ito adicionando bolhas (pequenos circulos) em en- tradas e safdas que nto possuem bolhas e removendo- as de onde elas ja existem, 2. Troque © simbolo da operago AND pelo simbolo da operacio OR ou troque de OR para AND (no caso ¢: pecial do INVERSOR, o simbolo da operacao nao € tro cade). Por exemplo, o simbolo padronizado NAND € 0 sim- bolo AND com uma bolha em sua saida, Seguindo os pas- sos descritos anteriormente, temos que remover a bolha da saida e adicionar uma bolha para cada entrada, Feito isto, podemos trocar 0 simbolo AND pelo simbolo OR. tesultado sera um simbolo OR com boll entradas.faa ‘ of se a 2 reToo4 Fig. 3-33 Simbolos padronizados e alternative Podemos facilmente provar que esse simbolo alternativo € equivalente ao simbolo padronizado utilizando o teore: ma de DeMorgan e lembrando que a bolha representa uma operacao de inversio, A expressio para a saida de um sim bolo padronizado NAND é AB = A + B,queéamesma expressio para a stica do simbolo alternativo, Este mesmo, procedimento pode ser seguido para cada um dos pares de Simbolos da Fig. 3-33. Varios pontos devem ser enfatizados no que se refer equivalencias de simbolos logicos; 1. As equivalencias podem ser estendidas a portas com qual quer nimero de entradas, Nenhum dos simbolos padronizados tem bolhas em suas entradas, a0 passo que todos os alternatives tém, - Os simbolos padronizados e alternatives para cada por lu representam 0 mesmo circuito fisico, Nao ha diferen- Gas nos circuitos representados pelos dots simbolos: NAND € NOR sio portas inversoras, e portanto os sim- bolos padronizado e altemativo para cada uma terio uma boll ow na entrada ou na saida, AND € OR sao portas ndo-inversoras, € portanto os simbolos alternativos te- mo bolhas tanto nas entradas quanto na saida 2 Interpretacao dos Simbolos Légicos Cada um dos simbolos légicos da Fig. 3-33 forece uma interpretagio nica do funcionamento da porta, Antes de demonstrat estas interpretagdes, devemos primeiro estabe- lecer 0 conceito de niveis légicos ativos. Quando uma linha de entrada ou saida de um simbolo de Circuito l6gico ndo possui a bolba de inversdo, diz-se Portas Légicas e Algebra Booleana a ASB =AB 6 y aw AeB= A+B ee ACBeAGB. en os para varias porta logicas e para o inversor, que esta linha € ativa em nivel l6gico ALTO (ativa-ALTO), Quando a linha de entrada ou sida possui a botba de in versao, diz-se que esta linha é ativa em nivel légico BAI- XO (ativa-BAIXO). A presenc ou auséncia da bolha de inversio, entao, determina a condigio ativa-ALTO/ativa- BAIXO das entradas ou saidas e para interpretar a operacao do circuito. Para ilustrar, a Fig. 3-344) mostra 0 simbolo padroniza- do para uma porta NAND. O simbolo tem uma bolha de Inversdo em suit saida € no possui bolhas nas entradas. Endo ela possui uma saida ativa-BAIXO ¢ entradas do tipo aliva-ALTO. A operacao logica representada por esse sim- bolo pode ser interpretaca ca seguinte maneira, A saida vai para BAIXO somente quando todas as entradas esto em ALTO. Observe que esta frase diz. que a entrada ird para o seu estado alivo somente quando fodasas entradas estiverem em seus estados ativos. A palavea “todas” € usada por bolo AND. O simbolo alternative para a porta NAND mostrado na Fig, 3-34(b) possui urna sida ativa-ALTO e entraclas do tipo aliva-BAIXO. Assim, sua operaglo pode ser descrita como se segue: 1usa do sim- A saida vai para ALTO quando qualquer das entra- das estiver em BAIXO. Esta afirmacio nos diz que a saida estar no seu estado ati- vo sempre que qualquer uma das entradas estiver no seu estado ativo. A palavra “qualquer” & usuda por causa do simbolo OR,Sistemas Digitais Princip aD s € Apli oes atvat70 Baro eo © A 8 Aros svr0Ax0 Seta at ) Fig. 3-34 Interpre Com um pouco de raciocinio, podemos notar que essas dus interpretacdes para os simbolos da porta NAND na Fig, 3-H so maneiras diferentes de dizer a mesma coisa, Resumo este ponto, voc’ deve estar imaginando por que existe 4 ne: ccessidade de termos dois simbolos ¢ interpretagaes diferentes para cada porta ldgica. Felizmente, as razoes disso fieatio cla ras apés estudarmos a prOxima seco. Por enquanto, vamos resumir pontos importantes relerentes & representagio de por. tas logicas, 1. Para obter 0 simbolo altemativo para cada porta kigica, tome 0 simbolo padronizado e toque seu simbolo de openi¢lo (OR por AND, ou AND por OR) e toque as bolhas de inversio nas fentradhs e na said (isto €, retife-as se estiverem presentes e coloque-as se nao estiveretn. 2, Para interpretar a operacd0 da porta logica, primeiro observe ‘qual o estado lgico, 0 ou 1, & 0 estado ativo para as entradas ‘equal € 0 estado ativo para a sada, Feito isso, descubra se 0 ilo ativo da saida & produzide quando todas as entradas tsstiverem no seu estado ativo (se © simbalo AND for usado) ‘ou quando quaiguer uma das entradas estiver no seu estado ativo (se 0 simbolo OR for sido) a A+B. ° Ts nd 60 siveiro toe @ — RB= Ave 8 7 ankoeo sivetx0 8 © ‘Asada vi para BAIKO ‘omen quando fodas 25 ‘Snvaaes esverom em ALTO. ‘Asses vl pars ALTO somente ‘quando quaiquerenraca aster Simbad. dos dois simbolos das portas NAND. EXEMPLO 3-19 Interprete os dois, Solugio As respostas esto mostradas na Fig. 3-35. Observe que a palavra “qualquer” & usada quando simbolo de ope! 0 simholo OR ea palavea “todas” é usada quando utiliza mos 0 simbolo AND, imbolos para a porta légica OR Questies de Revisio Esereva a interpretacio para a operacao realizada pelo ‘simbolo padronizado NOR na Fig. 3-33 2, Repita a questo 1 para o simbolo altemnativo da por- ta NOR 3. Repita a questo 1 para o ta AND, 4, Repita a questio 1 para o simbolo padronizado da por AND. bolo alternativo da por- ‘A sala val para ALTO Somente quando qualauer nada estver ern ALTO. A salda vai para BAKO Semente quan fodes 08 fsrtadssestverem em BAIXO, Fig. 3-35 Interpretacio dos dois simbolos das pontas OR3-14 QUE REPRESENTACAO DE PORTA LOGICA USAR Alguns projetistas de circuitos logicos ¢ alguns livros utili- am apenas os simbolos padronizados para as ports logi- ‘cas nos esquemriticos de seus circuitos. Apesar de esta pri tica no estar incorreta, ela no toma operagio do circui- to mais facil de acompanhar. 4 utilizagao adequada dos simbolos alternativos para as portas nos diagramas de cir cuitos pode tornar a operacio do circuito bem mais clara, Isto pode ser ilusttado considerando-se o exemplo a se~ aguir da Fig. 3-36. O cireuito da Fig. 3-36(a) contém tés portas NAND co- nectadas para produzir uma saida Zque depende das en- tradas 4, B, Ce D. O diagrama do circuito utiliza 0 simbolo padrlo para cada porta NAND. Mesmo esse diagrama es- tando logicamente correto, ele nao facilita no entendimen- to de como 0 circuito funciona. As representagdes do cir- cuito apresentadas nas Fig. 3-36(b) e (©), no entanto, po dem ser analisadas mais faciimente para determinar a ope- ragio do circuito. A representacio da Fig. 3-36(b) € obtida do diagrama do, circuito original substituindo-se a porta NAND 3 pelo seu simbolo alternativo, Nesse diagrama, a saida Zé gerada de ae 5 ae co Y Portas Ligicas ¢ Algebra Booleana 53 ‘um simbolo de porta NAND que tem uma saida ativa em ALTO, Desse modo, podemos dizer que Z vai para ALTO quando ou Xou Yfor BAIXO. Agora, ja que Xe Yapare- ‘cem na stida de simbolos NAND, que possuem saidas ati- vas em BAIXO, podemos dizer que X vai para BAIXO so- mente se A= B= 1e Yvai para BAIXO somente se C= D Em resumo, podemos descrever a operacao do circui- to do seguinte modo: A saida Z vai para ALTO sempre que oud =D =1 (ouambos). Esta descticido pode ser colocada na forma de tabela-verda- de fazendo Z= 1 para os casos em que A= B= Le para 0 casos em que C= D = 1. Para todos os outros casos, Z deve ser 0. A tabela-verdade resultante € mostrada na Fig, a), A representacao da Fig. 3-36(0) € obtida do diagrama do circuito original substituindo-se as portas NAND 1 e 2 pelos seus simbolos alternativos. Nesta representac3o equivaler te, a saida Zé gerada de uma porta NAND que tem uma saida ativa-BAIXO. Portanto, podemos dizer que Zvai para BAIXO somente quando X= Y= 1. Como Xe Ysio saidas ativas em ALTO, podemos dizer que Xseré ALTO quando ‘ou 4ou Bfor BAIXO e Yseri ALTO quando ou Cou D for on eceuge : Fat o 1 0 offo Se | o Oaereee | Peak o See 4 7 Be ; {c) Fig. 3-36 (a) Circuito original utilizando simbolos padroes NAND; (b) representagio equivalente onde a saida Z est ativa-ALTO; (¢) represent 0 equivalente onde a sada Z esti ativa-BAIXO: (d) tabela vverdade,18 Digitals Prinespios e Aplicagoes BAIXO, Resumindo, podemos deserever a operacio do cir cuito do seguinte modo: A saida Z vai para BAIXO somente quando ouB for BAIXO eC ou D for BAIXO. Fsta descrigio pode ser colocada na forma de tabela-verdade tomando Z = 0 para todos os casos em que pelo menos uma das entradas A ou B esti BAIXA, ao mesmo tempo em que pelo menos uma das entradas Cou D esti BAIXA. Para todos 68 outros casos, Z deve ser 1. A tabela-verdade resultante € @ ‘mesma que foi obsida do diagrama do cienito da Fig, 360) Que Diagrama de Circuito Deve Ser Usado? A resposta para esta pergunta depende da funcito especifica sendo realizada pela sada do circuito, Se o cigcuito esti sen- do usado para causar alguma agao (por exemplo: ligar um, LED — Light Emitting Diode — ou ativar um outro Circuito ogico) quando a saida Z vai para o estaclo 1, entio dizemos que a saida Z deve ser ativa-ALTO, € o diagrama de circuito da Fig, 3-36(b) deveria ser usado. Por outro lado, se 0 circu (o esta sendo usado para causar alguma ago quando Z vai pana 0 estado 0, entao Z deve ser ativa-BAINO, ¢ 0 dia de circuito da Fig. 3-36(0) deveria ser usado. Naturalmente existem situagdes em que ambos os esta- dos de sada so usados para produzir diferentes acbes, © qualquer um pode ser considerado o estado ativo, Para esses casos, qualquer representagao de circuito pode ser usada, Colocacao da Bolha ‘Veja a representacio do circuito da Fig, 3-36(b) e note que ‘0s simbolos para as portas NAND 1 € 2 foram escolhidos para terem saidas ativas em BAIXO, para combinar com as entradas ativas em BAIXO da porta NAND 3. Veja a repre: sentagio do circuito da Fig. 3-36(¢) e note que os simbolos para as portas NAND 1 e 2 foram escolhidos para terem sa- fdas ativas em ALTO, para combinar com as entradas ativas em ALTO da porta NAND 3. Isto leva para a seguinte regra xgeral na preparagio de esquemiticos de circuitos légicos: Sempre que possivel, escolha simbolos para as por- tas tais que saidas com bolha sejam conectadas em entradas com bolha, e saidas sem bolha em entradas sem bolha, Os exemplos as aplicada -guir mostram como essa regra pode ser EXEMPLO 3-20 circuito légico na Fig, 3-37(a) estd sendo usado para ati var um alarme quando sua saida Z vai para ALTO. Modifi- que 0 diagrama do circuito de modo que ele represente mais, clicientemente a operagio do eirculto, Solugio Jique Z= | ativard o alarme, Zdeve ser ativa-ALTO. Logo, ‘0 simbolo da porta AND 2 no deve ser muckido. O simbo- wg a : oa Fig. 3.37 Exemplo 3-20, lo da porta NOR deveria ser substituido pelo simbolo alter nativo sem bolha na saida (ativa em ALTO), para combinar ‘com a entrada sem bolha da porta AND 2, conforme mos- trado na Fig, 3-37(b), Note que o circuito agora tem saidas sem bolha conectadas nas entradas sem bolha da porta 2 EXEMPLO 3-21 Quando a saida do circuito légico na Fig. 3-38(a) vai para BAIXO, ela aciona um outro Circuito l6gico. Modifique 0 diagrama do circuito para representar mais eficientemente a operacio do circuito, A 8 ce bn oe = ] > Fig. 3.38 Exemplo 3.21Ji que Z deve ser ativa-BAIXO, o simbolo para a porta OR 2 deve ser mudado para 0 simbolo alternativo, como mos- tra a Fig, 3-38(b). O novo simbolo da porta OR 2 tem entra- «as com bolha, € portanto os simbolos da porta AND ¢ da porta OR 1 devem ser trocados para terem saidas com bo: Ihas, conforme mostra a Fig. 3-38(b). O INVERSOR ji pos- sui saida com bolha. Agora 0 circuito tem todas as saidas com bolha conectadas nas entradas com bolha da porta 2 Analisando Circuitos Quando um esquemitico de circuito légico é desenhado usando as regras que utilizamos nesses exemplos, € bem ‘mais facil para um engenheiro ou técnico (ou estudante) acompanhar o fluxo do sinal através do cireuito ¢ determi nar as condigdes de entrada que sto necessarias para ativar a saida, Isto sera ilustrado nos préximos exemplos, que “por caso” usm diagramas de cigcuitos obtidos de esquemi cos de um microcomputador real EXEMPLO 3-22 O circuito logico na Fig. 3-39 gera uma sida MEM, que sada para ativar os CIs de meméria de um microcomputa dot. Determine as condicdes de entrada necessasias para ativar MEM. ne a Rowa i: 6 1 aw ¥ Fig. 3:39 Fxemplo 3-22 Solucao ‘Uma maneira de fazer isso € escrever a expressio para MEM em termos das entradas RD, ROM-A, ROM-Be RA avalis- la para as 16 combinacdes possiveis destas entradas. Ape- sar de esse método funcionar, ele demanda muito mais tra balho do que seria necessiri. Um método mais eficiente € interpretar 0 diagrama do circuito usando as idéias que desenvolvemos nas duas tlti- may segdes. Os pasos SiO 0s seguintes: 1. MEM 6 ativa-BAIXO. Yestao em ALTO. 2, X fica ALTO somente quando RD 3. Vfica ALTO quando ou W ou Vesti em ALTO. 4. Viica ALTO quando RAM = 0. 5. Wfica ALTO quando ou ROM-A ou ROM-B © fica BAIXO somente quando Xe Portas Logicas ¢ Algebra Boolean Em resumo, MEM vai para BAIXO somente quando RP Ue pelo menos uma das és entradas ROM-A, ROM-B ou RAMestiver em BAIXO. EXEMPLO 3-23 O circuito logico na Fig. 3-40 6 usado para controlar 0 motor de uma unidade de disco quando 0 microcomputador esta enviando ou recebendo dadlos do disco. O circuito ligar 0 motor quando DRIVE = 1, Determine as condigdes de en- trada necessirias para ligar © motor. ‘Nota: Todas as portas so CMOS ' Fig. 3-40 Pxemplo 3.28 Solucao Mais uma vez, interpretaremos 0 diagran 1. DRIVE € ativa-ALTO, e vai X= Y=0. 2. Xfica BAIXO quando ou IVou OUT esti em ALTO. 3. Ylica BAIXO somente quando W= de 4, W'fica BAIXO somente quando 4, até A. estiverem em ALTO. 5. Em sesumo, DRIV = A= A= A forem 1. 1 ALTO somente quando fica ALTO quando 4, = A, lea, A,= A, 0, € ou INou OUTou ambos Note o simbolo diferente pari a porta NAND CMOS de 8 entradas (74HC30); repare tamhém que o sinal A, esta co- nectadlo em duas entradas da NAND. Niveis de Acionamento Descrevemos sinais Igicos como estando atives em BAL- XO ou ativos em ALTO. Por exemplo, a saida MEM na Fig, 3-39 6 ativa-BAIXO, € a saida DRIVE na Fig. 3-40 € ativi- ALTO, tendo em vista que esses estadios de saida fazem algo acontecer. Do mesmo modo, a Fig. 3-40 tem as entradas de ‘A, até A, ativas em ALTO, e'a entrada A, ativa em BAIXO, Quando um sinal logico esta em seu estado ativo, pode-se dizer que ele ests acionado, Por exemplo. quan. do dizemos que a entrada A, esti acionada, es56 Sistemas Digitals Principlos e Aplicacdes zendo que ela esté no seu estado ativo-BAIXO. Quando ‘um sinal logico no est no seu estado ativo, diz-se es- tar ndo-acionado. Portanto, quando dizemos que DRI- VEestd nao-acionade, significa que ele est4 no seu esta- do inativo (BAIXO) E claro que os termos “acionado” e “nao-acionado” so sindnimos de “ativo” e *inativo", respectivamente: _Ambos os termos Sto de uso comum na area digital, por- tanto vocé deve reconhecer os dois modos de descrever 0 estado ativo de um sinal légico, Identificando Sinais Légicos Ativos em BAIXO. ‘Tornou-se pritica comum usar uma barra sobreposta idemtificar sinais ativos em BAIXO. A barra serve como coutra indicaglo de que 0 sinal € ativo em BAIXO, ro que a auséncia da barra significa que o sinal € ativo em ALTO. ara ilustrar, todos os sinais na Fig. 3-39 slo ativos em BAIXO e portanto podem ser identificados como segue: RD. ROI ROMA, MEM Lembre-se, a barra é simplesmente um modo de enfatizar que esses Sinais so ativos em BAIXO. Empregaremos ess conven¢ao para identificacio de sinais légicos sempre que for apropriado. Rat, Identificando Sinais de Dois Estados: Freqlentemente, um sinal de saida tem dois estados ativos, isto €, ele tem uina Tung2o imporante ao estado ALTO € tima outa no estado BAINO. E usual identifica tas sinals {de mode que ambos os estados ativos seam aparentes. Um exemplo comum € 0 sinal de leitura/escrita RD/WR, [do read ert que ¢interpretado come seve: guano este sinal esti em ALTO, a operagao de letra (RD) € ret lzada; quando ext em BAIXO, a operago de escnia (HH) €realizada, Questies de Revisio Use 0 método dos Exemplos 3-22 e 3-23 para deter- minar as condigdes de entrada necessarias para ativar a saida do circuito na Fig, 3-37(b). 2. Repita a questao 1 para o circuito da Fig. 3-38(b). 3. Quantas portas NAND existem na Fig. 3-39? 4. Quantas portas NOR existem na Fig. 3-407 5. Qual sera o nivel de saida na Fig. 3-38(b) quando to- das as entradas estiverem acionadas? 6. Que entradas sao necessarias para acionar a saida de alarme na Fig, 3-37(b)? | 7. Quais dos seguintes sinais sao ativos em BAIXO: RD, Werw? 3-15 SiMBOLOS LOGICOS DO PADRAO TEEB/ANSL mbolos l6gicos que usamos em todo este capitulo sto holos padronizados e bem conhecidos amplamente uti- izados na indkstria digital hii muitos anos. Estes simbolos representam bem as portas logicas basicas porque cada sim: bolo de porta tem uma forma caracteristca, ¢ cada entrada tem a mesma fungio, Eles nao fornecem informacao ttl suficiente, no entanto, para dispositivos logicos mais com- plexos tais como: flip-flops, contadores, 3D — ie a fhe ate o Fig. 3-44 Ambas as representacdes de ums porta NOR usando os dois tipos de simbolos: (a) tradicional; (b) retangular Solucio A Fig, 3-44(b) apresenta os resultados, imbolos IEEE/ANS 1 para Cls Complexos Nao haveria qualquer vantagem real para os novos simbo- los se tivéssemos apenas que lidar com as portas ldgicas isicas. Para os dispositivos légicos mais complexos, en- tretanto, os novos simbolos padronizados com sua notagdo de dependéncia especificam a operacao l6gica completa do dispositivo. Isto toma praticamente dlesnecessirio consul: lar o manual do fabricante para descobrir como um deter minado CI logico esté funcionando em um circuito. Vere mos exemplos disso quando encontrarmos os circuitos 16- gicos mais complexos em capitulos posteriores. Os simbolos logicos tradicionais so empregados na maioria dos diagramas de circuito em todo este livro, € 08 simbolos IFEE/ANSI s20 usados apenas ocasionalmente. Alguns problemas do final do capitulo necessitam de anaili- se € construgio de circuits utilizando a notagao mais nova. Além disso, sempre que um novo tipo de dispositive logico (ou circuit for introduzido, ambos 0s tipos de simbolos serio apresentados. Desse modo, voce ficard familiarizado com a notagio de dependéncia que é a principal vantagem do novo padrio. Questies de Revisio 1. Qual é 2 maior vantagem dos novos simbolos IEEE, ANSE. 2, Desenhe todas as portas I6gicas basicas usando tanto | ‘65 simbolos tradicionais quanto os simbolos padror zados IEEE/ANSI 3. Repita a questio 2 para a representacao alternativa de cada port, RESUMO 1. A dlgebra booleana & uma ferramenta matemitica usacla em anilise © projeto de circuitos digits. [As operagies booleanas hisieas sto as operagoes OR, AND € Not 3. Uma pora OR produz uma saida em ALTO quando qualqus entrada esti em ALTO. Uma porta AND prodiz uma sada em ALTO somente quando toxas as entracas estao em ALTO, Lim ‘ircuito NOT INVERSOR) produz uma sada que é 0 nivel lé- xglco oposto ao da entra 4, Ua porta NOR € 0 mesmo que uma porta OR com a saida cconectada a uum INVERSOR, Lima porta NAND € 0 mesmo que uuma por AND com a saida conectada a uum INVERSOR, 5. Teoremas e regras booleanas podem ser usados pasa simplii- cara expressio de um circuito ldgico e podem levara umn modo mais simples de implementar a circuit, 6, Portas NAND podem ser usadas para implementar qualeyter das loperagdes booleanas bisieas, Portas NOR podem ser usadas com o mesmo objetivo 7. Tanto os simbolos padronizacdos quanto 0s alternativos podem ser usados para cada porta logica, dependendo se a saida deve estar ativa-ALTO ou aiva-BAINO, ‘8, O padeio IEEE/ANSI para simbolos légicos wtiliza simbolos re- tangulares para cada dispositivo ldgico, com notagbes especi- ais dentro dos retingulos para mostrar como as saidas deper dem das entradas, TERMOS IMPORTANTES* Algebra booleana nivel ldgico| tabela-verdade ‘operigao OR porta OR operagio AND. porta AND) operacio NOT inversio-complemento circuit NOT UNVERSOR)pora NOR porta NAND teoremas booleanos ‘eoremus de DeMorgan simbolos Kigicos altemativos niveis légicos ativos ativaCo}ALTO ativalo}-BAIXO facionado simbolos TE B/ANSI PROBLEMAS As letras em negrito que precedem alguns problemas sto usidas pant indiear a natureza ou tipo de problema como segue C (do ingles, cballenging) problema desafiador D (clo inglés, design) problema de projeto ou mociicaca N (do inglés, new concep novo conceito ou técnica nao aborda: cla no texto, SBCAO 3 Be. Desenhe a forma de onda de saida part o circuito da Fig, 35, 2. Suponha quea entrada Ana Fig. 545 colocada em custo com a terra (isto & forma de onda resultante na saa 3-3. Suponha que a entrada A na Fig, 3-45 colocada em curto com a fonte de +5 V (isto € A Desenhe a forma de onda resultante na saida, 3-4, Leia as afirmagdes a seguir relativas a uma porta OR, Inic almente elas podem parecer vélidas, mas apés alguma ani lise vocé deve perceber que nenhuma € sempre verdadeira Prove isto mostrando um exemplo especifico para refutar cada afirmagio. involuntariamente 0). Desenhe a ja iavoluntariamente D Fig. 3-45 (@) Sea forma de onda de saida de uma porta OR€ a mesma forma de onda de uma das entradas, a outra entrada «sti sendo mantida permanentemente em BAIXO. Sea forma de onda de saida de uma porta OR esti sempre em ALTO, una das entradas esta sendo perma rentemente mantida em ALTO, 3-5. Quantos conjuntos diferentes de condigdes de entrada pro- cduzem uma saida em ALTO para uma porta OR de cinco. entradas? o SECAO 3-4 3-6. Trogue a porta OR na Fig, 345 por uma porta AND, (@) Desenhe a forma de onda de saida .6zlee 59 se Algebra Booleana () Desene a forma de onda de saida se a entrada 4 esta permanentemente colocada em curto com a tetra (©) Desenhe a forma de onda de saida se a entrada 4 esta permanentemente colocada em custo com +5.V 3-7. Consulte a Fig. 3-4. Modifique o circuito de modo que 0 alarme seja ativado somente quando a pressio e a tem peratura excederem os seus limites miximos ao mesmo. tempo, 38, Troque a porta OR na Fig. 3.6 para uma porta AND e dese- rahe a forma de ond de sida Suponha que vocé tenha uma porta desconhecida de dduas entradas que ¢ ou wma porta OR ou uma porta AND. Que combinacao de niveis de entrada voc’ deve aplicar has entradas da porta para determinar qual é 0 po da porta? 3410. Verdadeiro ou falso: Nao importa quantas entradas tenha, uuma porta AND produ uma saida em ALTO para somente uuma combinacio dos niveis de entrada, 39. SEGOES 3-5 A 3-7 BAIL. Acrescente um INVERSOR na saida da porta OR da Fig. 3-45. Desenhe a forma de onda na saida do INVER SOR, 3-12, (a) Escreva a expresso booleana para a saida x na Fig, + 46a). Determine o valor de x para todas as condigoes de entrada possiveis e relacione os valores em ums labela-verdade, (b) Repita para o circuito na Fig. 3-464), 3-13, Monte a tabela-verdade completa pana o circuito da Fig. 3 15(b) determinando os niveislogicos presentes em cada sida de porta para cada uma das 32 combinacies possiveis de ada, 3-14. Trogue cada OR por um AND e cada AND por um OR na Fig. 3-151h), Bscreva a expresso part a saida, 3415. Monte a tabela-verdade completa para o eircuito da Fig, + 16 determinando os niveis lgicos presentes em cada sada de porta para cada uma das 16 combinagies possiveis de niveis de entrada, Fig. 34660 ‘Sistemas Digitals Prinefpios e Aplicacd SEGAO 3-8 3-16, Para cada uma das seguintes expressdes, construa circuit {© légico correspondente, usando portas AND, OR & INVERSORes, (a) x= ABET D) (b)2=Gr ae © y= GEN + PQ. (x= Wr PO (©) z= une + XD) SEGAO 3-9) 3-17, (a). Aplique as formas de onda de entrada da Fig, 3-47 numa porta NOR e desenhe a forma de onda de sida () Repita com Cmantido permanentemente em BAIXO. (6) Repita com Cmantide ALTO. Fig. 3.47 3418, Repita 0 Problema 3-17 para uma posta NAND. 3-19. Escreva a expressio de sada pari 0 circuito da Fig, 3-8. ‘Monte uma tabela-verdade completa. [ Fig. 3-48, 3-20. Determine a tabela-verdade para o circuito da Fig. 3-24. 3-21. Modilique os circuitos que foram construidos no Problema 3-16 de modo que portas NAND e poras NOR sejam usa {das sempre que for apropriado. SECO 3-10 3:22. QUISTAO DE FIXACAO Complete cada expresio @aAtr1=.. O aa (BB @cte (© x-0 © D1 @ D+0= hy C+ T= @ G+ Gre — O y+ wy=- 3-23. (a) Prove o teorema (15) experimentando todos as casos possive's, (B) Prove-o usando o teorema (14) para substiuie a: © $24.2). Simplique a expresso seine usando os teorems (35), G)e 0 M+ NX + PAR +P) (b) Simplifique a expressto seguinte usando os teoremas 132), @) e (6) = ABC + ABC + BCD SEGOES 8-11 E 3-12 3.25. Prove os teoremas de DeMorgan experimentando todos os casos possiveis 3-26, Simplifique cada uma das expressées seguintes utlzando fs teoremas de DeMorgan @ AG OD © OF (©) ABCD o fa) ABC ib) a+ Bic N 3-27. Use os teoremas de DeMorgan para simplificar a expressio para a saida da Fig, 348, 3-28, Converta 0 circuito da Fig. 3-46(b) para outro que use ape- ‘nas potas NAND. Depois escrevia a expresso de saida para © novo circuito, simplifique-a usando os teoremas de DeMorgan © compare-a com a expressio para © circuito original. Converta 6 circuito da Fig, 3-46ta) para outro que use ape: nas portas NOR. Depois escreva a expressio part 0 NOVO Circuito, simplifique-1 usando os teoremas de DeMongan & compare-a com al expresso para © circuito original Mostre como uma porta NAND de duas entradas pode ser construida com portas NOR de dias entradas. - Mostre como uma porta NOR de dusts entradas pode ser construida com portas NAND de duas entradas, 2. Um avico a jato emprega um sistema para monitoracio dos valores de epm, presso e temperatura des motores utilizando, sensores que operim como segue 3.29. sida do sensor RPM 0 somente quando a velocidade < 4800 rpm aida do sensor P = 0 somente quando a pressio < 1,5 X 10! Nim saida do sensor T = 0 somente quando a temperatura < 958A Fig. 3.49 mostra o circuito Kégico que controla a luz de alerta da cabine do piloto para certas combinagies das co dligdes do motor, Suponha que um nivel ALTO na ssida W ativa a uz de alerta (@)_ Determine que condicdes do motor dario um alera para «© piloto, (b) Altere 6 ciccuito para um outro que use apenas portas NAND. SEGOES 3-13 E 3-14 3.33. Desenhe as representagées padronizadas para cada porta logica Isic. Depois desenhe as representacoecs altenativas ara cada sentenca a seguir, desenhe a representacao de porta ica apropriada e indique 0 tipo de por, (@) Uma saida em ALTO ocone apenas quando todas as 1rés entradas estao em BAIXO. (b) Uma saida em BAIXO ocosre quando qualquer uma das ‘quatro entradas esti em BAIXO. (© Ua saida em BAIXO ocorre apenas quando todas as ‘ito entradas estio em ALTO. © circuito da Fig, 3-48 € uma simples ranca de combinac2o lgitalcuja saida gera um sinal ativo-BAIXO UNLOCK para apenas uma combinag30 das entradas. (@) Modifique 0 diagrama do circuito de modo que ele represente mais efetivamente a operagho do citcuto, (b) Use 9 novo diagrama do circuito pars determinar a ‘combinagio de entrada que ativa a saida. Faga isto ana lisando desde a saida usando as informagoes dadas pelos simholos das portas como foi feito nos Exemplos 5.22 e 4-23, Compare os resuliados com a tabela-ver {lade obtida no Problema 3-19. Determine as condigoes de entrada nevessirias para ati vara sida Za Fig. 3-37(b), Faca isto analisando des- dea saida como foi feito nos Exemplos 3-22 e 3.23 Admita que ¢ o estado BAIXO de Zque ativa o alarme, Altere 0 diagrauna do citcuito para refletr isto, e depois, Use 0 diagram tevisado para determinar as condigoes dle entrada necessarias para ativar o alarme. 334 335. 336. (a) ) D 3.37. Mouliique o circuito da Fig. 3-40 de modo que 4, ecessivio para produzit DRIVE = 1 em vez de 4, 3-38. Determine as condigdes de entrada necessirias para que a saida fa Fig, 3-50 va pana o seu estado ative, 0 sea Fig. 3-50 3-39. Use os resultados do Problema 3-38 para obter a tabela-ve dade completa para 0 circuit da Fig, 3-50, 3-40. Qual € 0 estado ativo para a saida da Fig. 3-50? E para a vida da Fig, $3600)? Beil. A Fig, 3-51 mostra uma aplicagao de portas légieas que si ‘mula 0s interruptores que usamos em nossas casas par acender ¢ apagar uma luz de dois lugares diferentes. Aqui a Taz € um LED que seri LIGADO (conduzindo) quando a sida Portas Légicas ¢ Algebra Booleana 61 wa eet atl da porta NOR estiver em BAIXO. Note que esta saida & de nominada TIGHT para indicar que € ativa-BAIXO, Deter- mine as condigdes de entrada necessirias para ligar © LED. Depois verifique que 0 circuito opera como os interrupio~ res deseritos usando as chaves le B No Cap. 4 voce aprer deri como projetar eircuitos como este para produzir uma, _ determinada relacio entre entradas e saidas SEQAO 3-15, 3-42. Desenhe os circuitos d (8 simbolos IEEE/ ANS 3-43. Determine « expressio booleana para a saida Zna Fig. 352. G) Fig. 550 € (b) Fig. $51 usando o> aad Fig. 352 © 3-44, Supoe-se que a said do circuito da Fig, 352 € ativa-BAIXO, Desenhe-o para representar mais efetivamente a operagio do circuit. © 3-45, Use a versio redesenhada do eircuito da Fig. 352 ¢ faga 0 seguinte: (@) Determine as varias condic6es de entrada que produ: em um estado de saida ativa-BAIXO. Faga isto usando ‘apenas o diagrama do circuilo sem eserever a expres. sto para Ze sem gerar uma tabekv-verdade completa (0s resultados deveriam ser62 Sistemas Digitais Prinefpios e Aplicagies BeeGes Dinas pelts Por oro 4 eee Oe. (b) Verifique que a expresso simplificada para a sa dada por (© Teste cada conjunto de condigdes de (a) na expresso, obtida em (b) e veriique que cada uma produ Z APLICACAO EM MICROCOMPUTADOR e 3-46. Consulte a Fig, 3-40 no Exemplo 3.23. As entradas 4, até A ‘So entradas dle enderego que Sto fornecdas para esse circu {o por saidas do chip do microprocessador dentro da micro computador. O cédigo de enderego de oita bits de a. até 4, seleciona qual cispositivo 0 microprocessador desea ativar. NO Exemplo 3.23, 0 c6digo de endereco necessirio para ativat a Uunidade de disco € 4, até 4, = IMII110, = FE, Modifique 0 cireuito de mado que © microprocessador ddeva fomecer um eddigo de endereco de 4, para ativar a tunidade de disco, EXERCICIOS DESAFIADORES: c 3-47. Mostre como «= ABC pode ser implementado com uma porta NOR le dus entridas ¢ uma porta NAND de duas entradas. © 3-48, Implemente y= ABCDusando ports NAND de duas entra das, RESPOSTAS PARA AS QUESTOES DE REVISAO DAS SEGOES SEQAO 3-2 yet 2 3.32 BOAO 3-3 fodas as entradas em BAIXO 2.x A+ B+C+D+E SECAO 3-4 1, Todas as cinco entradas manera sida em BAIXO, 3. Falso: veja a tabela-verdade de cada porta 2. Uma entrada em BAIXO SEGAO 3-5, 1.8 saida do segundo INVERSOR 2. y seri BAIXO somente para A= 5 a mesma que a entra 03-6 A+e+c+ WD 08-7 Leet =I 03-8 1. Veja a Fig. 3-15(a).2. Veja a Fig. 3-17(b), 3. Veja a Fig. 3-151b), SEGAO 3-9 1. Todas as entradas em BAIXO 2. 3B.x= AF BCD SEGAO 3-10 Lys az 2y= ABD SEGAO 3-11 Lz=AB+C 2y=(R+S+ TQ — 3.0 mesmo que a Fig. 3-28 exceto que o NAND € trocado por NOR 4. Bic+ By SEQAO 3-12 1. Trés 2.0 circuito NOR & mais eficiente porque pode ser imple smentado com um CI 741802. 3. = (HB) (GD) = AB+ cD (BB) + (D) SBGAO 3-13 1. Saida fica BAIXO quando qualquer entrada esté em ALTO. 2 Suida fica ALTO somente quando todas as entradas esto em BAIXO. 3. Said fica BAIXO quando qualquer entrada est etn BAIXO. Said fica ALTO somente quando todas as ends esto em Auto. SEGAO 3-14 1. Zea ALTO quando 4 =B=0ec D=1. 2.Zfica BAL XO quando a 0, E= 1, e ou Cou Dou ambos sio 0 3.Duas— &.Duas| 5 BAIXO. 6, A= B= 0, C D=17.0 SEGAO 3-15 1. Os simbolos IEEE/ANSI com sua notacio de dependéncta espe: cificam a operacio completa do dispositive logico. 2. Vetta Fig 341.3. Vejaa Fig. 3-47 EE 4 CAPITULO 4 eee Ve [eae Circuitos Lé6gicos Combinacionais ~LT ~L_. =m SUMARIO TAA Parma te Soma-te Produtos 4-9 Garacteristicas Basicas de Cs LL. 4-2 Simplificagao de Gireuitos Légicos Dieitals 4-10 Pesquisa de Falhas em Sistemas Digitais 4:3 Simplificagao Algébrica 4-4 Projetando Cirenitos Légicos Combinacionais Método do Mapa de Karnaugh Cireutos Exolusive-OR € Exclusive-NOR 4-7 Circultos Gerador ¢ Verificador de Paridade 4-8 Circultos para Habilitaey Desabilitar 4-11 Falhas Internas dos Cls Digitais 4-12 Palhas, 4-13 Estudo de um Caso de Pesquisa de Falhas externas 4-14 Logica Programavel64 Sistemas Digitals Principlos e Aplicac @ OBJETIVOS 4o completar este capitulo, vocé deveré ar apto a: 1 Converter uma expressao légiea na forma padrao do, tipo soma-de-produtos, 1B Realizar os pasos necessarlos para obter uma expres- so do tipo Soma-de-produtos com 0 objetivo de projetar um circuito logico correspondente na sua forma mats simples, 1 Utilizar a digebra booleana e 0 mapa de Karnaugh como ferramentas para simplificacdio e projeto de cireuitos légieos. 1 Expliear o tuncio Exclusive-NOR, jamento dos circuitos Exclusive-OR e 1 Projetar cireuitos légicos simples sem o auxilio da tabela-verdade, @ Implementar cireuitos de habilitacdo, Citar as caracteristicas basicas de Cis d Compreender as diferencas de operacao existentes entre circuitos TTL, e CMOS. W Utilizar regras basicas para pesquisa de falhas em sistemas digitals. 1 Deduzir. a partir de resultados de medidas. as falhas de funcionamento em circuitos logicos combinacionals. ® Descrever o principio fundamental da logiea ogramével. @ INTRODUCGAO, No Cap. 8, estudamos a operagao de todas as portas 16gi- eas basicas e ulilizamos a dlgebra booleana para descre= ver e analisar eircuitos que foram feitos a partir da combi- hagao de portas logicas. Kstes cireuitos podem ser classifi- cados como circuitos I6gicos combinacionals porque, em qualquer instante de tempo. o nivel l6gico da saida do chr- culto depende da combinacao dos niveis Iégicos presentes nas entradas. Um circutto combinacional nao possut memd= ria, ¢ portanto sua saida depende apenas dos valores atu- ais das entradas. Neste capitulo continuaremos nosso estudo de eircuitos, combinacionais, comecando por um aprofundamento n simplificagao de circuitos légicos. Dols métodos serdo us dos: primeiro utilizard os teoremas da Algebra booleana, eo segundo utilizara uma técnica de mapeamento. Além disso, iremos estudar técnicas simples para projetar circul- tos lgicos que satisfacam um dado conjunto de requisites. Um estudo completo sobre o projeto de circuitos légicos nd 6 um dos nossos objetivos, mas os métodos que estudare- introdugao a este assunto, ulo trata da pesquisa de falhas Esta primeira exposicao so- bre pesquisa de falhas deve ajudé-lo a desenvolver a capa cidade de andlise necessaria para ser bem-sucedido nesta atividade. De modo a tornar este material 0 mais pratico possfvel, primeiro introdurziremos algumas caracterist Dasicas de circultos integrados de portas l6gicas das tam lias TTL e CMOS, juntamente com uma desericao dos tipos de falhas mais freqiientemente encontrades em circuitos dligitais 4-1 FORMA DE SOMA-DE-PRODUTOS: (Os métodos de simplificagio € projeto de circuitos lgicos que estudaremos exigem que a expressio esteja na forma de soma-de-produtos. Alguns exemplos de expressdes des- te tipo podem ser vistos a seguir: 1. ABC + ABT 2, ABY ABC + TD + D 3. AB+ CD + GK + HD Cada uma destas expressdes do tipo soma-de-produtos consiste em dois ot mais termos AND (Produtos) que por z sio conectaclos a uma porta OR, Cac termo AND consiste em uma ou mais varidveis que aparecem individv- dalmente na sua forma complementada ou nio, Por exem plo, na expressao ABC + ABC, o primeito produto AND as varidvels 4, Be Cna sua forma nio-compleme tada (nao-invertda). © segundo produto contém Ae C na sua Forma complementada (invert), Observe que em uma expressio do tipo soma-de-produtos, um sinal de inversto niio pode cobrir mais do que uma variivel em um termo (por exemplo, ndo poderiamos ter ABC ou RST). Produto-de-Somas Uma outa forma geral para expressdes ldgicas as vezes & utilizada no projeto de circuitos l6gicos, Fla é chamada de forma de produto-de-somas, ¢ consiste em dois ou mais ter ‘mos OR (somas) que por sua vez Sto conectaclos as entrad: de uma porta AND, Cada termo OR contém uma ou mais ¥ ‘ves na sua forma complementada ou nao. A seguir, pode- mos ver algumas expresses do tipo produto-de-somis LAtB+ Orato 2.(A+ BXC + DE 3.(A+ CB+ DXB + CXA+ D+ BY (0s métodos de simpliticacao e projeto que serio usados sio baseados em expressdes tlo tipo somale-produtos, € por- tanto nao utilizaremos muito a forma produto-de-somas. Ela eentretanto, aparecera em alguns circuitos que tém uma es crutura particular Questies de Revisio | 1. Quais das expresses seguir es de-produtos? (a) AB+ CD+E (b) ABC + D>(3) Circultos Légicos Combinacionais 65 Rese x=AB(R+ BO) () Fig. 4-1 Geralmente ¢ possivel simplificar um circuto Iogico, como o que aparece em (a), produzir uma implementagio mais efi conte, mostrada em (b). OU+ C+ D+F) (@) FIN + PQ 2. Repita a Questio 1 para produto-de-somas. 4-2 SIMPLIFICACAO DE CIRCUITOS LOGICOS Uma vez obtida a expressio de um circuito logico, pode- mos ser capazes de reluzi-la a uma forma mais simples, que contenha um menor ntimero de termos ou variéveis em um (ou mais termos da expresso. Esta nova expresso pode ser vusada para implementar um circuito que € equivalente a0 Circuito original, mas que contém um menor ntimero de portas e conexdes, Para exemplifcar, © circuito da Fig, 41a) pode ser sim- plificado para produzir o circuito da Fig, 4-1(b). Uma vex que 0s circuitos implementam a mesma l6gica, é Sbvio que tum ciscuito mais simples mais desejavel porque contém lum menor ntimero de portas € portanto ser menor € mais barato do que o circuito original, Além disso, a confiabili dade seré melhorada porque existe um menor ntimero de ligacdes, diminuindo assim uma das causas potenciais de falhas no circuito, Nas seqdes subseqiientes, estuclaremos dois métodos utili zados para simplificar circuitos logicos. Um dos métodos faz uso dos teoremas da algebra booleana e, como veremos, & bastante dependente da inspiracio e da experiéncia. O outro ‘metodo (o mapa cle Kamaugh) tem uma abordagem mais sis- tematica, com instrugdes passo a passo, Alguns professores podem querer omitir este método porque ele & bastante me- Ginico e provavelmente nao contribui para uma melhor com- preensio da algebra booleana. Isto pode ser feito sem alterar a continuidade ou clareza do restante do texto. 4-3 SIMPLIFICAGAO ALGEBRICA Podemos usar 0s teoremas da algebra booleana, que est damos no Cap. 3, para nos ajudar a simplificar expresses para um circuito logico. Infelizmente, nem sempre & dbvio qual teorema deve ser aplicado de modo a produzir 0 re- sultado mais simples. Além disso, no existe um modo fécil dle constatar se a expressio obtida esti em sua forma mais simples ou se poderia ser ainda mais simplifcada, Poranto, a simplificacao algébrica freqientemente se toma um processo dle tentativa e erro, Com a experiéncia, no entanto, pode-se ficar perito ¢ obter resultados razoavelmente bons. (Os exemplos que se seguem ilustram muitas maneiras pelas quais os teoremas booleanos podem ser aplicados na tentativa de simplificar uma expressio. Voc® deve notar que ‘estes exemplos contém dois passos e: 1. A expressao original é colocada sob a forma de de-produtos pela aplicacio repetitiva dos teoremas de DeMorgan e pela multiplicagio de termos. 2. Uma vez que a expresso original esteja nesta forma, os termios produto so verificados quanto a fatores comuns,, realizando-se a fatoracio sempre que possivel. Com sorte, a fatoragao resulta na eliminacio de um ou mais termos. EXEMPLO 4-1 Simplifique 0 circuito légico mostrado na Fig. 4-2(a), Solucao © primeiro passo € determinar a expressao para a saida usando o método apresentado na Segi0 3-6, O resultado € = ABC + AB» Gi) Hicom a expresso determinada, usualmente & uma boa idéia quebrar todos os grandes sinais de inversto usando os teoremas cle DeMongan ¢ entio multiplicar todos os termos, [teorema (17)] ABC + [eancela inversdes duplas} = ABC + ABA + ABC [multiplical = ABC+ AB+ ABC |A- A= Al Com a expressdo agora sob a forma de soma-de-produ- tos, devemos procurar por variaveis comuns dentre 0s vari- os termos com a intencio de fatorar. O primeiro € terceiro termos tém AC em comum, que pode ser fatorado:Digitals Principlos e Aplicacdes fp aBeS) ol pT fo s———_+—] ey ey, Fig. 4.2 £ ACB + B) + AB Kique B+ B= 1, ena z= ACU) + AB AC+ AB Podemos agora fatorar 4, 0 que resulta em AC+B Este resultado nao pode mais ser simplificado. A imple- mentacio do ctcuito ¢ mostrada na Fig. 4-2(b). E bvio que 6 cireuito em (b) é bem mais simples do que o cicuito 0 EXEMPLO 4-2 Simplifique a expresso 2= ABC+ ABC + Alic Solucao ‘Vamos ver dois modios diferentes dle chegar a0 mesmo resul lado, “Método I: Os primeiros dois termos produto AB em comum, Logo, expressio tém 0 = AB(C + 7) + ABC = ABQ) + ABC AB + ABC Podemos fatorar a varidvel A de ambos os termos: = AB + BO Aplicando 0 teorema (15), ABE O Método 2 & expressio original 2= ABC + ABT + ABC 0s primeiros dois termos tem 1B em comum, O primeito eo @ o) sxemplo 4-1 dhimo termo tém AC em comum, Como saber se devemos fatorar AB dos primeiros dois termos ou AC dos dois termos extremos? Na verdade, poclemos fazer ambos usindo © mo ABC duas vezes, Em oultras pakivras, poemos reescrever a expressio como. = ABC + ABC + ABC + ABC onde somamos um temo extra ABC. Isto € vllido e nao altera co valor da expressio, tendo em vista que ABC + ABC= ABC lteorema (7)). Agora podemos fatorar AB dos dois primei- ros termos € AC dos dois tiltimos termos: r= ABC + 7) + ACB + B) AB-1+AC-1 AB + AC= AB+ ©) Este €, naturalmente, 0 mesmo resultado obtide com o metodo 1, Esse artificio de usar 0 mesmo temo duas V sempre pode ser usado. De fato, 0 mesmo termo pode ser usado mais de duas vezes se for neces EXEMPLO 4-3 Simplifique 2= AC (ABD) + ABTD + aBe Solucdo Inicialmente, use o teorema de DeMorgan no primeiro temo: z= ACA + B+ D) + ABTD + ABC (passo 1) Muliplicando-se obtemos z= ACA+ ACB + ACD + ABCD + ABC Visto que H - A= 0, 0 primeira termo ¢ eliminade: @ CD + ABCD + ABEsta é a forma de soma-de-produtos desejada, Agora deve- mos procurar por fatores comuns dentre os virios termos produto. A idéia € investigar o maior fator comum entre quaisquer dois ou mais termos produto. Por exemplo, 0 primeiro eo tltimo termo tém o fator comum BC, € © gundo 0 terceiro termo compartilham 0 fator comum AD. Podemos fatori-los como se segue: z= BOA + a+ DC + BC) 4) Agora, sabendo que 7+ 4 ema (15)], temos LeC+ BC = C+ Bheo z= BC+ ADB+ OC (3) Este mesmo resultado teria sido alcangado com outras es- colhas para fatoragao. Por exemplo, poderiamos ter fatora: do Cdo primeiro, segundo © quarto termos produto, no so 3, para obter CGB + AB + 4B) + ABCD A expressdo entre parénteses pode ser fatorada ainda COBIA + A] + AD) + ABCD Visto que 7 + A= 1, ela se torna z= B+ AD) +3 Muhiplicando obtém-se z> BC+ ACD + ABCD Agora podemos fatorar para obter D dlo segundo e terceiro termos Bos ABC + Usando o teorema (15), a expresso entre paréntese B+ C. Assim, finalmente temos z= BC+ ABE+ © Este € 0 mesmo resultado que obtivemos antes, mas exigiu muito mais passos. Isto ilustra por que devemos procurar pelos maiores fatores comuns: geralmente levara até a ex- pressao final em menos passos. Circultos Logicos Combinacionals 67 = ABD + ABD + BD Podemos fatorar BB de cada termo para obter x = BDC AatD E claro que o termo entre parénteses € sempre 1, portanto, finalmente temos; x= BD EXEMPLO 4-5, Simplifique o circuito da Fig, 4-3(a) Solucao ‘A expresso part a stida 26 = G+ Bat B Multiplicando para conseguir a forma de soma-de-produ- tos, obtemos 2-AA+ AB} Bat BB Podemos eliminar ZA = 0 ¢ BB = 0 para terminar com + AB Esta expressio esti implementada na Fig, 4-3(b), se for comparada com © circuito original vemos que ambos os Circuitos contém © mesmo ntimero de portas e conexdes, Neste caso processo de simplificagio produziu um citcui- to equivalente, mas nao um circuito mais simples EXEMPLO 4-6 ABC+ ABD + Simplifique x Solucio Vocé pode tentar, mas no serd capaz de simplificar ainda mais esta expresso. EXEMPLO 4-4 Simplifique a expresso x= (H+ BXA+ B+ DD. Solucao A expresso pode ser colocada sob a forma de som: de-produtos multiplicando-se todos os termos, O resul- ado & x= A4D + ABD + ADD + BAD + BED + BDD © primeiro termo pode ser eliminado, 4 que ZA = 0. Do mesmo modo, 0 terceiro € © sexto termo podem ser elimi- nados, visto que DD = 0. quinto termo pode ser simpli ficado para BD, ji que BB = B. Isto resulta em | Questées de Revisi | 1. Indique quais das seguintes expresses ndoestio sob a forma de soma-de-produtos: | @ aT + RT + TT (b) ADT + ADC © MNP + r+ Sop @ 4B + ABC + ABCD 2. Simplifique o circuito na Fig, cuito da Fig. 4-10b), Toque cada porta AND na Fig. 4-1(@) por uma porta NAND. Determine a nova expressio de 2e simplifique-a (a) para chegar a0 cir- 3.68 ‘Sistemas Digitais Prinefpios ¢ Aplicagoes @ 4 LS ) Fig. 43 Feemplo 45, 4-4 PROJETANDO CIRCUITOS LOGICOS COMBINACIONAIS Quando o nivel de saida desejndo de um circuito légico & dado para todas as condicoes de entrada possiveis, 0s re- sultados podem ser convenientemente apresentados em uma tabela-verdade, A expressio booleana para o cicuito pode ser derivada da tabela-verdade. Por exemplo, considere a Fig. 44(a), onde uma tabela-verdade é mostrada para um cireuito que tem duas entradas, Ae B,¢ uma saida x A ta- bela mostra que a saida x esti no nivel 1 somente para 0 caso em que d= Oe B= 1, Agora, resta determinar que cincuitoldgico produz esta operacao, Deveria estar claro que tuma solucao possivel €apresentada na Fig. 4b), Nels, uma porta AND € usada com entradas A e Bde modo que x = scoffs [ (a) ” Fig. 44 Circuito que produz nivel 1 na saida somente para con- digo A= 0, B= 1 Fig. 4-5 Umi porta AND, com entradas apropriadas, pode ser usida para produzir uma sa niveis de entrada, [| - a an Piscean |). [ )- A - B. Obviamente, xseri 1 somente se ambas as entradas da porta AND forem I, isto 6, A = 1 (0 que s 0) € B= 1. Para todos os outros valores de Ae B, a deve ser Uma abordagem similar pode ser usada para outras con- digoes de entrada. Por exemplo, se x tivesse que estar em alto somente para a condigao A= 1, B= 0, 0 circuito resul- tante deveria ser uma porta AND com entradas Ae B. Em outras palaveas, para qualquer uma das quatro possiveis condigdes de entrada podemos gerar uma saida alta x utili zando uma porta AND, com entraclas apropriadas, para gerar © produto AND requerido, Os quatro casos dlistintos so ‘mostraclos na Fig. 4-5. Cada porta AND gera uma saida que € 1 somente para uma certa condigao de entrada, ¢ a saica € 0 para todas as outras condigoes, Deve-se notar que as entradas da AND sio invertidas ou nao, dependendo dos valores que as varidveis tm para a condicao dada. Se a variivel é 0 para a condigao dada, ela € invertida antes de entrar na porta AND. Vamos agora considerar o caso mostrado na Big. 4-6¢a). onde temos uma tabela-verdade indicando que a saida x deve ser 1 para dois casos distintos: A= 0, B= 1e A= 1. B= 0. Como isto pode ser implementado? Sabemos que 0 termo AND A ~ B gera 1 somente para a condigio A= 0, B= 1,eotermo AND A B gera 1 para a condicio A= 1 B= 0. Como xdeve ser ALTO para uma ow outra condicio, dleve ficar claro que estes termos devem ser unidos com OR para produzirem a saida dlesejackt x. Est implementagao € RB {ALTO somente quando A = 0, B= 0} AB {ALTO somente quando A= B= 0} AB {ALTO somente quando A= 1, B= 1) la em 1 para um conjunto especitico de69 Circultos Légicos Combinacionals == cols «) §] |% U ©) Fig. 4.6 Cada conjunto de condigdes de entrada que produz uma saida em ALTO é implementado por uma porta AND em separado. As saidas das ports AND sto unidas com OR para produzir a saida Final mostrada na Fig, 4-6(b), onde a expressio resultante para a saidaéx= AB+ AB Neste exemplo, um termo AND € geraco para cada caso na, tabela onde a saida deve ser 1, As saidas das portas AND so éento unidas com OR para produzir a sada x, que serd 1 quanclo lum dos termos AND for 1. Este mesmo procedimento pode ser estendilo para exemplos com mais de duas entradas. Con- sidere a tabela-vercade para um circuito de trés entradas (Ta- Dela 4-1), Nela existem 0s casos oncle a sada deve ser 1, termo AND para cada caso est indicado, Novamente, obser vve que para cada caso onde a varkivel é 0 ela aparece comple- mentada no temo AND. A expresso de soma-de-produtos para »°€ obtida unindo com OR os trés termos AND. C+ ABC + ABC Procedimento Completo de Projeto Uma vez que a expresso da saida tenha sido determinada da tabela-verdade sob a forma de soma-de-produtos, ela pode ser facilmente implementada usindo portas AND, OR € INVERSORes, Usualmente, entretanto, a expressio pode ser simplificada, esultando num circuito mais eficiente. O exem plo seguinte ilustra 0 procedimento completo de projeto, EXEMPLO 4-7 Projete um circuito logico que tem tés entradas, 4, Be C,¢ ccuja saida vai para ALTO somente quando a maioria das en- tradas esta em ALTO. Solueao Passo 1, Monte a tabela-verdade, Com base no enunciado do problema, a saida x deve ser 1 sempre que dus ou mais entradas forem 1, Para todos os outros casos, a saida deve ser 0 (Tabela 4-2). TABELA 4B cle o 0 ofo o o fo o 1 ole o 1 ata abe 1 0 alo 1 0 1] 4 +aBe 1 1 ofa saat 1a a fa asc Passo 2. Escreva 0 termo AND para cada caso onde a saida é 1, Existem quatro destes casos. Os fermos AND esto mostra- dos proximos a tabela (Tabela 4-2), Note mais uma vez que cada termo AND contém cada variével de entrada, inverti- da ou nio, Passo 3. Escreva a expresso da soma-de-produtos para a saida, x = ABC + ABC + ABC + ABC Passo 4. Simplifique a expressio de sada Esta expressio pode ser simplificada de muitos modos, Talvez o modo mais ripido seja reparar que o titimo termo ABC tem duas variiveis em comum com cada um dos ou- tros termos. Logo, podemos usar o termo ABC para fatorar com cada tum dos outros. A expresso € reescrta com 070 Sistemas Digitals Principlos e Aplicacoes termo ABC aparecendo trés vezes (lembre-se do Exemplo 4-2 que isto € permitido em algebra booleana): x= ABC + ABC + ABC + ABC + AB + ABC matoraundo os pares de termos apropriados, temos x= BCA + A) + ACB + B) + AKT +O) Visto que cada termo entre parénteses € igual a 1, temos x= BC+ AC+ AB Passo 5. Implemente 0 circuito para a expressio final Esta expressio est implementada na Fig. + so esti sob a forma cle soma-de-produitos,o circuito consiste em um grupo de portas AND ligadas em uma tinica porta OR, ee ac cote \ Tae Fig. 4-7 Exemplo + ae ° BC +AC + AB EMPLO 4-8. Veja a Fig, 4-8(a), onde um conversor analégico-digital esti monitorando a tensao de uma bateria de 12 V de uma espagonave em rbita, A saida do conversor € um ntimero binirio de quatro bits, ABCD, que corresponde A tensio da bateria em degraus de 1 V, sendo A.© MSB. As saidas bin rias do conversor sio ligadas em um circuto dlgital que deve produzir uma saida em ALTO sempre que o valor bindtio for maior do que 0110; = 6, ou seja, quando a tensto da bateria for maior do que 6 V. Projete este circuito I6gico, Solugao Atabela-verdade € mostrada na Fig. 4-8(b). Para cada lina da tabela-verdade indicamos 0 equivalente decimal do ati mero representado pela combinaga0 ABCD. {A saida 2 € igual a1 para todos os casos onde © nimero binario & maior do que 0110. Para todos os outros ca € igual a 0. Esta tabela-verdade fornece a seguinte 80 de somade-produtos = Apc + ABTD + ABTD + ABCD + aBcD } ABCD + ABCD + ABCD + ABCD Simplificar esta expresso é uma tarefa tremenda, mas com um pouco de cuidado ela pode ser feita, O processo passo a passo envolve fatorar e eliminar termos da forma A+ => ABCD + AB: D+ D+ ABCD + D+ ABC(D + D) + ABCD + D) = ABCD + ABT + ABC + ABC + ABC = ABCD + AKC + C) + ABE +O = ABCD + AB + AB ABCD + AB + B) ABCD + A Isto pode ainda ser reduzido aplicando-se o teorema (15), que é:x+ 3) = x+y Neste caso.x= Ae y= BCD. Logo. z= ABCD + A= BCD+ A Esta expressio final est implementada na Fig. 4-80) Como esse exemplo demonstra, 0 método da simplifien- «a0 algébrica pode ser macante quando a expressio origi- ral contém uum grande ntimero de termos. Esta é una limi- tagio que nio € partilhada pelo método do mapa de Karnaugh, como veremos posteriormente. Cconversor te araogeo. Ve ‘otal A ee -————c oro o z 4) r~ 2 @) @ © 6) (e) ) (8) (9) (10), ay 413) (13) (a) (15) s5.A8C5 1-5 ABOD, 1 A860 1 ABCD 1 ABCD 4 asap ++ Je 0c coc cols a 0 ° ° © 7 1 1 1 ° ° ° ° 7 1 1 1 eesti esos ewe ala ee ete sees ole) © Fig. 48 Exemplo 4-8.Implementando 0 Projeto Final Nos exemplos de projetos apresentados, circuito final foi implementado usando-se potas AND e OR, De Fito, a forma de soma-dle-produtos sempre produz um circuito que contém Unt ou mais portas AND acionando uma porta OR, Uma das razdes para a utlizagio da forma de soma-de-produtos € que ela pode ser implementada usando-se apenas portas NAND com pouco, ou nenhum, aumento de complexidade em rela- loa implementacdo AND/OR. Tendo em vista que as portas NAND sso ats portas logicas mais disponiveis na familia l6gi- ca TTL, esta € uma caracteristica importante. Para ilustrar, a Fig. 4-9 mostra as implementagoes equi- valentes com portas NAND para os circuitos das Figs, 4-7 € 4-8(c). Voc® pode fazer essas conversdes como revisao do procedimento apresentado no Cap. 3, Comparando a implementagao NAND com o circuito origi- nal na Fig, 4-9(a), observa-se que eles so idénticos na estru ura, ito &, cada porta dlo circuito original foi substituida por ‘uma Gnica porta NAND, Esta caracteristcn ¢ vercladeira somente S€.0 Circuito original esta sob a forma de soma-cle-produtos. A Uinica excegto € quando a forma de soma-de-produtos con- tem um termo de uma variavel tal como 2= A+ BCD na Fig. 49h), Neste caso a implementacio NAND requer uma porta NAND extra usacla como INVERSOR na entrada A, Podemios resumir 0 proceso de conversio de um cir- a forma de soma-de-produtos com portas AND/ OR para portas NAND como se segue: cuito sob 1. Substitua cada porta AND, porta OR e INVERSOR por uma Jinica porta NAND. 2. Utilize uma porta NAND para inverter qualquer varidvel simples que aciona a porta OR final Verifique este proceso parat os circuitos na Fig. 49, [4 DB De 7 @) z=A+ BCD © 4 X=BC+AC+ AB Circuttos Léaieos Combinacionais iu EXEMPLO 4-9 Veja a Fig. 410(2). Numa maquina copiadora simples, um sinal de parad ser gerado para interromper a operagio da maquina © enetgizar uma luz indicadora sempre que uma das seguintes condigdes existir: () a ban deja de alimentacao de papel estiver vazia; ou (2) as dua chaves na trajet6ria do papel estiverem ativadas, indicando um congestionamento no caminho do papel. A presenga de papel na bandeja de alimentacao € indicada por um sinal [dgico P em ALTO. Cada chave produz um sinal logico (Q R) que vai para ALTO sempre que o papel passa sobre a chave para ativi-li, Projete 0 circuito logi- co para produzir um nivel ALTO no sinal de saida S para as condicdes estabelecidas, e implemente-o usando 0 chip TALSO0 (Fig, 3-30. Solucio Utilizaremos © processo de cinco passos usado no Exem- plo 4-7. A tabela-verdade esti na Tabela 4-3, A saida Sassume 0 valor légico 1 sempre que P= 0, jd que isto indica que nao thd papel na bandeja de alimentagio, Stambém é 1 para os dois casos em que Qe R'sio ambos 1, indicando um con- gestionamento de papel. tem cinco diferentes condligoes de entrada que produzem ‘uma safda em ALTO. (Passo 1) AND para cada um dos casos estao indicados, (Passo 3) Fig. 4-9 (2) Conversio do circuito ca Fig, 47 para NANDs; (b) conversio do circuito da Fig. 48(@) para NANDs,72 Sistemas Digitals Pr plos e Aplicacdes Podemos comecara simplificacio fatorando PO dos termos 1 2e fatorando PQ dos termos 3 € 4: =PUR+ + POR+ RH +POR — (Passo 4) Agomt podemos climinaros temo R + & ji que S=PD+ PQ+ PoR Fatorar P dos termos 1 ¢ 2 permite a eliminagio de Q des- tes termos figuaisa 1 S= P+ POR Aplicando 0 teorema (15) (x + 3) = x + 9) obtemos S=P+ OR ‘Sensor da bandeja de alimentago circuto |_S. eV 3 legico |» Chaves 7 1 ka. sensoras de papel Ns ° Ke @) cc) 7aLs00 © wv ‘TABELA 4-3, POR POR POR POR POR ©) +0R @ Nota: As outras duas partas no chip no ‘80 conectadas. Fig. 4-10 Procedimento completo de projeto (Exemplo 4-9) implementado usando um chip NAND 74LS00.A implementacto AND/OR para este circuito estd ilustrada na Fig. 4-10(b). (Passo 5) Tendo em vista que © circuito deve ser implementado ‘com o chip 741800, que tem quatro portas NAND de duas entradas, 0 circuito da Fig, 4-10(b) deve ser convertide para utilizar apenas portas NAND, Substitui-se cada porta OR e [AND por tuma porta NAND e troca-se 0 INVERSOR pela porta NAND INVERSORa lidentificada com I na Fig, 4-10(¢)). Além disso, como a entrada superior da porta OR € uma variivel simples (P), uma porta NAND INVERSORa (identificacla com 2) deve ser colocada nessa entrada. Obviamente, os dois INVERSORes podem ser eliminados para obter 0 circuito com NANDs da Fig. 4-10(d). A Fig, 4-10(e) & a versio final do circuito mostrando a pinagem do Cl, incluindo os pinos de alimentagio (+5 Ve TERRA) ¢ o transistor de acionamento de saida com o LED indicador para o sinal S. Questies de Revisio | 4. Escreva a expressiio de soma-ce-produtos para um cit ccuito com quatro entradas uma saida que deve estar | em ALTO somente quando a entrada 4 esti em BAI- XO, a0 mesmo tempo em que exatamente duas ou- tras entradas estio em BAIXO. 2, Implemente a expresso da Questo 1 usando ape- nas portas NAND de quatro entradas, Quantas so n cessitias? ‘5S METODO DO MAPA DE KARNAUGH (© mapa de Karnaugh € um método grifico usado para sim- plificar uma equagio légica ou para converter uma tabela: verdade no seu circuito logico correspondente, de um modo, simples e ordenado. Embora um mapa de Kamaugh (aqui part a frente abreviado como mapa K) possa ser usado em problemas que envolvem qualquer numero de variveis de tentracla, sus utilidade pritica est limitada a seis variaveis. A apresentacio que se segue esta restrita a problemas com até {quatro entradas, pois mesmo os problemas com cinco ou seis, entradas s40 demasiadamente complicados, sendo mais bem, resolvids por um programa de computador. Formato do Mapa de Karnaugh (© mapa K, como uma tabeli-verdade, € um meio de mos- tara relagio entre as entradas logicas e a saida desejada, A Fig. 4-11 apresenta trés exemplos de mapas K, para das, para trés e para quatro variaveis, em conjunto com as tabe. las-verdade correspondentes. Estes exemplos ilustram os seguintes pontos importantes: 1. A tabela-verdade fomece o valor da saida X para cada combinagio de valores da entrada, O mapa K fornece a ‘mesma informacio num formato diferente. Cada linha na tabela-verdade corresponde a um quadrado no mapa K. Por exemplo, na Fig. 4-11(a), a condicio 4 = 0, B= 0, na tabela-verdade, corresponde ao quadrado AB no mapa K. Como a tabela-verdade mostra X = 1 para este caso, 1 Cireuitos Légieos Combinacionais 73 ‘olocado no quadrado 7B no mapa K. Do mesmo modo, acondigio A= 1, B= Ina tabela-verdade corresponde 0 quadrado AB no mapa K. Como X= 1 para este caso, 1 € colocado no quadrado AB, Todos os outros quadra: dos si preenchidos com 0s. Esta mesma idéia é usada nos mapas de ts e quatro variveis mostrados na figura 2. Os quadmdos do mapa K sto identificados de modo que A860 001 olla ofsfolo 904 s\/0 | 010 of fo > wlola| 010 1||/1-+A860 [x-AB60+Ae6o| “®| ° | * | ° | ° 014 0llo 7 ABCO + ABCD peer we l J wlofs]ao roe of fo 100%) lo wl o|o|o|o +04 olfo roi slo TTe offo $404) |1 0800 titolo 4444) ae0o © Fig. 4-11 Mapas de Karnaugh e tabelas-verdade para (a) duas, (b) 12s e (©) quatro varidveis, centes. Estes dois podem ser agrupados € a varidvel C eli minadla, ji que ela aparece nas formas nao-complementada e complementada para resultar em X= AB. Um outro exemplo esta ilustrado na Fig, 4-12C€), Num mapa Ka linha superior ea linha inferior sio consideracas adjacentes. Assim, os dois 1s neste mapa podem ser agru: BC. A Fig, 4-12) mostra um mapa K que tem dois pares de 18 pados para produzir como resultado ABC + ABC que podem ser agrupados, Os dois 1s na linba superior sio horizontalmente adjacentes. Os dois 1s na linha inferior tam- bem slo adjacentes, ja que, em um mapa K, a coluna de qua- draclos mais a esquert & considerada adjacente com & coun ‘mais direita, Quando o par de 1s superior é agrupado, a va raivel D € eliminada (pois ela aparece tanto como D quanto como D) para gerar o termo ABC. Agruparo par inferior el mina a variivel Cpara gerar o temo ABD. Estes dois termos io unidos por um OR, obtendo-se o resultado final para X. Resumindo Agrupar um par de 1s adjacentes num mapa K elimi- na a varifivel que aparece nas formas complementa- da e nio-complementada. Agrupando Quatre Termos (Quartetos) Um mapa K pode conter um grupo de quatro 1s adjacentes centre si, Este grupo é denominado quarteto, A Fig, 4-13 mos- {ra virios exemplos de quartetos, Na parte (a) 08 quatro 1s 10 adja- 1K na Fig. 4-13(¢) contém quatro 1s formando um quadrado, ¢ eles Sto considerados adja~ centes ene si, Os quatro 1s na Fig, 413d) também sio jicentes, assim como os da Fig. 4-13(e) porque, confor- me apresentado anteriormente, as linhas superior € inferior Sto consideradas adjacentes entre si, do mesmo modo que as colunas mais & esquerda e mais 4 dieita Quando um quarteto € agrupado, 0 termo resultante ccontém apenas as variveis que naio mudam de forma part todos os quadrados do quarteto. Por exemplo, i c, ABC ABCe ABC. Uim exame destes termos revela que apenas a variavel Cpermanece inalterada (tanto A como B aparecem nas formas no-complementada © complementada). Assim, a expressio resultante para X€ simplesmente X= C. Isto pode ser provado como se segue 13(@), os quatro quadrados que contém 1 saCireuitos Légicos Combinacionais 75 zc sc wo] w[o[o POU]? | xenee+ ace X=A86 + ABC velo | 7° vefofo| aslo | o aslo | o ®) ©) Lic oe ee Jo ole ja ral o | o Fa] o | 0 | 0 | 0 | x-a8c0+ Aad + ABCD + ASCO sso] o sa] o|o | o || =A8c +80 w/e wl dle |e |G Re @ ABD Fig. 412 Exemplos de agrpumentos de pres de Is adjacent zc % co co ob Ed 78) 0 (1) olofolo ° aa] o | aa} o]o lo |o ° as} o [fs al@ [1 [+ 1) “° alo lL) loo fo |e aslo [o]o| o eed oe o oe bw oc __ > op od _ wl oo Jo Jo wl >] 0 ]o 1G wa] 0 Jo fo |o wl olololol. wl ale fe [a] sfofololo wl le fo [k alalo lola] : x _ ; \ © Fig. 4-13 Exemplos de agrupamentos de quatro 1s (quartetos),76 Sister 1as Digitals Prinipios e Aplicagbes X= ABC + ABC + ABC + ABC ACB + By + ACUB + BY Aic+ AC = Cat A=C Como outro exemplo, considere a Fig, 4-13(d), onde os quatro quadrados que contém Isso: ABCD, ABCD, ABCD © ABCD. Um exame destes termos indica que somente as variveis 4 e D permanecem inalteradas, portanto a expres- sto simplifcada para X€ X= aD Isto pode ser provado da mesma maneira que foi feito an- teriormente. O leitor deve analisar cada um dos casos na Fig. 4-13 para verificar as expresses indicadas para X, Resumindo: Agrupar um quarteto de 1s elimina as duas variaveis que aparecem nas formas complementada e nai complementada, Agrupando Oito Termos (Octetos) ‘Um grupo de oito 1s que sao adjacentes entre si é chamado de octeto, Muitos exemplos de octetos s20 mostrados na Fig, 4-14. Quando um octeto € agrupado num mapa de quatro varliveis, (r@s das quatro varidveis so eliminadas, porque apenas uma varkivel permanece inalterada. Por exemplo, lum exame dos oito quadrados agrupados na Fig. 4-14(a) mostra que somente a variivel Best na mesma forma para todos 0s oito quadrados; as outras varidveis aparece nas formas complementada e nio-complementada. Portanto, para este mapa, X= BO leitor pode verificar os resultados para os outros exemplos na Fig, 4-14 Resumindo: Agrupar um octeto de 1s elimina as trés variaveis que aparecem nas formas complementada € nao-com- plementada. Processo Completo de Simplificagio Vimos que agrupamento de pares, quartetos € octetos num mapa K pode ser usado para obtermos uma expressio sim- plificada. Podemos resumir & regra para grupos de qualquer tamanho: Quando uma varidvel aparece nas formas comple- mentada € nao-complementada dentro de um gru- po, esta variaivel é eliminada da expressio. Varidveis {que no mudam para todos os quadrados do grupo devem aparecer na expressio final. Deve ficar claro que um grupo maior de 1s elimina mais, varidveis, Para ser exato, um grupo de dois elimina uma variavel, um grupo de quatro elimina duas e um grupo de ito elimina és. Este principio, agora, seri utilizado para obter uma expressio légica simplificada a partir de um mapa K que contenha qualquer combinacao de Is e Os. © procedimento sera primeiramente resumido € ento aplicado em varios exemplos. Os passos a seguir sto reali- @ Fig. 4-14 Exemplos de agrupamentos de oito Is (octetos)zados para a utilizagio do método do mapa K para simpli- ficagao de uma expressio booleana Cireultos Légicos Combinacionals rad Estes passos slo seguidos e mencionad seguintes. Em cada ca nos exemplos ISO, a expressio logica resultante esti na sua forma de soma-de-produtos mais simples, Passo 1 Construa o mapa K ¢ coloque 1s nos quadrados que correspondem aos 1s na tabela-verdade. Co- logue Os nos outtos quadeados z Passo 2 Eximine o mapa para detectar Isadjacenteseagn- _-BABMPLO 4-10 pe aqueles 1s que ndo sio adjacentes a quaisquer : Peace Te Estes sto denominados 1s isolades A Fig. 4-15(a) mostra o mapa K para um problema de qua- asso 3 bm seguida, procure por aqueles Is que sto adja- 0 Varidveis. Vamos suipor que o mapa foi obtido a part Centee a somente um putroL Agrupe todo parque 4 tabel-verdade do problema (passo 1). Os quadrados comtém tal 1 esto numerados por conveniéncia para identificagio de Passo 4 Agrupe qualquer octeto, mesmo que ele conteniha cad grupo alguns 1s que jé tenham sido combinados. Passo 5 Agrupe qualquer quateto que contém um ou mais P8880 2 O quadrado 4 € o Unico quadrado que con. 1s que ainda nao tenham sido combinados, He oie ave ee Pace anne certficando-se de usaro niimero minimo de agre outro 1, Ele é separado e mencionado como pamentos. grupo 4. i Passo 6 “Agrupe quaisquer pares necessirios para incluir P&S 3 © quadrado 15 ¢ adjacente apenas ao qua- quaisquer 1s que ainda nao tenham sido combi- roe TA eee pete aerabeee cena aados, certificando-se de usar o miimero minimo do como grupo 11, 15. de agrupamentos. Faso 4 “Nilo existem octets Passo 7 Forme a soma OR de todos os termos gerados por PASOS Os quadtados 6,7, 10¢ 1 foram um quar cada agrupament. to, Este quarteto € agnipado (grupo 6, 7, 10, a. ae] 0 ia} 0 rele + acd + BD 7a a Te as} o | || o grupo 4 grupo grupos, 4 hw m8 710,11 w}o fo | @ + 86 gupoS = gupos, 6.7.8 69,10 © 86 + AGO + fac + AOD 910 26 © Fig. 4-15 Exemplos 410 até 4-1278 Sistemas Digitais Prinefpios ¢ Aplicagdes 1D, Repare que 0 quaidradlo 11 € usado nov ‘mente, embora ji seft parte do grupo 11, 15, ‘Todos os 1s jf estio agrupados. Cada grupo gera um termo na expresso para XO grupo 4 ésimplesmente ABCD: grupo 11, 15 € ACD (a varivel B foi eli minada), © grupo 6, 7, 10, 11 BD(Ae C foram eliminadas). Passo 6 Passo 7 EXEMPLO 4-11 Considere 0 mapa K na Fig. 4-15(b). Mais uma vez presu- mimos que 0 passo 1 jé foi realizado. Passo 2 Nao existem Is isolados, Passo 3. 1 no quadrado 3 € adjacente apenas a0 1 lo quadrado 7. Agrupando-se este par (gru- po 3, 7), produz-se o termo ACD. Passo 4 Nao existem octetos. Passo 5 Existem dois quartetos. Os quadrados 5, 6, 7 € 8 formam um quarteto, Reunindo-se este quartet procluz-se 0 termo AB, O segundo quarteto € formado pelos quadrados 5, 6,9 € 10, Este quarteto ¢ agrupado porque contém dis quaciados que nao tinham sido combi- naclos anteriormente. Este grupo proxluz BC: Todos os Is jf estao agrupados, Os termos geraddos pelos rés grupos sto uni- dos por um OR para obtermos a expresso para X, Passo 6 Passo 7 EXEMPLO 4-12 Considere o mapa K na Fig, 415(0), Passo 2 Passo 3 Nao existem 1s isolados. © 1 no quadrado 2 € adjucente apenas 10 1 no quadado 6, Este par ¢ agripado pant pro- dluzir AC D. Analogamente, 0 quadmado 9 é adjacente apenas ao quadrado 10, Combinan- do-se exte par produzse ABT, Do mesmo rmexlo,o grupo 7, 8eo grupo 11, 15 produzem. os temos 4 BC’ e ACD, espectivamente Nao existe octetos Exste um quateto formado pelos quadrados 6,7, 10 11 Este quadrado, no entanto, nao combinado, porque todos os Is no quate {0 jf foram incluidos em outros grupos Passo.6 Todos os 1s fi Foram agrupados, Passo 7 _A expressio para Xesti mostrada na figura Passo 4 Passo 5 EXEMPLO 4-13 Considere o mapa K na Fig. 4-160) Passo 2 Nao existem Is isolados, D cD cD oD ° (1 YU X= ACD + ABC + ABC + ACD X= ABD + BCD + BCD + ABO @ © Fig. 4-16 © mesmo mapa K com duas solugdes igualmente boas 3B) to) co UFIES Passo 3 Nao existe nenhum 1 que seja adjacent apenas um outro 1 Passo 4 Nao existem octetos. Passo 5 Nao existem quartetos, Passos 6 € 7 Existem muitos pares possiveis, O pro- cesso de agrupar deve usar 0 minimo nti mero de grupos para envolver todos os 1s, Para este mapa existem duas possibilidades, que requerem apenas quatro pares envolvi- dos. A Fig. 4-16(a) mostra uma solu e sua expressio resultante, A Fig, 4-16(b) mostra a outra, Note que ambas as expressdes tem a mesma complexidade, e portanto nenhu- ma € melhor do que a outra EXEMPLO 4-14 Uslize 0 mapa K para simplicara expressio p= ABT + Be + AB. Solugao Neste problema nao € apresentact uma tabela-verdade para © preenchimento do mapa K. Em vez disso, devemos pre- cencher 0 mapa K tomando cada um dos termos produto na expresso e colocando Is nos quadrados correspondences, O primeiro temo, ABC, indica que um 1 deve ser coloca- do no quadmdo ABT do mapa (veja a Fig. 4-17). O segundo tetmo, BC, indica que um 1 deve ser colocado em cada quad c {1} ve] o | o as} o |) t Fig. 4.17 Exemplo 4-14,Circultos Légieos Combinacionals 79 do que contém BC no seu r6tulo, Na Fig, 4417, isto acontece cesso de tentativa ¢ erro, algumas vezes usado na simplifi- nos quadidos ABC e ABC: Do mesmo modo,otermo AB cacaoalgebrica, Usvalmente, o mapa K necessita de menos indica que 1 deve sercolocado nes quadeados ABC e ABC. etapas, sobretudo para expréssOes que contém muitos ter- Todos os outros quacados devem ser preenchidos com Os. 0s, € ele sempre produ, um . Agra 0 mapa K pode ser usado pars simplficagao. Oona, alguns professorespeferem o metodo sco Cet com apesemiaco na iy booleana e nao ¢ apenas um procedimento mecdnico. Cada metodo tem suas vantagens, e, embora a maioria dos proje- tstas de l6gienseja adepta dos dois, ser competente em im metodo € 0 suficiente para produzir resultados aceitaves. Alguns circuitos légicos podem ser projetados, de modo que" Existem outras tecnicas mais complexas que os projetis- existam certas condicoes de entrada para as quais no exis- tas usam para minimizar circuitos légicos. Estas técnicas sao. tam niveis de saida especificados, usvalmente porque estas especialmente apropritdas para circuitos com um grande condicoes de entradt nunca ocorrerdo, Em outs pakivras, nuimero de entradas, nos quis tanto o metodo algebrico cexistem certas combinacdes de niveis de entrada em que “ni quanto o do mapa K slo impraticiveis. A maioria dessas impor" (do inglés “ont care’ sea sada esti em ALTO 08 técnicas pode ser ransformada em um programa de com BAIXO. Isto estd ilustrado na tabela-verdade da Fig. 4-18). putador que realiza a minimizacao sobre a tabela-verdade Aqui a saida = nio estd especificada nem como O-nem Pussbre's expr como I para as seguintes conclicoes: 4, 8, C= 1,0,0¢ 4, B.C = 0, 1, 1, Em ver disso, um € mostrado para estas condigoes, O.vrepresenta a condigao don't care. Lin con dicho don't care pode surgit por virias 1220s; @ mais CO- mum € a existéncia de algumas situagdes nas quais certas Um projetis de circutos est livre para fazer a saida ser 0 ow 1 para qualquer condicao dont care, de modo a pro- duzir a expressio de saida mais simples. Por exemplo, 0 “ ‘mapa K para esta tabela-verdade € mostrado na Fig. 418(b)_ | > ee 2 Sete 0 da enemelo o vemco am | com um x colocado nos quaudraclos ABC © ABC. Neste : so, 0 projetista deve ser inteligente para substituir o xno | 4 O que € uma condigao don't care quadrado ABC por 1 ¢ 0 x no quadrado ABC por 0, jf ue isto produz um quarteto que pode ser agrupado pi resultar em 2 = 4, conforme mostra a Fig. 4-18(C). 4-6 CIRCUITOS EXCLUSIVE-OR E “Toda vez que condigdes don't care ocorrem, devemos EXCLUSIVENOR decidir qual x'ceve mudar para 0 e qual deve mudar para 1, de modo a produzir 0 melhor grupo no mapa K (sto €, a expressao mls simples). Esta decisto nem sempre ¢ fi Gil, Muitos problemas no fim do eapitulo proporcionar’o pritica em lidar com casos dle don't care. Condigdes “Don't Care” Questies de Revisio 1. Use 0 mapa K para simplifi plo 4-7 2, Use o mapa K para simplificar a expressio do Exemplo 48. Isto deve enfatizara vantagem de utlizacao do mapa K para expresses que contém muitos termos. Dois circuitos logicos espectais que frequentemente apare- cem em sistemas digitais so os circuitos exclusive-OR € 0 exclusive-NOR, Resumo Exclusive-OR Considere 0 circuito légico da Fig. 4-19(). A expressio de processo do mapa K tem muitas vantagens sobre 0 mé: todo algébrico, © mapa K é um proceso mais ordenado, ite com pasos hem-definidos quando comparado com © pro- x= AB+ AB Bic ec x z T ' ed asta | AB, z=A 1 1 2 1 1 wl x | 1 AB (a) ©) Fig. 4-18 Condicdes don't cave podem ser substituidas por 0 ou 1 para produzir o grupo que resulta na expressio mais simples.80 ome aes [7 8 7 oo 1fit a1) sna paatice A B+ AB ee : oa © © Fig. 4.19 (a) Tabela-verdade ¢ circuito exclusixe-OR; (b)simbolo tradicional da porta EX-OR; () simbolo IEEE/ANSI para a porta EX-OR A tabela-verdade apresentada mostra que x casos: A= 0, B= 1 (temo AB)e A= 1, B AB). Em outras palavras’ 1 para dois 0 termo Este circuito produz uma saida em ALTO sempre que as duas entradas esto em niveis opostos. Exe € 0 circuto exelusive-OR, que daqui para a frente sera abreviado como EX-OR Essa combinaglo especial de portas I6gicas ocorre fre qientemente e € muito util em certas aplicacdes, Na ver- dade, 0 citcuito EX-OR tem um simbolo préprio, que é mos- trado na Fig, 419(b), Supde-se que este simbolo conté todas as portas I6gicas de um cifcuito EX-OR e portanto tem a mesma expressao logica e a mesma tabela-verdade. Esse circuito EX-OR ¢ nommialmente mencionado como uma porta EX-OR, que € considerada um outro tipo de porta logica. O simbolo IEEE/ANSI para uma porta EX-OR € mostrado na Fig. 4-19(0). A notagio de dependéncia 1) dentro do bloco indica que a saida esta ativa-ALTO so- ‘mente quando uma Gnica entrada esti em ALTO. em apenas duas entradas. Nao exis- tem portas EX-OR de t#@s ou quatro entradas. As duas en- ttadas si0 combinadas de modo que x= AB + AB. Um mado abreviado que algumas vezes € usado para indicar uma expressio de saida EX-OR é =4@B onde o simbolo @ representa a operagto da porta EX-OR, As caracteristicas de uma porta EX-OR podem ser resu- midas como se segue 1. Tem apenas duas entradas e sua saida & -AB+ AB=A@B 2, Sua saida est em ALTO somente quando as duas entra- das estio em niveis diferentes Diversos Cls que contém portas EX-OR estao disponiveis, Os chips relacionados a seguir so EX-OR quddruplos, que contém quatro portas EX-OR, 741886 EX-OR quadruplo (familia TTL) 9 74C86__EX-OR quidruplo (familia CMOS) T4HIC86EX-OR quidruplo (familia HCMOS — High- speed CMOS — CMOS de alta velocidade) Exclusive-NOR circuito exetusive-NOR (abreviado como EX-NOR) opera a0 contrario do circuito EX-OR. A Fig. 4-20(a) mostra um Circuito EX-NOR e sua respectiva tabela-verdade. A expres So de saida € x= B+ AaB «que indica juntamente com a tabela-verdade que wé 1 para dois casos: A = B= 1 (0 termo AB) e A= B= 0 (otermo IB). Em outras palavras: Este circuito produz uma saida em ALTO sempre que as duas entradas esto no mesmo nivel. Deve estar claro que a safda de um circuito EX-NOR é exatamente o inverso da saida de um circuito EX-OR, O simbolo tradicional de uma porta EX-NOR € obtido simples- mente adicionando-se um pequeno citculo a saida do sim- bolo do EX-OR [Fig, 4-20(b)], O simbolo IEEE/ANSI adicio- ra um pequeno triingulo & saida do simbolo EX-OR. Am- }bos os simbolos indicam uma saida que vai para o estado ativo em BAIXO quando somente uma entrada esti em ALTO. ‘A porta EX-NOR também tem apenas duas entradas, € is combina de modo que sua saida € = 4B+ ABCGircuttos Lagicos Combinacionals Bt c A ce A_ Bix Es ma oO Olyt B 7 o 180 Et a. : 7 ; ik K@B=AB+ AB ac x=kOB Ley ' od ©) Fig, 4.20 (a) Circuito exclusive-NOR, (b) simbolo Um modo abreviado de indicar uma expressio de saida de um EX-NOR € x= AOB que é simplesmente o inverso da operagao EX-OR. A porta EX-NOR € resumida como se segue: 1. Tem apenas duas entradas ¢ sua saida AB-A@B 2, Sua said estd em ALTO somente quando as duas entra- das esto no mesmo nivel. = 4B Diversos Cis que contém portas EX-NOR estao disponi- veis. Os chips relacionados a seguir sio EX-NOR quidru- plos, que contém quatro portas EX-NOR, 7418266 EX-NOR quidruplo (familia TTL) 1 74C266 —_EX-NOR qudruplo (familia CMOS) i 7411C266 idruplo (familia HCMOS) © twadicional da porta EX-NOR; (c) sfmbolo IEEE/ANSI Cada um desses chips EX-NOR, entretanto, tem um cir- cuito especial de saida que limita seu uso a certos tipos de aplicagdes. Muito freqiientemente, um projetista obtém a fungio EX-NOR simplesmente conectando a saida de um EX-OR a um INVERSOR, EXEMPLO 4-| Determine a forma de onda da saida para as formas de onda de entrada na Fig. 421. Solugao A forma de onda da saida € obtida sabendo que a sada EX- OR vai para ALTO somente quando suas entradas tém ni veis diferentes. A forma de onda resultante revela virios pontos interessantes: l n aS Fig. 4-21 Exemplo 41582 Sistemas ita Prinefpios e Aplicagdes 1. A forma de oncla de segue a forma de onda da entrada A durante os intervalos de tempo em que B = 0. Isto ocorre durante 0s intervalos de tempo a fe fa fy A forma de onda de .v€ 0 inverso da forma de onda da entrada A durante os intervalos de tempo em que B= 1 Isto ocorre durante 0 intervalo f, & 3, Essas observacdes mostram que uma ports EX-OR pode ser usida como um INVERSOR controlado, isto é, uma de suas entradas pode ser utilizada para controlar se 0 sinal presente na outra entraca deve ou nao ser inverti- do. Esta propriedade € muito util em certas aplicagdes 2, EXEMPLO 4-16 2.4, tepresenta um nmero bindrio de dois bits que pode ter qualquer valor (00, 01, 10 ou 11); por exemplo, quando, x, = 1e x, = 0, 0 nimero bindrio é 10, e assim por diante. Analogamente, sig}, representa um outro mimeo bindrio de dois bits. Projete um circuito logico, usando as entradas x, Ky EN 2 ALTO somente quando os dois, nuimeros bindrios x.%, € ya}, Slo fgwais, cua sada vai p: Si primeizo passo € construir a tabela-verdade para as 16 condigoes de entrada (Tabela 4-4). A saida 2 deve estar em ALTO sempre que os valores de 3.x, € )3}, coincidirem, isto €, sempre que a) = 3) €.%) = J], A tabela mostra que existem quatro casos. Poderiamos continuar com © procedimento, formal e obtermos a expresso cle soma-de-produtos de % entarmos simplifici-la e entio implementarmos o resultado, Entretanto, a natureza desse problema torna-o ideal para implementagao com portas EX-NOR, & um pouco cle refle- xo produz uma solucdo simples com um minimo esforco. TARELA 4 Mi Xo Ye | = (Sarda) 0 0 8 1 Osceedae Osa 0 ooo 0 Oia 0 poy 0 json 1 er) ° 1 Taaoreaa ° ieee oneetocedl ° Tagore ieee 1 TeuigOnaaateeal o jeeeedeeetoneet. ° boro 4 ° dees eset. ° ia Nimo | * [ >- Fig. 4-22 Circuito pani detectar a igualdade de dois niimeros bi nitrios de dois bits. orl) No diagrama ldgico da Fig. 4-22, x; ¢ 9; esto ligados a uma das portas EX-NOR, e 2, € yj, so ligaclos & outra porta EX- NOR. A sada de cada EX-NOR esti em ALTO somente quando as suas entradas slo iguats, Assim, para 2 = J) @ a; = 3h ambas as saidas das portas EX-NOR esto em ALTO. Fsta & a condicao procurada porque significa que os dois ntimeros de dois bits sto iguais. A saida da porta AND esté em ALTO somiente neste 1so, realizando assim a safc desejada. NEMPLO 4-17 Quando se simplifica a expresso para a saida de um cir- Cuito légico combinacional, pode-se encontrar operacoe EX-OR ou EX-NOR durante a fatoragao, Isto freqiientemen- te conduz ao uso de portas EX-OR ou EX-NOR na imple- mentagio do circuito final. Para dustrar, simplifique 0 cir cuito da Fig, 23a). Solucdo A expressiio nao-simplificada para 0 circuito € z= ABCD + ABTD + AD Podemos fatorar AD dos dois primeios termos: = AD(BC + BC) + AD A primeira vista, pode-se pensar que a expressao entre pac renteres pode ser substtuida por 1 Ito somente seria poss vel se tivéssemos BC+ BC. Vocé deveria reconhecer a ex presto entre parénteses como ma combinagio EXNOR de Be C Ese fato pode ser usico para implementar novamente © circuito, conforme mostrado na Fig. +230). Este citcuito & bem mais simples do que o original, pos ele usa ports com menos entradas, ¢ dois INVERSORes foram eliminados Questies de Revisio 1. Utilize a algebra booleana para provar que a expres- sao de safda para EX-NOR € exatamente 0 inverso da expresso de saida para EX-OR, € a safda de uma porta EX-NOR quando um si- nal [6gico € seu inverso esto conectados as suas € tradas? 3. Um projetista necessita de um INVERSOR e tudo de que ele dispoe & uma porta EX-OR de um chip 74HC86, Ele precisa de outro chip?Ao Be 83 Cireultos Légicos Combinacionats ACO _ + ABCD +40, ) 25 A0 65S) Fig. 4-23 O Exemplo 4-17 mostra como uma porta EX-NOR pode ser usada 4-7 CIRCUITOS GERADOR E VERIFICADOR DE PARIDADE No Cap. 2 vimos que um transmissor pode anexar um bit dle paridade a um conjunto de bits antes de transmiti-lo para ‘© receptor. Também foi visto como o receptor detecta qual- «quer erro simples em apenas um bit que possa ter ocorrido durante a transmissio. A Fig. 4-24 mostra um exemplo de izcuito l6gico que & usado para geragao de paridade ¢ verificacao de paridade, Este exemplo em particular usa lum grupo de quatro bits como sendo os dacos a serem trans- mitidos e utiliza um bit de paridade par. Fle pode ser facil mente adaptado para utilizacao de paridade impar e para qualquer niimero de bits Na Fig, 4-244), 05 dados a serem transmitidos sio ap cados ao circuito gerador de paridade que produz o bit de paridace par, P, como sua saida. Este bit de paridade ¢ trans- mitido para receptor junto com os bits do dado original, formando um total de cinco bits. Na Fig. 4-24(b), estes ci co bits (dado + paridade) chegam no circuito verificador de paridade do receptor, que produz uma saida de emo, E, que indica se ocorreu um erro simples em um bit Nao deve causar surpres a utilizacao dle portas EX-OR nesses circuitos, quando consideramos que uma porta EX- OR opera de modo a produzir uma saica em 1 se um n= mero impar de suas entradas esti em 1, € uma saida em 0 se um ntimero par de suas entradas esta em 1 para simplificar a implementagao de cicuitos. EXEMPLO 4-18 Determine a saida do gerador de paridade para cada um clos seguintes dados de entrada, D.D;D,D,:(a) 0111; (b) 1001, (©) 0000; (€) 0100. Vide Fig, 4-24(a) Solugio Para cada caso, aplique os dados de entrada no gerador dle paridade e acompanhe a saida de cada porta até a saida P, Os resultados sto; (a) 1; (b) 0; (€) 0: € @) 1. Note que Pé 1 somente quando 0 dado original contém um ntimero impar de Is, Assim, 0 mimero total de 1s enviados ao receptor (dado + paridade) € par. EXEMPLO 4-19 Determine sada do veiicador de paridade vide Fig, 424¢b)) part cada tum dos scguintes cados enviados pelo transmissor PDD Dh DB @o 1 0 1 0 oo (©) 1 i. 1 1 1 @ 1 0 0 0 oB4 Sistemas Digitals Principios e Aplicagies 2s Lo. Ja I Gerador de paridade par Pane — eee. @ Do ‘ransmissor Veriicador de paridade par & Fig. 4.24 Portas EX-OR utilizadas para implementar o gerador de paridade e o verficador de paridade para um sistema de paridade par, Solugao Para cada caso, aplique esses niveis as entradas do veri- ficador de paridade e siga os sinais até a saida E, Os resul- tados sto; (a) 0; (b) 0: (€) 1: (@) 1, Note que 1 é produzido em Esomente quando um niimero impar de Is aparece nas entradas do verificador de paridade. Isto indica que ocor- eu um erro, pois paridtade par esta senclo usada, EXEMPLO 4-20 circuito verificador de paridade tem como “saber” qual bit esta errado? Solugao Nao. O verificador de paridade nio sabe que estado cada bit de entrada deveria ter; ele sabe apenas que um numero par de 1s deve estar presente. Independentemente de qual bit esteja errado, um erro simples em um bit muda o ntime- ro total de 1s, de par para impar (ou removendo ou incli- indo um bit 1), e acarreta que £ va para ALTO, 4-8 CIRCUITOS PARA HABILITAR/ DESABILITAR Cada uma das portas logicas basicas pode ser usada para controlar a passagem de um sinal logico da entrada para a Ero () a safda, Isto € detalhado na Fig, 4-25, onde um sinal logico, A, € aplicado a uma entrada de cada uma das portas logicas brsicas. A outra entrada de cada porta & a entrada de contro- le, B.O nivel logico desta entrada de controle determina se © sinal de entrada esti habilitado a alcancar a saida ou impe- dido (desabilitado) de alcangé-la, Esta agao de controle & 0 motivo pelo qual esses circuitos sto chamados de portas Examine a Fig, 4-25 ¢ observe que quando pomtas nao-in- versoras (AND, OR) estio habilitadas, a saida segue o sinal A, ‘Ao contririo, quando portas inversoras (NAND, NOR) sio habilitadas, a saida € exatamente 0 complemento do sinal A. Repare também que portas AND e NOR produzem uma saida constante em BAIXO quando estio desabilitadas. Ao conttario, portas NAND © OR produzem uma saida cons tante em ALTO na condicao desabilitada, Existem muitas situagdes no projeto de circuitos digitais em que a passagem de um sinal logico deve ser habilitada ou nao, dependendo de condicoes presentes em uma ou mais entradas de controle. Muitas dessas situagdes sio ‘mostradas nos exemplos a seguic EXEMPLO 4-21 Projete um circuito Igico que permita um sinal passar para a saida somente quando as entradas dle controle Be Cestiverem, ambas em ALTO, senao a saida deve ficar em nivel BAIXO. Solued Uma porta AND pode ser usada porque o sinal deve ser passado sem inversao e ela produz um nivel BAIXO naPARA HABIITAR, Circuitos Légicos Combini PARA loesAeiLiran| 85 Fig. 4-25 As quatro portas hasicas podem habilitar ou desabiltar a passagem de um sinal de entrada, 4, dependend do nivel ligico da entrada de controle B. @) wo) Fig. 4-26 Exemplos 421 ¢ 4.22, saida quando esta desabilitada. Como a condicao de ha- bilitagao deve ocorrer quando B = C= 1, uma porta AND de tsés entradas & usada, conforme ilustra a Fig, 4:26(a), EXEMPLO 4-22 Projete um circuito logico que permite um sinal passar para a sida somente quando uma, mas no ambas, das entra das de controle esti em ALTO, caso contrario a saida fica em ALTO, Solueao resultado € apresentado na Fig. 4-26(b), Uma porta OR é usadla porque dlesejamos que a sada esteja em ALTO quando a porta estiver desabilitada e nao desejamos inverter o sinal. As entra- das de controle Be C sio combinadas numa porta EX-NOR, Quando Be Cio diferentes, a porta EX-NOR envia um nivel BAIXO para habilitar a porta OR, Quando Be Csio iguais, © NOR envia um nivel ALTO para desabilitar a porta OR,86 Sistemas Digitals Principios ¢ Aplicagdes EXEMPLO 4-23 Projete um circuito légico com um sinal de entrada 4, uma entrada de controle Be saidas Xe Yque opera do seguinte modo: 1. Quando B= 1, a saida Xsegue a entrada A, ea saida ¥ €0. 2. Quando B= 0, a saida X€0, ¢ a saida Ysegue a entra- da A. Solueao 0 quando desabilitadas e seguem o si de entrada quando habilitadas. Assim, uma porta AND deve ser usada para cada saida. Como X deve ser habilitado quan- do B= 1, sua porta AND deve ser controkida por B, como mostra a Fig, 4-27. Tendo em vista que ¥deve ser habilitado quando B = 0, sua porta AND deve ser controlada por B. 7 seB=4 : Be o SL sea-0 Fig. 4-27 Exemplo 4-28. cy) Fig. 4-28 (a) Encapsulamento dual-in-tine (DIP); (b) vista superior, (©) 0 chip de chanto ‘© chip pode tor um pequena nto proximo do pino 1 Este circuito é denominado circuito direcionador de pul sos porque direciona o pulso de entrada para uma ou outra fda, dependendo de B. Questées de Revisio 4. Projete um circuito légico com trés entradas 4, Be C € uma saida que vai para BAIXO somente quando A | esti ALTO enquanto Be C sto diferentes. | 2. Quais portas logicas produzem uma saida em 1 quan- do estio desabilitadas? 3. Quais portas lgicas passam o inverso do trada quando estao habilit inal de en- | 4-9 CARACTERISTICAS BASICAS DE CIs DIGITAIS Cs digitais tores fabricados em uma Gnica pega de material semicon- dutor (geralmente silicio), chamado de substrato, que & comumente conhecido pela denominacao de chip. Este & encapsulado em uma embalagem protetora de plistico ou de cerimica, a partir da qual saem pinos para tomar possi- vel a ligacao do Cl com outros dispositivos. Um dos tipos de encapsulamento mais comum € 0 duat-in-tine package (DIP), mostrado na Fig. 4-28(a). Este encapsulamento tem, esse nome porque contém duas linhas de pinos em paral lo. Os pinos so numerados no sentido anti-horirio, a par- lir da marca de identificaa0, quando visto de cima do encapsulamento Iveja Fig. -28(b)], O DIP mostrado € de Jo uma colegio de resistores, diodos e transis 131211109 8 + 1294567 ® icio & muito menor que 0 encapsulamento,14 pinos e mede, aproximadamente, 19 mm por 6 mm, DIPs de 16, 20, 24, 28, 40 e 64 pinos também sio usados, A Fig. 4-20) mostra que o chip é, na verdade, muito menor que seu DIP. Fle pode ser tio pequeno quanto tim quadraclo de 1,2 mm, 0 chip de silicio conectado aos pinos do DIP através de fios bastante finos (0,025 mm de diémet). O DIP ¢ provavelmente o encapsulamento para Cls mais co- mum de ser encontrado em equipamentos digitais, embora (outros tipos estejam se tornando cada vez mais populares. Ve~ remos alguns desses outros tipas de encapsulamento no Cap. 8 ls digits sto muiias vezes clasificados de acordo com a complexidade de seus circuitos, que é medica pelo ntimero de portas Idgicas equivalentes no seu substrato. Existem atwalmente seis niveis de complexidae, definidos na Tabela +5 Todos os Cis especificados no Cap. 3, e também neste capitulo, sio chips $81, que contém um pequeno ntimero de portas. Nos sistemas digitais moclemos, dispositivos com gra medio de integragao (MSD ¢ com alto grau de integea- a0 (LSI, VLSI, ULSE ¢ GSD realizam a maior parte das fun- Ges que antes eram implementadas por varias placas de Circuito impresso cheias de chips SSI. Entretanto, eles ainda slo usados como interface, ou também como logica adicio- nal de chips mais complexos. Geralmente, pequenas com- binagdes de portas discretas sio usadas para conectar Cls maiores entre si ou a dispositivos esternos, Portanto, € necessirio saber como analisar, projetar, testar € consertar circuitos combinacionais simples, ranELA 45 ‘Complexidade ‘Numero de Portas Small-scale integration (SSD. Medium-scale integration (MSD Large-scale integration (LSD Very large-scale integration (VLSD) Uta large-scale integration (ULSD) Gigiescale integration (GSD. Menor do que 12 12199 100 a 9.999 10.000 2 99.999 100.000 a 999.999 1.006,000 ou mais 87 Cireultos Lgicos Combinacionals Digitais Bipolares e Unipolares (CIs digitais também podem ser classificados de acordo com © tipo de componente eletrdnico usido nos seus circuitos. Cis bipolares sao aqueles que sto Feitos utilizando o tran- sistor de jungio bipolar (NPN e PNP) como seu elemento principal. Cls snipolaressio aqueles que usam transistores Por efeito-de-campo (MOSFETS canal P ¢ canal N) como seu elemento principal A familia TTL Transistor-Transistor Logie) & 3 prin- al familia de Cls digitais bipolares nos titimos 25 anos. A Fig, 4-294) mostra 0 circuito de um INVERSOR TTL da ta série foi a primeira dos Cls TTL. Ela do € mais utilizada em novos projetos, mas ainda & 6 pa dro com_o qual todas logicas sa0 com- paradas, Observe que o circuito do INVERSOR TTL contém, virios transistores bipolares, logo este tipo de transistor € 0 elemento principal do circuito. A familia TTL é a lider nas categorias SSI e MSI ha muito tempo: entretanto, essa lideran- cave sendo ameacacda pela familia CMOS (Complementary Metal-Oxide-Semiconductor). Esa pertence i categoria de Cis digitais unipolares porque ust MOSFETs canal P e ca. nal N como elemento principal do circuito, A Fig. 4-29) mostra 0 circuito de um INVERSOR CMOS padrio. (Os Cls TTL € CMOS dominam o segmento de dispositi- SI e MSI, e portanto nos concentraremos nestas duas Familias ao longo do texto. © Cap. 8 fornecera um estudo detalhado dos circuitos ¢ das caracteristicas de Cls TTL & MOS. Por enguanto, precisaremos abordar apenas algu= mas caracteristicas basicas para que possamos falar sobre pesquisa de falhas em circuitos combinacionais simpl Familia TTL A familia TTL ¢, na verdad, constituida de varias subfamilias ou séries, A Tabela 4-6 relaciona o nome de cada uma das séties com 0 prefixo usado para identificar 0 Cl como per +Vp0 (a : 150 S 9, a Entrada & tt $—* salsa el 2) a Saida Y Entrada A O— 2) eno crenray w - "Oo \ © Ko. Numero do pino = GND (TERRA) @ 0 Fig. 4-29 (a) Circuito do INVERSOR TPL; (b) circuito do INVER- SOR CMOS. A numeragao dos pinos aparece entte puarenteses,88 Sistemas Digitais Principios e Aplicagies tencente a esta série. Por exemplo, Cls que fazem parte da série TTL padrio tém um ntimero de identificacio que ini- ia com 74. O 7402, 0 7438 e 0 74123 sio todos pertencen- tes. essa série, Do mesmo modo, Cls que pertencem a série ‘TTL Schottky de baixa poténcia (low-power Schottky) tem 0 seu ntimero de identificacio comecando por 74LS. O 741802, 0 7ALS38 e 0 7415123 sto exemplos de dispostivos da série Tals TAMELA 4-6 Varias séries dentro de uma familia TTL Subfamilias TTT Prefixo Exemplo de Cl TTL padao 747404 INVERSOR séxtuplo TTL Schontky 74874804 INVERSOR séxtuplo TTL Schouky de baixa potencia TALS 74LS04 INVERSOR séxtuplo fhottky avangada 74AS 744804 INVERSOR séxtuplo ‘TTL Schonky avancada de baixa potencia—__74ALS_T4ALSO4 INVERSOR séxtuplo As diferengas entre as varias subfamilias TTL estio nas ‘suas caracteristicas elétricas, como: dissipacao de poténcia, tempos de propagacao e velocidade de comutagio. Flas nao diferem na disposicio dos pinos ou na operagio logica re- alizada pelos circuitos internos. Por exemplo, 0 7402, 0 74802, o 741802 € o 74ALSO2 sto todos compostos de qua- tio portas NOR de duas entradas. Vamos comparar as ci- racteristicas elericas das diferentes séries TTL no Cap. 8, Familia CMOS Varias subfamilias CMOS disponiveis estio relacionadas na Tabela 4-7. A série 4000 é a mais antiga das séries CMOS, Ela possui muitas das fungdes logicas da familia TTL, mas nao foi projetada para ser compativel pino a pina com os dispositivos TTL. Por exemplo, o chip quadruplo NOR 4001 contém quatro portas NOR de duas entradas, como 0 chip ‘TTL 7402, mas as entrack portas do chip CMOS no tém 4 mesma pinagem que os sinais correspondentes no chip TTL s HC, 74HICT, 74AC e 74ACT so as mais as da familia CMOS. As ures primeiras sto compativeis pino a pino com os dispositivos TTL de mesma mumeracao. Por exemplo, 0 74C02, 74HC02 © 74HCTO2 possuem a mesma pinagem que 0 7402, 741502, ¢ assim por diante, AS séries T4HC e T4HCT operam a uma velocidade mais alta do que os dispositivos da 74C. A série 74HCT € projetada para ser eletricamente compativel com dispositivos TTL; isto significa que um circuito integrado 74HCT pode ser direta mente conectado a dispositivos TTL sem que seja necess sig nenhum circuito de interface. As séries 74AC © 74AC sao Cls de altissimo desempenho, Nenhum deles € compa- Livel pino a pino com TTL. Dispositivos 74ACT sto eletrica mente compativeis com TTL. Exploraremos as v subfamilias TTL & CMOS com bastante detalhes no Cap. 8. Alimentagao ¢ Terra Para utilizar Cis digitais, € necessario que se fagam as cone- x0es apropriadas aos pinos do CI, AS conexdes mais im- Portantes sto as de alimentacdo e terra, Estas conexdes si0 necessirias para que o chip opere de modo correto. Obser- vando a Fig. 4-29, podemos ver que tanto os circuitos TTL quanto as CMOS tém a fonte de alimentacio ligada a um, pino a terra conectada em outro. V;, €0 name dado ao pino no qual conectamos a alimentacao em ciscuitos TTL Nos circuitos CMOS, este pino € chamado de Vij, Uma vez {que muitos circuitos integrados CMOS sio projetados par serem compativeis com circuitos TTL, V.. também é usado para designar o pino da fonte de alimentacao. Caso a ligagio com a fonte de alimentagao ou com terra nnio seja Feita, as portas logicas no chip no vao responder de modo correto As entradas logicas, ¢ ele nao fornecer os niveis légicos dle saida esperados, Faixas de Tensdo para os Niveis Logics Pasa dlispositivos TTL, V,, deve ser de +5 V, Para dispositi- vos CMOS, V.,, pode estar situado na faixa que vai de +3 3 +18 V, embora +5 V seja a tensio mais usada, principal mente quando dispositivas CMOS sao usados em um mes- ‘mo Circuito em conjunto com dispositivos TTL. TABELA 4-7 Varias séries dentro de uma familia CMOS Subfamilias CMOS Prefixo Exemplo de Cr CMOS de porta metalica 40 4001 portas NOR quidruplas CMOS de portt metilicas pinagem compativel com TTL aC 74002 portas NOR quidruplas CMOS de porta de silcio; alta velocidade; pinagem compativel com TTL mane ‘T4HCO2 pomtas NOR quiideuphs ‘EMOS de porta de silcio; alta velocidade; pinagem compativel com TTL; eletricamente compativel com TTL. canter 74HICTO2 portas NOR quidruplas MOS avangada; pinagem incompativel ‘com TTL; eletricamente ineompativel com TTL 74AC JAACH potas NOR quidruplas ‘CMOS avancada; pinagem incompativel com TTI; eletricamente compativel com TTL v4acT TAACTO2 pontas NOR quidruplasCireultos Légleos Combinacionals 89 5ov 50v Nivel laico 1 Nivel égico 1 ge 35V 20v Nivel indeterminado [Nivel indeterminado 1V cay Nivel egico 0 Bee ee ov ov 7 MOS @ ©) Fig. 4-30 Niveis ligicos de entrada pasa Cls digiais TTL € CMOS, Para os Gls TTL padroes, as tensdes de entrada aceiti- para os niveis ldgicos 0 € 1 estao definidas na Fig. 30(a). Lim nivel logico 0 € qualquer tensio na faixa entre 0 20,8 V, e para o nivel 1 é qualquer tensio na faixa entre 2 5 V, Tensdes que nao esto localizadas em nenhuma des- sas faixas S20 considleraclas indeterminadas e no devem ser usadas como entrada em nenhum dispositive TTL, Os fabricantes de Cls niio podem garantir como 0 circuito res ponderii a esses niveis que estao na faixa de indeterminagao Centre 0,8 V € 2,0 V). As faixas de tensdes de entrada para citcuitos integrados MOS, que operam com Vi, = +5 V, podem ser vistas na Fig. 4-30(b), Tensoes entre'0 ¢ 1,5 V Sio definidas como nivel 0, tensoes entre 3,5 e 5 V So definidas como nivel 1. A faixa de indeterminagio inclui tensdes na faixa entre 15¢35V. Entradas Nao-Conectadas (© que acontece quando as entradas de um CI nao esto conectadas 4 nenhum sinal logico? Uma entrada desconee- tada é geralmente chamada de entrada em flutuagao. A res- posta para a pergunta anterior sera uma para a familia TTL © uma outra diferente para a CMOS. Uma entrada TTL em flutuacao funciona exatamente como se ela estivesse em nivel 1. Em outras palavras, o Cl vai responder como se tivéssemos aplicado um nivel logico ALTO a esta entrada, Essa caracteristica € bastante usada quando se testa um circuito TTL. Um técnico preguigoso poderia deixar determinadas entradas dlesconectadas em vez de conecti-las a um nivel ALTO, Embora seja teoricamente correto, nto € uma boa pritica no projeto de circuitos, uma vez que uma entrada TTL em aberto € extremamente sens vel a ruidos, 0 que pode vir a afetar o bom funcionamento do circuito. Um voltimetro ou um oscilosc6pio que esteja medindo, ‘uma entrada em aberto fornecers como leitura um valor de tensio entre 14 € 1,8 V, Apesar de o valor lido estar situa. do na faixa de indeterminagao para a familia TTL, ele pro- duziri a mesma resposta que um nivel 1 produziria, Lem- bre-se dessa caracteristica das entradas em flutuaga0 quan- do estiver pesquisando falhas em circuitos TTL. Deixar uma entrada CMOS em flutuagae pode ter resul- tados desastrosos, O CI pode superaquecer € possivelmen- te se danificar. Por essa razao, todas as entradas de ciscui- tos integrados CMOS devem ser conectadas a um nivel lé- ico detinido (ALTO ou BAIXO) ou 2 saida de um outro CL. Atensto medida em uma entrada CMOS em flutuaigo varia em fungao do ruido presente, ¢ portanto nao age como um nivel 0 ou 1. Isto faz com que o nivel de tensio de saida oscile em funcao do ruido existente na entrada, Diagramas de Cireuitos Légicos ‘Um diagrama de um circuito Igico mostra fodas as cone- xOeS, a numeracio dos pinos, os ntimeros dos Cls, os valo res dos componentes, os nomes dos sinais e as tensGes de alimentagio do citcuito. A Fig, 4-31 mostra um diagrama tipico para um circuito l6gico simples, Examine-o com cui- dado € observe os seguintes pontos importantes: 1. O cireuito usa portas Kigicas de dois Cs diferentes. Os dois INVERSORes fazem parte do chip 7441004, ao qual foi dada a designagio Z1. O 74HCO possui seis INVERSORes, dois dos quais si0 usados neste cicuito,e foram associados 20 chip atraves da designacio Z1. Do mesmo modo, as por- tas NAND fazem parte do chip 74HCD0, que contém qua- 110 porta, Todas as portas do chip recebem a designacio 22. Referindorse a cada porta por 21, 22, 23 et, € possi vvel determinar a que chip pertence Gada porta. isto é es- sencialmente importante em circuitos mais complexos que contenham muitos Cls com muitas portas por CL 2. O niimero de cada pino de entrada e de saida esti indi- cado no diagsama, A numeracio dos pinos, juntamente coma des torna bastante simples a tare- fa de referenciar qualquer ponto do circuito. Por exem- plo, 21, pino 2 se refere a saida do INVERSOR situado za parte superior do diagrama. Do mesmo modo, pode- mos dizer que Z1, pino + est conectado a 22, pino 9. 3. Asconexdes da fonte de alimentagto e do terra de cada Cl sio mostradas no diagrama, Por exemplo, Z, pino Mt est conectado a +5 e 21, pino 7 esté conectado a terra Essas duas conexdes fomecem alimentacio ¢ terra para Jodos os seis INVERSORes que fazem parte de Z90 Sistemas Digitals Prinefpios e Aplicagoes or zi Tipo. {74H008 INVERSOA séxtuplo |74H1C00 NAND quédruplo exKOUT Os fabricantes de equipamentos eletronicos geralmente fomecem diagramas esquematicos detalhados como 0 da Fig. 4-31. Esses diagrams sto de grande importancia quando precisamos pesquisar & caus de um problema que esta ocorrendo no circuito, Escolhemos identificar os Cls como Zi, 22, 23 ¢ assim por diante, Outras designacdes bastante usidas sao CI, C12, CIB ete. € Ul, U2, U3 ete Questies de Revisio 1. Qual € 0 tipo mais comum de encapsulamento de | dis digits? | 2. Enumere as seis classificagdes existentes para a com: | plexidade de Cls digitais 3. Verdadeiro ou false: Um 74874 contém a mesma 16- gica ea mesma disposi¢ao de pinos que o 741874 4. Verdadeiro ou falso: Um 74HC74 contém a mesma logica e a mesma clisposicao de pinos que 0 74487, 5. Quais subfamilias CMOS nao sao compativeis pino 4 pino com a familia TTL? 6. Qual & a fuss aceitivel de tensio de entrada para um nivel J6gico 0 na familia TTL? Qual 6a aa para o nivel 1? 7. Repita 1 Questio 6 para um circuito CMOS operan- do com Vig = 5 V. 8. Como um Circuito TTL responde a uma entrada em Alutuagaio? 9. Como um circuito CMOS respond a uma entrada em flutuagao? 10. Quais sto as subfamilias CMOS que podem ser conectadas a TTL sem que seja necessaria a utiliza Gio de circuitos de interface? 4-10 PESQUISA DE FALHAS EM SISTEMAS. DIGITAIS Existem és passos biisicos « serem seguidos quando esta- mos depurindo, isto é, pesquisando problemas ou falhas ‘em um circuito: 1, Deteceao da falha, Observe «i operacio do cicuito (ou sistema) € comparesa com a operacio correta espera Fig. 431 Diagrama tipico de um eircuito ligico, 2, Isolamento da fallha. Realize testes e faca medigdes que © ajucem a isolar a falha, 3. Correco da falha, Troque 0 componeate defeituoso, conserte a ligaeio defeituosa, remova o curto-citcuito & assim por diante Apesar de esses passos parecerem relativamente simples, © procedimento real a ser seguido depende muito do tipo & ut complexidade do circuit, das ferramentas e da docu mentacao disponiveis. Boas técnicas para depuricdo de circuitos s6 podem ser aprendidias em um ambiente de laborat6rio, através da ex- perimentacio e da pritica na depuracio de circuitos e sis- temas reais. Nao existe melhor maneira de se tomar hail em depuragao de circuitos do que praticar 0 maximo pos- sivel. Nao importa quantos bons liv#os vocé leia, nenhum deles seri capaz de Ihe ransmitir esse tipo de experiéncia les podem, entretanto, ajudki-lo a desenvolver sua capac dade de anilise, que é fundamental para uma depuracio cliciente. Inicialmente, vamos descrever os tipos de falhas ais comuns em sistemas, que sio compostos basicamente de Cls digitais,e diremos a vocé como reconhecé-los. Estu- daremos casos tipicos para ilustrar os processos de anilise envolvidos na manutencio de circuitos (ou sistemas). Além disso, no final deste capitulo, apresentaremos problemas que Ihe fomecerio a oportunidade de utilizar estes processos de andlise, para chegara conclusdes sobre circuitos digits defeituosos, Para as discussdes € exercicios sobre depuracio que f remos neste livro, presumimos que o estudante tem acesso 20s instrumentos bisicos para depuragio de cirvitos, como por exemplo: ponta de prova ldgica, osciloscopio, gerador de pulsos, rastreador de corrente ete. Queremos deixar bem ‘claro que a ferramenta mais importante e eficiente na de- purtcao é o seu cerebro, ¢ esta é a ferramenta que espera- mos dlesenvolver ao apresentar principios bisicos, técnicas de depuracio, exemplos e problemas neste capitulo ¢ nos seguintes ‘Nas proximas tr85 Sepbes sobre depuracio, utilizaremos apenas 0 seu cérebro e uma ponta de prova légica como aque aparece na Fig, 4-32. As outras ferramentas serio usa las nos capitulos seguintes. A ponta de prova possui uma ponta cle metal que deve tocar 0 ponto especlico do cit Ccuito que quesemos testar. A figura mostra 0 teste do pinoPonta de prova legiea Indicador luminase Fig. 4.32 Uma ponta de prova logi do cieuito, utlizada para monitors 0s ni 3 do CL. Também podemos utilizar a ponta de prova part {estar uma trilha em uma placa de circuito impresso, um fio desencapado, um pino de um conector, um terminal de um componente discreto como um transistor, ou qualquer ov- tro ponto que sefa condutor no eircuito. O nivel gio pre sente na ponta de prova sera indicado pelo estado do indi- cador luminoso ou LED existente na ponta de prova. Os quatro estados possiveis sto mostrados na tabela da Fig. 4- 32. Observe que o nivel l6gico indeterminado produe uma intensidade fraca no indicatior luminoso. Isto também sicon- tece quando a ponta de prova testa um ponto do circuito que esti em aberto ou flutuando, isto €, nao es a nenhuma fonte de tensio. 4-11 PALHAS INTERNAS DOS Cls DIGITAIS As falhas internas mais comuns dos Cis digitais sto: 1. Mau funcionamento de circuitos intemnos do Cl 2. Entradas ou saidas em curto com a terra ou V, 3. Circuito aberto nas entradas ou saida 4. Curto-circuito em dois pinos do Cl (desde que nado seja terra ou V, mos descrever cada um desses tipos de fala. Mau Funcionamento de Circuitos Internos, do Cl Este problema é causado, na maioria das vezes, quando um los Componentes internos do circuito esti danificado ou opera fora de suas especificacdes. Quando isto acontece: a saidas cdo CI mao respondem de modo correto as suas entradas. Nao existe nenhum modo de prever qual seri 0 comportamento «la saida, uma vez que este depende do componente intemo que esté apresentando problema, Exem- plos desse tipo de falha seriam: um curto entre a base © 0 emissor do transistor Q, ou um valor extremamente alto de resistencia para R, no INVERSOR TTL da Fig. 4-29). Esse tipo de falha interna nao € t20 comum quanto as outrs Wes. Cireuttos Ligicn Combinacional Nivel gio Vee ‘Apagado BAIXO Para Gno Aceso fore) | ALTO IA) Aceso aca) | INDETERMINADO™ ce) Piscando PULSANTE “aberto ou em fatuagao eis Ldgicos no pino do Cl ou em qualquer outro ponte acessivel Entradas Internamente em Curto com a Terra ou com a Fonte de Alimentagao Este tipo de falha interna Faz com que a entrada do CI fique petmanentemente em estado BAIXO ou ALTO. A Fig. 4 mostra © pino de entrada 2 da porta NAND em custo com a terma, internamente ao Cl. Isto faz com que 0 pino 2 esteja sempre no estado BAIXO. Se um sinal logico B for cones do ao pino 2, havera um curto-circuito entre Be a terra Portanto, esse tipo de falha vai afetar a saica do dispositive que estiver gerando o sinal B. Do mesmo modo, um pino de entrada de um Cl poderia estar internamente em curto com +5 V, como na Fig, 4-330). Isto faz com que este pino esteja sempre no nivel ALTO, Se cesta entrada for conectada a um sinal légico 4, haveri wm curto entre Ae +5: Saidas Internamente em Curto com a Terra ou com a Fonte de Mimentacao Este tipo de fatha faz com que o pino de saida fique perma- nentemente no estaclo BAIXO ou ALTO, A Fig. 4-330 mostea © pino 3 da porta NAND internamente em curto com a te sa. Esta saida estar sempre em BAIXO e nao responder ts condicdes aplicadas aos pinos de entrada | ¢ 2, Em outras palavras, as entradas 4 e Bnao terio efeito sobre a saida X. Um pino de saida de um CI também pode estar interna mente em curto com +5 V, como poclemos ver na Fig. 4+ 33(d). Isto faz com que © pino de saida 3 esteja em ALTO independentemente do estado dos sinais nos pinos de en- trada. Observe que este tipo de falha nao aleta os sinais ogicos presentes nas entradas, EXEMPLO 4-24 Observe o circuito da Fig, 4-34, Um estudante pode utilizar ‘uma ponta de prova para determinar as condicées existen- tes em varios pinos do CI. Os resultados estio mostrados na tabela da figura. Examine estes resultados e determine92 Sistemas Dightals Prineipios e Aplicacdes 4y cu +8 iene eel pa oo a hear) cure intemo (a) ® av 45 Cuno intano 14 4 1 ee ce ox Ae ax se se 7 7 ‘cto immo © ©) se 0 circuito esti operando corretamente. Caso no esteja, indique algumas das possiveis falhas, Solucao © pino de saida 4 do INVERSOR deveria estar pulsando, uma vez que a sua entrada esti, Entretanto, os resultados ‘moxtram que 0 pino 4 esti sempre em BAIXO, Este pino esti conectado ao pino 1 de 22 € portanto faz com que a saida da porta NAND seja ALTA. A partir desta discussio, podemos enumerar trés possiveis falhas que cau: comportamento. ‘A primeira seria devido & existéncia de um componente intemo danificado, que impediria que 0 INVERSOR funcio- nasse corretamente. A segunda seria devido a um custo-cir- cuito interno entre 0 pino 4 € 0 terra de Z1. Isto faria com que 0 pino 4 permanecesse sempre em BAIXO, ¢ finalmen- te a terceint seria o resultaclo de um curto-circuito interno centre 0 pino 1 ¢ 0 terra de 22. Isto impediria que 0 estado do pino de saida do INVERSOR se modificasse. Além dessas possiveis falhas, pode haver curto-circuitos externos entre a terra e qualquer ponto na liga pino 4 de Zi e 0 pino I de 22. Palaremos sobre como de- terminar a falha presente no exemplo seguinte. Fig. 4.33 (a) Entrada do Cl internamente em curto com a ter (hy enirada do Cl incernamente em curto com a fonte de alimen: ago, Esses dois tipos de fala Forgam o sina de entrada que esta neste pino a ficar no mesmo estado. (c) Saida de um CI interna mente em curto com a terra; (d)saida de am Cl internamente em curto com a fonte de alimentagio. Esses dois tipos de falha mio afetam os sinais que esto nas entradas do CL Circuito Aberto nas Entradas ou Safdas As vezes é possivel que o fio extremamente fino que liga © ppino do Gl ao set cireuito interno se quebre, produzindo lum circuito aberto, A Fig. 4-35 mostra esta situacao para uma entrada (pino 13) e para uma saida (pino 6), Se o sinal for aplicado ao pino 13, ele nao alcangari a entrada da porta NAND 1 e, portanto, nao teri efeito sobre a saida da NAND 1. O circuito aberto deixa a entrada em flutuagio. Como foi dito anteriormente, dispositivos TTL responderao a uma entrada em flutuagao como se ela tivesse uum nivel légico 1 [i108 dispositivas CMOS vao responder de modo imprevisivel @ podem até ser danificados por superaquecimento, Um circuito aberto na saida do NAND 4 impede que nal chegue ao pino 6, portanto nao hat uma tens estvel pre= sente neste pino, Se ele for conectado a uma entrada de um outro Gl, ele vai produzir uma condigio de flutuacao nesta entrada, EXEMPLO 4-25, (© que uma ponta de prova logica indicaria no pino 13 e no pino 6 do CI da Fig. 4-357 +sv ' Pino | Cond “4 21-3) Pulsante x 21-4] BAKO z \p® 22-1] BAIKO 72-2| ALTO 7 Z2-3| ALTO Fig. 434 Exe mplo 4-2498 Cireuttos Logieos Combinacionats raLsoo ‘Aberto GND Fig. 4-35 Um CI com uma entrada deseonectada internamente no re la vai produzir uma tensio imprevisivel neste pino de sada intemnamente desconec Solugao No pino 13, a ponta de prova indicaria 0 nivel l6gico do nal extemo que esti conectado ao pino 13 (e que aparece na figura). No pino 6, a ponta de prova indicaria uma luz fraca referente a um nivel logico indeterminado. Isto ocorre porque © nivel de saida da porta NAND nao chega até 0 pino 6, MPLO 4-26 Observe 0 citcuito da Fig. 4-36 e as anotagdes feitas das indica ‘coes ca ponta de prova, Quais sto as possiveis falas que po- driam causar essas indicagdes? Suponha que os CIs so TTL. Solucao Examinando as anotagoes feitas, podemos verificar que INVERSOR esti funcionando corretamente, mas a sada da porta NAND esta incompativel com suas entradas, A saida da porta NAND deveria estar em ALTO, uma vez que o pino de entrada 1 esti em BAIXO. Este nivel BAIXO deveria impedir que a porta NAND respondesse aos pulsos no pino 2, E pro- Vvel que este nivel BAIXO nio esteja chegando ao circuito intemo da porta NAND, em virtude dle a entrada estar inter- namente em aberto, Como este CI € TTL, esse circuito aberto iria produzir o mesmo efeito ce um nivel ALTO no pino 1. Se 0 Cl fosse CMOS, este circuito aberto intemo no pino 1 pode- ria procuzir um nivel indeterminado na saida e possivelmer te causar a destruiglo do Cl por superaquecimento. pau ao | 22 x se——___ Nota: As igagdes dos Clsa Vee atora feram omtiaas, ponders aos sinais aplicados naquele pino de entrada. Uma A partir de afirmagdes feitas anteriormente sobre entra- das TTL em aberto, voce poderia esperar que a tensio no pino 1 de 22 estivesse enire Lyi e 1.8 V. € isto deveria ter sido indicado como um nivel indeterminado pela ponta de prova, Isto seria verdadeito se o circuito aberto fosse exter- nnoao chip NAND. Nao existe circuito aberto entre 0 pino 4 de Z1 6 pino 1 de 22, € portanto a tensio existente no pino 4 de 21 chega até 6 pino 1 de 22, logo 0 circuito est aaberto no interior do chip. Curto-Circuito entre Dois Pinos ‘Um curto intemo entre dois pinos de um CI obriga que os sinais l6gicos nestes pinos sejam sempre idénticos. Sempre que dois sinais supostamente diferentes apresentarem as mesmas variagdes em seus niveis ldgicos, € provavel que estes sinais estejam em curto. Considere o cireuito da Fig. 4-37, onde os pinos 5 e 6 de uma porta NOR esto em curto por dentro do CL Este custo faz com que os pinos de saidas clos INVERSORes estejam cconectados, obrigando que os sinais dos pinos Z1-2 © Z1-4 sejam idénticos, mesmo quando seus respectivos sinais de entrada estejam tentando produzir saidas diferentes, Para il war, considere as formas de onda das entradas mostradas no diagrama, Apesar de estas formas de onda serem diferentes, as formas dle onda nas saidas Z1-2 e Z1-4 so as mesmas. Durante o intervalo de tempo entre 1, € 4, 05 dois INVERSORes tém suas entradas em ALTO portanto esto tentando produzir saidas em BAIXO. Logo, 0 fato de as saiclas estarem em curto nao afeta 0 resultado. Entretanto, durante ‘95 intervalos de f, até t, € de f, até £,, um dos INVERSORes Fig. 4-36 Fxemplo 426Istemas Digitals Prinetplos e Aplicagoes 1 2 av ‘ > 5 ae 4 ov . x 3 4 av 8 ze uno ov into cesta tentando fazer com que sua saida va para ALTO, en: quanto 0 outro est tentando fazer com que sua saida vi part BAIXO. Nessa situaclo, a tensio que aparece de fato nas saidas em curto depende dos circuitos internos dos Cls. Para dispositivos TTL, esta tensiio estar, geralmente, pro- Xima ao extremo superior da faixa que determina o nivel 0 sto 6, proxima a 0,8 V9, embora também sefa possivel que ela possa estar na faixa de indeterminagao, Para 0 caso de dispositivos CMOS, a tensao estard geralmente na faixa para @ qual 0 nivel logico é indeterminadlo. Sempre que voce vir uma forma dle onda como a do si- nal Z1-2 © Z1-4 na Fig, 4-37, isto é, como trés niveis dife- rente tar de que os dois sinais de saida podent estar em curto, voce deve suspe | ouestaes de Revisao 1. Enumere as diferentes falhas internas dos Cs digitais. 2. Que tipo de fall it pode produzir sinais como aqueles que contém trés niveis diferentes de tensio? prova indicaria em Z1-2 e Z1-4 da OeB= +12 PALHAS EXTERNAS Vimos como reconhecer os efeitos dos varios tipos de fa- thas imternas dos Cis digitais. Muitas coisas erradas podem acontecer fora do CI, fazendo com que este mio funcione elamente. Descrevemos as matis comuns nesta seco, Todos os Cis ‘s80 CMOS. 21: 74HCo8 22: 7aHC02 Bina zea zv2 23 zea rs 28 228 22 24 Fi i av T (8 sinais que estia conec tados a esses pinos sto forea dos a ser idénticos, possuin- do geralmente t2s niveis dis Linhas de Sinal Abertas Esta categoria inclui qualquer falha que produza uma des- continuidade no caminho elétrico, de tal modo que 0 nivel de tensio (ou sinal) seja impedido de ir de um ponto a outro. Algumas das causas de linhas de sinal abertas sao; 1. Fio partido. 2. Conexato com sold fra ou conexto com wife-terap" frouxa. 3. Cortes ou fissuras nas trthas do circuito impresso (alguns so to pequenos que sio dificeis de ver sem o auxilio, de uma lente de aumento), 4, Pino do Cl dobrado ou quebrado, 5. Mau contato no soquete do CL. Esse tipo de falha no circuito pode ser descoberto através de uma inspecio visual cuidadosa e de uma posterior veri- ficagdo da continuidade (isto €, da baisa resistencia em wm, caminho elétrico), cesconeetando a fonte de aliment colocando © ohmimetro entre os dois pontos em questao, EXEMPLO 4-27 Considere © circuito CMOS da Fig. 4-38 pont de prova, Qual é a falhat mais prov 1s indicacoes da vel deste circuito? ‘gut em st enka i oe wien (87 (Condigao Pulsante ALTO Pulsante BAIXO Pulsante BAIKO Pulsante Indeterminado Indeterminado Fig. 438 Exemplo 4.27Solugao © nivel indeterminado na saida cht porta NOR € provavel- mente devido um nivel indeterminado na entrada no pino em BAIXO, este mesmo nivei deveria estar Nao € dificil perceber que o nivel BAT 1-6 nao esta chegando a 22-2 e portanto deve ha- ver um Circuito aberto no caminho do sinal entre estes dois Pontos, localizacao desse circuito aberto pode ser deter. minada comegando a rastrear com uma ponta de prova este nivel BAIXO, a partir de Z1-6 e indo em ditecdo a 22 Quando a ponta de prova indicar um nivel indeterminado, teremos a localizagaio do circuito aberto. Linhas de Sinal em Curto Este tipo de falha causa o mesmo efeito que um custo inter- 1no entre pinos cle um CI. Ele faz. com que dois sinais sejam exatamente iguais, Uma linha de sinal pode ser colocada em custo com a tesra ou com Y,,,em vez de uma outra li- nha de sinal. Neste caso, o sinal seri forgado para um esta do BAIXO ou ALTO. As principais causas para custos ines- peridos entre dois pontos do circuito sio: 1. Ligagdes malfeitas. Um exemplo disto € retirar uma grande parte do isolamento das pontas de fios muito pro= ximos. 2. Pontes de solda, Elas nada mais sao do que respingos dee solda que colocam dois ou mais poatos em curto, Co- :mumente ocortem entre pontos que So muito proximos, como por exemplo pinos adjacentes de um chip. 3. Corrosdo incompleta. O cobre existente entre duas ti thas adjacentes em uma placa de circuito impresso nao foi completamente removide durante a corostio da placa Mais uma vez, uma inspegio visual cuidadosa geralmente identifica esse tipo de falha, Além disso, uma verilicacao com um ohmimetro pode indicar que dois pontos no circuito esto em curto Falha na Fonte de Alimentacao Todlos os sistemas dligitais possuem uma ou mais fontes de alimentacio para fornecer as tens6es V,, € V,, de que os chips necessitam. Uma fonte de alimentagao defeituosa ou em sobrecarga (suprindo mais corrente do que € capaz) fornecera tensdes de alimentacio mal-reguladas aos Cls, Fazendo com que eles nao funcionem ou o facam de modo imprevisivel. Uma fonte de alimentagio pode sair de regulacio devi- do a uma falha em seus circuitos internos, ou porque os circuitos que ela esti alimentando esto drenando mais corrente do que a fonte foi projetada para suprir. Isto ocor- re se um chip ou um componente tem um defeito que faca com que ele drene muito mais corrente do que o normal E uma boa pritica de depuracao verificar se os niveis de tensio em cada fonte de alimentacio do circuito esto den- to das faixas de operacio especificadas. Além disso, tam- bem é uma boa idéia utilizar um osciloscopio para verificar se no hd uma quantidade excessiva de ripple Condulag2o) sobre o nivel de tensio continua ¢ para observar se a ten- Circuitos L6gicos Combinacionals 95 so da fonte permanece regulada durante a operacao do sistema. ‘Um dos sinais mais comuns de uma fonte defeituosa € que um ou mais CIs funcionam de modo incorreto ou sim= plesmente no funcionam, Alguns Cls sio mais tolerantes a variagdes na fonte de alimentacao © podem funcionar cor retamente, enquanto outros nao. Voce sempre deve verif. car os niveis de tensao nos pinos de aliment cada CI que parece nao funcionar corretamente, Carregamento da Saida Quando um circuito digital tem sua sada conectada a mut tas entradas, sua capacidade dle fomecer corrente pode ser excedida fazendo com que Para a qual © nivel l6gico € indeterminado, Este el chamado carregamento do sinal (o que ocorre na verdade € uma sobrecarga do sinal de said) e & ger do por um projeto malfeito ou por ligago tensiio de saida caia na faixa cito € mente causa- Questes de Revisio 1. Quais sto os tipos dle falhas extemas mais comuns? 2. Enumer das causas de circuitos abertos nos ccaminhos elétricos dos sinais, 3. Quais os sintomas causados por uma fonte de alimen- tagao defeinosi? 4, De que modo 0 carregamento pode afetar 0 nivel de tensio de um Cl 4-13 ESTUDO DE UM CASO DE PESOUISA DE FALHAS. © exemplo seguinte ilustra o processo de ans do na depuragio de circuitos digitais. Embora este exem- plo seja de um circuito légico combinacional bastante sim- ples, 0 raciocinio e os procedimentos utilizados podem ser aplicados a circuitos digitais mais complexos, que encon- {raremos nos capitulos seguintes, NEMPLO 4-1 Considere 0 circuito da Fig, 4-39, A saida Y deverta estar em ALTO para as seguintes condicoes 1. A= 1e B= 0, independent 2A=0,B=1eC nente do nivel de ‘Vocé mesmo pode verificar essas condigdes, Quando 0 circuito € testado, 0 estudante observa que & saida ¥ vai para ALTO sempre que A ou Cestio em ALTO, independentemente do nivel de B. Ele faz as medigdes com uma ponta de prova para o cso em que A= B=0eC=1 e anota as indicacoes, conforme pode ser visio na Fig, +39, Examine os niveis observacos € relacione sts possiveis, causas co mau funcionamento, Depois disso, desenvolva um procedimento com etapas para determinar qual é a fa- Iha de fato.Sistemas Digitals Prineipios e Aplicacies ! ca , o.) 2 yey vy in = Pia ania Zit | BAKO 7 Zi2 | Bao zis | att zea | BAKO zes_| alto 226.10 ALTO Os cissio Tr. Ze13. | ALTO Zi 7aLsse zer2 | ALT Be yatsoo zea | BAxO zea_| ato Fig. 439 Pxei Solucdio as saidas das portas NAND estio corretas em fungio is presentes em suas entradas. Entretanto, a porta EX-OR deveria ter produzido um nivel BAIXO no pino de saida 3, uma vez que ambas as entradas esto em BAIXO. Aparentemente, Z1-3 esti sempre em ALTO, mesmo quan- do suas entradas indicam que ela deveria estar em BAIXO. As possiveis causas pant que isto aconteca esto listadas @ seguir 1. Um componente interno danificado em Z1 que impede que a saida va para BAIXO. 2, Um curto extemo entre 1, € qualquer ponto ao longo do caminho de condugao para © ponto X 3. Um curto interno entre Z1-3 ¢ V, 4. Um curto interno entre 22-5 e V 5. Um curto intemo entre 22-13 € V Todas essas alternativas, com excecio da primeira, vao colocar em custo 6 ponto Xe qualquer pino conectado a ele) V, © procedimento a seguir pode ser usado para isolar a alha. Este niio € 0 tinico que pode ser usado, e, como ‘mamos anteriormente, procedimento a ser usado em c caso depende da pessoa que estd fazendo a depuragao e dos equipamentos de teste disponive 1. Yerifique os niveis de tensto dos pinos de V,€ terra de 21. Embora seja improviivel que a auséncia de um des ses niveis pudesse fazer com que Z1-3 ficasse em ALTO, € uma boa pritica fazer essa verificacio em qualquer Cl {que esteja produzindo uma said incorreta . Desligue a fonte de alimentago do circuito © use um ‘ohmimetro para verificar se existe um curto (uma resi téncia menor que 1 Q) entre o ponto Xe qualquer pon- to conectado a V,, (como Z1-14 ou 22-14), Se nao hou- ver indicacio de um curto, as dltimas quatro possibilid snplo 4-28, des da nossa lista podem ser eliminadas. Isto significa que ZI esta danificado e deve ser trocado. na etapa 2 existr um curto entre © ponto Xe V7, Faga uma inspecao visual na placa do circuito € procure pon- tes de solda, residuos de cobre nao-corroido, fios desencapados em contato e qualquer outra possivel causa de curto com Y.,. Um lugar provavel para encontrar uma ponte de solda'é entre os pinos adjacentes 13 ¢ 14 de 22, pois 0 pino 14 € conectado 20 V,, € o pino 13 a0 ponio X; Se um curto extemo for encontrado, remova-o € faca uma verificagio com um ohmimetro para deter minar se 0 ponto X nao esti mais em curto com V, Se a etapa 3 nao revelar nenhum curto extemo, as pos- siveis causas que nos restam slo curtos internos entre V, € Z1-3, Z2-13 ou 22-5, Um destes esta colocando 0 pon- to Xem curto com ¥ Para determinar qual desses Cls € culpado, voce deve desconectar cada um deles do ponto X, wn de cada vez, & verificat se 0 curto com V,. permanece apds cada lescone- xio, pois quando 0 pino que esta internamente em curto com V,, for desconectado 0 ponto X ao est ceuto com V, O processo de desconectar cada um dos pinos suspeitos do ponto X'pode ser fil ou dificil, dependendo de como 0 circuito esta montado. Se 0s CIs estao em soquetes, tudo ‘© que voce tem a fazer € retirar 0 CI do soquete, dobrar 0 piino suspeito para fora recolocar 0 CI no soquete. Se os Cs estdo soldados na placa de circuito impresso, voce ter que cortar a trilha na qual 0 pino esta conectado, ou 0 pr6- prio pino. Apés 0 teste ter sido feito, voce tert que fazer reparos na trilha ou no pino, conforme o caso. Existe uma técni ca de dlepuracao que torna desnecessi rio dobrar pinos ou cortar tilhas quando estamos tentando isolar um curto. Ela envolve a utilizagao de um equipamer to chamado rastreador de corrente, Este instrumento € ca paz de rastrear 0 fluxo de corrente que atravessa um curto- Circuito, através da mudanga do fluxo magnético em torno,do condutor onde se verifica © curto, Vamos €3 em detalhe no Cap. 8, aminar isto © Exemplo 4-28, apesar de ser bastante simples, mostra 0s tipos de racioeinio que alguém que faz depuragio de circuitos (engenheiro, técnico ou estudante) deve empre- gar de modo a isolar a falha do circuito. Voe® teri a opor- tunidade de desenvolver suas habilidades de depuragio de circuitos resolvend os Problemas 4-34 a 4-44 4-14 LOGICA PROGRAMAVEL® Como foi visto anteriormente, a altima etapa no projeto de um circuito I6gico é reunir os Cs necessarios e fazer as conexbes apropriadas, de modo que as saidas cleste circu {o sejam as fungdes légicas das entradas que desejamos. Uma vez feito 0 projeto, este circuito pode set testado. Voce pro- vavelmente ji fez isso muitas vezes no laboratéxio, Mais adiante neste livro gastaremos bastante tempo apren- dendo uma outra maneira de se implementar fungdes 16g cas, que € bastante diferente desta que estamos aprenden. do agora. Ela utiliza algo a que chamamos ldgica programdvel e & especialmente util na implementacao de Circuitos mais complexos que contém dezenas ou centenas de portas logicas. Discutiremos os detalhes da logica progra- nivel mais tarde, mas © conceito baisico seri introduzido aqui com 0 auxilio da Fig, 4-40. O bloco retangular representa conceitualmente um exemplo de um dispositive de Logica programavel (PLD — prgrammutle logic device), que éum Circuito integrado que contém um arranjo particular cle portas logicas. Existem muitos ipos de PLDs; todos eles contém muito ais do que as poucas portas l6gicas que vemos na Fig, 4-40, Gircultos Légicos Combinacionals 97 Eniretanto, usaremos este exemplo simples pa brisica de toxla l6gica programavel. Podemos reconhecer a légica utilizada nesse PLD sim- plificado como uma estrutura do tipo soma-de-produtos, onde as saidas das portas AND so conectadas a uma porta OR. A safc X seri uma fungio do tipo soma-de-produtos das entradas A e B.A funcio de saida implementada de- pendera de quais saidas das portas AND sio conectadas as entradas da porta OR. Na figura, todas as saidas das portas AND st0 conectadas as entradas da porta OR atraves dos clos de ligacio 1, 2, 3 € 4. Estes elos podem ficar intactos, como mostrado na figura, ou podem ser seletivamente aber- tos, para desconectar a saida correspondente da entrada da porta OR. Por exemplo, se os elos 1, 2 e 3 fossem abertos, apenas a porta AND 4 €s saida da poral OR seria X = AB, Se os elos 1 e 4 fossem abertos, a saida seria X= AB + AB. O circuito intemo € tal que um elo bento procluz um nivel BAIXO na sua entrada da porta OR, esse modo, pocemos implementar qualquer expressdo do tipo soma-de-produtos de duas variaveis abrindo os elos apropriados. O chip PLD vem com todos os seus elos intac- tos, € todos eles estio dentro clo chip. Como isto ¢ feito? Bem, descobriremos mais tarde. Por enquanto, vamos di- zer que o PLD tem entradas de programacao (representa- das pela grande seta no diagrama) que podemos usar para, de algum modo, abrir determinados elos de modo @ implementar a fungio logica em particular que queremos, Este procedimento € chamado de programagao do PLD. As entradas de programagio sto usadas somente durante o processo cle programacao, para configurar as conextes in- temas do chip. Uma vez. feito isto, © PLD foi programado para realizar a operacao lgica sobre suas entradas Ae Be esti pronto para ser Utilizado com esse objetivo, mostrar aida Dispostvo de logica programavel (PLD) Entradas. ssalda Enivadas de programagio Fig. 440 Exemplo simplificado de um dispositivo de Igica programaivel.98 Sistemas Digitals Principios ¢ Aplicagdes A strut mostrac 1a Fig, 4-A0/€ apenas um dos muitos tipos de estruturas de PLD que estudaremos nos Caps, 11 12, Erelativamente fil ver como essa estrtura AND-OR pode ser expandida para acomodar um nimero maior de entradas Por exemplo, para tes entradas, 0 PLD teria és INVERSORes, cito poras AND (uma para cada prodivto AND possvel das tres Varveis), oto clos e uma porta OR de 8 entradas Questées de Revisio 1. Qual seria a fungio de saida do PLD se os elos 1 e 2 na Fig. 4-40 fossem abertos? 2. Qual seria a funcao se todos os elos permanecessem, intactos? 3. Descreva os componentes de um PLD que esti estru- turado como visto na Fig, 440 € que possui quatro entradas, RESUMO 1 ‘As duas formas gerais para as expressdes ligicas sto soma-de: produtos e produto-de-somas, 2. Um dos métodos de projeto de circuitos légicos combinacionais| constiuido das seguintes etapas: () construr sua tabela-ver: dade; 2) converter a tabela-verdade em uma expressio do tipo soma-de-produtos; (3) simplilicar esta expressio utilizando al xgebra booleana ou mapa de Kamaugh; (4) implementacio da eexpaessio final obtida 3. O mapa de Karnaugh € um método grafico de representar a tabela-verdade do circuito e gerar a expresso simpliicada para a saida do mesmo. 4. Um circuito EX-OR tem como expresso x= aB + HB. Sua saida sera ALTA apenas quando as entradas Ae B estiverem tem nies l6gicos opostos. 5. Um circuito EX-NOR tem como expressto x= AB+ AB. Sua da serd ALTA apenas quando as entradas A e B estiverem fem um mesmo nivel logico. 6. Cada uma clas portas bisicas (AND, OR, NAND ¢ NOR) pode ser usada para habilitardesabilitar a passagem de um sinal de centrada para a sa sad 7. As principais familias de Cis sd0 a TTL @ a CMOS. Os Cls diet ‘ais disponiveis implementam uma grande variedade de fun ‘90es IOgicas, desde as mais simples (poucas ports por chip) até as mais complexas. 8, Para realizar a depuracio bisica de um cincuito, voce necessi ta, pelo menos, compreender o seu funcionamento, conhecer 10s tipos de falhas possiveis, um diageama esquemstico com pleto e uma ponta de prova Logica ‘m dispositive kigico programivel (PLD) & um Cl que contém lum grande naimero de porta ligicas cujts interconexdes po- dem ser programadas pelo ustsisio para gerar a relacto loca desejada entre as entradas e as saidas, TERMOS IMPORTANTES soma-de-produtos produto-de-somas ‘mapa de Kamaugh (mapa KD agrupamento condicao don't care exclusireOR (EX-OR) ‘exclusive NOR (EX-NOR) etacao e verificacto de paridade habiltado/desabilitado Dual-in-Line Package (DIP) SSI, MSI, ISL, VLSI, ULSI, GSI Transistor-Transisior Logie (VT) Complementary Metal Owide Semiconductor (CMOS) indetesminadotaxs) Autuacao ponta de prova l6giea lispositivo de lgica programavel (PLD) PROBLEMAS (GOES 4-2 B48 Simplique as expresses 4 seguir usando a algebra boo: @) x~ ape + Fe ()) = (+ HD+ ®, © we ABC} ABCA A @q- BIRT x ABCA 1Bc = XB + O+ 44 BC @ y= (TD + AcD + ABT + ABCD + acd . Simplifique o circuito da Fig, 441 usando a algebra boolea. Fig. 4-41 Problemas 44.3. Troque cada uma das portas do Problema 4-2 por uma por ta NOR e simplifique o circusto usando a dlgebra booleana. SECAO 44 D 4-4, Projete um circuit l6gico que corresponde & tabela-verda de mostrada na Tabela 48. TABELA 4-8. eee teeeata lat ro oft Legere lag Tes oe le D 45. Projete um circuito légico no qual a saida est em ALTO. ‘apenas quando a maioria das entradas 4, Be C esti em BAIXO, D 4-6, Uma fibrica necessta de uma sirene para indicar 0 fim do cexpediente. Esa sirene deve ser tocada em uma das seguintes, condligoes: 1. J passa das cinco horas € todas as miquinas estto ‘lesligucas, 2, Esexta-eira, a produgao do dia foi atingida ¢ todas as rmuiquinas estao desligadas, Projete um circuito que controle a sirene. (Sugestdor Use ‘quattro variiveis ligicas para representar as diversas condi {coes. Por exemplo, a entrada A estar em ALTO somente ‘quando jf for mais de cinco horas.) > 4-7. Um niimero bindrio de quatro bits € representado por AyA,A,A, onde Ay A, A, © A, representam cada um dos Bits, Sendo A, o LSB, Projete um circulto que produz uma said fem ALTO sempre que o niimera for maior do que O010 & menor do que 100 D 48,4 Fig. 4412 mostra um diagrama de um circuito de alarme {de automével usado para detectar algumas situacies inde DO fais ‘Acesos Apagados ¢~” Cireultos Ligleos Combinacionats 99 sejiveis, As és chaves sio usadas para indicar, eespectiva mente, o estado da porta do motorist, da igniglo e dos Fargis, Projete um cireuito que tenha como enteada essas 1rés cha- ves e ative o alarme em uma das seguintes condigoes: Ws farbis esiao acesos ¢ a ignigio esta desligada, A porta do motorista esta aberta © a ignigao esti ligada, 4-9, Implemente o eitcuito do Problema 4-4 usindo apenas por is NAND. 410. Implemente o ciecuito do Problema 4-5 usando apenas por tas NAND. 4-11, Implemente a expressio z= D+ ABC+ AC, utlizando portas AND, OR e INVERSORes, A partir do circuito obtido, ‘Constr um outro usando somente portas NAND, SEGAO 4-5 4-12, Simplifique a expresso do Problema 4-1(e) usindo 0 mapa K. 5, Simplifique a expresso do Problema 4-1(@) usando 0 mapa K, - Simplifique a expressio do Problema 4-7 usando o mapa K 5. Determine a expressao minima para cada mapa K da Fig. 43, Para o mapa do item (2), preste atencio especialmente no passo 5. & Go oo od & > co ob afta jada] amps fofa fa wl ats fofo] als ]o fo ls wsfo lo lo fr] alo}olojo vspofofr |r| fr jojrls @) © Bic ela | a zal o | o as}: | o ap} 1 | x ) Fig. 4-43 Problema 4-15, sy a Fig. 4-42 Problema 48,100 D 416. Sistemas Digitais Prine(pios e Aplicacdes A Fig, 44 mostra um contador BCD que produz uma sa de ‘quatro bits, que representa, em codigo BCD, 0 akimero de palsos {que foram aplicados 3 entrada do contador. Por exemplo, apés ‘quatro pulsos, a sida do contador & DCBA = D100, = 4.0 ‘contador retorna a 0000 no déeimo pulso ¢ inicia a contagers hhovamente. Assim, as saidas DCBA nunca representarto um ruimero maior que 1001, = 9,, Projete um cicuito que produ za uni nivel ALTO quando a contagem for igual a 2, 3009, Use © mapa de Kamaugh ¢ aproveite as condigoes dont care p (MSB) pe ALTO le somente |contador--——P} Circuto |_X i i ‘quando —> Jen |B Tégico | 4) Bopa= ineeeetl 2, B00 — Be Fig. 4-44 Problema 4-16 D 4-17, A Fig, 415 mostra quatro chaves que sto parte de um circuito sv sw z op 20, csv 7 Z| i 7v | creuto |_ XJ wees sw3 ieee chaves 421. J ae BV fechas cotarse = techades Struttneamente de controle de uma miquina copiadona, As chaves estio lo- calizadas 0 longo do camino que o papel passa pela mi- dquina. Cada uma das chaves esti normalmente aber, e qusn- doo papel passa pela chave, la FE impossivel que as chaves SWI e'SW4 estejam fechadas a0 mesmo tempo, Projete um circuito que produza uma saida em ALTO quando dduas ow mais chaves estiverem Fechadas ao mesmo tempo. Use o mapa dle Karaugh e aproveite as condigoes don ¥ care Fig. 4-45-Problema 4-17 SBGAO 4-6 418, (@) Determine a forma de onda da saida do circuit 446. Fig 419. (b) Repita 0 item (a) para 6 caso em que B esti permanen- temente em BAIXO, (©) Repita o item (a) para o caso em que Bestd permanen temente em ALTO. A ae —) >> aie ie : Fig. 4-46 Problema 4-18. Determine as condigSes de entrada necessitias para fazer x= Ina Fig. 447, Fig. 447 Problema +19, . Projete um circuito com trés entradas que produza uma sa fda em ALTO apenas quando todas as entradas estiverem em um mesmo nivel. Use apenas poras EX-OR e uma outr porta de outro tipo. A Pig. 448 representa um detector de magnitude relativa Este cicuito recebe dois nGimeros hindsios de 8s its 23%. © igi, € determina se 0s miimeros slo iguais, e, se nae forem, indica qual é o maior. As ts saidas esto definidas a seguir 1. A= 1 apenas se os dois atimeros forem iguais, 2.N= 1 apenas se xx. for maior que 1.) 3. P= 1apenas se 119; for maior que 5%;%. Projete 0 cireuito para este detector, Ele possi seis entra- das © ts saidas & portanto é complexo demais part usit uma tabela-verdade. A titulo de sugestio, estude o Exem plo 4-16. Fle pode the dar uma dica de como resolver este problema ‘oe { SS Pacer ese. binaio.) %i —>| Lo Detector de i "sve pene) Nomero f ¥°—>] binaio Yi —>| yo le] PP ote) Fig. 4-48 Problema 4-21MAIS PROBLEMAS DE PROJETO GD 422, . Projete A Fig, 4-49 apresenta um cigcuito multiplicador que recebe dois nuimeros binarios de dois bits 225 ¢ yy, € procz como, saida um numero binario 22,252, que € igual a0 produto ariunético dos nimeros de entrada, Proje um cicuito pat ‘6 mulkiplicador. (Sugestan O circuito possui quatto entra das e quatro saidas.) ye oe za Xo Tee” | Circuito = 2 : rmutipicator [5 oT] Ise” * Fig. 449 Problema 4.22, Um cédigo BCD esté sendo transmitido a um receptor re moto. Os bits Sto 4,4,4,4,, onde 4, € 6 MSB, Dentre os Circuitos existentes no receptor existe um denominade de- tector de erros BCD. Este citcuito verifiea se 0 eédigo rece bido € um cédigo BCD vilido (isto é, = 1001). Projete este Circuito de modo a produzir um nivel ALTO em una situ cao de erro, 1m cigcuito cuja sada esteja em ALTO sempre que Ae Bestiverem em ALTO e enquanto Ce Destiverem ambos em nivel ALTO, ou ambos em BAIXO. Tente fazer este exer cicio sem utllizar uma tabela-verdade. Verfique o resultado construindo uma tabela-verdade para o seu citcuito, © ob- serve se ele obedece a0 enunciada do problems, - Quatro grandes tanques em uma inchistia quimica contém liferentes liquidos que esto sendo aquecidos. Sensores de nivel de liquido sa0 utilizados para detectar se o nivel do tanque 4 ou do tanque Bsobe acima de um nivel predeter- ‘minado. Sensores de temperatura existentes nos tinques C fe D detectam se a temperatura de um desses tangues cai abaixo de um determinado limite. Suponha que as saidas dos sensores de nivel de liquido 4 e Bestario em BAIXO quando o nivel for satisatorio e estarao em ALTO quando o nivel for muito alto. Além disso, as saidas dos sensores de temperatura Ce D estario em BAIXO quando a temperatt + for satisfatdra e estario em ALTO quando a temperature for muito BAIXA. Projece um circuito que detecte quando o nivel no tanque ou no B estiver muito alto, ao mesmo tempo em que a temperatura em um dos tanques Cou D esver muito baixa, 5. A Fig. 4-50 mostra o cruzamento de uma rodovia com wma via de acesso, Sensores detectores de veiculos sio coloca- ddos ao longo das pistas Ce Dda rodovia e das pistas Ae B da via de acess0, A saida desse tipo de sensor esti em BAL XO quando mio existe nenhum caro presente © esti em ALTO quando um veiculo esti presente, Um sinal de transi to colocado no cruzamento deve funcionar de acordo com 1 seguinte l6xica 1. O sinal da diregdo leste-oeste (L-O) deve estar verde ‘quando ambas as pistas Ce D estiverem ocupadas 2. O sinal da direcao (1-) deve estar verde quando o C ‘ou Destiverem ocupadas mas ambasas pists Ae Bnao 3. O sinal a diego none-sul (N-S) deve estar verde quando ‘ambas.s pistas A e Bestiverem ocupadas mas ambas as pistas Ce D nao estiverem. 101 ircultos Lgleos Combinacionais 4, O sinal da direcio (N-S) deve estar verde quando ot ou Bestiverem ocupadus ¢ enquanto ambasas pistas C © Destiverem vazias, 5. 0 sinal da diresio (1-0) deve estar verde quando nao houver nenhum veiculo presente Utilizando as saidas dos sensores 4, B, Ce D como entra das, projete um circuito que controle esse sinal de trinsito Devem existir duas saidas, NS ¢ 1-O, que devem ir para ALTO quando o sinal comrespondente tiver que estar sere, implifique esse cigcuito ao maximo, e mostre todas as eta pps de simplifcagao, ° Fig. 4-50 Problema 4-26 segAO 4-7 D 427, D 428, Projete novamente 0 verificador e gerador de paridade da Fig. 4-24 para operar com paridade impar. (Sugestce Qu a relacio entre o bit de paridade, quando usamos pavid de impar, ¢ aquele que € usado quando usamos paridade par para um mesmo conjunto de bits de dados?) Projete novamente 0 verificador e gerador de paridade da Fig. 4-24 para operar com oito bits de dados, SEGAO 4-8 D 4-29, Projete um circuito que permitird que o sinal de entrada 4 chegue até a saida somente quando a entrada de controle B estiver em BAIXO e enquanto a outea entrada de contol estiver em ALTO. Caso isso ndo ocorra, a saida deve estar em BAIXO, ). Projete um circuito que desabitita a passagem do sinal de entrada somente quando as entradas de controle B, Ce D cesverem em ALTO. Quando a passagem estiver desabilitad, ‘a saida deve estar em ALTO, Projete um circuito que coniola a passagem de um sinal A de acordo com os seguintes requisitos:102 D 432. D 433. Sistemas Digitais Principios ¢ Aplicagies 1. A saida X deve ser igual a A quando as entradas de con wole Be Cestiverem em um mesmo nivel 2. X deve permanecer em ALTO quando Be Cestiverem ‘em niveis diferentes. Projete um circuito que possui dois sinais de entrada A, € A, uma entrada de conttole 5, ¢ funciona conforme os te ‘quisitos mostrados na Fig. 4-51. Esse tipo de circuito & eha- mado de multiplexador (e seri estudado no Cap. 9). oo 8 Muttplexador} ge Ae r Fig. 451 Problema 432. Use o mapa de Karnaugh pari projetar um circuito que ‘obedega a0s requisitos do Exemplo 4-16. Compare o eircui 10 obtido com aquele que esti na Fig. 422. Este exercicio mostra que 0 mapa de Kamaugh no pode aproveitar-se das portas ligicas EX-OR e EX-NOR. O projetista deve ser ca paz de determinar quando estas potas sa0 aplicivess SEGOES 4-9 A 4-13 7 434, 435, (a) Um téenico esté testando um circuito Login & verifiea {que a saida de um determinado INVERSOR esta sempre em BAIXO, mesmo que sua entrada esteja pulsando, ‘numere as possiveis razoes deste mau funcionamento, (b) Repita o item (a) para o caso em que a saida do INVER- SOR esti sempre em um nivel indeterminado, (Os sinais mosteados na Fig. 452 so aplicados as entradas do circuito da Fig. 4-31. Suponha que existe um circuito, aerto intemo em ZI-4 (a) O que a ponta de prova logica indicaria em 21-4? () Qual seria a tensio continua que voc® esperaria ler em um yoltimeteo colocado em Z 1-4? (Lembre-se que todos 68 Cls 0 TTL) (6) Faga um esbogo de como seriam os sinais CEOCROUT ¢ SHIFTOUT (a) Em vez de ium circuito aberto, suponha que 0s pinos 9 10 de 22 estejam em curto internamente. Deseahe ‘como seriam os sinais em 22-10, CLOCKOIT SIFTOUT Suponha que os Cls da Fig. 431 sao CMOS. Descreva como 1 operagao deste circuito seria afetada se houvesse um cit- ‘cuito aberto na ligagio entre 22-2 ¢ 22-10. . No Exemplo 4-27, elacionamos 12s possiveis falas para a > mostrada na Fig. 4-34. Que procedimento voce utlizaria para determinar qual das possiveisfalhas esti real- mente causindo 0 problema? STamhrese de que T significa que o exericio € de depurasio Ido inglés tronbesootg ara OAD 1 ewer | i Fig. 452 Podlema 435 1 $58. vei ocicto da Fg 43, Suponha que esesdspostves Soiosocehtos alto, spon que anes do fms de pov ten em 23 € indienne ver Seputane Reletne x possesses am cedmentoquetahiesdermina ual des aha provecindo'o problema 1 429. Ve ocieto dag 436. Recone que asa Ydeve estar malo para user oma ds sftmes cones ir a= ia = 0, mcpondentemente de Burane tee do ecto 0 fei obser que Ya para ZITO somente rma pric condos mas perapece Gi DAIXO pra todas unos, Conde see tt aE pousves has Ps ca una dalas sec -sny os Stag pare cra fata pe ohio ser cata oo praia Erpliqu seu eal part adem mare deo an aae (a) Um cunt interno entre terra ¢ 22-13. um evcuso terra nga pra 2-13 (c) Um curto interno entre V,, ¢ 22-11. (BU creo apeno ms igico de Fp 22 (Um creuto aes tern em 225 Un eacuto aero rancho ene 22.41 © 229, (nw ponte desoldaentees pws oe? de 2b 1 TH. Deseo um procemento pao a faba que est asda om fanart deseo no Probl 439 1 {Lat suponta que as prstis da ig. 439 soos CMOS Quando um idence etatscreuto'leperccbe uso mes. Rooper coveaments cxelo mes egpines cones Page ceo 2 aiipetest Fora‘esas-contigoes a poma de prova indica nives indermnaos em 22% 2511 238 Voc sora caprede Ser qual teas pone do mau aneonamen Ee 1 Ta Ai 458 €um crcto igo combinsconal que ata 0 alarme do carro sempre que os assentos do motorista e/0u ddo passageito estio ocupados mas 0 cinto de segurang1 nto esti colocado quando 0 carro € ligado. Os sinais DRIVe PASS ‘sto ativas em ALTO indicam a presenga do motorista ¢ do passageiro, respectivamente. Estes sinais sto fornecidos por haves ativadas por pressio colocadas nos assentos. O si nal IGN é ativo em ALTO quando a chave de ignigao esti ligada.O sinal BEETD é ativo em BAINO e indica que o cinto de seguranga do motorista sudo esta colocado, © sinal ‘BELTP¢ o sinal refereate a0 cinto do passageiro. O alarme seri ativada (BAIXO) sempre que o carro for ligado e um ‘dos bancos dianteitos estiver ocupada e seu cinto nao esti ver colocado.Circultos Légicos Combinacionats 103 rN orve-—— 2 A aoe \as 13 BELTD oe 42 10 PASS @— “3V La Zt: 741804 8 22. 741800 14 z SELTP - — [=H 7 Fig. 453 Problemas 412, 443 e444 (@) Verifique que 0 circuito funciona conforme a descricto dada, (b) Desereva como esse sistem de alarme itia operar se Z1- 2 estivesse inteamente em custo com a terra (©) Descteva como esse circuito iia operat se existisse um Gireuito aberto na ligacao entre 22-6 e 22-10. T 4-43. Suponha que o sistema da Fig, 4-53 estd funcionando de tal modo que 0 alarme é ativado assim que © motorista ow o ssageto estefim sentados ¢ 0 carro seja ligada, sem levar fem conta se 0s cintos esto colocados OU no. Quais sic possiveis falas que podem estar ocorrendo# Como voce fara para determinar a falha que esti causando esse problema? T 444. Suponkia que o sistema da Fig, 4-53 esta funcionando de tal modo que o alaeme € ativado 140 logo a ignicao sejaligada, io importando 0 estado das outras entradas. Relacione as possives falhas¢ escreva um procedimento para solaea fala {que esti causando o problema 041g (a) Modifique a estruturs do PLD da Fig. 440 de modo que ela possa receber tés entradas, (b) Usando esse PLD de trés entradas, mostre como, implementar o cicuito do Exemplo 7. Observe que nO € necessirio simplifcar a expresste l6gica da sada para fazer iso (©) O citcuito do Exemplo 4-7 for implementado usando um CINAND quidruplo [Fig 49(a), Compare o numero de cconexdes exfemas entre Cis dessa implementago com 2 outra que utiliza um PLD, QUESTAO DE FIXAGAO, 4-46. Defina cada um dos seguintes termos, (@) Mapa de Karnaugh (b) Forma de soma-de-produtos (©) Gerador de paridade (@) Ocet0 () Circuito habilitador (D Estado dont care (g) Entrada em flutwagaio Gh) Nivel de tensio inde APLICAGOES EM MICROCOMPUTADORES, c 4-47, Em um microcomputador, a unidade microprocessadora (MPU — MicraProcessor Unio) esti sempre se communicado, ‘com um dos seguintes dispositives: (1) meméria de acesso, aleat6rio (RAM — randont access memory), que armazena programas e dados que podem ser prontamente modifica dos: (2) memoria apenas de leitura (ROM — red only me ‘mory), que armazena programas e dados que nunca si0 :modificados; (3) dispositivos externos ce entrada e saida (E 5), tais como: teclados, monitores de video, impressoras e lunidades de disco. Quando esti executando um programa, a MPU gera o endereco que seleciona 0 tipo de dispositive (RAM, ROM ou E/S) com o qual ela quer se comunicar. A Fig. 454 mosira um esquema tipico em que a MPU gera oo bis de endereco, de 4y, até 4,. Na verdade, a MPU gera um endereco de dezesseis hits; eniresanto, os bits de ordem mais bia de 4. até 4, nao so utlizados nos processos de sele= eo do dispositivo, © endereco & fornecide como entrada de um circuito que, entio, gera os seguintes sinais de sele- a0 de dispositivos: RAW, ROM © FON Fig. 454104 Sistemas Digitals Prinefplos © Apicagies Analise 0 citeuito e responda: (@) A faiva de enderecos de 4, até A, que i atvar 0 sinal aM. (b) A faixa de endesegos que itt ativar o sinal F (© A faixa de enderegos que ied ativar 0 sinal ROW, Escreva os enderecos em binsrio ¢ em hexadecimal. Por -mplo, 4 resposta do item (4) € 4,, ~ Az 00000000, até AMOI, = 00,, até EF,, 3. Ear alguns microcomputadores, a MPU pode ser desabilitada por curtos periodos de tempo, enquainto um outeo disposi- tivo controla a RAM, ROM e £/5, Durante esse intervalo, um sinal especial de controle, DMA, é ativado pela MPU, © & uusado para desabilitar (desativar) a Logica de selegio de dlispositivo, de-modo que RAM, ROM e ES estio todos fem seus estados inativos, Modifique o circuito da Fig. 4-54 para que KAN, ROM e ES sejam desativados sempre que DiAestiver atvo, independentemente do endereeo, RESPOSTAS PARA AS QUESTOES DE REVISAO DAS SECOES SEOAO 44 1. Somente (a) 2 Somente (©) SBCAO 4-3 1, A expressio (b) no esti na forma de somade-produtos, por- que © sinal de inversao esti sobre Ce D(como por exemplo no termo ACD). 4 expresso (¢) no esta na forma de soma-de-pro- dhutos, por causa do termo (M+ WP. RxD A+B+C Lex 2. ito ABCD + ABCD + AacD SBCAO 4-5 1.x = AB+ ACt Be 2x= 4+ Bcd 4. Uma condicio de entrada para qual nao existe uma codigo de saida especificada SECAO 4-6 2..4 saida esta permanentemente em BAIXO 3. Nao, A porta EX-OR disponivel pode ser usada como um IN- VERSOR se conectarmos uma das entradas a um nivel ALTO cons- tante (vein 0 Exemplo 4 15) SEGAO 4-8 La= ABOO 2.0, NAND_ 3. NAND, NOR, SEGAO 4-9 1. DIP 2's, MSI 3. Verdadeiro 4. Verdadeiro 5: familias 40, 74AC, 74ACT 6.0208 V; 2050 7 8 9. x ASV; 35.3509 3 Como se as entradas estivessem em ALTO ). mprevisivel; pode superaquecer e ser destruido 10. TACT e THACT SBCAO 4-11 4, Entradas ou saidas em aberto; entradas ou safdas em curto com entradas ou saidas em curto com a terra; pinos em custo entee si: cireuito internamente danificado 2. Pinos em curto entre si 3. Para TTL, nivel BAIXO; para CMOS, indeterminado, SBCAO 4-12 4. Circuito aberto em linhas de sina linhas de sinal em custo; fon- te de alimentagao com defeito; carregamento da saida 2. Fios partidos; soldas malfeitas, fissuras ou cortes na placa de Circuito Impresso; pinos de CI tortos ou amassados; soquetes de- Feituosos 3. Cls funcionando de modo incorreto ou simplesmente no fun- Gionando 4. Nivel légico indeterminado SEGAO 4-14 Lx=B 2x1 3. Quatro INVERSORes, 16 portas AND, 16 elos e uma OR de 16eae eee aaa CAPITULO 5 ee eee pe gaaaaaetneLees Flip-Flops e Dispositivos Cor aa eee ay Be 58 Laten Lateh relatos @ SUMARIO com portas NAND. com portas NOR Estudo de Casos em Pesquisa de Falhas Clock Fup. 5-6 37 3-8 5-9 Entradas Assineronas. 5-10 Simbolos IEEFYANSI Latch 5-11 Consi Pup- Plip-F Sinais de Clock e Flip-Flops com lop S-C com Clock Top J-K com Clock op D com Clock D (Latch Transparente) deragi sobre ‘Temporizacéo em Flip-Flops 5-12 Problemas Potencials de ‘Temporizacao em Cireultos com Flip-Fl ‘ops 5-13 Flip-Flops Mestre/Escravo 3-14 Aplicagdes com Flip-FI 5-15 Sincronizacao de F 5-16 Detectando uma Seqiléncia de Entrada 5-17 Armazenamento e Transferencia de Dados 18 Transferéncia Serial de Dados: Registradores de Deslocamento 19 Divisdo de Freqiiéncia e Contagem 5-20 Aplicagao n Microcomputador 5-21 Dispositivos Schmitt-Trigger 5-22 Multivibrador Monoestavel 5-23 Analise de Circuitos Seqilenciais 5-24 Circultos Geradores de Clock 5-25 Depuracdo de Circuitos com Flips106 Sistemas Digital s Principios e Aplicagdes @ OBJETIVOS Ao completar este capitulo, vocé deverd estar apto a: Construir um flip-flop latch com portas NAND, ou NOR, analisar seu funcionamento, 1 Eliminar os efeitos da trepidacao de contato de uma chave mecéinica utilizando um eircutto lateh, WM Descrever a diferenca entre assincronos, istemas sincronos & 1 Entender os diversos tipos de flip-flops disparados por transicao tals como: 0 J-K, 0 De 0 S-C a0 dos 1 Analisar e aplicar os parametras de temporizai flip-flops especificados pelos fabricantes, 1 Descrever um cireuito direcionador de pulsos e um circuito detector de transicio, @ Compreender as principais diferencas entre as transfe rénclas de dados seriais e paralelas. Desenhar as fo Lipos de flip-llops de entrad de onda das safdas de diversos em resposta a um conjunto de sinais Explicar os varios simbolos IEEE/ANSI para flip-flops. W Utilizar diagramas de transi¢do de estado para descre- ver a operacao de contadores, @ Relacionar varias aplicagdes de flip-flops, 1 Usar flip-flops em cireuitos de sinerontzacao, WConectar registradores de deslocamento como circu tos para transferéneias de dadios. de 1 Empregar flip-flops em circuitos para divi freqii@ncia e em contadores. lm Compreender as caracteristicas tipleas dos Schmitt triggers, Mi Aplicar dois tipos diferentes de monoestave projeto de circuitos sno W Projetar um oscilador utilizando um tempor M Reconhecer € prever os efeitos que diferentes atrasos no sinal de clock provocam em circultos sincronos, zaudor 555, ® Depurar varios tipos de eircuitos com flip-flops, @ INTRODUCAO Os circuitos légicos estudados até agora sao circuitos com binacionais. nos quais as safdas, em qualquer instante de tempo, dependem dos niveis presentes nas entradas no ins- tante considerado. Quaisquer condigdes de entrada anteri- ‘ones nao tém efeito algum nas saidas atuais, porque os ci cuttos l6gicos combinacionais nao tém meméria. A maloria dos sistemas digitals ¢ composta tanto de circuitos combi- nacionais como de elementos de memdria. svi cnt contin se ae ea el ee 1 logicas de memoria 1 1 7 q 1 Eniradas externas Fig. 5-1 Diagrama geral de um sistema digital A Fig. 5-1 mostra um diagrama de locos de um sistema digital geral que redne portas l6gicas combinacionais com dispositivos de meméria, \ parte combinacional aceita si- nals ldgicas de entradas externas ¢ das saidas dos elemen- tos de meméria. O circulto combinacional opera sobre es- las entradas para produzirvarias Saidas, algumas das quals so usadas para determinar os valores bindvios a serem armazenados nos elementos de memdrla, AS saidas de al- guns elementos de meméria, por outro lado, vao para as entradas das portas I6gieas dos eircultos combinacionai Este processo indica que as safdas externas de um sistema digital sao uma funcao das entradas externas ¢ das infor- mages armazenadas nos Seus elementos de memoria, 0 elemento de meméria mais importante ¢ 0 flip-flop, que € Feito de uma configuracao de portas ligicas, Embora ‘uma porta ldgica, por st s6, ndo tenha capacidade de arma- Zenamento, varlas portas podem ser conectadas de modo a permitir que a informacao seja armazenada, Muitas Interconexdes diferentes de portas Sao usadas para prod zit flip-flops (abreviado como FFS). \ Fig. 5-2(a) mostra o simbolo utitizado para um flip-flop genérico. Ble possui duas saidas, identificadas como Qe 0. que Sio opostas entre st. @/'0 sdo as deslenacdes mais ‘comuns usadas para as saidas dos PFS, Por vezes, utiliz emos outras designagdes, tais como WX e 4/7. por cone veniéneia, na identificacdo de FFs diferentes em um circui- lo Hégico, da 06 chamada de safc normatdo FF, € 0 éasaita invertida (ou barrada) do FE, Sempre que nos reterimos ao estado de um FF. estamos nos relerindo ao estado de sua safda normal (0). Fica subentendido que sua saida barrada (0) esta no estado oposto. Por exemplo, se dissermos que um PF esté no estado ALTO (1), significa que a saida Q = 1; se dissermos que um FF esta no estado BAINO (0), sign ‘a que a saida Q = 0. Obviamente, o estado de 0 é pre o inverso de 0. (0s dois estados possivels de operacdo para um FF esto resumidos na Fig, 5-2(b). Note que o estado ALTO ou 1 (0 = 1/0 = 0) também é chamado de estado SET. Sempre que as entradas de um FF fazem sua saida ir para o estado Q = em—| Q Saida normal Entradas FF Salida 7 invertisa al Fig. 5-2 Simbolo de um fiplop genético e definigio dos do 1, denominamos isto de setar* o FF; 0 FE foi setado, Analo- gamente, 0 estado BAIXO ou 0 (0 = 0/0 = 1) também & Chamado de estado CLEAR ou RESET, Sempre que as en- twadas de um FF fazem sua safda ir para o estado = 0, deniominamos isto de fimpar ou ressetar** 0 FR; 0 FF fol limpo (ressetado). Conforme estudaremos, muitos PVs tém uma entrada SET e/ou uma entrada CLEAR (RESET) que sao usadas para colocar o FF em um determinado estado de saida De acordo com o sfmbolo na Fig, 5-2(a), um FF pode ter uma ou mais entradas. Estas entradas sao utilizadas para causar 0 chaveamento do FF entre seus possiveis estados de safda. Vamos descobrir que @ maioria das entradas do FF necessita apenas ser momentaneamente ativada (pulsa dia) de modo a provocar uma mudanca no estado de do FF. ea safda permanecerd neste noso estado mesmo apes © pulso de entrada terminar. Esta € a propriedade de me- maria do FF. O flip-flop é conhecido por outros nomes, incluindo fateh ‘ multivibrador biestavel. 0 vermo latch é usado para certos Lipos de Mip-flops que desereveremos. O termo multivibrador biestévelé o nome mais técnico para um flip-flop, mas é multo ccomplexo para ser utlizado regularmente 5-1 LATCH COM PORTAS NAND © circuito de FF mais basico pode ser construido com das portas NAND ov com duas portas NOR. A versio com NAND, chamada de lateh com portas NAND ot simple mente latch, ¢ mostrida na Fig. 53a). As cas portas NAND sio interligadas de modo cnizado, sendo que a sada da NAND-1€ conectada a uma das entradas da NAND-2,¢ vice- versa. As suidas das potas, identifcadas como Qe 0. re ectivameente, s40 as saidas do latch, Sob condicoes nor- mais, elas sempre sto o inverso uma da outta, Existem das entradas do latch: a entrada SET é a que seta Q para o esta- dlo 1; entrada CLEAR é a que limpa Q para o estado O. mas as entradas SET © CLEAR estio normalmente em estado ALTO, e uma delas € pulsada em BAIXO sempre que se deseja alterar as saidas do latch, Vamos comes anilise mosteando que existem dois estados de s sia do ual tN oT) - Pla de orig ngs comnumente usd ma ca dial. ign colar a Flip-Flops ¢ Dispositives Correlatos 107 sdenominado estado ALTO ou 1 também chamado de estado SET Qzo sdenominado estado BAIKO ou 0; também chamado de estado CLEAR ou RESET co estados de saida possiveis. Jares quando SET = CLEAR = 1, Uma possibilidade sentada na Fig, 5a), onde Q= Oe Y= 1. Com Q entradas da NAND-2 sio 0 € 1, 0 que produz O = ‘; 0 nivel 1 de @ faz com que NAND-1 tenha nivel ALTO em, asentradas,o que resulta em Ona saida Q. Com eit, 6 que temos é um nivel BAIXO na safda de NAND-1 produ. zndlo um nivel ALTO na sada de NAND-2, que por sua vez mantém a sida de NAND-1 em BAIXO ‘\ segunda possbilidade € mostrada na Fig. 5-Xb), onde Q= Le D = 0.O nivel ALTO da porta NAND=1 produ tim nivel BAIXO na sada da NAND-2, 0 que por sa vez smantém a sida da NAND-1 em ALTO. Ponanto, existem dois estacos de saicla possiveis quando SET = CLEAR = 1 «, como veremos em hreve, 0 estado real depende do que ocorreu previamente com as entradas Setando o Latch (FF) Vamos investigar agora o que acontece quando a entrada SET € momentaneamente pulsada em BAIXO, enquanto o CLEAR € mantido em ALTO. A Fig, 5a) mostra o que acontece quando Q = 0 antes da ocorréncia do pulso Quando SET € pulsido BAIXO em &, Qvvai para ALTO, « exte nivel ALTO forca Q a ir para BAIXO, Ge modo que agora NAND-1 tem duas entradas em BAIXO. Logo, quan dio SET retorna para o estado 1 em f, a saida da NAND-1 permaneceem ALTO, 0 que por sua vex mantém a saida da NAND-2 em BAIXO. ‘A Fig, Sith) ih 1 0 que corre quando O= Le O = antes da aplicacao do pulso em SET, Visto que a saida 0 = 0 ja estd mantendo a saida da NAND-1 em ALTO, 0 pulso BAIXO em SET nao altera nada, Assim, quando SET retorna para ALTO, a saida do latch ainda esti com Q = I © B=0, Pode-se resumir a Fig. 5-4 considerando-se que um pul- so BAIXO na entrda SET sempre feva o latch para o esta- do onde Q = 1, Esta operacio € denominada setaro latch ou FF. Limpando 0 Latch (FE) Vamos considerar agort que ocorre quando @ entrada CLEAR € pulsada em BAIXO enquanto SET € mantido em ALTO, 4 Fig, 55(a) mostra o que acontece quando Q = 0 © © = 1 antes da aplicacio do pulso. Como Q = 0 ji esta mantendo a saida da NAND-2 em ALTO, o pulso em BAI- XO no CLEAR nio tem efeito algum. Quando CLEAR retomar para ALTO, as saidas do latch ainda serio Q= Oe Q = 1108 ‘Sistemas Digitais Prinefpios e Aplicades sete— 1 cLEARe—| @ Fig. 5-3 Um latch NAND tem dois estados de repouso possiveis quando SET 1 1 » Usa rr eal wth ' wy 1 so i cicane ' @ Fig. 5-4 Pulsando-se a entrada SET para o estado 0 quando (a) Q = 0 antes do pulso em SET; (b) Q ‘que em ambos os casos Q termina em ALTO, A Fig. 5-5(b) ilustra a situagto onde Q = 1 antes da ‘ocorréncia do pulso no CLEAR. Assim que o CLEAR vai para BAIXO em 4, © vai part ALTO, ¢ este nivel ALTO forca Q «ir para BAIXO, de modo que NAND-2 agora tem as duas entracas em BAIXO, Portanto, quando 0 CLEAR retoma para ALTO em 4, a saida da NAND-2 permanece em ALTO, 0 que por sua vez mantém a saida da NAND-1 em BAIXO, A Fig, 5-5 pode ser resumida considerando-se que um pulso BAIXO na entrada CLEAR sempre leva o lateh para (a) Fig. 5-5 Pulsando-se a entrada CLEAR para o estado BAIXO quando (a) Q EAR. Em ambos os casos, Q termina em BAIXO, cicane—4 0) 1 cleane+— (o) antes do pulso em SET, Note estado onde Q ressetar 0 latch, Esta operagao € denominada limparou SET e CLEAR Ativos Simultaneamente © titimo caso a ser considerado € aquele em que as entra: das SET e CLEAR sio simultaneamente pulsadas em BAT- XO, Isto produz um nivel ALTO nas safdas das duas portas NAND, de modo que Q= Q = 1, E claro que isto € uma set 1° ot : ° 1 ‘ : eta . ciean] 2 ; . ot! 6 tl oh ©) 0 antes do pulso em CLEAR; (b) Q antes do pulso-em,condigao indesejada, visto que as duas saidas supostamen- te sto complementares entre si. Além disso, quando as en- tradas SET € CLEAR retomam para ALTO, o estado de sada resultante dependerd da entrada que voltar a ALTO primei- ro, Transicdes simultaneas ce volta para 1 produzirio re- sultados imprevisiveis, Por estas razdes, a condiglo SET CLEAR = 0 normalmente nao € utilizada para o latch NAND. Resumo do Latch NAND A operagao descrita anteriormente pode ser conveniente- ‘mente colocada em uma tabela-verdade (Fig, 5-6) ¢ € resu- mida a seguir 1, SET = CLEAR = 1. Esta condigio € 0 estado normal de repouso e nao tem neahum efeito sobre o estado de sada As saidas Qe D permanecerio com os mesmos valores que estavam antes desta condigio de entrada 2. SET = 0, CLEAR = 1, Isto sempre faz a saida ir para 0 estado no qual Q = 1, onde permaneceri mesmo apos SET retomar para ALTO. Isto ¢ denominadlo setaro latch, 3. SET = 1, CLEAR = 0. Iso sempre produz o estado Q 0. onde a saida permanecera mesmo apos CLEAR retomar para ALTO, Isto ¢ denominado limparou ressetaro latch 4, SET = CLEAR = 0, Esta condicio tenta setae limpar 0 larch a0 mesmo tempo e pode produzir resultados am- biguos. Nao deve ser usada sete cleane—| @ Fig. 56 (a ser (a) Flip-Flops e Dispositivos Correlatos 109 Representacdes Alternativas Considerando-se a descricto da operagao do latch NAND, deve ficar claro que as entradas de SET e CLEAR si0 ativas ‘em BAIXO. A entrada SET faz Q = 1 quando SET vai para BAIXO, ¢ a entrada CLEAR faz Q = 0 quando CLEAR vai para BAIXO. Por causa disto, o latch NAND freqiientemen- te € desenhado usando-se a representac2o alternativa para cada porta NAND, conforme mostra a Fig. 5-7(a). As bolhas nas entradas, assim como a identificagao dos sinais como SET e CIFAR, indicam 0 estado de acionamento BAIXO para estas entradas. A Fig. 5-7(b) mostra uma representacao simplificada que usaremos algumas vezes. As letras §¢ C represen- tam as entradas SET e CLEAR, enquanto as bolhas indi- cam que essas entradas sio ativas em nivel BAIXO, Sem- pre que este simbolo for usado, ele representa um latch NAND Terminologia Aacao de limparum FF ox latch também € chamada ressetar, ambos 0s termos sao usados indistintamente na iirea digi- tal. Na verdade, a entrada CLEAR também pode ser chama- da de RESET, € um latch SET-CLEAR pode ser denominadio latch SET-RESET. Sar Gear] ]Saida 1 1 | [Nao muda oo4 1a o 0 *proguz Q=@=1 ©) Latch NAND; () tabela-verdade, FF 0) Fig. 5-7 (a) Representagao equivalente para o latch NAND; (b) simbolo simplifieado,110 Sistemas Digitals Prineipias ¢ Aplicacoes EXEMPLO 5-1 As formas de onda da Fig. 5-8 sto aplicadas nas entradas do latch da Fig. 5-7. Considere que inicialmente Q = 0 & determine a forma de onda de 0 1 SET 1 oLeAA Tt od Wy ieee lacs it . I ia ' I ; ' ° fe sei it T Tete Te TeTe Fig. 5-8 Exemplo 5-1 Solugao Inicialmente, 5 EAR no estado 0. O pulso em BAIXO que ocorre r CLEAR em 7; nao tem efeito algum, pois Q jf esti no est € portanto Q permanece- entrada do 0. O tinico modo de Q ir para raves cle um pulso em BAIXO na entrada SET. Isto acontece no instante 7h, quando SET vai para BAIXO pela primeira vez. Quan- estado 1 € Ta C a) do SET retoma para ALTO em 7, Q permanece no seu novo estado ALTO. No instante de tempo 7, quando SET vai para BAIXO outta vez, nao hi eleito sobre Q pois Q ja esta em 1 © tinico modo de trazer Q de volta para 0 estado 0 € através de um pulso em BAIXO na entrada CLEAR. Isto ‘ocorre em 7, Quando CLEAR retoma para 1 no instante de tempo J, Q permanece no estado BAIXO. Este exemplo mostra que a sada do latch “lembra” a tikima entrada que foi ativada, e que nao muda de estado até que a entrada oposta seja acionada EXEMPLO 5-2 F praticamente impossivel obter uma transiglo de tensto limpa” com uma chave mecinica, por causa do fendmeno conheciclo como trepidacao de contato (contact bounce) Isto ¢ ilustrado na Fig, 5-9a), onde a agao de mover a cha- ve da posigio de contato 1 para a 2 produz muitas transi- ges na tensdo de saida, conforme a chave tepida (faz € intetrompe 0 contato com 2 muitas vezes) antes de parar sobre 0 contato AS multiplas transicdes no sinal de saida geralmente nio duram mais do que uns poucos milissegundos, mas podem serinaceitiveis em muitas aplicagoes. Um latch NAND pode ser usacdo para evitar que a presenga da trepidacao de con. tato afete a saida, Descreva a operacio do circuito da Fig. 5-9b) utilizado para eliminar os efeitos da trepicagio de “Trepidagao" randémica pn sv ov i W W ‘ 1 Chave i fica em renouso CChave para na posigao 2 a posigso 2 Your Vv ) Fig, $9 (a) Trepicl eciinica do contato produz mtitiplas transigdes; (b) latch NAND usado ps Chave para Chave de volta aposigdo2 para a posigio t climinar as maltiplas transigdes,Solugao Suponha que a chave esta em repouso na posigao 1, de modo que a entrada CTFAR esté em BAINO e Q= 0. Quan- doa chave €levada para a posigao 2, CEEAR vai para ALTO. um nivel BAINO aparece na entrada SET quando a chave faz 0 primeiro contato, Isto faz Q = 1 dentro de poucos nanossegundos (© tempo de resposta da porta NAND), Agora, caso a chave desfaca 0 contato com 2, SET ¢ CLEAR estario em ALTO, e Q mao € afetada, permanecendo em ALTO, Portanto, nada acontece com Qconforme a chave trepidht no contato 2 antes de ficar Finalmente em repouso na posicao 2. Analogamente, quando a chave € levada de volta da posigio 2 para a posigao 1, ela coloca um nivel BAIXO na entrada CLEAR logo ao primeiro contato, Isto limpa Q para © estado BAIXO, onde permanece mesmo que a chave tre- pide no contato | muitas vezes antes de ficar em repouso, Deste modo, a saa Oapresenta uma tnia transit cada vez que a chave ¢ levaca de uma posigo para w outa, Questies de Revisio de repouso das entradas SEP lo ativo de cada entrada? 2. Qual € 0 estado de Qe D aps um FF ter sido limpo Gessetadoy? Verdadeiro ou fatsor 8 entrada la para fazer Q = 0 - Quando a alimentacao ¢ inicialmente aplicada em qual- quer circuito com FFS, € impossivel prever os estados iniciais de Qe D. O que poderia ser feito para garanti ue um latch NAND sempre comece no estado Q= 1? 1. Qual € 6 estado norm: eT nunca pode ser ait ops Dispositivos Correlatos 1. SET = CLEAR = 0, Este € 0 estaclo de repouso norm: para o latch NOR, € nao provoca nenhum efeito no esta- do de saida. Qe permanecem com os mesmos valo- res que estavam antes da ocorténcia desta condicao de entrada, 2. SET = 1, CLEAR = 0. Isto sempre lev a Q = 1, onde permanece mesmo apos SET retornar a0, 3. SET = 0, CLEAR = 1. Isto sempre limpa Q = 0, onde permanece mesmo apés CLEAR retornar a0. 4, SET = CLEAR = 1. Esta condigao tenta setar e limpar 0 latch ao mesmo tempo, e produz Q = O = 0. Se as, entradas retomam a 0 simultaneamente, 0 estado de sa- ida resultante € imprevisivel, Esta condicio de entrada nao deve ser usida. (O latch com portas NOR opent exatamente como um latch ‘com portas NAND, exceto que as entradas SET ¢ CLEAR sto stivas em ALTO em vez de ativas em BAIXO e que 0 estado normal de repouso & SET = CLEAR = 0, Qé levado 20 ni- vel ALTO por um pulso ALTO na entrada SET e € colocado em BAIXO por um pulso ALTO na entrada CLEAR, O sim- bolo simplificado para o latch NOR na Fig. 5-10) € apre- entado sem as bolhas nas entradas Se C,¢ isto indica que estas entradas sao ativas em ALTO. EXEMPLO 5. Suponha que inicialmente Q = 0, e determine a forma de onda de Q para as entradas do latch NOR da Fig. 5-11 ser ° } 5-2 LATCH COM PORTAS NOR ' Hl cueaR, i : Duas portas NOR interligadus de modo cruzado podem ser ° eel 1 + usadats como um latch com portas NOR. 4 contiguragio | ! mostrada nit Fig. 5-10(a) € similar ao latch NAND, exceto : que as suidas Ge O estto em posicdes trocadas, ° A anilise da operagao do latch NOR pode ser feita exa- \ tamente do mesmo modo que aquela feita para o latch 1 th NAND. Os resultados estio apresentados na tabela-verda- de da Fig, 5-1IKb) e podem ser restumidos como segue ser a Set Clear[] Sada . 0 0 || N&o muda - _ 1 0 [lass e o 1 |jazo 1+ | fiat le aot *produz CLEAR a) © © Fig. 5-10 (a) Latch com pomtas NOR; (b) tabela-verdade; (©) simbolo simplificado,112 ‘Sistemas Digitals Prinefpios e Aplicagdes Solugao Inicialmente SET = CLEAR = 0, que nao afeta a safda, e fica em BAIXO. Quando SET vai para ALTO no instante T;, (Qvai para 1 e permanece li mesmo depois dle SET voltar a Oem F, Em 7, entrada CLEAR vai para ALTO e limpa Q para estado 0, onde permanece mesmo apos CLEAR retonar para BAIXO em 7; ‘© pulso de CLEAR em 7; nao tem efeito em Q, pois esta saida jé esta em nivel BAIXO. O pulso de SET em T, nova- mente seta Qde volta a 1, onde permanece. Este exemplo mostra que 0 FF “lembra” a thkima entrada que foi ativada, e nao muda de estado até que a entrada oposta seja ativada. EXEMPLO 5-4 A Fig. 5-12 mostra um circuito simples que pode ser usado para detectar a interrupcio de um feixe de luz. A luz € fo- calizada em um fototransistor, que esta conectado na con- figuragio emissor comum para operar como uma chave. Supona que o latch foi previamente limpo para o estado 0 abrindo-se a chave SWI momentaneamente, e descreva 0 ‘que acontece se 0 feixe de luz for momentaneamente inter- rompido, 45V sa ‘Name aisy ° = sw Fig, 5-12 Exemplo 5-4 Solugdo ‘Com a luz incidindo no fototransistor, podemos supor que cele conduz totalmente (satura), de modo que a resistén entre coletor e emissor € muito pequena. Logo, 1, fica pr6: ximo de 0 V. Isto representa um nivel BAIXO na entrada SET do latch, de modo que SET = CLEAR = 0. Quando o feixe de luz € interrompido, o fototransistor conta, e sua resistencia coletor-emissor se toma muito alta (sto 6, essencialmente um circuito aberto). Isto faz. com que uy alcance aproximadamente 5 V € ativa a entrada SET que seta Qem ALTO e liga 0 alarme. ‘A saida Q permanece em ALTO, ¢ o alarme continua li gado, mesmo que w, retome a 0 V (isto €, mesmo que 0 feixe de luz seja interrompido apenas momentaneamente), pois SET ¢ CLEAR estariam ambos em BAIXO, o que nilo provocaria mudanca em Q. Nesta aplicacio, a propriedade de meméria do latch € usada para converter uma ocorréncia momentinea (a inter- rupcao do feixe) em uma saida constante. Estado do Flip-Flop quando a Alimentagao FE Ligada Quando ligamos a fonte de alimentagio de um circuito, nao € possivel prever o estado inicial de uma saida de um fip- flop se as entradas SET e CLEAR estiverem em seus estados inativos (por exemplo, $= C= 1 para um latch NAND, $= 0 para um latch NOR), Existem chances iguais de 0 estado inicial ser Q= 0 ou Q = 1. O estado inicial depen- deri de fatores tais como: atrasos de propagacio internos, ‘capacitancias parasitas e carregamento extemno. Se um latch, ‘ou um FF, deve comegar em um determinado estado para garantir a correta operagio de um circuito, entao ele deve ser colocado neste estado ativando-se momentaneamente ‘@ entrada SET ou CLEAR no inicio da operacio do circuito, Freqiientemente isto € conseguido pela aplicagao de um pulso na entrada apropriada, Questées de Revisiio 1. Qual € 0 estado normal de repouso das entradas de uum latch NOR? Qual 0 estado ativo? 2, Quando um FF € setado, quais sio os estados de Qe 0? 3. Qual € o tinico modo de fazer com que a safda Q de uum latch NOR mude de 1 para 0? 4, Se o latch NOR da Fig. 5-12 fosse substituido por um latch NAND, por que © circuito nao funciondria corre- tamente? 5-3 ESTUDO DE CASOS EM PESQUISA DE FALHAS 0s dois exemplos a seguir mostrario 0 tipo de raciocinio que é empregado na depuraclo de um circuito que contém um latch, EXEMPLO 5-5 Analise e descreva a operagio do circuito da Fig. 5-13. Solugao ‘A chave € usada para setar ou ressetar o'litch NAND pro- ‘duzindo sinais livres de trepidacdo nas saidas Qe 0. AS ‘aidas deste latch controlam a passagem de uma onda qua- drada de 1kHz para as saidas X,e X, das portas AND. ‘Quando a chave se move para a posiglo 4, o latch vai para o estado onde Q= 1. Isto permite que a onda quadra-45V Flip-Flops ¢ Dispositivos Correlatos 113 Posicao’ dachavel |X, | Xe ® || Putea | Baixo 8 || Baixo] Pusa Fig, 5-13 Exemplos 5.5 © 5.6. da de 1 kHz chegue a X,, enquanto o nivel BAIXO em D mantém X, = 0. Quando a chave vai para a posicio Bo latch € limpo (Q = 0), 0 que mantém X, em 0, enquanto 0 nivel ALTO em © permite que a onda chegue a Xp. EXEMPLO 5-6 Um estudante testa 0 circuito da Fig. 5-13 e anota suas ob- servagdes sobre 0 estado de virios pontos do circuito, con- forme est mostrado na Tabela 5-1. Ele observa que, quan- do a chave esti na posi¢io B, o circuito funciona correta- ‘mente; entretanto, quando ela esté na posicio A, o latch nao vai para o estado onde Q = 1. Quais sao as possiveis cau- sas deste mau funcionamento? Solugao Existem varias possibilidades, como podemos ver a seguir: 1. Um circuito aberto interno em Z1-1, Isto impediria Q de responder a entrada SET. 2. Um componente intemo danificado na porta NAND Z1 que 0 impediria de responder de modo correto. 3. A saida Q esta permanentemente em nivel BAIXO. Isto pode ser causado por (a) 213 intemnamente em curto com a terra () Z1-4 internamente em curto com a terra TABELA 5-1 (©) 22-2 internamente em curto com a terra (@) 0 ponto Qexternamente em curto com a terra ‘Uma verificagao com 0 ohmimetro vai determinar se al- guma destas condigdes esti presente, e uma inspecao visual deve revelar a existéncia de curto extemo, © que dizer sobre a hipétese de estar intemamente ou extemamente em curto com Vz? Um pouco de racioci- nio vai levé-lo ’ conclusto de que esta falha nao pode ser a causa do problema. Se Q estivesse em curto com Vag. N&O haveria impedimento para que a saida Q fosse para ALTO quando SET fosse para BAIXO. Uma vez que a saida Q do vai para ALTO, esta ndo pode ser a causa do problema. Q parece estar permanentemente em ALTO pois Q esta per- ‘manentemente em BAIXO, 0 que mantém @ em ALTO, 5-4 SINAIS DE CLOCK E FLIP-FLOPS COM CLOCK ‘Sistemas digitais podem operar de modo assincrono ou de ‘modo sincrono. Nos sistemas assincronos, as saidas dos cir- cuitos légicos podem mudar de estado a qualquer momen- to em que uma ou mais entradas mudem de estado. Um sistema assincrono é geralmente mais dificil de se projetar depurar do que um sistema sinerono, Nos sistemas sincronos, um sinal, comumente chamado clock (relogio), determina os momentos nos quais qualquer $$ Posi da GEAR 2 Xs X chave 5) 26, 22's) 6) a ‘ALTO. ‘ALTO. BAIXO Pulse B BAIXO ALTO. BAIXO alsa14 Sistemas Digitals Principios & Aplicagdes Transigio postiva Transit nagativa ‘siti (desc) - - PN i: LTT . a — ae) z lan ©) Fig. 5-14 Sinais de clock luma das saidas pode mudar de estado, Este sinal de clock € geralmente um trem de pulsos retangulares, ou uma onda quadrada, como pode ser visto na Fig. 5-14. O sinal de clock € distribuido para todas as partes do sistema, clas saidas (senaio todas) do sistema pode mudar de estado somente quando o clock fiz uma transigaio, As transigoes (também chamadus de bordas) estao_indicadas na Fig. 5 14. Quando 0 clock faz uma transigdo de 0 para 1, esta € nacla de transicao positiva (subida), Quando 0 clock faz uma transicao de 1 para 0, esta € chamada de teansi- Ao negativa (descida). A maioria dos sistemas € sincrona, embora existam sem- re algumas partes assincronas, porque circuitos sincronos io mais ficeis de projetar e depurar. Eles sio mais ficeis de depurar porque as saidas dos circuitos podem mudar de estado apenas em instantes de tempo bem determinados, Em outras palavras, quase tudo esti sincronizado com as transigdes «lo sinal de clock, A sincronizacio feita pelos sinais de clock é obtida atra- vés do uso de flip-flops com clock que sto projerados pura mudar de estado em uma das transicoes do clock ea maioria Flip-Flops com Clock Varios tipos de FFs com clock si0 usados em um grinde ntimero de aplicagdes. Antes de iniciarmos nosso estuclo dos diferentes tipos de FFs, descreveremos os conceitos funda- mentais que S40 comuns a todos eles, 1. Flip-flops com clock tém uma entrada de clock que & ralmente chamada de CLK, CKou CP. Normalmente usa- Femos CLK, como mostrado na Fig. 5-15. Na maiotia dos FFs com clock, a entrada CLK € disparada por transi- so,” 0 que significa que ela é ativada pela transicao do sina presente nesta entrada. Isto € indicado por um pe- queno triingulo na entrada CLK. Isto diferencia os flip- flops dos latches que sio disparados por nivel. Na Fig. 5-15(a), a entraca CL € ativada apenas quan- do uma transig’o positiva ocorre, nao sendo ativada em nenhum outro momento. Na Fig. 5-150b), a entrada CLK € ativada apenas por uma transicao negativa, que € sim- bolizada pela presenga ce uma pequena bolha. Entradas 7] e aecontrole © elem /s Disparo or transigao positva (a) Entradas ° >] a decontrole ¢ pa YL esp etx @ Disparo por transigao negativa (o) Fig. 5-15 Flip-flops com clock tém uma entrada de clock que pode set disparada por (a) uma transiclo positiva ou (b) uma transicae nnegativa. As entradas de controle determinam o efeito da transi {20 de disparo, 2. FFs com clock também possuem uma ou mais entradas de controle que podem ter virios nomes, dependenco do seu funcionamento, As entradas de controle nao tem, efeito algum sobre Qaté que aco: 10 de dis- aro na entrada CLK. Em outras palawras, seu efeito sobre {Q¢ sincronizaclo com o sinal aplicado a CLK. Por esta 12710, clas sito chamudas de entradas de controle sincronas, Por exemplo, as entradas de controle do FF vistas na Fig. 5-15(a) nao afetam Qaté que uma transicao positiva do sinal de clock ocorra. Do mesmo modo, as entracas de controle da Fig, 5-15(b) nao afetarao Qenquanto nao ocorrer uma transicio negativa do sinal de clock 3. Resumindo, podemos dizer que as entradas de controle deixam as saidas dos flip-flops prontas para mudar de estado, enquanto a transicao ativa na entrada CL, de fato, dispara esta mudanga, As entradas de controle sto res ponsiveis pelo QUE deve mudar (isto €, para que esta do a saida deve in), enquanto a entrada’ CLK determina QUANDO isto deve acontecer ‘uma transi fempos de Setup (Preparagdo) ¢ Hold (Manutencao) Dois parimetros de temporizag’io devem ser abservados Para que o FF responda de modo confiavel as sua das de controle quando ocorrer uma transigio de disparo na entrada CLK. Estes parimetros Sio ilustrados na Fig. 5- 16 para um FF disparado por transicao positiva © tempo de setup, t,, & 0 intervalo de tempo que pre- cede imediatamente uma transicio ativa do sinal de CLK, entra-Entrega de cantole sinerona Entrada clock Flip-Flops ¢ Dispositives Corretatos 115, ts M ‘Tempo de setup “Tempo de hold « wo) Fig. $-16 Eniradas de controle devem ser mant pos a transigao de disparo, durante © qual cada entrada de controle deve permanecer em um nivel estavel. Os fabricantes de Cis geralmente « pecificam o tempo minimo de setup permitide (min). Se este parimetro nto for respeitado, 0 FF pode mao respon- der de modo confiivel quando houver uma transicao do clock. O tempo de hold, ty é 0 intervalo de tempo que se segue imediatamente apos uma transigao de disparo do si nal de CLK, durante 0 qual as entradas de controle sincronas devem ser mantidas em um nivel estavel. Os fabricantes dle Cls geralmente especificam um valor minimo aceitvel para tempo de hold, 44min). Se este parimetto do for resp tado, 0 FF pode nao responder de modo confiivel quando houver uma transig2o do clock. Assim, para garantir que um FF com clock responda de modo corteto quando ocorrer uma transigio de disparo do clock, as entradas ce controle devem estar estiveis, isto € nao devem mudar de estado, pelo menos durante um inter valo de tempo igual a t(min) antes da transigao do clock, ¢ pelo menos por um intervalo igual a (min) depois da tras sigao do clock, Cls de flip-flops tém valores minimos permitidos para © fy dt ordem de nanossegundos. Os tempos ce setup so geralmente da ordem de 5. 50 ns, enquanto os tempos dle hold sio geralmente da ordem de 0 a 10 ns. Observe que estes intervalos sio medidos nos instantes em que as tran= sigdes esto em 50%. Esses pardmetros sio muito importantes em s sincronos porque, como veremos, existirio muitas situagoes em que as entradas de controle sincronas estarao mudando de estado aproximadamente ao mesmo tempo que a entra- a CLK. temas Questées de Revisio 1. Quais sto 05 dois tipos de entrada que um FF possui? 2, O que significa o termo disparado por transicac® 3. Verdadeiro ou falso: A entrada CLK afetara a saida do FF apenas quando a transigao ativa das entradas de controle ocorrer 4, Defina os parimetros de tempo de setup e tempo de hold de um FF com clock, estiveis por (2) um tempo 4, antes da transicio de disparo e por (b) um tempo by 5-5 FLIP-FLOP 8-C COM CLOCK A Fig, 5-17(a) mostra 0 simbolo logic de_um flip-flop $- ‘Ccom clock que € disparado pela transicio positiva do sinal de clock. Isto significa que o flip-flop pode mudar de esta- do somente quando 0 sinal aplicado na sua entrada CLK faz tuma transicao de 0 para 1. As entradas Se C controkam o estado do FF, do mesmo modo que foi descrito anterior mente para 0 caso do latch com portas NOR; entretanto, 2 saida do flip-flop nao respondera a estas entradas até @ ocorréncia de uma transicio positiva do sinal de clock. A tabela-verdack na Fig. 5-17(b) mostra como a saica do Aip-flop responde a uma transicio positiva na entrada CLK para varias combinacdes possiveis das entradas Se C: Esta tabela-verdade utiliza uma nova nomenclacura, A seta para cima (1 ) indica que uma transicio positiva & entrada GLK: Q, representa o nivel logico existente antes da transicio positiva. Esta nomenclatura € amplamente utiliza- da pelos fabricantes nos manuais de circuitos integrados. As formas de onda na Fig. 5-17(€) mostram a oper de um flip-flop S-C. Se admitirmos que os tempos de setup @ hold so respeitados em todos os casos, podemos anali- sar as formas de onda como segue: 1. Inicialmente todas as entradas esto em 0 € vamos supor que a saida Qesti em 0, ou seja, Q, = 0. 2, Quando ocorre a primeita transicao positiva do sinal de lock (ponto a), as entradas Se Cestao ambas em 0, ¢ portanto 0 estado do flip-flop nao é alterado € permane- ce no estado Q = 0 isto & Q = Qy) 3. Quando a segunda transicio positiva do sinal de clock corre (ponto 0), a entrada Sesté agora em alto, enquanto CC permanece em baixo, pontanto 0 FF vai par.o estado. Q= Ina subida do pulso de clock. 4, Quando o terceiro pulso de clock faz a sua transigio positiva (ponto o), Sestd em Oe Cestd em 1, 0 que fiz com que 0 fliplop vi para 0 estado 0, 5. No quarto pulso de clock, o Hliplop vai para 0 estado Q 1 (ponto @) porque S= Te C= 0 quando a transigio posi- tiva ocome. 6. © quinto pulso de clock também encontra $= 1e C= 0, quando sua transicao positiva ocorre. Eniretanto, como Qa esta em alto, ele permanece neste estado,116 Sistemas Digitais Prinefpias e Aplicacies Entradas aida s[s o —s oa 0 |e} t }] Ge (nso muy I a Jo] a |fa op aux o]+] to 4 + ft | t |f Ambique FF ¢ disparado i a Oy é | ldgico da saida antes da transiga si aaa a © 0 nivel gio da sada antes da ransigao na transi posta postva do CLK, Transigdes negatives no a) produzem mudangas em (b) 1 7 7 7 ' ' ' s ' ' ' ' ' \ . 1 T 1 1 ' ' ' I ' ' \ 1 \ ' i 1 1 T 1 1 1 ' | ' \ ° i I I I ' ' ' ' ' ' \ \ ' i \ 2 T T 1 T ' 1 ' 1 T \ \ i \ cuw yk 4 ee ° Sears eats ee Neri a ° ——— tempo © Fig. 5-17 (a) Fip-log de-onda tipicas, 7.A combinacao § 1 nao deve ser usada, pois resul- ta em uma condigao ambigua A partir da anilise dessas formas de onda, podemos, observar que 0 FF nao é afetado pelas transicdes negativas dos pulsos de clock. Também devemos notar que os niv ogicos nas entradas Se Cnio tém efeito sobre o FF, a nao ser que ocorra uma transico positiva do sinal de clock. As entradas Se Csto entradas de controle sineronas, pois elas indicam para qual estado o FF deve ir quando ocorrer um pulso de clock. A entrada CLK'é a entrada de disparo, isto €,a entrada que faz com que o FF mude de estado de acor- do com os niveis das entradas Se C, quando uma transicio de disparo no sinal de clock ocorrer. A Fig. 5-18 mostra o simbolo e a tabela-verdade para um flip-flop S-C com clock que € disparado por uma transicio ‘com clock que responde somente as transigdes positivas dos pulsos de clock; (b) tabela-verdade; (e) formas —f> 0 ott hax —c re aearnte Evatas sida sec] o O01 1a: am Pel of tlle 244 | [wine Fig. 5-18 Flip-flop $-C sigdes negativas, ‘com clock que € disparado apenas nas tran-negativa na entrada CLK. A pequena bolha junto com o tri Angulo na entrada CLKindica que este FF vai ser disparado quando houver uma transigio de 1 para 0 na entrada CLK. OFF opera do mesmo modo que aquele disparado por tran- igo positiva, exceto pelo fato de que sua saida muda de estado somente nas transigoes de descida dos pulsos de clock (pontos b, d, fhe ja Fig. 5-17). Tanto os flip-flops disparados por trarisicto negativa quanto aqueles dispara- dos por transi¢ao positiva sio usados em sistemas digitais Circuito Interno de um Flip-Flop S-C Disparado por Transicéo ‘Uma anilise detalhada do circuito interno de um FF com clock nao € necessiria, uma vez. que todos 0s tipos esta0 disponiveis como circuitos integrados. Apesar de nosso in- teresse estar no funcionamento externo dos flip-flops, po- dlemos compreendé-lo melhor estudando uma versio sim- plificada dos circuitos internos dos flip-flops. Esta pode ser vista na Fig, 5-19. (0 circuito pode ser dividido em trés partes principais: 1, Um lateh NAND formado pelas portas NAND-3 e NAND-4 se——____{ Paes ‘ransigéo Flip-Flops e Dispositivos Correlatos 17 2, Um cireuito direcionador de pulsos formado pelas por- ‘as NAND-1 e NAND-2, 3. Um circuito detector de transigao. Como pode ser visto na Fig. 5-19, 0 detector de transi- cdo produz um pulso estreito e positive (CLK que coinc- de com a transicio de disparo na entrada CLK. O circuito direcionador de pulsos “ y Circuito Teco a cane combina: onal | » : pyopox a,-—e D ap-—e.0,=7" 1 transren) FV. 0 +e af— *Apés a descida Fig. 5-27 Transfe sncia de dados bindrios em paralelo usando lip-lops D.122 Sistemas Dighais Principlas e Aplicacdes @ Entradas _ END 0X |] Ge (nao muda) 1 0 |lo EE PIE "x ince condigdo "don't care” a Q, 60 estado de @ imedictamente antes de EN ir para nivel BAKO LATCH NAND pep ; set. ENABLE (Neal era : CLEAR, @ —> op—e o—en ate © Fig. 5-28 Latch D. (a) estratura; (b) tabela-verdade; (c) simbolo logico. © circuito contém um latch NAND € um circuito direcionador formado pelas portas NAND 1 € 2, mas nao possi o detector de transiclo, A entrada em comum das portas direcionadorss é chamada de entrada dle babilitagdo (do inglés enable, abreviando-se EN) em vez de ser chama: da de entrada de clock, uma vez que seu efeito sobre as saidas Qe Q nao esta restrito as transigdes, A operagio do latch D€ deserita @ seguir 1. Quando £Vestd em ALTO, a entrada D vai produzir um nivel BAIXO ou na entrada SET ou na ent do latch formados pelas portas NAND 3 ¢ 4, Isto faz com, que a saida Q fique no mesmo nivel ldgico que a entra- da D, Se Dmudar de estado enquanto ENestiver ALTO, Q acompanhasa estas mudancas. Em outras palavras, enquanto EN’= 1, a saida Oserd igual & entrada D. Neste modo, diz-se que o latch € “transparent 2. Quando EN vai para o nivel BAIXO, a entracla Dé impe- didla dle alterar 0 estado do latch NAND, uma vez. que as safdas das portas direcionadoras esto ambas em ALTO. Solue: ENe IPLO 5-8 iponha que inicialmente Q ©) Determine a forma de onda para a sida Q do latch Dom as formas de onda das entradas 29. ‘© Dmostradas na Fig. 5 0. Anteriormente ao instante Tj, EN esta em BAIXO, e portan- SEES (© @ saida Q € mantida em nivel 0 © ato pode mudar de SEAR estado, mesmo que D mude, Dura em ALTO, e assim a saida Q acompanha'o sinal presente em D. Logo, Qvai pari ALTO em T, e permanece neste estido porque D também nao se alters. Quando EN volta a BAIXO em 7;, Qvai permanecer em AL que era este nivel l6gico que estava em Dno instante T€ permanece neste estado enquanto EN estiver em BAINO. ke o intervalo T, até T; O, uma vez Logo, as stidas Qe Q permanecerio no mesmo nivel © ogico em que estavam imediatamente antes de ENir para © nivel BAIXO, Em outras palavras, 0 valor das saidas 4 “fixo” neste nivel, e no pode mudar de valor en © quanto EV estiver em BAIXO, mesmo que Dmude seu, valor a 4 resumida na tabela-verdade da Fig. S- 28(b). O simbolo légico para o latch D é mostrado na Fig, 2816), Note que, apesar de a entrada EN operar de modo semelhante 2 entrada CLK em flip-flops disparados por tra siglo, mio existe o pequeno t acontece porque 6 pequeno triangulo para indicar entradas que podem causar mudangas na sai 1 igulo na entrada EN, Ito \—y—/'—,— usado estritamente Fro" ond=0 “Transparent ‘On D % rt fee ee) ears tere a) Fiza" om "Transparens™ x" ‘ont ‘Ob emO-o da apenas quando uma transigao ocorre, O latch D nao & Fig, §-29 Formas de onda do Exemplo 5-8 mostrandlo os dois mo: disparado por transicao. dos de operagao do latch D transparenteNo instante 7%, EN vai novamente para ALTO, fazendo com que a saida Qacompanhe as mudangas na entrada D até T,, quando EV retorna a BAIXO. Durante o intervalo entre Tye T, 0 latch D esti “transparente", uma vez que as vari aces na entrada D se propagam para a saida Q. Em 7, quando EN vai para BAIXO, Q permanece em BAIXO, pois era este 0 nivel presente em D no instante T,, Apds 7, as variagdes em D nao afetam Q, uma vez que a saida esti fixa’, pois EN = 0. Ou de Revisi 1, Descreva como a operagio de um latch Dé diferente da operagio de um flip-flop disparado por transi 2, Falso ou verdadero: Um latch Dé "wransparente” quan- do EN= 0. 3. Falso ou verdadeiro: Em um. afetar a saida ape ch D, 2 entrada D pode as quando E! 5-9 ENTRADAS ASSINCRONAS Para 08 flip-flops com clock que estamos estudando, as entradas 5, C., Ke Dsto chamadas de entradas de coniro- ze. Blas também sio chamadas de entradas sincronas, por- que seu efeito sobre a saida ¢ sincronizado com a entrada CLK, Como ja vimos, as entradas de controle sincronas de- vem ser usadas em conjunto com o sinal de clock para dis- parat flip-flop. ‘A maioria dos Rip-lops com clock também possui uma ou mais entradas assineronas que operim independentemen te das entradas sincronas e da entrada de clock. Estas entra- dias assineronas podem ser usaclas part colocar 0 flip-flop no estado 0 ou no estado 1, em qualquer instante, independen- emente das condigdes das outras entradas. Em outras pala ‘ras, as entradas assincronas sio chamadas de entradas de sobreposicao, pois se sobrepdem a todas as ours entra- das para colocat o flip-flop em um determinado estado. ‘A Fig, 5-30 mostra Um flip-flop J-K com duias entradas assincronas identificadas como PRESET © CLEAR. Estas entradas sio ativas em BAIXO, conforme indicam as bolhas presentes no simbolo do flip-flop. 4 tabela-verdade resume Como estas entradas afetam a saida do flip-flop. Vamos examinar as varias possbilid | eer ot och ox —rk see ] CLEAR Flip-Flops ¢ Dispositivos Correlatos 123 WW PRESET = CLEAR = 1. As entradas assincronas estio inativas ¢ o flip-flop esta livre para responder as ent das J, Ke CLK, ou seja a operagao sincrona pode ser realizada, PRESET = 0; CLEAR = 1. Como entrada PRESET esti ativa, Q € imediatamente colocado em 1, quaisquer que sejam os niveis presentes nas entradas , Ke CLK. A entrada CLK mo pode afetar o flip-lop enquanto PRESET = 0. PRESET = 1; CLEAR = 0. Como a entrada CLEAR esti ativa, Qé imediatamente limpo (Q = 0), quaisquer que ‘Sejam os niveis presentes nas entradas | Ke CLK.A entr da CLK mio pode afetar o flip-flop enquanto CLEAR = 0. @ PRESET = CLEAR = 0. Esta condicio nao deve ser usada, pois pode resultar em uma resposta ambigua, £ imponante perceber que essas entradas assincronas res- pondem a niveis de tensio continua (DC). Ito significa que Se um nivel 0 for mantido na entrada PRESET, a said Q permaneceri: no estado Q= 1, independentemente do que éstiver ocorrendo com as outrts entrants, Do mesmo modo lim nivel BAIXO constante em CLEAR mantem 0 flip-flop no estado Q = 0. Entao, podemos dizer que as entradas manter o flip-flop em ejarmos, Na incronas podem ser utilizadas pa um determinado estado pelo tempo que de maioria das vezes, entretanto, as entradas assinerona usadas para colocar o flip-flop no estado desejado atrav da aplicagao de um pulso momentaneo. Muitos dos flip-flops com clock que estao disponiveis em, ircuitos integrados possuem as duas entradas assincronas, enquanto outros possuem apenas a entrada CLEAR. Alguns Flip-flops posstem as entradas assineronas ativas em ALTO, tem vez de ativas em BAIXO, Para estes casos, 0 simbolo do flip-flop nao possui a bolha de inversio nas entradas Designacées para as Entradas Assincronas Os fabricantes de circuitos integrados ainda no concorda ram quanto 4 nomenclatura 3 issincronas. As denominacdes mutis comuns si0 PRE (abre~ viatura de PRESET) © CLR (abreviatura de CLEAR). AS de- signacées §,, (SET direto) € , (RESET direto) também sto usadas. De agora em diante, usaremos as designacoes PRE ‘© CLR para indicar as entradas assineronas, uma Vez que estas slo as designagdes mais usadas, Quando estas entradas ser utiizada para as entrada PRESET] GLEAR || _ResposiadoFF 5 1} | Gperasio com cock 0] + lant 1 | 0 |jazo 0 | 0 || Naousada *Q ir responder a J, Ke CLK Fig. 5-30 Fliplop J-K com clock e entradas assineronas124 Sistemas Digitais Prineipios ¢ Aplicagies usaremos uma barra sobreposta para indlicar esta condicio, isto 6, PRE e CIR Embora a maioria do Cls de flip-flops possua pelo me- nos uma ou mais entradas assincronas, existem algum: aplicacdes nas quais e devem ser mantidas permanentemente em seu nivel inati- vo. Muitas vezes durante 0 uso de flip-flops no restante do texto nao mostraremos as entradas assinronas no-utiliza- Ws que elas esti permanentemente conectadas ao seu nivel logico inativo. EXEMPLO A Fig, 5-31(@) mostra 0 simbolo de um flip-flop J-K que é disparaclo por transic6es negativas do sinal que esta na entrada CLK e que possui entradas assincronas ativas em BAIXO. Antes de prosseguir com este exemplo, observe 0 medio pelo qual as entradas so denominadas. Primeiro, note que 0 sinal de clock aplicado ao flip-flop é denominado de CIR (a barra sobreposta indica que o sinal é ativo na tran- siglo negativa), enquanto no outro lado da bolha, dentro do bloco, ele € denominaclo CLK. Do mesmo modo, as entradas assincronas extemas,ativas em BAIXO, sio deno- minadas PRE e CER, enquanto dentro do bloc, do outro lado da bolha, sa denominadas PRE e CLR. O mais im- pomtante a ser lembrado é que a presenga da bolha na en- trada significa que esta responde a um nivel l6gico BAIXO. As entradas Je K esto conectaclas em ALTO neste exem- plo. Determine a sada Qem funcao das formas dle onda de entrada mostradas na Fig. 5-31(a). Suponha que a saida Q esta inicialmente em ALTO. Solucao Inicialmente, PRE e CIR estio em seu estado inativo ALTO, € portanto eles nao terao efeito sobre Q. Quando a primei- ra transigo negativa do sinal CLR acorre no ponto 4, Q vai comutar para seu estado oposto (lembre-se de que J = K= 1 causa a toca de estado). No ponto 6, a entrada PRE € pulsida em BAIXO. Isto faz com que 0 flip-lop seja_imediatamente colocado 0 estado Q= 1. Observe que PRE faz Q= 1 sem esperar por cuK 45Y 0 PRE a PRE clk cuK 1 cur « cn cur Ponto Opera Comutagao sinerona, Comutagao sinerona Comutagao sinerona 2 6 assincronamente colocado em 0 quando CLA Comutagiio sincronizada com a descida de GLK 6 assincronamente colocado em 1 quando PRE ° || GrRise sobrepce & transigéo negativa de CLK © Fig. 5-31 Formas de onda do Exemplo 5-9 mostrando como lum flip-flop J-K com clock responde as entradas assineronas,uma transiclo negativa de GIR. As entradas assincronas ‘operam independentemente de CIR. No ponto ¢, a tmnsicio negaiva de CIR vai novamente fazer com que a saida Q mude para seu estado oposto, Ob- serve que PRE retornot a seu estado inativo antes do ponto € Do mesmo modo, a transicio negativa do sinal CLK-no ponto d vai fazer com que a saida Q volte um nivel ALTO. No ponto ¢, a entrada CIR € pulsada em BAIXO € vai fazer imediatamentecom que a saida Qseja igual a 0. Mais, uma vez, isto acontece independentemente de CIR Uma transicio negativa de CEK no ponto f do vai com tar Q, porque a entrada CER ainda est ava, Um nivel BAL XO em TER se sobrepoe & entrada CIR € mantém Q = 0. ‘Quando ocorre uma transicio negativa de CK no pon- to & isto faz com que a saida Q vi para o estado ALTO, uma vez que nenbuma das entradas assincronas esti ativa neste ponio. Estes passos esto re: umidos na Fig. 5-31(b). Vip gear] Questées de Revisio | 1, De que modo © funcionamento de uma entrada | assincrona difere da operacio de uma entrada | 2. Um flip-flop D pode responder as suas entradas De | CLK enquanto PRE = 1? | 3. Enumere as condigées necessirias para que um flip- flop J-K disparado por transicio positiva e com entra- | das assineronasatvas em BAINO comute part seu | estado oposto, 5-10 siMBOLOS IEEEV/ANSI Utilizamos os simbolos tradicionais para cada um dos latches € flip-flops que estudamos até o momento, continuare- mos. usar estes simbolos na maioria dos nossos diagramas de circuitos. Nesta seco, examinaremos os Flip-Flops e Dispositivos Correlatos 125 ANSI para estes mesmos dispositivos a fim cle que voce fi que familiarizado com eles. ‘A Fig. 5-32(@) mostra 0 simbolo légico para um latch D. Este é 0 simbolo IEEE/ANSI, Ele utiliza a letra “C para de~ signar a entracla ENABLE, Como veremos, a simbologia IEEE) ANSI utiliza a letra °C” para qualquer entrada que controle quando outras entradas terio efeito ou nao sobre a said Como sabemos, 0 nivel légico aplicado na entrada ENABLE conttola quando deve ser permitido que a entrada Daltere o estado de Qe O. Observe que as simbolos Qe G estio colocados do lado de fora do bloco, e observe também 0 teiangulo em D para indicar que esta € uma sada invertida, Este € 0 padrio para a simbologia IEEE/ANSI. Lembre-se de que este triingulo tem a mesma funcio das bolhas de inversio usadas nos simbolos mais antigos. A Fig. 5-32(b) mostra o simbolo IEEE/ANSI para um CL especifico, 0 latch quadruplo TTL 7418375. Este CI conté quatro latches D que operam individualmente, do mesmo modo que descrevemos anteriormente, Este simbolo tam- bém se aplica aos CIs correspondents em outras séries TTL € CMOS, como por exemplo 0 74HC375. Se examinarmos o simbolo légico para este CI, podemos destacar varios pontos importantes. Em primeiro lugar, po: demos notar que 0 simbolo contém quatro retingulos me- noes que representam os latches individuais. Observe tam- bém como ¢ feita a indicacao das entradas e saidas em cada latch. Por exemplo, a entrada D do latch superior € identi ficada como "117, sta entrada de habilitagao é chamada “CY € suas saidas sid denominadas 1Q ¢ 11. Finalmente, ob- serve que 0 dois latches superiores possuem a entrada de habilitagao em comum, isto €, Cl € C2 estao conectadas in fernamente a um mesmo ponto, que por sua vez esti liga- loa um Gnico pino do Cl. Do mesmo modo, os dois latches inferiores compartiham uma mesma entrada de habilitacao. A Fig. 5-33(a) mostra o simbolo IEEE/ANSI para um flip= flop J-K disparado por transicio negativa e com entradas assincronas. A entrada ce clock € denominada °C” no inte rior do simbolo. Observe também que existem dois triin- gulos na entrada de clock. O primeiro esti localizado no interior do bloco e indica que esta entrada é disparada por transigao, © outro que esti do lado de fora indica que 0 ENABLE @——Jc. ral 375 we 1D #10 ENABLE @—@— cr ieiia. . ° 2 ©20 20e—— 20 Se 20 soe 80 gia peo ENABLE @—p—i 3, 930 ca #40 ape 40 240 (a) 0) Fig. 5-32 Simbolos IEEE/ANSI para: (a) um latch De (b) Cl 7418375, latch quadruple,126 Sistemas Digitals Principios e Aplicacdes 74.8112, PRE spree —\s p10 wes reLke 1 s 2 Ke 1k : Ss —e10 ax : crRe— Sa 2PRE © 220 ° K ae R 201K © | xe— 2ctr eT Be 20 cur @ © Fig. 5-33 Simbolos IEEE/ANSI para: (a) um flip-flop }-K disparado por ransiga0 e (b) CI wansicao negativa, Asentradas PRE simbolizado pelos Hip-flop ¢ disparado na transicio negativ ¢ CER sto ativas em BAIXO, como es retos, E interessante observar que a simbologia icenomninecves sacl me mierio# do. simbolo para indicar as entradas assincronas SET RESET, que sao equivalentes a PRESET e CLEAR, respectivamente. A Fig, 5-33(b) mostra o simbolo IEEE/ANSI para um Cl (que faz parte da série 74LS da familia TTL. © 7418112 é um, flip-flop JFK duplo disparado por transi¢ao negativa com entradas assincronas, Ele contém dois flip-flops como o que pode ser visto na Fig. 5-33(a), Observe como as entraclas € saidas esto numeradas. Observe também que as denomi- nagdes das entradas dentro dos retiingulos aparecem ape- 418112, flip-flop J-K duplo disparado por ‘nas no flip-flop superior. Fica subentendido que o flip-flop 2 parte inferior segue esta mesma disposicao. Este mesmo simbolo se aplica ao CI 7411C112 da familia CMOS. A Big. 5-34(a) mostra o simbolo IEEE/ANSI para um flip- flop D disparado na subida e com entradas assincronas. Observe que nao existe 0 triingulo reto na entrada de clock, uma vez que o flip-lop & disparado na transicio positiva A Fig, 5-34(b) mostra simbolo IEEE/ANSI para 0 Cl 74HCI75, que contém quatro Mip-flops que comparilliam ‘uma entrada CLK e uma entrada CER. Os flip-flops nao tém entrada PRE. Este simbolo contém retangulos separadlos para representar cada um dos flip-flops, e um bloco de controle comum, «ue € representado pelo retangulo com TaHor7s cpe—Sfr PRE ciKe——po Bloce de controle comum ——™ | -— 10 we 10 s 10 . o }——» 20 2pe—— S620 cLKe—p 0 feo [—» 20 B ae S220 [$40 40e— cur fe 10 (a) flip-flop quidruplo com entradaschanfros na parte superior do simbolo, Este bloco de con- tole comum é vsaco sempre que um Cl possui uma ou mais entradas que sto comuns a mais de um eircuito no chip. No caso do 74HICITS, as entradas CLK e CLR sto comuns a todos os flip-flops D existentes no Cl. Isto significa que uma ‘wansi¢ao positiva na entracla CLK faz cada saida Q assumir © nivel presente na sua respectiva entrada D. Isto também, significa que um nivel BAD das Q em BAIXO. em GER coloca todas as sai- Questies de Revisio | 1. Explique o significado dos dois tipos de triangulos que |” podem fazer pant da simbologia IEEE/ANST em uma entrada de clock, 5-1 1 CONSIDERAGOES SOBRE TEMPORIZACAO EM BLIP. Os fabricantes de Cls dle flip-flops especificam muitos p; metros importantes de temporiza devem ser consideradios antes que um FE possa ser usado em um circuito. Descreveremos os mais importantes e apre- sentaremos alguns exemplos reais de Cls de flip-flops das familias logicas TTL ¢ CMOS, 10 e caracteristicas que ‘Tempos de Setup ¢ Hold Os tempos de setup € hold ja foram discutidos, e voce deve lembrar da Secao 5-4 que eles representam restticdes qu devem ser satisfeitas para disparar confiavelmente um FF. A folha de caracteristicas do fabricante do CI sempre espe- fica os valores minimos de he hy Atrasos de Propagacio Sempre que um sinal causa a muddanga de estado da safc de um FF, existe um atraso entre a aplicagio do sinal e o momento em que a saida muda, A Fig. 535 ilustta os atra- ‘0s de propagagao que ocorrem em resposta a uma tran= sigao positiva na entrada CLK. Repare que estes atrasos S10 medidios entre os pontos de 50% de amplitude das formas de onda de entrada © saida, Os mesmos tipos de atrasos acontecem em resposta a sinais aplicados nas entradas assincsonas (PRESET ¢ CLEAR). As folhas dle earacteristicas dos fabricantes usualmente especificam os valores maxims PAE fan € fan” Os'moderhos Cis de flip-flops possuem atrasos de pro pagago que variam de uns poucos nanossegundos até por Volta de 100 ns. Os valores de fie fn. geralmente ndo S20 €s mesmos,¢ eles aumentam de modo ditetamente propor- en LH om iiss deLOW (BAINO Ve H x de LOW (BAINO? prs HIGH (ALTO, es Flip-Flops e Dispositivos Corretatos, cu fo— so cu 127 tus tent Alraso na transi¢lo Aras na transigao {de BAIXO para ALTO de ALTO para BAIKO @ © Fig, 5.35 Atrasos de propagacto nos FFs, clonal 20 ntimero de cargas sendo acionadas pela saida Q Os atrasos de propagagao dos FFs tém um importante pie pel em determinadas situagdes que encontraremos mais adiante. Freqiiéncia Maxima de Clock, fu Esta € freqdéncia mais alta que pode ser aplicada na en- crada CLK de um FF e ainda dispari-lo confiavelmente, O limite fags varia de FF para FF, mesmo entre os FES que tém 0 mesmo numero. Por exemplo, o fabricante do CL 7470 flip-flop J-K testa varios destes FFS e pode constatar que os valores para fg ficam na faixa de 20a 35 MHz, Fle entdo especitica a fix minima como 20 MHz. Isto pode parecer confuso, mas um pouco de raciocinio deve tornar laro que © fabricante esti informandlo que ele nao pode garantir que o FF 7470, que voce vai usar no seu citcuito, vai operar acima de 20 MH acima disto, mas alguns deles nao. Entretanto, se o circu to operar abaixo de 20 MHz, ele garante que os FFs funci- nario comretamente. maioria deles funcionar ‘Tempos de Duracio em ALTO ¢ BAIXO do Sinal de Clock © fabricante tam! nimo que 0 sinal de especifica 0 tempo de durago mi CLK deve permanecer em BAIXO antes de ir para ALTO, algumas vezes denominado fC), € 0 tem- po minimo que CLK deve ser mantido ALTO antes de retomnar para BAIXO, algumas vezes chamado ((H). Es. tes tempos sto definidos na Fig. 5-36(a). O nao-atendimen- to a estes requisitos de tempos minimos pode resultar em isparos nao-confiaveis, Note que estes valores de tempo S20 medidos entre os pontos meio caminho das transi- oes do sinal Largura dos Pulsos Assincronos © fabricante também especifica o tempo de duragao mi ‘mo que as entradas PRESET e CLEAR devem ser manticas no seu estado ativo, de modo a setar ou ressetar confiavel- mente o flip-flop. A Fig. 5-36(b) mostra f(D para entradas assineronas ativas em BAIXO.128 Sistemas Digitais Principios ¢ Aplicacdes L He tay! ets et i (a) Fig. 5-36 (2) Tempos de Transicdo do Clock Para garantir um disparo confiivel, os tempos de transig20 da forma de onda do clock (empos de subida e descida) devem ser mantidos bem pequenos. Se o sinal de clock demorar muito para fazer Sua transicio de um nivel para 0 sarar de modo erritico ou simplesmente requisitos de tempos de trinsiclo maximos para cada cit- cuito integeado de FF, Em vez disso, normalmente isto € dado, como um requisito geral para todos os Cs de uma determi- nadia famitia légiea. Por exemplo, os tempos de transicto sio geralmente = 50 ns para dlispositivos TTL © = 200 ns para CMOS. Estes requisitos variam entre os diferentes fa- bricantes e entre as diversas subfamilias ldgicas TTL € CMOS Cs Reais ‘Como exemplos priticos desses parimetros de temporiza~ ‘20, vamos dar uma olhada em varios circuitos integrados reais de FFs, Em particular, analisaremos os seguintes Cls: mr474 Duplo flip-flop D disparado pela borda (TTL padrao) 7415112 Duplo lip-tlop IK disparado pela borda CITL Schottky de baisa poténcia) ™74C74 Duplo flip-flop D disparado pela borda (CMOS de porta metilica W74HC112 Duplo Mlip-lop K disparado pela borda CMOS de alta velocidad) A Tabela 5-2 relaciona diversos parimettos de tempori- zacao para cada um destes FFs, conforme apresentados nos manus dos fabricantes. Todos os valores relacionados s0 valores minimos, exceto para os atrasos de propagac0, que PRE + SNe tayo co) smpos de duragio do clock em BAIXO ¢ em ALTO; (b) largura de pulso assincrono. sao valores maximos. Um exame da Tabela 5-2 revela dois aspectos interessantes. 1, Todos os FFs tm um 4, muito baixo; isto € tipico na maioria dos modemos FFs disparados por transigio, 2. A série 74HC de dispositivos CMOS tem valores de tem- porizacio compariveis aos dos dispositivos TTL. A série FAC € muito mais lenta do que a série TAHC. EXEMPLO 5-10 Com referéncia 4 Tabela 5-2, determine o seguinte: (@) Considere que a suida Q = 0. Quanto tempo demo para Q ir para ALTO quando uma transicao positiva ‘ocorre na entracla CLK dle um 747 (b) Suponha que a saida Q= 1, Quanto tempo demora para ir para BAIXO em resposta & entradn CIR de um Fanci (©) Qual € © pulso mais estreito que pode ser aplicado na entrada TER de um FF 7418112 para limpar a saida Q de modo confiavel? (@) Qual dos FFs na Tabela 5-2 necessita que as entradas de controle permanecam estaveis depois da ocorrencia dla transigao ativa do clock? (© Para quais FFs as entradas de controle devem ser mantidas estiveis, por um certo tempo minimo, antes da transicao ativa do clock? Solugao (a) A transicao positiva faz Q ir de BAIXO para ALTO, atraso do CLK para a saida Q¢ relacionado como fy, 25 ns para 0 7474, ‘TABELA 5-2 Parimetros de temporizagio de flip-flops (em nanossegundos) TTL, MOS 7ar4 7aISU2 7acrd TAHA? f 20 20 oo B 5 0 ° 0 de CLK para 40 24 200 31 deCLK para Q 25 16 200 3 ide CIR pars Q 40 4 2s 41 dle PRE para Q 2 16 235 4 tempo em BAIXO dle CLK 37 bs 100 25 ‘empo em ALTO de CLE 30 20 100 25 para PRE ou CER 30 15 © 25 em Mil: Is 30 5 20(B) Para 0 74HC112, o tempo necessirio para Qir de ALTO para BAIXO em resposta a entrada CER € apresentado COMO fy, = As © Para 741112, 0 pulso mais esteito para a entrada CIR relacionado como f(D) = 15 as, (@ 07474 6 0 tinico FF da Tabela 5-2 que tem um tempo de hold diferente de zero, (© Toxlos os FFs tém o requisito de tempo de setup dife- rente de zero. Questies de Revisio 1. Quais pardmetros de temporizagio dos FFs indicam 0 tempo que a saida Q leva para responder a uma en- trada? 2. Verdadeiro ou falso: Um FF que tem fuyy de 25 MHz pode ser disparado confiavelmente por qualquer for- ‘ma de onda pulsada em CLK com uma frequléncia in- erior a 25 MEz. 5-12 PROBLEMAS POTENCIAIS DE TEMPORIZAGAO EM CIRCUITOS: COM FLIP-FLOPS. Em muitos circuitos digitas, a saida de um FF & conectada, diretamente ov através de ports logicas, na entrada de ou: tro FP, e ambos os FFs sio disparados pelo mesmo sinal de clock. Isto representa um problema potencial de t ‘Uma situacao tipica esta ilustrada na Fig, 5-37 Flip-Flops e Dispositives Correlatos 129 sada de Q, esta conectada na entrada Jde Q, ¢ ambos os FFs sao dispardos por suas entradas CLK pelo mesmo sina problema potencial de temporizagio € este: como Q, muda na descida do pulso de clock, a entrada J, de Q: est i mudando quando ele receber a mesma transicio negati va. Isto pode levar a uma resposta imprevisivel de Q, Vamos supor que inicialmente Q, = 1 ¢ Q, = 0. Logo, FF Q,temJ, = K, = 1,e Qtemj,= Q,=1e \antes da descidli do pulso de clock. Quando a transicao negativa ocorre, Q, comutara para o estado BAIXO, mas 86 vai real mente para BAIXO ap6s 0 atraso de propagact, fy. A mesma transiclo negativa vai disparar confiavelmente Q. para 0 estado ALTO desde que 0 fyy, seja maior do que 0 tempo de hold de Q,, fy Se esta condicao nao for satisteita, a resposta de Q, seri imprevisivel Felizmente, todos os FFs disparados por transicio mais recentes possuem tempo de hold de 5 ns ou menos, ea maioria tem 4, = 0, 0 que significa que eles nao tém a res- trigio do tempo de hold. Para estes FFs, as situagdes como, a apresentada na Fig. 5-37 nao representam um problema. A menos que seja informado © contrario, em todos os circuitos com FFs que encontraremos neste livro, presumi- remo que 0 requisito de tempo de hold do FF é pequeno © suficiente para que ele responda de maneira confiavel, conforme a seguinte regra A saida do FF vai para o estado determinado pelos niveis logicos presentes em suas entradas de contro- Ie sincronas imediatamente antes da transicao de disparo do clock. aplicamos esta regra 3 Fig. 5-37, obtemos que a vai para um estado deteminado pela codigo cLock fees eee 3 ae cK p——o> cu eK, gene Puso de CLOCK 1 i Gieseccaaageenaacea a) 2) o 1 on twde Os Fig. -37 0, responder adequadamente ao nivel presente em Q, antes da descida do clock, deste que o tempo de hold de Qs fy, seja menor do que 6 atraso de propagagio de Q,,130 Sistemas Digitais Prinefpios e Aplicagdes tiva do pulso de clock. O fato de J, estar mudando em res posta 4 mesma transigao de descidt nao tem efeito algum. MPLO 511 Determine a saida Q para 0 Mip-lop J-K disparado pela descida, para as formas de onda de entrada cht Fig. 5-38. Suponha que 4, = 0 € que inicialmente Q = 0, Solucao (© FF responder apenas nos instantes de tempo T;, T, T,, Em T,, Q responde a condicio J = K entrada imediata condicio /= 1, K = 0 presente na entrada imediatamente antes de 7;, Em T;, Q responde 2 condicio J = 0, K= 1 presente na entrada imediatamente antes de 7, Em Ti, Q sponde a= K 5-13 FLIP-FLOPS MESTRE/ESCRAVO Antes do desenvolvimento dos flip-flops disparados pela borda com requisito de tempo de hold muito pequeno ou rnulo, problemas de temporizacio, tais como o da Fig. 5 eram freqtentemente tratados utilizando-se uma classe de FFs denominada flip-flops mestre/escravo. Um FF mes tre/escravo na verdadle contém dois FFs, um mestre ¢ um excravo, Na subicla do sinal CK, os niveis nas entradas de controle (D, J, K) sio usados para determinar a saida do mestre. Quando 0 sinal CEK vai para BAIXO, 0 estado do mestte € transferido para o eseravo, cujas saidas sao Qe Deste modo, Qe G muclam logo apos a descida do clock. Estes flip-flops do tipo mestre/escravo funcionam de modo similar aos FFs disparaclos por transicio negativa, exceto por tuma desvantagem importante: as entradas de controle de- vem ficar estiveis enquanto CLK esté em ALTO, ou uma operacio imprevisivel pode ocorrer. Este problet FFs mestre/escravo foi resolvido com uma escravo melhorada denominada mestre/escravo com travamento de dados data lockouh. FF mestre/escravo tomou-se obsoleto, embora voce possa encontri-lo em equipamentos mais antigos. Exemplos deste tipo sto os Cis TTL padrlo 7473, 7476 € 74107, além, dias verses com travamento de dados 74110 € 74111. As Is ALS, T4ALS, T4HC, 4HCT) nao incluem FFs do tipo mestre/escravo nas suas séries. Na verdade, 0 741876 © 0 7418107 si0 fabricados como FFs disparados pela borcka, embora os componentes da série padrio sejam do tipo mestre/escravo, Para a maioria dos casos, se voc® encontrar um FF mes- tre/eseravo num equipamento, voce pode analisi-lo como, um FF disparado pela borda de descida, novas tecnologia de 5-14 APLICAGOES COM FLIP-FLOPS No inicio do capitulo, apresentamos alguns exemplos de como 6s flip-flops com ports NAND ¢ os flip-Hlops com portas NOR sio usados para, respectivamente, eliminar 0 problema de tepidagio de chave (Exemplo 5-2) e registro de evento (Exemplo 5-4). Estes simples FFs sem clock sao de algum modo limitaclos em suas aplicagdes, FFs com clock oferecem ao projetista um grupo versitil de dispositivos que tém numerosis aplicacoes. Vamos introduzie superficialmen- te as aplicagdes mais comuns nas proximas secoes, © nos aprofundaremos em capitulos subseqiientes. 5-15 SINCRONIZACAO DE FLIP-FLOPS, A maioria dos sistemas digitais € preclominantemente sincrona em sua operacio, jf que a maioria dos sinais muda de esta: do em sincronismo com as transigGes do clock. Em muitos casos, entretanto, existe um sinal externo que nao € sincro- nizado com o clock; em outras palavras, ele & assincrono. Sinais assineronos ocorrem freqiientemente como resultado da atuagao de um operador humsano em uma chave de en- trada em momentos aleat6rios em relagao ao sinial de clock. Esta acio randémica pode produzir resultados imprevisiveis € indesejiveis, O exemplo seguinte ilustra como um FF pode ser usado para sincronizar uma entrada assincrona 4 2 r kK : 1 uk 1 i i e Fig. 5-38 BsEXEMPLO 5-12 A Fig, 5-39(a) mostra uma situacio em que o sina de entra- da Ae gerado por uma chave sem trepidagao que € aciona da por um operador (um circuito para eliminar 0 efeito de trepidiag20 da chave foi apresentado anteriormente no Exem plo 5-2). O sinal A vai para ALTO quando 0 operadlor acio- na a chave e vai para BAIXO quando o operador libera a chave, Esta entrada 4 é usada para controlar a passagem do sinal de clock através da porta AND, de modo que pul sos de clock aparegam na sada X somente enquanto A for ALTO. (© problema com este circuito € que o sinal A € assinevono ©, portanto, pode mudar de estado em qualquer instante de tempo em relacdo ao sinal de clock, pois os momentos em ue 0 operador atua ou lbera a chave sao essencialmente rand6micos. Isto pode produzir pulsos de clock parciaisna saida X'se qualquer transi¢io de A ocorrer enquanto o sinal de clock estiver em ALTO, conforme mostram as formas de onda da Fig, 5-39. 131 Flip-Flops e Dispositivos Correlatos Esse tipo de safda normalmente € inaceitavel, e portanto um metodo para prevenir 0 aparecimento de pulsos pasci- ais em X deve ser desenvolvido, Uma solugao é mostrada na Fig, 5-40(a), Descreva como este citcuito resolve © pro- blema e desenhe a forma de onda de X para st mesma situ acio da Fig. 5-89(b) Solugao Ossinal 4 é conectado a entrada Ddo FF Q, que por sua vex € disparado pela descida do sinal ce clock. Assim, quando A vai para ALTO, Q's6 vai para ALTO na proxima descida do clock no instante 7. Est nivel ALTO em Q habilita a porta AND a passaros pulsos de clock completassubseqiien- tes para X, conforme mostra a Fig. 5-401). Quando A retorna para BAIXO, Qs6 vai para BAIXO na proxima dlescida do clock em T, Logo, a porta AND s6 vai inibir os pulsos de clock apés 6 pulso de clock que termina em 7, passar através de X. Assim, a saica X contém somer te pulsos de clock completos. cLock 1 cae] A ' com Le srepiengao a| — ¥, D yy > yd cK Y, cu ¥,| cuK Yl Tseren sees eae Rogistrador Y Fig. $-44 Transferencia paralela do contetido do registrador X para o segistrdor ¥,134 Sistemas Digitais Prinefpios e Aplicagdes pulso TRANSFER, 0 contetido de ambos os registradores se- ri 101 Questées de Revisio 1 “erdadeiro ou falso. & wansteréncia de dados assin- cronos usa a entrada CLK, 2. Que tipo de flip-flop € 0 mais indicado para transfe- inclas sincronas porque necesita de um menor nti- mero de ligacoes entre um flip-flop e outro? 3. Se os flip-flops J-K fossem usados como os registra- dores na Fig. 5-44, quantas ligages seriam necessi- nas para conectar um registrador ao outro? 4, Verdadeiro ou false: A transferencia de dados sinerona necesita de menos circuitos que © modo assincrono, 5-18 TRANSFERENCIA SERIAL DE DADOS: REGISTRADORES DE DESLOCAMENTO. Antes de descrevermos a operagio de transferéncia serial bara ca de um registrador de deslocamento, Um registrador de deslocamento & um grupo de flip-flops interligados de tal forma que os ntimeros bindrios armazenados nos FFs si0 deslocados de um FF para o préximo, a cada pulso de clock. Voce, sem diivida, jd viu registradores de deslocamento funcionando em dispositivos como uma calculadora eletr®- nica, onde os digitos mostradlos no display se deslocam toda vez que se forece um novo nimero pelo teclado. Esta ope racao € similar & cle um registrador de deslocamento, A Fig. 5-45(a) mostra uma maneira de organizar flip-flops F pari fazé-los Funcionas como um registracior de desloca- mento de 4 bits, Observe que os FFs estio conectados de tal modo que o valor da saida X, € transferido para X,,0 de X; € transferido para X; e 0 de X, para X,, Isto significa que quando ocorre uma transicio negativa do pulso de desloca mento, cada FF assume o valor armazenado anteriormente pelo FF que esta 2 sua esquerda, O flip-flop X; assume o valor determinado pelas condicoes presentes em suas entradas Je K quando a transigo negativa ocorre. Por enquanto, vamios considerar que as entradas J eK sio acionadas pelo sinal DATA IN, cuja forma de onda pode ser vista na Fig, 5-45(b) Também admitiremos que todos os flip-flops esta do 0 antes de os pulsos de deslocamento serem aplicados. As formas de onda na Fig, 5-45(b) mostram como os «ados de entrada sio deslocadios da esquerda para a direi- IN ere Gevemne te | fea) a 1 eee ieeaeeea aaa DATA. ' ; ' Heo i i 1 1 L Fig. 5-45 Registrador de deslo- % 2 1 ' 1 : I \ ' % t ° 7 1 ' 1 ' ' ' , { x, ' ' ° t 1 ' 1 ' I — x \ ' . \ \ © ceamento de quatro bits,ta, de um flip-flop para outro, & medida que os pulsos de deslocamento sio aplicados. Quando a primeira transi¢ao nnegativa ocorre em T,, cada um dos flip-flops X,, X, € tem como condigdes de entrada J 1, por causa (0 flip-flop 0 devido a0 valor de DATA IN, Entdo, enas X, vai para ALTO, enquanto toclos os outros mem BAIXO, Quando a segunda transicio ocorre © flip-flop X, tem] = 0 K= 1 por causa de DATA IN. O flip-flop X, tem f= 1 © K = 0, por causa do nivel ALTO presente em_X,. Os flip-flops X, € X, ainda tem © K= 1, Entio, em T, apenas o FF X, vai para ALTO, FF X, vai para BAIXO e os FFs X; © X, permanecem em BAIXO. ‘Um raciocinio semelhante pode ser usado para determi- nar como as formas de onda muclam em T,e em T,, Observe que, em cada transigto negativa dos pulsos de deslocamen- to, a saida de cada EF assume o nivel que estava presente na sada (lo FF que esta 2 sua esquerda, imediatamente artes da transicao negativa. Obviamente, Xyassume 0 valor que esta va em DATA IN imecliatamente antes da transicio ne Exigéncia Quanto ao Tempo de Hold Nes njo de registrador de deslocamento, € necessitrio que 0s FFS tenham um tempo de hold muito pequeno, porque existirio momentos em que as entradas Je K esta: Flo mudando de estado quase ao mesmo tempo que a tran- sigao na entrada CLK, Por exemplo, a saida X, muda de 1 para 0 em resposta & transicao negativa em T,, fazendo com que as entradas Je K, de X,, mudem enquanto o nivel na entrada CLK esti mudando, Na verdade, devido ao atraso de propagacao de X,, as entradas Je Kde X, mio mudario por um breve periodo apés « transicio negativa. Por uzio, um registridor de deslocamento deve ser implemen- Registrador X Flip-Flops e Dispositives Correlatos 135 tado usando FFs disparados por transigio, cujo valor de & sseja menor que o atraso de propagacao (da saida em relaglo 20 CLA). Este titimo requisito é tranquilamente satisfeito pela maioria dos mais modernos FFs disparados por transig2o. ‘Transferéncia Serial entre Registradores A Fig. 5-46(a) mostra dois registradores de deslocamento de tres bits conectados de tal modo que 0 contetido do regis- trador X seja transferido setialmente (deslocado) para 0 regis- trador ¥. Estamos usando flip-flops D para cada registrador porque este necessita de um menor nuimero de ligagdes do que 0s flip-flops J-K. Observe como X,, 0 tltimo FF do re: gistrador X, estd conectado & entrada Dde ¥;, primeito FF do registrador ¥: Portanto, quando os pulsos de deslo- ‘camento 520 aplicados, a transferéncia de informacio ocor- re da seguinte maneira: X, > X, > X,> YY; ¥,.0 flip-flop X; vai para 0 estado determinado por sua entrada D. Por enquanto, Dseri mantido em BAIXO, fazendo com que X; va para BAIXO no primeiro pulso e depois perma- Para ilustrar, vamos considerar que antes de os pulsos: de deslocamento serem aplicados 0 contetido do registra dor Xseja 101 (isto &, X; = 1, X= 0, X, = Deo do regis- trador Y, 000. Veja a tabela na Fig, 5-46(b), que mostra como ‘0s estados de cada flip-flop mudam medida que os pul- sos de deslocamento sao aplicados. A partir desta tabela, podemos notar que 1. Na transiclo negativa de cada pulso, cada FF assume o valor que foi armazenado no FF a sua esquerda, antes da ocorréncia do pulso. 2. Apos trés pulsos, © 1 que estava inicialmente em X, est agora em Y;, 00 que estava inicialmente em X, esti em Rogistrador =_ooOoO, SF ee) oe ouK ck uk 2 Yo Y% uk cuk eel (a) % % %] ve Yo -d o 1 |< Depois do terceio pulso 0 ~—— Antes eos pulsos serem apicados © <——— bepo's do primeiro puso 10 + Depois do segundo puso Fig. 5-46 Transferencia serial de informagio do registrador X para ( registrador Y136 Sistemas Digitais Princfpos e Aplicagdes ¥; €0 1 que estava inicialmente em X, estd agora em ¥, Em outras palavras, 0 101 armazenado no registrador X foi deslocado para 0 registrador ¥, o contetido do regi trador X € agora 000, € portanto ele perdeu seu valor inicial 3. A transferéncia completa de éés bits necessita de trés pulsos de deslocamento, EXEMPLO 5-13 Suponha os mesmos valores iniciais para os registradores X © Vda Fig. 5-46. O que acontece com 0 contetido de cada FF apés a ocorréncia do sexto pulso de deslocamento? Solugao Se continuarmos o processo mostrado na Fig. 5-46(b) por mais ts pulsos, vamos verificar que todos os FFs estartio. em 0 apés 0 sexto pulso. Uma outra maneira de se chegar a esta conclusio é a seguinte: o nivel 0 constante na entra- da D do flip-flop X, € deslocado a cada pulso, assim apés seis pulsos os registradores esto preenchidos com Os, Operacao de Deslocamento para a Esquerda Os FFs na Fig, 5-46 podem ser facilmente conectados que a informagao seja deslocada da diteita para a esquer da, Nao existe nenhuma vantagem de fazer 0 deslocamer fo em um sentido em vez do outro, O sentido a ser escolhi- do pelo projetista depends la natureza da aplicacao, como veremos a seguir. ‘Transferéncia Paralela Versus Serial Na transferéncia paralela, (odas as informacdes sao trans mitidas simultaneamente na ocorréncia de um sinico pulso de transferéncia (Fig, 5-44), nao importando o ntimero de bits que estejam sendo transferidos. Na transferéncia serial, exemplificada na Fig, 5-46, a transferéncia completa de Vbits de informagio necessita de .V pulsos de clock (tres bits necessitam de trés pulsos, quatro bits necessitam de quatro pulsos e assim por diante), Portanto, a transferéncia paralela é muito mais ripida do que a transferéncia serial utilizando regisuadores de deslocamento. Na wansferéncia paralela, a saida de cada FF no registra- dor X esti conectada a entrada do FF comespondente no registrador Y. Na transferéncia serial, apenas o timo FF no registtador X é conectado ao registrador ¥. Portanto, de modo geral, a transferéncia paralela requer um maior nti- mero de interconexdes entre o registraclor emissor (X) ¢ 0 receptor (Y) do que a transferéncia serial, Esta diferenca toma-se mais significativa quando um grande numero de bits de informacao deve ser transferido. Esta consideracao também ¢ importante quando 05 registradores emissor & receptor estio distantes um do outro, pois isto determina quantas linhas de transmissao (fios) serio necessiiias para 4 transmissao da informagio, A escolha de um tipo particular de transmissio (paralela ou serial) depende da aplicacao e das especilicacdes forne- cidas. Geralmente, uma combinagio dos dois tipos ¢ utili- zada para tirar proveito da velocidade da transferéncia pa. ralela © da economia e simplicidade da transmissao serial, Adiante falaremos mais sobre transferéncia de informa oes. Questies de Revisio 1. Verdadeiro ou false: © método mais ripido de trans- ferir dados de um registrador para o outro € através dla transferéncia paralela 2. Qual € a maior vantagem da transferéncia serial sobre a paralela? 3. Observe a Fig. 5-46. Considere que 0s valores iniciais dos registradores sao: X; = 0, X; = 1, X= 0, Y= 1 ¥, = Le ¥, = 0. Vocé também deve considerar que a entrada D de X, 6 mantida em ALTO, Determine o valor dla saida de cada flip-flop apés 0 quarto pulso de des- locamento, 4, Em que tipo de transferéncia de dados 0 emissor nao perde 0s dados transferidas? 5-19 DIVISAO DE FREQUENCIA E CONTAGEM Observe a Fig, 5-47(a), Cada FF tem suas entradas fe Kem vel 1, ¢ portanto ele ira mudar de estado (comutar) sem pre que o sinal em sua entrada CLK for de ALTO part BAL XO. Os pulsos de clock sao aplicados apenas na entrada CLK do FF Q,. A saida de Q, esté conectada a entrada CLK de Q,, € a sida de Q,, por sua vez, estd conectada a entra da CLK de Q,. As formas de onda na Fig, 5-47(b) mostram como os FFs mudam de estado a medica que os pulsos si0 aplicados. Vamos destacar alguns pontos importantes 1. O flip-flop Q, comuta na descida de cada pulso de clock. Portanto, a forma de onda da saida Q, tem uma freqii cia que & exatamente jgual 1 metade da freqiiéncia do sinal de clock. 2, O flip-flop Q, comuta toda vez. que a saida Q, vai de ALTO pura BAIXO. A forma de onda de Q, tem freqiténcia igual a metade da frequéncia da saida Q,e, portanto, um quarto, la freqléncia do sinal de clock 3. O flip-flop Q, comuta cada vez quea saida Q, vai de ALTO para BAIXO, logo, a forma de onda de Q: tem freqiien- cia igual a metade da freqiiéncia de Q, €, portanto, um, oitavo da freqiiéncia do sinal de clock. - Cada forma de onda é uma onda quadrada (50% de taxa de ciclo" 4. Conforme foi descrito anterionmente, cada FF divide a fre- qiténcia de entrada por 2. Portanto, se adicionassemos um quarto FF a esta cadeia, ele teria freqtiéncia igual a um inl ALTO ¢0 per a fea nd munFlip-Flops e Dispositivos Correlatos 137 a 2, ok 4 He 4, eg eee “Todas as entradas PRE © CLR Pulsos de clock ‘estdo em ALTO. “ ‘de entrada Pulsos de 1 cook oS UL eee % 9 ea 7ane Oeado Ole 1 Se eeananae a ee ee ee &% 9 &) Fig. 5-47 Flip-flops J-K conectados para formar um contador de t8s bits (médulo 8) dezesseis avos da freqiiéncia do sinal de clock, e assim por diante. Usando 0 ntmero apropriado de FFs, este circuito poderia dividir uma frequéncia por qualquer poténcia d Especificamente, utilizande flip-flops produzriamos uma frequiéncia de saida no ultimo flip-flop que seria igual a 1/ 2 da frequigncia de entrada Esta aplicagao de flip-llops & chamada ce divisio de fre- giiéncia. Muitas aplicacoes necessitam de divisio de fre- léncia. Por exemplo, seu reldgio de pulso, que € sem duvida um reldgio "quartz". Falaremos mais sobre osciladores a cristal mais adiante neste capitulo, mas o ter mo reldgio quartz significa que um cristal de quartz & utlizado, em um oscilador, para gerar uma frequigncia bas- tante estivel. A frequéncia natural de ressondincia do cristal de quartzo do seu rel6gio € em torno de 1 MHz ou mais. Para que 0 mostrador dos segundos seja atualizado a cada 1 segundo, a freqtigncia do oscilador € dividida para gerar ‘uma freqléncia de saida bastante estavel e precisa de 1 Hz, Operagao de Contagem Alem de funcionar como um divisor de freqiiéncia, © cir- cuito da Fig. 5-47 também funciona como um contador bindrfo, Isto pode ser demonstrado observando-se a se- aliéncia de estados dos FFs apos a ocorréncia de cad pul so de clock. A Fig, 5-48 apresenta os resultados em uma tabela de estados. Vamos dizer que 0.0,Q, representam uum nimero bindrio onde Q, esti na posigio 2, Q, esti na posicio 2! € Q, esti na posicao 2, Os primeitos oito esta dos dle Q:0,9, devem ser reconhecidos como a seqiiéncia de contagem bindria de 000 a 111. Apés a primeira transi- cao negativa, os FFs estao no estado 001 (Q, = 0, Q = 0 Q, = 1), que representa 001, (equivalente ao decimal 1). ApOs a Segunda transicio negativa, os FFs estio no estado 010,, que € equivalente a 2,,, Apos trés pulsos, eles estao em 011, = 3; apés quatro pulsos, eles estdo em 100, = 4p © assim sucessivamente, até que apds 7 pulsos eles estio em 111, = 7), Na ojtava transicao negativa, os FFs retomnam apt oe % a % © 0 0 | Antes dos pulsos de clock serem aplicados 0 0 1 | Apes puiso #1 © 1 a | Apss pulso #2 © 11 | Ap6s pulso #3 + 00 | Apis pulso #4 +01 | Apas pulso #5 110 | Apes pulso #8 1 11 | Apés pulso #7 © 00 | Apés pulso #8 retoma a 000 0 01 | Apes puiso #9 © 10 | Apés pulso #10, 0 1 t | Apés pulso#t1 Fig. 5-48 A tabela de estados dos flip-flops mostra a seqiiéncia de contagem binétia138 Sistemas Digitals Prinefpios ¢ Aplicacoes a0 estado 000, ¢ a seqtiéneia bindria se repete para os pul- sos seguintes. Entiio, pata os primeiros sete pulsos de entrada, o eircui- to funciona como um contador bindrio, no qual © estado. dos FFs representa o numero binirio equivalente ao niime- 10 de pulsos que jf ocorreram, Este contador pode contar até 111, = 7, antes de retornar a 000. Diagrama de Transicdo de Estados Uma outa maneira de mostrar como os estados dos FFs mudam apés cada pulso de clock ¢ utilizar 0 diagrama de transigao de estados, como pode ser visto na Fig. $49 Cada circulo representa um estado possivel, como esta in- dicado pelo numero binario que estd dentro do circulo, Por ‘exemplo, o circulo que contém ntimero 100 representa o estado 100 listo é, Q, = 1, Q, = Q, = 0). As setas que ligam um circulo a outro mostram como um, estado muda para outro quando o pulso de clock é apl do. Apenas olhando para um estado em particular, pode- mos ver 0 estado que © precede e aquele que 0 sucede. Por exemplo, olhando para o estado 000, poclemos ver que este estado é alcancado sempre que a contagem € LI] © um pulso de clock € aplicado, De modo semelhante, pode- mos ver que 0 estado 000 & sempre seguicdo pelo estado 001 Usaremos os diagramas de transicdo de estaclos para nos ajudar a descrever, analisar € projetar contadores ¢ outros ircuitos seqiienciais, Médulo do Contador © contador da Fig. 5-47 possui 2' = 8 estados diferentes (000 a 111), Dizemos que este é um contador de médulo 8, onde o valor do médulo indica o niimero de estados da seqiiéncia binaria. Se um quarto FF fosse adicionado, a se- qliéncia de estados contaria, em binatio, de 0000 a 1111 num total de 16 estados, Este seria um contador de modulo Nota: cada seta ‘representa a ‘ocorréncla de lm pulso de clock i) 010 © QoS Fig. 5-49 © diagrama de transigio de estados mostra como 0s estados do contador mudam a cada pulso de clock. 16. De um modo geral, se N'flip-flops estio conectados na configuracdo mostrada na Fig. 5-17, 0 contador resultante teri 2” estados diferentes, e portanto seré um contador de médulo 2%. Ele seri capaz de contar até 2° ~ 1 antes de retornar ao estado 0, (O modulo de um contador também indica a relagdo en tre a freqléncia dle entrada e a frequéneia de saida no ulti mo flip-flop. Por exemplo, um contador de quatro bits pos- sui quatro FFs, onde cada um representa um digito bindrio (bid) e é um contador de médulo 16. Ele pode contar até 15, (2! ~ 1, e também pode ser usado para dividir a freqilén- cia de entrada por 16 (0 médulo do contador) Estudamos apenas um contador binitio elementar, Est daremos contadores com muito mais detalles no Capitulo 7, EXEMPLO 5 4 Consideremos que 0 contador de médulo 8 da Fig. 5-47 esti no estado 101. Qual seri o estado (a comtagem) apds 13 pulsos terem sido aplicados? Solucao Localize 0 estado 101 no diagrama de transicto de estados, iga 0 diagrama por 8 mudancas de estado, Voce deve ter retornado 0 estado 101, Agora continue por m mudangas de estado (Fzendo um total de 13). Voce deve estar agora_no estado 010, Observe que, como este € um contador de médulo 8, ele necesita de oito ansigdes de estado para fazer uma ex- cursio completa no diagrama € retornar a0 estado inicial EXEMPLO 5-15 Considere um circuito contador que possui seis FFs conectados segundo o diagrama da Fig. 5-47 (isto €, Q., Q, Q Qs QQ). @) Determine o médalo do contador, (b) Determine a freqiéneia na sada do tkimo FF (Q) quan- doa freqiigncia de entrada & 1 MHz (©) Qual é a faixa de contagem para este contador? (@) Suponha que o estado (contagem)iniial € 000000. Qual seri o estado deste contador apos 129 pulsox? Solugaio (@) Modulo = 2° = 64 () A treqdéncia na saida do whimo FF cia de entrada do clock dividi tador, isto é, qual a freqtién- pelo médulo do con. LL MHz a © 0 contador ira contar de 000000, até 111111, © a 63,9) num tofal de 64 estados. Observe que © atimero de estados € igual a0 médulo do contador (@) Uma vez que este & um contador de médulo 64, a cada 64 pulsos de clock 0 contador é trazido ao seu estado stem Qs) 15,625 kHz,inicial. Portanto, apés 128 pulsos de clock, a contagem retoma pata 000000. O 129 pulso coloca o contador no estado 000001 Questies de Revisao 1. Um sinal de clock de 20 kHz é aplicado a um flip-flop JK com /= K= 1, Qual € a freqiléncia do sinal de ‘aida do FF? 2. Quantos FFs so necessarios para construir um conta dor que seja capaz de contar de 0 a 255,? 3.0 que € 0 médulo de um contador? 4. Qual é a saida do oitavo FF quando a freqiéncia de entrada do clock € de $12 kHz? Se este contador comeca em 00000000, qual sero seu estado apés 520 pulsos? 5. 5-20 APLICACAO EM MICROCOMPUTADOR Estamos apenas iniciando 0 nosso estudo de sistemas digi tais © por isto voce ainda nao aprendeu muito sobre microprocessadores e microcomputadores, Entretanto, voce pode entender como FFs sio utilizados em uma aplicagao controlada por microprocessador, sem se preocupar com, todos os detalhes referentes 2 aplicacdo que voeé precisara saber mais tarde. A Fig, 5-50 mosint uma unidade microprocessadora (MPU) onde suas saidas sto usadas para transferir dados binarios para o registrador X, que € constituido de 4 flip-flops do tipo D. X,, X,, X, eX, Um conjunto de saidas da MPU for- nece o enderego e & formado pelas saidas Ay, Ay, Ay Aj), Ay, dy € Ay A maioria das MPUs possui pelo menos 16 linhas de endetego disponiveis, mas nem sempre todas elas ‘Sto usadas. Um segundo conjunto de saidas da MPU € com- posto de quatro fithas de dados D,, D,, D, © Ds, A maioria diay MPUs tem pelo menos oito linhas de dados disponiveis, outro sinal da MPU € 0 sinal de clock, CP. Flip-Flops e Dispositiv relatos 139 Lembre-se de que a MPU € a unidade central de proces samento de um microcomputador, ¢ sua funcao principal & executar um conjunto de instrugdes (programa) armazena- do na mem6ria do computador. Uma das instrugdes, que ele pode executar, & aquela que diz MPU para transferie um niimero binirio de um registrador de armazenamento interno da MPU para um outro registrador externo X. A execugio desta instrucdo se di nas seguintes etapas; 1. O endereco apropriado € colocado nas linhas de ende, reco (Ay. A.) para selecionar o registrador Xcomo des- ‘ino dos dacios a serem transferidos, 2, O niimero binario ¢ colocado nas linhas de daclos CD, 2). 3. Uma vez que as linhas de enderegos e dados esto esti- veis, a MPU gera o pulso de clock CP para o registrador completando a transferéncia paralela de daclos para X. Existem muitas situagdes em que a MPU, sob 0 controle de um programa, transfere dados para registradores exter nos para controlar eventos externos, Por exemplo, as si das dos FFs de um registrador podem ligar e desligar (atra vés de circuitos de interface apropriados) dispositivos eletromecanicos como solendides motores etc, Os dados que Sio enviados pela MPU para ‘0 registrador vio determinar que dispositivos devem estar ligados e quais, deve estar desligados. Um outro exemplo bastante comum, e que um registrador ¢ utilizado para armazenar um virio que serviri de entrada para um conversor gico (conversor D/A). A MPU ransfere este nntimero bindtio para o registrador, e 0 conversor gera uma tensio analogica que pode ser usada para controlar algo, como a posigao de um feixe de elétrons em um tubo de imagem ou a velocidade de um motor. EXEMPLO 5-16. (@) Que endereco deve ser gerado pela MPU para que os dados sejam transferidos para 0 registrador X? (b) Considere que X-X, = ONO, Ay-A,= HIM e De, TOLL, Qual sera 6 conterido de Xapds 0 pulso de CP? cK Fig. 5.50 Exemplo de um microprocessador transferindo dados bindsios para um registrador externo,140 stemas Digits Principios e Aplicagoes Solucao (@) Para que os dados sejam transferidos para X, 0 pulso de clock deve passar pela porta AND 2 para chegar entradas GLK dos FFs, Isto aconteceri se a entrada su: perior da porta AND 2 estiver em ALTO. Isto significa que todas as entradas da porta AND 1 devem estar em ALTO, isto & Ais até A, devem ser iguais a 1 e 4, deve ser 0. Portanto, a presenea dlo enderego IMTI10 & necessisia para permitir que os dados sejam transfer dos para X, (b) Com A, = 1, o nivel BAIXO na entrada dt porta AND 1 vai impedir que CP chegue & porta AND 2, e portanto 0s FFs nao serio disparados & 0 contetido do registra dor nao seri alterado. Questio de Revisio 1. Mostre como 0 74H1C175 da Fig. 5-34 pode ser usado como o registrador X da Fig. 5-50. 5-2 1 DISPOSITIVOS SCHMITT-TRIGGER Um circuito Schmitt-trigger no é classificado como um flip-flop, mas possui um cent tipo de caracteristica de me- moria que o tora bastante ttil em determinadas situagdes, ‘Uma destas situacoes est mostrada na Fig, 5-31(a). Neste caso, um INVERSOR comum est sendo acionado por uma entrada ldgica que possui tempos de wansicao relativamen- te longos. Quando estes tempos de transicao ultrapassam valor maximo permitido (este depende de cada familia 16- gica em particular), podem ocorrer oscilagdes nas saidas de ortas logicas e de INVERSORes a medidla que o sinal de entrada passa pelo intervalo de indeterminagiio, Estas mes. mas condigoes de entrada podem produzir disparos ines- perados de flip-flops Um dispositivo que possuii uma entrada do tipo Schmitt- trigger € projetado para aceitar sinais cuja transicao € lenta e fornecer uma saida livre de oscilacoes. Esta saida geral- ‘mente possui tempos de transicao muito ripidos (geralmente 10 ns) © € independente das Caracteristicas do sinal de en- trada, A Fig. 5-51(b) mostra um INVERSOR Schmitt-trigger © sua resposta a uma entrada que varia lentamente, ; ; ov. | oe : ; : ; oan pn vn ea : Aen unin ome x ©) Fig. 5-51 (a Se os tempos de trinsiglo sio muito longos, a safda de Imprevisivel; (b) um dispositive logico com entradas do tipo Schmitt lum dispositivo ldgico pode oscilar ou mudar de estado de modo trigger produziré uma saida com teansigdes ripidasSe vocé examinar as formas de onda dat 1¢b), deve notar que a saida nao muda de ALTO para BAIXO até que a entada ultrapasse a tensio de fimiar superior, V;.. Uma vez que a saida estd em BAIXO, ela permanece neste estado, mesmo que a entrada caia abaixo de V;, (esta é a caracteris- tica de memoria) € até que ela caia abaixo da tensao de finti- arinferior, V,.. Os valores destes dos limiares Variam de uma familia lOgica para outra, mas V;_ sempre seri menor que V;. (O INVERSOR Schmit-rigger, ¢ todos os outros dispos tivos que possem entradas deste tipo, utilizam um simbo- lo especial, mostrado na Fig, 5-$1(b), para indicar que elas podem responder, de modo confiavel, a entradas que va am lentamente. Os projetistas de circuitos l6gicos usam Cls, com entradas Schmitt-rigger para converter sinais que vari= am lentamente em sinais com transicoes ripidas e que po- dem acionar entradas de Cls comuns. Varios Cs estao disponiveis com entradas Schmitt-trigger, 0.7414, 741514 € 0 TAHCI4 50 CIs INVERSORes séxtuplos, com entradas Schmitt-rigger. O 741513 € 0 74HC13 sio Cls NANDs duplos de quatro entradas Schmitt-trigger. Questies de Revisio 1. O que pode ocorrer quando um sinal com transigbes lentas € aplicado a um CI com entradas comuns? 2. Como um dispositive légico Schmit-trigger opera de modo diferente ao de um dispositive l6gico comum? 5-22 MULTIVIBRADOR MONOESTAVEL {Um circuito digital que esti de algum modo relacionado com o flip-flop & 0 monoestavel (abreviado MONO). Como 0 FF, 0 MONO possui duas saidas Qe 0, que s20 0 inverso ‘uma da outra. Ao coniritio do FF, o MONO possui apena um estado de saida estdvel (normalmente Q= 0, 2 = D, onde ele permanece até que seja disparado por um entrada. Uma vez disparado, o MONO muda para o estado oposto (O = 1, 0 = 0). Fle permanece neste estado qua- se-estiivel por um periodo fixo de tempo J, que & geral- ‘mente definido pela constante de tempo KC, calculada a partir dos valores dos componentes externos R; e C;. De- pois de um tempo 0s pulsos de saicla OS retomam a0 seu estado de repouso até serem disparacos outta ve7. Existem dois tipos de MONOs disponiveis em circuitos integrados: os MONOs redispariiveis* ¢ os MONOs nao- redisparaveis, Monoestavel Nao-redisparavel ‘As formas de onda na Fig. 5-52(b) mostram a operacio de um monoestivel nao-redispariivel que € disparado na tran- sigao positiva da entrada T- Existem pontos importantes que devemos destacar: 1. As transicdes positivas nos pontos 4, b, ce e vao dispa- ir 0 MONO para o seu estado quase-estivel por um in- Eten emo oo dot err” inde dh les inlet gat como Flip-Flops e Dispositivos Correlatos 41 apés 0 qual ele automaticamente retoma 10 estado estivel As transigoes positivas nos pontos de f'nao tem efeito no MONO porque este ja se encontra no estado quas estivel. O MONO s6 pode ser disparado no seu estado estivel 3. A duragio do pulso de saida é sempre a mesma, e inde- pendente da duracao dos pulsos de entrada. Como afi. ‘manos anteriormente, 4, depende apenas de ,, C, € do circuito interno do MONO. Um MONO tipico possui um 4, que € dado pela expresso f, = 0.7 RG; 2, Monoestavel Redisparavel ‘© MONO redisparavel funciona de modo similar 20 MONO no-redisparavel, mas com uma grande diferenca: ele pode ser disparado novamente durante sew estado quase-esté- tel, iniciando um novo pulso de saida de duracao t, A Fig, (a) compara a resposta de ambos os tipos de monoestaveis com 4, = 2 ms. Vamos examinar estas for- mas de onda. "Amibos 0s tipos le MONO respondem ao primeito pulso de disparo em f= 1 ms, indo pasa ALTO por 2 ms, ¢ retomando depois a BAIXO. O segundo pulso de dispar, em f= 5 ms, dispara os dois monoestiveis que vao para ALTO, 0 terceiro pulso, em f= 6 ms, nio tem efeito sobre 0 MONO nao-redisparivel, uma vez que ele jé se encontra no seu estado quase-estavel. Entretanto, este pulso vai is- ‘pararo MONO redisparivel, que permanece em ALTO por 2 ms apoiseste terceito pulso. ‘Um MONO redisparavel gera um pulso de saida de du- rigao f, toda vez que um pulso de disparo € aplicado, inde- pendentemente do estado atual de sua saida Q. Na verda de, 0 pulso de disparo pode ser aplicado em una tas ala ‘o suficiente para que 0 MONO seja sempre redisparacio antes do fim do intervalo f, fazendo com que a saida Q perma- nega em ALTO, Isto € mostrado na Fig. 5-531), onde oito pulsos, com intervalo de 1 ms entre eles, sio aplicadlos. A saida Q retomna para BAIXO somente 2 ms apos 6 tikimo pulso de disparo, Dispositivos Reais Varios Cis de monoestaveis estio disponiveis, tanto na ver- sio redisparavel quanto na versio no-redisparavel. O 74121 € um Cl com um tinico monoestavel ndo- redisparavel. © 74221, 7415221 ¢ 0 74HC221 sio Cls com dois monoestiveis nao-redispariveis. © 74122 ¢ 0 7418122 io Cls com um tinico monoestavel redisparivel. 0 74123, F4LS123 © 0 74HC123 so Cls com dois monoestiveis redisparaveis, [A Fig, 5-54(@) mostra o simbolo tradicional para 0 74121 Cl.com um monoestavel nao-redisparivel. Observe que ele contém portas logicas intemas para permitir que as entra- das A,, A; € B possam disparar 0 MONO de varias manei- ras, A entrada Bé do tipo Schmitt-trigger € portanto permi- te que sinais com transig6es lentas disparem 0 MONO de modo confiavel. Os pinos indicados por Ric Res! Gocr © Coxe sao usados para conectar © capacitor € o resistor externos, com valores escolhidos para obter a duracio desejada para © pulso de saida. A Fig. 5-54(b) € 0 simbolo IEEE/ANSI para142 Sistemas Digitals Principios e Aplicagies etna ett Saidanormaimente EBSt@ ss! oem BAKO Goo Entada de ‘dsparo sae Estado quase-estvel af + satenome SSeS Gd emalto Br er ecnecr _— a eee A b cera (Q-uma vez que : f alojs ex em acto 1 ee AL : o ° eae beet ged rel ib fee : + a ° te) Fig. $52 Simbolo de um MONO e suas formas de onda tipicas para a operasio no modo nao-redisparivel, a ONO no repade ; ; ° ONO rear oe se 8 BT ee : PLL LALLA [ae gee ° ee Se ee ® 5-53 (a) Comparagaio das respostas de MONOs redispariveis € nlo-redispariveis para f, = 2:ms;(b) MONO redisparivel inicia wm novo intervalo f, toda vez que recebe tum pulso de disparo,rae AL ne a pr 6 143 Flip-Blops e Dispositives Correlatos rar2s ares azo ee—7 Fy eear oo q... @) Fig. 5-54 simbolos_ para o MONO nao-redispa 0 MONO nao-redisparivel 74121, Observe como este bolo representa as portas logicas. Observe também a pre- senca cle um pequeno pulso com 0 ntimero I na frente. Isto indica que este dispositivo € um MONO nao-redispariivel © simbolo TEEE/ANSI para um MONO redispa teria o ntimero 1 na frente do pulso. Multivibrador Monoestavel © monoestavel tem este nome porque possui apenas um estado estivel. Monoestiveis tém poucas aplicagoes na maioria dos sistem experientes geralmente os evitam porque Sto susceptiveis a falsos dis- paros por ruidos esparios, Eles sto utilizados, geralmente, em aplic: no fim do capitulo mostram como um MONO € usado. sincronos, € projetist ‘oes simples de temporizacio, Varios exercicios Questdes de Revisio 1. Na auséncia do pulso de disparo, qual seri o estado. da saida do MONO? 2. Verdadeiro ou falso: Quando um MONO nao- redisparavel se encontra no seu estado quase-esti- vel, um pulso de disparo nao afeta a saida, 3. © que determina o valor de f, para um MONO? 4. Descreva como 0s MONOs redispariveis funcionam de modo diferente dos nao-redispariiveis, E DE CIRCUITOS SEQUENCIAIS Muitos circuitos logicos contém FFs, MONOs e portas I6gi- cas conectados para realizar uma operacao especifica. Fre- quentemente, um sinal de clock principal € usado para fa- zer com que os nivels logicos do circuito passem por uma seqliéncia particular de estados, De um modo geral, pode- © Soe ox AXICX Roxr/Cexeie ; LD (indica que nao é uma conexio légica) 20 © Wel 74121, (a) tradicional; (b) IEEE/ANSL mos analisar estes circuitos seqienciais adotando 0 proce dimento mostrado no exemplo a seguir. EXEMPLO 5-17 Considere 0 circuito da Fig. 5-55. Inicialmente, todas as sa- dos FFs esto no estado 0, antes de os pulsos de clock, serem aplicados, Estes pulsos so repetidos na frequéncia de IkHz, Determine as formas de onda de X, ¥, Ze W’por ito ciclos de clock. Solueao Passo 1. Examine 0 circuito, Procure por configura~ ‘ces familiares, como contadores, registra ores de deslocamento etc. Os FFs X, Ye Zestdo conectados como um contador de 1rés bits que ini contar os pulsos de clock, desde que as entradas /'¢ K do FF Z, que sio acionadas pela saida da porta NAND, W, estejam em ALTO. As entradas da porta NAND sao acionadas pelas saidas X, Fe Z Passo 2. No diagrama do circuito, escreva os niveis 16- gicos presentes em cada sada cada entrada antes ca ocorréncia do primeiro pulso de clock. Os FEs estao inicialmente no estado 0. As entradas da porta NAND esto em 0, Le 1, respectivamente, e portanto West em ALTO, Todas as entradas Je Kestao em 1. Estes estados estio mostrados no diagrama do circuito, Passo 3. Utilizando estas condigdes, determine os novos estados de cada FF em resposta a0 primeiro pulso de clock: Na descida do primeiro pulso de clock, Z vai comutar para o estado 1 e Xe Ypermanecem em BAIXO. Veja as formas de onda na Fig. 5-55.144 Sistemas Digitais Principios e Aplicagées clock de 1 kHz eles Clock Ge entrada Fig. 5-55 Exe Passo 4, Volte ¢ repita os passos 2 ¢ 3 para o segundo pulso de clock, para o terceiro pulso ¢ assim por diante, Com Zagora em 1, as entradas da porta NAND esto em 0, Le 0, respectivamente, de modo que antes do segundo pulso de clock W ainda esti em ALTO, todas as entradas Je K esto em ALTO e cada FF esta pronto para comutar (vo pode querer atualizar estes niveis no diagrama). A descida do segundo pulso de clock faz com que Z mude de 1 para 0. A transicao negativa em Z, por sua vez, comuta Yde 0 para 1. X permanece em 0, Veja as formas de onda. "Antes do terceito pulso de clock, as entradas da porta NAND_ sto 0, 0€ 1, respectivamente, de modo que Wainda est em ALTO e todas as entradas Je K estao também em ALTO, 0 teroeiro pulso de clock comuta Z de 0 para 1, enquanto Xe ¥ permanecem inalterados. Veja as formas de onda "Antes do quarto pulso de clock, as entradas da porta NAND_ estio todas em 0, ¢ portanto a saida We todas as entradas / e K ainda estio em ALTO. quarto pulso comuta Z de 1 para 0, 0 que, por sua vez, comuta Yde 1 para 0, fazendo com que X comute de 0 para 1. Veja as formas de onda, + hese ser o ‘UUW UU 1 ° 1 ° 1 isaac, —— jee ° Baie Gaeta ‘Contador para de.contar smplo 5-17. [Antes do quinto pulso de clock, as entradas da porta NAND sto todas em 1, de modo que @ saida W esté em BAIXO, Isto faz com que as entradas Je K do FF Z estejam em BAL- XO, portanto sua saida nao se altera. O quinto pulso de clock ‘nao vai ter qualquer efeito em Z, € nenhum dos niveis I6gi- 0s no circuito vai mudar. Na verdade, nenhuma das transi- (Goes negativas a seguir causaré mudanga alguma, pois 0 con- tador esti impedido de contar. Veja as formas de onda, 5-24 CIRCUITOS GERADORES DE CLOCK Flip-flops possuem dois estados estiveis e, portanto, podem ser chamados de multivibradores biestiveis, Monoestaveis, si chamados assim porque possuem apenas um estado estavel, Um terceiro tipo € chamado de multivibrador astivel. A saida deste tipo de circuito légico oscila entre dois estados instaveis, Ele é bastante util para gerar sinais de clock em sistemas digitais sincronos. Varios tipos ce multivibradores astiveis sto de uso co- mum, Apresentaremos trés deles, sem fazer qualquer tenta-Flip-Flops e Dispositivos Correlatos 145 av Your rag ov. ou equivalente er Freaieneia oe 7414 | =0.8RC (R= $00.0) aide 7aLsta | o8mG (R= 2ka) 7aHor4 | = 1,26 (A= 10Ma) Fig. 5-56 Oscilador Schmitt-rigger usando um INVERSOR 7414. Um Schmit-trigger NAND 7413 também pode ser usado, tiva de analisar seu funcionamento, Eles sto apresentados _ mostra como componentes externos podem ser conectados para que vocé possa construir um circuito gerador de clock, 40 555 para que ele funcione como um oscilador. Sua saida caso precise de um, para um projeto ou para testar circui- € uma forma de onda retangular repetitiva, que comuta entre tos no laborat6rio, dois niveis logicos, e com o tempo de permanencia em cada um destes niveis determinado pelos valores de Re CAs Oscilador Schmitt-Trigger formulas para os tempos 4 © 4 € para 0 periodo total, T, podem ser vistas na figura. A frequéncia do oscilador A Fig, 5-56 mostra como tum INVERSOR Schmitt-trigger pode obviamente, igual ao inverso de T. As formulas apresentadas ser conectado como um oscilador. O sinal Vix aproxima- _ indicam que 4, € f, no podem ser iguais, a no ser que Ry damente uma onda quadrada com uma frequencia que de- Sit igual a zero, Isto nao pode ser feito sem produzir um pend dos valores de Re C: A relacio entre a frequencia e €Xcess0 de corrente através do dispositivo, o que significa valor da constante RC esta mostrada na Fig, 556 para és Ue € impossivel produ uma onda quadrad perfeta com tipos de INVERSORes Schmiteirigger. Observe os limites 509% de taxa de ciclo. £ possivel,entretanto, chegar bem pr6- maximos do valor de resistencia para cada dispositivo. O Ximo de 50% fazendo com que Ry >> R, (desde que voce circuito nao funcionara se o valor da resistencia nao estiver — Mantenha X, maior do que 1 kM), conseguindo que f, ~ t abaixo destes limites Temporizador 555 Utilizado como um BXEMPLO 5-18 Multivibrador Astavel Calcule a freqiéncia e a taxa de ciclo da saida do O temporizador 555 ¢ um dispositive compativel com TTL mulivibrador astivel 555 para C= 0,001 pF, Ry = 22ke € que pode funcionar de diversas maneiras. A Fig. 5-57 Ry = 100 kO. 45 8v ms ‘ 5 SADA oy bap Pe ‘temporizador ene a : fraenda = 17 (pace “yr t00% + on ne Rye tka Ree nes oe ma Oy eae Fig. 5-57 Temporizador 555 usado como multivibrador astivel.146 Sist nas Digitals Principios e Aplicagies Solugio 1.= 0,693(100 k\0,001 F) = 69,3 ps 1.= 0,693(102,2 kOX0,001 pF) = 70.7 ps T= 69,3 + 70,7 = 140 ps f= V/140 ps)'= 7,29 kHz ca de ciclo = 70,7/140 = 50,5! Observe que a taxa de ciclo € bem prixima de 50% (onda quadrada) porque Ry é muito maior que R,. Podemos fazé-la ainda mais proxima de 50% fazendo Ry aindt maior que Ry Por exemplo, voce deve verificar que, se mudarmos 0 valor de R, para 1 kO (valor minimo permitido), teremos f= 7,18 KHz € a taxa de cielo = 503} Geradores de Clock a Cristal As freqiténcias de saida dos sinais provenientes dos circui- ‘os dleseritos anteriormente dependem dos valores de resis- tores e capacitores, e portanto nio sdo extremamente pre veis. Mesmo que re utilizados para que a freqiéncia desejada seja obtida atra- vés do ajuste destes resistores, os valores de Re C podem solrer alteracoes devico a mudingas nat temperatura ambi- ente e ao envelhecimento dos componente, causindo um desvio no valor da freqiiéncia ajustada, Se a precisio ea estabilidade da freqéncia so criticas, uma outra maneira de genar sinais de clock pode ser usada: um gerador de clock a cristal. Ele utiliza um componente soe estivel chamado cristal de quarizo, Um pedaco de cri de quartzo pode ser conado, com forma e tamanho especi ficos, para vibrar (ressoar) em uma freqiiéncia precisa € extremamente estivel com a temperatura € com o envelhe- cimento. Cristais com freqéncias de 10 KHz. a 80 MHz es- tio prontamente disponiveis. Quando um cristal € coloca- do em determinaclos circuitos, estes podem oscilar em uma freqiiéncia precisa ¢ estavel, igual 4 Freqiiéncia de resso- nancia do cristal. Dois destes circuitos sto mostrados na Fig, 5-58, circuito da Fig. 5-58(a) € construido usando inverso- res TTL 741504, Poderiamos também usar o inversor Schmitt trigger 741814, O valor de Resté geralmente entre 300 e 1500 1, € depende do tipo do cristal utilizado e d tante preci sua freqilén- a a Tarsoa O.01KF —7aLso4 {LI IU Cristal Fig. $-58 Circuitos cia. Este circuito € capaz de produzir freqiiéncias de clock. de até 20 MHz, © circuito da Fig. 5-58(b) usa inversores CMOS do CI 74HC04. Um valor tipico para RE 100 kO. Este circuito € capaz de oscilar em freqéncias de até 10 MHz. Geradores de clock a cristal, como aqueles mostrados na Fig, 5-58, so usucdos em todos os sistemas baseados em microprocessadores e em microcomputadores, ¢ também em qualquer aplicacao na qu gerado com preciso, Veremos algun os proximos capitulos. sinal de clock necessite ser 1s destas aplicagoes Questdes de Revisio 1, Determine a freqéncia aproximada do oscilador Schmittrigger que utiliza um T4HCH com R= 10 Ke C = 0,005 pF, 2. Determine a freqiiéncia aproximada e a taxa de ciclo de um oscilador 355 para R, = Ry = 22 kN © C 2.000 pF. | 3. Qual € a vantagem dos geradores de clock a cristal sobre aqueles haseados em RC 5-25 DEPURAGAO DE CIRCUITOS COM FLIP-FLOPS Os Cis de flip-flops sto susceptiveis aos mesmos tipos de falhas intetnas e externas que ocorrem em circuitos lOgi- cos combinacionais. Todas as técnicas de depuragio, dis cutidas no Cap. 4, podem ser prontamente aplicadas aos Gircuitos que contém FFs tanto quanto Aqueles com por- tas l6gicas, Por causa de suas caracteristicas de meméria, os ciecui: tos com FFs com uma ou mais falhas freqiientemente exi- bem sintomas que no ocorreriam em circuitos combinacl- onais. Alguns deles sio descritos a seguir. Entradas em Aberto Entradas desconectadas ou em flutuagao de qualquer cit- cuito l6gico sio especialmente susceptiveis para captar flu- Cristal TLL 7aHo04 7aHcoa 100 pF radores de clock a cristal: (a) usando inversores TTL; (b) usando inversores CMOS,tuagdes de tensio esparias denominadas mufdo. Se o ruido € grande o suficiente em amplitude € duracio, a saida do ciseuito Iégico pode alterar seu estado em resposta a0 ru do, Em uma porta l6gica, a saida retorna ao seu estado ori- ginal quando o ruido termina. Num FF, entretanto, a said permanece no seu novo estado por causa da sua caracteris tica de memoria, Assim, 0 efeito de captacao do ruido em qualquer entrada aberta € usualmente mais crtico para um FF ou latch do que para uma porta logica As entradas mais susceptiveis do FF sto aquelas que podem coloci-lo em um estado diferente, tais como: CLK, PRESET e CLEAR. Sempre que voce vir uma stida le FF mudando de estado de modo errtico, voc® pode conside- rar a possibilidade de uma conexdo aberta em uma destas entradas, EXEMPLO 5: A Fig. 5-59 mostra um registrador de deslocamento de tres bits construide com flip-flops TTL. Inicialmente, todos os FFs estao no estado BAIXO antes de os pulsos de clock serem aplicados. Conforme os pulsos de clock sio aplica- dos, cada transigao positiva causa 0 deslocamento da infor magao de cada FF para o outro 4 sua diteita. O diagrama ‘mostra a seqliéncia “esperada” de estados dos FFs depois de cada pulso de clock. Ja que J, = 1e K; = 0, o flip-flop X, vai para ALTO no pulso de clock 1, e permanecera li dus rante os pulsos subsegiientes, Este nivel ALTO se desloca 48 Flip-Flops Dis 147 para X; e depois para X, nos pulsos de clock 2 ¢ 3, respee- livamente, Assim, aps 0 terceiro pulso, todos os FFS esta. io em ALTO, e devem permanecer neste nivel conforme 1s pulsos wo sendo aplicados. Agora vamios supor que a resposta “real” dos estados dos FFs € aquela mostrada no diagrama. Aqui os FFs mudam, como esperado nos primeiros trés pulsos de clock. A partir dai, o flip-flop X,, em vez de ficar em ALTO, alterna entre ALTO e BAIXO, Que possivel fallia dle circuito pode proc- zir este comportamento? Solugao No segundo pulso, %; vai para ALTO. Isto deveria fazer Le K, = 0, de modo que todos os pulsos de clock seguin- tes deveriam setar 3 Em vez disso, vemos X, mudan- do de estado (comutando) em todos os pulsos depois do segundo. Esta comutagao ocorreria se J, € K, estivessem ambos em ALTO, A falha mais provavel & uma interrupeao da ligagio entre X,¢ K,, Lembre-se de que um dispositive TTL responde a uma entrada aberta como se estivesse em, nivel l6gico ALTO, portanto K, em aberto seria o mesmo que em ALTO. Saidas em Curto (© exemplo a seguir ilustra como uma falha em um circuit com FF pode causar um sintoma enganador, o que resulta ‘em mais tempo gasto para isolar a fala, te Xe 4 x, do ° cK Ko Xo Pulse de lack “Esperadet ear numero |x XX |X Xi Xo ‘ Smo | fb 8 2 ieettose eet 3 Petes 4 feet to pee acca $ ae + 400 6 we 7 Serer 8 eee set Fig. 5.59 1 semplo 519.148 istemas Digitals Principios e Aplicagoes EXEMPLO 5-20 Considere 0 circuito da Fig, 5-60 e examine as indicagdes da ponta de prova relacionadas na tabela. Existe um nivel BAIXO na entrada D do FF quando pulsos sto aplicados em sua entrada CLK, mas a saida Qfalha em ir para BAIXO. © estudante que testa 0 circuito considera cada uma das possiveis falhas: 1. 72-5 esti internamente em curto com V, 2. Z1-4 esti internamente em curto com V. 3. 225 ou Z1-4 estd externamente em curto com V, 4. 22-4 esti intemamente ou externamente em curto coma TERRA. Isto deveria manter PRE ativado e estaria se sobrepondo a entrada CLK. 5. Existe uma falha interna em Z2 que inibe Q de respon: der corretamente a suas entrada, Depois de fazer as verificacdes necessirias com © ohmimetro, o estudante descarta as primeiras quatro possi- bilidades. Ele também verifica os pinos de V,,¢ TERRA & constata que estio com valores de tensio adequados, Ele fica relutante em dessoldar 22 do circuito até ter centeza de que o chip esté ruim, e portanto decide examinar 0 sinal de liza um oscilosc6pio para visualizar a amplitu- de, a frequéncia, as larguras de pulso e os tempos de tran- sigao. Constata que tudo esti dentro das especificagdes do 7ALS7A. Finalmente, conclui que Z2 esti danificado, Ele retira 0 chip 741874 e troca-o por outro. Para seu espanto, 0 Circuito com 0 novo chip se comporta exatamente do mesmo modo. Apés cocar a cabeca, decide trocar 0 chip das portas NAND, embora sem saber por qué. Como era de se esperar, nfo hi mudanea na operagio do circuito, ‘Tomando-se mais perplexo, ele recorda que seu profes- sor de laborat6rio enfatizava a importincia de se realizar ‘uma verificagio visual cuidadosa na placa de circuito im- presso, e entao comeca a examind-la com atengao. Ele de- tectou uma ponte de solda entre os pinos 6 e 7 de Z2, Re- moveu-a € testou © circuito que funcionou corretamente. Explique por que este erro produziu a operacio observa- da Solugao ‘Aponte de solda estava colocando a saida @ em curto com a TERRA. Isto significa que a saida © estava permanente- mente fixa em nivel BAIXO. Lembre-se de que, em todos 0 tipos de latch € FFs, as saidas J e Q sao internamente interligadas, de modo que o nivel de uma afeta o nivel da outra. Por exemplo, Veja novamente © circuito interno de ‘um flip-flop -K na Fig. 5-23. Repare que um nivel BAIXO constante em © manteria uma das entradas da porta NAND 3 em BAIXO, e portanto Q teria que ficar em ALTO inde- pendentemente das condigdes para J, Ke CLK. © estudante aprendeu uma importante licao sobre de- puracao de circuitos com FFs, Ele aprendeu que ambas as saidas devem ser verificadas quanto a falhas, mesmo aque- Jas que nao estejam conectadas a outros dispositives Desalinhamento do Clock ‘Um dos problemas mais comuns em circuitos sincronos é 0 desalinhamento do clock. Ui tipo de desalinhamento do clock ocorre quando um sinal de clock, devido aos atrasos de propagagao, alleanga as entradas CLK dos diversos FFs em instantes de tempo diferentes. Em varias situagdes 0 desalinhamento pode fazer com que o FF va para um esta- do errado. Isto € mais bem ilustrado com um exemplo, Observe a Fig. 5-61(a), onde o sinal CLOCK esta conec- tado diretamente ao FF Q, e indiretamente a Q, através da porta NAND e do INVERSOR. Ambos os FFs supostamente seriam disparados pela descida de CLOCK, pois Xesti em ALTO. Se considerarmos que, inicialmente, Q, = Q: = 0 X= 1, a wansigio negativa de CLOCK! deveria setar Q, = 45 sv , 21: 741800 +14 4 14 Zz. 74/874 Ae PRE 4 2| 21 22 ote : set] 5s) 2! x 7 co4 3 = clk ze Pino | Concigae Zia] ALTO +8Y 212) ALTO 21-3) BAIXO atte 222) BAIXO cuR 223) Pulse 225] ALTO zis] ALTO1 e nao ter efeito sobre Q,. As formas de onda na Fig. 5- 61(b) mostram como o desalinhamento do clock pode pro- duzir 0 disparo incorreto de Q, Por causa dos atrasos ce propagacio combinados da porta NAND e do INVERSOR, as transicdes do sinal CLOCK2 stio atrasadas em relaclo a0 CLOCK por uma parcela de tem- po 4, A transi¢lo negativa le CLOCK2 chega na entrada CLK dle Q,, ap6s um tempo f, da transi¢ao negativa de CLOCK1 aparecer na entrada CLK de Q,. Esta parcela de tempo, f, € © desalinhamento do clock, A descida de CLOCK faz Q,ir 45 Flip-Flops e Dispositivos Correlatos 149 part ALTO depois de um tempo f,, que € igual ao atraso de propagacao fy de Q,. Se f, fosse menor do que o desalinhamento ,, Q, estaria em ALTO na descida de CLOCK2, ¢ isto poderia setar incorretamente Q; = 1 caso seu tempo de setup, fy Fosse atendido. Por exemplo, considere que o desalinhamento do clock €40 ns © 0 fy de Q, € 25 ns. Assim, Q, vai para ALTO 15 ns antes da descida de CLOCK2, Se o tempo de setup de for menor do que 15 ns, Q. vai responder ao nivel ALTO em sua entrada Dna descida de CLOCK2, e Q, vai para =e ) > clock 2 (au iH i, cLocke ! ! Qe | desalinhamento; | thovde Q. toande Q, o Fig. 5.61 0 desalinhamento do clock ocorre quando dois fip-lops « tem instantes de tempo ligeitamente diferentes devido a unm atraso 0 : permaneces BAIKO esalinhamento = atrasos combinadas da porta NAND @ do INVERSOR, ue supostamente so disparados simultaneamente sto disparaclos| na cheyada do sinal de elock do segundo flip-flop150 Sistemas Digitais Prinefpios e Aplicacoes ALTO. Isto, naturalmente, nao & a resposta esperada para Q.. Ela supostamente permaneceria em BAIXO. Os efeitos do desalinhamento do clock nem sempre so fiiceis de detectar, porque a resposta do FF afetado pode ser intermitente (algumas vezes funciona corretamente, utras nao). Isto ocorre porque a situacio depende dos atra- s08 de propagacio do circuito e dos parimetros de tempo- Hizagio do FF, que variam com a temperatura, com 0 com- primento das ligacdes, com a tensio de alimentagao e com © caregamento, Algumas vezes, apenas a simples coloca- cho da ponta de prova do osciloscopio em uma saida de FP ou porta logica adiciona capacicancia de carga suficiente para aumentar 0 atraso de propagacao do dispositive € fazer 0 circuito funcionar corretamente. Entao, quando a ponta & removida do circuito, a operacdo incorreta reaparece, Este € 0 tipo de situaglo que explica por que a engenheiros ficam grisalhos prematuramente. Problemas causados por desalinhamento de clock podem, ser eliminados igualando:se os atrasos das diversas trajeté- rias do sinal de clock, de modo que a transicao ativa atinja cada FF aproximadamente ao mesmo tempo. Iso € exami nado no Problema 5-49, Questdes de Revisio 1. O que € desalinhamento do clock? Como isto pode wusar um problema? RESUMO 1. Um flip-flop ¢ um circuito l6gico com propriedade de memé sia, de modo que suas saidas Qe Q-vao para um novo esta- ddo, em resposia a um pulso de entrada, ¢ permanecem neste novo estado apds © pulso de entrada terminae 2, Una latch NAND e unt latch NOR sito FFs simples que respon- dem a ngveis Logicos nas suas entradas SET € CLEAR 3. Limpar (ressetat) um FF significa que suas saidas assumem 0 estado Q= 0) Q = I, Setar um FF significa que suas saidas assumem 0 estado Q= 1/9 = 0 4, Flip-flops com clock tem uma entrada de clock (CLK, CP, CH que € disparada pela borda, significando que ela dispar 0 FF na transicio positiva ou na transicdo negativa 5. Os Fs disparades pela bork podem ser levados para um avo estados pela teansigto ativa da entrada de clock, de ‘acordo com as estados das entradas sineronas do FF (5, Cou J, Kou Dy 6. “A.muaioria dos FFs com clock também tem entradas assineronas, {que podem setar ow ressetar a FF independentemente da entrada de clock. 7. Q latch Dé um lateh NAND modifieado que opera como um. flip-lop D, s6 que ele nao € disparado por teinsigao. 8. Algumas das utizacdes mais importantes dos FFs incluem ar- naizenamento e transferéncia de dados, eslocamento serial de dados, contagem e divisio de Frequiéacia, 9. Um monoestivel é um circuito lgico que pocle ser dispara- do a panir do seu. estado normal de repouso (Q = 0) part ‘seu estado ativo (Q = 1), onde permanece por um intervalo dle tempo proporcional a! uma constante de tempo RC 10, Circuitos que possuem entradas do tipo Schmitt-arigger res pondem de modo confiivel a sinais que variam lentamente € produzem saidas com teansigoes bem-

Você também pode gostar

• It Ends with Us: A Novel

  

  No Everand

  It Ends with Us: A Novel

  Colleen Hoover

  Nota: 4.5 de 5 estrelas

  4.5/5 (5743)
• The Subtle Art of Not Giving a F*ck: A Counterintuitive Approach to Living a Good Life

  

  No Everand

  The Subtle Art of Not Giving a F*ck: A Counterintuitive Approach to Living a Good Life

  Mark Manson

  Nota: 4 de 5 estrelas

  4/5 (5794)
• The 7 Habits of Highly Effective People

  

  No Everand

  The 7 Habits of Highly Effective People

  Stephen R. Covey

  Nota: 4 de 5 estrelas

  4/5 (353)
• • Revistas
  • Podcasts
  • Partituras
• The Perfect Marriage: A Completely Gripping Psychological Suspense

  

  No Everand

  The Perfect Marriage: A Completely Gripping Psychological Suspense

  Jeneva Rose

  Nota: 4 de 5 estrelas

  4/5 (1105)
• The Art of War: A New Translation

  

  No Everand

  The Art of War: A New Translation

  Sun Tzu

  Nota: 4 de 5 estrelas

  4/5 (3044)
• The Covenant of Water (Oprah's Book Club)

  

  No Everand

  The Covenant of Water (Oprah's Book Club)

  Abraham Verghese

  Nota: 4.5 de 5 estrelas

  4.5/5 (517)
• The Subtle Art of Not Giving a F*ck: A Counterintuitive Approach to Living a Good Life

  

  No Everand

  The Subtle Art of Not Giving a F*ck: A Counterintuitive Approach to Living a Good Life

  Mark Manson

  Nota: 4.5 de 5 estrelas

  4.5/5 (20001)
• Pride and Prejudice: Bestsellers and famous Books

  

  No Everand

  Pride and Prejudice: Bestsellers and famous Books

  Jane Austen

  Nota: 4.5 de 5 estrelas

  4.5/5 (19653)
• The Handmaid's Tale

  

  No Everand

  The Handmaid's Tale

  Margaret Atwood

  Nota: 4 de 5 estrelas

  4/5 (13185)
• The Hobbit

  

  No Everand

  The Hobbit

  J. R. R. Tolkien

  Nota: 4.5 de 5 estrelas

  4.5/5 (25132)
• Art of War: The Definitive Interpretation of Sun Tzu's Classic Book of Strategy

  

  No Everand

  Art of War: The Definitive Interpretation of Sun Tzu's Classic Book of Strategy

  Stephen F. Kaufman

  Nota: 4 de 5 estrelas

  4/5 (3321)
• Never Split the Difference: Negotiating As If Your Life Depended On It

  

  No Everand

  Never Split the Difference: Negotiating As If Your Life Depended On It

  Chris Voss

  Nota: 4.5 de 5 estrelas

  4.5/5 (3269)
• Good Omens: A Full Cast Production

  

  No Everand

  Good Omens: A Full Cast Production

  Neil Gaiman

  Nota: 4.5 de 5 estrelas

  4.5/5 (10904)
• And Then There Were None

  

  No Everand

  And Then There Were None

  Agatha Christie

  Nota: 4.5 de 5 estrelas

  4.5/5 (8929)
• Freakonomics Rev Ed

  

  No Everand

  Freakonomics Rev Ed

  Steven D. Levitt

  Nota: 4 de 5 estrelas

  4/5 (7837)
• American Gods: The Tenth Anniversary Edition

  

  No Everand

  American Gods: The Tenth Anniversary Edition

  Neil Gaiman

  Nota: 4 de 5 estrelas

  4/5 (12942)
• The 7 Habits of Highly Effective People: The Infographics Edition

  

  No Everand

  The 7 Habits of Highly Effective People: The Infographics Edition

  Stephen R Covey

  Nota: 4 de 5 estrelas

  4/5 (2475)
• Habit 6 Synergize: The Habit of Creative Cooperation

  

  No Everand

  Habit 6 Synergize: The Habit of Creative Cooperation

  Stephen R. Covey

  Nota: 4 de 5 estrelas

  4/5 (2499)
• The Hobbit

  

  No Everand

  The Hobbit

  J. R. R. Tolkien

  Nota: 4.5 de 5 estrelas

  4.5/5 (24585)
• American Gods [TV Tie-In]: A Novel

  

  No Everand

  American Gods [TV Tie-In]: A Novel

  Neil Gaiman

  Nota: 4 de 5 estrelas

  4/5 (12519)
• Habit 3 Put First Things First: The Habit of Integrity and Execution

  

  No Everand

  Habit 3 Put First Things First: The Habit of Integrity and Execution

  Stephen R. Covey

  Nota: 4 de 5 estrelas

  4/5 (2506)
• How To Win Friends And Influence People

  

  No Everand

  How To Win Friends And Influence People

  Dale Carnegie

  Nota: 4.5 de 5 estrelas

  4.5/5 (6507)
• Good Omens

  

  No Everand

  Good Omens

  Neil Gaiman

  Nota: 4.5 de 5 estrelas

  4.5/5 (12010)
• The 7 Habits of Highly Effective People

  

  No Everand

  The 7 Habits of Highly Effective People

  Stephen R. Covey

  Nota: 4 de 5 estrelas

  4/5 (2564)
• Wuthering Heights (Seasons Edition -- Winter)

  

  No Everand

  Wuthering Heights (Seasons Edition -- Winter)

  Emily Brontë

  Nota: 4 de 5 estrelas

  4/5 (9486)
• The Iliad: A New Translation by Caroline Alexander

  

  No Everand

  The Iliad: A New Translation by Caroline Alexander

  Homer

  Nota: 4 de 5 estrelas

  4/5 (5700)