Circuitos combinacionales.

Funciones integradas
Salvador Marcos Gonzlez
salvador.marcos@uah.es

TECNOLOGA INDUSTRIAL II Bachillerato

Funciones integradas
Introduccin
La introduccin en el diseo de sistemas digitales de circuitos MSI (media escala de integracin) da como resultado la sustitucin de los anteriores mtodos de diseo. La obtencin de una funcin lgica como solucin a un problema particular, la bsqueda de la minimizacin de la misma y la implementacin con funciones SSI, era el proceso habitual. Sin embargo, al implementar funciones lgicas con circuitos MSI, la funcin booleana se expresa en su forma cannica, es decir cada trmino de la funcin booleana contiene todas las variables, bien en su forma directa o negada, y se implementa directamente sin minimizacin. El coste de un sistema digital es proporcional al nmero de circuitos integrados del sistema, de forma que el objetivo es reducir el nmero de pastillas. En este captulo vamos a estudiar diversas funciones MSI empleadas frecuentemente en circuitos digitales y que deben conocerse para el anlisis y diseo de circuitos.

Multiplexores
El multiplexor o selector de datos, selecciona 1 de entre n lneas de entrada de datos, donde n es una potencia de 2. Para realizar esta funcin dispone de un nmero de lneas de entrada de seleccin, de tal forma que puedan referenciarse las n lneas de entrada de datos, adems suele tener una o varias lneas de habilitacin, de tal forma que cuando la lnea est activa queda habilitada la funcin multiplexora y cuando no lo est se inhibe el funcionamiento del mismo. La siguiente implementacin, figura 5.2, corresponde a la de un multiplexor a nivel de puertas. Tambin se muestra un diagrama de bloque representativo en la figura 5.1.

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Figura 5.1. Bloque representativo de un multiplexor de 4 canales

Figura 5.2. Circuito de puertas de un multiplexor de 4 canales

La funcin Booleana que representa la salida f del circuito viene dada por la expresin: f =ABD1+ABD2+ABD3 +ABD4 Pueden seleccionarse lneas de datos mediante la aplicacin de la combinacin binaria apropiada aplicada a las lneas de control A y B. Cuando las lneas de control son AB = 00, la salida del circuito es D0
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El nmero de lneas de datos a seleccionar puede incrementarse mediante la eleccin de multiplexores con un mayor nmero de ellas, o mediante una combinacin de multiplexores. La figura siguiente (figura 5.3) muestra la ampliacin de una funcin multiplexora de 4 entradas de datos a una de 8 entradas, mediante la utilizacin de la entrada de habilitacin como una entrada de seleccin adicional.

Figura 5.3. Ampliacin de las entradas de datos

Otra forma de expandir el nmero de entradas de datos es mediante la multiplexacin a dos o ms niveles. La siguiente figura (figura 5.4) muestra la implementacin de un multiplexor 1 de entre 64 mediante funciones 1 de entre 8 y con dos niveles de multiplexado.

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Figura 5.4. Ampliacin de las entradas de datos multiplexando a 2 niveles

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La funcin multiplexora como generador lgico de funciones

La ecuacin booleana para la salida de un multiplexor que tenga 4 entradas de datos es: f= BAD0+ BAD1+ BAD2+ BAD3 las variables A y B se usan como seales para las lneas de control. A y B pueden despejarse como factores en cualquier funcin de n variables, aplicndose luego a las lneas de datos las funciones residuo de n-2 variables. Por ejemplo, si n es 3, pueden aplicarse 4 seales de 1 variable a cada una de las lneas de datos. Suponiendo C como esa tercera variable, las seales posibles en las lneas de datos son C C 0 y 1. Para el multiplexor de 4 entradas, hay 3 posibles opciones para las variables de control: AB, AC y BC, pudindose asociarse estas combinaciones con lneas de datos individualmente como se muestra en los siguientes mapas de Karnaugh.

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Por ejemplo para la funcin de 3 variables f= CBA+CBA+CBA+CBA se implementa de las distintas formas-, variables de control AB, AC y BC, en la siguiente figura.

Figura 5.5. Implementacin de funciones con multiplexores

Considera ahora la implementacin de la funcin de 4 variables f =

0,2,5,6,10,11,13,15 utilizando un multiplexor de 4 entradas. Para este caso la

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aplicacin de 2 variables a sus entradas de control dejar funciones residuo de 2 variables aplicadas a sus entradas de datos. Se han elegido las variables d y c para aplicar a las entradas de control, el mapa de Karnough queda dividido en 4 tablas de 4 celdas y 2 variables, la simplificacin slo puede hacerse dentro de ellas Si se elige un multiplexor con 8 entradas de datos y se eligen las variables d, c y b para ser asignadas a sus entradas de control, el mapa queda dividido en 8 tablas de 2 celdas y una variable, pudindose realizar la simplificacin solamente dentro de ellas. La figura 5.5. refleja la implementacin de la funcin con multplexores de 4 y 8 entradas de datos.

Figura 5.5. Implementacin de funciones con multiplexores

Si el nmero de variables de la funcin aumenta, se implementa con ms de un nivel de multiplexado. Sea por ejemplo la funcin de 5 variables f = 0,1,3,6,7,8,14,15,17,18,20,21,22,24,27,28,31 que implementaremos con multiplexores de 4 entradas de datos. Para el primer nivel elegimos las variables e y d. Formamos una tabla como la mostrada seguidamente, donde la columna de la izquierda muestra los trminos producto que conforman la funcin y las columnas de la derecha, encabezadas por ed, ed, ed y ed muestran el resultado de sacar factor comn
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ed, ed, ed y ed en los trminos producto de la funcin. Las funciones de entrada para el multiplexor del primer nivel resultan: D01 = cba+cba+cba+cba+cba D02 = cba+cba+cba+cba+cba D03 = cba+cba+cba+cba+cba D04 = cba+cba+cba+cba+cba
funcin 0 1 3 6 7 8 14 15 17 18 20 21 22 edcba edcba edcba edcba edcba edcba edcba edcba edcba edcba edcba edcba edcba ed cba cba cba cba cba cba cba cba cba cba cba cba cba cba cba cba cba ed ed ed

24 edcba 27 edcba 28 edcba 31 edcba

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El segundo nivel puede generar las funciones de 3 variables obtenidas como muestran los mapas anteriores, donde se han tomado b y a como variables asignadas a las entradas de control. La figura 5.6. muestra la implementacin de la funcin.

Figura 5.6. Implementacin de una funcin de 5 variables

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Demultiplexores
Un demultiplexor realiza la funcin contraria a la del multiplexor. Consta de una entrada de datos, un nmero de entradas de control (generalmente 1, 2 o 3), una entrada de habilitacin y un nmero de salidas, 2n de lneas de control . La funcin que realiza es la de conectar la lnea de entrada de datos con aquella lnea de salida que le indique el valor binario de las lneas de control. La figura 5.7. muestra la implementacin de un demultiplexor con cuatro salidas y una entrada de habilitacin.

Figura 5.7. Demultiplexor

Decodificadores
Un decodificador de uso comn tiene cuatro lneas de entrada y diez lneas de salida, decodificador decimal, de manera que la combinacin presente en su entrada se indica a su salida activando, normalmente a nivel bajo, con un 0, la lnea correspondiente. As la combinacin dcba = 0000 hace que la lnea de salida 0 est a nivel bajo, con 0, mantenindose las restantes a nivel alto, con 1. Su bloque representativo se muestra el la figura 5.8.

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Figura 5.9 Representacin de un decodificador decimal

Aplicaciones de los demultiplexores

Adems de su aplicacin normal, como decodificador, si se utiliza con una cierta cantidad de lgica aadida, puede utilizarse como cambiador de cdigo como muestra el ejemplo de la siguiente figura en la que se utiliza para cambiar entre el cdigo NBCD y el cdigo 3 entre 5.

NBCD d P0 P1 P2 P3 P4 P5 P6 P7 P8 P9 0 0 0 0 0 0 0 0 1 1 c 0 0 0 0 1 1 1 1 0 0 b 0 0 1 1 0 0 1 1 0 0 a 0 1 0 1 0 1 0 1 0 1 v 1 1 1 0 0 0 0 1 1 1

Cdigo 3 entre 5 w 0 0 1 0 1 1 1 0 1 1 x 0 1 0 1 0 1 1 1 0 1 y 1 0 0 1 1 0 1 1 1 0 z 1 1 1 1 1 1 0 0 0 0

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Codificadores
La funcin que realiza un codificador es la de asignar una combinacin binaria a sus salidas para cada una de sus entradas. Se ha de cumplir que el nmero de entradas sea igual a 2n de salidas La definicin anterior implica que no puede haber simultneamente ms de una entrada activa. Este inconveniente se solventa en los llamados codificadores con prioridad, de manera que al serle asignado a sus entradas una prioridad, estas pueden estar activas simultneamente ya que solamente se codificar la ms prioritaria de las activas. La siguiente tabla expresa este funcionamiento para un codificador con nueve entradas, siendo la prioridad mas alta la del 9 y la mas baja la del 1.
entradas 1 H X X X X X X X X L 2 H X X X X X X X L H 3 H X X X X X X L H H 4 H X X X X X L H H H 5 H X X X X L H H H H 6 H X X X L H H H H H 7 H X X L H H H H H H 8 H X L H H H H H H H 9 H L H H H H H H H H salidas HHHH LHH L LHHH H LLL HLLH HLHL H L HH HHLL HHLH HHHL

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Comparadores
Comparar dos nmeros es indicar en que situacin se encuentra uno respecto del otro, si uno es mayor, igual o menor que el otro. Para un dispositivo lgico que realice la funcin de comparador de nmeros con un solo bit, podemos expresar su funcionamiento y diseo de la siguiente forma:
A 0 0 1 1 B 0 1 0 1 A>B 0 0 1 0 A=B 0 1 0 0 A<B 1 0 0 1

Figura 5.10. Comparador de 2 nmeros de 1 bit

Para realizar comparaciones de nmeros mayores, mas de un bit, se compara el bit ms significativo de ambos nmeros, y slo cuando son iguales se contina la comparacin con el siguiente bit en peso, as hasta terminar con el bit menos significativo, caso de dos nmeros iguales. La siguiente figura muestra grficamente este concepto para nmeros de 4 bits.

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Figura 5.11 Comparador de nmeros de 4 bits

El anlisis del esquema indica la posibilidad de encontrarse todas las salidas a 1 lgico, es necesario por tanto inhibir el funcionamiento de las etapas de comparacin, de manera que solamente si los bits comparados son iguales, la siguiente etapa de comparacin acte. Adems el diseo debe contemplar la posibilidad de conexin en cascada del dispositivo para comparaciones de nmeros de mayor longitud de bits. Esto se consigue aadiendo al diseo las entradas externas a>b, a=b y a<b. Con las modificaciones hechas que recoge la figura anterior, los bloques quedaran de la forma indicada en la siguiente tabla:

a=b 0 1 1 1 1

A X 0 0 1 1

B X 0 1 0 1

A>B 0 0 0 1 0

A=B 0 1 0 0 1

A<B 0 0 1 0 0

La figura 5.12 de la siguiente pgina muestra la implementacin de este bloque mediante puertas. En la misma figura se representa el bloque funcional del CI 7485, un comparador de nmeros de 4 bits con la posibilidad de conexin en cascada.

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Figura 5.12. Circuito Comparador

Plas
Un array lgico programaba (PLA, en ingls Programmable Logic Array) es un chip MSI que puede considerarse constituida por dos memorias ROM por separado. Una se denomina ROM Y, o generador de producto lgico, y la otra se denomina ROM 0, o generador de suma lgica. La siguiente figura muestra el esquema en bloques de un PLA sencillo.

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En el esquema las lneas A y B son entradas a la ROM Y y las salidas son los trminos producto P0 y P3 ( AB y AB ) que se generan en lneas separadas. Estos trminos producto son entradas a la ROM 0 donde se genera la suma lgica. As en el esquema se ha generado la funcin f = P0 + P3 = AB + AB = AB El esquema en bloques puede representarse mediante una matriz de conexiones como se muestra en la figura siguiente.

Figura 5.13. Matriz de conexiones

El nmero de lneas verticales en el array Y determina el nmero de trminos Y que se pueden generar. En el ejemplo slo hay dos lneas verticales y por tanto slo se pueden generar dos trminos producto posibles. El nmero de lneas horizontales en el array 0 define el nmero de funciones de salida, en este caso una. Las funciones de salida se generan siempre en suma de productos ( S de P ) de dos niveles, pudindose generar con un array lgico programaba tantos trminos elementales como trminos cannicos. Un PLA puede usarse como generador de funciones Booleanas. El siguiente ejemplo muestra la implementacin de las cuatro funciones de seis variables: f1 = fedcba+fea+dca+db 1 2 3 4 f1 =feba+dca+db+fe 5 6 4 7 f1 =fedca+dcba+dca+dba 8 9 10 11 f1 =edcba+fea+db+dc+fe 12 13 4 14 7 Una inspeccin de las ecuaciones anteriores indica que hay 14 trminos producto separados, algunos en forma cannica y otros no. Dado que hay 6 variables de entrada y 14 trminos que se deben generar, se requiere un array Y de 12x14 y un array O de 4x12, tal como muestra la figura 5.14.
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Figura 5.14. Implementacin de f1,f2,f3 y f4 con un PLA

En total se necesita un PLA con capacidad de almacenamiento de 224 bits para la implementacin de estas 4 funciones.

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