1

Instituto Tecnolgico de Costa Rica Escuela de Ingeniera Electrnica EL 3307 Diseo Lgico

Ejercicios Tema: Circuitos combinacionales

Recopilacin realizada por:

Ing. Jos Alberto Daz Garca

Diciembre 2008

PROBLEMAS
2

Al final del libro sepresentan las respuestas a los problemasmarcados con asterisco. 3.1 Considere el circuito mostradoen la figura P3.1. a) Elaborela tabla de verdadpara la funcinf b) Si cadacompuertadel circuito se implementacomo una compuertaCMOS, cuntos transistores senecesitan?

Figura P3.1

Circuito

CMOS en suma de productos.

3.2 a) Demuestre que el circuito de la figura P3.2 equivalefuncionalmenteal de la

figura P3.1. b) Cuntos transistores senecesitan paraconstruir estecircuito CMOS?

X2

Figura P3.2

Circuito CMOS construido con multiplexores.

3.3

a) Demuestre que el circuito de la figura P3.3 equivalefuncionalmenteal de la figura P3.2. b) Cuntos transistores senecesitan paraconstruir estecircuito CMOS si cada compuertaXOR seimplementausandoel circuito de la fi~ 3.61tf?

154

CAPTULO 3

TECNOLOGiA DE IMPLEMENTACIN

Figura P3.3

Circuito pora el problema 3.3.

.3.4

3.5 3.6

En la seccin 3.8.8 dijimos que es posible construir una compuertaANO CMOS de seisentradas con dos compuertas AND de tres entradas y una compuertaAND de dos.Esteenfoquerequiere22 transistores. Muestrecmo usar slo compuertas NAND y NOR CMOS para construir la compuerta AND de seisentradas y calculeel nmeronecesario de transistores. (Sugerencia: aplique el teoremade DeMorgan.) Repitael problema3.4 parauna compuertaOR CMOS de ocho entradas. a) Elaborela tabla de verdadpara el circuito CMOS de la figura P3.4. b) Deriveunaexpresin cannicaen sumade productos parala tablade verdad del inciso a). Cuntos transistores se precisanpara construir un circuito que represente la forma cannicasi slo se usancompuertas AND, OR y NOT?

VDD

VI
VXI

P3.4

Circuito CMOS de tresentradas.

3.7

a) Elaborela tabla de verdadpara el circuito CMOS de la figura P3.5. b) Derive la expresinms deproductospara la tablade versimplede suma dad del inciso a). Cuntos transistores se necesitan para construir el circuito de sumade productosusandocompuertas AND, OR y NOT CMOS?

" ,";" ;,!,"C

VDD
4

Figura P3.5

Circuito CMOS de cuatro entradas.

*3.8

En la figuraP3.6semuestra la mitad de un circuitoCMOS.Derivela otra

mitad quecontengalos transistores PMOS.

Figura P3.6

PON en un circuito

CMOS.

CAPTULO 3

TECNOLOGtA

DE IMPLEMENT

ACIN

3.9

la mitad de un circuito CMOS. Derive la otra mitad que contengalos transistores NMOS.

En la figuraP3.7se

VDD

VXl

VX2

-1 -1
VI

Vx 3
Vx.

:
.
PON en un circuito CMOS.

Figura P3.7

3.10 3.11

Derive una compuertacomplejaCMOS para la funcin lgica!(xl' x2'x3'x.) = m(O, 1,2,4,5,6,8,9, 10). Derive una compuertacomplejaCMOS para la funcin lgica!(x" x2'x3'x.) = m(O,1,2,4,6,8,9, 10, 12, 14).

*3.12 Deriveunacompuerta compleja CMOSparala funcinlgica!

3.13 *3.14

= xy + Xl.

Useel menornmerode transistores posible.(Sugerencia: Considereh. Deriveunacompuerta complejaCMOS parala funcin lgica! = xy + xz+ yz. Use el menornmerode transistores posible.(Sugerencia: Considere h. Paraun transistorNMOS,suponga que k~ = 20 JLAjy2, WjL ,m, VGS = 5 y Y VT = 1 v: Calcule
a) ID cuando VDS b) ID cuando

= 2.5,mjO.5

= 5y VDS= 0.2 V

3.1.5 Para un transistorPMOS,suponga que k; = 10 JlA/V2, Wj L = 2.5 ,mjO.5 ,m, V GS = - 5 V Y V T = - 1 v: Calcule a) ID cuando Vos= -5 V
b) ID cuando VDS = -0.2 V ,m, VGS = 5 V Y VT = 1 v: Calcule RDspara pequeos VDS"

3.16 ParauntransistorNMOS,supongaquek~ = 20 ,Ajy2, WjL = 5.0,mjO.5

*3.17 Para un transistor NMOS, suponga quek~ = 40 ,Ajv2, Wj L

,m, VGS = 3.3 y y VT

= 0.66 v: Calcule Rospara pequeos VOS"

= 3.5ILm/0.35

3.18

0.5JLm, Vas= -5 Y y Vr = -1 v: ParaVos= -4.8 ~ calcule Ros6

Paraun transistor PMOS,suponga que k;
0.35Jlm, Vas

Paraun transistor PMOS,suponga que k;

= 10 JA/y2, W/L = 5.0Jlm/

= 16 JlA/y2, W/L = 3.5Jlm/

= -3.3YyVr=

-0.66 v: Para Vos= -3.2~calculeRos.

3.20 En el ejemplo 3.13 mostramos cmo calcular niveles de voltaje en un inversor

seudoNMOS. En la figura P3.8 se describe un inversor seudoPMOS. En esta tecnologa se usa un transistor NMOS dbil para implementar un resistor de bajada. Cuando Vx = O, ~ tiene un valor alto. El transistor PMOS opera en la regin de trodo, mientras que el NMOS limita el flujo de corriente porque opera en la de saturacin. La corriente que pasa por los transistores PMOS y NMOS ha de ser la misma y est dada por las ecuaciones 3.1 y 3.2. Encuentre una expresin para el voltaje de salida alto, V f = VOH' en trminos de VDD'V7" kp y kn, donde kp y kn son factores de ganancia como se defini en el ejemplo 3.13.

VDD

VDD

Figura P3.8

Inversor

seudoNMOS.

3.21

Parael circuito de la figura P3.8, supongalos valoresk~ = 60 J.LA/y2, k;

x

0.4k~,Wn/L/I= 0.5 Jl,m/O.5 Jl,m,Wp/Lp= 4.0 Jl,m/O.5 Jl,m,Voo = 5 y y VT = 1 V Cuando V = O,calcule lo siguiente:
a) La corrienteesttica, les,., b) La resistencia de encendidodel transistorPMOS

c) V OH
d) La potenciaestticadisipadaen el inversor e) La resistencia de encendidodel transistorNMOS f) Supongaque el inversorse usa para dirigir una cargacapacitivade 70 tF. Con la ecuacin3.4, calcule los retrasosde propagacinde bajo a alto y de

altoa bajo

3.22

a W/L = 4.0 11 11

Repitael problema3.21y suponga que el tamaodel transistorNMOS cambia

'-'"

I..w./0.5 .um.

3.23

En el ejemplo 3.13 (vasela figura 3.72) semuestraque en la tecnologaseudoNMOS el dispositivo de subida se implementa con un transistor PMOS. Repita este problema para una compuerta NAND construida con tecnologa seudoNMOS. Asuma que ambos transistores NMOS en la compuerta tienen los mismos parrnetros, como se especifica en el ejemplo 3.14.

3.24 *3.25

Repita el problema 3.23 para una compuerta NOR seudoNMOS. a) Para Vm = 4 ~ V OH = 4.5, VIL = 1 ~
mrgenes de ruido NM H Y NM L .
VOL

0.3 V y VDD

= 5~

calcule los

b) Considere una compuerta NAND de ocho entradasconstruida con tecnologa NMOS. Si la cada de voltaje a travs de cada transistor es 0.1 v: cul es VOL? Cul es el correspondienteNML si se usan los otros parmetrosdel inciso a)? 3.26 3.27 En condiciones de estado estacionario, para una compuerta NAND CMOS de n entradas, cules son los niveles de voltaje de VOL y VOH? Explique. Para un inversor CMOS, suponga que la capacitancia de carga es C = 150 fF y VDD = 5 ~ El inversorrealiza ciclos a travsde los nivelesde voltaje alto y bajo a una tasa promedio def = 75 MHz. a) Calcule la potencia dinmica disipada en el inversor. b) Para un chip que contiene el equivalente de 250 000 inversores, calcule la potencia dinmica total si 20% de las compuertas cambiavaloresen

cualquiertiempo dado.

el problema 3.27para C = 120fF, VDD = 3.3 y y f= 125MHz. *3.28 Repita 3.29 En un inversorCMOS, supongaque k~ = 20 ,uA/y2, k; = 0.4 x k~. Wn/ ~ = 5.0 ,um/0.5 ,um, Wp/Lp = 5.0 ,um/0.5,um y V DD = 5 v: El inversordirige
una capacitancia de cargade 150 fF. a) Encuentreel retrasode propagacin de alto a bajo. b) Encuentreel retrasode baja propagacin de bajo a alto. c) Cules debenser las dimensiones del transistorPMOS de tal modo que los retrasos de propagacin de bajo a alto y de alto a bajo seaniguales? Ignore el efectodel tamaodel transistorPMOSen la capacitancia de cargadel inversor. 3.30 3.31 Repita el problema 3.29 para los parmetrosk~ = 40,uA/y2, k; = 0.4x k~, Wn/Ln= Wp/Lp = 3.5 ,um/0.35,um y VDD = 3.3 v: En un inversorCMOS, supongaque W"/L,,= 2 Y Wp/Lp = 4. Parauna compuertaNAND CMOS, calcule las razonesrequeridas W/L de los transistores NMOS y PMOS talesque la corrientedisponibleen la compuertaparadirigir la salidatanto a bajo como a alto seaigual a la del inversor. Repitael problema3.31 parauna compuertaNOR CMOS. Repitael problema3.31 parala compuertacomplejaCMOS de la figura 3.16. Debe elegir el tamaode los transistoresde tal modo que, en el peor de los casos,la corrientedisponibleseaal menostan grandecomo en el inversor. Repita el problema 3.31 para la compuerta compleja CMOS de la figura 3.17.

.3.32 3.33

3.34

3.35

En la figura 3.69 mostramosuna solucin al problemade disipacin de potencia estticacuandose usan transistoresde paso NMOS. Suponga que el 8 transistor de subida PMOS se quita de este circuito. Asuma los parmetros
k~ = 60 .u.A/V2, k; = 0.4 x k~, Wni Ln 1.0 J.m/0.25 J.m, W / L = 2.0 J.m/ p p 0.25 J.m, VDD = 2.5 V Y VT = 0.6 V Para VB = 1.6~ calcule lo siguiente:
a) La corriente esttica, 1
.
e.ttal

3.36

b) El voltaje, V r en la salidadel inversor c) La disipacinde potenciaestticaen el inversor d) Si un chip contiene500 000 inversores utilizados de estaforma, encuentre la disipacintotal de potenciaesttica. Con el estilo de dibujo de la figura 3.66,traceuna ilustracin de un PLA programadoparaimplementar.!;(xl'X2'X3)= L m(l, 2, 4,7). El PLA debetener las entradas Xl' . . . ,X3;los trminosproductoPt, . . . , p.; y lassalidas.!; yh. Con el estilo de dibujo de la figura 3.66,traceuna ilustracin de un PLA programadoparaimplementar.!;(xl'X2'X3)= L m(O,3, 5, 6). El PLA debetener . . . , X3; los trminos producto Pt, . . . , p.; y las salidas1; y h. Muestrecmo sepuederealizarla funcin1; del problema3.36 en un PLA del tipo mostradoen la figura 3.65.Dibuje una ilustracinde tal PLA programado para implementar.!;.El PLA debetener las entradas Xl' . . . , X3;los trminos sumaSI' . . . , S4;y las salidas.!;y h. Muestrecmo puederealizarsela funcin1; del problema3.37 en un PLA del tipo mostradoen la figura 3.65.Dibuje una ilustracinde tal PLA programado para implementar 1;. El PLA debetener las entradas Xl' . . . , X3;los trminos suma SI' . . . , S4;y las salidas.!;y h. Repita el problema 3.38 con el estilo de dibujo PLA mostrado en la figura 3.63. Repita el problema 3.39 con el estilo de dibujo PLA mostradoen la figura 3.63. Suponga que.!; se implementacomo se describien el problema3.36 y enumere todas las otras posiblesfuncioneslgicas que puedenrealizarsecon la
las entradas XI' salida h en el PLA.

3.37

3.38

3.39

3.40 3.41 3.42

3.43

Suponga que1; se implementacomo se describi en el problema3.37 y enumere todas las otras posiblesfuncioneslgicas que puedenrealizarsecon la
salida h en el PLA.

3.44

.3.45

3.46

Considerela funcin (XI, x2,X3) = XtX2+ XtX3+ X2X3. Indique un circuito que use cinco tablas de consulta (LUT) de dos entradaspara implementar estaexpresin.Como se muestraen la figura 3.39, elaborela tabla de verdad implementada en cadaLUT. No necesita mostrarlos cablesdel FPGA. Considerela funcin (XI, X2,X3)= L m(2,3,4,6,7). Indique cmosepuede realizar con dos LUT de dos entradas. Como se muestraen la figura 3.39, proporcionela tabla de verdadimplementada en cadaLUT. No necesitamostrar los cablesdel FPGA. Supongala funcin =. XIX2X4 + X2X3X4 + XIX2X3, entoncesuna implementacin directa en un FPGA con LUT de tres entradasrequiere cuatro LUT. Muestre cmo puede hacerseusandosolamentetres LUT de tres entradas. Etiquete la salida de cadaLUT con una expresinque represente la funcin

CAPTULO 3

TECNOLOGtA DE IMPLEMENTACIN

9 3.47 Para f en el problema 3.46,muestre un circuitode LUT de dos entradas que

realice la funcin. Debe usar exactamentesiete L UT de dos entradas.Etiquete la salida de cada LUT con una expresin que represente la funcin lgica que 3.48 implementa. En la figura 3.39 se muestra un FPGA programado para implementar una funcin. En la figura se observa un pin usado para la funcin f y varios pines que

3.49

no se utilizan. Sin cambiarla programacinde algn interruptor que estencendidoen el FPGA de la figura, enumereotras 10 funcioneslgicas,adems def, que puedanimplementarse en los pinesno usados. Suponga que un arreglo de compuertas contieneel tipo de celdaslgicasdescrito en la figura P3.9.Las entradas inl, . . . , in?puedenconectarse a 1, a Oo a cualquierseallgica. a) Muestrecmo puedeusarsela celda lgica pararealizar! = X1X2 + X3' b) Muestrecmo puedeusarsela celda lgica pararealizarf= XIX3 + X:zX3'

Figura P3.9

Celda lgica de arreglo de compuertas.

3.50

Suponga queexisteun arreglode compuertas en el que la celdalgica empleada es una compuertaNANO de tres entradas. Las entradas a cadacompuerta NAND puedenconectarse al, a O o a cualquier seallgica. Muestrecmo pueden realizarselas funcioneslgicassiguientes en el arreglode compuertas. (Sugerencia: Aplique el teoremade DeMorgan.)

a)f= b)f=
3.51

X1X2

+ X3

XIXzX4

+ XzX3X4+ XI
f

Escribacdigo de VHOL para representar la funcin

= X2X3X4 + XIX2X4 + XIX2X3 + XIX2X3

a) Use susherramientas CAD para implementarfen algn tipo de chip, digamos un CPLD. Demuestrela expresinlgica generada paraf por las herramientas.Use simulacin de tiempo para determinarel tiempo necesario para un cambio en las entradas XI' X2o X3para que sepropaguen a la salidaf. b) Repitael inciso a) con un chip diferente,digamosun FPGA. parala implem~ntacinnrl~1cire11itn

3.52 Repita el problema 3.51parala funcin

f 3.53

= (XI +X2 +X4)'

10

(X2 +X3 +X4)' (Xl +X3 +i4)'

(XI +.%3+.%4)

Repitael problema3.51 para la funcin

f (XI. . . . , X7)

= XIX3X6

+ XIX4XSX6 + X2X3X7 + X2X4XSX7

3.54

Qucompuertalgica realiza el circuito de la figura P3.10?TieneesteC1fcuito inconvenientes mayores? Cules?

Figura P3.10

Circuitoporael problema 3.54.

*3.55

Qucompuertalgica realiza el circuito de la figura P3.11?TieneesteCiTcuito inconvenientes mayores? Cules?

~2

Figura P3.11

Circuito poro el problema 3.55.

11

237

~lX2X3X4 x5X6X"" 0000

0001
mi '"9

...
...

1110
'"112 '"113

1111
'"120 '"121

000

'"o '"1

001
O 10m2 011 100 101 110 111

'"10 m3 m4 '"s m6 '"7 mil "'12 ml3 "'14 ml5

'"114 ml15 '"116 "'117 '"118 '"119

ml22 ml23 '"I~ '"125 ml26 "'127

Figura 4.55

Posibleformato pora tablas de verdad de funcionesde siete variables.

PROBLEMAS marcados con asterisco. Al final del libro seproporcionanlas respuestas a los problemas .4.1 Encuentrelas formasen SOPy POS de costo mnimo para la funcin!(xI' x2' X3) = m(l, 2,

.4.2 4.3 4.4

*4.5

3,5). Repita el problema 4.1 parala funcin(XI. X2, X3)= m(l. 4. 7) + D(2,5). Repitael problema 4.1 parala funcin!(xI' . . . , x~ = nM(O,1,2,4, 5, 7, 8, 9, 10, 12, 14, 15). Repita el problema 4.1parala funcinf(xl' . . . ,x~ = m(O, 2, 8,9, 10, 15) + 1>(1,3, 6, 7). Repita el problema 4.1 parala funcinf(xl"" ,XS)= nM(l, 4t 6, 7, 9,12, 1St17,20,21t 22, 23,28,31). Repita el problema 4.1parala funcin!(.%l' . .. '.%5) = Em(O, 1,3,4,6,8,9, 11,13,14,16,19, 20,21,22,24,25) + D(S,7,12,15,17,23).
Repitael problema4.1 para la funcin!(xI' . . . , xs) = m(l, 4,6,7,9, 10, 12, 15, 17, 19,20, 23, 25, 26, 27, 28, 30, 31) + L>(8,16,21, 22). Encuentrecinco funcionesde tres variablespara las que la forma en producto de sumastenga menorcostoque la forma en sumade productos.

4.6
4.7 4.8

-4.9

Unafuncinlgicade cuatrovariables quees igllal a 1 si cualesquiera treso lascuatrode sus

variablesson igualesa l se llama funcin mayoritaria. Diseeun circuito en SOPde costomnimo que implementeestafuncin mayoritaria.

4.10

Derive una realizacin en costo mnimo de la funcin de cuatro variablesque e8 igual a 1 si

_. --4.

..a_ftft ft_ftn+nft'\o...+o ~Q Ap QI1Q VAriSlh1p;~~nn i'!Uales a 1; de otro modo es igual a O.

f
238
.4.11
CAP TUL O 4

IMPLEMl:NT ACIN OPTIMIZADA DE FUNCIONES LGICAS 12

Prueba o muestre un contraejemp]o para ]a afinnacin siguiente: si una funcin/tiene una nica expresin en SOP de costo mnimo, entonces tambin tiene una nica nicaexpresin en POS de costo

mnimo.
.4.12 Un circuito con dos salidastiene que implementarlas funcionessiguientes: f(x) X4) = m(0.2.4.6.7.9)+ D(IO.11)

g(XI. . . . ..1:4)

m(2. 4. 9. 10. 15)

D(O.13.14)

Diseeel circuito de costomnimo y comparesu costocon los costoscombinados de dos circui. tos que implementenfy g por separado. Suponga que las variablesde entradaestndisponibles lO . . .. 4.13

f(XI,...,X5)- L m(I, 4, 5, 11,27,28)+ D(10, 12,14,15,20,31) g(XI,...,X,). Lm(O, 1,2,4,5,8, 14,15,16,18,20,24,26,28,31) + D(10,

11, 12,27)

84.14 Implementeel circuito lgico de la figura 4.23 usandosolamente compuertas NANO. 84.15 Implementeel circuito lgico de la figura 4.23 usandosolamente compuertas NOR. 4.16 4.17 Implementeel circuito lgico de la figura 4.25 usandosolamente compuertas NAND. Implementeel circuito lgico de la figura 4.25 usandosolamente compuertas NOR.

84.18 Considere la funcinf= xrs + xlx~4 + xlx2x4 + xlx3x4 + xlxr4 + lx~S + xlxrs' Derive un circuito de costomnimo que la implementeusandocompuertas NOT,ANO Y OR 4.19 Deriveun circuito de costomnimo que implementela funcinf(xI' . . . ,xJ = Em(4, 7, 8, 11) + D(12, 15). si se suponeque las compuertas lgicastienen una entradade cargamxima de dos. -4.21 Encuentre el circuito de costomnimo para la funcinf(xI' . . . ,x4) = Em(O,4,8, 13,14,15). Suponga que las variablesde entradaestndisponiblesslo en forma sin complementar. (Sugerencia: apliquedescomposicin funcional.) Use descomposicin funcional paraencontrarla mejor implementacinde la funcinf(xI' . . . , xs) = m(l, 2, 7, 9, 10, 18, 19,25,31) + D(O, 15,20,26). Cmosecomparasu implementacin con la implementacin en SOPde costomsbajo? Proporcionelos costos. 84.23 Use el mtodotabular expuestoen la seccin4.9 para hallar una realizacinen SOP de costo mnimo parala funcin
f(Xl,...,X'.4) = m(O,2,4,S,7,S,9,lS)

4.20 Encuentre la realizacin mssimpledela funcinf(xI' . . . , x4) = Em(O,3, 4, 7,9, 10,13,14),

4.22

4.24

4.;j parala tunCIOD Repita el problema

(XI, ...,X4) = Lm(O,4,6,8,9,

15) + D(3,7,11, 13)

13

239

4.25 Repita el problema 4.23parala funcin

(Xl. . . . . x,.). Lm(O, 3,4, 5, 7,9,11)+ D(8, 12,13,14)

las reglasparecidas a distributiva siguientes 4.26 Demuestre quesonvlidas (A B)'C = (A'C) (A + B)'C
4.27

(MC)
+ (B#lC)

= (A'C)

Use la representacin cbica y el mtodo expuesto en la seccin 4.10 para hallar una realizacin

enSOPdecostominimodela funcin!(xt,. . . ,x4) = m(O,2,4,5,7,8,9, 15). 4.28 Repita el problema 4.27paralafuncin!(xt,... ,xs) = XtX3XS + XtX2X3 + xZX:3x.xS+ XtX2Xr4 +
4.29 xxzx:r4xs + xxZX:4xS + XtX3X4xS' Utilice la representacin cbica y el mtodo expuesto en la seccin 4.10 para hallar una realizacin en SOP de costo mnimo de la funcin!(xt, . . . ,x4)' definida por el conjunto ON ON = {OOxO,lOOx, x010, 1111} Y el conjunto de no-importa DC = {00x1,Ollx}. 4.30 En la seccin 4.10.1 mostramos cmo usar la operacin * para hallar los implicantes primos de una funcin f Otra posibilidad consiste en encontrar los implicantes primos mediante la expansin de los implicantes en la cobertura inicial de la funcin. Un implicante se expande eliminando una literal para crear un implicante ms grande (en trminos del nmero de vrtices cubiertos). Un implicante ms grande slo es vlido si no incluye vrtice alguno para el que ! = O. Los implicantes vlidos ms grandes que se obtienen en el proceso de expansin son los primos. En la figura P4.1 se ilustra la expansin del implicante x xZX:3 de la funcin de la figura 4.9, que tambin se usa en el ejemplo 4.16. A partir de la figura 4.9, note que

f = XIX2X3
-

+ XIX2X3 + XIX2X3

XIXr3 /""'/"'1~~~"~~,,
-

Xr3

XIX3

XIX2

X3 X2
NO N()

;\

;\ X3 XI
NO

A ~ XI
NO

Figura P4.1

Expansin del implicanteX.X2X3.

En la figura P4.1 la palabraNO se usapara indicar que el tnnino expandidono es vlido porqueincluye uno o msvrticesde 1. A partir de la grfica es claro que los implicantesvlidos ms grandesque surgende estaexpansinsonXr3 y Xl; setrata de los implicantesprimos

:~

de! Expandalos otros cuatroimplicantesdadosen la coberturainicial del ejemplo4.14 paraencontrartodoslos implicantesprimos de! Cules la complejidadrelativade esteprocedimiento
~n cnmnaracin con la tcnica del orod1K:tn*? -':

'-"

240

..

CAPITULO 4

IMPLEMENTACIN OPTIMIZADA DE FUNCIONES LGICAS

4.31 -4.32

14 Repitael problema4.30 para la funcin del ejemplo 4.17. Expandalos implicantes dadosen 1:

cobertura inicial CO.

Considerelas expresiones lgicas

/ = XIX2X.5 + XIX2X4i.5 + XtX2X4X.5 + XIX2X3X4 + XIX2X3X.5 + X2X3:l:iiS+ XtX2X3x.cXS

g = X2X3:i4 + X2X3:i4i.5 + XtX3Xo4X.5 + XIX2x4'i.5 + XIX3X4X.5 + XtX2X)i.5 + XtX2X3X4X.5
C I u,,~ V U"VGI4 'tU" J

- b'.

4.33

Considere el circuito de la figura P4.2, que implernenta las funcionesfy g. Cul es su coSt() si se supone que las variables de entrada estn disponibles tanto en verdadero como en comple mentado? Redisee el circuito para implernentar las mismas funciones, pero a un costo cuan baj~ seaposible. Cul es el costo de este circuito?

.1'3 .1'4

X3

x.

x. x.

Circuito para el problema 4.33.

4.34

4.33 para el circuito de la figura P4.3. En el circuito use slo compuertas Repita el problema 15 NANO.

Xl X2 Xl

%2 X.

XI X2

g
% %

x2 %3

Figura P4.3

Circuito para el problema 4.34.

4.35 4.36 4.37 4.38

Escriba el cdigodeVHDL paraimplementar el circuitode la figura4.25b.

Escribael cdigo de VHDL para implementarel circuito de la figura 4.27c. Escribael cdigo de VHDL para implementarel circuito de la figura 4.28b. Escribael cdigo de VHDL para implementarla funcinf(x l' . . . ,xJ = m(O,1,2,4, oS, 7, 8,

9,11,12,14,15). 4.39 Escriba el cdigodeVHDL paraimplernentar la funcinf(xI' . . . ,x~ = m(l, 4,7,14,15) +

D (O, 5, 9).

4.40 Escriba el cdigodeVHDL paraimp1ementar la funcin/(xl' . . . , xJ = nM(6,8,9, 12,13). 4.41 Escriba el cdigode VHDL paraimplementar la funcin I (x l'
1>(0,2, lO, 12).

. . . , x4) = nM(3, 11,14) + 16

17

Problemas

161

PROBLEMAS
4-1 Considereel circuito combinacionalde la figura P4-l, a) Deduzcalas expresiones booleanas paraTI a T4' Evale las salidasF. Y F2 en funcin de las cuatroentradas. b) Escribala tabla de verdadcon 16combinaciones binariasde las cuatrovariablesde entrada. Luegod en la tabla los valoresbinariosde TI a T4y las salidasF. y F2' c) Grafiqueen mapas las funcionesbooleanas de salidaobtenidas en la parteb) y demuestre que las expresiones booleanas simplificadassonequivalentes a las obtenidasen la parte a).

FIGURA P4- 1

4. 2

Obtengalas expresiones booleanas simplificadasparalas salidasF y G en trminosde las variables de entradadel circuito de la figura P4-2.

B C G

D FIGURA P4-2

4-3

Parael circuito de la figura 4-26 (seccin4-10), a) Escribalas funcionesbooleanas de las cuatro salidasen funcin de las variablesde entrada. b) Si el circuito se presenta como tabla de verdad,cuntas filas y columnastendra la tabla? Diseeun circuito combinacionalcon tres entradasy una salida.La salida es l cuandoel valor binario de las entradas es menosque 3. y es Oen los demscasos. Diseeun circuito combinacionalcon tres entradas, x, y y Z, y tres salidas,A, By C. Cuandola entradabinaria es O. l. 2 o 3. la salidabinaria es uno msque la entrada.Si la entradabinaria es 4, 5. 6 o 7, la salidabinaria es uno menosque la entrada. ~, ,~

41
4-5

162

Captulo 4 4-6

Lgica combinacional
18

Un circuito de mayoraes un circuito combinacionalcuya salidaes 1 si las variablesde entrada tienenmsunosque ceros.La salidaesOen casocontrario.Diseeun circuito de mayorade tres entradas. Diseeun circuito combinacionalque conviertaun cdigo Oray de cuatro bits (tabla 1-6) en un nmerobinario de cuatrobits. lmplementeel circuito con compuertas OR exclusivo. Diseeun convertidorde cdigo que conviertaun dgito decimal del cdigo 8, 4, - 2, - 1 a BCD (vasela tabla 1-5). Un decodificadorde BCD a sietesegmentos es un circuito combinacionalque convierteun dgito decimal BCD en un cdigo apropiadoparaseleccionarsegmentos de un indicadorque exhibe los dgitos decimalesen la forma acostumbrada. Las siete salidasdel decodificador (a, b, C,d, e,J, g) seleccionanlos segmentos correspondientes del indicador, como se indica en la figura P4-9a). La forma de representailos dgitos decimalescon el indicador se muestraen la figura P4-9b).Diseeun decodificadorde BCD a sietesegmentos empleando el mnimo de compuertas.Las seiscombinaciones no vlidas deberndejar el indicador en blanco.

4-7 4-8

4-9

b c

a) Designacin de segmentos

b) Designacin numrica para exhibicin

FIGURA P4-9

4-10 Disee un circuito combinacional complementador a dos, de cuatro bits. (La salida genera el
dor a dos de cinco bits?

complemento a dos del nmero binario de entrada.) Demuestre que es posible construir el circuito con compuertas OR exclusivo. Puedepredecir las funciones de salida para un complementaDisee un circuito combinacional incrementador de cuatro bits. (Un circuito que suma 1 a un nmero binario de cuatro bits.) El circuito puede disearse con cuatro semisumadores. a) b) Disee un circuito semirrestador con entradas x y y. y salidas D y B. El circuito resta los bit~ x - y, y coloca la diferencia en D y el prstamo (borro~') en B. Disee un circuito restador completo con tres entradas. x, y y z, y dos salidas, D y B. El circuito resta x - y - z. donde z es el prstamo de entrada, B es el prstamo de salida y D es la diferencia.

4~11 4-12

4-13

El circuito sumador-restador de la figura 4- 13 recibe los valores siguientes para la entrada de modo /\11 y las entradas de datos A y B. En cada caso, determine los valores de las cuatro salidas SUM, el acarreo C y el desbordamiento V. M a) b) c) d) e) O O 1 1 1 A 0111 1<XK> 1100 0101 (XXX) B 0110 1001 1000 1010 (XX)1

Problemas
19

163

4-14

Suponga que la compuerta OR exclusivotiene un retardode propagacin de 20 ns y que las compuertasANO y OR tienenun retardode 10 ns. Calculeel retardode propagacin total del sumador de cuab'obits de la figura 4-12. Deduzcala expresinbooleanade dos nivelesparael acarreode salida C. que se muestraen el generador de acarreoanticipadode la figura 4-12. Demuestre queesposibleexpresar el acarreo de salidade un circuito sumador completoen la forma AND-OR-INVERT
Cj+,

4-15 4-16

= Gj +

~Cj

= (G;~

+ G;C;)'

El CI tipo 74182 es un circuito generadorde acarreoanticipado que generalos acarreoscon compuertas AND-OR-INVERT (vasela seccin3-7). El circuito suponeque las terminalesde entradatienen los complementos de las G, las P y C" Deduzcalas funciones booleanas para los acarreosanticipadosC2, C) y C. en esteCI. (Sugerencia:Use el mtodode sustitucinde ecuaciones paradeducir los acarreos en tnninosde C;.) 4- 1 7 Defina el acarreopropagadoy el acarreogenerado como

~ = Aj
G. I
I

+ Bj
I

= A.B.

respectivamente. Demuestreque el acarreode salida Y la sumade salida de un sumadorcompleto es

C+,
Sj

= (C;G;
= (~G)

+ P')'
E9C

El diagramalgico de la primera etapade un sumadorparalelo de cuatro bits como el implementadoen el CI tipo 74283 se reproduceen la figura P4-17, Identifique las terminalesP; y G; y demuestre que el circuito implementaun sumadorcompleto.

Bo

So

FIGURAP4-17

Primeraetapade un sumadorparalelo

164

Captulo 4

lgica combinacional
20

4- 18 Diseeun circuito combinacionalque genereel complementoa nuevede un dgito BCD.

4- IY

Construyaun circuito sumador-restador BCO. Utilice el sumadorBCD de la figura 4-14 Y el complementador a nuevedel problema4-18. Utilice diagramasde bloque paralos componentes. complementador a nuevedel problema4-18. Utilice diagramasde bloque paralos componentes. 4-20 Diseeun multiplicador binario que multiplique dos nmerosde cuatro bits. Utilice compuertas Diseeun multiplicador binario que multiplique dos nmerosde cuatro bits. Utilice compuertas AND y sumadores binarios. ANO y sumadores binarios. 4- 21 Diseeun circuito combinacionalque comparedos nmerosde cuab'O bits para ver si son iguaDiseeun circuito combinacionalque comparedos nmerosde cuatro bits paraver si son iguales. La salidadel circuito es I si los dos nmerosson iguales,y Oen casocontrario. les. La salidadel circuito es 1 si los dos nmerosson iguales,y Oen casocontrario. 4.22 Diseeun decodificadorde exceso-3 a binario empleando las combinaciones no utilizadasdel cDiseeun decodificador de exceso-3 a binario empleando las combinaciones no utilizadasdel cdigo como condicionesde indiferencia. digo como condicionesde indiferencia. 4-23 Dibuje el diagramalgico de un decodificadorde 2 a 4 lneasempleandonicamentecompuertas NOR. Incluya una entradade habilitacin. 4- 24 Diseeun decodificadorde BCD a decimalempleandolas combinaciones no utilizadasdel cdigo BCD como condicionesde indiferencia. 4- 25 Construya un decodificador de 5 a 32 lneascon cuatrodecodificadores de 3 a 8 lneasprovistosde habilitaciny un decodificador de 2 a 4 lneas.Usediagramas de bloqueparalos componentes. 4- 26 Construyaun decodificadorde 4 a 16 lneascon cinco decodificadores de 2 a 4 lneasprovistos de habilitacin. 4-27 Se especificaun circuito combinacionalcon esW tres funcionesbooleanas: F,(A, S, C) = I,(2, 4,7)

Lonstruya

un CircUitO sumauor-~Slaoor

D\...U. UlllI~

CI ~umaoor D\...U UC la ngura

1.. y CI

FrlA, S, C) = I,(O, 3)
FJ(A, S, C) = I,(O, 2, 3, 4, 7) Implemente el circuito con un decodificador construidocon compuertas NAND (similar a la figura 4-19) y compuertas NAND o AND conectadas a las salidasdel decodificador. Utilice un diagramade bloqueparael decodificador. Useel nnimo de entradas en las compuertas externas. 4-28

4.28

Sedefine un circuito combinacionalcon las tres funcionesbooleanas siguientes: F. =x'y'Z' +xz F2 = xy'z/ + x'y FJ = x'y'Z + xy Disefteel circuito con un decodificadory compuertas externas.

4-29

a la en4-29 Disefteun codificadorprioritario con las cuatroentradasde la tabla 4-8, pero asignando tradaDo la prioridad msalta, y a DJ, la msbaja.

4- 30 Especifiquela tabla de verdadde un codificador prioritario de octa! a binario. Incluya una salida 4-30 V para indicar que al menosuna de las entradasestpresente.La entradacon el subndicems alto tendrprioridad. Quvalor tendrnlas cuatro salidassi las entradasD, y DJ son 1 al mismo tiempo? 4-31 4-31 4-32 4-32 4-33 Construyaun multiplexor 16 x l con dos multiplexores8 x 1 y uno 2 x l. Use diagramas de bloque. Implementela funcin booleanasiguientecon un multiplexor: F(A,S,C,D) = ~(O,I,3,4,8,9,15)

4-33 Implementeun sumadorcompletocon dos multiplexores4 x 1.

21

Problemas
4- 34

165

Un multiplexor 8 X 1 tiene las entradas A, B Y C conectadas a las entradas de seleccin 52, SI Y So.respectivarnente.Lasentradasdedatos/oa/7son:/1 = 12 = 17 = 0;/3 = l.s = 1;/0 = 14 = D; e 16 = D'. Determine la funcin booleana queimplementa el multiplexor. Implemente la siguiente funcin booleana con un multiplexor 4 X 1 Y compuertas externas. Conecte las entradas A y B a las lneas de seleccin. Los requisitos de entrada de las cuatro lneas de datos sernfuncin de las variables C y D. Estos valores se obtienen expresandoF en funcin de C y D para cada uno de los cuatro casos en que AB = 00, 01, 10 Y 11. Podra ser necesario implementar estas funciones con compuertas externas. F(A, B, C, D) = I,(I, 3, 4,11,12,13,14,15)

4- 35

4- 36
4- 37

Escriba la descripcin HDL en el nivel de compuertas del circuito codificador prioritario de la figura 4-23. Escriba la descripcin jrrquica HDL en el nivel de compuertas de un sumador-restador de cuatro bits para nmeros binarios sin signo. El circuito es similar a la figura 4-13 pero sin la salida V. Se puede usar un ejemplar del sumador completo de cuatro bits que se describe en el ejemplo HDL 4-2. Escriba la descripcin HDL de flujo de datos de un multiplexor cudruple de 2 lneas a 1 con habilitacin (vase la figura 4-26). Escriba una descripcin HDL del comportamiento de un comparador de cuatro bits con una salida de seis bits y [5 : O]. El bit 5 de Yes para igualdad, el bit 4 para desigualdad,el bit 3 para mayor que, el bit 2 para menor que, el bit 1 para mayor o igual que, y el bit O para menor o igual que. Escriba una descripcin HDL de flujo de datos de un sumador-restador de nmeros sin signo de cuatro bits. Utilice el operador condicional (?:). Repita el problema 4-40 empleando modelado de comportamiento. a) b) c) d) Escriba una descripcin HDL en el nivel de compuertas del circuito convertidor de BCD a exceso-3 que se ilustra en la figura 4-4. Escriba una descripcin de flujo de datos del convertidor de BCD a exceso-3 utilizando las expresiones booleanas de la figura 4-3. Escriba una descripcin HDL del comportamiento de un convertidor de BCD a exceso-3. Escriba un conjunto de pruebas para simular y probar el circuito convertidor de BCD a exceso-3 y verificar la tabla de verdad. Compruebe los tres circuitos.

4- 38 4- 39

4-40 4-41 4-42

4-43

Explique la funcin del circuito especificado por la descripcin HDL siguiente:~

module Prob438 (A,B,S,E,Q); input [1:0) A, B; input S, E; output [1:0) Q; .ssiga. Q = E ? (S ? A : B) end8Odule

: 'bZi

4-44 EscribaunadescripcinHDL del comportamiento de una unidadde aritm~tica-lgica(ALU) de

cuatrobits. El circuito efectados operaciones aritmticasy dos lgicasque se seleccionan con una entradade dos bits. Las cuatro operaciones son suma,resta,ANO y ORo

4-45 Escribauna descripcinHDL del comportamientode un codificador prioritario de cuatroentradas.Use un vectorde cuatrobits para las entradas D y un bloque always con enunciados if-else. Suponga que la entradaD(3) es prioritaria.

Ejercicios
3.59 3.M 3.61

22

Disee un circuito CM OS que tenga el comportamiento funcional mostrado en la figl X3.59. (Sugerenca: S610se requieren seis transistores.) Disee un circuito CMOS que tenga el comportamiento funcional mostrado en la figl X3.60. (Sugerenca: Solamente se requieren seis transistores.) Dibuje un diagrama de circuito, tabla de funciones y smbolo lgico en el estilo de la fig\

3-19 paraunacompuerta CMOS con dos entradas A y B y una salidaZ, dondeZ = )

A

=O Y B = 1, Y Z =O de otro
X3.59
A

mooo. (Sugerencia:

nicamente

se necesitan seis transistore

Figura

C
A

~~~~>~~=i~'--{>o-

z
z

~~~5~~==j~J---{::>O-

Figura X3.60

B C

Ejercicios 23
3.62 Dibuje un diagrama de circuito, tabla de funciones y smbolo lgico en el estilo de la figura
3-19 para una compuerta CMOS con dos entradas A y B y una salida Z, donde Z = O si

189

A = 1 y B =O,Y Z = 1 en otro caso. (Sugerencia: Solamentese necesitan seis transistores.) 3.63 Dibuje una figura mostrando la estructura lgica de una compuena NOR CMOS de 8
entradas,suponiendo que como mximo son prcticos circuitos de compuerta de 4 entradas. Haciendo uso de su conocimiento general de caractersticas CMOS, seleccione una estrUcturade circuito que minimice el retardo de propagacin de la compuerta NOR para un rea de silicio dada, y explique por qu esto es as. Los diseadoresde circuitos de las familias CMOS compatibles con TI1...presumiblemente podran haber hecho la cada de voltaje a tr'dvsdel transistor "encendido" bajo carga en el estado ALTO tan pequea como lo es en el estado BAJO, simplemente haciendo los transistoresde canal-p ms grandes.Por qu suponeusted que no se molestaron en hacer esto? Cuntacorriente y energa se "consumen" en la figura 3-32(b)? Realice un clculo detallado de VSALen las figuras 3-34 y 3-33. (Sugerencia: cree un equivalente de Thvenin para el inversor CMOS en cada figura.) Considere el comportamiento dinmico de una salida CMOS controlando una carga capacitiva dada. Si la resistencia de la trayectoria de carga es el doble de la resistencia de la trayectoria de descarga, el tiempo de ascensoes exactamentedos vecesel tiempo de cada? Si no es as, quotros factores afectan los tiempos de transicin? Analice el tiempo de cada de la salida del inversor CMOS de la figura 3-37, con RL = 1 k.Q.
Y VL

3.65 3.66 3.67

= 2.5 V. Gompare su resultado con el de la seccin 3.6.1 y explquelo.

Repita el ejercicio 3.68 para tiempo de ascenso.

3.70 Suponiendoque los transistoresen un buffer de tres estadosCMOS FCT seandispositivos

perfectos con retardo cero de encendido-apagado,que conmuten a un umbral de entrada

de 1.5V, determine el valor de TPLZ parael circuito de pruebay fonnas de ondade la

figura 3-24. (Sugerencia: usted tiene que determinar el tiempo utilizando una constante de tiempo RC.) Explique la diferenciaentre su resultadoy las es~ificaciones de la tabla 3-3. 3.71 Repita el ejercicio 3.70 para lpHZ' Haciendo uso de las especificacionesde la tabla 3-6, haga la estimacin de las resistencias "de encendido" de los transistoresde canal-p y canal-n en la lgica CMOS de la serie 74AC. Cree una matriz de 4 x 4 x 2 x 2 de los mrgenesde ruido de CD en el peor de los casos para las siguientes situaciones de interfaz CMOS: una salida (HC, HCT, VHC o VHCT) controlando una entrada (HC, HCT, VHC o VHCT) con una carga (CMOS, TTL) en el estado (BAJO, ALTO); la figura X3.73 ilustra el caso. (Sugerencias: existen 64 diferentes combinaciones, pero muchas proporcionan resultados idnticos. Algunas combinaciones producen mrgenesnegativos.)

Entrada

Figura X3.73

Salida

Clave:
CL = carga CMOS, BAJO CH = carga CMOS, AlTO TL = carga TTL, BAJO

TH = cargaTTL,ALTO

190

Captulo 3

Circuitos digitales 3.74 3.75

24

Haciendo uso de la figura 3-85, determine los mrgenes de ruido de CD para la lgic CMOS de 5 Y controlando CMOS de 3.3 y tolerante a 5 y, y viceversa. Con base en la figura 3.85, determine los mrgenesde ruido de CD para CMOS de 3.3V controlando CMOS de 2.5 V tolerante a 3.3 V, Y viceversa. 300 ,Qy encuentra que ]a compuerta de drenaje abierto era capaz de mantener su salida a O.] V mientras controla el LED. Cuntacorriente fluye a travs del LED y cuntaenerga disipa el resistor de arranque en este caso? Considere un contador binario CMOS de 8 bits (seccin 8.4) temporizado a 16 MHz. Con el propsito de calcular la disipacin dinmica de energa en el contador, cul es la fre. cuencia de transicin del bit menos significativo? Y de] bit ms significativo? Parael propsito de determinar la disipacin dinmica de energa de los ocho bits de salida, qu frecuencia debera utilizarse? Empleando nicamente compuertas ANO y NOR, dibuje un diagrama lgico para la funcin lgica realizada por e] circuito en la figura 3-55.

3.76 En e] ejemplo de LED de ]a seccin 3.7.5, un diseador elige un valor de resistor de

3.79 Calcule el voltaje de salida aproximado en Z en la figura 3-56, suponiendo que las compuertas seanCMOS serie HCT.

3.80

3.81

Vuelva a dibujar el CJt;uitode un txJffer de tres estadosCMOS en la figura 3-48 emplean<k> b"ansistores realesen lugar de smbolos NANO, NOR e inversores.Puedeustedencontrar un circuito para la lnisma funcin que requiera un nmero total ms pequeo de transistores? Si es as, dibjelo. Modifique el circuito de buffer de tres estados CM OS en la figura.3-48 de modo que la salida se encuentre en e] estado Hi-Z cuando ]a entrada de habilitacin est en nivel ALTO. E] circuito modificado no debera requerir de ms transistores que el original. Haciendo uso de ]a informacin de ]a tabla 3-3, haga la estimacin de cunta comente puede fluir a travs de cada terminal de salida, si las salidas de dos diferentes 74HCOO se encuentran en pugna. Demuestre que para un voltaje de alimentacin dado, una especificacin ICCDtipo FCf puede derivarse de una especificacin CPDtipo HCT/ACT, y viceversa. Si tanto \rZ como V_B en la figura 3-65(b) sea4.6 V, podemosobtener Vc = 5.2 V'? Expli-

3.83 3.84 3.85 3.86

3.87 3.88 3.89 3.90 3.91

que por qu. Modifique e] programade ]a tabla 3-10 para dar cuenta de la comente de fuga en el estado apagado OFF. Suponiendo condiciones "idea]es", cul es e] voltaje mnimo que serreconocido como un ALTO en la compuerta NANO 1TL de ]a figura 3-75 con una entrada BAJO y la otra ALTO? Suponiendo condiciones "ideales", cul es e] voltaje mximo que serreconocido como un BAJO en la compuerta NANO TTL de ]a figura 3-75 con ambasentradasen ALTO? Encuentre una parte TTL comercial que pueda sumin+Strar40 mA en el estado ALTO. Cul es su aplicacin? Qu ocurre si se intenta controlar un LED con su ctodo atelTizadoy su nodo conectado a una salida de totem-pole TTL, anloga a la figura 3-53 para CMOS? Qu ocurre si se intenta controlar un relevador de 12 volts con una salida de totem-pole TTL? Suponga que un resistor de arranque simple para +5 V se utiliza para proporcionar una fuente lgica constante 1 para 15 diferentes entradas 74LSOO.Cul es el valor mximo del este resistor?Cuntomargen de mido de CD de estadoALTO se est propoocionando en este caso?

Ejercicios25
+5V

191

R2

74LSO1

,
.,

X
1

..~"

I
1 .

Q R

. =::c>~::t=~~D-:: , ,
y
I

-..,.-

~,

Figura

X3.92

U :::~==~ Figura X3.95

-I

" -.~r

b- -

v ---t_."P

. LJ-

3.92 El circuito en la figura X3-92 utiliza compuertas NAND de colector abierto para realizar "lgica alambrada". Escriba una tabla de verdad para la sefial de salida F y, si se ha ledo la seccin 4.2, una expresin lgica para F como una funcin de las entradas del circuito.
3..93

Cules el valor mximo permisible para Rl en la figura X3-92? Supongaque se requiere de un margen de ruido de estadoALTO de 0.7 V. El 74LSOI tiene las especificaciones mostradasen la columna 74LS de la tabla 3-11, excepto que IOHmu es l00,tIA, una corriente de fuga que fluye dentro de la salida en el estado ALTO. 74S04. Calcule los valores mnimo y mximo permisibles de R2 suponiendo que se requiere de un margen de ruido de estado ALTO de 0.7 V.

3.94 Supongaque la sealde salida F en la figura X3-92 controla las entradasde dos inversores

3.95 Un diseador lgico encuentra un problema en cierta funcin del circuito despusde que
el mismo ha sido liberado para la produccin y construido 1000 copias del mismo. Un segmento del circuito se ilustra en la figura X3.95 con lneas continuas; todas las compuerta... s.>n compuertas 74LsOO. El disefiador lgico arregla el problema al agregar los dos diodos mostrados con lneas discontinuas. Qu es lo que hacen los diodos? Describa tanto los efectos lgicos de este cambio en la funcin del circuito, como los efectos elctricos en los mrgenesde ruido del circuito.

3.96 Un 74LS125 es un buffer con una salida de tres estados. Cuando se habilita, la salida
puede consumir 24 rnA en el estado BAJO y suministrar 2.6 rnA en el estado ALTO. Cuando se deshabilita, la salida tiene una corriente de fuga de ::t 20 /LA (el signo depende del voltaje de salida: positivo si la salida se lleva a ALTO por otros dispositivos, negativo si es BAJO). Suponga que se disefia un sistema con mltiples mdulos conectados a un bus, donde cada mdulo tiene un solo 74LS125 para controlar el bus y un 74LS04 para recibir informacin en el bus. Cul es el nmero mximo de mdulos que pueden conectarseal bus sin exceder las especificaciones del 74LS 125?
3.97

Repita el ejercicio 3.97, suponiendo esta vez que se conecta un resistor de arranque simple desdeel bus a +5 V para garantizar que el bus se encuentre en ALTO cuando ningn dispositivo est controlndolo. Calcule el mximo valor posible del resistor de arranque, as como el nmero de mdulos que pueden conectarseal bus. Encuentre el diseo del circuito en un libro de datos TfL para una compuerta de triple estadoreal, y explique cmo funciona.

3.98

192

Capitulo 3 Circuitos digitales

26

bUS/

Figura X3.99

(8)

(b)

3.99

Una tenninacin Thvenin para un bus de tres estadoso de colector abierto tiene la eStrD tura mostrada en la figura X3.99(a). La idea es que, a] seleccionar valores apropiados( RJ Y R2, un diseador pueda obtener un circuito equivalente a ]a terminacin en (b) pa: cualesquieravalores deseadosde V y R. E] valor de V determina e] voltaje en e] bus cuanc ningn dispositivo lo est controlando, y el valor de R se selecciona para satisfacer impedancia caracterstica del bus para propsitos de Jneade transmisin (seccin]].4 Para cada uno de los pares siguientes de V y R. determine los valores requeridos de Rl

R2.
(a) (c)

V= 2.75, R= 148.5
V=3.0,R=130

(b) (d)

V=2.7,R= 180
V=2.5,R=75

3.100 Paracada uno de los pares Rl y R2 en el ejercicio 3.99, detennine si la tenninacin PUeI
ser apropiadamentecontrolada por una salida de tres estadosen cada uno de la.~siguient familias lgicas: 74LS, 74S, 74ACT. Para una operacin apropiada, las especificacion lOL e lOH de la familia no deben ser excedidas cuando VOL= VOLmaxy VOH = VOHmi respectivamente. 3.101 Utilizando las grficas en un libro de datos TTL, desarrolle algunas reglas prcticas pa corregir o disminuir la especificacin de retardo de propagacin mximo de LS- TfL ba condiciones no ptimas de voltaje de alimentacin, temperatura y carga. 3.102 Determine la disipacin total de energa del circuito en la figura X3.1 02 como funcin, la frecuencia de transicinfpara dos casos: a) utilizando compuertas 74LS; b) hacien4 uso de compuertas 74HC. Supongaque la capacitancia de entrada es de 3 pF para una COI puerta TTL y de 7 pF para una compuerta CMOS, que una compuerta 74LS tiene u capacitancia de disipacin de energa interna de 20 pF y que existen 20 pF adicional de capacitancia alambrada de prdida en el circuito. Tambin suponga que las entradas y y Z estn siempre en ALTO, y que la entrada C se encuentra controlada por una on cuadradade nivel CMOS con frecuencia! Otra informacin que usted necesitarpara e~ problema puede hallarse en las tablas 3-5 y 3-11. Establezcacualquier otra suposicin q haga. A qu frecuencia el circuito TTL disipa menos energa que el circuito CMOS?

Figura X3.102

c x

Ejercicios 27
omenzandocon el diagrama lgico para el 74x682, escriba una expresin lgica para la Jida PGTQ_L. en trminosde las entradas. on la ayuda de la informacin en la tabla 5-3 para los componentes 74LS, determine el tardo de propagacin mximo desde cualquier entrada hasta cualquier salida del suma)f iterativo en grupo de 16 bits de la tIgura 5-92. Se puedeemplearel mtodode anlisisdel )eor de los casos".

459

na posible definicin de una compuerta BUT (ejercicio 4.50) es "Y1 es I si A 1 y B1 son pero ya seaA2 o B2 igual a O;Y2 se define de modo simbico". Escriba la tabla de verid y encuentreexpresionesde sumade productos mnima para las salidasde la compuerta UT. Dibuje el diagrama lgico para un circuito NANO-NANO para las expresiones, lponiendo que solamentelas entradasno complementadasestn disponibles. Se pueden ilizar compuertasde los encapsulados74xOO,'04, , 10, '20 Y '30. Ilcuentreun diseo al nivel de compuerta para la compuerta BUT definida en el ejercicio 31 que utilice un nmero mnimo de transistorescuando se realiza en CMOS. Se pueden nplear compuertasde los encapsulados74xOO,'02, '04, , 10, , 20 y , 30. Escriba las expre()nesde salida (las cuales no necesitan ser producto de sumas de dos niveles) y dibuje diagrama lgico. ira cada circuito en los dos ejercicios anteriores, calcule el retardo en el peor de los casos :sde la entrada hasta la salida, utilizando los nmeros de retardo para los componentes ~HCT en la tabla 5-2. Compare el costo (nmero de transistores), velocidad y carga de Itrada de los dos diseos. Cul ser el mejor?

Ilplemente la funcin F

= I:w,x,v.z<3,7,11,12,13,14) utilizando compuertasBUT. Es

~cir,muestre cmo efectuar F con una compuerta BUT simple como se defini en el ejercio 5.31 y una compuerta DA de 2 entradassimple. Jpongaque un decodificador 74LSI38 est conectadode modo que todas las entradasde ibilitacin seencuentren asertivas y C B a = 10l. Empleando la informacin en la tabla 3 y el diagramalgico interno del ' 138,detennineel retardode propagacindesdela entrada IStatodas las salidasrelevantespara cada posible cambio de entrada simple. (Sugerencia: ~isteun total de nueve nmeros de retardo, puesto que un cambio en A, B o C afecta dos Jidas,y un cambio en cualquiera de las tres entradashabilitadas afecta una salida.) Jpongaque se le ha solicitado disear un nuevo componente, un decodificador decimal le est optimizado para aplicaciones en las cuales se esperaque se presenten solamente Imbinaciones de entrada decimales. Cmo puede minimizarse el costo de un decodifildor de esta clase en comparacin con otro que es simplemente un decodificador de 4 a ) con seis salidas eliminadas? Escriba las ecuacioneslgicas para todas las diez salidas ~Idecodificador minimizado, suponiendo entradas y salidas activas altas y entradas no' Ibilitadas. :untosmapasde KarnaUghse requeriranpara trabajarel ejercicio 5.36 empleandoel prodimiento de minimizacin de salida mltiple formal descrito en la seccin 4.3.8? lpongamosque un sistemarequierede un decodificadorbinario ~ 5 a 32 con una entrada Ibilitada simple activa baja, semejante a la figura 5-39. Con la entrada EN111evada al vel ALTO, cualquiera de las entradas EN2_L o EN3_L en la figura podran utilizarse Imo la habilitada, con la otra entradaaterrizada.Discuta los pros Y los contras de emplear N2_L versus EN3_L. etermine si los circuitos de salida a, b y c en el decodificador de siete segmentoscon-es)fiden a expresiones de producto de sumas mnimas para estos segmentos, suponiendo ie las combinaciones de entrada no decimales son "sin importancia" y BI = l.

implementacin de la compuerta but

460

Captulo 5

Prcticas de diseo lgico combinacional

5.40 Vuelva a disear el decodificador de siete segmentosMSI 74x49 de maneraque losdi .'
6 y 9 tengan "cola" como se ilustra en la figura X5.40. Se afecta alguno de los p de dgitos para las entradasno decimales 101 hasta la 1111 por su nuevo diseo? Comenzando con el programa ABEL en la tabla 5-22, escriba un programa paraun "[ dificador de siete segmentoscon las mejoras siguientes: . Todas las salidas son activas bajas. ;11
c

28

5.41 Figura X5.40

..,

Dos nuevas entradas, ENHEX y ERRDET, controlan la decodificacin de salidaC):'segmento. Si ENHEX Si ENHEX
Si ENHEX

. .
.

=O,las salidas coinciden con el comportamiento del 74x49.

= 1 Y ERRDET = O, entonces

:f: "." ., '; = 1, entonces las salidas para los dgitos 6 y 9 tienen "cola", y lass ,"~"';
las salidas para los dgitos del A al F tie1:i ,"

para los dgitos del A al F estn controladas por ERRDET.

[~~:

el aspectode las letras A a la F, como en el programa original.

Si ENHEX
de la letra S.

~:?"

= 1 Y ERRDET = 1, entonceslos dgitos de la A a la F tendrnel as~;

,.f4.-c, ~i

5.42 Un famoso diseador lgico decidi abandonarla enseanzay hacer fortuna otorgando~;;~
licencias del diseo de circuito mostrado en la figura X5.42. (a) Etiquete las entradas y salidas del circuito con nombres de seal apropiados,~c. ,::;

yendo indicaciones del nivel activo. 4;-" ,\! (b) Ques lo que hace el circuito? Seaespecfico y explique todas las entradasy sali~ (c) Dibuje el smbolo lgico que ira en la hoja de datos de este circuito. (d) Escriba un programa ABEL o VHDL de comportamiento para el circuito. (e) Con qu bloques de construccin estndar compite el nuevo circuito? Piensa uque tendra xito como una parte MSI?

5.43

Un separadorde tres estadosFCf controla diez entradasFCf y un resistor de arranque de 4.7 k.Q a 5.0 V. Cuando la salida cambia de BAJO a Hi-Z, baga la estimacin de la cantid-r de tiempo que transcurre para que las entradas FCT vean la salida de nivel ALTO.

5.44

5.45 5.46 Dibuje el diagramalgico para un codificador 16 a 4 utilizando solamentecuatro COffipuelta 5.47

Establezcacualquier suposicin que haga. En un bus de tres estados,10 separadores Fcr de tres estados controlan 10entradas FCTy\m resistorde arranque de 4.7 k.Qa 5.0 V. Suponiendoque ningn otro dispositivoestcontrolel 00&,hagala estimacinde cuntotiempo pennanece la sealdel busen un nivel lgicovlickl cuandouna salida activaentra al estadoHi-Z. EstablezcacuaJquier suposicinquehaga. Disee un codificador de 10 a 4 con entradasen el cdigo 1 de 10 y salidas en BCD.
NAND de ocho enttOOas. Cules son los niveles activos de las entradas y saJidasen sudiseo? Dibuje el diagrama lgico para un circuito que utiliza el 74xl48 para resolver la prioridal entre ocho entradas activas aJtas, 10 a 17, donde 17 tiene la mayor prioridad. El circuito ~

5.48

ra producir salidade direccin activa alta A2 AO para indicar el nmero de la entrada-tiva de mayor prioridad. Si no seafirma ninguna entrada,entoncesA2 - AOdeberan ser 111 y debera afinnarse una saJidaIOLE. Se pueden utilizar compuertasdiscretBsadems lkI , 148.Asegresede nombrar todas las seaJes con los niveles activos apropiados. Dibuje el diagramalgico para un circuito que resuelvala prioridad entre ocho entradas acti-

vas bajas, 10_L a 17 -L. donde 10_L tiene la prioridad ms alta. El circuito deberaproduci salidas de direccin activa aJtasA2 - AO para indicar el nmero de la entradaa..ertivak mayor prioridad. Si por lo menos una entradaest asertiva,entoncesdeberaafirmarse una

saJida AVALlO. Asegresede nombrar todas las sealescon los niveles activos apropia(k)S Este circuito puedeconstruirsecon un solo 74xl48 y ninguna otra compuertams.

29 Ejercicios

461

Figura

X5.42

Un propsito del ejercicio 5.48 era demostrar que no siempre es posible mantener la consistencia en la notacin de nivel activo a menos que estemos dispuestos a definir smbolos lgicos alternativos para partes MSI que puedan utilizarse en diferentes maneras. Defina un smbolo alterno del 74xl48 que proporcione esta consistencia en el ejercicio 5.48. Disee un circuito combinacional con ocho entrada.~ de solicitud bajo activas, RO_L i. "A7 _L, y ocho salidas, A2 - AO, AVAlIO, B2 - BO y BVALlO. Las entradas RO_L - R7 _L
:

t
;;

y las salidas A2 - AO y AVALlO se definen como en el ejercicio 5.48. Las salidas B2 - BO y

~"

BVALlO identificanla entrada de solicitudcon la segunda prioridadmsalta quees asertiva.Debera sercapaz dedisear estecircuito conmenos deseispaquetes SSIy MSI. pero
no utilice ms de 10 en cualquier caso.

1 Repitael ejercicio5.50utilizandoABEL. El diseoquedabien en un solo GAL20V8?

2
.)

Repita el ejercicio 5.50 utilizando VHDL.

Creeun tipo VHDL, basado en IEEE 1164,quemodelesalidas de colectorabierto,donde la escritura de salidas juntascreanunafuncinANO alambrada. Tambin debera modelar

;~, un elemento de resistor de arranque tal que si no hay resistor de arranque y ningn dispo; sitivo se encuentra controlando el bus. entonces se produce una seal ..desconocida". Pruebe sus definiciones al modelar el circuito en las figuras X3.92 para todas las combinaciones de entrada. tanto con R 1 presente como ausente. , Disefie un multiplexor de 5 bits y 3 entradas que se ajuste en un encapsulado CI de 24 ter-

minales.Escribala tablade verdady dibuje un diagramalgico y el smbololgico para

30

462

Captulo 5

Prcticas de diseo lgico combinacional

Figura X5.55
5.55 Escriba la tabla de verdad y un diagrama lgico para la funcin lgica realizad cuito CMOS en la figura 5.55. (El circuito contiene compuertasde transmisin fueron presentadasen la seccin 3.7.1.) Qu funcin lgica es efectuada por el circuito CMOS mostrado en la figura Un famoso diseador lgico decidi abandonarla enseanzay hacer fortuna ot licencias del diseo de circuito mostrado en la figura X5.57. (a) Etiquete las entradas y salidas del circuito con nombres de seal apropio yendo indicaciones del nivel activo. (b) Ques lo que hace el circuito? Seaespecfico y explique todas las entrad. (c) Dibuje el smbolo lgico que ira en la hoja de datos de este circuito. (d) Escriba un programa ABEL o VHDL de comportamiento para el circuito. (e) Con qu bloques de construccin estndar compite el nuevo circuito? I que tendra xito como una parte MSI?

5.56 5.57

5.58 Escriba un programa VHDL para el multiplexor 74x 157 con la tabla de funcio
da en la tabla 5-35.

5.59 Escriba un programa VHDL para el multiplexor 74x 153 con la tabla de funcio
da en la tabla 5-36.

5.60 Demuestrecmo realizar el multiplexor de 18 bits y 4 entradascon la funcional 5.61

ta en la tabla 5-40 utilizando 18 dispositivos 74x151. Demuestre cmo realizar el multiplexor de 18 bits y 4 entradascon la funcion tabla 5-40 usando nueve dispositivos 74x153 y un "convertidor de cdigo" c 52 - 50 y salidas C1,CO de tal modo que [C1 ,CO] = 00-11 cuando 52 - 50

respectivamente A-D.

Figura

X5.56
A

Ejercicios 31

463

Figura X5.57
Disee un circuito combinacional de 3 entradas y 2 salidas que efecte la conversin de cdigo especificadaen el ejercicio anterior, con la ayuda de compuertas discretas. Agregue una entrada de control de salida de tres estados OE al programa multiplexor VHDL en.la tabla 5-43. Su solucin debera tener solamenteun proceso. Un desplazadorrpido (traslator en crculo) de 16 bits en un circuito lgico combinacional con 16 entradas de datos, 16 salidasde datosy 4 entradasde control. La palabrade salida es igual a la palabra de entrada, girada en un nmero de posiciones de bit especificado por las entradas de control. Por ejemplo, si la palabra de entrada es igual a ABCDEFGHIJKLMNOP (cada letra representa un bit), y las entradas de control son 0101 (5), entoncesla palabra de salida FGHIJKLMNOPABCDE. Disee un desplazador rpido de 16 bits con la ayuda de partes MSI combinacionales discutidas en este captulo. Su diseo debera contar con 20 o menos CI. No haga un esquemacompleto, sino que dibuje y describa su diseo en trminos generalese indique los tipos y la cantidad total de CI que se requieren. Escriba un programa ABEL para el desplazador rpido del ejercicio 5.64. Escriba un programa VHDL para el desplazadorrpido del ejercicio 5.64. Un diseador digital que construy el circuito en la figura 5.76 accidentalmente utiliz unos 74xOO en lugar de los '08 en el circuito, y encontr que el circuito todava funcionaba, excepto por un cambio en el nivel activo de la seal ERROR. Cmo fue esto posible? Un circuito de paridad impar con 2n entradas puede construirse con 2n - 1 compuertas XOR. Describa dos estructurasdiferentes para estecircuito, una de las cuales proporcione un retardo de propagacin de entrada a salida mnimo en el peor de los casos y el otro ofrezca un mximo. Paracada estructura, establezcael nmero del peor de los casosde los retardos de compuerta XOR, y describa una situacin donde tal estructura puede ser preferida sobre la otra.

desplazador en barril

464

de diseo lgico combinacional Captulo 5 Prcticas

32

Figura X5.73

;)./V

5.72

5.73
cuito CMOS en la figura X5.73.

5.74 Disee un comparador semejante al 74x8S que utilice el orden en cascadaopu

decir, para efectuar una comparacin de 12 bits, las salidas en cascadadel compa orden superior controlara las entradas en cascada del comparador de orden med salidas de orden medio controlaran las entradasde orden inferior. No se necesita diseo y esquema lgicos completos; una tabla de verdad y una nota de aplicaci trando la interconexin para un comparador de 12 bits sern suficientes,

5.75

Disee un comparador de 24 bits utilizando tres 74x682 y compuertas adicional

seanrequeridas. Su circuito deberacomparardos nmeros sin signo P y a de producirdosbits de salidaque indiquensi P = Q o si P > Q. Con la informacinde la tabla S-3,detennineel mximo retardode propagaci. cualquierentradade oos A o B, hastacualquiersalidade ros F del sumador dc haciaadelante de 16 bits de la figura S-96.Se puedeemplearel mtodode an "peor de los casos",

5.76

Comenzando con el diagrama lgico para el 74x283 en la figura 5-91, escriba una expresin lgica para la salida 52 en tnninos de las entradasy demuestreque en realidad 33 iguala el tercer bit de suma en una suma binaria como se afirma. Se puede suponer que Co
=

O (es decir, ignore Co). Consultando la hoja de datos de un circuito de acarreo anticipado 74LS182, determine si sus salidas satisfaceno no las ecuacionesdadas en la seccin 5.10.7. Haga la estimacin del nmero de trminos de producto en una expresin de producto de sumasmnima para la salida ~2 de un sumador binario de 32 bits. Sea algo ms especfico que al decir "miles y miles de millones", y justifique su respuesta. Dibuje el diagrama lgico para una ALU de 64 bits utilizando diecisis 74xl81 y cinco 74S182s para acarreo anticipado completo (dos niveles de ' 182). Para los '181, se necesita mostrar solamente las entradas CIN y las salidas G_l y P_l. ~riba un modelo VHDL para una ALU 74x 181. Muestre cmo construir las cuatro funciones que se presentana continuacin empleando un encapsuladoSSI y un 74x138.
F1 = X' . V' . Z' +X . V . Z

F2 = X' . V' . Z + X . V . Z' F4 = X . V' . Z' + X' . V . Z

F3 = X' . V . Z' + X . V' . Z

Determine el retardo de propagacin en el peor de los casosdel multiplicador en la figura 5-98, suponiendo que el retardo de propagacin de cualquier entrada de sumador hasta su salidade sumaes dos vecesel tiempo del retardo a la salida de acarreo. Repita, suponiendo la relacin opuesta.Si se estuviera diseando la celda del sumador a partir de un borrador, qutrayectoria favorecera con el retardo mas breve? Existe un equilibrio ptimo? Repita el ejercicio anterior para el multiplicador en la figura 5-99. Diseeun decodificador personalizado con la tabla de funcin en la tabla X5.85 utilizando partesMSI y SSI. Minimice el nmero de encapsuladosde CI en su diseo.

Tabla X5.85

CS_L A2
1 O O O O O O" O O x O O O O 1 1 1 1

A1
x O x 1 x O x 1 x

AO
x x O x 1 x O x 1 ninguna BILL_L MARY_L JOAN_L PAUL_L ANNA_L FRED_L DAVE_L KATE_L

lepita el ejercicio 5.85 utilizando ABEL y un solo GALI6V8. lepita el ejercicio 5.85 con la ayuda d~ VHDL. )asadoen el cdigo de Hamming utilizado en el programa VHDL de la tabla 5-77, escriba In programa VHDL para una entidad de codificador Hamming con entradasde datos de 4 tits Y salidas codificadas de datos de 7 bits.

466

Captulo 5 Prcticas de diseolgico combinacional

34

5.89 EmpleandoABEL Y un GAL 16V8 simple, disee un multiplexor personalizadoconCUI

busesde entrada de 3 bits P, Q, R, T y tres entradas de seleccin 52 - 50 que elijan de los busespara controlar un bus Y de salida de 3 bits, de acuerdo con la tabla X5.sg Tabla X5.89

52

51

50

En tra da para seleccin

o o O O 1 1 1 1

o o 1 1 O O 1 1

o 1 O 1 O 1 O I

p P P Q P P R T

5.90 Disee un multiplexor personalizado con cuatro buses de entrada de 8 bits P, Q, R y'
seleccionandouno de los busespara controlar un bus Y de salida de ocho bit~ de ac. con la tabla X5.89. Use dos 74x 153 y un convertidor de cdigo que mapeelos ochovab posibles en S2 - SO para cuatro cdigos seleccionadospara el' 153. Elija un c(xligo,

5.9]

minimice el tamao y retardo de propagacin del convertidor de cdigo. .: Disee un multiplexor personalizado con cinco busesde entrada de 4 bits A, B, C, D y seleccionandouno de los busespara controlar un bus T de salida de 4 bits, de ac~Q

la tablaX5.91. No puede utilizarm.~ detresCI MSI y SSI.

E ni" . d 8 para Tabla X5.91

~ .~ , ',' ~

S2

S1

SO

seleccin
A

~
'1
l~ .

o
O
O

o
O
lOA

o
1
1

B
C

1 1 1 1

O O lOA 1

O 1 I

A D E

.~ ~
.:.

A'

~
1

5.92 Repita el ejercicio 5.91 con la ayuda deABEL y uno o ms dispositivos GAUPALde. captulo.Minimice el nmeroy tamaode los dispositivos GAL.

j~

5.93 Disee un verificador de igualdad de 3 bits con seisentradas,SlOTI2-6] y GRANTl2-

y una salida activa baja. MATCH_l. Las entradas SlOT estn conectadasa valores fij cuando el circuito es instalado en el sistema, pero los valores GRANT cambiande" en un ciclo durante el funcionamiento nonnal del sistema. Utilizando solamente p8I SSI y MSI que aparecenen las tablas 5-2 y 5-3, disee un comparador con el retaRk

propagacin mximomscorto posibledesdeGRANT[2-0] hastaMATCH_L.(NotO.'.

autor tena que resolver este problema "en la vida real" para recortar 2 ns el retank). trayectoria crtica en un diseo de sistema de 25 MHz.)

168

(:aptulo

4 / Circuitos lgicoscomblnaclonales

35

PROBLEMAS "
SECCIONES 4-2 Y 4-3

4-1. Simplifiquelas s~ientes expresiones usandolgebrabooleana. (a) x = ABC+ AC (b) y= (Q+ RXQ + R) (c) w= ABC+ ABC+ A (d) q = 'R.ft(R + S + 1') (e) x = ABC + ABC + ABC + ABC + ABC (f) z = (B + CXB + C) + A + B + C (g) y= (C+ D) + AcD + ABC + ABCD+ ACD ----(h) x = .AB(CD) + ABD + BCD

4-2. Simplifique el circuito de la figura 4-47 usando lgebra booleana.

FIGURA 4-47 y 4-3.

Problemas 4-2

M N Q

4-3. Cambie cada compuerta del problema 4-2 a una compuerta NOR y simplifi que el circuito usando lgebra booleana. SECCiN4-4 4-4. Disee el circuito lgico correspondiente a la tabla de verdad que se muestr: en la tabla 4-9. 4-5. Disee el circuito lgico cuya salida sea ALTA slo cuando la mayora de en tradas A, B Y C sean BAJAS.
TABLA 4-9

B,D B,D

I.robl{~mas
36

169

4-6. Una planta de manufactura necesita tener un sonido de cometa que indique el momento de parar. La cometa se debe activar cuando se cumpla alguna de las siguientes condiciones: 1. Pasade las 5 de la tarde y todas las mquinas estn apagadas. 2. Es viernes, la corrida de produccin para el da est completa y todas las mquinas estn apagadas. Disee un circuito lgico que controle la cometa. (Sugerencia: use cuatro variables lgicas de entrada para representar las diversas condiciones; por ejemplo, la entrada A ser ALTA slo cuando la hora del da sea las 5 en punto o ms tarde.) 4-7. Un nmero binario de cuatro dgitos se representa mediante A3A2AlAo,donde A3,A2,A1 y Ao representan los bits individuales y Ao es igual al LSB. Disee un circuito lgico que produzca una salida ALTA cuando el nmero binario sea mayor que 0010 y menor que 1000. 4-8. En la figura 4-48 se muestra un diagrama para el circuito de alarma de un automvil, el cual se usa con el fin de detectar ciertas condiciones indeseables. Los tres intemJptores se emplean para indicar el estado de la puerta del lado del conductor, el intemptor de encendido y las luces frontales, respectivamente. Disee el circuito lgico con estos tres intemptores como entradas, de manera que la alarma se active cuando exista cualquiera de las siguientes condiciones: . Las luces frontales estn prendidas mientras el intemptor del encendido est apagado. La puerta est abierta mientras el interruptor de encendido est activado.

+5V Abierta % Cerrada

+5V ENCENDIDO %

Puerta

~
Interruptor de

LEO

encendido

Alarma

APAGADO
+5V ENCENDIDAS
APAGADAS

Luces

-= NAND. 4-9. Implementeel circuito del problema4-4 usandoslo compuertas Implemente el circuito del problema 4-5 usando slo compuertas NANO. 4-10.
B B B B B C, D SECCiN4-5 4-11. Determine la expresin mnima para cada mapa K de la figura 4-49. Ponga particular atencin en el paso 5 del mapa (a). 4-12. Simplifique la expresin del problema 4-1(e) usando un mapa K. 4-13. Simplifique la expresin del problema 4-1(g) usando un mapa K. 4-14. Simplifique la expresin del problema 4-1(h) usando un mapa K. 4-15. Obtenga la expresin de salida para el problema 4-7 usando un mapa K. 4-16. En la figura 4-50 se muestra un contador BCD que produce una salida de cuatro bits, el cual representa el cdigo BCD para el nmero de pulsos que se han aplicado a la entrada del contador. Por ejemplo, despus de que han

170

(;aplulo 4 I Circuitos lgicoscomblnaclonales

37

c
AS AS AS AS
(b)
(c)

FIGURA 4-49

Problema 4-11.

""

ocurrido cuatro pulsaciones, las salidas del contador son DCBA = 01002 = 410' El contador se reajusta a 0000 en la dcima pulsacin y comienza a con. tar nuevamente. En otras palabras, las salidas DCBA nunca representarn un nmero mayor que 10012 = 910' Disee el circuito lgico que produzca una salida ALTA cuando la cuenta sea 2, 3 o 9. Use el mapeo K y aproveche l~ condiciones de "no importa".

FIGURA 4-50

Problema 4-16.

{ .
D

ALTAs610 cuando DCBA 210- 310 o 910

4-17. En la figura 4-51 se muestran cuatro intemlptores que corresponden a la cir. cuitera de control de una mquina copiadora. Los intemlptores se encuen. tran en varios puntos a lo largo de la trayectoria del papel, a medida que st~ pasa por la mquina. Cada intemlptor normalmente est abierto y a mediw que el papel pasa por un intemlptor, ste se cierra. Es imposible que los inte

FIGURA 4-51

Problema 4-17.

ALTA siempre que dos o m6s interruptores est~n cerrados.

.SW1 y SW4 nunca se cerrarn 81mismo tiempo

Pr..bl.~ln.'s

171
38

mlptores SWl y SW4 se cierren al mismo tiempo. Disee el circuito lgico para que produzca una salida ALTA cuando dos o ms interruptores estn cerrados al mismo tiempo. Use el mareo K y aproveche las condiciones de "no importa". B SECCiN4-6 4-18. (a) Determine la forma de onda de salida del circuito de la figura 4-52. (b) Repita con la entrada B mantenida en BAJA. (c) Repita con B mantenida en ALTA.

4-18. FIGURA4-52 Problema

o-r--~_.flJI I I I

:1iempo-++--1 I I I

1 .'-l..L__rL-

o
8

)D.x B
X

4-19. Determinelas condicionesde entradanecesarias para producir x = 1 en la figura 4-53.

FIGURA 4-53

Problema 4-19.

A B

8 B C

4-20. Un chip 7486 contiene cuatro compuenas XOR. Demuestre cmo hacer una compuerta XNOR usando slo un chip 7486. (Sugerencia: consulte el ejemplo 4-16.) 4-21. Modifique el circuito de la figura 4-23 para comparar nmeros de cuatro bits y producir una salida ALTA cuando los dos nmeros coincidan exactamente. 4-22. En la figura 4-54 se representa un. detector de magnitud relativa que toma dos nmeros binarios de tres bits X2Xl Xo Y Y2Y1Yo; determine si son iguales, de lo contrario, cules mayor? Hay tres salidas, definidas como sigue: 1. M = 1 slo si los dos nmeros de entrada son iguales

Nmero binario x

{ x, -X2

Detector de magnitud

(x-y)

Xo LSS-

{ Nmero
binario y

Y2

relativa

:: N

{x:>vl

y, YoLSB

{x<y}

172

(;aptulo 4 I Circuitos lgicoscombinacionales

39

c,D

FIGURA 4-55

Problema4-23.
)(,

Xo

LSB

MSBCircuito
multiplicador

y,
Yo lSB-

LSa- lo

Z3 Z2 Z

4-24.

4-25.

4-26.

c, D

4-27.

mas
40

173

1. El semforo E-O estar en verde siempre que ambos carriles, C y D, estn ocupados. 2. El semforo E-O estar en verde siempre que cualquier carril C o D est

ocupado, pero los carriles A y B no lo estn. 3. El semforo N-S estar en verde siempre que los carriles A y B estn ocupados, pero Cy D no estn ocupados. 4. El semforo N-S tambin estar en verde siempre que cualquiera de los carriles A o B estn ocupados mientras C y D estn vacantes. 5. El semforo E-O estar en verde cuando ningn vehculo est presente. Usando las salidas de los sensores A, B, C y D como entradas, disee un circuito lgico para controlar el semforo. Debe haber dos salidas, N-S y E-O, que pasarn a ALTAScuando la luz correspondiente se ponga en verde. Simplifique el circuito tanto como sea posible y muestre todos los pasos.

FIGURA 4-56

Problema 4-27. N

+E S

D
D

SECCiN4-7 4-28. Redisee el generador y verificador de paridad de la figura 4-25 para que opere usando paridad impar. (Reflexione: cules la relacin entre un bit de paridad impar y un bit de paridad par para el mismo conjunto de bits?) 4-29. Redisee el generador y verificador de paridad de la figura 4-25 para que opere con datos de ocho bits. SECCiN4-8 +30. (a) Bajoqu condiciones una compuerta OR permitir que pase, sin camb10, una seal lgica por su .salida? (b) Repita el inciso (a) para una compuerta AND.

174

(:aptulo 4 I Circuitoslgicoscomblnaclonales (c) Hgalonuevamente para una compuertaNAND. (d) Ahora realicelo mismo para una compuenaNOR.
B

41

4-31. (a) Sepuede usar un INVERSORcomo un circuito habilitar-deshabilitar? Ex.j

plique.

D D D

D D

(b) Sepuede usar una compuerta XOR como un circuito habilitar-deshabilitar? Explique. 4-32. Disee un circuito lgico que permita a la seal de entrada A pasar a la sali. da slo cuando la entrada de control B sea BAJA, mientras que la entrada de control C sea ALTA; de modo contrario, la salida es BAJA. 4-33. Disee un circuito que desbabilile el paso de una seal de entrada slo cuan.' do las entradas de control B, Cy Dsean ALTAS;la salida ser ALTA en la condicin deshabilitada. 4-34. Disee un circuito lgico que controle el paso de una seal A de acuerdo con los siguientes requisitos: l. La salida X ser igual a A cuando las entradas de control B y C sean iguales. 2. X permanecer ALTA cuando By C sean diferentes. 4-35. 4-35. Disee un circuito lgico que tenga dos entradas de seal A} y Aa y una en- ; trada de control S, de manera que funcione de acuerdo con los requisitos de la figura 4-57. Este tipo de circuito se llama multiplexor(lo analizaremos en el captulo 9).

FlGURA.4-57

Problema 4-35.
l

s
D 4-36. Useel mapaK para disearun drcuito que cumpla los requisitosdel ejemplo 4-17.Comp~relocon la solucin de la figura 4-23.Esto indica que el mtodo del mapa K no puede aprovecharla lgica de las compuertasXOR y XNOR. El diseadordebe ser capazde determinarcundo son aplicablesestascompuenas.
SECCIONES 4-9 A 4-13 4-37. (a) Un tcnico est probando un circuito lgico y observa que la salida de un INVERSORdeterminado est fija en BAJA, mientras que su entrada est cintilando. liSIe tantas razones como sea posible para explicar esta operacin defectuosa. (b) Repita el inciso (a) para el caso en que la salida del INVERSORest fija en un nivel lgico indeterminado. 4-38. Las seales que se muestran en la figura 4-58 se aplican a las entradas del circuito de la figura 4-32. Suponga que hay un circuito abierto interno en Zl-4. (a) t-Qu indicar un probador lgico en Zl-4? (b) Qu lectura de voltaje dc esperara que registre un voltmetro en Zl-4? (Recuerde que los CIs son TI1..) (c) Imagine y bosqueje la forma que tendran las seales CLKOUT y SHlFTOlff

Recuerdeque T indica un ejerdcio de deteccin de fallas

Pr()hl('ma~
42

175

-JL-J-l-JL[L
[OA5

! I I I I
I

L I I
: I I

SHIFT

j I I I

T T
T

(d) En vez del circuito abierto en Zl-4, suponga que los pines 9 y 10 de Z2 estn internamente cortocircuitados. Bosqueje las seales probables en Z2-10, CLOCKOlff y SHIFTOlff. 4-39. Suponga que los CIs de la figura 4-32 son CMOS. Describa cmo afectara la operacin del circuito un circuito abierto en el conductor que conecta Z2-2 y Z2.;.10. 4-40. En el ejemplo 4-24 se listaron tres fallas posibles para la situacin que se muestra en la figura 4-35. Qu procedimiento seguira para determinar cul de las fallas es la causa del problema? 4-41. Consulte el circuito de la figura 4-37. Suponga que los dispositivos son CMOS. Tambin suponga que la indicacin del probador lgico en Z2-3 es "indeterminada" en vez de "cintilante". Liste las fallas posibles y escriba un procedimiento a seguir para determinar la falla real. 4-42. Consulte el circuito lgico de la figura 4-40. Recuerde que la salida y se supone ALTA para cualquiera de las siguientes condiciones: 1. A = 1, B = O,sin importar la condicin de C
2. A

= O,B = 1, C = 1

T T

Cuando prueba el circuito, el tcnico observa que y pasa a ALTO slo en la primera condicin, pero permanece en BAJO para las otras condiciones de entrada. Considere la siguiente lista de fallas posibles. Para cada una indique "s" o "no" con respecto a si esa podf'la ser o no la falla real. Explique su razonamiento para cada respuesta "no". (a) Un cortocircuito interno a tierra en Z2-13 (b) Un circuito abierto en la conexin a Z2-13 (c) Un cortocircuito interno a Vccen Z2-11 (d) Un circuito abierto en la conexin Vcc a Z2 (e) Un circuito abierto interno en Z2-9 ({) Un circuito abierto en la conexin de Z2-11 a Z2-9 (g) Un puente de soldadura entre los pines 6 y 7 de Z2. 4-43. Desarrolle un procedimiento para aislar la falla que causa el mal funcionamiento descrito en el problema 4-42. 4-44. Suponga que todas las compuertas en la figura 4-40 son CMOS. Cuando un tcnico prueba el circuito encuentra que opera correctamente, excepto por las siguientes condiciones: 1. A = 1, B = O, C = O 2. A = O, B = 1, C = 1 Para estas condiciones, el probador lgico indica niveles indeterminados en . 22-6, Z2-11 y 22.,8. Culcree que ser la falla probable en el circuito? Explique su razonamiento.

176
T

(:apl ulo ... I CIrcultos lgicoscomblnaclonales

43

4-45. La:figura 4-59 representa un circuito lgico combinatorio que opera la alarma de un automvil cuando los asientos del conductor o del pasajero estn ocupados, y stos no se han abrochado los cinturones de seguridad cuando el automvil se pone en marcha. El estado activo en ALTO de las seales DRIVy PASS indican la presencia del conductor y del pasajero, respectivamente, y las generan los interruptores accionados por presin ubicados en los asientos. La seallGN es activa en ALTO cuando el interruptor de encendido est abierto. La:seal BELro es aCtiva en BAJO e indica que el cinturn de seguridad del conductor no est abrochado; BEL7P es la seal correspondiente para el cinturn de seguridad del pasajero. La alarma se activar (BAJA) cuando al encender el automvil cualquiera de los asientos frontales est ocupado y el cinturn de seguridad no est abrochado. (a) Verifique que el circuito funcionar como se describi. (b) Describa cmo operara este sistema de alarma si Zl-2 tuviera un cono circuito a tierra. (c) Describa cmo operara si hubiera una conexin abiena de Z2-6 a 22-10.

8EL:fi>

Z1:

74LS04

Z2: 74LSOO

FIGURA 4-59

Problemas 4-45,4-46y 4-47.

4-46. Suponga que el sistema de alarma de la figura 4-59 funciona de tal forma que

sta se activa tan pronto como el conductor o el pasajero estn sentados y el automvil se enciende, sin importar el estado de los cinturones de seguridad. Culesson las fallas posibles? Qu procedimiento seguira para encontrar la falla real? 447. Suponga que el sistema de alarma de la figura 4-59 opera de tal forma que la alarma suena continuamente tan pronto como el automvil se enciende, sin importar el estado de las otras entradas. Liste las fallas probables y escriba un procedimiento para aislar la falla. SECCIN4-14 4-48. (a) Modifique el diagrama PLD de la figura 4-41 de manera que pueda manejar tres entradas de datos.

l'roblNnas
44 (b)

177

Usandoese PLD de tres entradas,muestrecmo implementarel circuito para el ejemplo 4-7. Observeque no es necesariosimplificar la expresin de salidapara hacerlo.

PREGUNTAS DE EJERCICIOSOBREPLD (49 A 56) 4-49. Cieno ofa/so (a) Un compilador se usa para establecer comunicacin con un programador. (b) Un archivo jEDEC se puede usar como el archivo de entrada para un programador. (c) Si un archivo de entrada compila sin errores, significa que el circuito PLD funcionar correctamente. (d) Un archivo fuente se puede crear con un procesador de textos estndar. (e) Los vectores de prueba se usan para simular y probar un dispositivo. 4-50. Paraqu se usan los caracteres/.. / en el archivo de entradaCUPU 4-51. Defina qu es un arcbioo fuente. 4-52. Ques un receptculo ZIf? 4-53. Nombre tres modos de entrada que se usan para ingresar la descripcin de un circuito en software PLD de desarrollo. 4-54. Qu significan los acrnimos jEDEC y HDU 4-55. Escriba la descripcin de hardware del archivo fuente CUPL en modo de entrada en una ecuacin booleana para implementar el ejemplo 4-9 en un GAL 16V8. 4-56. Escriba la descripcin de hardware del archivo fuente CUPL en modo entrada en una ecuacin booleana para implementar un generador de paridad de 4 bits, como se muestra en la figura 4-25Ca). PREGUNTAS DE EJERCICIO 4-57. Defina cada uno de los siguientes trminos. (a) Mapa de Kamaugh (b) Forma de suma de productos (c) Generador de paridad (d) Octeto (e) Circuito de ENABLE (f) Estado de "no importa" (g) Entrada flotante (b) Nivel de voltaje indeterminado (i) Contend6n (j) PlD (k) n1. ro CMOS APLICACIONESPARAMICROCOMPUTADORA 4-58. En una microcomputadora, la unidad del microprocesador (MPU) siempre est en comunicacin con una de las siguientes: (1) la memoria de acceso aleatorio (RAM), la cual almacena programas y datos que se pueden cambiar con facilidad; (2) memoria de slo lectura (ROM) , la cual almacena programas y datos que nunca cambian; (3) dispositivos de entrada-salida (l/O) como teclados, monitores, impresoras y unidades de disco. Mientras ejecuta un programa, la MPU genera un cdigo de direccin que selecciona el tipo de dispositivo (RAM, ROM o VO) con el que desea comunicarse. En la figura 4-60 se muestra una configuracin comn donde la MPU enva como salida un cdigo de direccin de 8 bits A15a As. En realidad, la MPU enva como salida un cdigo de direccin de 16 bits, pero los bits A, a Ao de bajo orden no se usan en el proceso de seleccin del dispositivo. El cdigo de direccin se aplica a un circ~~ qu~ usa para generar las seales de seleccin del dispo sitivo: RAM, ROM y l/O

178

(:apt.,.lo .. I Circuitos lgicoscomblnaclonales

45

:."..

A, A,
A, A,

RAM

A,
A, MPU l/O

A. A.

ROM

FIGURA 4-60

Problema 178.

Analice este circuito y determine lo siguiente. (a) El rango de direcciones A15a As que activar RAM
(b) El rango de direcciones que activar

i76

~ D

(c) El rdngo de direcciones que activar ROM Exprese las direcciones en binano y hexadecimal. Por ejemplo, la respuesta a (a) es A15a ~ = 0000(XXX)2 a 111011112= 0016a EF16' En algunas microcomputadoras la MPU se puede desbabilitar durante peo4-59. d~ conos mientras otro dispositivo controla RAM, ROM e va. Durante est~ intervalos la MPU activa una seal especial de control (D.MA) y sta se u~ para deshabilitar (desactivar) la lgica de seleccin del dispositivo, de mane. ra que RAM",RQM, y i76 estn su estado inactivo. Modifique el circuito de l~ figura 4-60 de maneraque RAM",ROM, y i76 se desactiven cuando la sea ljM;4 sea activa, sin importar el estado del cdigo de direcciones.

RESPUESTAS A LAS PREGUNTAS DE REPASO

SECCiN 4-1 1. Slo (a). 2. Slo (c). SECCION 4-3 1. La expre~in (h) no e!Ot en forma de ~lIma de productos, debido al signo de inversin sobre las variahles Cy D(es decir, el trmino ACD). La expresin (c) no est en forma de suma de prodU<.1OS, debido al trmino (M + N)P. 3. x = A + B + C

SECCiN4-6 2. Constante en BAJO. 3. No, la compuertaXNORdis ponible se puede usarcomo un INVERSOR conectando una de susentl2dasa un nivel constante en ALTO(vase el ejemplo4-16).

SECCiN 4-8

1. x = A<BEf)C')

SECCiN 4-4
1.

x- ABCD+

AScD + ABC"D

2. Ocho.

l. x = AB + AC + BC 2. x = A + BCD 3. S = P + QR 4. Una condicin de entr.adapara la cual no hay una condidn de salida requerida especfica; es decir, se tiene libertad para hacerla O o 1.

SECCiN4-5

SECCiN 4-9 1. DIP 2. SSI,MSI, LSI, VLSI, ULSl, GSI 3. Ciertc 4. Cierto. 5. Series40, 74AC, 74ACf. 6. O a 0.8 , 2.0 a 5.0 V 7. O a 1.5 V; 3.5 a 5.0 V. 8. Como si I entrada estUviera en ALTO. 9. Impredecible; se PUf de sobrecalentar y destrnirse. 10. 74HCf y 74ACf.

179
46

2. Pines cortocircuitados entre s. rrL, nivel BAJO; para CMOS, indeterminado. ) ms salidas conectadasentre s. .N 4-12 s de seal abiertas; fuente de alimentacin de2. Alambres rotos; conexiones con solda1ciente; grietas o cortes en la tarjeta del circuito

impreso; pines del CI doblados o rotos. operan de forma errtica o no funcionan. .lgico indeterminado.

3. LosCIs 4. Nivel

= 1. 3. Cuatro INVERSORES, 16 compuertas ANO, 16 enlaces y una compuerta OR de 16 entradas. 4. Vase la figura 4-46.

SECCiN4-14 1. x = B. 2. x

47

PROBLEMAS. 185
(c) Output TestProgram (a) antifusible (d) las respuestas (a) y (b) (a) fusible (d) Oulput Term;nalPos;t;ve (b) EEPROM (e) las respuestas (a) y (c) (c) ROM

11. Los tipos de tecnologasde procesobasadas en conexionesprogramablesson:

11. Una tecnologade procesovoltil basadaen conexionesprogramableses: (b) EPROM (c) SRAM (d) EEPROM 13. Dos mtodosde introducir un disefto lgico utilizando un software de desarrollo de PLD son: (a) interfaz de texto e interfaz numrica (b) interfaz de texto e interfaz grfica (c) interfaz grfica y codificacin 14. JTAG es el acrnimo de (a) Jo;nt TestAct;on Group (c) Jo;nt TestArray Group (b) Java TopArray Group (d) Jo;nt 7imeAnalys;s Group (b) un procesadorintegrado (d) las respuestas (a) y (b) (d) compilacin y ordenacin

15. En la programacindentro del sistemade un PLD normalmentese emplea (a) un generadorde seftalde reloj integrado (c) una PROM integrada (e) las respuestas (b) y (c) 16. Paramedir el perodo de un tren de impulsos, se debe usar (a) un multmetro digital (c) un osciloscopio (8) utilizando otro ajuste (c) hallando el recproco del perodo (b) una sondalgica (d) un pulsador lgico (b) midiendo el ciclo de trabajo (d) usandootro tipo de instrumento

17. Una vez medido el perodo de un tren de impulsos, la frecuencia se calcula

SECCIN 3.1
! ,

El inversor 1. La seftalde entradamostradaen la Figura 3.74 se aplica a un inversor. Dibujar el diagramade tiempos de la aeIa1 de Ialida I~'" a su entrada. ALTO
VJN

__f-lJl_J--LJ-1Sl
FIGURA 3.74

BAJO

f~ '.:
c

".

2.
A

En la Figura 3.75 se muestrauna red de inversoresen cascada.Si se aplica un nivel ALTO en

el puntoA, determinar los niveleslgicosde los puntos B hasta F.

---t>(~-.t>.J1-{>(~---{>OL___{>o

FIGURA 3.75

SECCIN 3.2

La puerta AND 3. Oetenninar la salidaX para una puertaANO de dos entradasa la que se la aplican las seales de entrada mostradasen la Figura 3.76. Mostrar las relaciones de tiempo de la salida y las entradasmedianteun cronograma.

186

48

PUERTAS LGICAS

FIGURA 3.76
Repetir el problema 3 para las leftaies de la Figura 3.77.
~r1r-1rTl ~:~:~:~:.'-r-

B _..~..j-""{_..;j...i~_r-i__i-l-

FIGURA 3.77

5. Las sealesde entradaque se aplican a una puerta ANO de tres entradasson las que se indi-

can en la Figura 3.78. Detenninar la seal de salida para las entradasdadasen funcin del tiempo, utilizando un diagramade tiempos.

I I
I

B-l

jjl::l
I I
.1

!!.~!

.. J

.JJ.
,t

~t

iL

A .

C~
6.

~
J

I.~~

C=~~~~~:)

x
FIGURA 3.78

En la Figura 3.79 se indican las sealesde entradaque se aplican a una puertaANO de cuatro entradas.Detemnar la sealde salida para las entradasdadasen funcin del tiempo, mediante un cronograma.

--rT1~1'1-f~-n-l!
SECCIN 3.3

A. C D

~3~=)..- x
FIGURA 3.79

J' I

La puerta OR
7. Detenninar la salida de una puerta OR de dos entradascuando se aplican las seftalesde enb"ada dadasen la Figura 3.77 Y dibujar el diagramade tiempos. 8. Repetir el problema 5 para una puerta OR de 3 entradas. 9. Repetir el problema 6 para una puerta OR de 4 enb"adas. 10. Paralas cinco seftalesde entradade la Figura 3.80, detenninar la salida en una puertaANO de 5 entradasy de una puerta OR de 5 enb"adas. Dibujar el diagrama de tiempos.

FIGURA 3.80
SECCIN 3.4 La puerta NAND 11. Parael conjunto de seftalesde entradade la Figura 3.81, determinar la salida de la puerta mostrada y dibujar el diagrama de tiempos.

PROBLEMAS. 187
49

B ===1=~):>-

X FIGURA 3.81

12. Detenninar la salida de la puertapara la seftalesde entradade la Figura 3.82 Y dibujar el diagramade tiempos.

A
B

. :::r::- x c
FIGURA 3.82

C 13. Determinar la sealde la salida correspondiente a la Figura 3.83. A B C D

~t ::';'~~"T.-'-"t t:

+..H!
-4-1 ii'J I

J..'

f'H+ t1--~!o..t- ~=t-~-x c~ /'

t t

::

tt

FIGURA 3.83

14. Como ya sabe,los dos smbolos lgicos representados en la Figura 3.84 representan operaciones equivalentes.La diferencia entre ellos es estrictamentede tipo funcional. Parael smbolo NAND, se requierendos entradasa nivel ALTO para obteneruna salida a nivel BAJO. Parael smbolo negativa-OR se requiere al menos una entrada a nivel BAJO para obtener una salida a nivel ALTO. Utilizando estosdos puntos de vista funcionales, demostrarque producirn la misma salida para las entradasdadas. A
B

~ ==1=~~~))x
A --"<r"x

B
SECCIN 3.5

c;L/--

FIGURA 3.84

La puerta NOR
15. Repetir el problema 11 para una puerta NOR de 2 entradas. 16. Determinar la sealde salida para las entradasindicadasen la Figura 3.85, y dibujar el diagrama de tiempos.
A B C
B C

x ==~=:):>--

FIGURA 3.85

17. Repetir el problema 13 para una puerta NOR de 4 entradas. 18. Los simbolos de las puertas NAND y negativa-OR representanoperacionesequivalentes, pero son funcionalmentediferentes.Parala puerta NOR, senecesitaal menosuna de las entradas a nivel ALTO para obtener un nivel BAJO de salida. Para la puerta negativa-AND, se necesita que las dos entradas estn a nivel BAJO para obtener un nivel de salida ALTO. Utilizando estos dos puntos de vista funcionales, demostrar que ambaspuertas de la Figura 3.86 generarnla misma salida para las entradasdadas.

188

50

PUERTAS LGICAS
A --~""-

B ---L/'-

..,

..

I I ~ I B -.Jl

1'" .1,:

l' I ~ JI.!Lri

. I ::

I ., ~
A --~"'\.x

B ---cl~

FIGURA 3.86

SECCiN 3.6

Puertas OR -exclusiva y NOR -e~clusiva 19. En qu difiere la operacin lgica de la puerta OR-exclusiva de la puerta OR? 20. Repetir el Problema II para una puerta OR-exclusiva. 21. Repetir el Problema 11 para una puerta NOR-exclusiva. 22. Determinar la salida de una puerta OR-exclusiva para las entradas indicadas en la Figura 3.77, Y dibujar el diagrama de tiempos.

SECCIN 3.7

Lgica programable 23. En la matriz AND programadamediante nar las expresiones booleanasde salida. 1\ 1\ B B

programablesde la Figura 3.87, detenni-

XI

X2

X.1

FIGURA 3.87

SECCIN3.8

Lgica de funcin fija 25. En la comparacinde ciertos dispositivos lgicos se ha observadoque la disipacin de potencia para un tipo en concreto aumentacuandoaumentala frecuencia. Setrata de un dispositivo TfL o CMOS? 26. Utilizando las hojas de caractersticas de las Figuras 3.65 y 3.66, detenninar lo siguiente: (a) La disipacin de potencia del 74LSOO para la mxima tensin de alimentacin y un ciclo de trabajo del 50%. (b) La tensin de salida mnima para el nivel ALTO de un 74LSOO. (c) El retardo de propagacinmximo para un 74LSOO. (d) La tensin de salida mxima para el nivel BAJO de un 74HCOOA. (e) El retardo de propagacinmximo para un 74HCOOA.

27. Detenninar tPLH y tPHL paralas seftales de la pantalladel osciloscopio de la Figura3.89.Las

lecturasestnexpresadas en V Idiv y segundos/divisinpara cada canal.

PROBLEMAS. 189
51

FIGURA 3.88

FIGURA 3.89
2.8. La puerta A tiene tpLH=
tpHL

= 6 ns. La puerta B tiene

tPLH =

tpHL

= 10 ns. Qupuertapuede

trabajar a una frecuenciams alta? 2.9.Si una puerta lgica trabaja con una tensin de alimentacin continua de +5 V y circula una corriente media de 4 roA, cUles la potencia que disipa? 30. La variable IcCH representala corriente continua de alimentacin procedentede Vcc cuando todas las salidasde un CI estna nivel ALTO. La variable ICCL representala corriente de alimentacincontinua cuandotodas las salidasestna nivel BAJO. Parael CI 74LSOO, detenninar la disipacin de potenciatpica cuandolas salidasde las cuatro puertasestna nivel ALTO. Consulte la hoja de caractersticas de la Figura 3.65.
SECCIN 3.9

Localizacin de avertas 31. Examinar las condicionesindicadasen la Figura 3.90, e identificar las puertasque fallan. 32. Detenninar las puertasque fallan de la Figura 3.91 analizando los cronogramas. 33. Utilizando un osciloscopio, se realizan las observacionesindicadas en la Figura 3.92. Para cadaobservacin,determinar la puerta que es ms probable que falle.

190

52

PUERTAS LGICAS

l---f~ .1---l~
(8) O

- o

I I o

.. :::=:t~~~)..-

o---~-, -- o o---<L.../
(c)

(b)

O~~~ ~::J~""./
(d)

--

1 O

==)I~~~~)o

1 --~1---L/
(1)

(e)

FIGURA 3.W
A

~fD:r IIII
XLrL
A

~~
1I1

I11

XUUUU
(b)

.(I,.tl-ll,.t~

A -l-.E:b: =4:::~-:j".~-, . ~~ -~::~_J x ~: ~

.--+~--r

(d)

FIGURA 3.91
34. El circuito de alarma de cinturn de seguridadde la Figura 3.16 funciona mal. Se detectaque cuando se enciendeel interruptor de arranquey el cinturn estabrochado,la alarma se activa y no se apaga.Cul serel problema ms probable?Cmo lo localizara? 35. Cada vez que se enciendeel interruptor de arranquedel circuito de la Figura 3.16, la alarma se activa durante treinta segundos,incluso cuando el cinturn est abrochado. Cul es la causams probable de estemal funcionamiento? 36 Qufallos cree que se puedenhaber producido si la salida de una puerta NAND de 3 entradas permanece a nivel ALTO independientemente del nivel de las entradas?

Problemas especiales dediseo

37. Seutilizan sensores para supervisarla presin y la temperaturade una solucin quimica almacenadaen un recipiente. La circuiteria de cada sensorgeneraun nivel de tensinALTO cuando se excedeun valor mximo especificado.Cuando se excedela presin o la temperatura,se debeactivar una alarma que requiereun nivel de tensin de entradaBAJO. Diseftar un circuito para estaaplicacin. 38. En un detenninado proceso de fabricacin automatizado, se insertan automticamentelos componentesen una tarjeta de circuito impreso. Despusde activar la herramientade insercin, la tarjeta de circuito impreso debeestarcorrectamente posicionada,y el componenteque se va a insertar debe estar en la recmara.Estascondiciones previas se indican mediante un nivel de tensin ALTO. La herramientade insercin requiere un nivel de tensin BAJO para activarse.Disear un circuito para implementar esteproceso.

PROBLEMAS. 191
53

Entrada

GND

ALTO

Entrada

(b)

39. Modificar el contador de frecuencia de la Figura 3.15 para que opere con un impulso de activacin (enable) que sea activo a nivel BAJO, en lugar de a nivel ALTO, durante el intervalo de 1s. 40. Suponerque la sefta!de activacin de la Figura 3.15 es la forma de onda indicada en la Figura 3.93. Suponerque tambin se dispone de la sefta1 B. Diseftar un circuito que genereun impul-

192

PUERTAS LGICAS
54

so de reset activo a nivel ALTO para el contador,slo durante el tiempo que la seftal de activacin est a nivel BAJO.

Habilitacin

FIGURA 3.93
41. Diseftar un circuito que se colocar en el bloque rayado de la Figura 3.94, que haga que las luces delanterasde un coche se apaguenautomticamente15 s despusde que se apagueel interruptor de arranque,en el casode que el interruptor de las luces se deje activado. Suponer que se necesitaun nivel BAJO para apagarlas luces.

Interruptor de puesta en marcha

ALTO BAJO ALTO

= encendido = apagado

IntemJptor de luces

=encendido

BAJO =

FIGURA 3.94
42. Modificar el circuito lgico de deteccin de intrusin de la Figura 3.24, para que se puedan proteger dos habitacionesadicionales,cadauna de ellas con dos ventanasy una puerta. 43. Modificar el circuito lgico del Problema42 para realizar un cambio en los sensores de entrada, donde Abierto = nivel BAJO y Cerrado = nivel ALTO.

REVISIONES DE CADASECCiN
SECCIN 3.1 Elinvenor 1. Cuando la entradadel inversor es 1, la salida es O. 2. (a)

---[>0-(b) Hay un impulso negativo en la salida (pasa de nivel ALTO a BAJO, y vuelve a nivel ALTO). SECCIN 3.2 La puerta AND 1. La salida de una puertaAND es un nivel ALTO cuandotodas las enb"adas estna nivel ALTO. 2. La salidade una puertaANO esun nivel BAJO cuandouna o ms entradasestna nivel BAJO. 3. PuertaAND de 5 enb"adas: X

= 1 cuando ABCDE

= 11111,Y X = Opara las restantescombi-

naciones deABCDE.

RESPUESTAS.193
55

SECCIN3.3

La puerta OR l. La salida de una puerta OR es un nivel ALTO cuandouna o ms entradasestna nivel ALTO. 2. La salida de una puerta OR es un nivel BAJO cuando todas las entradasestna nivel BAJO. 3. PuertaOR de 3 entradas:X nesde ABC.

= O cuando ABC

= 000, y X = 1 para las restantescombinacio-

SECCIN 3.4

La puerta NAND l. La salida de una puerta NANO es un nivel BAJO cuando todas las entradasestn a nivel ALTO. 2. La salida de una puerta NANO es un nivel ALTO cuando una o ms entradasestn a nivel BAJO. 3. NANO: salida activa a nivel BAJO cuandotodas las entradasestna nivel ALTO. NegativaOR: salida activa a nivel ALTO cuandouna o ms entradasestna nivel BAJO. Ambas tienen la misma tabla de verdad.

4. x = ABC
SECCiN 3.5
La puerta NOR 1. La salida de una puerta NOR es un nivel ALTO cuandotodas las entradasestna nivel BAJO. 2. La salidade una puertaNOR esun nivel BAJO cuandouna o ms entradas estna nivel ALTO. 3. NOR: salidaactiva a nivel BAJO para una o ms entradasa nivel ALTO; negativa- AND: salida activa a nivel ALTO cuandotodas las entradasestna nivel BAJO. Ambas tienen la misma tabla de verdad.

4. X=A+B+C
SECCIN3.6
Puertas exclusiva-OR y exclusiva-NOR l. La salida de una puerta XOR es un nivel ALTO cuando las entradasestna niveles opuestos. 2. La salida de una puerta XNOR es un nivel ALTO cuando las entradasestnal mismo nivel. 3. Aplicar los bits a las entradasde una puerta XOR. Cuando la salida esta nivel ALTO, los bits son diferentes. SECCIN 3.7 Lgica programable 1. Fusible, antifusible, EPROM, EEPROM y SRAM 2. Voltil quiere decir que se pierden todos los datos cuando se desconectala alimentacin y, en consecuencia, el PLD debereprograrnarse; basadaen SRAM.

3.

Interfaz de texto e interfaz grfica.

4. JTAG correspondea loint TestAction Group; el estndar1149.1del IEEE para programacin y realizacin de pruebas. SECCIN 3.8 Lgica de funcin fija l. CMOS y TTL. (b) ALS: LS avanzada. (d) HC: CMOS de alta velocidad (1) HCT: HC CMOS TTL compatible (b) 74HCOO: cudruple NAND de 2 entradas (1) 74ACTII: triple AND de 3 entradas (c) F- TTL rpida (e) AC: CMOS avanzada. (&) LV: CMOS de baja tensin. 3. (a) 74LS04: inversor sxtuple (e) 7432: cudrupleOR de 2 entradas (c) 74LVO8:cudrupleANO de 2 entradas (d) 74ALSIO: triple NAND de 3 entradas 2. (a) LS: Schottky de baja potencia.

194

PUERTAS LGICAS
56

(&) 74AHC02: cudrupleNOR de 2 enb"8das. 4. Menor disipacin de potencia: CMOS. 5. Seisinversoresen un encapsulado; cuatro puertasNAND de dos entradasen un encapsulado. 6. "'LH= 10 ns; "'HL= 8 ns. 7. 18 pJ 8. ICCL: corriente de alimentacin continua para el estadode salida BAJO; ICCH: corriente de alimentacincontinua para el estadode salidaALTO. 9. VIL:tensin de entradapara el nivel BAJO; V1H: tensin de entradapara el nivel ALTO. 10. VOL: tensin de salida para el nivel BAJO; V()ti: tensin de salida para el nivel ALTO. SECCIN 3.9 Localizacin de averiu 1. Los fallos ms comunesson los circuitos abiertos y los cortocircuitos. 2. Una entradaen circuito abierto se comporta como un nivel de entradaALTO. 3. Amplitud Y periodo.

PROBLEMAS RELACIONADOS
3.1 3.2 El diagrama de tiempos no vara. Vase la Tabla3.13. Entradas Salida Entrada. Salida

ABCD
0000 0001 0010 0011 0100 0101 0110
0111

X
O O O O O O O

ABCD
1000 1001 1010 1011 1100 1101 1110
1111 TABLA 3.13

X
O O O O O O O
1

3.3 3.4 3.5 3.6

Vasela Figura 3.95. La forma de onda de salida es igual que la entradaA. Vasela Figura 3.96. Vasela Figura 3.97.

A --rh.-rl--r.~-1-

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t..1-t1-~4-~...~~-~tI I

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II I

I
I

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I
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1. L

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t-t!!!!!!M I !

_Ji___J1___Ji-

FIGURA 3.95

FIGURA 3.96

RESPUESTAS.195
A

57

-f
I

.
X

-~_s.L-~-M.~lI

~~~-I

l_tL
YMe la Figura 3.98.

FIGURA 3.97
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~-J---I~I
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I

~+.

X _j--4_;--1-

FIGURA 3.98
3.8

Vasela Figura 3.99.

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r1---f.1--I I I I I I I I I I I I I I I I I lit I I t t I I I t

.
C

X.JUUUUUUUUUL...
FIGURA 3.99
3.9
Vase la Figura 3.100.

~~~~~~H~H~

3.10 Vasela Figura 3.101.

A B

11 I
'-L~1

Itf1
I I I I
r~~~-'-~

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FIGURA 3.100 A

-_.~
..-1--~-~.Ji

L'.r-f
I I
.. I .. ..

t.-

. c x'7:-t...r 1.~j- ..

FIGURA 3.101

196

PUERTAS LGICAS
3.11 3.11. 3.13

58

Utilizar una puertaNAND de 3 entradas. Utilizar una puerta NAND de4 entradasque funcione como una puerta OR-Negativa. Vasela Figura 3.102.

-nr.c-~n
. I

.
y A

f t

I .

. .
I I

ci;-..o-, ir I I

i .'.'r-LJ_-

D!! .} ,
~
FIGURA 3.102

uttLr I I
u---".".

3.14 Vase la Figura3.103.

B x

l-t

H~",,-,~

FIGURA 3.103

3.15 Vasela Figura 3.104.

A B C X FIGURA 3.104

3.16 Utilizar una puerta NOR de 2 entradas. 3.17 Una puerta NANO de 3 entradas. 3.18 La salida siempre esta nivel BAJO. El cronogramaes una linca recta.
fallos si ambos circuitos generanla 3.19 La puerta OR-exclusiva no detectarsimultneamente misma salida. 3.20 Las salidasno se ven afectadas. 3.21 6 columnas,9 filas y tres puertasAND con tres entradascada una.

con tpLH y tpHL igual a 4 os puede funcionar a la frecuencia msalta. 3.22 La puerta
3.23 10mW 3.24 La salida de la puerta o el pin 13 de entradaestninternamenteen circuito abierto. 3.25 El display mostrar una lectura errnea porque el contador contina hasta que se pone a cero.

59

RESPUESTAS.197
3.26

El impulso de habilitacin es demasiadocorto o el contador se ha puestoa cero demasiado

pronto.

AUTOTEST
1.(d) 2. (d) 3. (a) 4. (e) 5. (c) 6. (a) 7. (d) 8. (b) 9. (d) 10.(b) 11.(d) 12.(c) 13.(b)
14. (a) 15. (d) 16. (c) 17. (c)

60

PROBLEMAS. 315

SECCIN S.I

Circuitos lgicos combinacionales bsicos l. Dibujar el diagrama lgico con smbolos distintivos ANSI de un circuito AND-OR-Inversor de 4 entradasy triple anchura.Dibujar tambin el diagrama utilizando los smbolosrectangularesANSI estndar. 2. Escribir la expresinde salida de los circuitos de la Figura 5.51. 3. Escribir la expresinde salida de los circuitos de la Figura 5.52.

A B

=!~~!~~~~~~~}1E)-x

C
(a)
(b)

FIGURA 5.51

.4

=~~DA
B

x
.\'

B (a) (c)

:~x
(d)

(e)

(f)

FIGURA 5.52
4. Escribir la expresinde salida de los circuitos de la Figura 5.53, y dibujar los circuitos equivalentesutilizando la configuracin AND-OR. S. Desarrollar la tabla de verdad de cadauno de los circuitos de la Figura 5.52. 6. Desarrollar la tabla de verdad de cada uno de los circuitos de la Figura 5.53. 7. Demostrarque un circuito NOR-exclusiva generauna salida que es un producto de sumas. SECCIN 5.2 Implementacin de la lgica combinacional 8. Utilizando puertasAND, puertasOR o combinacionesde ambas,implementar las siguientes expresioneslgicas:

(a)X=AB
(b)X=A (c)X=AB +B + C

316

61

ANAuSISDELA LGICA COMBINACIONAL

A A B 8

.
x

c o
(a)

D (b)

A B
B C D E (e) x

D E F G H (f) 5.53 FIGURA

(d)X=ABC+D
(e) X
(f)X=ABC
D

=A + B + C

(&)X =A(CD + B) (b) X = AB(C + DEf) + CE(A+ B + f)

9. Utilizando puertas AND, puertas OR e inversores cuando sea necesario, implementar las siguientesexpresioneslgicas:

= AB+BC (c) X = AB + AB (e) X = A[BC(A + B + C + D)]

(8) X

(b) X

= A(B+C)

(d) X = ABC + B(EF + G) (f) X = B(CDE+ EFG)(AB+ C)

10. Utilizando puertasNAND, puertasNOR o combinacionesde ambas,implementarlas siguientes expresioneslgicas:

(a) X (b) x (c)

= AB + CD + (A+B)(ACD
= ABCD
+ DEF +

+ BE)

AF

x = A[B+C(D+E)]

62

PROBLEMAS. 317
11. Implementarun circuito lgico para la tabla de verdad de la Tabla 5.8.

TABLA5.8 12. Implementarun circuito lgico para la tabla de verdad de la Tabla 5.9.

TABLA5.9

13. Simplificar el circuito de la Figura 5.54 tanto como seaposible, y verificar que el circuito simplificado es equivalenteal original, demostrandoque las tablas de verdad son idnticas. 14. Repetir el Problema 13 para el circuito de la Figura 5.55. IS. Minimizar las puertas requeridas para implementar las funciones de cada apartado del Problema9 en fonDa de suma de productos. 16. Minimizar las puertas requeridas para implementar las funciones de cada apartado del Problema 10 en forma de sumade productos.

318

63

ANAuSISDELA LGICA COMBINACIONAL

A B X

.,

FIGURA 5.54

FIGURA 5.55

17. Minimizar las puertasrequeridaspara implementar la funcin de los circuitos de cadaapartado de la Figura 5.53 en fonna de suma de productos. SECCIN S.3 La propiedad univenal de las puertas NANO y NOR 18. Implementar los circuitos lgicos de la Figura 5.51 utilizando slo puertasNAND. 19. Implementar los circuitos lgicos de la Figura 5.55 utilizando slo puertasNAND. 20. Repetir el Problema 18 utilizando slo puertasNOR. 21. Repetir el Problema 19 utilizando slo puertasNOR.

SECCIN 5.4

Lgica combinacional con puertas NANO y NOR 22. Mostrar cmo puedenimplementarselas siguientesexpresionesutilizando slo puertasNOR:
(a)

X = ABC
X

(b)

X = ABC X=AB+CD

(c)

X=A+ B
X=(A+B)(C+D)

(d)X=A+B+C
(g)

AB[

C(DE

---

(e)

(f)

+ AB) + BCE]

23. Repetir el Problema23 utilizando slo puertasNANO. 24. Implementar cadauna de las funciones del Problema 8 utilizando slo puertasNAND. 25. lmplementar cada una de las funciones del Problema9 utilizando slo puertasNAND.

SECCIN 5.5

Funcionamiento de los circuitos lgicos con trenes de impulsos 26. Dadosel circuito lgico y las fonnas de onda de entradade la Figura 5.56, dibujar la fonna de onda de salida. 27. Parael circuito lgico de la Figura 5.57, dibujar la forma de onda de salida con respectoa las entradas.

A ..J'-"

LJ

'-,

.
FIGURA 5.56

1--J

11

L--J

--,

i-

6=

1~~D=

A
B

Jl_-r-l~~t

,-,

r-1.
.

1~~~:~~=~IJX

FIGURA 5.57 28. Para las fonDas de onda de entrada de la Figura 5.58, qu circuito lgico generar la seal de salida mostrada? 29. Repetir el Problema 28 para la seal de la Figura 5.59.

PROBLEMAS. 319
A

64

Entradas B

c
Salida

x
A

FIGURA 5.58

Entradas

...J

"l.~.4~~~,;".". !:,'~
. FIGURA 5.59

Salida X 'k".l.,.c.~H

30. Parael circuito de la Figura 5.60, dibujar las fonDasde onda para los puntos numerados,indicando la relaci6n de tiempos entre ellos. 31. Suponiendoun tiempo de propagaci6nen cadapuerta de 10 nanosegundos (ns), determinarsi las entradasindicadas generarnla forma de onda de salida X deseada de la Figura 5.61 (impulso con un mnimo tw = 25 ns como el mostrado).
Ar;;1~ -I,M;;r B.;.r;';~
-4 : : H~!:tC~~ D : 11 !! r'! ~

-HH""'t1:-t_U_A.

"" ""

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F ._.t_:_lJ__~nlFIGURA 5.80 A

'".,,-..~'.., --+B t~4,..,

C

A B C
anchura del impulso:

D E X

-~&~--!
_r-1

,..,,-' I

}
.

100 os

D E

1th==

25 DSmnimo

FIGURA 5.61
SECCIN 5.6 Lgica combinacional con VHDL (opcional) 32. Escribir un programaVHDL usandoel mtodo de flujo de datos (expresionesbooleanas)para describir el circuito lgico de la Figura 5.51(b). 33. Escribir un programaVHDL usandoel mtodo de flujo de datos (expresionesbooleanas)para describir los circuitos lgicos de las Figuras 5.52(e) y (f). 34. Escribir un programaVHDL usandoel mtodo estructural para describir el circuito lgico de la Figura 5.53(d). Suponerque estndisponibles las declaracionesde componentes para cada tipo de puerta.

320 .

ANAuSISDELA LGICA COMBINACIONAL

35. Repetir el Problema34 para el circuito lgico de la Figura 5.53(f).

65

36. Describir la lgica representada por la tabla de verdad de la Tabla 5.8 utilizando VHDL, pasndola primero a una forma sumade productos. 37. Desarrollar un programa VHDL para la lgica de la Figura 5.64, utilizando los mtodos de flujo de datosy estructural.Comparar los programasresultantes. 38. Desarrollar un programa VHDL para la lgica de la Figura 5.68, utilizando los mtodosde flujo de datosy estructural.Comparar los programasresultantes. 39. Dado el siguienteprogramaVHDL, crear la tabla de verdad que describe el circuito lgico. entity CombLogic is port (A, B, C, D: in bit; X: out bit); end entity CombLogic; architecture Example of CombLogic is begin X <= notnot A and not B) or (not A and not C) or (not A and not D) or (not B and not C) or(not B and not D) or (not D and not C; end architecture Example; 40. Describir el circuito lgico mosb"ado en la Figura 5.62 con un programa VHDL, utilizando el mtodo de flujo de datos.

FIGURA 5.62 estructural. 41. Repetir el Problema40 utilizando el mtodo

SECCIN 5.7 42. Parael circuito lgico y la sefial de entradade la Figura 5.63, seobservala senalde salida indicada.Detenninar si esta sealde salida es conecta. A B
B

i-rtyt l
C D
c:

c
D
FIGURA 5.63

.1 .
~~Mr~
I I I .

-3-1__-

43. La forma de onda de salida de la Figura 5.64 es incorrecta para las entradasque se aplican al circuito. Suponiendoque una puerta del circuito estfallando, con su salida a un nivel ALTO o BAJO constante,determinar la puerta que falla y el tipo de fallo (circuito abierto o cortocircuito).

66 PROBLEMAS. 321

. -f--~.-r-1I'!!
I I I I

-r--l-

c _l__-1i D -J--l.-t-.t

rFIGURA 5.64

xJl---",--

44. Repetir el Problema43 para el circuito de la Figura 5.65 para las seftalesde entraday salida dadas. 45. Examinandolas conexionesde la Figura 5.66, determinar la puerta excitadoray las puertasde carga.Especificar por dispositivo y nmerosde pines. A--J~

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11

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FJ"1J'1..n.h..t1.rL II I t
.r H Ji.r1FIGURA 5.65

FIGURA 5.66
46. La Figura 5.67(a) es un circuito lgico bajo prueba. La Figura 5.67(b) muestralas formas de onda que se observanen el analizador lgico. Para las entradasque se aplican al circuito, la salida es in~. Suponiendoque una puerta del circuito ha fallado, estandosu salida a un nivel ALTO o a nivel BAJO constante,determinar la puerta que falla y el tipo de fallo. A

~
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(a)

L-J

~:

L~l"""J:::1-I~~,J,

:J.i&

L FIGURA 5.67

322

ANAuSISDELA LGICA COMBINACIONAL

67

47. Al circuito lgico de la Figura 5.68 se le aplican las formas de onda de entradamostradas. (8) Determinar la sealde salida correcta con respectoa las entradas. (b) Determinar la sealde salida si la salida de la puerta G3esten circuito abierto. (c) Determinar la sei\al de salida si la entradasuperior de la puerta G3 estcortocircuitada a masa.
A

.
C D E
FIGURA 5.68
48. El circuito lgico de la Figura 5.69 tiene disponible un nico punto de prueba intennedio prximo a la salida. Para las entradasindicadas,se observala seal dada en el punto de prueba. EscorrectaestafonDa de onda?Si no lo es, . culesson los posiblesfallos que podran generar dicha seal? A
A B
C D X

1P

ICONO APLICACIONES A SISTEMAS Aplicacin a los sistemasdigitales

49. lmplementar la lgica de la vlvula de entradade la Figura 5.49(b) con puertasNOR e inversores. so. Repetir el Problema49 para la lgica de la vlvula de salida de la Figura 5.5O(b). 5.1.lmplementar la lgica del elementode calefacciny de la alarma usandopuertasNOR e inversores.

.
TP
\'~"c

E F

FIGURA 5.69

Problemasespecialesde diseo
52. Disear un circuito lgico para generaruna salida a nivel ALTO si y slo si la entrada,representadapor un nmero binario de 4 bits, es mayor que doce o menor que tres. Desarrolle primero la tabla de verdad y despusdibuje el diagrama lgico. 53. Desarrollar el circuito lgico que cumpla los siguientesrequisitos: Una lmparasituadaen una habitacinpuedeaccionarsemediantedos intel'roptores,uno colocado detrsde la puerta y el otro frente a la puerta. La lmparase enciendesi se activa el interruptor frente a la puerta y el de detrsde la misma no seactiva. o en el casocontrario. La lm-

,.

RESPUESTAS.323
68

para est apagadasi ambos intemlptores estndesactivadoso si ambos estnactivados.Una salida a nivel ALTO representauna condicin de encendidoy una salida a nivel BAJO representala condicin de apagado. 54. Disearun circuito que pennite introducir un aditivo qumico en el fluido a travs de otra vlvula de entrada slo cuando la temperaturano sea ni demasiadobaja ni demasiadoalta y el fluido se encuentrepor encima del sensorde nivel alto. 55. Desarrollar el diagrama lgico NAND para un codificador hexadecimalde teclado que convierta cadapulsacin a binario.

REVISIONES DE CADASECCiN
SECCiN S.1 Circuitos lgkos combinacioDales bsicos 1. (8)AB+CD=1.0+1.0=1 (b) AB+CD= 1.1+0-1=0 1.1=0 1. 0= 1 = 1 100.

(c) AB+CD=O.l+

2.

(a) AB

- + .48= - 1-0+ --

(b) AB + AB = 1.1+ 1.1 = O (c) AB+AB=O.I+O.l (d) AB+ AB=O.ij+O.O=O 3. X= 1 cuandoABC= 000, 011, 101, 110y 111.X=OcuandoABC=OOl,OlOy res. Consulte el diagramade la Figura 5.6(b). 4. X = AB + AB; el circuito estconstituido por dos puertasANO, una puertaOR y dos inverso-

SECCiN 5.2

Implementacin de la lgica combinacional

1. (a) X=
(b) X

ABC

+ AB

+AC;

tres puertas

ANO,

una

puerta

ORo

= AB (C +DE);

b"es puertas

ANO,

una puerta

ORo

2. X = ABC + AJE; dos puertasANO, una puerta OR y tres inversores. 3. (a)X=AB(C+

(b) X = AB (C

l)+AC=AB+AC
+DE) = ABC + ABDE

SECCIN 5.3

La propiedad univen81 de las puertaJ 1. (a) X = A + B :es una puerta NANO

(b) X
2. (a) X

NANDy NOR
con A y S en sus entradas.

es una puertaNANO con A y S en sus entradas,seguidade una puertaNAND utilizada como inversor.

= AS:

= A+ B

: es una puerta NOR con

Ay

B en sus entradas, seguida de una puerta NOR

utilizada como inversor. (b) X = AS : es una puerta NOR con A y B en sus entradas. SECCIN 5.4 Lalca comblDacional con puerta. NANO y NOR

1. X = (A + S + E)DE: una puertaNANO de 3 entradascon las entradasA, By C, con su salida conectadaa una segundapuerta NAND de 3 entradascon otras dos entradasD y E.

2. X = ARE + (D + E): una puerta NOR de 3 entradascon las entradasA, B Y C, con su salida
conectadaa una segundapuerta NOR de 3 entradascon otras dos entradasD y E.

324

ANAuSISDELA LGICA COMBINACIONAL

69

SECCIN S.S

Funcionamiento de los circuitos lgicos con trenes de impulsos 1. La salida de la puerta OR-exclusiva es un impulso de 15 ~ seguido de un impulso de 25 ~, con una separacinde 1O ~ entre los impulsos. 2. La salida de la puerta NOR-exclusiva es un nivel ALTO cuando ambasentradasestna nivel ALTO, o cuandoambasentradasestna nivel BAJO. Lgica combinacional con VHDL (opcional) 1. Un componente VHDL es un programa predefinido que describeuna funcin lgica especificada. 2. Una instantacinde componentese utiliza para llamar a un componenteespecificadoen una arquitecturade programa. 3. Las interconexionesentre componentesse hacenutilizando seftalesVHDL. 4. Los componentes se empleanen el mtodo estructural.

SECCIN 5.6

SECCIN 5.7

Localizacin de averias 1. Los fallos mscomunesen las puertasson entradao salida en circuito abierto, y entradao salida cortocircuitadaa masa. 2. La entradacortocircuitada a Vcc hace que la salida se mantengaa nivel BAJO. 3. (a) La salida de G. esta nivel alto hastael flanco de bajadadel sptimo impulso; luego pasa a nivel bajo. (b) La salida de G4es igual a la entradaD. (c) La salida de G. es la misma que la salida de G2,mostradaen la Figura 5.47(b).

RELACIONADOS PROBLEMAS
S.l S.2.

X=AB+AC+BC X=AB+AC+BC
SiA =0 y B=O,X =0-0+0.1+0-1=0= SiA =0 y C = O,X =0.1+0.0+1-0=0= SiB=O y C=0,X=I.0+1.0+0.0=O=1

1 1

5.3 5.4 5.5 5.6 A .B

No se puedesimplificar. No se puedesimplificar. X=A + B + C+D es vlida. Vasela Figura 5.70.

- (.4. - - + D) X =C + B)(B
FIGURA 5.70

D C

S.7 X = (AOC)(DEF) = (AB)C+ (Di)F = (.4+ B)C + (D + E)F

5.8 Vas-ela Figura 5.71.

--

5.9 X

= (A"+B"+c) + (D

+ E +F)

= (A"+B

+ C)(D+E + F)

= (AB + C)(DE + F)

5.10 Vas-e la Figura 5.72.

:
E

~
ABC + DE

RESPUESTAS.325
70

C B ABC + D + E

D E
(b)

(a)

FIGURA 5.71

S.11 Vase la Figura5.73.

.4L__-J-L.J
B --n J1-~-I-~

I
I

I -r II -~''-11-~-'-I
,

I
t

-1UjJL_~--:rl--11J..l.JL

--iH_tir-i:r-iri_t-1}-

x--LHJi__ltFIGURA 5.73

FIGURA 5.72
S.I1. Vasela Figura 5.74. S.13 Vasela Figura 5.75.
A

~-f-.1--rl--f-~!-.~"l--.;fl

C'

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I

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A ,

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FIGURA 5.74

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I
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,
1 11

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lLj--i.-J

1.

FIGURA 5.75

5.14 05: NAND -8ate2 port map (A -> 1N9, B =>INIO, X = > OUT4);

5.15 Vase la Figura5.76.

A B C D G. ~..u..L..Ll1j..4.1.1.1.lJ FIGURA 5.76

rl.n.r~1-r~l--f1-;

AUTOTEST
1.(d) 9. (d) 2. (b) 3. (c) 10.(e) n. (e) 4. (8) 5. (d) 6. (b) 12.(c) 7. (8) 8. (d)