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Instituto Tecnolgico de Tijuana

Subdireccin Acadmica Departamento de Sistemas y Computacin Agosto Diciembre 2013

Ingeniera en Sistemas Computacionales

Arquitectura de Computadoras

6SC6B
Miguel ngel Lpez Ramrez

Tecnologa Intel

Romero Barrn Jess Enrique 11210300

Tijuana, Baja California a 26 de septiembre 2013

Intel Turbo Boost Technology

La tecnologa Intel Turbo Boost ofrece ms desempeo cuando se le necesita en los sistemas equipados con los procesadores Intel Core de cuarta generacin. La tecnologa Intel Turbo Boost 2.0 incrementa de forma automtica la velocidad de procesamiento de los ncleos por encima de la frecuencia operativa bsica si no se han alcanzado los lmites especificados de energa, corriente y temperatura. Aumento dinmico del desempeo La tecnologa Intel Turbo Boost 2.0 se activa cuando el sistema operativo (SO) solicita el estado de mximo desempeo del procesador (P0). La frecuencia mxima de la tecnologa Intel Turbo Boost 2.0 depende de la cantidad de ncleos activos. El tiempo durante el cual el procesador se mantiene en el estado de la tecnologa Intel Turbo Boost 2.0 depende de la carga de trabajo y del entorno operativo. Cualquiera de los siguientes factores puede definir el lmite superior de la tecnologa Intel Turbo Boost 2.0 con una determinada carga de trabajo: Cantidad de ncleos activos Consumo estimado de corriente Consumo estimado de energa Temperatura del procesador

Cuando el procesador funciona por debajo de estos lmites y la carga de trabajo del usuario exige mayor desempeo, la frecuencia del procesador aumentar de forma dinmica hasta alcanzar su lmite superior. La tecnologa Intel Turbo Boost 2.0 posee varios algoritmos que funcionan en paralelo para administrar la corriente, energa y temperatura, a fin de maximizar el desempeo y la eficiencia energtica. Nota: La tecnologa Intel Turbo Boost 2.0 permite que el procesador funcione a un nivel de energa mayor que el lmite nominal superior (TDP) durante perodos breves, a fin de maximizar el desempeo.

Esta tecnologa puede ser aplicada en las nuevas generaciones de procesadores Intel, aumentando hasta el 120% del rendimiento de los ncleos con los que cuente la computadora, ayuda a mejorar el rendimiento y la optimizacin de aplicaciones haciendo los procesos ms rpidos.

Intel 64 Bits Arquitectura

procesadores est diseada para ajustarse automticamente a los cambios en las demandas de rendimiento al tiempo que reduce el consumo de energa. Ordenadores porttiles equipados con un procesador del Core familia de procesadores Intel ofrecen la tecnologa mvil sin igual para el rendimiento inteligente de vdeo digital para juegos intensos a tareas exigentes de negocios. Intel Xeon procesadores de potencia de una variedad de servidores y estaciones de trabajo de 64 bits multi-core. Para una amplia gama de infraestructura, nube, de alta densidad, y la computacin de alto rendimiento (HPC), la familia Intel Xeon E5 ofrece versatilidad de una va y de dos vas de 64 bits servidores multi-core y estaciones de trabajo. Procesador Intel Xeon de la familia E7 proporciona un rendimiento escalable excepcional y fiabilidad de misin crtica de clase para las aplicaciones ms exigentes de datos y proyectos de virtualizacin. Intel HyperThreading

La arquitectura Intel 64 ofrece procesamiento informtico de 64 bits en diseos embebidos en combinacin con el software de soporte. La arquitectura Intel de 64 mejora el rendimiento al permitir que los sistemas den cuenta de ms de 4 GB de memoria tanto virtual como fsica. Intel 64 ofrece soporte para: 64-bit plana espacio de direcciones virtuales Punteros de 64 bits 64-bits registros de propsito general de ancho Apoyo entero de 64 bits Hasta un terabyte (TB) de espacio de direcciones plataforma

El procesador Intel Core vPro de procesadores de la familia de armas PCs de negocios con la seguridad asistida por hardware, la capacidad de administracin y rendimiento mejorado. Para equipos de sobremesa, el Core familia de procesadores Intel ofrece los procesadores ms inteligentes y ms rpidos de Intel. Adaptacin a las necesidades de los usuarios, la tecnologa dentro de la tercera generacin de procesadores Intel Core familia de

Cmo los sistemas operativos pueden lograr ms y tener un desempeo superior La tecnologa Intel Hyper-Threading (Tecnologa Intel Hyper-Threading) utiliza los recursos de procesamiento con ms eficiencia, por lo cual pueden ejecutarse varios subprocesos en cada ncleo. Como caracterstica del desempeo, la tecnologa Intel Hyper-Threading tambin aumenta la

capacidad de procesamiento, lo que se traduce en un aumento del desempeo general del software de varios subprocesos. La tecnologa Intel Hyper-Threading se ofrece en los procesadores Intel Core de las generaciones anteriores, la familia de procesadores Intel Core de cuarta generacin y la familia de procesadores Intel Xeon. Al combinar uno de estos procesadores y chipsets Intel con un sistema operativo y un BIOS compatibles con esta tecnologa, es posible: Ejecutar aplicaciones exigentes al mismo tiempo y mantener la capacidad de respuesta del sistema Mantener la proteccin, eficiencia y facilidad de administracin de los sistemas, al tiempo que se reduce a un mnimo el impacto en la productividad Disponer de un margen de ampliacin para acompaar el futuro crecimiento de la empresa e incorporar nuevas funciones de la solucin

rapidez. La combinacin de tecnologas permite el procesamiento simultneo de varios subprocesos, se adapta de forma dinmica a la carga de trabajo y desactiva de manera automtica los ncleos inactivos. Esto aumenta la frecuencia del procesador en los ncleos ocupados, con lo cual se aumenta an ms el desempeo para las aplicaciones ms sofisticadas. Gracias a la tecnologa Intel HyperThreading, las empresas pueden: Aumentar la productividad al lograr realizar ms tareas simultneas sin perder velocidad Agilizar los tiempos de respuesta de las aplicaciones de Internet y comercio electrnico, lo que mejora la experiencia del cliente Aumentar la cantidad de operaciones que pueden procesarse de forma simultnea Aprovechar las tecnologas de aplicaciones de 32 bits en uso y mantener el estado de preparacin para las futuras aplicaciones de 64 bits

Alta densidad de grficos sin contratiempos Con la tecnologa Intel HyperThreading, los entusiastas de la multimedia pueden crear, modificar y codificar archivos con elevados requisitos grficos, adems de ejecutar aplicaciones en segundo plano, como el antivirus, sin afectar el desempeo del sistema. Ms tareas, empresa ms eficiente Los procesadores con la tecnologa Intel Hyper-Threading y la tecnologa Intel Turbo Boost (o la tecnologa Intel Turbo Boost 2.0, que viene en la familia de procesadores Intel Core de cuarta generacin) ofrecen un desempeo superior y permiten realizar las tareas con mayor

Evaluacin del estado de preparacin del sistema La tecnologa Intel Hyper-Threading est disponible en diversos sistemas de laptops, PC, para servidores y estaciones de trabajo. Requisitos del sistema Un procesador compatible con la tecnologa Intel Hyper-Threading Un chipset habilitado para la tecnologa Intel Hyper-Threading Un BIOS habilitado para la tecnologa Intel Hyper-Threading Un sistema operativo optimizado/habilitado para la tecnologa Intel Hyper-Threading.

Memory System: Architecture and Interfase El primer paso en el diseo de un esquema de interconexin de alta ancho de banda entre el procesador y la memoria DRAM en un sistema de IRAM es proporcionar la arquitectura adecuada de la memoria y la interfaz. Arquitectura DRAM ha sido casi exactamente el mismo desde hace ms de 15 aos [Kir96]. Mayor ancho de banda se logr mediante mejoras en la interfaz (EDO, SDRAM, RDRAM) [Priz94]. Dado que el ancho de banda est limitado por el pequeo nmero de los pines externos, no haba ninguna motivacin real para grandes mejoras en la arquitectura. IRAM y Embedded DRAM suprimir esta limitacin y abren el camino para nuevas organizaciones DRAM, que tambin pueden ser optimizados para el tipo especfico de ncleo de la lgica en la matriz (en este caso, el procesador de uso general). En esta seccin se propone una organizacin de DRAM en el chip de IRAM y la interfaz correspondiente al procesador. Los principales objetivos son gran ancho de banda y la eficiencia energtica. Organizacin de la Seccin Como se explic anteriormente, el subsistema de memoria en un IRAM se divide en bloques llamados secciones de memoria. Una seccin de memoria se define como la particin de memoria mnima que se puede potencialmente dirigida de forma independiente. Por lo tanto, mltiples secciones permiten paralelismo de accesos. Cada seccin se compone de un controlador de seccin y un nmero de bancos de memoria, conectado a travs del bus de la seccin. El controlador proporciona la interfaz entre los bancos y el procesador. Su estructura y funcionalidad no se discute en este trabajo, ya que puede depender de la arquitectura del procesador especfico y no

afectar a la organizacin del resto de la seccin.

La imagen presenta el diagrama de bloques de un banco de memoria. Los componentes bsicos son el bloque de memoria, el decodificador de fila y los amplificadores de deteccin. Cada fila de acceso proporciona a los amplificadores de deteccin de un gran nmero de bits, que son un mltiplo de la palabra procesador. Por simplicidad. En esta seccin vamos a suponer que la longitud de palabra es de 64 bits, ignorando por el momento el hecho de que una sola direccin procesador puede describir una mayor cantidad de datos bajo determinados regmenes. Estos bits pueden ser almacenados en una de las memorias intermedias de fila estticos (filas de pestillos esttica). Utilizando soluciones en las salidas

de los amplificadores de los sentidos se ha propuesto en el pasado con el fin de desacoplar el siguiente acceso de lectura a partir de la lectura de la salida de los datos de la anterior [Miy95]. Aqu se propone el uso de una o potencialmente ms registros para proporcionar tanto la disociacin y el almacenamiento en cach. Varias filas de un solo banco puede ser al mismo tiempo abierto si se almacenan en buffers filas separadas. Esto reduce el nmero de accesos caros RAS al bloque de memoria. El nmero exacto de tampones es una decisin arquitectnica que depende tanto el rendimiento y el rea de cabecera, pero en cualquier caso hay al menos uno. Palabras almacenados en un buffer de filas se pueden actualizar o leer a travs de la seccin de autobuses, una por ciclo de reloj. En otras palabras, el bus seccin debe ser tan amplio como una palabra. No hay necesidad de una gran columna de decodificador en el banco, ya que las operaciones se realizan ya sea en una palabra o una fila entera. Slo tenemos que ser capaces de especificar el bfer fila especfica o una palabra dentro de un buffer de filas que participan en una operacin. Esta informacin, junto con el resto del control para una operacin de la memoria, debe ser llevado a travs de la seccin de bus, ya sea en forma codificada o decodificada. Interface Una vez definida la arquitectura bancaria y organizaciones potenciales de secciones de memoria, tambin tenemos que definir la interfaz de memoria. Esto incluye los comandos que cada banco de memoria puede entender y la forma en que se ejecutan. Las principales preocupaciones del diseo de la interfaz son definir un conjunto flexible de comandos que permitan tanto de alto ancho de banda y la eficiencia

energtica, sin imponer grandes retrasos de acceso a memoria. Para definir la interfaz adecuada, se examinaron las arquitecturas e interfaces correspondientes de varios DRAM de alto rendimiento [Prin96] [Ohsh94]. Una interfaz similar a la de RDRAM [Kush93] no se prefiere ya que la mayor parte de las decisiones arquitectnicas asociados con l estaban basados en las caractersticas de interconexin fuera del chip. RDRAM utiliza buses estrechos y se consigue una alta anchura de banda a costa de una mayor latencia. Sin embargo, en nuestra arquitectura de bus de la seccin es significativamente ms amplio, de modo de alto ancho de banda se puede lograr sin perjudicar a la latencia. Adems, la interfaz de paquetes utilizados en RDRAM aadira latencia y complejidad adicional sin ofrecer ninguna ventaja. Por estas razones, nuestra interfaz se basa en interfaces definidas para la DRAM sncrona. Existen varias variaciones para las interfaces de SDRAM. Los criterios bsicos son la interfaz pipeline [Tak94], la interfaz prefetched [Choi94] y la interfaz de pipeline y prefetched combinado [Suna95]. En nuestra arquitectura, la captacin previa se realiza mediante la lectura de filas de memoria para buffers fila. Adems de la palabra en realidad se dirigi unas pocas palabras ms se captan previamente a los buffers de fila. Adems captura previa, al controlador de seccin, por ejemplo, probablemente sera un desperdicio de energa, a menos que se activa slo cuando sea necesario. Por esta razn se decidi no dar ms precarga de forma implcita. Si es necesario, se puede implementar explcitamente a travs de comandos de lectura.

Conclusiones Con las diferentes tecnologas que maneja la compaa Intel, podemos tener a nuestra disposicin gran variedad que hacen que nuestro CPU tenga uno de sus mejores rendimientos aprovechando al mximo todo su potencial, adems de que brindan aplicaciones las cuales nos permiten monitorear cada una de las funciones de los ncleos o del sistema operativo. Bibliografa http://www.intel.com/content/www/us/en/ architecture-and-technology/turboboost/turbo-boost-technology.html http://www.intel.la/content/www/xl/es/arc hitecture-and-technology/turboboost/turbo-boost-technology.html http://www.intel.com/content/www/us/en/ architecture-andtechnology/microarchitecture/intel-64architecture-general.html http://www.intel.la/content/www/xl/es/arc hitecture-and-technology/hyperthreading/hyper-threading-technology.html http://iram.cs.berkeley.edu/kozyraki/project /ee241/report/section.html

La tabla presenta los comandos de la interfaz propuesto para la arquitectura de memoria IRAM. Estas seis rdenes se transfieren a los bancos de memoria a travs del bus seccin. Leer y escribir RAS accede slo filas de transferencia (varias palabras) de las filas de memoria a un bfer de filas y viceversa. Leer accesos tienen opcional restauracin. Restauracin de datos de la memoria que se sobrescribirn pronto es energticamente ineficiente. Desde el punto de vista energtico, es mejor hacer todos los cambios en una fila especfica en un bfer fila y escribir de nuevo una sola vez al final. Comandos Read2S y Write2S transferir una de las palabras en la memoria intermedia de datos a la seccin de bus y viceversa. Actualizar pasa no pasa por los buffers fila con el fin de evitar la paliza el contenido de la cach. Esta es la razn principal por la que no usamos los sentidos amplificadores como cach como se propone en muchos sistemas [SPN96]. Adems, se opt por ofrecer una fila de refresco en lugar de un comando de actualizacin del banco, para proporcionar la flexibilidad para el sistema operativo para actualizar slo las pginas de memoria realmente utilizados por las aplicaciones. Esto puede reducir el costo de la energa refrescante.