FACULTAD DE INFORMTICA Y ELECTRONICA ESCUELA DE INGENIERA ELECTRNICA TELECOMUNICAIONES Y REDES

INFORME DE LABORATORIO DE SISTEMAS DIGITALES

GUIA No. : CURSO:

4 CUARTO A

TEMA: CONTADOR DE 0 A 9 CON FLIP FLOPS TIPO JK

INTEGRANTES DEL GRUPO:

Fabin Machado Juan Duy 339 325

OBJETIVOS:
Disear el sistema combinacional Definicin de variables Tabla de verdad Diagrama de conexiones. Implementar el sistema y confirmar los resultados de las salidas.

MATERIAL QUE VAMOS A USAR: o o o o Pulsador de dos estados Compuerta lgica and (7408) Compuerta lgica OR (7432) Flip flops tipo D (7476)

EQUIPOS: Fuente de voltaje Multimetro

MARCO TERICO

Flip-Flop J-K
El "flip-flop" J-K, es el ms verstil de los flip-flops bsicos. Tiene el carcter de seguimiento de entrada del flip-flop D sincronizado, pero tiene dos entradas, denominadas tradicionalmente J y K. Si J y K son diferentes, la salida Q toma el valor de J durante la subida del siguiente pulso de sincronismo.

Si J y K son ambos low (bajo), entonces no se produce cambio alguno. Si J y K son ambos high (alto), entonces en la siguiente subida de clock la salida cambiar de estado. Puede realizar las funciones del flip-flop set/reset y tiene la ventaja de que no hay estados ambiguos. Puede actuar tambien como un flip-flop T para conseguir la accin de permutacin en la salida, si se conectan entre s las entradas J y K. Esta aplicacin de permutar el estado, encuentra un uso extensivo en los contadores binarios.

La tabla 1 muestra la tabla caracterstica del Flip-Flop tipo JK que describe las propiedades lgicas del Flip-Flop en forma tabular y define el siguiente estado Q(t+1), en funcin de las entradas y el estado actual Q(t).

La tabla 2 presenta la tabla de excitacin del Flip-Flop tipo JK, esta tabla tiene una columna para el estado actual Q(t) y el estado siguiente Q(t+1) y una columna para cada entrada. Hay cuatro posibles transiciones del estado actual al siguiente estado, el smbolo X en la tabla representa una condicin de indiferencia, es decir que no importa si la entrada es 1 o 0 [1].

REALIZACIN DE LA PRCTICA
Tabla de verdad

Estado Presente QT

Estado Siguiente QT+1

0 1 2 3 4 5 6 7 8 9
FFA

0 0 0 0 0 0 0 0 0 1

0 0 0 0 0 1 1 1 1 0

0 0 1 1 0 0 1 1 0 0

0 1 0 1 0 1 0 1 0 1

0 0 0 0 0 0 0 0 1 0

0 0 0 0 1 1 1 1 0 0

0 1 1 0 0 1 1 0 0 0

1 0 1 0 1 0 1 0 1 0

Entardas de cada flip flop A B C D J K J K J K J K x o o x o x 1 x o x o x 1 x x 1 o x o x x 0 1 x o x 1 x x 1 x 1 o x x 0 0 x 1 x o x x 0 1 x x 1 o x x 0 x 0 1 x 1 x x 1 x 1 x 1 x 0 o x 0 x 1 x x 1 o x 0 x x 1

J= ABCD FFB J= ACD FFC J= AD

k= BCD

k= ACD

k= AD

FFD

J= BC+A

k= BC+A

Se debe observar que mientras el reloj es falso no hay cambio de estado, por lo que Qn=Qn+1, cuando el reloj es verdadero el Flip- Flop realiza la accin para la cual fue diseado y, Qn+1=D.

Anexos

CONCLUSIONES Al Implementar el sistema pudimos confirmar los resultados de las salidas no pueden
ser ms que 9 y que luego regresara a la posicin inicial 0.

BIBLIOGRAFA
http://www.somosmecatronica.net/2008/12/contador-0-9-con-flip-flop-jk.html http://shasky21.blogspot.com.es/2011/06/contador-de-0-9-con-flipflop-jk.html