TEMA 4

TRANSISTORES MOSFET
El transistor de efecto campo metal-xido-semiconductor (MOSFET o MOS) puede afirmarse que constituye el caballo de batalla del diseo digital actual. Sus principales ventajas son su densidad de integracin y un proceso de fabricacin relativamente simple, en comparacin con las tecnologas bipolares, lo que ha hecho posible producir grandes y complejos circuitos de forma econmica. La superior densidad de integracin de estos dispositivos se debe, tanto a su menor ocupacin de rea por dispositivo, como a la posibilidad de utilizar estructuras dinmicas que requieren un menor nmero de transistores para realizar una funcin determinada y presentan en general una menor disipacin de potencia.

Figura 4.1. Vista y seccin de un transistor MOSFET de canal n [1]

La estructura de un transistor MOSFET de canal n (NMOS) en tecnologa estndar se ilustra en la figura 4.1, siendo los dopajes de cada una de las zonas y los tamaos relativos de los distintos componentes de la estructura las herramientas con que se cuentan para el diseo al nivel bsico de estos dispositivos. En este esquema, el dispositivo en s ocupa la zona central (regin activa), aislndose de los dispositivos vecinos mediante una capa gruesa de SiO2 (denominado xido de campo) y un diodo en inversa formado mediante la adicin de una regin extra p+, denominada implantacin de parada de canal (channel-stop implant). El grosor elevado del xido de campo previene la formacin de canales indeseados entre dispositivos adyacentes y minimiza las capacidades parsitas entre las conexiones metlicas y el sustrato en estas zonas. Los smbolos de circuito utilizados para los transistores MOSFET de canal n y canal p (de enriquecimiento enhancement o normally-off) se muestran en la figura 4.2. El sustrato puede representarse o no como un cuarto terminal en estos smbolos, y normalmente se conecta al mismo terminal de alimentacin para todos los dispositivos de un mismo tipo (GND para los NMOS y Vcc para los MOSFET de canal p o

Introduccin

Figura 4.2. Smbolos de circuito para MOSFET de canal n y canal p de enriquecimiento (enhancement) [2]

PMOS). Con esta conexin del sustrato se trata de garantizar la polarizacin en inversa de las uniones formadas por ste y las regiones de drenador y fuente del dispositivo. En este tema presentaremos en profundidad los aspectos ms interesantes de este dispositivo, que determinan el procedimiento y los condicionantes de diseo aplicables a los circuitos MOS, tanto analgicos como digitales. Comenzaremos presentando las diferentes facetas del comportamiento del dispositivo MOSFET; se introducirn los factores que determinan la tensin de formacin de canal (tensin umbral), el modelo analtico ms simple de comportamiento tensin-corriente (modelo de Sah), y las capacidades que limitan el comportamiento dinmico. A continuacin introduciremos los efectos de segundo orden que se ponen de manifiesto principalmente como consecuencia de la miniaturizacin de estos dispositivos, y cmo estos efectos determinan y modifican las ecuaciones de comportamiento esttico. Finalmente presentaremos los mltiples modelos SPICE de estos dispositivos y las reglas que rigen el diseo del layout de estos circuitos.

1. OPERACIN DEL MOSFET

Estudiaremos en este apartado el comportamiento de un MOSFET en sus diferentes facetas, tomando como referencia el dispositivo de canal n. No obstante, los argumentos utilizados y las relaciones deducidas para este tipo sern tambin aplicables a los de PMOS, redefiniendo el sentido de la corriente (en este caso, a diferencia del NMOS, la corriente fluye de fuente a drenador) y recalculando los parmetros para los datos de tecnologa de estos dispositivos.

1.1. Comportamiento esttico

Como sabemos, el principio de operacin de la estructura ilustrada en la figura 4.1 puede resumirse en el control de la corriente entre fuente y drenador por medio del campo elctrico generado por la tensin aplicada en el terminal de puerta, siendo los portadores mayoritarios los nicos responsables de los efectos medibles (a diferencia de los dispositivos bipolares, donde intervienen ambos tipos de portadores, mayoritarios y minoritarios). Nos interesa analizar en primer lugar el comportamiento del dispositivo en condiciones estacionarias, es decir, cuando el dispositivo se encuentra sujeto a voltajes constantes en el tiempo. La situacin ms simple de polarizacin del NMOS se representa en los apartados (a) y (b) de la figura 4.3, con el sustrato, fuente y drenador conectados a GND. Partiendo de un valor nulo de tensin en puerta, un incremento de esta tensin crea un campo elctrico que en primera instancia repeler los huecos en la regin del sustrato (tipo p) situada justo debajo del xido, dando lugar a una regin de empobrecimiento de huecos (parte (a) de la figura). El espesor de esta regin de carga espacial se puede demostrar que vale:

4.2

TRANSISTORES MOSFET

(a)

(b)

Figura 4.3. Formacin de la regin de carga espacial y de la carga de inversin en un MOSFET [2]

xd =

2 Si s F qN A

(4.1)

donde Si es la constante dielctrica del Si, s es el potencial en la interfaz xido-sustrato, F el potencial de Fermi del sustrato de tipo p y NA es su dopado. La carga espacial en esta regin, debida nicamente a los iones de las impurezas aceptoras fijos en la red cristalina, viene dada por: Q = q N A xd = 2q N A Si s F (4.2)

Si se sigue incrementando la tensin de puerta, el potencial electrosttico en la zona de la oblea debajo del xido alcanza un valor crtico, invirtindose la poblacin de portadores en esta zona (los minoritarios alcanzan la densidad de los mayoritarios cuando la situacin es de equilibrio). Este punto marca el comienzo de la inversin fuerte (strong inversion), en la que la concentracin de electrones bajo el xido de puerta crea un canal que conecta las difusiones de drenador y fuente, tal como se ilustra en la parte (b) de la figura 4.3. La inversin ocurre a un valor del potencial en el interfaz xido-sustrato igual al potencial de Fermi del sustrato, pero cambiado de signo (F vale 0.3V para sustratos tpicos de tipo p). El valor de la tensin VGS a la que se produce la inversin se denomina tensin umbral (VT). Una vez alcanzada la inversin, incrementos adicionales de la tensin de puerta no afectan al espesor de la regin agotada bajo la puerta, sino que atraen electrones adicionales a la capa de inversin (desde la zona n+ de fuente) aumentando la densidad del canal. As, una vez alcanzada la inversin, la carga de la regin agotada bajo la puerta permanecer constante y su densidad (por unidad de rea de la puerta) valdr: QB 0 = 2q N A Si 2 F (4.3) expresin en la que hemos supuesto que el sustrato est conectado a GND (por tanto VSB ser nula).
Ejemplo 4.1. Un sustrato de silicio tiene un dopado NA = 1015 cm-3 . Calcular la anchura de la regin agotada en la condicin de inversin fuerte y la carga total contenida en la regin agotada (QB0), suponiendo que la tensin VSB es nula.

La tensin umbral Siendo la tensin umbral aqulla a la que se produce la formacin de canal en un MOSFET, es imprescindible para el diseo de estos dispositivos analizar los factores que determinan su valor. A efectos prcticos podemos identificar cuatro componentes que determinan el valor de VT:
4.3

Operacin del MOSFET

1.

La diferencia de las funciones de trabajo entre la puerta y el canal. La diferencia de la funcin de trabajo entre puerta y canal (GC) refleja el potencial implcito en el sistema MOS. Dependiendo del material de puerta, esta diferencia vale: GC = F ( substrato) M para puerta metalica (4.4) GC = F ( substrato) F ( puerta ) para puerta de polisilicio siendo F el potencial de Fermi del semiconductor correspondiente y M la funcin de trabajo del metal. La componente de tensin en puerta necesaria para cambiar el potencial en la superficie. La tensin aplicada a la puerta debe conseguir la inversin en la superficie de la oblea en contacto con el xido, es decir, cambiar el potencial en esta superficie en -2F , donde F se refiere al potencial de Fermi del sustrato. Este valor constituye la segunda componente de la tensin umbral. La componente de tensin en puerta para compensar la carga de la regin de empobrecimiento. Ya hemos visto que en situacin de inversin, la carga de la regin agotada cuando VSB es nula (QB0) viene dada por la expresin (4.3). Si el sustrato est polarizado a una tensin diferente de la fuente, la densidad de carga de la regin empobrecida podr expresarse en funcin de la tensin relativa fuente-sustrato (VSB), de la siguiente manera: QB = 2q N A Si 2 F + VSB (4.5) La componente de tensin que compensa esta carga habr de ser igual a QB/Cox, donde Cox es la capacidad por unidad de rea del sistema MOS: (4.6) Cox = ox tox

2.

3.

4.

La componente de tensin de puerta necesaria para compensar las cargas fijas en el xido y en la interfaz xido-silicio. Siempre existe una densidad fija de carga superficial (Qox) en el interfase entre el xido y el silicio, que se produce de manera indeseada en el proceso de fabricacin del transistor, debida a impurezas y/o imperfecciones de la red. La componente de tensin necesaria para compensarlas es Qox/Cox.

Podemos ahora combinar todas estas componentes para obtener la tensin umbral. Para una polarizacin nula del sustrato, la tensin umbral (que llamaremos en este caso VT0) vendr dada por la siguiente expresin: Q Q (4.7) VT 0 = GC 2 F B 0 ox Cox Cox A la vista de los trminos presentes en esta expresin, podemos concluir que los factores principales que afectan al valor de la tensin umbral de un MOSFET son: el dopado del sustrato, el tipo de metal de la puerta (si es metlica) o el dopado de la misma (si es de polisilicio), el espesor de la capa de xido bajo la puerta, la orientacin cristalina del silicio, y la densidad superficial de carga en el interfase. Para una polarizacin no nula, en el clculo de la tensin umbral se debe utilizar para la carga de la regin agotada (QB) la expresin (4.5), que refleja la dependencia de esta carga respecto a la tensin relativa fuente-sustrato (VSB). La tensin umbral en este caso se expresar: Q Q Q QB 0 (4.8) VT = GC 2 F B ox = VT 0 B Cox Cox Cox
4.4

TRANSISTORES MOSFET

El trmino diferencia del ltimo miembro puede expresarse alternativamente, recordando las definiciones de la carga de la regin agotada, como: 2q N A Si QB QB 0 = 2 F + VSB 2 F (4.9) Cox Cox que conduce a la expresin ms general de la tensin umbral:

VT = VT 0 +

2 F + VSB

2 F

(4.10)

donde el parmetro es el coeficiente de polarizacin de sustrato, tambin llamado efecto de cuerpo (body effect), y se define como: 2q N A Si = (4.11) Cox La expresin obtenida para la tensin umbral se aplica tanto a los dispositivos NMOS como PMOS. Se debe tener cuidado, sin embargo, con las polaridades propias de los dispositivos de canal p y el tipo diferente de sustrato (tipo n) sobre el que se construyen estos dispositivos. Especficamente: El potencial de Fermi del sustrato (F) es negativo en los NMOS y positivo en los PMOS. Las densidades de carga de las regiones agotadas son negativas en NMOS y positivas en los PMOS. El coeficiente es positivo en NMOS y negativo en PMOS. La tensin de polarizacin del sustrato (VSB) es positiva en NMOS y negativa en PMOS. Como consecuencia de lo anterior, la tensin umbral de un dispositivo de enriquecimiento de canal n es una cantidad positiva, mientras que adopta valores negativos en los de canal p.
Ejemplo 4.2. Calcular la tensin umbral a tensin nula de sustrato (VT0) para un transistor NMOS de puerta de polisilicio con los siguientes parmetros de tecnologa: dopado del sustrato NA = 1016 cm-3 ; dopado del polisilicio ND = 21020 cm-3 ; espesor del xido de la puerta tox = 50 nm ; densidad superficial de cargas fijas en el interfase con el xido Nox = 41010 cm-2.

El valor de la tensin umbral de un transistor real NMOS no puede controlarse de forma exacta en la prctica, debido por un lado a que la tecnologa fija unos valores en los parmetros fsicos (materiales, concentraciones y ciertas dimensiones) que han de ser asumidos y que no pueden modificarse a voluntad, y por otro lado a la variabilidad de las condiciones del proceso de fabricacin, que afectan en particular a factores como las concentraciones de dopantes en las distintas zonas, el espesor del xido bajo la puerta o la carga fija atrapada en el interfase. El valor nominal y la dispersin estadstica de esta tensin umbral para un determinado proceso MOS quedan determinados por medio de medidas directas que describiremos ms adelante en este captulo. No obstante, en la mayora de los procesos de fabricacin esta tensin umbral puede ser ajustada por medio de una implantacin selectiva de iones en la regin de canal del MOSFET. De esta manera, para un NMOS la tensin umbral puede incrementarse (hacerse ms positiva) aadiendo impurezas extra tipo p (iones aceptores), o disminuirse por medio de la adicin de impurezas donadoras. La influencia de esta carga en el valor de la tensin umbral puede aproximarse aadiendo a las expresiones (4.7) (4.8) un trmino -qNI/Cox (como otra densidad superficial de carga fija en la interfaz) donde NI es la densidad superficial de impurezas implantadas.

4.5

Operacin del MOSFET

Empleando esta implantacin selectiva de impurezas, la tensin umbral de un MOS de canal n puede hacerse negativa, lo que significa que existir canal a tensin de puerta nula. Son los denominados dispositivos MOS de empobrecimiento (depletion o Figura 4.4. Smbolos de circuito de los MOSFET de normally-on), que se utilizan en diversas empobrecimiento (depletion) de canal n [2] aplicaciones prcticas en el diseo de los circuitos digitales. Los smbolos de circuito para este tipo de dispositivos se ilustran en la figura 4.4.
Ejemplo 4.3. Considerar un proceso MOSFET de canal p con los siguientes parmetros: dopado del sustrato ND = 1015 cm-3 ; dopado del polisilicio ND = 1020 cm-3 ; espesor del xido de la puerta tox = 65 nm ; densidad superficial de cargas fijas en el interfase con el xido Nox = 21010 cm-2. Utilizar las constantes dielctricas Si = 11.70 y ox = 3.970. (a) Calcular la tensin umbral VT0 . (b) Determinar el tipo y cantidad de implantacin de carga en el canal que es necesaria para conseguir que VT0 se haga -2 V. Ejemplo 4.4. Considerar el proceso MOSFET de canal n del ejemplo 4.2. Determinar el coeficiente para este proceso. Representar la tensin umbral VT como una funcin de la tensin VSB.

Relaciones tensin-corriente Un transistor NMOS, una vez alcanza en puerta una tensin suficiente para formar canal (inversin fuerte), puede operar en zonal lineal (tambin llamada triodo) o en zona de saturacin de corriente (tambin denominada de estrangulamiento del canal), situacin que se alcanza cuando la tensin en drenador es suficientemente alta como para que la tensin relativa entre puerta y drenador no supere la tensin umbral; en tal situacin en la zona prxima al drenador dejar de haber canal. Concretamente, la condicin de estrangulamiento puede expresarse como: (4.12) VDS VGS VT En el caso de los PMOS, esta condicin de estrangulamiento se aplica cambiando el sentido de la desigualdad. La tensin VDS a la que se produce el estrangulamiento la denominaremos VESTR, y a partir de ella la corriente a travs del canal permanecer bsicamente constante aunque se incremente la tensin a travs del mismo. Grficamente, estas situaciones quedan representadas en la figura 4.5. Una vez rebasado el estrangulamiento, la longitud efectiva de canal queda reducida, y la seccin estrangulada en la que ha desaparecido el canal absorbe el exceso de la tensin VDS sobre el valor VESTR. En esta zona estrangulada se produce un elevado campo elctrico paralelo (longitudinal) que barre los electrones que llegan desde la fuente y los transporta al otro lado (drenador), mantenindose un valor constante de corriente. La deduccin analtica de las relaciones tensin-corriente requerir realizar ciertas aproximaciones, que nos conducirn al modelo ms sencillo de comportamiento esttico (modelo analtico o de Sah). Usaremos la aproximacin de canal gradual, que reduce el anlisis a un problema monodimensional de flujo de corriente. Definiremos un sistema de coordenadas como el representado en la figura 4.5(a), donde ser la dimensin y la de inters en el problema, y donde supondremos que la componente del campo elctrico transversal al canal (vertical) ser despreciable frente a la componente paralela (Ey), que ser la nica que tendremos en cuenta en el anlisis. De esta manera, el potencial electrosttico en el canal slo depender de la coordenada y, hacindose 0 en la fuente (y = 0) y VDS en el drenador (y = L). Por ltimo, supondremos que el canal ocupa la regin completa entre fuente y drenador (operacin en zona lineal).
4.6

TRANSISTORES MOSFET

(a)

(b)

(c)
Figura 4.5. Seccin de un transistor NMOS: (a) operacin en regin lineal; (b) operacin en el umbral de estrangulamiento; (c) operacin en saturacin [2]

La carga de electrones mviles en la regin de inversin, bajo estas suposiciones, ser nicamente funcin de la coordenada y, pudiendo expresarse como una funcin del potencial electrosttico. El problema puede descomponerse de esta manera interpretando el canal como una sucesin de secciones de carga (ver figura 4.6), cada una de las cuales es identificable con un condensador plano-paralelo. La carga por unidad de rea bajo el xido de puerta en cualquiera de estas secciones ser: Q( y ) = Cox VGS V ( y ) VT (4.13) La corriente podr expresarse en trminos de esta carga y la velocidad de arrastre promedio de

Figura 4.6. Secciones de carga de inversin en el canal de un MOSFET [2]

4.7

Operacin del MOSFET

los electrones en sentido longitudinal, corriente que ser constante a lo largo de todo el canal: (4.14) I D = n ( y ) Q( y ) W Esta velocidad de arrastre promedio de los electrones se relaciona con el campo elctrico a travs de un parmetro denominado movilidad, que resume de forma emprica los fenmenos microscpicos que afectan al movimiento colectivo de los electrones en el cristal, segn la expresin: dV n ( y ) = n E ( y ) = n (4.15) dy Combinando las expresiones de la carga y la velocidad de arrastre en la expresin de la corriente, obtendremos: I D dy = n Cox W VGS V ( y ) VT dV (4.16) e integrando esta expresin a lo largo de todo el canal obtendremos la relacin tensincorriente buscada: 2 2 VDS VDS ' W I D = k n (VGS VT )VDS = k n (VGS VT )VDS (4.17) L 2 2 donde la corriente por el canal que hemos representado como ID fluye del drenador a la fuente, dado que el movimiento de los electrones es el contrario, de la fuente al drenador.

Al parmetro kn se le denomina transconductancia del transistor y representa la expresin: (4.18) tox Al producto de la transconductancia por la razn geomtrica (W/L) se le denomina factor de ganancia del dispositivo (kn en la expresin (4.17)). La expresin obtenida slo es vlida para la regin triodo. La obtencin de la expresin para la regin de saturacin exige calcular la corriente justo en la condicin de estrangulamiento (VDS = VESTR), representada en la figura 4.5(b), a partir de cuya tensin la corriente a travs del canal se mantiene constante aunque vare la tensin a travs del canal. Siendo VESTR = VGS - VT , la expresin para esta corriente ser: C W C W 2 2 (4.19) I D ( sat ) = n ox 2 (VGS VT ) (VGS VT ) (VGS VT ) = n ox (VGS VT ) 2 2 L L donde comprobamos que, como era lgico esperar, la corriente de canal queda slo en funcin de VGS. Las curvas caractersticas proporcionadas por las expresiones (4.17) y (4.19) se ilustran en la figura 4.7, donde se representan las curvas de salida y de transferencia de este dispositivo ideal.

k n' = n Cox = n

ox

La expresin de la corriente obtenida para la regin de saturacin no es completamente correcta, dado que la longitud efectiva del canal en saturacin es modulada por la tensin aplicada VDS, lo que hace que la corriente sufra un ligero crecimiento conforme se incrementa esta tensin. En condiciones de estrangulamiento ser L = L - L el valor que deba de aparecer en la expresin de la corriente de canal (figura 4.5(c)), por lo que dicha expresin podremos rescribirla como: 1 C W 2 n ox (VGS VT ) (4.20) I D ( sat ) = 2 L 1 L L

4.8

TRANSISTORES MOSFET

Figura 4.7. Curvas caractersticas de salida y transferencia de un NMOS de enriquecimiento [2]

El primer trmino del segundo miembro expresa el efecto de modulacin del canal, que podemos cuantificar mediante una relacin emprica aproximada que lo relaciona con la tensin de canal aplicada: L 1 = 1 VDS (4.21) L donde es un parmetro del modelo emprico que denominamos coeficiente de modulacin de la longitud de canal. Si suponemos que L<<L, podemos desarrollar en serie y quedarnos en primera aproximacin, con lo que la expresin final de la corriente por el canal en saturacin quedar: C W 2 (4.22) I D ( sat ) = n ox (VGS VT ) (1 + VDS ) L 2 Esta expresin indica una dependencia lineal de la corriente de canal respecto a VDS en la regin de saturacin, tal y como ilustra la figura 4.8.

Figura 4.8. Caractersticas de salida de un NMOS con el efecto de modulacin de longitud de canal [2] 4.9

Operacin del MOSFET

Figura 4.9. Circuito de test y medida de datos para la determinacin de los parmetros Kn, VT0 y [2]

Las expresiones deducidas se aplican a dispositivos MOSFET de canal n. Las expresiones tensin-corriente equivalentes para los PMOS son idnticas, definiendo apropiadamente el sentido de la corriente de canal y las polaridades de las tensiones. El cambio de sentido de la corriente por el canal (de fuente a drenador en este caso) significa cambiar el signo de la transconductancia (kp), que ahora ser negativa. En suma, las ecuaciones del modelo analtico aplicables a los PMOS son: 2 VDS I DS = k p VGS VTp VDS Regin lineal: (4.23) 2

(4.24) DS 2 donde k p = p C ox (W / L ) y tambin tendr signo negativo. Las tensiones entre terminales

Saturacin:

I DS =

kp

VGS VTp

) (1 + V )
2

que aparecen en estas expresiones sern todas negativas. En cuanto a las expresiones aplicables para las condiciones de conduccin y estrangulamiento, en el caso de los PMOS, al tratarse de tensiones de valores negativos, se invierte el sentido de las desigualdades. De esta manera, las condiciones de conduccin estrangulamiento aplicables a los PMOS sern VGS < VTp y VDS VGS VTp , respectivamente.
Medida experimental de los parmetros

No siempre son conocidos los parmetros de las ecuaciones analticas de comportamiento esttico de los dispositivos MOSFET, anteriormente deducidas. Para aprovechar la simplicidad de estas ecuaciones, que definen las relaciones tensin-corriente del MOSFET ideal, es necesario determinar de forma muy precisa los parmetros que aparecen en ellas a travs de medidas experimentales. Los parmetros a determinar son: la tensin umbral a polarizacin nula (VT0), el coeficiente de polarizacin del sustrato (), el coeficiente de modulacin de longitud del canal () y el factor de ganancia del dispositivo (kn). Consideremos el circuito de medida de la figura 4.9(a). La tensin VSB la situamos a un valor fijo, y a continuacin realizaremos sucesivas medidas de la tensin VGS (que en este caso coincide con VDS, por lo que la condicin de saturacin se satisface siempre). Despreciando el efecto de modulacin de longitud del canal, la expresin de la corriente de canal ser: k 2 (4.25) I D ( sat ) = n (VGS VT ) 2
4.10

TRANSISTORES MOSFET

Figura 4.10. Circuito de test y medida de datos para la determinacin del coeficiente de modulacin de longitud de canal () [2]

Extrayendo la raz cuadrada obtendremos una dependencia lineal entre la raz de ID y VGS: kn ID = (VGS VT ) (4.26) 2 Si representamos esta grfica (figura 4.9(b)), de la pendiente de la curva y de su corte con el eje de abscisas obtendremos kn y VT , respectivamente, y esto puede repetirse en diferentes valores de polarizacin del sustrato. Con los valores extrapolados de tensin umbral a polarizacin nula y alguna otra diferente de cero, podemos evaluar ahora el coeficiente mediante la siguiente expresin: VT VT 0 (4.27) = 2 F + VSB 2 F La medida experimental del coeficiente requiere un circuito diferente test, tal como se ilustra en la figura 4.10(a). En este circuito, la tensin VGS se sita por encima de VT0, y VDS se elige suficientemente grande como para que el transistor opere en saturacin. La corriente puede ahora medirse en dos puntos diferentes del eje VDS (ver figura 4.10(b)), lo que, recordando la dependencia de la corriente por el canal en funcin de VDS en saturacin, nos permitir evaluar mediante la expresin: I D 2 1 + VDS 2 (4.28) = I D1 1 + VDS 1 que no es ms que determinar la pendiente de esta curva tensin-corriente en saturacin.
Ejemplo 4.5. La tabla muestra medidas de tensin y corriente de un MOSFET. Determinar el tipo del dispositivo y calcular los parmetros Kn , VT0 y . Suponer F = -0.3 V. VGS(V)
3 4 5 3 4 5

VDS(V)
3 4 5 3 4 5

VSB(V)
0 0 0 3 3 3

ID(A)
97 235 433 59 173 347

1.2. Comportamiento dinmico

El anlisis realizado hasta aqu slo se ha referido a la conducta esttica del transistor MOSFET. Queda por establecer el comportamiento dinmico del dispositivo, para lo cual ser
4.11

Operacin del MOSFET

Figura 4.11. Vista superior y seccin de un NMOS con las dimensiones caractersticas [2]

necesario determinar la naturaleza y evaluar sus capacidades asociadas. La mayor parte de estas capacidades se distribuyen sobre regiones del material y su clculo exacto requerira el uso de complejos modelos tridimensionales no lineales. En este apartado utilizaremos modelos simplificados, pero suficientemente precisos para representar las caractersticas ms importantes del comportamiento dinmico del dispositivo. La figura 4.11 muestra la vista superior y la seccin de un MOSFET de canal n, con las dimensiones caractersticas representadas en dicha figura1. Identificaremos las capacidades parsitas distribuidas en las distintas zonas de la estructura de este NMOS tpico, con capacidades concentradas equivalentes observadas entre los terminales del dispositivo. En funcin de su origen fsico, estas capacidades parsitas pueden clasificarse en dos grupos principales: capacidades relativas al xido, y capacidades de unin.
Capacidades relativas al xido

En primer lugar, el electrodo de puerta se solapa con las regiones de fuente y drenador, tal como se observa en la figura 4.11. Se trata de capacidades estructurales (de caractersticas lineales), cuyo valor es:
1

La dimensin L que aparece en esta figura corresponde a la longitud efectiva del canal, es decir, a la longitud geomtrica (la dibujada en el layout) menos el solape de la puerta con las difusiones de fuente y drenador (L 2LD). Es exactamente la misma variable que se aplica en las expresiones tensin-corriente presentadas en el apartado 1.1. En la mayora de los textos, a esta longitud efectiva se la denomina Leff, mientras que es a la longitud geomtrica a la que se le asocia el valor L. 4.12

TRANSISTORES MOSFET

CGS ( solape) = Cox W LD = CGD ( solape) El valor de estas capacidades no depende de la polarizacin del dispositivo.

(4.29)

Ahora consideremos las capacidades que resultan de la interaccin entre la tensin de puerta y la carga del canal. Dado que la regin del canal est conectada a la fuente, drenador y sustrato, identificaremos tres capacidades diferentes entre la puerta y estas regiones (Cgs , Cgd y Cgb), aunque en realidad se trate de una capacidad distribuida y dependiente de la tensin aplicada (no lineal). Podemos obtener una simplificacin de esta dependencia con la polarizacin si se observan las condiciones en la regin del canal en los modos de corte, lineal y saturacin. En el modo de corte (figura 4.12(a)) no se produce el fenmeno de inversin, no existe canal, y por tanto las capacidades de la puerta a la fuente y al drenador son nulas (Cgs = Cgd = 0). La capacidad de la puerta al sustrato ser la nica no nula, y su valor podr aproximarse por: Cgb = Cox W L (4.30) donde el valor L representa la longitud efectiva del canal. En el modo lineal de operacin el canal ocupa la regin entre fuente y drenador (figura 4.12(b)), apantallando al sustrato del campo elctrico de la puerta. En este caso (c) Cgb vale 0, y la capacidad distribuida puertacanal puede contemplarse como igualmente Figura 4.12. Representacin de las capacidades puerta-canal: (a) Corte; (b) Regin activa; (c) compartida entre la fuente y el drenador: Saturacin [2] 1 Cgs = Cgd = Cox W L (4.31) 2 En saturacin, la capa de inversin no se extiende hasta el drenador (figura 4.12(c)), por lo que la componente Cgd se hace 0, existiendo de nuevo el efecto de apantallamiento indicado con anterioridad (Cgb = 0). La capacidad distribuida puerta-canal, en este caso, queda asignada a la fuente, y su valor puede aproximarse por la expresin: 2 (4.32) Cgs = Cox W L 3 La tabla 4.I resume las componentes de la capacidad puerta-canal en cada uno de los modos de operacin del MOSFET. La variacin de las capacidades parsitas distribuidas relativas al xido, como una funcin de la tensin VGS, se ilustra en la figura 4.13. Esta dependencia corresponde al modelo ms sencillo de dependencia de las capacidades de puerta con la polarizacin. Obviamente es necesario combinar los valores distribuidos Cgs y Cgd que hemos calculado aqu con los valores de solape indicados con anterioridad, para evaluar la capacidad total entre terminales. Tambin hay que resaltar que la suma de las tres capacidades
4.13

(a)

(b)

Operacin del MOSFET

Tabla 4.I. Valores aproximados de las capacidades puerta-canal para los tres modos de operacin del MOS [2]

dependientes de la tensin (Cgs+Cgd+Cgb) tiene un valor mnimo de 0.66CoxWL (en saturacin) y un valor mximo de CoxWL (en los otros dos modos). Para clculos simples, donde las tres capacidades pueden considerarse en paralelo, habr de utilizarse el peor valor CoxW (L+2LD) como la suma de las capacidades asociadas a la puerta.

Figura 4.13. Variacin de las capacidades puerta-canal en funcin de la tensin VGS [2]

Capacidades de unin

Vamos a considerar ahora las capacidades de unin (dependientes de la polarizacin y por tanto de nuevo no lineales) fuente-sustrato y drenador-sustrato (Csb y Cdb). Estas capacidades se deben a la regin de carga espacial que rodea a estas uniones, siendo su clculo exacto complicado debido a la forma tridimensional de las regiones difundidas de fuente y drenador y a la propia dependencia que presentan con la polarizacin (en inversa) de estas uniones. Tal y como se ve en la figura 4.14, las regiones difundidas de fuente y drenador forman un cierto nmero de uniones pn aproximadamente planas con el sustrato que las rodean; las dimensiones de estas uniones se indican en la figura, y las supondremos como abruptas por simplicidad. Tres de estas uniones planas (las laterales 2, 3 y 4) en realidad estn en contacto con la implantacin de parada de canal p+, la cara 1 da al canal, y la cara inferior (5) determina una unin con el sustrato (dopado con una densidad NA). Dado que la implantacin de parada de canal tiene una impurificacin que usualmente es unas 10 veces superior al sustrato, las capacidades de unin asociadas con las caras laterales (salvo la que da al canal) sern diferentes a la capacidad de la cara inferior. Si recordamos la expresin de la capacidad de la regin de carga espacial de una unin pn polarizada, se trata de una capacidad dependiente de la polarizacin que vale:
4.14

TRANSISTORES MOSFET

Figura 4.14. Vista tridimensional de las regiones de difusin n+ en el sustrato [2]

(4.33) m V 1 0 donde m es un coeficiente de gradualidad de la unin (1/2 en el caso de uniones abruptas), A es el rea de la unin, 0 el potencial intrnseco de la unin y Cj0 es la capacidad de la unin a tensin nula de polarizacin, cuyo valor es:

C j (V ) =

A Cj0

Cj0 =

Si q N A N D 1 2 N A + N D 0

(4.34)

Dado que se trata de capacidades no lineales dependientes de la polarizacin, una estimacin precisa de estos valores bajo condiciones transitorias es bastante complicada. El problema puede simplificarse si se calcula una capacidad de unin promedio (lineal) para gran seal, independiente de la tensin, que en el transitorio transfiera la misma cantidad de carga que la del modelo no lineal. Esta capacidad equivalente se puede definir como: V2 Q Q j (V2 ) Q j (V1 ) 1 Ceq = = = C j (V ) dV (4.35) V V2 V1 V2 V1 V1 donde hemos supuesto que la tensin a travs de la unin vara de V1 a V2. De esta manera la capacidad equivalente se calcular para una transicin entre dos niveles conocidos de tensin, a partir de los valores en los dos extremos, obtenindose:
Ceq =

( V ) (V V )(1 m) [
A C j 0 0m
1 0 2 2

1 m

(0 V1 )

1 m

A C ] = ( m = 1 / 2) = 2 (V V )
j0 0 2 1

V2

V1 0

(4.36) en donde se ha particularizado la expresin para las uniones abruptas (m = 1/2). Podemos reescribir esta ecuacin de forma ms simple si definimos un coeficiente adimensional (Keq), que llamaremos factor de equivalencia de tensin, de la siguiente manera: Ceq = A C j 0 Keq
2 0 0 V2 0 V1 V2 V1 Los valores de este coeficiente se limitan al intervalo [0,1]. Keq =

(4.37)

4.15

Operacin del MOSFET

Las expresiones para el clculo de las capacidades que hemos obtenido se aplican tanto a las uniones con el sustrato como a aqullas con la implantacin de parada de canal. La nica diferencia entre uno y otro caso consiste en el valor aplicado del dopado de impurezas aceptoras. As, la capacidad por unidad de rea de las caras en contacto con el sustrato (Cj = Cj0 Keq) se calcular tomando como valor de dopado NA (el del sustrato), y para evaluar su contribucin a la capacidad total de forma exacta ser necesario considerar el rea de la cara inferior y de la cara lateral en contacto con el canal: Cbottom + Cchannel = C j W Y + C j W x j (4.38) Si ahora consideramos las caras en contacto con la implantacin de parada de canal, el valor de dopado ser diferente y lo llamaremos NA(sw). De esta manera obtendremos un valor diferente de capacidad por unidad de rea que llamaremos Cjsw, calculada de idntica manera que en el caso del sustrato. Es usual definir un valor de capacidad por unidad de permetro en este caso, que sera: C jsw = C 'jsw x j (4.39) con lo que la capacidad asociada a las caras en contacto con la implantacin de parada de canal ser: Csw = C jsw (2 Y + W ) (4.40) La suma de todas estas contribuciones dar como resultado la capacidad de unin de las difusiones de fuente y drenador.
Ejemplo 4.6. Considerar una unin abrupta con una tensin de polarizacin que vara entre 0 y -5 V. La densidad de dopado de la regin n es ND = 1020 cm-3, y la de la zona p es NA = 1016 cm-3 , siendo el rea de la unin 400 (m)2 . Calcular Cj0 , el factor de equivalencia de voltaje y la capacidad equivalente asociada. Ejemplo 4.7. Considerar un NMOS de enriquecimiento como el ilustrado en la figura, con los siguientes parmetros de tecnologa: Dopado del sustrato: NA = 21015 cm-3 Dopado fuente y drenador: ND = 1020 cm-3 Dopado parada canal: NA(sw) = 41016 cm-3 Espesor de xido: tox = 45 nm Profundidad de unin: xj = 1.0 m Suponiendo que el sustrato est polarizado a 0 V, que la tensin de drenador vara entre 0.5 V y 5 V, y que las uniones son abruptas, calcular la capacidad de unin promedio drenador-sustrato. Ejemplo 4.8. Considerar un transistor NMOS con los siguientes parmetros: tox = 20 nm , L = 1.2 m , W = 1.8 m , Y = 3.6 m , LD = 0.15 m , Cj0 = 310-4 F/m2 , Cjsw0 = 810-10 F/m. Determinar el valor a polarizacin nula de todas las capacidades relevantes entre terminales.

1.3. Modelo de pequea seal

Los modelos de pequea seal de los dispositivos se utilizan en el anlisis de respuesta en frecuencia de los circuitos, y representan el comportamiento lineal aproximado de dichos dispositivos en torno al punto de polarizacin previamente calculado. Las curvas caractersticas de los dispositivos semiconductores, normalmente no lineales, son aproximadas en el punto de polarizacin por las rectas tangentes, de forma que el modelo lineal as obtenido representa la respuesta simplificada del dispositivo ante seales de amplitudes lo suficientemente bajas como para que el error producido se mantenga dentro de un lmite preestablecido.
4.16

TRANSISTORES MOSFET

Figura 4.15. Modelo de pequea seal del transistor MOSFET [3]

El modelo completo de pequea seal de un transistor MOSFET es el que se muestra en la figura 4.15. Dado que se trata de modelos de comportamiento dinmico (aunque sean lineales), en ellos se incluyen todas las capacidades definidas para el modelo de gran seal del dispositivo, que en el caso del MOSFET hemos evaluado en el apartado previo. Aqullas de dichas capacidades que poseen una naturaleza no lineal (dependientes de la polarizacin) se evaluarn en el punto de polarizacin en el que se extraen los parmetros del modelo. En el modelo deberan aparecer tambin dos resistencias lineales en serie con los terminales de drenador y fuente (RD y RS), que en rigor es necesario incluir en la descripcin del comportamiento del dispositivo. De ellas hablaremos al abordar los efectos de segundo orden, y representan las resistencias parsitas debidas a las regiones de drenador y fuente y a los contactos; para dispositivos de 1 m de anchura tienen valores tpicos de 50 a 100 . Los parmetros especficos de pequea seal de este modelo son: gds , gm , y gmbs. Estos parmetros se calculan a partir de las derivadas parciales de la funcin que relaciona la corriente por el canal con las tres tensiones de las que depende (IDS = f(VDS,VGS,VBS)), determinadas estas derivadas en el punto de polarizacin. As, los parmetros de pequea seal quedan de finidos formalmente por las expresiones: 1 I DS I I (4.41) gds = = ; gm = DS ; gmbs = DS VGS VBS rds VDS El valor de estos parmetros depender de la expresin utilizada para IDS , que obviamente depender a su vez de la regin de operacin del transistor. Para aplicaciones de pequea seal, el MOSFET opera la mayora de las veces en la regin de saturacin, por lo que en los desarrollos que presentaremos a continuacin ser la expresin de corriente en esta regin (ecuacin (4.22)) la que utilizaremos para calcular los valores de gds y gm. No obstante, en aquellas aplicaciones en las que el MOSFET opere en regin lineal, ser la expresin (4.17) la que se utilice. La dependencia de la corriente de canal respecto a VBS no queda explcita en esta expresin, sino en la influencia que recibe de dicha tensin a travs de la modulacin de la tensin umbral que se expres en (4.10). Realizando estas derivadas, siempre suponiendo que el valor de las restantes tensiones permanece constante en el punto de polarizacin, la primera expresin, la de gm , queda:

4.17

Operacin del MOSFET

I D (4.42) = k n (VGS VT ) (1 + VDS ) VGS donde los parmetros que aparecen han sido definidos con anterioridad. Si VDS << 1, a menudo esta expresin se aproxima por: gm k n (VGS VT ) = 2 kn I D ( sat ) (4.43)
gm =

De forma similar, la expresin para gmbs se obtendr derivando respecto a VBS : I D V VT (4.44) gmbs = = k n (VGS VT ) (1 + VDS ) T = gm VBS VBS VBS donde es necesario calcular la derivada de VT respecto a VBS, a partir de la expresin (4.10). Esta operacin nos da como resultado: VT (4.45) = VBS 2 2 + V
F SB

Por ltimo, la resistencia de salida en pequea seal se puede obtener directamente de nuevo de la expresin de IDS en saturacin, obteniendo para este parmetro el siguiente valor:
I rds = DS VDS
1 2 1 = k n (VGS VT ) 2 1

(4.46)

En el supuesto de que de nuevo VDS << 1, el valor de esta resistencia de salida podr aproximarse por la siguiente expresin: 1 (4.47) rds I D ( sat )
Ejemplo 4.9. Deducir el modelo completo de pequea seal de un transistor NMOS en saturacin con valores de polarizacin: ID = 100A , VSB = 2V , VDS = 5V. Los parmetros del dispositivo son: W = 30m, L = 10m , = 0.5V1/2 , k = 16A/V2 , = 0.02V-1 , tox = 0.1m , 0 = 0.6V , Csb0 = Cdb0 = 0.1pF , CGS(solape) = CGD(solape) = 0.01pF. Suponer para el potencial de Fermi del sustrato un valor de 0.3V.

2. EL MOSFET REAL: EFECTOS DE SEGUNDO ORDEN

Hasta aqu hemos presentado la conducta de un dispositivo MOS ideal. La operacin de un dispositivo real, sin embargo, puede desviarse sustancialmente de este modelo, lo que es especialmente cierto cuando las dimensiones del dispositivo son del orden del m o menores. En ese caso la longitud de canal se hace comparable a otros parmetros del dispositivo, tales como la profundidad de la difusiones de fuente y drenador y el espesor de sus regiones agotadas. A estos dispositivos se les denomina de canal corto, en contraste con los tratados hasta aqu (de canal largo), cuyo comportamiento es ajustable sin demasiado error a un modelo monodimensional, con la corriente fluyendo en la superficie del silicio. En dispositivos de canal corto es ms apropiado un modelo bidimensional para explicar sus efectos. A los efectos de segundo orden de los dispositivos MOS nos referiremos en este apartado, fundamentalmente a aqullos debidos a la miniaturizacin extrema de las geometras. Antes de entrar a tratar dichos efectos, sin embargo, presentaremos los aspectos relativos al escalado (scaling) de los dispositivos MOSFET, que no es otra cosa que la modificacin

4.18

TRANSISTORES MOSFET

Tabla 4.II. Proyeccin de los parmetros de la tecnologa MOS para circuitos integrados de altas prestaciones (ITRS 2001)

armnica de dimensiones, dopados y tensiones para permitir tamaos cada vez menores de estos dispositivos, mejorando la densidad y las prestaciones de los circuitos resultantes.

2.1. Escalado del MOSFET

La reduccin progresiva de las dimensiones de los MOSFET (escalado) ha hecho posible la tecnologa VLSI. Este escalado se refiere a la reduccin sistemtica de las dimensiones de los dispositivos, conservando las relaciones geomtricas definidas en los dispositivos de mayores dimensiones. La reduccin de las dimensiones fsicas debe preservar, no obstante, lo esencial de la operacin de estos dispositivos (relaciones tensin-corriente y campos en las diferentes regiones), mejorando de forma paralela caractersticas globales dependientes del tamao de los dispositivos. En otras palabras, los dispositivos escalados operan bsicamente como los transistores no escalados de los que proceden, presentando ventajas en cuanto a menor tamao (rea ocupada), menor consumo de potencia y mayor velocidad de operacin. En la tabla 4.II se reflejan las predicciones realizadas en el mapa de ruta de la industria semiconductora (ITRS International Technology Roadmap for Semiconductors) en su edicin de 2001, en cuanto a lo que debern ser los tamaos, tensiones y corrientes caractersticas de operacin de los dispositivos MOS en los prximos aos. Estos mapas de ruta reflejan el consenso de grupos de expertos en cuanto a los requerimientos tecnolgicos futuros de la industria microelectrnica para mantener el ritmo de miniaturizacin e incremento exponencial de prestaciones de los circuitos integrados mantenido hasta la actualidad, y predicho ya en el ao 1965 por Gordon Moore. Esta carrera hacia la miniaturizacin progresiva de las funciones electrnicas no slo concierne a los dispositivos, sino a sus interconexiones. En efecto, la mayor densidad y complejidad de los circuitos integrados ha exigido avanzar en los procesos tecnolgicos de metalizacin, incrementndose de forma espectacular el nmero de niveles (capas) de metal en cada nodo tecnolgico. A modo de ilustracin simple, la figura 4.16 muestra una comparacin de dispositivos, interconexiones y frecuencias de operacin en tres nodos tecnolgicos sucesivos (desde 1995 al 2001), ponindose de manifiesto el drstico impacto que el escalado tiene sobre la complejidad, tamao y prestaciones de los circuitos integrados. Una cuestin por resolver es hasta dnde podr llegarse en esta carrera hacia la

4.19

El MOSFET real: efectos de segundo orden

Figura 4.16. Escalado a lo largo de tres nodos tecnolgicos: reduccin de geometras, incremento de capas de metal y de la frecuencia de operacin [4]

miniaturizacin extrema, y dnde estn los lmites fsicos que definitivamente impedirn seguir disminuyendo los tamaos de los dispositivos.2 El escalado proporcional de todos los dispositivos de un circuito dar lugar, obviamente, a la reduccin del rea total de silicio ocupada, incrementndose de esta manera la densidad funcional del chip. Para cuantificar la miniaturizacin introduciremos un factor de escalado (S>1), de forma que todas las dimensiones verticales y horizontales de los transistores de referencia (de mayor tamao) habrn de dividirse por este factor para obtener las de los dispositivos escalados, tal como se ilustra en la figura 4.17; esta reduccin debe acompaarse de un incremento proporcional de los dopados, como tambin se indica en dicha figura. Est claro que este escalado de las dimensiones en el factor S da lugar a una reduccin del rea ocupada por los dispositivos en un factor S2. Existen tres tipos bsicos de estrategias de reduccin de tamao: full-scaling (escalado a campo constante), escalado a tensin constante y escalado general. La segunda, como veremos, puede considerarse una modalidad de la tercera. Las trataremos de forma separada en los siguientes apartados, examinando los cambios de primer orden en las caractersticas de los dispositivos. En este sentido, hay que insistir en que los modelos que presentaremos pasan por alto una serie de efectos de segundo orden que se analizarn ms adelante en esta misma seccin. Por ejemplo, fenmenos tales como la degradacin de movilidad, saturacin de velocidad, efecto DIBL (disminucin de tensin debida a VDS) o las resistencias en serie de drenador y fuente, no sern tenidos en cuenta a la hora de hacer la cuantificacin del efecto de los diferentes tipos de escalado. En particular, la saturacin de velocidad de portadores en el canal tendr un profundo impacto en la conducta del dispositivo escalado, al reducir la dependencia de la corriente respecto a la tensin de una funcin cuadrtica a una lineal.

En relacin con la miniaturizacin, el alumno interesado puede consultar la siguiente referencia, que constituye un documento interesante a nivel divulgativo: L. Geppert. The amazing vanishing transistor act. IEEE Spectrum, vol.39, n.10, pp.28-33. Octubre, 2002. Una visin mucho ms amplia y especializada de los lmites de la tecnologa de semiconductores puede encontrarse en un nmero monogrfico de la revista Proceedings of the IEEE publicado en marzo del 2001 (vol.89, n.3), cuyo ttulo genrico es Limits of Semiconductor Technology. 4.20

TRANSISTORES MOSFET

Figura 4.17. Aplicacin del escalado a dimensiones y dopados de un MOS [2]

Full scaling (escalado a campo constante)

En esta opcin de escalado se intenta preservar la magnitud de los campos elctricos internos al dispositivo, mientras las dimensiones se disminuyen en el valor S. Para conseguirlo, todos los voltajes deben escalarse proporcionalmente por el mismo factor, lo que tambin ha de aplicarse a la tensin umbral VT0. Las densidades de carga, por su parte, tal como dicta la ecuacin de Poisson, deben incrementarse proporcionalmente en el mismo factor. Consideremos ahora la influencia de este tipo de escalado sobre las caractersticas tensin-corriente del MOSFET de canal n, suponiendo que la movilidad de los electrones en el canal (n) no queda afectada de forma significativa por el incremento en la densidad de dopado. La capacidad del xido por unidad de rea cambia tras el escalado al valor: ox S (4.48) Cox = ox = S Cox S = S tox tox donde el superndice S lo aplicamos a las magnitudes correspondientes al dispositivo escalado. La relacin de aspecto del MOSFET (W/L) no cambiar de valor tras el escalado, por lo que el factor de ganancia (kn) del dispositivo quedar multiplicado por S. Dado que todos los voltajes han de dividirse por el factor S, la corriente por el canal en regin lineal del MOSFET escalado quedar: kS S S S 2 S ID (lin) = n 2 (VGS VTS ) VDS (VDS ) = 2 (4.49) I D (lin) S kn 1 2 = 2 (VGS VT ) VDS VDS = S 2 S2

De forma similar, la corriente de saturacin del dispositivo escalado queda: kS S kn 1 I ( sat ) 2 2 S S ID ( sat ) = n (VGS VTS ) = 2 (VGS VT ) = D 2 2 S S

(4.50)

Consideremos ahora el efecto del escalado sobre la disipacin. La potencia instantnea disipada por el dispositivo (antes del escalado) se evala segn la expresin P = IDVDS . Dado que, como hemos visto, el full-scaling reduce la corriente por el canal, y las tensiones han de
4.21

El MOSFET real: efectos de segundo orden

reducirse en el factor de escala, la potencia se reducir en un factor de S2. Esta drstica reduccin de la disipacin de potencia es una de las caractersticas ms atractivas de este tipo de escalado. Ntese que, al reducirse el rea tambin en un factor S2, la densidad de potencia disipada por unidad de rea permanecer inalterada en el circuito escalado. Por ltimo, interesa razonar acerca de la influencia del escalado en las caractersticas dinmicas. La capacidad equivalente de puerta de un MOS puede expresarse de manera aproximada como Cg = WLCox. Si las dimensiones se escalan por el factor S, la capacidad de puerta quedar divida por el mismo valor. Teniendo en cuenta que las caractersticas dinmicas de las puertas en tecnologa MOS (en particular las CMOS) quedan determinadas por la carga y descarga de estas capacidades, podemos predecir que las caractersticas transitorias de los dispositivos escalados mejorarn en esta proporcin. La reduccin de las dimensiones como consecuencia del escalado tambin producir una reduccin de otras capacidades y resistencias parsitas, contribuyendo a una mejora global de las prestaciones.
Escalado a voltaje constante

En la modalidad de full-scaling las tensiones han de ser escaladas de forma proporcional a las dimensiones, si bien este cambio de voltajes puede no ser factible en muchos casos, dado que las tensiones no son susceptibles de ser escaladas arbitrariamente. En particular, la circuitera perifrica y de interfase exige acogerse a estndares de tensiones de alimentacin y niveles de seal, de cara a adecuarse a las normas de conexin. Adems, algunas de las tensiones del dispositivo, tales como el gap de energas entre bandas o el potencial intrnseco de unin, son parmetros del material que no pueden escalarse; de igual manera la posibilidad de escalado de la tensin umbral est limitada por la conduccin subumbral (que analizaremos al final de la seccin), de forma que si dicha tensin es demasiado baja la puesta en corte de los dispositivos puede complicarse. La solucin consistente en utilizar mltiples tensiones de alimentacin requiere complicar los circuitos de alimentacin, por lo que el escalado a tensin constante se suele preferir al full-scaling. En el escalado a tensin constante las dimensiones se reducen proporcionalmente como en el caso anterior, pero los voltajes de alimentacin y en los nodos de los circuitos no cambian. Para preservar las relaciones de campos y cargas, las densidades de dopado deben incrementarse en un factor de S2. Comenzando por la capacidad de xido de puerta por unidad de rea (Cox), sta se incrementa en un factor S, lo que significa que el factor de ganancia tambin se incrementar en un factor S. Puesto que las tensiones en terminales no se modifican, la nueva expresin de la corriente por el canal en la regin lineal de funcionamiento ser: k nS S S S 2 S I D (lin) = 2 (VGS VTS ) VDS (VDS ) = 2 (4.51) S kn 2 = 2 (VGS VT ) VDS VDS = S I D (lin) 2

La corriente por el canal en saturacin tambin se incrementar en un factor S, segn la expresin: kS S kn 2 2 S S ID ( sat ) = n (VGS VTS ) = (VGS VT ) = S I D ( sat ) (4.52) 2 2 Esto significa que la densidad de corriente de drenador (corriente por unidad de rea) queda incrementada en un factor S3, lo que puede ser causa de serios problemas de fiabilidad en el dispositivo.

4.22

TRANSISTORES MOSFET

Tabla 4.III. Impacto de los distintos tipos de escalado sobre las caractersticas de los MOSFET [5]

Si nos referimos ahora a la disipacin de potencia, dado que la corriente de canal queda incrementada en un factor de S mientras las tensiones permanecen constantes, la disipacin de potencia en el MOSFET escalado se incrementar tambin en el factor S. Con este resultado, la densidad de potencia se incrementar en S3, con los consiguientes efectos adversos en fiabilidad del circuito integrado (electromigracin, degradacin por portadores calientes o ruptura del xido).
Escalado general

Existe una tercera alternativa de escalado consistente en utilizar un factor (S) para el escalado de dimensiones, y un factor diferente (U) para el escalado de tensiones, alternativa que denominaremos escalado general. El escalado a tensin constante constituye un caso particular de esta alternativa, cuando U se hace 1. La tabla 4.III resume de forma global el impacto del escalado sobre las caractersticas de los transistores en cada una de las tres alternativas, donde la ltima de las filas expresa el producto retardo-consumo (PDP), como representativo de la cifra de mrito del dispositivo. Si consideramos el efecto de la saturacin de velocidad, caractersticas como la corriente por el canal o los tiempos de propagacin difieren del valor obtenido teniendo en consideracin el modelo ideal para el dispositivo escalado. La tabla 4.IV expresa los parmetros que varan introduciendo este efecto, y las nuevas relaciones tras el escalado. Indicar por ltimo que conforme las dimensiones se van reduciendo progresivamente a travs de cualquiera de las dos alternativas de escalado, ciertas limitaciones fsicas son cada vez ms aparentes, restringiendo en ltima instancia la cantidad de escalado posible. Por ejemplo, la reduccin progresiva del espesor del xido queda limitada por las dificultades en el crecimiento de capas de xido muy finas y uniformes; pueden producirse puntos de adelgazamiento del xido (pinholes) que pueden dar lugar a cortocircuitos entre el electrodo de puerta y el sustrato. De igual manera, en un xido excesivamente fino (aunque sea uniforme) pueden producirse rupturas producidas por campos intensos, lo que es particularmente cierto en la alternativa a tensin constante. En consecuencia, en una mayora de los casos prcticos el escalado slo puede llevarse a cabo sobre un cierto subconjunto de dimensiones del MOSFET, apareciendo efectos de segundo orden que modifican el comportamiento de los dispositivos, y que expondremos en los siguientes apartados.
4.23

El MOSFET real: efectos de segundo orden

Tabla 4.IV. Efecto del escalado cuando se introducen efectos de canal corto [5]

Eleccin de un modelo de escalado: criterios

Si se expresa el retardo de una puerta lgica en funcin de los parmetros tecnolgicos de los transistores, veremos ms adelante que resulta aproximadamente proporcional al cuadrado de la longitud del canal e inversamente proporcional a la tensin de alimentacin. Esto implica que en el escalado a campo constante la velocidad (inversa del retardo) se incrementa de manera proporcional al factor de escalado. En el escalado a tensin constante, esta tasa de crecimiento de la velocidad corresponde al cuadrado del factor de escalado. Sin embargo, el escalado a tensin constante no es sostenible durante muchas generaciones sucesivas. El grosor del xido de puerta debe escalarse proporcionalmente a la longitud del canal y, si la tensin de alimentacin se mantiene constante, el campo que debe soportar el xido, y las componentes longitudinal y transversal de este campo en el canal, crecern proporcionalmente al factor de escalado, pudiendo llegar a alcanzar un valor que destruya los transistores. Para evitar este problema sin tener que escalar proporcionalmente la tensin de alimentacin en cada nueva generacin, se recurre al escalado general, o bien a una variante bastante usual de los modelos de escalado vistos, consistente en tratar de forma independiente la dimensin de grosor del xido, de forma que esta dimensin no se escala de forma proporcional al resto de las dimensiones fsicas sino en menor medida (por ejemplo, en una razn de ). En suma, el escalado general es el que mejor representa la tendencia real de los fabricantes, cada uno de los cuales aplica los criterios de escalado que cree ms oportunos. En general, durante cortos periodos de tiempo se sigue un escalado a tensin constante por razones de compatibilidad con productos anteriores, pero al cabo de ciertas generaciones se reduce tambin la tensin de alimentacin. Por otra parte, analizando las tendencias del consumo y la velocidad con el escalado, surge un compromiso entre ambas que determina, sobre todo, la forma en que se escala la tensin de alimentacin. Este compromiso se traduce en la prctica en dos escenarios de escalado diferentes a los que se denomina altas prestaciones y bajo consumo, y en los que el objetivo es maximizar la velocidad o reducir el consumo, respectivamente. La figura 4.18 muestra la evolucin de varias caractersticas elctricas para estos dos escenarios. Otro de los caballos de batalla de las tecnologas submicrnicas es el consumo esttico debido a prdidas, que aumenta por el mecanismo de conduccin subumbral (se presentar ms adelante en esta seccin) al reducir la tensin umbral. Aqu se vuelve a producir otro compromiso entre consumo y velocidad. La tensin de alimentacin ha de reducirse por cuestiones de fiabilidad, como ya se ha comentado, pero si la tensin umbral se reduce en la misma proporcin se incrementan las prdidas. Por el contrario, si la tensin umbral no se escala uniformemente se penaliza el incremento de velocidad que se consigue con el escalado,
4.24

TRANSISTORES MOSFET

Figura 4.18. Doble escenario de escalado para altas prestaciones y bajo consumo [7]

adems de otras importantes caractersticas como los mrgenes de ruido. La tabla 4.V muestra los valores de corriente de prdidas por unidad de anchura (IL/m) en dos escenarios de escalado, as como la total para un circuito integrado en funcin del rea (IL/cm2); en este ltimo caso se supone que las anchuras de todos los dispositivos contenidos en 1 cm2 suman un total de 5 m para la tecnologa de 0.25 m. Como puede observarse en la tabla, si se mantiene un escalado uniforme de la tensin umbral (parte a de la tabla), las prdidas pueden aumentar tres rdenes de magnitud en cuatro generaciones de escalado, llegando a valores del orden de decenas de amperios por cm2. De hecho, de seguir esta tendencia el consumo esttico superara al dinmico en el plazo de dos o tres generaciones a partir de la actual. Una alternativa es escalar de forma no uniforme la tensin umbral (parte b de la tabla), con las contrapartidas indicadas con anterioridad.

Tabla 4.V. Valores de las corrientes de prdidas en diferentes escenarios de escalado de la tensin umbral [7]

4.25

El MOSFET real: efectos de segundo orden

Figura 4.19. Forma de la regin agotada bajo el canal, significativa a pequeas dimensiones [2]

2.2. Variaciones de la tensin umbral

En el modelo ideal de MOSFET se ha establecido que la tensin umbral slo es funcin de la tecnologa de fabricacin y la tensin de polarizacin del sustrato (VSB). A medida que las dimensiones del dispositivo se reducen, este modelo se hace impreciso, dado que la tensin umbral se hace funcin de W, L y VDS. Por ejemplo, en la deduccin de VT0 se supuso que toda la carga de la regin de empobrecimiento bajo el xido se originaba por el campo producido por la tensin aplicada en la puerta, suposicin que ignora las regiones de empobrecimiento de las uniones de fuente y drenador polarizadas en inversa, que a pequeas dimensiones de canal tienen mayor importancia. En realidad, la forma de la regin agotada bajo el canal adquiere una forma trapezoidal asimtrica, tal como se ilustra esquemticamente en la figura 4.19. Dado que una parte de la regin bajo la puerta queda empobrecida como consecuencia de estas uniones de drenador y fuente en inversa, ser necesaria una tensin umbral menor para producir la inversin, de forma que VT0 disminuye con L en dispositivos de canal corto, segn una dependencia como la representada en la figura 4.20(a). Se puede conseguir un efecto similar aumentando la tensin drenador-fuente, dado que esto incrementa la anchura de la regin agotada de drenador, con lo que la tensin umbral de nuevo disminuye al aumentar VDS. Este efecto, denominado DIBL (drain-induced barrier lowering), hace que la tensin umbral sea una funcin de las tensiones de operacin, segn la dependencia representada en la figura 4.20(b). Para valores suficientemente altos de la tensin de drenador, la regin de empobrecimiento de drenador puede llegar a alcanzar la de fuente, producindose el fenmeno de perforacin (punchthrough); la tensin de puerta pierde su control sobre la corriente, que aumenta de forma abrupta, pudiendo producir un dao irreversible en el transistor como consecuencia de fusiones localizadas del material en lugares de alta densidad de corriente. La mayora de los transistores de los circuitos digitales se disean con una longitud mnima de canal, por lo que la dependencia de VT0 respecto a L es uniforme en todo el diseo, no significando un problema. Ms problemtico es el fenmeno DIBL, que afecta por ejemplo

4.26

TRANSISTORES MOSFET

Figura 4.20. Variacin de la tensin umbral frente a la longitud del canal y la tensin drenador-fuente [5]

a las memorias dinmicas, donde la corriente de prdidas de una celda depende de la tensin en la lnea de datos, compartida con otras celdas. La tensin umbral de los dispositivos de canal corto tambin tiene tendencia a presentar una cierta deriva con el tiempo, fenmeno que es resultado del efecto de portadores calientes (hot-carrier). El escalado a voltaje constante de los dispositivos produce un incremento de las componentes de campo elctrico bajo el xido, lo que aumenta la velocidad de arrastre de los electrones y, en consecuencia, su energa cintica. Algunos electrones llegan al interfase Si-SiO2 con suficiente energa cintica para sobrepasar la barrera de potencial y quedan inyectados en el xido, pudiendo incluso ionizar tomos del aislante que generan nuevas cargas. El valor de campo necesario para que un electrn alcance esta energa de electrn caliente es de al menos 104 V/cm, condicin que se verifica fcilmente para longitudes de canal por debajo de 1m. La inyeccin de portadores calientes afecta a la tensin umbral, incrementndola en el caso de los dispositivos NMOS (disminuyndola en el caso de los PMOS), pero tambin afecta a la transconductancia. Ntese que esta corriente de electrones calientes, y la contaminacin consiguiente del xido, se localiza ms hacia la unin de drenador, tal como se ilustra en la figura 4.21.

Figura 4.21. Inyeccin de portadores calientes en el xido [2]

2.3. Resistencia de fuente y drenador

Cuando se aplica un escalado, las difusiones del dispositivo son ms delgadas y las ventanas de los contactos se hacen ms pequeas. Esto da lugar a un incremento de la resistencia parsita en serie con las regiones de fuente y drenador, tal como se ilustra esquemticamente en la figura 4.22(a). La resistencia de la regin de fuente (o drenador) puede expresarse como:
4.27

El MOSFET real: efectos de segundo orden

(a)

(b)

Figura 4.22. Resistencias parsitas en serie con fuente y drenador [5]

LS , D RSQ + RC (4.53) W donde RC es la resistencia del contacto, W la anchura del transistor y LS,D la longitud de la regin correspondiente (fuente o drenador), como aparece reflejado en la figura 4.22(b). RSQ es la resistencia por cuadrado de la difusin (de drenador o fuente), y su valor est comprendido entre 50 y 1K; la resistencia de un cuadrado de material es independiente de su tamao, como veremos ms adelante al tratar las interconexiones. RS , D =
Esta resistencia parsita en serie causa un deterioro de las prestaciones del dispositivo, dado que reduce la corriente de canal para una tensin de control dada. El mantener este valor tan pequeo como sea posible es un objetivo importante del diseo, y una forma de hacerlo es cubriendo las regiones de drenador y fuente con un material de baja resistividad como titanio o tungsteno, proceso que se denomina silicidation. Este tratamiento tambin se utiliza para disminuir la resistencia de las puertas de polisilicio.

2.4. Variaciones en las caractersticas I-V

Las relaciones tensin-corriente de un dispositivo de canal corto se desvan de forma considerable de las expresiones ideales. Las efectos ms importantes que contribuyen a esta diferencia son: la degradacin de movilidad y lasaturacin de la velocidad. El escalado no proporcional de las tensiones respecto a la longitud del canal y el grosor del xido de puerta produce el aumento sustancial de los campos elctricos vertical (Ev) y longitudinal (El) bajo la puerta, lo que invalida en parte las suposiciones que hicimos para el clculo de las relaciones tensin-corriente en el apartado 1.1. En efecto, en la expresin (4.15) establecimos que la componente vertical del campo era despreciable y que la velocidad de los portadores era proporcional al campo elctrico longitudinal, con independencia del valor de este campo; en otras palabras, supusimos que la movilidad es constante. Esto deja de ser cierto, sin embargo, cuando la componente vertical del campo se hace suficientemente grande, ya que el aumento de Ev influye en la disminucin de la movilidad efectiva de los portadores (eff), que se hace dependiente de esta componente (ver figura 4.23(b)). La razn de esta reduccin hay que buscarla en la dispersin (scattering) de los electrones en la regin superficial del canal, provocada por este campo perpendicular a la superficie. La reduccin de la movilidad que produce el campo elctrico transversal puede aproximarse por la expresin:

n (eff ) =

1 + (VGS VT )

n 0

(4.54)

4.28

TRANSISTORES MOSFET

Figura 4.23. Efecto del campo elctrico sobre la velocidad y movilidad de los portadores [5]

donde es un coeficiente emprico (>0), y n0 representa la movilidad superficial de los electrones en el canal a campos pequeos (en algunos textos se representa como s). Para los huecos la expresin es idntica, con <0 y utilizando el valor de la movilidad superficial de los huecos (que es menor). Por otra parte, el aumento de El provoca un aumento de la velocidad que no puede ser arbitrariamente elevada, existiendo un lmite fsico que es la velocidad de saturacin. Cuando el campo elctrico en el canal alcanza un valor crtico (Elcrit), la velocidad de los portadores tiende a saturarse, tal como se ilustra en la figura 4.23(a). Este lmite de velocidad viene impuesto por la dispersin de los electrones en la retcula del silicio. El valor de velocidad de saturacin para los electrones en los transistores de canal n es de 107cm/s, siendo inferior la velocidad cuando se trata de huecos, ya que su movilidad es menor (satp = 6.5106cm/s). En cuanto al valor del campo crtico al que se produce la saturacin (Elcrit) depende de los niveles de dopado y del campo vertical aplicado. Para electrones, este valor vara entre 1 y 5 V/m. Esto significa que en un dispositivo NMOS con una longitud de canal de 0.25 m slo se necesitan 2 V entre drenador y fuente para alcanzar el punto de saturacin. Veamos el efecto que este fenmeno tiene sobre las caractersticas estticas del transistor. La velocidad de los portadores (electrones o huecos) puede ajustarse a la siguiente expresin: eff El El < Elcrit (4.55) = 1 + (El / Elcrit ) sat El Elcrit El requerimiento de continuidad entre las dos regiones dicta que Elcrit = 2 sat / eff .
Este comportamiento influye en las corrientes de los transistores, en particular la de saturacin, y la tensin a la que se produce dicha saturacin. En funcin del valor de El es posible que el transistor entre en saturacin, no porque se estrangule el canal, sino porque se alcance la velocidad de saturacin para una determinada VDS lmite menor que la que corresponde al estrangulamiento. Con la nueva expresin para la velocidad promedio de los portadores, la expresin para la corriente de canal en la regin triodo queda de la siguiente manera: ID = 1 + (VDS

eff C ox

W 2 (VGS Vt )VDS 0.5VDS = / Elcrit L ) L

W 2 = eff C ox (VGS Vt )VDS 0.5VDS (VDS ) L

4.29

(4.56)

El MOSFET real: efectos de segundo orden

Donde se ha utilizado directamente el valor |VDS|/L como representativo del campo El (valor promedio en el canal) en el denominador de la expresin de la velocidad, y el doble signo representa a los transistores de canal n y canal p, respectivamente. La funcin (V) cuantifica el grado de saturacin de velocidad y se define como sigue:

(V ) =

1 1 + (V / Elcrit L )

(4.57)

En el caso de los dispositivos de canal largo o pequeos valores de VDS el factor se aproxima a 1, con lo que la ecuacin se simplifica a la del modelo de nivel 1. Cuando se incrementa la tensin VDS el campo elctrico en el canal alcanza el valor crtico y se satura la velocidad. La tensin de saturacin de drenador (VDSAT) puede calcularse deduciendo del modelo de canal gradual la corriente en el drenador bajo condiciones de saturacin de velocidad, e igualando la expresin obtenida a la de la corriente de la ecuacin previa, con VDS = VDSAT. Aplicando la deduccin de la corriente bajo la aproximacin de la carga en canal gradual: I D = ( y ) Q( y ) W (4.58) Dado que la saturacin en velocidad comienza en el extremo de drenador, que es donde el campo elctrico es mayor, en el momento en que comienza dicha saturacin (es decir, cuando VDS = VDSAT) la velocidad de los portadores se satura en dicho extremo, y la expresin anterior se transforma en: I DSAT = sat [ C ox (VGS V ( y = L ) VT )] W = sat C oxW (VGS VT VDSAT ) (4.59) Este valor lo igualamos al de la corriente de la ecuacin (4.56) haciendo VDS = VDSAT: W 2 (VGS VT )VDSAT 0.5VDSAT I DSAT = sat C oxW (VGS VT VDSAT ) = (VDSAT ) eff C ox (4.60) L de donde se obtiene, despus de cancelar trminos y simplificar, que: V DSAT = (VGS VT ) (VGS VT ) (4.61) De esta expresin se deduce que la tensin VDS que produce la saturacin en velocidad, segn este modelo, es siempre inferior a la VDS a la que se produce el estrangulamiento (cuyo valor es VGS VT), dado que (VGS VT) es siempre menor que la unidad.

Incrementos de la tensin VDS por encima de VDSAT no produce, en primera aproximacin, un incremento de la corriente por encima de IDSAT. Las ecuaciones previas ignoran el hecho de que ante incrementos de VDS porciones ms amplias del canal alcanzan la saturacin en velocidad. Desde una perspectiva de modelo, equivale a que el canal efectivo se acorta ante incrementos de VDS, de una forma similar al efecto de modulacin de longitud de canal, lo que requerira la introduccin de un trmino extra dependiente de VDS similar a aqul. Las expresiones deducidas para los dispositivos saturados en velocidad permiten hacer un par de observaciones: Para dispositivos de canal corto y valores suficientemente altos de VGS - VT , (VGS-VT) es sustancialmente menor que la unidad, por lo que VDSAT < VGS - VT . Es
4.30

Figura 4.24. Regin de saturacin incrementada en un dispositivo de canal corto [5]

TRANSISTORES MOSFET

decir, el dispositivo entra en saturacin antes de que VDS alcance la condicin de estrangulamiento. Los dispositivos de canal corto, por tanto, presentan una regin de saturacin ampliada respecto a los de canal largo, tal como se ilustra en la figura 4.24 para un NMOS. La corriente de saturacin presenta una dependencia lineal con respecto a la tensin VGS, en contraste con la dependencia cuadrtica de los dispositivos de canal largo. Esto reduce la cantidad de corriente que un transistor puede entregar para una tensin de control dada. Este contraste en cuanto a la dependencia de la corriente respecto a VGS se puede apreciar en la figura 4.25, en donde se representan las curvas caractersticas para sendos transistores NMOS de canal largo y corto, con una idntica relacin W/L en los dos casos de 1.5. Obsrvese en particular la diferencia de escalas en el eje y, y la diferencia en la grfica de canal corto entre los valores a los que se produce la saturacin en velocidad (lnea de puntos) y aquellos a los que se produce el estrangulamiento (lnea continua).

Figura 4.25. Comparacin de las curvas caractersticas de salida de transistores NMOS (a) de canal largo y (b) de canal corto [5]

Las curvas de corriente de canal frente a VGS tambin presentan diferencias significativas en los dispositivos de canal corto. La figura 4.26 ilustra estas diferencias, en donde se representa una de estas curvas para un valor fijo de VDS, suficientemente alto (2.5 V) para asegurar el comportamiento en saturacin. Se puede apreciar el comportamiento lineal de la dependencia en el dispositivo de canal corto a partir de valores de VGS que provocan la saturacin en velocidad. Todas las ecuaciones deducidas son aplicables tanto a los transistores NMOS como a los PMOS. La nica diferencia es que en estos ltimos las polaridades de todas las tensiones estn invertidas y la corriente por el canal fluye de fuente a drenador, lo que introduce un signo negativo en su expresin. Tambin hay que indicar que en estos transistores los efectos de saturacin de velocidad son menos pronunciados que en los NMOS, dado que el valor del campo elctrico crtico es mayor en los PMOS por la reducida movilidad de los huecos.
La saturacin de velocidad revisada

Por desgracia, las ecuaciones que hemos obtenido anteriormente para la corrientes en regin lineal y saturacin son expresiones complejas de VGS y VDS, lo que impide en la

4.31

El MOSFET real: efectos de segundo orden

Figura 4.26. Comparacin de las curvas caractersticas de transferencia de dispositivos de canal largo y canal corto [5]

prctica su uso para clculos manuales. Puede obtenerse un modelo sustancialmente ms simple haciendo dos suposiciones: La velocidad se satura sbitamente en Elcrit, y la velocidad puede aproximarse por las siguientes expresiones: El < Elcrit eff El (4.62) = = E E E sat eff lcrit l lcrit

La tensin drenador-fuente VDSAT a la que se alcanza el campo crtico y se produce la saturacin en velocidad es constante, y puede aproximarse por: L sat (4.63) V DSAT L Elcrit

donde de nuevo los signos se asocian a los dos tipos de transistores, y s representa la movilidad superficial de los portadores a campos pequeos, habindose despreciado el efecto de degradacin de la movilidad por causa del campo elctrico vertical. De la expresin exacta de VDSAT podemos deducir que esta suposicin es razonable para valores grandes de VGS - VT . Bajo estas circunstancias, las ecuaciones de corriente para la regin resistiva quedan como estaban para el modelo de canal largo. Una vez se alcanza VDSAT , la corriente se satura abruptamente. El valor para IDSAT en este punto puede deducirse introduciendo el valor de la tensin de saturacin en la ecuacin de corriente para la regin resistiva: V2 W I DSAT = I D (VDS = VDSAT ) = eff C ox (VGS VT )VDSAT DSAT = 2 L (4.64) VDSAT = sat C oxW VGS VT 2 Este modelo simplificado es de primer orden y emprico y, aunque produce desviaciones sustanciales en la zona de transicin entre las regiones lineal y saturada en velocidad, escogiendo cuidadosamente los parmetros del modelo puede obtenerse un ajuste adecuado
4.32

TRANSISTORES MOSFET

con los datos empricos en las otras regiones de operacin. Y lo que es ms importante, las ecuaciones son coherentes con las ecuaciones que nos son familiares de canal largo, y le proporcionan al diseador digital una interesante herramienta para una comprensin e interpretacin intuitiva. Para dispositivos fuertemente controlados por la saturacin de velocidad se verifica que eff / (L sat ) >> 1 , por lo que la expresin para la corriente de saturacin se reduce a la siguiente: I DSAT = sat C oxW (VGS VT ) (4.65)

2.5. Conduccin subumbral

Si se analizan con precisin las curvas caractersticas, podemos observar que el transistor MOS conduce parcialmente a voltajes inferiores a la tensin umbral. Este efecto se denomina conduccin subumbral o de inversin dbil. Esta corriente supone una componente importante del consumo esttico de los sistemas CMOS (energa que se disipa cuando el circuito no est operando o se encuentra en modo reposo), y ha de ser tenida muy en cuenta en el diseo de sistemas porttiles o que requieren un consumo muy bajo de energa.

Para estudiar este efecto de forma ms detallada, podemos dibujar la curva de ID frente a VGS de un NMOS en una escala logartmica, tal como se ilustra en la figura 4.27. Este grfico claramente demuestra que la corriente no cae abruptamente a cero en VT, sino que lo hace de una manera exponencial. En esta situacin la estructura se asemeja a un transistor bipolar lateral, cuyas zonas quedan definidas por la fuente, el sustrato y el drenador. La dependencia de esta corriente de conduccin subumbral respecto a las tensiones de puerta y de drenador es exponencial, en ambos casos, de acuerdo con la siguiente expresin: 2 VGS VT V DS kT 1.8 W nKT KT / q /q 1 e con (4.66) I D 0 Cox n e I D ( subumbral ) = I D 0 e L q donde n y son parmetros empricos del proceso, con n tomando valores entre 1 y 2 (tpicamente alrededor de 1.5). En particular, la derivada del logaritmo decimal de esta corriente respecto a la tensin de puerta se ajusta a la siguiente dependencia con la temperatura:
d kT (4.67) log( I D ) = n ln 10 q dVGS El valor del trmino (kT/q)ln(10) (que constituye la pendiente de ID en la escala logartmica decimal) vale 60 mV/dcada a temperatura ambiente. En los dispositivos ideales n se iguala a 1, lo que significa que a temperatura ambiente la corriente subumbral se hace 10 veces menor cada reduccin de VGS en 60 mV. Por desgracia, n suele hacerse muy superior a la unidad, lo que significa que en los dispositivos reales la corriente disminuye de forma ms reducida. El incremento de temperatura tambin contribuye a hacer an menor esta pendiente.
1

Figura 4.27. Grfico de la corriente de canal frente a VGS en una escala logartmica [5]

4.33

El MOSFET real: efectos de segundo orden

Figura 4.28. Comportamiento de un MOSFET de baja corriente de prdidas (alto valor de VT, en el grfico de la derecha) para mejorar las prestaciones como conmutador abierto [4]

La presencia de esta corriente subumbral empeora el modelo de conmutador ideal del transistor MOS, dado que como conmutador abierto el objetivo a conseguir es que la corriente se haga lo ms prxima a cero cuando VGS = 0. Esto es especialmente importante en los circuitos dinmicos, cuya funcin depende del almacenamiento de carga en condensadores y puede verse severamente afectada por las prdidas subumbrales. Dado que la corriente subumbral se incrementa conforme disminuye la tensin umbral, la minimizacin de esta corriente impone una cota inferior estricta sobre los valores de tensin umbral de estos dispositivos, habindose introducido una clase especial de dispositivos MOSFET en tecnologas profundamente submicrnicas (deep submicron technologies), que son las que corresponden a los procesos con longitudes de canal por debajo de 0.18 m. A estos dispositivos se les denomina dispositivos de bajas prdidas o de alta VT, y el objetivo de los mismos es reducir significativamente la corriente por conduccin subumbral a tensin nula. El principal problema de estos dispositivos es que penalizan la corriente cuando el conmutador debe estar cerrado (en torno a un 30% menor), lo que da lugar a una conmutacin ms lenta. Este hecho aconseja que estos dispositivos convivan en los diseos con otros, que llamaremos de alta velocidad, cuyas tensiones umbrales son las menores que permite una determinada tecnologa. La figura 4.28 ilustra la diferencia de comportamiento subumbral de ambos tipos de dispositivos. Por otra parte, las implicaciones de la tensin umbral sobre las prdidas por corriente subumbral han de ser tenidas muy en cuenta. Supone uno de los factores ms importantes que el escalado impone sobre el consumo esttico de los circuitos submicrnicos CMOS, y hace que las corrientes de prdidas sean ms importantes cuanto ms avanzada es la tecnologa. Veamos esta influencia con un ejemplo. Supongamos dos procesos, uno correspondiente a una tecnologa de 0.8 m y otro de una tecnologa de 0.25 m. Los valores de los parmetros necesarios para el clculo de la corriente subumbral son: Tecnologa
0.8 m 0.25 m 105.6 A/V 337.9 A/V2
2

nCox

n
1.5 1.5

VDD
5V 2.5 V

VT
0.7 V 0.25 V

A partir de los datos anteriores, los valores que se obtienen para ID0 y la corriente subumbral para VGS = 100mV y considerando un transistor con W/L = 10 son los siguientes:

4.34

TRANSISTORES MOSFET

Tecnologa
0.8 m 0.25m

ID0
898.37 nA 2.87 A

ID @ VGS = 100mV
1.01 pA 525.65 nA

de donde se desprende que para la tecnologa de 0.25 m las prdidas por corriente subumbral son unos cinco rdenes de magnitud superiores que para la tecnologa de 0.8 m.

2.6. Modelo para anlisis manual

Est claro que un transistor de canal muy corto es un dispositivo altamente complejo con mltiples efectos de segundo orden. Existen por fortuna modelos precisos de simulacin para estos dispositivos, que sin embargo no proporcionan al diseador una comprensin intuitiva de su conducta ni de sus parmetros de diseo dominantes. Esta comprensin finalmente resulta necesaria en el anlisis del diseo y en el proceso de optimizacin. En efecto, cuando un diseador no tiene una visin clara de aquello que gobierna la operacin de un circuito debe recurrir a un lento proceso de optimizacin basado en la prueba-error que a menudo proporciona una solucin menos adecuada. La cuestin obvia es entonces cmo abstraer la conducta de nuestro transistor MOS en un modelo analtico tangible y simple, pero que no obstante capture lo esencial del dispositivo. Un modelo posible resulta de una combinacin de las expresiones de nivel 1 (para regin triodo y saturacin) y la correspondiente a la saturacin en velocidad, de forma que la expresin unificada de la corriente es, en cualquier regin de conduccin del dispositivo: V2 (4.68) I D = k (VGS VT ) Vmin min (1 + V DS ) 2

con Vmin = min (VGS VT ,VDS ,VDSAT ) , donde el mnimo se refiere al menor valor absoluto.

En la parte izquierda de la figura 4.29 se ilustra - para un NMOS - cmo el modelo unificado divide el espacio completo de operacin del transistor en tres regiones: lineal, saturacin en velocidad y saturacin. El modelo emplea un conjunto de cinco parmetros (VT0, , VDSAT, k y ) que es posible determinar de la tecnologa del proceso y de las ecuaciones fsicas del dispositivo. La complejidad del dispositivo hace esta labor bastante ardua, siendo ms factible escoger los valores de forma que produzcan un ajuste adecuado del

Figura 4.29. Modelo unificado de comportamiento de los dispositivos MOSFET, con independencia de las dimensiones de canal [5] 4.35

El MOSFET real: efectos de segundo orden

comportamiento del modelo a las curvas caractersticas reales del dispositivo. El modelo deber ajustar mejor el comportamiento en las regiones de mayor inters; en los circuitos digitales la regin ms interesante es la de valores altos de VGS y VDS, dado que las prestaciones de dichos circuitos quedan determinadas sobre todo por la mxima corriente disponible (corriente cuando VGS = VDS = VDD). Esto queda de manifiesto en la parte de la derecha de la figura 4.29, que muestra la correspondencia entre los clculos del modelo simple (lnea continua) y una simulacin SPICE de un transistor de tamao mnimo en un proceso CMOS de 0.25 micras (W = 0.375 m, L = 0.25 m). Los parmetros del modelo manual se han calculado para ajustar el comportamiento en la regin prxima a los 2.5 V para VGS y VDS, dado que 2.5 V es una alimentacin tpica para esta tecnologa. La correspondencia entre el comportamiento calculado y el simulado es buena con excepcin de la regin de transicin entre la regin triodo y la de saturacin en velocidad.
Tecnologa genrica de 0.25 m

Los parmetros para el modelo manual de un proceso CMOS genrico de 0.25 m (dispositivos de dimensiones mnimas) son:

La resistencia equivalente de canal para dispositivos de dimensiones mnimas (W/L=1) son los de la siguiente tabla:

Finalmente, en lo concerniente a los parmetros de capacidad de los dispositivos en esta tecnologa, el siguiente cuadro nos da los valores:

donde CO representa la capacidad de solape.

3. MODELOS SPICE PARA LOS TRANSISTORES MOS

Desde sus primeras versiones, el programa SPICE cuenta con tres modelos implcitos para la simulacin de transistores MOSFET. El de nivel 1 (MOS1) ajusta el comportamiento a unas caractersticas tensin-corriente que siguen la ley cuadrtica (bsicamente el modelo esttico presentado para el dispositivo ideal), el de nivel 2 (MOS2) consiste en un modelo analtico detallado del dispositivo, mientras que el de nivel 3 (MOS3) hace uso de un modelo semiemprico que elimina algunos inconvenientes de MOS2. Tanto MOS2 como MOS3
4.36

TRANSISTORES MOSFET

Figura 4.30. Circuito equivalente de MOSFET en el modelo de nivel 1 de SPICE [2]

incorporan efectos de segundo orden y de canal corto (modificacin de la tensin umbral, conduccin subumbral o saturacin de velocidad). Los parmetros geomtricos de los transistores no se especifican en los modelos, habindose de definir como atributos del dispositivo correspondiente. En esta lista de atributos se encuentran las dimensiones del canal (anchura y longitud), as como las reas y permetros de las difusiones. La estructura de circuito equivalente del modelo MOS de nivel 1, que es el modelo por defecto en SPICE, se muestra en la figura 4.30. Esta estructura bsica tambin es la tpica de los modelos MOS2 y MOS3. La fuente de corriente controlada por tensin (ID) determina la conducta tensin-corriente esttica del dispositivo, mientras que los condensadores de valor dependiente de la tensin (no lineales) conectados entre los diferentes terminales representan las diferentes capacidades parsitas de xido y de unin. Las uniones pn formadas entre las difusiones de drenador y fuente y el sustrato, normalmente en inversa, se representan por sendos diodos; de igual manera se incluyen las resistencias parsitas de estas difusiones.

3.1. Ecuaciones del modelo de nivel 1

El MOS1 corresponde a la descripcin ms simple de las relaciones tensin corriente de un MOSFET (modelo de Schichman-Hodges), y representa las relaciones cuadrticas de la corriente por el canal en funcin de las tensiones cuando se utiliza el modelo ideal de MOS que hemos presentado con anterioridad. Estas ecuaciones pueden resumirse, para un NMOS, en las siguientes expresiones: Regin lineal: k' W 2 ID = n 2 (VGS VT )VDS VDS (1 + VDS ) 2 Leff

para VGS VT y VDS < VGS VT

(4.69)

Regin de saturacin:

4.37

Modelos SPICE para los transistores MOS

' kn W 2 ID = (VGS VT ) (1 + VDS ) 2 Leff

para VGS VT

(4.70)

y VDS VGS VT donde la tensin umbral se calcula segn la expresin (4.10). La longitud del canal empleada en estas expresiones corresponde a la longitud efectiva (Leff). Hay que sealar que el trmino de modulacin de longitud de canal aparece en ambas expresiones, aunque el efecto slo se observe en la regin de saturacin. La razn de su inclusin en la expresin de la regin lineal no es otra que asegurar la continuidad de las derivadas de primer orden en la frontera entre ambas regiones.

El modelo queda completamente caracterizado por cinco parmetros elctricos: kn, VT0, , 2F y . Estos parmetros (denominados en el modelo KP, VTO, GAMMA, PHI y LAMBDA, respectivamente) pueden insertarse directamente en el modelo, o calcularse a partir de ciertos parmetros fsicos. Estos parmetros fsicos son: la movilidad de los portadores (n), el espesor de la capa de xido (tox), el dopado del sustrato (NA). Las expresiones que relacionan los parmetros elctricos con los fsicos se presentaron en la primera seccin de este tema. Falta, si acaso, expresar cmo se calcula el potencial de inversin (2F), cuya expresin es: kT n 2 F = 2 ln i (4.71) q NA De esta manera, es posible tambin especificar los tres parmetros fsicos en el modelo, en lugar de los parmetros elctricos, o una combinacin de ambos tipos. Si se produjera un conflicto, el valor del parmetro elctrico prevalece sobre el fsico.

3.2. Ecuaciones del modelo de nivel 2

Para obtener un modelo ms preciso de la corriente de drenador es necesario eliminar alguna de las suposiciones de simplificacin realizadas en nuestro anlisis. Concretamente, la carga de la regin de empobrecimiento del sustrato debe calcularse teniendo en cuenta su dependencia con la tensin de canal. En estas condiciones puede resolverse la corriente de drenador, tanto en regin lineal de operacin como de saturacin, obtenindose expresiones ms complejas que en el modelo de nivel 1. El modelo MOS2 proporciona unos resultados ms precisos que el modelo simple de nivel 1. Introduce una serie de correcciones semiempricas para mejorar la precisin en la simulacin, que se refieren a: la variacin de la movilidad con el campo elctrico, la variacin fina de la longitud del canal en saturacin, la saturacin de velocidad de los portadores o la conduccin subumbral. Entrar en la cuantificacin de estos efectos y en las expresiones consiguientes se sale de las perspectivas de este curso, existiendo textos en donde estos modelos quedan descritos de forma exhaustiva3. La precisin de este modelo, sin embargo, no es lo suficientemente alta como para proporcionar un buen ajuste a los datos experimentales en el caso de los MOS de canales cortos Adems, la inclusin en un modelo puramente fsico de todos los efectos tridimensionales, propios de procesos submicrnicos avanzados, lo hace necesariamente demasiado complejo e impreciso, razn por la que este modelo ha quedado virtualmente obsoleto en la actualidad.

Para obtener informacin detallada acerca de los modelos SPICE clsicos de los transistores MOS, consultar la referencia: G. Massobrio y P. Antognetti. Semiconductor Device Modeling with SPICE (2e). McGraw-Hill. 1993. 4.38

TRANSISTORES MOSFET

3.3. Ecuaciones del modelo de nivel 3

Este modelo se desarroll para la simulacin de transistores MOS de geometra reducida, de forma que es capaz de representar de forma bastante precisa las caractersticas de dispositivos con longitudes de canal por debajo de los 2 m. Las ecuaciones de comportamiento se formulan en este modelo siguiendo las pautas del MOS2, pero fuertemente simplificadas, de forma que el simulador se encuentra con ecuaciones ms manejables en comparacin con el modelo de nivel 2. La mayora de las ecuaciones del modelo MOS3 son empricas, lo que respecto a los modelos puramente analticos mejora la precisin y limita la complejidad de los clculos. La corriente de drenador en la regin lineal viene dada por la siguiente ecuacin: W 1 + FB I D = eff Cox VGS VT VDS VDS (4.72) Leff 2 donde eff representa la movilidad superficial de los portadores en el canal y FB es un parmetro emprico definido como: Fs (4.73) + Fn FB = 4 2 F + VSB que expresa la dependencia de la carga de la regin agotada del sustrato con la geometra tridimensional del MOSFET. Los parmetros VT, Fs y eff quedan influenciados por los efectos de canal corto, mientras el parmetro Fn representa la influencia de la estrechez extrema del canal (efectos de canal estrecho, cuyo parmetro de control es DELTA). Como puede observarse, en este modelo el efecto de cuerpo () se introduce en la expresin de la corriente, incluso si la tensin relativa fuente-sustrato es nula. La movilidad que aparece en la expresin (4.72) depende de la tensin aplicada en puerta, segn la relacin:

eff =

1 + (VGS VT )

(4.74)

donde es de nuevo un parmetro emprico incluido en el modelo (THETA), representativo de la degradacin de la movilidad, y 0 representa la movilidad superficial a campo bajo (U0). La influencia de estos trminos no se reduce a la expresin de la corriente por el canal, sino que se extiende a la tensin umbral, produciendo una variacin de la misma segn la siguiente expresin: VT = Fs 2 F + VSB + Fn ( 2 F + VSB ) (4.75) Las ecuaciones para el clculo de Fs y Fn son complicadas, y se basan en parmetros fsicos tales como la reduccin de la longitud de canal, la profundidad de unin y la anchura de la regin de empobrecimiento. Tambin exige la determinacin de constantes empricas obtenidas por ajuste de datos. En todo caso, las suposiciones subyacentes en la deduccin de estos trminos de correccin del nivel 3 no son vlidas para las tecnologas submicrnicas, debido a las peculiaridades de los procesos de fabricacin avanzados. El resultado de esta diferencia entre las ecuaciones del modelo y la realidad es que la optimizacin para un ajuste preciso entre la conducta modelizada y medida produce valores fsicos no razonables para la mayora de los parmetros extrados; si los valores de los parmetros, por el contrario, se restringen a una regin con significado fsico, la precisin de la simulacin se ve comprometida.

4.39

Modelos SPICE para los transistores MOS

Figura 4.31. Influencia del parmetro NFS en la corriente subumbral [2]

A diferencia del modelo de nivel 1, en este caso el acortamiento de canal en estrangulamiento (L), no depende de forma sencilla de VDS a travs del parmetro LAMBDA, sino que es una funcin ms compleja donde interviene el parmetro de saturacin de campo (KAPPA). Por ltimo, este modelo incluye el modo de conduccin subumbral. El comportamiento implementado en SPICE introduce una dependencia exponencial semiemprica de la corriente de drenador respecto a VGS en la regin de inversin dbil. Se define una tensin Von como la frontera entre las regiones de inversin fuerte y dbil, y el comportamiento de la corriente se expresa en trminos de dicha tensin:
nkT I D (inversion debil ) = I on e (4.76) En esta expresin Ion es la corriente en inversin fuerte cuando VGS = Von , y a la tensin Von se le asigna un valor: q N FS C d nkT n = 1+ + donde (4.77) Von = VT + q Cox Cox El parmetro NFS se define como el nmero de estados superficiales rpidos, y en la prctica se utiliza como un parmetro de ajuste que determina la pendiente de las caractersticas tensin-corriente (ver figura 4.31). Cd es la capacidad asociada con la regin de empobrecimiento. Est claro que el modelo introduce una discontinuidad en VGS = Von , por lo que el ajuste de la regin de transicin entre inversin dbil y fuerte no es muy preciso.

(VGS Von )

3.4. BSIM - Berkeley Short-Channel IGFET Model

Con posterioridad a los 3 modelos presentados en los apartados anteriores, la Universidad de Berkeley ha desarrollado una familia de modelos destinados a simular de forma ms precisa las tecnologas submicrnicas. Existen varias versiones (BSIM1, BSIM2, BSIM3), tratndose de modelos analticamente simples basados en un conjunto de parmetros, normalmente

4.40

TRANSISTORES MOSFET

extrados de datos experimentales. Su precisin y eficiencia lo hace uno de los modelos ms populares para MOSFET en la actualidad, especialmente en la industria microelectrnica. Concretamente, la versin BSIM3 es ampliamente utilizada por muchas compaas para aproximar de manera precisa la conducta elctrica de los MOSFET profundamente submicrnicos. De hecho, la versin BSIM3v3, promovida por la EIA (Electronic Industries Alliance), constituye un estndar de la industria para este tipo de simulaciones. En el ao 2000 se ha introducido un nuevo modelo, denominado BSIM4. Este modelo sigue considerando las regiones de funcionamiento de los modelos anteriores (zona lineal, saturacin y conduccin subumbral), pero proporciona una perfecta continuidad entre estas regiones. Adems, introduce una nueva regin de funcionamiento, donde la ionizacin por impacto (portadores calientes) constituye el efecto dominante.

3.5. Modelos de capacidad

Los modelos SPICE del MOSFET tienen en cuenta las capacidades parsitas de los dispositivos utilizando conjuntos de ecuaciones diferentes en cada uno de los modos de operacin (corte, lineal y saturacin). Las capacidades debidas al xido y las de unin se calculan como funciones no lineales de las tensiones de polarizacin, a partir de las capacidades a tensin nula y las caractersticas geomtricas de las zonas (reas y permetros).
Capacidades del xido

La dependencia respecto a la tensin de las tres capacidades de esta clase (CGB, CGS y CGD), segn el modelo de Meyer de capacidades, es bastante similar a la que mostramos en la figura 4.13. La informacin geomtrica requerida para el clculo de estas capacidades consta de: espesor de xido de puerta (TOX), dimensiones de canal (L y W) y difusin lateral (LD). Las capacidades CGBO, CGSO y CGDO especificadas en el modelo son las capacidades de solape entre las puertas y cada una de las zonas (sustrato, fuente y drenador, respectivamente). Si se especifica el parmetro XQC en el modelo, entonces SPICE utilizar una versin simplificada del modelo de capacidad controlada por carga propuesto por Ward, en lugar del modelo de Meyer. El modelo de Ward calcula analticamente la carga en la puerta y en el sustrato, utilizando una dependencia de las capacidades de xido en funcin de la tensin de puerta como la Figura 4.32. Capacidades asociadas al xido en el modelo de Ward [2] presentada en la figura 4.32.
Capacidades de unin

Las capacidades parsitas de las regiones difundidas de drenador y fuente las simula SPICE mediante un sencillo modelo de unin pn. Dado que ambas regiones estn rodeadas por la implantacin de parada de canal, de tipo p+, es necesario utilizar dos modelos separados para la unin inferior y la de permetro. La expresin para la regin de fuente es: C j 0 AS C j 0 sw PS CSB = (4.78) Mj + M VBS VBS jsw 1 1 0 0

4.41

Modelos SPICE para los transistores MOS

y existe otra formalmente idntica para la difusin de drenador, empleando los parmetros geomtricos de esta ltima en lugar de los de la fuente. En esta expresin, Cj0 es la capacidad a tensin nula por unidad de rea en la unin del fondo de la regin, y Cj0sw es la capacidad a tensin nula por unidad de longitud en las uniones laterales. La variable AS representa el rea de la regin de fuente, mientras que PS es su permetro. Es conveniente resaltar que, aunque en realidad slo tres de las caras laterales estn en contacto con la implantacin de parada de canal, se especifican normalmente los permetros completos. Este significa una sobreestimacin de la capacidad total, pero el error que se comete no es significativo. De igual manera, el potencial intrnseco que aparece en ambos casos (0) corresponde al de la unin con el sustrato, que al utilizarlo en ambas contribuciones de nuevo produce una sobreestimacin adicional del valor total de capacidad (0 < 0sw) no demasiado significativa. Finalmente, los parmetros Mj y Mjsw son los coeficientes de gradualidad de las uniones inferior y laterales, respectivamente.

3.6. Comparacin de los modelos SPICE del MOSFET

Una vez presentados, podemos hacer una comparacin y sacar algunas conclusiones sobre cada uno de los modelos de MOSFET. El MOS1 es usualmente poco preciso, dado que las suposiciones para obtener las ecuaciones de comportamiento son demasiado groseras, y el nmero de parmetros de ajuste es pequeo. Cuando se aplica a dispositivos submicrnicos, el modelo es del orden de cuatro veces ms optimista en trminos de predicciones de corriente que lo que experimentalmente puede medirse en estos dispositivos. La utilidad de este

Tabla 4.VI. Parmetros de los modelos SPICE de MOSFET [5]

4.42

TRANSISTORES MOSFET

Tabla 4.VII. Parmetros del modelo SPICE de MOSFET relativos a resistencias y capacidades parsitas [5]

modelo, por tanto, queda restringida a estimaciones rpidas y poco precisas de las prestaciones de los circuitos. El modelo de nivel 2 puede utilizarse con diferentes complejidades por medio de la adicin de parmetros relativos a los diferentes efectos que soporta. Sin embargo, si se lleva a su mximo nivel de complejidad, el modelo requiere una gran cantidad de computacin, pudiendo ocasionar incluso problemas de convergencia en los algoritmos del simulador. El modelo de nivel 3 usualmente consigue un nivel de precisin similar al del nivel 2, pero el tiempo de computacin es menor y el nmero de iteraciones queda tambin reducido de forma significa, lo que lo hace preferible al MOS2 cuando se requiere cierta precisin. A modo de resumen, la tabla 4.VI lista los parmetros principales de los modelos SPICE para MOSFET (niveles 1 a 3). Por simplicidad, todos ellos se toman como valores positivos,

Tabla 4.VIII. Atributos de un MOSFET en SPICE [5]

4.43

Modelos SPICE para los transistores MOS

tanto para los modelos NMOS como para los PMOS, salvo la tensin umbral (VTO). Aquellos parmetros que cubren los efectos parsitos resistivos y capacitivos han sido transferidos a una segunda tabla (la tabla 4.VII), en aras de una mayor claridad. La lista no es completa, pero es suficiente para cubrir los aspectos ms importantes de comportamiento de estos dispositivos. Finalmente, en la tabla 4.VIII se enumeran los parmetros que es necesario especificar como atributos geomtricos de los dispositivos, si se pretende que las resistencias y condensadores parsitos sean tenidos en cuenta (el simulador los asume como nulos por defecto). Los valores NRS y NRD son factores que multiplican la resistencia por cuadrado especificada en el modelo (RSH) para las difusiones de drenador y fuente. En otro orden de cosas, si nos interesamos por la complejidad relativa de los diferentes niveles de MOSFET en SPICE, el nmero de parmetros requeridos para diferentes modelos MOS se representa en la figura 4.33. En dicha figura se puede apreciar que la tendencia es hacia el incremento del nmero de parmetros, de forma que se tengan en cuenta los mltiples y variados efectos debidos al progresivo escalado de los dispositivos.

Figura 4.33. Tendencia de incremento en el nmero de parmetros de los modelo MOS [8]

Aun cuando se utilicen modelos avanzados, stos pueden no ajustar adecuadamente el comportamiento real en todas la regiones de operacin para todos los tamaos de los dispositivos. Esto conduce a que la aproximacin industrial para obtener los parmetros de los modelos se base en algoritmos matemticos de optimizacin. En tecnologas profundamente submicrnicas los parmetros de los modelos presentan una gran variacin respecto a los tamaos de los dispositivos (este es el caso, por ejemplo, de la tensin umbral o la movilidad), y las ecuaciones no siempre pueden manejar apropiadamente estas dependencias. Una solucin es la denominada binning, consistente en romper el plano de representacin anchura-longitud del dispositivo en varias regiones, tal como se ilustra en la figura 4.34. En cada regin se asigna y optimiza un conjunto especfico de parmetros del modelo. Es obvio que esta estrategia complica el proceso de extraccin de parmetros, multiplicando el nmero de parmetros requeridos, presentando adems un perjuicio notable en el tiempo de simulacin, al aadir mayor complejidad, y tambin en las discontinuidades que se producen en las fronteras entre conjuntos. Estas limitaciones alimentan la necesidad de construir mejores modelos, cuyas predicciones se ajusten bien al rango completo de anchura y longitud.
4.44

TRANSISTORES MOSFET

Figura 4.34. Uso de diferentes conjunto de parmetros en funcin de las dimensiones de los dispositivos (binning) [8]

De esta manera, en el futuro las tecnologas nanomtricas podrn requerir modelos con hasta mil parmetros. Para concluir, en el Manual de Referencia de PSpice A/D se puede consultar la documentacin completa de descripcin de un MOSFET en la versin de SPICE que maneja este entorno de diseo. Como se puede comprobar, soporta todos los modelos mencionados en esta apartado, incluyendo BSIM1 y BSIM3. En esta documentacin aparecen tambin la mayora de las ecuaciones por las que se rigen estos modelos.
Ejemplo 4.10. La vista superior de un transistor NMOS se muestra en la figura. Los parmetros de proceso para este dispositivos son: Dopado sustrato: NA=1015 cm-3 Dopado fuente y drenador: ND=1020 cm-3 Dopado parada: NA(sw)=2.11016 cm-3 Espesor de xido: tox=60 nm Profundidad de unin: xj=0.8 m LD=0.5 m La tensin umbral a polarizacin nula se sabe que es 0.85 V, y k se ha determinado que vale 45 A/V2. El coeficiente de modulacin de longitud de canal es = 0.05. Realizar la descripcin SPICE de este dispositivo utilizando el modelo de nivel 1. Evitar definiciones conflictivas de parmetros.

4. REGLAS DE DISEO DEL LAYOUT

El layout de un circuito que haya de fabricarse por medio de un proceso determinado debe verificar una serie de reglas de diseo. Estas reglas usualmente especifican las anchuras mnimas de lneas que representan objetos fsicos (tales como interconexiones de metal y polisilicio o reas de difusin), dimensiones mnimas de ciertas geometras o separaciones mnimas permitidas entre zonas. As, por ejemplo, si la anchura de una lnea metlica es
4.45

Reglas de diseo del layout

Figura 4.35. Problemas de fabricacin por composicin de procesos (vas y canales) [6]

demasiado pequea, es posible que la lnea quede en circuito abierto durante el proceso de fabricacin, o incluso despus (durante las condiciones de estrs a que se somete el circuito en el test, o incluso una vez comercializado como operativo). Por otra parte, si dos lneas se sitan demasiado cercanas una a la otra, puede producirse un cortocircuito entre ellas durante la fabricacin, igualmente indeseado. Adems de las reglas de espaciado y anchura mnima, tambin se definen reglas de composicin, para asegurar que los componentes estn bien formados. Ejemplos de estas ltimas reglas son las de extensin de las regiones ms all de la interseccin con otras regiones, o las relativas a la construccin de las vas. Los problemas a que puede dar lugar el no verificarlas se ilustran grficamente en la figura 4.35. En suma, el principal objetivo de las reglas de diseo es conseguir para los circuitos fabricados segn un determinado proceso una alta productividad (yield) y fiabilidad, empleando la menor cantidad de rea de silicio. Las causas de estos errores durante la fabricacin pueden ser diversas, entre otras: errores fotolitogrficos, variaciones locales de los materiales, interacciones entre regiones, etc. En este sentido, un tipo de problemas que suelen acuciar la fabricacin microelectrnica son los debidos a la deficiente planarizacin; el polisilicio y los hilos de metal dejan colinas en el xido que si no son suavizadas por mtodos qumicos o mecnicos van a producir fallos como los indicados. En el Apndice 1 de este captulo se presentan los efectos de las variaciones en los procesos microelectrnicos sobre las caractersticas de los transistores, as como un ejemplo de diseo conservador para garantizar la verificacin estricta de unas especificaciones. Existe normalmente un compromiso entre la productividad, obtenida mediante el diseo con geometras conservadoras, y la eficiencia en rea, que por el contrario depende de aplicar criterios agresivos de ubicacin de componentes. Las reglas de diseo especificadas para un proceso de fabricacin normalmente representan un compromiso razonable entre productividad y aprovechamiento de rea. Hay que hacer hincapi, sin embargo, en que las reglas de diseo no representan fronteras estrictas que separan diseos correctos e incorrectos. As, un layout que viole alguna de las reglas puede dar lugar, sin embargo, a un circuito perfectamente operativo, mientras que otro que observe estrictamente las reglas puede dar lugar a circuitos no funcionales o con un rendimiento de proceso (yield) bajo. Las reglas de diseo usualmente pueden definirse de dos maneras: Reglas en micras, en las que las restricciones a aplicar al layout se expresan en trminos de dimensiones absolutas en micras. Reglas lambda (escalables), que especifican estas restricciones en trminos de un nico parmetro () que representa el tamao de la geometra ms pequea definible en el

4.46

TRANSISTORES MOSFET

proceso. Todas las dimensiones se expresarn como mltiplos enteros de este valor, permitiendo un escalado proporcional de todas las restricciones geomtricas. Las reglas lambda fueron introducidas originalmente para simplificar las reglas en micras y permitir la deseable escalabilidad (reduccin de dimensiones) de los procesos. Hay que destacar, sin embargo, que la mayor parte de las reglas de diseo de los procesos CMOS submicrnicos no permiten un escalado lineal sencillo. Estas reglas, por tanto, deben ser manejadas con precaucin en geometras submicrnicas. Finalmente, en el Apndice 2 de este captulo se presenta la lista de reglas CMOS escalables (SCMOS), definidas por MOSIS (MOS Implementation Service, soportado por la U.S. National Science Foundation). Este conjunto de reglas no se aplican a un solo proceso de fabricacin, sino que se aplican a una familia de procesos, por lo que pueden considerarse reglas de tecnologa genrica. Las reglas que se listan en el Apndice corresponden a una de las revisiones de este estndar, con dos niveles de metal, si bien pueden obtenerse las versiones actualizadas de las mismas, aplicables a procesos de hoy mismo, en la web http://www.mosis.org. En este Apndice se han listado las reglas clasificndolas en tres categoras: separacin y tamao mnimo, construccin y cubas (tubs). Asimismo se incluye una tabla que refleja el valor de los parmetros fsicos tpicos (transconductancia, tensin umbral y capacidades y resistencias parsitas) de un proceso de 0.5 m.

REFERENCIAS
[1] [2] [3] [4] [5] [6] [7] [8] D. Hodges y H. Jackson. Analysis and design of digital integrated circuits. McGrawHill. 1988. ISBN: 0-07-029158-6. S.M. Kang y Y. Leblebici. CMOS Digital Integrated Circuits (3e). McGraw-Hill. 2003. ISBN: 0-07-246053-9. P. Gray y R. Meyer. Anlisis y diseo de circuitos integrados analgicos (3e). Prentice-Hall. 1995. ISBN: 968-880-528-9. E. Sicard. Microwind & Dsch Users toulouse.fr/~etienne/microwind/index.html. 2002. Manual. http://intrage.insa-

J.M. Rabaey, A. Chandrakasan y B. Nikolic. Digital Integrated Circuits. A Design Perspective (2e). Prentice Hall. 2003. ISBN: 0-13-090996-3. W. Wolf. Modern VLSI Design. Systems-on-Chip Design (3e). Prentice Hall. 2002. ISBN: 0-13-061970-1. A. Rubio y otros. Diseo de circuitos y sistemas integrados. Edicions UPC (Politecnos). 2003. ISBN: 84-8301-564-1. E. Sicard y S. Delmas. Deep-submicron CMOS circuit design. Simulator in hands. www.brookscole.com. 2003

4.47

TRANSISTORES MOSFET

APNDICE 1
VARIACIONES EN UN PROCESO MOS
Los parmetros de un transistor varan de una oblea a otra, o incluso entre transistores de un mismo die, dependiendo de su posicin. El margen de variacin de un parmetro respecto del valor ms probable alcanza proporciones elevadas (entre un 20% y un 60%, e incluso superior), y aumenta a medida que consideramos tecnologas ms avanzadas (ms miniaturizadas). Esta variabilidad aleatoria entre dispositivos supuestamente idnticos a priori es debida a dos factores: Variaciones en los parmetros del proceso tales como densidades de concentracin de impurezas, grosor del xido y profundidades de difusin, causadas por condiciones no uniformes durante los procesos de deposicin y/o difusin. Estas variaciones afectan a la tensin umbral y a la transconductancia de los dispositivos. Variaciones en las dimensiones de los dispositivos, principalmente como resultado de la limitada resolucin del proceso fotolitogrfico, lo que da lugar a desviaciones en las relaciones W/L de los transistores y en las anchuras de las interconexiones.

Cualquiera de estas variaciones tiene un impacto directo sobre los parmetros que determinan las prestaciones del circuito, y no suelen presentar correlacin entre s. El efecto medible de estas variaciones puede ser una desviacin sustancial de la conducta del circuito respecto de la respuesta esperada (nominal), lo que abre un dilema para el diseador. En efecto, supongamos que se exige el diseo de un microprocesador que opere a una frecuencia de 3 GHz. Desde un punto de vista econmico es importante que la mayora de los dies fabricados verifiquen esta condicin, para lo cual se puede afrontar el diseo asumiendo los valores de peor caso para todos los parmetros de los dispositivos. Sin embargo, esta conservadora aproximacin es prohibitiva por el impacto sobre el coste econmico que supone para cada circuito. Para ayudar al diseador a tomar decisiones sobre cunto margen proporcionar, el fabricante normalmente aporta modelos de dispositivos rpidos y lentos (variaciones de 3 respecto al valor nominal), adems de los nominales. Son los denominados modelos de esquinas (worst corner models) que incorporan las diversas combinaciones de los peores casos (fast N-fast P, fast N-slow P, slow N-fast P, slow N-slow P, worst-power corner, worst-speed corner).
Ejemplo:

Supongamos un NMOS de tamao mnimo del proceso genrico de 0.25 m, y que las tensiones a que est sometido (VGS y VDS) son 2.5 V. Se puede calcular que la corriente de canal en estas condiciones es de 220 A. Ahora reemplacemos el modelo nominal por los modelos rpido y lento (longitud y anchura de 10%, umbral de 60mV y grosor del xido de 5%). Las simulaciones producen un incremento positivo de la corriente del 20% para el dispositivo rpido (Id = 265 A) y un incremento negativo del 17% para el lento (182 A). Podemos avanzar un poco ms y suponer que la tensin de alimentacin tambin est sujeta a fluctuaciones, en un rango de 10%. Esto dar lugar a los siguientes lmites para la corriente de canal en ambos dispositivos:

A.1

Apndices

Rapido : Vdd = 2.75V Lento : Vdd = 2.25V

I d = 302A : + 37% I d = 155A : 30%

De esta manera, los niveles de corriente, y consecuentemente las caractersticas dinmicas, pueden variar casi el 100% entre los valores extremos. Para garantizar que los circuitos fabricados verifiquen los requerimientos de prestaciones bajo todas las circunstancias, debemos hacer el transistor el 42% (= 220A/155A) ms ancho de lo que requerira el caso nominal, lo que produce una severa penalizacin en rea. Por fortuna, estas condiciones de peor caso ocurren muy raramente, y la mayor parte de los circuitos exhiben unas prestaciones cercanas a las del diseo nominal. El arte del diseo para la manufacturabilidad es centrar el diseo nominal de forma que la inmensa mayora de los circuitos diseados (p.e. 98%) verifiquen las especificaciones de prestaciones, manteniendo en mnimos la penalizacin del rea. Para esto es de extrema utilidad el anlisis de Monte Carlo, que nos ayuda a determinar si el diseo nominal es econmicamente viable. La figura A1.1 muestra grficos de distribucin que representan el impacto de las variaciones de la longitud efectiva de canal y la tensin umbral sobre la velocidad de una celda.

Figura A1.1. Anlisis Monte Carlo del impacto de las variaciones de Leff y VT sobre el retardo de una celda [5]

A.2

TRANSISTORES MOSFET

APNDICE 2
REGLAS SCMOS

A.3

Apndices

A.4

TRANSISTORES MOSFET

A.5

Apndices

PARMETROS FSICOS TPICOS DE UN PROCESO DE 0.5 m

A.6

TRANSISTORES MOSFET

REGLAS DE DISEO MOSIS (REVISIN 7.2)

A.7