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Universidade Federal do Piau

Centro de Tecnologia
Departamento de Engenharia Eltrica
ELETRNICA I
Prof. Marcos Zurita
zurita@ufpi.edu.br
Teresina - 2010
Transistores de Efeito de Campo
- Parte I -
2
Eletrnica I Prof. Marcos Zurita
e
1. Introduo
e
2. O Transistor JFET
e
3. Caractersticas do JFET
e
4. Regies de Operao
e
5. Curva de Transferncia
e
6. Polarizao do JFET
e
Bibliografia
3
Eletrnica I Prof. Marcos Zurita
1. Introduo
4
Eletrnica I Prof. Marcos Zurita
Transistores de Efeito de Campo (FET)
e
FET Field Effect Transistor
e
So dispositivos cuja corrente entre dois pinos
pode ser controlada atravs da tenso em um
terceiro pino.
e
Os mais populares membros
da famlia de transistores FET
so os MOSFETs.
e
Outro tipo de FET o JFET,
que, por sua simplicidade,
ser abordado inicialmente.
FET
I
Terminal de
controle
V
5
Eletrnica I Prof. Marcos Zurita
Transistores FET em diferentes encapsulamentos
6
Eletrnica I Prof. Marcos Zurita
2. O Transistor JFET
7
Eletrnica I Prof. Marcos Zurita
e
JFET: Transistor de Efeito de Campo de Juno (do
ingls, Junction Field Effect Transistor);
e
Formado pela associao entre SCs tipo p e n, sendo
um deles fortemente dopado.
e
Basicamente composto por:
e
um canal SC responsvel pela
conduo de corrente entre dois
terminais (Fonte e Dreno);
e
um mecanismo de controle do
canal, operado por um terceiro
terminal (Porta).
e
H dois tipos de JFETs:
e
JFET canal n; JFET canal p.
n p+
Fonte / Source
(S)
Dreno / Drain
(D)
Porta / Gate
(G)
Canal n
p+
Regio de
depleo
8
Eletrnica I Prof. Marcos Zurita
e
Estrutura bsica do JFET canal n e canal p
e
p+ e n+: regies p e n fortemente dopadas (10
18
/cm
3
).
e
Como o gate muito mais fortemente dopado que o
canal, a regio de depleo estende-se quase que
totalmente no lado do canal (vide Eq. 2.12).
n p+
Fonte / Source
(S)
Dreno / Drain
(D)
Porta / Gate
(G)
Canal n
p+
Regio de
depleo
p n+
Fonte / Source
(S)
Dreno / Drain
(D)
Porta / Gate
(G)
Canal p
n+
Regio de
depleo
9
Eletrnica I Prof. Marcos Zurita
e
Embora o dispositivo seja simtrico conveniente haver
uma distino entre os terminais conectados ao canal:
e
Terminal Fonte (S Source): de onde partem os eltrons
num JFET canal n (fonte de eltrons).
e
Terminal Dreno (D Drain): destino dos
eltrons num JFET canal n. Comumente
conectado ao dissipador trmico em
dispositivos que o possuem;
e
Simbologia:
Conectado ao
Dreno (D)
JFET canal n
G
S
D
G
S
D
JFET canal p
G
D
S
G
D
S
10
Eletrnica I Prof. Marcos Zurita
3. Caractersticas do JFET
11
Eletrnica I Prof. Marcos Zurita
e
Admita um JFET canal n, polarizado por uma fonte de
tenso v
DS
(entre D e S) e outra v
GS
(entre G e S).
Anlise para v
GS
= 0V e v
DS
0V
e
Como v
GS
= 0V, a juno
entre o gate e o canal fica
reversamente polarizada
para qualquer valor positivo
de v
DS
.
e
Ao aplicar v
DS
> 0V, uma
corrente de eltrons fluir
do terminal fonte para o
dreno, atravs do canal,
limitada por sua resistncia.
n p+
S
G
p+
Regio de
depleo
D
V
GS
V
DS
12
Eletrnica I Prof. Marcos Zurita
e
Se a tenso v
DS
for suficientemente pequena, a regio
de depleo pode ser desprezada e a largura do canal
assumida como a distncia entre as regies de gate (2a).
e
Nessas condies, a resistncia do canal pode ser
obtida a partir da Eq. 1.23 como sendo:
e
Logo, a corrente atravs do
canal (i
DS
) ser dada por:
ou seja:
r
O
=
L
A
=
1

L
A
=

1
q
n
N
D

L
2aW

I
DS
=v
DS
/ r
0
L
W
2a
x
z
y I
DS
=2a

W
L

q
n
N
D

v
DS
(Eq. 4.1)
13
Eletrnica I Prof. Marcos Zurita
e
Enquanto v
DS
permanecer suficientemente baixo, a
corrente atravs do canal aumentar linearmente,
conforme previsto pela lei de Ohm atravs da Eq. 4.1.
e
Entretanto, medida que v
DS
se aproxima de um dado
valor (V
P
), o tamanho da regio de depleo torna-se
cada vez mais significativa.
e
A largura da regio de depleo depender da ddp entre
o gate (0V, neste caso) e o canal, que, conforme a teoria
de semicondutores (Eq. 2.45), dada por:
onde,
W
deplecao
=

2
q

N
A
N
D
N
A
N
D

V
0
-V
juncao

(Eq. 4.2)
V
juncao
=v
GS
-V
canal
x , y
(Eq. 4.3)
14
Eletrnica I Prof. Marcos Zurita
e
Entretanto, essa ddp (Eq. 4.3) no constante ao longo
do canal, visto que v
DS
est distribuda entre o terminal
fonte e o dreno.
e
Isto provocar uma distoro da
regio de depleo, cuja largura
crescer ao longo do canal com-
forme a distncia at o dreno
(onde a ddp maior) diminui.
e
Naturalmente, esse aumento
da regio de depleo reduzir
a rea do canal (2aW), aumen-
tando a sua resistncia.
15
Eletrnica I Prof. Marcos Zurita
e
A partir v
DS
= V
P
a regio de depleo aumenta a ponto
de estrangular o canal e corrente atravs dele
praticamente no cresce mais com o aumento de v
DS
.
e
Corrente Mxima de Dreno (I
DSS
) - ou corrente v
DS
de
saturao: a corrente i
DS
do JFET obtida quando v
GS
=
0V e v
DS
= V
P
.
e
A corrente i
DS
de saturao (I
DSS
) de um JFET pode ser
calculada a partir da Eq. 4.1, fazendo v
DS
= V
P
, ou seja:
(Eq. 4.4) I
DSS
=2a

W
L

q N
D

n
V
P
16
Eletrnica I Prof. Marcos Zurita
e
Tenso de Pinch-off (V
P
) ou tenso de estrangula-
mento: mnima teso entre o dreno e o fonte capaz de
provocar o estrangulamento do canal de um JFET.
e
Para v
DS
> V
P
a corrente atravs do canal virtualmente
no cresce mais, pois fluxo de portadores atinge seu
valor mximo (satura) em v
DS
= V
P
.
e
Para valores de v
DS
suficientemente elevados acima de
V
P
, ocorre um aumento abrupto na corrente i
DS
.
e
Tenso de Ruptura (V
DSmax
ou BV
DSS
) tenso v
DS
a
partir da qual ocorre a ruptura do canal do JFET.
e
Na ruptura, i
DS
limitada unicamente pelo circuito
externo ao JFET, podendo ocasionar sua queima.
17
Eletrnica I Prof. Marcos Zurita
Curva i
D
-v
DS
do JFET para v
GS
= 0
I
DSS
V
P
V
DSmax
0
Resistncia do canal n
Aumento da resistncia devido
ao estreitamento do canal
Nvel de saturao
pinch-off
Ruptura
18
Eletrnica I Prof. Marcos Zurita
Anlise para v
GS
< 0V e v
DS
> 0V
e
Ao se aplicar uma tenso negativa em v
GS
, a regio de
depleo crescer de maneira semelhante a anlise
anterior (com v
GS
= 0V), porm,
para valores menores de v
DS.
e
De fato, mesmo se v
DS
fosse
fixado em um valor positivo,
seria possvel modular a
largura do canal unicamente
atravs de v
GS
.
e
Dessa forma, quanto mais
negativo for v
GS
, mais estreito ser o canal e menor ser
sua capacidade de conduo de corrente.
p+
S
D
V
GS
= 0V
G
n
p+
G
V
GS
= -4V
V
GS
= -1V
V
GS
= -2V
V
DS
= 10V
19
Eletrnica I Prof. Marcos Zurita
e
Consequentemente, a saturao ser atingida para
valores tanto menores de v
DS
quanto mais negativa for a
tenso de gate.
e
Se v
GS
tornar-se negativo o bastante o canal ser
completamente estrangulado, levando o valor da
corrente de saturao a zero para qualquer valor de v
DS
.
e
Tenso de Corte (V
GS(desligado)
ou V
GS(off)
): o valor de
v
GS
para o qual o canal torna-se completamente
estrangulado. Corresponde, em mdulo, a V
P
.
e
Na condio de corte (|v
GS
| = V
P
), o JFET comporta-se
de forma semelhante a uma chave aberta (ou
desligada).
20
Eletrnica I Prof. Marcos Zurita
Curvas I
D
-V
DS
do JFET para V
GS
0
I
DSS
V
P
0
V
GS
= 0 V
-V
GS1
-V
GS2
-V
GS3
-V
GS4
-V
GS5
-V
GS
= V
P
21
Eletrnica I Prof. Marcos Zurita
4. Regies de Operao
22
Eletrnica I Prof. Marcos Zurita
e
Conforme os valores de v
DS
e v
GS
, possvel estabele-
cer em que regio de operao o JFET se encontra:
e
I - Regio hmica:
e
-V
P
< v
GS
0 e v
DS
V
P
- v
GS
e
II - Regio de Saturao:
e
-V
P
v
GS
0 e v
DS
V
P
- v
GS
e
III - Regio de Corte:
e
v
GS
-V
P
e
IV - Regio de Ruptura:
e
v
DS
> V
DSmax
V
GS
= 0 V
-V
GS1
-V
GS2
-V
GS3
-V
GS4
-V
GS5
Linha de estrangulamento
(Lugar geomtrico dos
valores de pinch-off)
I II
III
IV
23
Eletrnica I Prof. Marcos Zurita
Caractersticas v
DS
-i
DS
de um JFET canal n
e
Regio hmica (-V
P
< v
GS
0 e v
DS
V
P
- v
GS
)
e
Tambm conhecida como Regio de Triodo.
e
A corrente de dreno nesta regio pode ser expressa em
funo da corrente de saturao (I
DSS
) como sendo:
e
Uma aproximao alternativa e mais simplificada pode ser
definida com base na Eq. 4.1, como:
(Eq. 4.5) i
D
=I
DSS
|
2

1-
v
GS
V
P

v
DS
-V
P

v
DS
V
P

(Eq. 4.6) i
D
=I
DS

1-

v
GS
V
P

24
Eletrnica I Prof. Marcos Zurita
e
Na regio de triodo o JFET comporta-se como um resistor
controlado por tenso, cuja resistncia tanto maior
quanto maior for v
GS
.
e
Uma aproximao da resistncia entre os terminais de
dreno e fonte na regio de triodo dada por:
e
Onde r
o
a resistncia do canal para v
GS
= 0, que,
conforme visto anteriormente pode ser expresso por:
(Eq. 4.7)
r
d
=
r
o
1-v
GS
/V
P

2
r
o
=
|
2 a

W
L

q
n
N
D

-1
(Eq. 4.8)
25
Eletrnica I Prof. Marcos Zurita
e
Regio de Saturao (-V
P
v
GS
0 e v
DS
V
P
- v
GS
)
e
Tambm conhecida como Regio de Amplificao.
e
A corrente de dreno nesta regio pode ser expressa em
funo da corrente de saturao (I
DSS
) atravs da equao
de Shockley:
e
Onde o parmetro de inclinao da curva da corrente
de dreno na regio de saturao, sendo definida como o
inverso da Tenso Early (V
A
).
e
Uma simplificao da Eq. 4.9 pode ser obtida desprezan-
do-se o termo (1+v
DS
), o que corresponde a assumir que
o crescimento de I
D
aps a saturao desprezvel.
(Eq. 4.9) i
D
=I
DSS

1-
v
GS
V
P

2
1v
DS

26
Eletrnica I Prof. Marcos Zurita
e
Tenso de Early (V
A
): graficamente, corresponde ao
ponto de interseo com o eixo V
DS
das projees das
curvas das correntes de dreno na regio de saturao.
-V
A
= -1/
27
Eletrnica I Prof. Marcos Zurita
e
Alternativamente, a resistncia r
o
definida
anteriormente pode ser calculada na regio de
saturao atravs da tenso de Early:
e
possvel deduzir, a partir da simplificao da Eq.
4.9, a equao da tenso de gate em funo da
corrente de dreno:
(Eq. 4.10) r
o
=
V
A

i
D
(Eq. 4.11) v
GS
=V
P

1-

i
D
I
DSS

28
Eletrnica I Prof. Marcos Zurita
e
Regio de Corte (v
GS
-V
P
)
e
Nesta regio o JFET comporta-se como uma chave
aberta para qualquer valor de v
DS
, logo:
e
Regio de Ruptura (v
DS
> V
DSmax
):
e
Esta no propriamente uma regio de operao
desejvel, pois pode causar a queima do componente.
e
Nesta regio a corrente de dreno limitada unicamente
pelo circuito externo ao transistor, logo no possvel
estabelecer uma equao geral para ela.
(Eq. 4.12)
i
D
=0
29
Eletrnica I Prof. Marcos Zurita
5. Curva de Transferncia
30
Eletrnica I Prof. Marcos Zurita
e
Curva de transferncia: relaciona diretamente a corren-
te de dreno (i
DS
) tenso de controle do JFET (v
GS
).
e
Pode ser obtida a partir da eq. de Shockley (Eq. 4.9) ou
das curvas i
D
-v
DS
.
31
Eletrnica I Prof. Marcos Zurita
e
A curva de transferncia evidencia dois importantes
parmetros do JFET:
e
I
DSS
: interseo da curva com o eixo vertical (I
D
).
e
V
P
: interseo da curva com o eixo horizontal (v
GS
).
e
Alm disso, ela tambm permite a determinao do ponto de
operao do JFET em um circuito, pelo do mtodo grfico.
Esboo da Curva de Transferncia
e
Pode ser feito com o auxlio da tabela abaixo obtida a partir
da Eq. 4.9:
I
D
v
GS
I
DSS
0
I
DSS
/2 0,3 V
P
I
DSS
/4 0,5 V
P
0 V
P
32
Eletrnica I Prof. Marcos Zurita
Ex: Esboce a curva de transferncia para JFET de canal
n, com I
DSS
= 12mA e V
P
= -6V.
Sol:
e
P/ I
D
= I
DSS
v
GS
= 0
I
D
= 12mA v
GS
= 0V
e
P/ I
D
= I
DSS
/2 v
GS
= 0,3V
P
I
D
= 6mA v
GS
= -1,8V
e
P/ I
D
= I
DSS
/4 v
GS
= 0,5V
P
I
D
= 3mA v
GS
= -3V
e
P/ I
D
= 0 v
GS
= V
P
I
D
= 0mA v
GS
= -6V
32
33
Eletrnica I Prof. Marcos Zurita
Ex: Esboce a curva de transferncia para JFET de canal
p, com I
DSS
= 4mA e V
P
= 3V.
Sol:
e
P/ I
D
= I
DSS
v
GS
= 0
I
D
= 4mA v
GS
= 0V
e
P/ I
D
= I
DSS
/2 v
GS
= 0,3V
P
I
D
= 2mA v
GS
= 0,9V
e
P/ I
D
= I
DSS
/4 v
GS
= 0,5V
P
I
D
= 1mA v
GS
= 1,5V
e
P/ I
D
= 0 v
GS
= V
P
I
D
= 0mA v
GS
= 3V
34
Eletrnica I Prof. Marcos Zurita
6. Polarizao do JFET
35
Eletrnica I Prof. Marcos Zurita
e
O projeto e a anlise de circuitos envolvendo JFETs
parte da determinao dos parmetros de operao do
componente.
e
Tais parmetros dependem do circuito a sua volta e da
polarizao por ele imposta.
e
Podemos definir 5 tipos bsicos de polarizao do JFET:
e
Polarizao Fixa;
e
Autopolarizao;
e
Polarizao por Divisor de Tenso;
e
Polarizao por Fonte de Corrente;
e
Polarizao por Duas Fontes.
e
Os trs primeiros tipos (mais elementares) sero
abordados neste captulo.
36
Eletrnica I Prof. Marcos Zurita
Algortimo de Determinao da Polarizao
e
De maneira geral, a soluo de qualquer uma das
configuraes de polarizao parte da determinao da
equao da tenso de controle do JFET, isto , v
GS
.
e
Conhecida a equao de v
GS
, o passo seguinte a
escolha de um dos dois mtodos bsicos de resoluo:
e
Mtodo matemtico: consiste em aplicar a equao de v
GS
na equao de Shockley e soluciona-la. Para algumas
configuraes pode no haver resoluo analtica.
e
Mtodo grfico: consiste em traar a curva caracterstica
do circuito de polarizao diretamente sobre a curva de
transferncia do JFET. O ponto de operao ento
determinado pela interseo entre as curvas.
37
Eletrnica I Prof. Marcos Zurita
Polarizao Fixa
e
Caracteriza-se pela presena de uma fonte DC fixa
dedicada a polarizao do gate.
e
tipo mais simples de
polarizao do JFET.
e
Pode ser solucionada
tanto pelo mtodo ma-
temtico quanto pelo
mtodo grfico (curva
de transferncia).
36
38
Eletrnica I Prof. Marcos Zurita
-V
GG
R
G
i
G
-v
GS
=0
-V
GG
-v
GS
=0
e
Uma vez que os capacitores so 'circuitos abertos' em
anlise DC, podemos elimin-los do circuito para deter-
minar a polarizao.
e
A determinao da eq.
de v
GS
, pode ser feita
atravs da anlise de
malha:
mas i
G
= 0, logo:
ou seja:
v
GS
=-V
GG
(Eq. 4.13)
39
Eletrnica I Prof. Marcos Zurita
e
A Eq. 4.13 sugere que, para a anlise da polarizao, o
circuito dado equivale a um onde a fonte V
GG
direta-
mente conectada ao gate.
e
A soluo matemtica pode
ser encontrada simplesmente
aplicando a Eq. 4.13 Eq. de
Shockley, que, desprezando
torna-se:
i
D
=I
DSS

1
v
G G
V
P

2
(Eq. 4.14)
40
Eletrnica I Prof. Marcos Zurita
e
A soluo grfica parte da determinao da curva de
transferncia do JFET em questo, que pode ser
esboada atravs do mtodo exposto na pgina 31.
e
Com a curva de transferncia
traada basta traar sobre ela
a curva de v
GS
(Eq. 4.13), que,
neste caso simplesmente
uma reta vertical em v
GS
= -V
GG
.
e
A interseo entre as curvas
determina o ponto de operao
do JFET, tambm chamado de
ponto quiescente (Q).
e
A partir do ponto Q encontra
-se o valor de i
DQ
.
Reta
V
GS
= -V
GG
-V
GG
Ponto Q
i
DQ
41
Eletrnica I Prof. Marcos Zurita
e
Ex.: Determine i
DQ
, v
GSQ
e v
D
para o circuito abaixo.
42
Eletrnica I Prof. Marcos Zurita
e
Sol.:
Ponto Q
v
GSQ
=-V
GG
=-2V
43
Eletrnica I Prof. Marcos Zurita
42
Autopolarizao
e
Elimina a necessidade de uma fonte dedicada polari-
zao do gate.
e
Polarizao atravs da tenso
sobre o resistor R
S
.
e
v
GS
torna-se uma funo da
corrente de sada i
D
, e da
resistncia R
S
.
44
Eletrnica I Prof. Marcos Zurita
e
Assim como na anlise anterior, podemos eliminar os
capacitores do circuito para determinar a polarizao.
e
A determinao da eq.
de v
GS
, pode ser feita
atravs da anlise de
malha:
mas i
G
=0 e i
S
=i
D
, logo:
R
G
i
G
-v
GS
-R
S
i
S
=0
v
GS
=-R
S
i
D
(Eq. 4.15)
45
Eletrnica I Prof. Marcos Zurita
e
Conforme a Eq. 4.15, a anlise da polarizao nesta
configurao pode ser feita assumindo um circuito
equivalente cujo gate diretamente ligado ao terra.
e
A soluo matemtica pode ser
encontrada substituindo a Eq. 4.15 na
equao de Shockley, resultando em:
e
A manipulao algbrica desta equa-
o resulta em:
i
D
=I
DSS

1
R
S
i
D
V
P

2
(Eq. 4.16)
i
D
2
K
1
i
D
K
2
=0 (Eq. 4.17)
46
Eletrnica I Prof. Marcos Zurita
onde os termos K
1
e K
2
so dados por:
e
Naturalmente, a resoluo da Eq. 4.17 resulta em duas
razes possveis para i
D
. A soluo vlida (i
DQ
) sempre
a raiz de menor magnitude.
e
Uma vez determinada a corrente de dreno quiescente
(i
DQ
) basta inseri-la na Eq. 4.15 para determinar a tenso
de gate quiescente (v
GSQ
).
K
1
=V
P

2 I
DSS
R
S
-V
P
I
DSS
R
S
2

(Eq. 4.18)
K
2
=

V
P
R
S

2
(Eq. 4.19)
47
Eletrnica I Prof. Marcos Zurita
e
A resoluo pelo mtodo grfico, consiste simplesmente
em traar a curva de v
GS
sobre a curva de transferncia
do JFET, previamente esboada.
e
A eq. de v
GS
neste caso uma
reta (Eq. 4.15), cuja incli-
nao dada por R
S
.
e
Para traa-la basta a
determinao de 2
pontos:
e
i
D
= 0 v
GS
= 0
e
i
D
= i
arbitrrio
v
GS
= R
S.
i
arbitrrio
47
Reta
V
GS
= -R
S
i
D
i
DQ
v
GSQ
Ponto Q
48
Eletrnica I Prof. Marcos Zurita
e
Ex.: Determine i
DQ
, v
GSQ
e v
D
para o circuito abaixo.
49
Eletrnica I Prof. Marcos Zurita
e
Sol.: Arbitrando i
D
= 8 mA e aplicando-se o valor de R
S
=
1 k na Eq. 4.15 encontra-se v
GS
= -8 V e a reta de
autopolarizao pode ento ser traada:
Reta v
GS
= 110
3
i
D
50
Eletrnica I Prof. Marcos Zurita
e
A determinao do ponto quiescente pode ento ser
feita pela interseo da reta de autopolarizao com a
reta de carga do JFET:
v
GSQ
=-2,6V
i
DQ
=2,6mA
v
D
=V
DD
-R
D
i
DQ
v
D
=20V-3,310
3
2,610
-3
v
D
=11,42V
51
Eletrnica I Prof. Marcos Zurita
Polarizao por Divisor de Tenso
e
Caracteriza-se por fixar a polarizao do gate sem a
necessidade de uma fonte dedicada e de forma mais
independente dos parmetros de sada do JFET.
e
Atravs dessa configurao
possvel ajustar o ponto
de operao do JFET
sem variar a resistncia
R
S
, como ocorre na
autopolarizao.
52
Eletrnica I Prof. Marcos Zurita
e
Eliminando os capacitores para a anlise de polarizao,
pode-se determinar v
G
diretamente atravs do divisor de
tenso formado por R
1
e R
2
, ou seja:
e
Por outro lado, v
GS

dado por:
logo:
v
G
=V
DD

R
2
R
1
R2

(Eq. 4.20)
v
GS
=v
G
-v
S
v
GS
=v
G
-R
S
i
D
(Eq. 4.21)
53
Eletrnica I Prof. Marcos Zurita
e
O procedimento para determinar o ponto de operao
deste tipo de circuito de polarizao muito semelhante
ao da autopolarizao, com a diferena que neste caso
a reta de polarizao (Eq. 4.21) no parte mais da
origem dos eixos e sim do ponto i
D
= 0, v
GS
= v
G
.
e
Outro ponto notvel da
reta descrita pela Eq.
4.21 pode ser obtido
fazendo-se v
GS
= 0, o
que resulta em
i
D
= v
G
/R
S
.
54
Eletrnica I Prof. Marcos Zurita
e
A corrente de dreno pode ser reduzida ou aumentada
conforme se aumenta ou diminui os valores de R
S
.
Aumentando os
valores de R
S
55
Eletrnica I Prof. Marcos Zurita
e
Ex.: Determine I
D
, V
GSQ
e V
D
para o circuito abaixo.
56
Eletrnica I Prof. Marcos Zurita
e
Sol.: Resoluo pelo mtodo grfico.
57
Eletrnica I Prof. Marcos Zurita
Tipo de Polarizao Configurao Principais Equaes Soluo Grfica
Fixa
Autopolarizao
Divisor de Tenso
v
GS
=R
S
i
D
v
GS
=-V
GG
v
GS
=v
G
-R
S
i
D
v
G
=V
DD

R
2
R
1
R2

58
Eletrnica I Prof. Marcos Zurita
e
Robert L. Boylestad, Louis Nashelsky,
Dispositivos Eletrnicos e Teoria de
Circuitos, 8 Edio, Prentice Hall, 2004.
e
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Microeletrnica, 4 Edio, Makron Books,
1999.
e
David Comer, Donald Comer, Fundamentos de
Projeto de Circuitos Eletrnicos, LTC, 2005.
e
Univerisity of Cambridge, Interactive
Explanations for Semiconductor Devices,
http://www-g.eng.cam.ac.uk/mmg/teaching/
linearcircuits/loader.swf?device=jfet.swf, acesso
em 21/09/2010.