MINISTÉRIO DA EDUCAÇÃO

CEFET/SC - Unidade de São José

Curso técnico em telecomunicações

CIRCUITOS
FLIP FLOPs

São José - SC, 2006-1

SUMÁRIO
4. FLIP FLOPS........................................................................................................1
4.1 INTRODUÇÃO....................................................................................................1
....................................................................................................1
4.2 FLIP-FLOP R-S (RESET–SET)...........................................................................2
...........................................................................2
4.3 FLIP-FLOPS COM CLOCK....................................................................................4
....................................................................................4
4.4 FLIP-FLOP R-S COM CLOCK..............................................................................5
..............................................................................5
4.5 FLIP-FLOP J-K................................................................................................
6
J-K................................................................................................6
4.6 FLIP-FLOP T ("TOGGLE")...............................................................................
6
")...............................................................................6
4.7 FLIP-FLOP D...................................................................................................
7
D...................................................................................................7
4.8 LATCH D........................................................................................................
7
D........................................................................................................7
4.9 ENTRADAS ASSÍNCRONAS....................................................................................8
....................................................................................8
4.10 TEMPORIZAÇÕES DOS FLIP-FLOPS.....................................................................9
.....................................................................9
TEMPO DE AJUSTE (SETUP) E CONSERVAÇÃO (HOLD)..........................................................9
ATRASOS DE PROPAGAÇÃO ......................................................................................10
FREQÜÊNCIA MÁXIMA DE CLOCK (FMAX) ..................................................................10
TEMPOS DE DURAÇÃO DO CLOCK EM ALTO E BAIXO ................................................11
LARGURA DOS PULSOS ASSÍNCRONOS ..........................................................................11
TEMPOS DE TRANSIÇÃO DO CLOCK ..............................................................................11
CIRCUITOS COMERCIAIS............................................................................................11

4.11 CIRCUITOS COMERCIAIS SÉRIE SN74XX........................................................
13
SN74XX........................................................13
4.12 EXERCÍCIOS.................................................................................................16
.................................................................................................16
4.13 REFERÊNCIAS BIBLIOGRÁFICAS.......................................................................28
.......................................................................28

CURS O DE EL E TR Ô N I C A DI G I T A L

4.
4 .1

CE FE T/ S C

FLIP FLOPS

Introdução
Os circuitos digitais podem ser classificados como circuitos combinacionais ou seqüenciais. Os circuitos combinacionais são aqueles onde as saídas dependem apenas dos níveis lógicos colocados nas entradas. A
mesma combinação de entrada sempre produzirá o mesmo resultado na
saída, porque circuitos combinacionais não possuem memória.
Por outro lado, entende-se por circuitos seqüenciais àqueles cuja saída
em um determinado instante de tempo não depende apenas das entradas naquele instante de tempo, mas também das entradas anteriores e
da seqüência como elas foram aplicadas. A maioria dos sistemas digitais
é composta tanto por circuitos combinacionais como de elementos de
memória. Os circuitos de memória mais utilizados em circuitos seqüenciais tratam-se dos Flip-Flops e os circuitos "LATCH" são dispositivo biestável (possuem dois estados estáveis (0,1)). Eles permanecem em um
destes dois estados até ocorra algum evento que o faça assumir o outro
estado estável. O fato do flip-flop manter uma informação ao longo do
tempo o caracteriza como um dispositivo de memória.

Fig. 4.1 Circuito Combinacional

V . 20 02

P ág . 1

2 Circuito Seqüencial 4 . Q refere-se ao estado atual da saída. 4. Na ocorrência de um estado no qual as saídas Q e Q não forem complementares.2 Flip-Flop R-S (Reset–Set) O circuito básico do flip-flop R-S é mostrado na Fig. V . Nas tabelas verdade dos Flip-Flops.3: S R Q Q Fig. 4. e Q0 refere-se ao estado anterior da saída Q. 4. conforme é mostrado na Tabela 4-1.3 Circuito lógico do flip-flop R-S com portas NAND Neste circuito o estado futuro das saídas Q e seu complemento Q dependem das entradas R e S e do estado atual das saídas. 20 04 -2 2 .CURS O DE EL E TR Ô N I C A DI G I T A L CE FE T/ S C Fig. será indicado através de um asterisco (*) que o estado é proibido.

o valor anterior da saída permanece memorizado. isto é. V . No caso 3. No caso 4. 20 04 -2 3 . a saída Q vai para 1 e Q vai para 0. com S = 0 e R = 1. com S = 1 e R = 1. com S = 1 e R = 0.CURS O DE EL E TR Ô N I C A DI G I T A L CE FE T/ S C Tabela 4-1 Tabela verdade de um Flip-Flop R-S Caso Q0 1 0 1 0 1 0 1 0 1 2 3 4 Q0 1 0 1 0 1 0 1 0 S R Q 0 0 0 0 1 1 1 1 0 0 1 1 0 0 1 1 0 1 0 0 1 1 1* 1* Q 1 0 1 1 0 0 1* 1* No caso 1. Uma tabela verdade simplificada e o símbolo do flip-flop R-S são: S 0 1 0 1 R 0 0 1 1 Q Q0 1 0 * Q Q0 0 1 * Fig. independente do estado anterior a saída Q vai para 0 e Q vai para 1.4 Simbologia do flip-flop R-S e tabela verdade O circuito do flip-flop R-S também pode ser implementado usando portas NOR. as saídas Q e Q permaneceram com o estado anterior ( Q0 ). com S = 0 e R = 0. 4. entrando em um estado proibido. as saídas Q e Q vão para 1. No caso 2.

por alguns instantes. O sinal de clock é comum para todas as partes do circuito.6 Circuitos detectores de transição positiva e negativa Os tempos dos pulsos de CLK* correspondem aos tempos de atraso da porta INVERSORA. 20 04 -2 4 . em torno de 5 ns. Muitos flip-flops utilizam um sinal de clock para determinar o momento em que suas saídas mudarão de estado. o sinal de clock é uma onda quadrada. durante a transição de CLOCK. V . Normalmente.3 CE FE T/ S C Flip-Flops com clock Circuitos que utilizam clock são chamados de circuitos síncronos. 4. as entradas. A representação gráfica do tipo de clock é: Fig. e o sinal de disparo é denominado de ENABLE. 4. Nos Flip-Flops a saída pode mudar de estado durante uma transição positiva (nível 0 para nível 1) ou transição negativa (nível 1 para nível 0).5 Simbologia de flip-flops com clock na transição de subida e descida O detector de transição é um circuito que habilitará.6: Fig. 4.CURS O DE EL E TR Ô N I C A DI G I T A L 4 . denominamos este circuito de LATCH. O circuito típico de um detector de transição é mostrado na Fig. Quando o circuito do Flip-Flop utiliza diretamente o nível alto ou baixo para determinar a mudança das saídas.

7: Fig. 4.7 Circuito lógico interno do flip-flop R-S com clock O símbolo do flip-flop R-S com clock e a tabela verdade são: S X 0 1 0 1 R X 0 0 1 1 Clk 0 ↑ ↑ ↑ ↑ Q Q0 Q0 1 0 * Q Q0 Q0 0 1 * S X 0 1 0 1 R X 0 0 1 1 Clk 0 ↓ ↓ ↓ ↓ Q Q0 Q0 1 0 * Q Q0 Q0 0 1 * Fig. 4.8 Flip-flop R-S com clock V . 4. 20 04 -2 5 .CURS O DE EL E TR Ô N I C A DI G I T A L 4 .4 CE FE T/ S C Flip-Flop R-S com clock O circuito interno é mostrado na Fig.

10. Na situação em que J = K = 1 a saída é complementada. O símbolo e a tabela verdade deste flip-flop são mostrados na Fig. 20 04 -2 T X 0 1 CLK 0. 4 . Se a entrada T for levada a 1 este flip-flop opera como um divisor de freqüência.CURS O DE EL E TR Ô N I C A DI G I T A L 4 . 4. T Fig.9 Flip-flop J-K O funcionamento do flip-flop J-K é semelhante ao do R-S.5 CE FE T/ S C Flip-Flop J-K O símbolo do flip-flop J-K e a tabela verdade são: J X 0 1 0 1 K X 0 0 1 1 Clk 0 ↑ ↑ ↑ ↑ Q Q0 Q0 1 0 Q0 Q Q0 Q0 0 1 Q0 Fig.10 V .1 ↑ ↑ Q Q0 Q0 Q0 Q Q0 Q0 Q0 Flip-flop T – simbologia e tabela verdade 6 . 4. 4.6 Flip-Flop T ("Toggle") É um flip-flop com uma única entrada. A diferença é que o flip-flop J-K não possui a condição proibida. onde J e K são conectados em um único ponto denominado de entrada T.

onde J e K (ou R e S) são conectados através de um INVERSOR em um único ponto denominado de entrada T. 4. O circuito interno do flip-flop D é mostrado na Fig.13: V .11 Circuito lógico interno do flip-flop D O símbolo do flip-flop D e a tabela verdade são: D X 0 1 Clk 0 ↑ ↑ Q Q0 0 1 Q Q0 1 0 Fig. que é sensível ao nível e não a borda. a saída manterá o estado anterior.12: S (J) R (K) Fig. o latch D possui uma entrada EN . Quando esta entrada estiver habilitada.7 CE FE T/ S C Flip-Flop D É um flip-flop com uma única entrada.CURS O DE EL E TR Ô N I C A DI G I T A L 4 .8 Latch D O símbolo lógico do latch D é mostrado na Fig. 4. O circuito interno é mostrado na Fig. o valor digital da entrada D é copiado para a saída e armazenado até a ocorrência do próximo clock. 4. 4. 4.14.12 Flip-flop D– simbologia e tabela verdade 4 . a saída Q é a cópia da entrada D. Se ela estiver desabilitada. Na presença do clock. Diferentemente do flip-flop D. 20 04 -2 7 .

V . Essas entradas são usadas para alterar a qualquer instante. resultando assim um menor consumo de potência no CI.14 Latch D – simbologia e tabela verdade 4 . 4. 20 04 -2 8 . o estado do flip-flop para “0” ou “1”. 4.13 Circuito interno do latch D EN 0 1 1 D X 0 1 Q Q0 0 1 Q Q0 1 0 Fig. e por isso são chamadas de entradas assíncronas. Estas entradas são normal- mente ativas pelo nível baixo. A Tabela 4-2 mostra a tabela verdade das entradas assíncronas PRESET ( PRE ) e CLEAR( CLR ). Estas entradas são chamadas entradas síncronas.9 Entradas assíncronas Todas as entradas dos flip-flops até agora vistos dependem do sinal de clock. porque na tecnologia TTL a corrente de entrada em nível alto é muito menor que no nível baixo. Em muitos flipflops existem outras entradas que não dependem do sinal de clock para atuarem.CURS O DE EL E TR Ô N I C A DI G I T A L CE FE T/ S C Fig.

A qualquer momento pode-se mudar a saída Q para “0” ou “1” utilizando estas entradas. A Fig. as entradas PRESET e CLEAR devem estar em “1”.15 flip-flop J-K com entradas assíncronas . 4. 4.15 mostra as entradas assíncronas de um flip-flop J-K e sua tabela verdade: PRE CLR J 0 1 X 1 0 X 1 1 X 1 1 0 1 1 1 1 1 0 1 1 1 K X X X 0 0 1 1 Clk X X 0 ↑ ↑ ↑ ↑ Q 1 0 Q0 Q0 1 0 Q0 Q 0 1 Q0 Q0 0 1 Q0 Fig. Tempo de ajuste ( setup ) e conservação ( hold ) Os tempos de setup (ts ) e hold (th ) são parâmetros que devem ser observados para que o flip-flop possa trabalhar de modo confiável.simbologia e tabela verdade 4 .CURS O DE EL E TR Ô N I C A DI G I T A L CE FE T/ S C Tabela 4-2 PRE 1 0 1 0 CLR 1 1 0 0 Q Q operação normal 1 0 0 1 * * Para a operação normal do flip-flop. O temV . 1 0 Temporizações dos Flip-Flops As seguintes características de tempo devem ser respeitadas para o funcionamento correto dos flip-flops. A última combinação não pode ser usada. 20 04 -2 9 .

Fig. 4.CURS O DE EL E TR Ô N I C A DI G I T A L CE FE T/ S C po de setup corresponde ao intervalo mínimo de tempo no qual as entradas devem permanecer estáveis antes da transição do clock. V .17 Atrasos de propagação Freqüência máxima de clock (f M A X ) É a freqüência mais alta que pode ser aplicada na qual o flip-flop funciona de modo confiável. O tempo de hold corresponde ao intervalo mínimo no qual as entradas devem permanecer estáveis depois da transição do clock. 20 04 -2 10 . 4. Este atraso pode variar quando ocorre uma mudança de 1 para 0 (transição de descida) e 0 para 1 (transição de subida). Fig.16 Tempos de setup e hold Atrasos de Propagação O atraso de propagação é intervalo de tempo entre a aplicação de um sinal na entrada e o momento que a saída muda.

Fig. 54XX. 74XX). Fig. também série (padrão. F. 4. ECL). 4. Circuitos comerciais Os principais parâmetros de tempo desses integrados são mostrados na Tabela 4-3. HCT. TTL. As temporizações variam conforme a tecnologia utilizada (CMOS. LS. V .CURS O DE EL E TR Ô N I C A DI G I T A L CE FE T/ S C Tempos de duração do clock em ALTO e BAIXO O tempo de duração mínima do clock em nível ALTO ( twH ) e em nível BAIXO.18 Tempos de duração de clock em ALTO e BAIXO Largura dos pulsos assíncronos As entradas assíncronas PRESET e CLEAR possuem larguras mínimas (tw(L)) de pulsos para uma operação correta. ≤ 200 ns. etc). 20 04 -2 11 . família (40XX. Para dispositivos TTL esse tempo é ≤ 50 ns e para dispositivos CMOS. o tempo transição do clock deve ser o menor possível. HC. ALS.19 Larguras mínimas de pulsos assíncronos Tempos de transição do clock Para garantir o funcionamento correto do flip-flop. ( twL ).

CURS O DE EL E TR Ô N I C A DI G I T A L CE FE T/ S C Tabela 4-3 Temporizações de Flip-Flops Séries da família 74/54 Parâmetro LS C HC ts 20 20 60 25 ns th 5 0 0 0 ns 40 24 200 31 ns 25 16 200 31 ns tpHL (de CLR ou PRE para Q) 40 24 225 41 ns tpLH (de CLR ou PRE para Q) 25 16 225 41 ns 37 15 100 25 ns 30 20 100 25 ns 15 30 5 20 MHz tpHL (de CLK para Q) tpLH (de CLK para Q) twH (CLK) twL (CLK) fMAX V . 20 04 -2 Unit Standard 12 .

CURS O DE EL E TR Ô N I C A DI G I T A L 4 . 20 04 -2 CE FE T/ S C Circuitos Comerciais Série SN74XX 13 .1 1 V .

20 04 -2 CE FE T/ S C 14 .CURS O DE EL E TR Ô N I C A DI G I T A L V .

CURS O DE EL E TR Ô N I C A DI G I T A L V . 20 04 -2 CE FE T/ S C 15 .

4) Complete o diagrama de tempo considerando o LATCH tipo D sincronizado no nível alto.CURS O DE EL E TR Ô N I C A DI G I T A L 4 . 3) Complete o diagrama de tempo considerando o LATCH RS sincronizado no nível alto. 20 04 -2 16 . 2) Completar o diagrama para o LATCH RS sem sincronismo.1 2 a) CE FE T/ S C Exercícios Dado o conjunto de entradas J e K mostradas indicar o comportamento da saída Q para os Flip-Flops JK disparado pela borda positiva (↑) e JK disparado pela borda negativa (↓). V .

20 04 -2 17 .CURS O DE EL E TR Ô N I C A DI G I T A L 5) CE FE T/ S C Complete o seguinte diagrama de tempo dos Flip-Flop JK sincronizados na borda de descida e subida: V .

d. c. 20 04 -2 18 . A Quais são as entradas e as saídas? Quais são entradas síncronas e quais assíncronas? Qual o nível lógico de operação (alto ou baixo) de todas as entradas? Faça o diagrama de tempo para a saída Q de cada casos.CURS O DE EL E TR Ô N I C A DI G I T A L 6) CE FE T/ S C Para os FF´s JK mostrados abaixo. responda as questões: a. b. J A Pr Q clk B FFa A B Pr Q A clk K Clr Q J B FFb A Pr Q clk FFd J B FFe Pr Q clk K Clr Q J B K Clr Q A J FFc Pr Q Pr Q clk clk K Clr Q J K Clr Q B FFf K Clr Q Clk A B Pr Clr FFa FFd FFc FFd FFe FFf V .

complete o diagrama de tempo para a saída Q .CURS O DE EL E TR Ô N I C A DI G I T A L 7) CE FE T/ S C Dado o FF SR abaixo. 20 04 -2 19 . complete o diagrama de tempo para a saída Q. A S Q Clk B R CLR Q Clk Clr A B 8) Dado o LATCH JK abaixo. Considere a saída inicialmente em 0 (zero) . A J Q K Q En B Clk A B V .

complete o diagrama de tempo para a saída Q. DADO D PR Q Clk CLR Q Clk Clr PR DADO V . complete o diagrama de tempo para a saída Q. 20 04 -2 20 .CURS O DE EL E TR Ô N I C A DI G I T A L 9) CE FE T/ S C Dado o FF JK abaixo. DADO J PR Q Clk K CLR Q Clk Clr PR DADO 10) Dado o FF D abaixo.

CURS O DE EL E TR Ô N I C A DI G I T A L CE FE T/ S C 11) Faça o diagrama de tempo do circuito abaixo. para as saídas Q1. 20 04 -2 21 . Q2. e entrada D DADO J1 Q1 J2 Q2 Clk K1 Q1 Q1 K2 Q2 Q1 Clk V .

20 04 -2 22 . A B Q Q b) A S C En B R Q Q Considere inicialmente Q = 1. a) A S Q B R Q Considere inicialmente Q = 0. A B C Q c) A S C En B R Q Q Considere inicialmente Q = 1. A B C Q V . faça o diagrama de tempo para as saídas indicadas.CURS O DE EL E TR Ô N I C A DI G I T A L 12) CE FE T/ S C Para cada Flip-Flop ou LATCH tipo SR.

A B C Q C e) B Clk R Q Considere inicialmente Q = 1. A D C En a) Q Q Considere inicialmente Q = 0. A B C Q 13) Para cada Flip-Flop ou LATCH tipo D. faça o diagrama de tempo para as saídas. 20 04 -2 23 .CURS O DE EL E TR Ô N I C A DI G I T A L A C d) S CE FE T/ S C Q Clk B R Q A S Q Considere inicialmente Q = 0. A C Q Q V .

A C Q A C d) D Q Clk Q Considere inicialmente Q = 1.CURS O DE EL E TR Ô N I C A DI G I T A L A D C En Q Q b) CE FE T/ S C Considere inicialmente Q = 1. 20 04 -2 24 . A C Q A C D Q Clk Q c) Considere inicialmente Q = 0. A C Q Q V .

A B C Q C b) B Clk K Q Considere inicialmente Q = 0. faça o diagrama de tempo para as saídas solicitadas A C a) T Q Clk Q Considere inicialmente Q = 0. A C Q V . 20 04 -2 25 . A B C Q 15) Para cada FF tipo T. A C a) J Q Clk B K Q A J Q Considere inicialmente Q = 1. faça o diagrama de tempo para as saídas Q e Q .CURS O DE EL E TR Ô N I C A DI G I T A L CE FE T/ S C 14) Para cada FF tipo JK.

A B C D E Q Q V . 20 04 -2 26 .CURS O DE EL E TR Ô N I C A DI G I T A L A T C CE FE T/ S C Q Clk Q b) Considere inicialmente Q = 1. A C Q Q A C B c) J Pr Q Clk K Q Clr Considere inicialmente Q = 0.

+5V 0V PR CLK DADO CLR Clk PR CLR DADO V . complete o diagrama de tempo para a saída 1Q.CURS O DE EL E TR Ô N I C A DI G I T A L CE FE T/ S C CLK CLR 16) Dado o FF JK do CI 74LS107 abaixo. 20 04 -2 27 . +5V 0V DADO Clk CLR DADO 17) Dado o FF JK do CI 74LS109 abaixo. complete o diagrama de tempo para a saída 1Q.

2003. 20 04 -2 28 . Muller Neto. Montebeller. Apostila de Eletrônica Digital – Flip-Flops. 3. 2. Baú. Texas Instruments.CURS O DE EL E TR Ô N I C A DI G I T A L 4 . FACENS. V . 2004.J. F. CEFET/SC. S. Apostila de Eletrônica II. 1999. Apostila de Instrumentação – Famílias Lógicas.1 3 CE FE T/ S C Referências Bibliográficas 1. CEFET/SC. N. O. Digital Logic: Pocket Data Book. 4.

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