Você está na página 1de 159

1

Faculdade SATC

Engenharia Elétrica

1. Níveis de representação amostral Representações amostrais de grandezas diversas podem ser identificadas e apresentadas, basicamente, de duas formas: representação analógica e digital.

A representação analógica consiste na retenção de um conjunto de valores discretos a partir da gama contínua de valores assumidos pelo sinal analógico. A fig. 1 mostra um exemplo de como se pode proceder à amostragem do sinal analógico.

de como se pode proceder à amostragem do sinal analógico. Fig. 1 – Representação de um

Fig. 1 – Representação de um sinal analógico

Os valores analógicos devem ser captados em intervalos de tempo e/ou de

espaço regulares. Quando se amostra um sinal analógico, a questão principal está em determinar quantas amostras é necessário reter para assegurar que não se

perde nenhuma da informação contida na grandeza original.

A representação digital consiste em apresentar valores discretos,

descontínuos no tempo e amplitude. Isso significa que um sinal digital só é definido para determinados instantes de tempo, e o conjunto de valores que podem assumir é finito. Na fig. 2 percebemos a discretização dos sinais analógico do gráfico da fig. 1 digitalizado.

dos sinais analógico do gráfico da fig. 1 digitalizado. Fig. 2 – Representação de um sinal

Fig. 2 – Representação de um sinal digital

Disciplina: Eletrônica Digital

Prof. Sérgio M. Barcelos

2

Faculdade SATC

Engenharia Elétrica

1.1 - Sistema Eletrônicos Os sistemas podem ser descritos como dispositivo que produz condições de saída segundo condições presentes à entrada, de acordo com uma lei específica.

presentes à entrada, de acordo com uma lei específica. 1.1.1 - Sistemas analógicos e sistemas digitais

1.1.1 - Sistemas analógicos e sistemas digitais

Nos sistemas analógicos é dado significado a toda e qualquer variação nos sinais. Nos sistemas digitais os sinais apenas podem assumir uma gama de

valores discretos (x 1 ,x 2

x n ).

Algumas das vantagens de sistemas digitais podem ser apontadas como:

- a sua habilidade de lidar com sinais elétricos que foram degradados (imunidade a ruídos eletromagnéticos);

- devido a natureza discreta das saídas, uma pequena variação em uma das

entradas ainda é interpretada corretamente (capacidade de integração);

- em circuitos analógicos, um pequeno erro na entrada gera um erro na saída;

- velocidade de processamento;

- economia.

A forma mais simples de um sistema digital é a numeração binária (um sinal binário processa abstração digital – permite que tudo se processe utilizando dois únicos níveis, alto e baixo).

1.1.2 - Sistema digital binário

Nos sistemas digitais binários os sinais assumem apenas um de dois valores possíveis.

Regra: V 0 f(A) = V i (5V), se comutador A estiver aberto 0V, se
Regra:
V 0 f(A) =
V i (5V), se comutador A estiver aberto
0V, se comutador A estiver fechado
V
0
A fechado
A aberto
A saída Vo assume apenas um de dois valores possíveis
(0V ou 5V).

Na maioria dos sistemas digitais binários, a informação é representada por níveis de tensão ou corrente designados pelos valores binários 0 e 1 (ou valores lógicos 0 e 1). Outras designações são também muito usuais, tais como, HIGH (H), LOW (L), TRUE (T), FALSE (F) em analogia com os sistemas lógicos. A

Disciplina: Eletrônica Digital

Prof. Sérgio M. Barcelos

3

Faculdade SATC

Engenharia Elétrica

unidade de informação digital binária é designada por BIT (Binary Information Digit).

Tensão 5 V Nível lógico 1 Nível Lógico 1 2 V 0,8 V Nível lógico
Tensão
5
V
Nível lógico 1
Nível Lógico 1
2
V
0,8 V
Nível lógico 0
Nível Lógico 0

Tempo

1.1.3 - Lógica positiva e lógica negativa Na lógica positiva o valor binário 1 é associado ao nível de tensão mais elevado e o valor binário 0 é associado ao nível de tensão mais baixo. Já na Lógica negativa o valor binário 1 é associado ao nível de tensão mais baixo e o valor binário 0 é associado ao nível de tensão mais alto.

2. Representação numérica em sistemas Rotineiramente expressamos os valores pretendidos no cotidiano por representação numérica decimal. Entretanto um sistema digital absorve características sob alguns outros sistemas, os sistemas binário (base 2), octal (base 2 3 =8) e hexadecimal (base 2 4 =16).

2.1 - Notação posicional Todos os sistemas numéricos utilizados pelo ser humano são posicionais. Em um sistema posicional, cada dígito possui um peso associado. Assim, o valor de um dado número corresponde a uma soma ponderada de seus dígitos, como por exemplo:

2007 (10) = 210 3 + 010 2 + 010 1 + 710 0 = 2000 + 0 + 0 + 7

Note que, no número anterior, o peso de cada posição é 10 i , onde i corresponde à posição do dígito, contada a partir da direita, e sendo i=0. para o dígito, inteiro, mais à direita. Em geral, um número qualquer X, é representado por:

X = x m ∗r m + + x 0 ∗r 0 , x -1
X = x m ∗r m +
+ x 0 ∗r 0 ,
x -1 ∗r -1 +
+ x n ∗r -n
Parte inteira
Parte fracionária

seja:

x coeficiente indicador do tipo numérico correspondente; r potência da base da razão numérica.

Disciplina: Eletrônica Digital

Prof. Sérgio M. Barcelos

4

Faculdade SATC

Engenharia Elétrica

- Representação numérica decimal Uma representação decimal (base 10), utiliza números com variação de 0, 9. Portanto cada valor referente as variáveis x m e x n da equação anterior

, podem sofrer variação de 0 à 9. Desta forma a representação numérica do valor D = 1234,567, corresponde a:

2.2

1, 2,

D

= 110 3 + 210 2 + 310 1 + 410 0 + 510 -1 + 610 -2 + 710 -3

D

= 1000 + 200 + 30 + 4 + 0,5 + 0,06 + 0,007.

2.3 - Representação numérica binária

Como a definição caracteriza, um número binário é representado pelos valores 0 e 1, correspondendo aos estados de ausência e presença de tensão. A base binária identifica a numeração da base como sendo a potência da base 2. Para um número qualquer, o dígito mais à direita é comumente referenciado como dígito menos significativo (LSB - Least-Significative Bit), ao passo que o dígito mais à esquerda é denominado dígito mais significativo (MSB - Most- Significative Bit).

Similarmente ao sistema decimal, o ponto no sistema binário é denominado ponto binário. Normalmente, quando se trabalha com sistemas de base não- decimal, indica-se a base subscrevendo-se o valor da base à direita do número. Exemplos:

10101 (2) = 12 4 + 02 3 + 12 2

Bem como:

.111 (2) = 12 -1 + 12 -2 + 12 -3 = 0,5 + 0,25 + 0,125 = 0,875 (10)

+ 02 1

+ 12 0

= 16 +0 + 4 + 0 + 1 = 21 (10)

2.4 - Representação numérica octal e hexadecimal

No sistema octal, cada dígito representa um valor entre 0 e 7. Já no sistema hexadecimal, cada dígito representa um valor entre 0 e 15. Para representar os valores maiores do que 9 usando apenas um dígito, utilizam-se letras. Assim, o

valor 10 é representado por A, o 11, por B e assim por diante, até 15 (que é representado por F). Note que cada dígito octal (base 2 3 ) pode ser representado por 3 dígitos binários, enquanto que um dígito hexadecimal (base 2 ) pode ser representado por 4 dígitos binários.

4

Binário

Octal

Binário

Hexadecimal

000

0

0000

0

001

1

0001

1

010

2

0010

2

011

3

0011

3

100

4

0100

4

101

5

0101

5

Disciplina: Eletrônica Digital

Prof. Sérgio M. Barcelos

5

Faculdade SATC

Engenharia Elétrica

110

6

0110

6

111

7

0111

7

 

1000

8

1001

9

1010

A

1011

B

1100

C

1101

D

1110

E

1111

F

Desta forma:

O número binário 1010111100110010 (2) , equivale ao agrupamento de 3 bits

um valor octal e agrupamento de 4 bits um valor hexadecimal, sempre iniciando do LSB, como segue:

1

2

7

4

6

2

Octal

   
   
 
   
   
 
   
   

1

0

1

0

1

1

1

1

0

0

1

1

0

0

1

0

Binário

 

A

F

3

2

Hexadecimal

 
     
 
     
     
 
     

1

0

1

0

1

1

1

1

0

0

1

1

0

0

1

0

Binário

O

resultado é:

-

em octal 127462 (8)

-

em Hexadecimal AF32 (16)

2.5 – Conversões entre sistemas de numeração A conversão entre sistema de numéricos diferentes são operações diretas e correspondentes, ou seja, cada valor tem sua imagem correspondente em todos os sistemas.

2.5.1 – Conversão decimal para binário Utiliza-se o método de divisões sucessivas por dois (2):

Por exemplo: o valor 28 (10) transformado para ? (2)

28 2 MSB 0 14 2 0 7 2 1 3 2 1 1 2
28
2
MSB
0
14
2
0
7
2
1
3
2
1
1
2
1
0

Disciplina: Eletrônica Digital

LSB

Prof. Sérgio M. Barcelos

6

Faculdade SATC

Engenharia Elétrica

Agrupando-se os bits de LSB para MSB teremos: 28 (10) 011100 (2)

2.5.2 – Conversão binário para decimal Multiplica-se o bit a partir de LSB pelo valor na potência de 2:

011100 (2) ? (10) 011100 (2) 12 4 + 12 3 + 12 2 + 02 1 + 02 0 = 16+8+4+0+0 = 28 (10)

011100 (2) 28 (10)

2.5.3 – Conversão decimal para octal Utiliza-se o método de divisões sucessivas por oito (8):

Por exemplo: o valor 28 (10) transformado para ? (8)

28 8 4 3 8 3 0
28
8
4
3
8
3
0

MSB

LSB

Agrupando-se os bits de LSB para MSB teremos: 28 (10) 034 (8)

2.5.4 – Conversão octal para decimal Multiplica-se o bit a partir de LSB pelo valor na potência de 8:

123 (8) ? (10)

123 (8) 18 2 + 28 1 + 38 0 = 64+32+3 = 99 (10)

123 (8) 99 (10)

2.5.5 – Conversão decimal para hexadecimal Utiliza-se o método de divisões sucessivas por dezesseis (16):

Por exemplo: o valor 45 (10) transformado para ? (16)

D = 13 45 16 MSB 13 2 16 2 0
D = 13
45
16
MSB
13
2
16
2
0

LSB

Agrupando-se os bits de LSB para MSB teremos: 45 (10) 02D (16)

2.5.6 – Conversão hexadecimal para decimal Multiplica-se o bit a partir de LSB pelo valor na potência de 16:

ABC (16) ? (10)

ABC (16) 10(A)16 2 + 11(B)16 1 + 12(C)16 0 = 2560+176+12 = 2748 (10)

ABC (16) 2748 (10)

Disciplina: Eletrônica Digital

Prof. Sérgio M. Barcelos

7

Faculdade SATC

Engenharia Elétrica

2.5.7 – Conversão octal para hexadecimal

Neste caso, teremos que recorrer à conversão intermédia para a base binária ou decimal.

Exemplo:

752 (8) ? (16)

Solução 1:

Intermediário 1

conversão de 752 (8) para binário:

 
 

7

5

2

Octal

 
   
 
   
   
 

1

1

1

1

0

1

0

1

0

Binário

 

752 (8) 111101010 (2)

 
 

Intermediário 2

conversão de binário para hexadecimal:

 

1

E

A

Hexadecimal

 
 
 
 
 

1

1

1

1

0

1

0

1

0

Binário

 

752 (8) 1EA (16)

Solução 2:

Intermediário 1

conversão de 752 (8) para decimal:

 

752 (8) 78 2 + 58 1 + 28 0 = 448+40+2 = 490 (10)

Intermediário 2

conversão de decimal para hexadecimal:

E = 14 A = 10 490 16 MSB 10 30 16 14 1 16
E = 14
A = 10
490
16
MSB
10
30
16
14
1 16
1 0

LSB

752 (8) 01EA (16) = 1EA (16)

2.6 – Formato de representações binárias Na interação de dados digitais binários com circuitos de interpretação ou mesmo circuitos de transferência, o sistema deve estar apto a identificar o formato destas representações binárias independentemente de seu significado. Estes dados binários podem estar representando formatos numéricos (somente números) ou alfa-numérico (números, símbolos e caracteres). Alguns formatos de representação são demonstrados na seqüência.

2.6.1 – Decimal codificado em binário - Binary Coded Decimal (BCD)

O código BCD é um sistema de representação dos dígitos decimais desde 0 até 9 com um código binário de 4 bits. Esse código BCD usa o sistema de pesos posicionais 8421 do código binário puro. O usual código 8421 BCD e os equivalentes decimais são mostrados na tabela abaixo. Exatamente como binário

Disciplina: Eletrônica Digital

Prof. Sérgio M. Barcelos

8

Faculdade SATC

Engenharia Elétrica

puro, pode-se converter os números BCD em seus equivalentes decimais simplesmente somando os pesos das posições de bits onde aparece 1.

   

BCD Natural

Decimal

Binário puro

(8421)

 

0 0000

0000

 

1 0001

0001

 

2 0010

0010

 

3 0011

0011

 

4 0100

0100

 

5 0101

0101

 

6 0110

0110

 

7 0111

0111

 

8 1000

1000

 

9 1001

1001

 

10 1010

0001

0000

 

11 1011

0001

0001

 

12 1100

0001

0010

Por exemplo, o inteiro decimal 834 em BCD é 1000 0011 0100. Cada dígito decimal é representado pelo seu código BCD 8421 equivalente. Um espaço é deixado entre cada grupo de 4 bits para evitar confusão do formato BCD com o código binário puro. Este método de representação também se aplica as frações decimais. Por exemplo, a fração decimal 0,764 é “0,0111 0110 0100” em BCD. Novamente, cada dígito decimal é representado pelo seu código equivalente 8421, com um espaço entre cada grupo. O código BCD simplifica a interface Homem-máquina, mas é menos eficiente que o código binário puro. Usam-se mais bits para representar um dado número decimal em BCD que em notação binária pura.

2.6.2 – Código Excesso de 3 A formação deste código é feita somando-se 3 unidades a cada informação binário, para os dígitos decimais.

BCD Natural

(8421)

Decimal

Binário puro

0000

0 0000

0001

1 0001

0010

2 0010

0011

3 0011

0100

4 0100

0101

5 0101

Disciplina: Eletrônica Digital

Prof. Sérgio M. Barcelos

9

Faculdade SATC

6 0110

0110

7 0111

0111

8 1000

1000

9 1001

1001

10 1010

0001

0000

11 1011

0001

0001

12 1100

0001

0010

Engenharia Elétrica

2.6.3 – ASCII O "American Standart Code for Information Interchange" comumente referido como ASCII, é uma forma especial de código binário que é largamente utilizado em microprocessadores e equipamentos de comunicação de dados. É um código binário que usado em transferência de dados entre microprocessadores e seus dispositivos periféricos, e em comunicação de dados por rádio e telefone. Com 7 bits pode-se representar um total de 2 7 = 128 caracteres diferentes. Estes caracteres compreendem números decimais de 0 até 9, letras maiúsculas e minúsculas do alfabeto, mais alguns outros caracteres especiais usados para pontuação e controle de dados. Também chamado ASCII completo, ou ASCII estendido. O código ASCII é mostrado nas tabelas a seguir.

   

Colunas

 

Linhas

Bit

1

2

3

4

5

6

7

8

7654321

000

001

010

011

100

101

110

111

1

0000

NUL

DLE

SP

0 @

 

P

`

P

2

0001

SOH

DC1

!

1 A

 

Q

a

Q

3

0010

STX

DC2

2 B

 

R

b

R

4

0011

ETX

DC3

#

3 C

 

S

c

S

5

0100

EOT

DC4

$

4 D

 

T

d

T

6

0101

ENQ

NAK

%

5 E

 

U

e

u

7

0110

ACK

SYN

&

6 F

 

V

f

v

8

0111

BEL

ETB

7 G

 

W

g

w

9

1000

BS

CAN

(

8 H

 

X

h

x

10

1001

HT

EM

)

9 I

 

Y

i

y

11

1010

LF

SUB

*

: J

 

Z

j

z

12

1011

VT

ESC

+

; K

 

[

k

{

13

1100

FF

FS

,

< L

 

\

l

|

14

1101

CR

GS

-

= M

 

]

m

}

15

1110

SO

RS

.

> N

 

^

n

~

16

1111

SI

US

/

? O

 

_

o

DEL

Onde:

NUL Null; SOH Start Of Heading STX Start Of Text;

Disciplina: Eletrônica Digital

Prof. Sérgio M. Barcelos

10

Faculdade SATC

Engenharia Elétrica

ETX End Of Text; EOT End Of Transmission; ENQ Enquiry; ACK Acknowledge; BEL Bell (audible signal); BS Backspace; HT Horizontal Tabulation (punched card skip); LF Line Feed; VT Vertical Tabulation; FF Form Feed; CR Carriage Return; SO Shift Out; SI Shift In; SP Space (blank); DLE Data Link Escape; DC1 Device Control 1; DC2 Device Control 2; DC3 Device Control 3; DC4 Device Control 4; NAK Negative Acknowledge; SYN Synchronous Idle; ETB End Transmission Block; CAN Cancel; EM End of Medium; SUB Substitute; ESC Escape; FS File Separator; GS Group Separator; RS Record Separator; US Unit Separator; Del Delete.

2.6.3.1 – Conversão em ASCII O código ASCII para cada número, letra ou função de controle é constituído de um grupo de 4 bits e outro de 3 bits. tabela abaixo mostra a ordenação destes dois grupos e a seqüência numérica. O grupo de 4 bits está a direita e o bit 1 é o LSB.

4 Bits

7

6

5

4

3

2

1

3 Bits

Para determinar o código ASCII para um dado número, letra ou controle, localiza-se na tabela o dado desejado. Então usa-se os códigos de 3 e 4 bits associados com a coluna e com a linha, respectivamente, na qual o item está localizado. Por exemplo, o código ASCII para a letra L é 1001100. Ele é localizado na coluna 4, linha 12. O grupo de 3 bits é 100, enquanto o grupo de 4 bits é 1100.

Disciplina: Eletrônica Digital

Prof. Sérgio M. Barcelos

11

Faculdade SATC

Engenharia Elétrica

No código ASCII de 7 bits, um oitavo bit é geralmente usado como um bit de paridade para determinar se o dado (caractere) foi transmitido corretamente. O valor deste bit é determinado pelo tipo de paridade desejado. Paridade par significa que a soma de todos os uns, incluindo o bit de paridade, é um número par. Por exemplo, se G é o caractere transmitido o código ASCII é 1000111. Desde que quatro uns estão no código, o bit de paridade é 0. O código de 8 bits seria escrito 01000111. Paridade ímpar significa que a soma de todos os bits um, é um número ímpar. Se o código ASCII para G for transmitido com paridade ímpar, a representação binária seria 11000111.

3. Circuitos eletrônicos digitais Circuitos eletrônicos digitais são identificados e denotados por circuitos que estabelecem alternativas de chaveamentos de níveis de tensão.

3.1 - Circuitos à interruptores Os tipos de circuitos a interruptores estabelecem um nível de controle cujo objetivo é presença ou ausência de corrente elétrica (ou tensão). Desta maneira o comparativo é extremamente similar aos circuitos de sistemas digitais binários (interruptor aberto - 0 ou fechado - 1).

3.1.1 – configurações de circuitos à interruptores Os circuitos podem absorver características série, paralelo ou híbrido. Desta forma pode-se representa-los como a seguir:

Representação e notação série:

como a seguir: Representação e notação série: Representação e notação paralela: Representação e

Representação e notação paralela:

e notação série: Representação e notação paralela: Representação e notação híbrida: Disciplina:

Representação e notação híbrida:

Disciplina: Eletrônica Digital

Prof. Sérgio M. Barcelos

12

Faculdade SATC

Engenharia Elétrica

12 Faculdade SATC Engenharia Elétrica S = g . ( h + i ) ou S

S = g . (h + i) ou

S = g (h + i)

3.1.2 – Exercícios

A partir das equações abaixo construa o circuito a interruptores condizentes:

a. S = a. {(b.c) + [(d + e) . (f + g)] + h . i + j)}

b. S = {[(a + b + c) . (d + e . f) + (g . h . i)] + (j . k . l)}

c. S = (1+a.b) + 0.c + (1 + b.c)

Dado o circuito a interruptores a seguir, descreva a equação das expressões:

a seguir, descreva a equação das expressões: S = 3.2 - Circuitos à Portas Lógicas Circuitos

S =

3.2 - Circuitos à Portas Lógicas Circuitos eletrônicos baseados em portas lógicas têm seu funcionamento muito parecido aos circuitos a interruptores. Sua configuração admite as mais diversas combinações possíveis entre as portas lógicas correspondentes (interruptor). Portanto dependendo do número de portas e de entrada pode-se obter-se combinações diversas em sua(s) saída(s).

3.2.1 – Tabela Verdade

Tabela Verdade é a forma de representar as possíveis combinações entre as variáveis binárias sob investigação. Desta forma todas as combinações entre n variáveis são representadas como entradas de um circuito lógico digital, e uma

função f(A,B,

)

é a saída deste circuito.

Para construir-se um tabela verdade deve-se proceder da seguinte forma:

- A quantidade de colunas será expressa pela quantidade de variáveis de entrada mais a(s) função(ões) de saída;

- A quantidade de linhas da tabela será representada pela possibilidade binária das n variáveis, ou seja, 2 n .

Disciplina: Eletrônica Digital

Prof. Sérgio M. Barcelos

13

Faculdade SATC

Engenharia Elétrica

Uma tabela verdade para 3 variáveis (A, B e C) de entrada e uma única função f(A, B, C) = S na saída, é expressa como segue:

3

- 4 colunas (3+1) e 8 linhas (2 ), assim:

A

B

C

S

0

0

0

?

0

0

1

?

0

1

0

?

0

1

1

?

1

0

0

?

1

0

1

?

1

1

0

?

1

1

1

?

Onde ?pode ser 0 ou 1. Sendo 1 para saídas válidas.

3.2.1.1 – Formas de identificação de expressões lógicas As representações em soma de produtos e em produto de somas são denominadas formas padrão. Para a tabela verdade abaixo:

A

B

C

S

0

0

0

0

0

0

1

0

0

1

0

1

0

1

1

1

1

0

0

0

1

0

1

1

1

1

0

1

1

1

1

0

Forma padrão S = A’BC’ + A’BC + AB’C + ABC’ Assim cada termo da expressão anterior é denominado MINTERMOS e a soma de todos os MINTERMOS chamamos de forma padrão.

Se associarmos cada combinação das variáveis de entrada ao seu equivalente em decimal, cada MINTERMO pode ser representado por mi, onde i é

o decimal associado. De forma similar, cada MAXTERMO pode ser representado

por Mi, onde i é o decimal associado. A tabela a seguir lista todos os MINTERMOS e MAXTERMOS de uma função de três variáveis (A, B e C). Devido

a essa característica, essas formas são chamadas canônicas. Usando o exemplo da tabela verdade anterior, teremos a representação:

Disciplina: Eletrônica Digital

Prof. Sérgio M. Barcelos

14

Faculdade SATC

decimal

A

B

C

S

0 0

 

0

0

0

1 0

 

0

1

0

2 0

 

1

0

1

3 0

 

1

1

1

4 1

 

0

0

0

5 1

 

0

1

1

6 1

 

1

0

1

7 1

 

1

1

0

Forma canônica

S = m 2 + m 3 + m 5 + m 6

Ou

S = Σm(2,3,5,6)

Engenharia Elétrica

3.2.2 – Portas Lógicas São dispositivos que tem seu funcionamento baseado no princípio de operação dos transistores quando em operação de corte (circuito aberto) e saturação (curto-circuito – fechado). As portas lógicas possuem uma ou mais entradas e produzem uma saída que é uma função da(s) entrada(s) atual(is). Assim como a associação de interruptores (série e paralelo) as portas lógicas podem associar entradas tendo sua saída uma relação a esta associação, ou seja, associação série corresponde as portas AND’s e associação paralela as portas OR’s. Baseado nesta teoria, diversos circuitos integrados (CI) foram desenvolvidos a satisfazer necessidades e relacionamento com algumas derivações destas portas lógicas. Uma porta é um circuito combinacional porque sua saída depende apenas da combinação das entradas atuais.

3.2.2.1 – Composição de transistores O transistor é um componente eletrônico semicondutor composto de três terminais, sendo que o potencial (ou a corrente elétrica) de um deles é usado para controlar o nível de corrente que circula nos outros dois terminais (terminais principais).

3.2.2.1.1 – Transistores Bipolares de Junção (BJT) O termo bipolar está relacionado com o fato de o dispositivo empregar dois tipos de portadores, elétrons e lacunas, no processo de circulação da corrente elétrica.

Disciplina: Eletrônica Digital

Prof. Sérgio M. Barcelos

15

Faculdade SATC

Engenharia Elétrica

O transistor bipolar de junção pode ser entendido, grosso modo, como um sanduíche de três camadas (e, conseqüentemente duas junções) semicondutoras dopadas alternadamente. Nesta concepção, podem existir duas possibilidades, ilustradas na Fig. 3, que dão origem aos transistores NPN e PNP. Os terminais externos são denominados (E) Emissor, (B) Base e (C) Coletor. O terminal da base é o terminal de controle e os terminais emissor e coletor são os terminais principais, por onde circula a corrente que se deseja controlar. J 1 e J 2 são as junções base-emissor e base- coletor, respectivamente.

as junções base-emissor e base- coletor, respectivamente. Fig. 3 – Representação das junções do transistor BJT

Fig. 3 – Representação das junções do transistor BJT

Neste transistor a impedância de entrada é extremamente alta para base, e corrente de emissor para coletor é controlada pela corrente injetada na base

Polarizar uma junção P-N é uma técnica muito utilizada, a fim de forçar a operação da mesma numa região praticamente linear, a despeito de sua característica global não-linear. Um dos importantes modos de operação do transistor é o modo AMPLIFICADOR (analógico), que exige operação linear. Os modos CORTE e SATURAÇÃO (digital) também são muito empregados na operação como chave. Neste caso o elemento se comporta como chave fechada (saturação, curto-circuito ou resistência quase nula) ou aberta (corte, circuito- aberto ou resistência quase infinita).

MODO

POLARIZAÇÃO

COMPORTAMENTO

J1

J2

Ativo

Direta

Reversa

Amplificador

Corte

Reversa

Reversa

Circuito aberto

Saturação

Direta

Direta

Curto-circuito

Disciplina: Eletrônica Digital

Prof. Sérgio M. Barcelos

16

Faculdade SATC

Engenharia Elétrica

16 Faculdade SATC Engenharia Elétrica Fig. 4 – Gráfico comportamento do transistor BJT Para viabilizar o

Fig. 4 – Gráfico comportamento do transistor BJT

Para viabilizar o comportamento desejado (ou seja, controle de corrente) é preciso garantir as seguintes características no projeto do componente:

1. O emissor deve ser fortemente dopado;

2. A região da base é bem mais estreita que a do coletor e fracamente dopada;

3. A região do coletor representa a maior parte do dispositivo.

região do coletor representa a maior parte do dispositivo. Fig. 5 – Representação das junções do

Fig. 5 – Representação das junções do transistor BJT NPN

3.2.2.1.2 – Transistores de Efeito de Campo (MOSFET) O Transistor de Efeito de Campo FET (Field Effect Transistor.) de porta isolada, MOSFET ou simplesmente MOS (Metal-Oxide Semiconductor), é um dispositivo constituído de quatro compenentes e três terminais: Fonte (source), Porta (gate), Dreno (drain) e substrato ou Corpo (bulk). A operação básica do MOSFET consiste no controle (por atração de cargas similar ao que ocorre em um capacitor) da condutividade entre a fonte e o dreno, e portanto da corrente, através da tensão aplicada na porta, ou seja circulação de corrente entre Fonte e Dreno controlada pelo campo elétrico gerado pela porta. Há dois tipos de transistores MOSFET (Fig.a seguir): o MOSFET de canal N (NMOS) e de canal P (PMOS).

Disciplina: Eletrônica Digital

Prof. Sérgio M. Barcelos

17

Faculdade SATC

Engenharia Elétrica

17 Faculdade SATC Engenharia Elétrica Fig. 6 – Representação das tensões aplicadas ao transistor FET A

Fig. 6 – Representação das tensões aplicadas ao transistor FET

A operação de um transistor tipo enriquecimento canal N, conforme representado nas figuras pode ser entendido da seguinte forma: consideremos inicialmente V DS =0. Quando uma tensão positiva V GS é aplicada, um campo é induzido na região do semicondutor entre fonte e dreno, fazendo com que as lacunas na região do substrato abaixo da porta sejam repelidas. Se esta tensão V GS for superior à tensão de limiar do transistor, elétrons são atraídos, para dentro da região abaixo da porta. Teremos então a formação de um caminho condutivo com cargas negativas entre o dreno e a fonte. Esse caminho é chamado de canal N e sua resistência dependerá da tensão V GS . Adicionalmente se aplicarmos uma pequena tensão entre dreno e fonte, teremos a passagem de corrente pelo canal N proporcional a tensão V DS aplicada. Elevando a tensão V DS , poderemos atingir uma situação onde a corrente permanecerá essencialmente constante, independente de posteriores aumentos de V DS . Esta condição de saturação da corrente se deve ao estrangulamento (pinch-off) do canal.

corrente se deve ao estrangulamento ( pinch-off ) do canal. Disciplina: Eletrônica Digital (7.1a e 7.1b)

Disciplina: Eletrônica Digital

(7.1a e 7.1b)

Prof. Sérgio M. Barcelos

18

Faculdade SATC

Engenharia Elétrica

18 Faculdade SATC Engenharia Elétrica (7.2) Fig. 7 – (7.1a e 7.1b) Representação da junção N-P

(7.2)

Fig. 7 – (7.1a e 7.1b) Representação da junção N-P do transistor FET, (7.2) comportamento em circuitos em tensão

No NMOS de modo depleção e depleção/enriquecimento, o dispositivo é construído de forma que um canal de material n - conecte as regiões de fonte e dreno (figura b). Assim, diferente do transistor tipo enriquecimento, mesmo sem tensão aplicada a porta poderemos ter a passagem de corrente entre dreno e fonte. A aplicação de tensões negativas na porta tem como efeito repelir os elétrons para fora do canal e, para uma tensão porta-fonte suficientemente NEGATIVA, teremos o corte do dispositivo devido ao estrangulamento do canal.

o corte do dispositivo devido ao estrangulamento do canal. Fig. 8 – Gráfico das tensões entre

Fig. 8 – Gráfico das tensões entre a porta e a fonte do transistor FET

O efeito posto em jogo é o do estreitamento do canal por ação da

polarização inversa da junção que ele forma com o resto do cristal que o envolve. Esse estreitamento é proporcional à tensão inversa aplicada e, no limite, impede

completamente a passagem de corrente.

Disso resulta na conclusão que uma diferença fundamental entre o FET e o BJT é que o primeiro é um dispositivo controlado por uma tensão (V GS ) enquanto que o segundo o é por uma corrente (I B ).

3.2.2.2 – Porta Lógica NOT (negação ou inversor)

A porta que simboliza a operação complementação é conhecida como

inversor (ou porta inversora, ou negador). Como a operação complementação só

Disciplina: Eletrônica Digital

Prof. Sérgio M. Barcelos

19

Faculdade SATC

Engenharia Elétrica

pode ser realizada sobre uma variável por vez (ou sobre o resultado de uma sub- expressão), o inversor só possui uma entrada e, obviamente, uma saída. Caso se queira complementar uma expressão, é necessário obter-se primeiramente o seu resultado, para só então aplicar a complementação. O símbolo do inversor é mostrado na fig. 3.

O símbolo do inversor é mostrado na fig. 3. Fig. 9 – Porta lógica NOT A
Fig. 9 – Porta lógica NOT A A’ 0 1 1 0
Fig. 9 – Porta lógica NOT
A
A’
0
1
1
0

Tabela verdade – porta NOT

NOT A A’ 0 1 1 0 Tabela verdade – porta NOT V IN Q 1

VIN

Q1 (NMOS)

Q2 (PMOS)

VOUT

0V (Low)

On

Off

5V (High)

5V (High)

Off

On

0V (Low)

Fig. 10 – Porta lógica NOT - implementação

Os transistores CMOS quando não conduzem comportam-se como uma resistência de mais de 1 M. Quando em condução franca comportam-se como uma resistência de valor muito mais baixo (p.e. 200 ).

3.2.2.3 – Porta Lógica AND (“E”) O símbolo da porta AND é mostrado na figura 4. À esquerda estão dispostas as entradas (no mínimo duas, obviamente) e à direita, a saída (única). As linhas que conduzem as variáveis de entrada e saída podem ser interpretadas como fios que transportam os sinais elétricos associados às variáveis. O comportamento da porta AND é definido pela tabela verdade relacionada.

da porta AND é definido pela tabela verdade relacionada. Fig. 11a – Porta lógica AND de
da porta AND é definido pela tabela verdade relacionada. Fig. 11a – Porta lógica AND de

Fig. 11a – Porta lógica AND de 2 e 3 entradas

Disciplina: Eletrônica Digital

AND de 2 e 3 entradas Disciplina: Eletrônica Digital Fig. 11b – Porta lógica NAND de
AND de 2 e 3 entradas Disciplina: Eletrônica Digital Fig. 11b – Porta lógica NAND de

Fig. 11b – Porta lógica NAND de 2 e 3 entradas

Prof. Sérgio M. Barcelos

20

Faculdade SATC

Engenharia Elétrica

A

B

S

A

B

S

0

0

0

0

0

1

0

1

0

0

1

1

1

0

0

1

0

1

1

1

1

1

1

0

Tabela verdade – porta AND

1 1 1 1 1 0 Tabela verdade – porta AND Fig. 12a – Porta lógica

Fig. 12a – Porta lógica AND – implementação

Tabela verdade – porta NAND

AND – implementação Tabela verdade – porta NAND Fig. 12b – Porta lógica NAND - implementação

Fig. 12b – Porta lógica NAND - implementação

A

B

Q1

Q2

Q3

Q4

S

 

L

L

Off

On

Off

On

H

L

H

Off

On

On

Off

H

Tabela Funcional da porta NAND

H

L

On

Off

Off

On

H

H

H

On

Off

On

Off

L

Quando A=L ou B=L estabelece-se a ligação entre V DD e a saída S (H) através de um dos transistores PMOS Q2 ou Q4 em paralelo. Apenas quando, simultaneamente, A=H e B=H é estabelecida a ligação entre GND e a saída S(L) através dos transistores NMOS Q1 e Q3 em série. Para implementar portas NAND com um número maior de entradas, seriam adicionados transistores PMOS em paralelo com Q2 e Q4 e transistores NMOS em série com Q1 e Q3.

3.2.2.4 – Porta Lógica OR (“OU”) e NOR (“Não OU”) O símbolo da porta OR pode ser visto na figura 5. Tal como na porta E, as entradas são colocadas à esquerda e a saída, à direita. Deve haver no mínimo duas entradas, mas há somente uma saída. O comportamento da porta OR é definido pela tabela verdade relacionada.

da porta OR é definido pela tabela verdade relacionada. Fig. 13a – Porta lógica OR de
da porta OR é definido pela tabela verdade relacionada. Fig. 13a – Porta lógica OR de

Fig. 13a – Porta lógica OR de 2 e 3 entradas entradas

Disciplina: Eletrônica Digital

de 2 e 3 entradas entradas Disciplina: Eletrônica Digital Fig. 13b – Porta lógica NOR de
de 2 e 3 entradas entradas Disciplina: Eletrônica Digital Fig. 13b – Porta lógica NOR de

Fig. 13b – Porta lógica NOR de 2 e 3

Prof. Sérgio M. Barcelos

21

Faculdade SATC

Engenharia Elétrica

A

B

S

A

B

S

0

0

0

0

0

1

0

1

1

0

1

0

1

0

1

1

0

0

1

1

1

1

1

0

Tabela verdade – porta OR

0 1 1 1 1 1 0 Tabela verdade – porta OR Fig. 14a – Porta

Fig. 14a – Porta lógica OR implementação

Tabela verdade – porta NOR

lógica OR implementação Tabela verdade – porta NOR Fig. 14b – Porta lógica NOR implementação A

Fig. 14b – Porta lógica NOR implementação

A

B

Q1

Q2

Q3

Q4

S

 

L

L

Off

On

Off

On

H

L

H

Off

On

On

Off

L

Tabela Funcional da porta NOR

H

L

On

Off

Off

On

L

H

H

On

Off

On

Off

L

Quando A=H ou B=H estabelece-se a ligação entre GND e a saída S (L) através de um dos transistores NMOS Q1 ou Q3 em paralelo. Apenas quando, simultaneamente, A=L e B=L é estabelecida a ligação entre V DD e a saída S(H) através dos transistores PMOS Q2 e Q4 em série. Para implementar portas NOR com um número maior de entradas, seriam adicionados transistores NMOS em paralelo com Q1 e Q3 e transistores PMOS em série com Q2 e Q4.

3.2.2.5 – Porta Lógica XOR (“OU Exclusivo”) A porta XOR compara os bits; ela produz saída 0 quando todos os bits de entrada são iguais e saída 1 quando pelo menos um dos bits de entrada é diferente dos demais.

pelo menos um dos bits de entrada é diferente dos demais. Fig. 15a – Porta lógica

Fig. 15a – Porta lógica XOR detalhes

Disciplina: Eletrônica Digital

Prof. Sérgio M. Barcelos

22

Faculdade SATC

A

B

S

0

0

0

0

1

1

1

0

1

1

1

0

Tabela verdade – porta XOR

Engenharia Elétrica

1 0 Tabela verdade – porta XOR Engenharia Elétrica Fig. 15b – Porta lógica XOR implementação

Fig. 15b – Porta lógica XOR implementação

3.2.2.6 – Porta Lógica XNOR (“Não OU Exclusivo”) - Comparação XNOR significa NOR exclusivo e é uma porta XOR com sua saída invertida. Dessa forma, sua saída será igual a “1” quando suas entradas possuírem o mesmo valor e “0” quando elas forem diferentes, caracterizando a comparação entre as entradas.

diferentes, caracterizando a comparação entre as entradas. Fig. 16 – Porta lógica XOR detalhes Disciplina:

Fig. 16 – Porta lógica XOR detalhes

Disciplina: Eletrônica Digital

A

B

S

0

0

1

0

1

0

1

0

0

1

1

1

Tabela verdade – porta XNOR

Prof. Sérgio M. Barcelos

23

Faculdade SATC

4. Álgebra booleana

Engenharia Elétrica

A Álgebra de Boole é uma ferramenta matemática muito utilizada na

representação e simplificação de funções binárias (ou lógicas), sendo a sua designação resultante da contribuição do Matemático e filósofo inglês George Boole (1815-1864). Ele percebeu que as leis que governam as relações entre as proposições lógicas eram idênticas às leis válidas para dispositivos de chaveamento de dois

estados. Tais dispositivos podem ter um dos seguintes estados diferentes: “ligado” ou “desligado”, voltagem “alta” ou “baixa”, “verdadeiro” ou “falso”.

A Álgebra de Boole é estruturada sobre um conjunto de três tipos de

operações: OU, E e COMPLEMENTO, e pelos caracteres 0 e 1. As operações E e OU serão simbolizadas, respectivamente, por um ponto (.) e por um sinal de mais (+), enquanto que o COMPLEMENTO será representado através de uma barra

colocada em cima do elemento em questão.

4.1 – Definições básicas da Álgebra de Boole

4.1.1 Variável lógica (ou de Boole ou binária): Variável que tem por domínio 2

valores lógicos distintos, representados pelos valores 0 e 1 (ou outras designações como FALSE(F) e TRUE (T) ou FALSO(F) e VERDADEIRO(V));

4.1.2 Função lógica (ou de Boole ou binária): Função que tem por contradomínio

os valores lógicos 0 e 1;

4.1.3 Operadores/Funções lógicos elementares:

- Intersecção (conjunção ou produto lógico) – Operação AND f(A,B) = A . B = AB

- União (disjunção ou soma lógica) – Operação OR f(A,B) = A + B

- Complemento (negação ou inversão) – Operação NOT

4.1.4 Expressões lógicas: É um conjunto de variáveis (literais) e constantes

lógicas (0 e 1) ligadas entre si pelos sinais dos operadores lógicos elementares.

Constituem uma das formas para descrever funções lógicas (outras formas:

tabelas de verdade, mapas de karnaugh, etc Exemplos:

formas: tabelas de verdade, mapas de karnaugh, etc Exemplos: 4.1.5 – Literal : Cada ocorrência de
formas: tabelas de verdade, mapas de karnaugh, etc Exemplos: 4.1.5 – Literal : Cada ocorrência de

4.1.5 Literal: Cada ocorrência de uma variável na sua forma complementada ou

não complementada.

Disciplina: Eletrônica Digital

Prof. Sérgio M. Barcelos

24

Faculdade SATC

4.1.6 Precedência dos operadores:

Engenharia Elétrica

– a avaliação de uma expressão lógica é realizada da esquerda para a direita;

– sub-expressões entre parêntesis são avaliadas em primeiro lugar;

– dentro das sub-expressões, primeiro avaliam-se os operadores de negação, depois de produto e, finalmente, de adição. Exemplo: X+Y’.Z é avaliado como (X+(Y’.Z)).

4.1.7 Expressões lógicas equivalentes: Quando uma delas só for igual a 1 quando a outra também for igual a 1, e igual a 0 quando a outra também for igual a 0.

4.1.8 Expressões lógicas complementares: Se uma delas for igual a 1 quando a

outra for igual a 0,e vice-versa.

4.1.9 Expressões lógicas duais: Quando de uma se pode obter a outra:

- transformando todos os “.” em “+” (produtos em somas);

- transformando todos os “+” em “.” (somas em produtos);

- transformando todos os 0 em 1;

- transformando todos os 1 em 0;

- e mantendo as ocorrências das variáveis (literais). Exemplo:

mantendo as ocorrências das variáveis (literais). Exemplo: Não existe nenhuma relação entre os valores lógicos de

Não existe nenhuma relação entre os valores lógicos de expressões duais:

podem ser ambas iguais a 0, ambas iguais a 1, ou uma igual a 1 e outra igual a 0. Mas as identidades lógicas duais têm a propriedade de que quando uma é verdadeira a outra também o é. Exemplo:

Identidades duais - se a identidade A + 0 = A se verifica então também se verifica a identidade A.1 = A.

4.1.10 – Uma função lógica é representada de forma inequívoca por uma tabela de verdade, mas admite a representação através de várias expressões lógicas equivalentes.

lógico

(diagrama lógico) constituído por portas lógicas. Exemplo:

Uma

função

lógica

pode

ser

representada

por

um

circuito

A função f(X,Y,Z) pode ser representada:

- pela expressão X + Y’.Z

- pela tabela de verdade

X

Y

Z

Y’

Y’.Z

X+Y’.Z

S

0

0

0

 

1 0

0 0

 

0

0

1

1 1

 

1 1

 

Disciplina: Eletrônica Digital

Prof. Sérgio M. Barcelos

25

Faculdade SATC

Engenharia Elétrica

0

1

0

0

0

0

0

0

1

1

0

0

0

0

1

0

0

1

0

1

1

1

0

1

1

1

1

1

1

1

0

0

0

1

1

1

1

1

0

0

1

1

- pelo diagrama lógico

1 1 1 0 0 1 1 - pelo diagrama lógico Fig. 17 – Circuito simplificado

Fig. 17 – Circuito simplificado pela Álgebra de Boole

4.2 – Postulados (Axiomas) da Álgebra de Boole Serão apresentados os postulados da complementação, da adição e da multiplicação da álgebra de Boole e suas identidades resultantes.

4.2.1 – Postulados da Complementação

Este postulado mostra as regras da complementação na álgebra de Boole, onde é o complemento de A. 1) Se A = 0 então A’ = 1 2) Se A = 1 então A’ = 0

Assim, pode-se estabelecer a seguinte identidade:

A’ = 0 Assim, pode-se estabelecer a seguinte identidade: O bloco lógico que executa o postulado

O bloco lógico que executa o postulado da complementação é o INVERSOR.

4.2.2 – Postulados da Adição Este postulado mostra como são as regras da adição dentro da álgebra de

Boole.

1) 0 + 0 = 0 2) 0 + 1 = 1 3) 1 + 0 = 1 4) 1 + 1 = 1

Desta forma, pode-se estabelecer as seguintes identidades:

A + 0 = A

A + 1 = 1

A + A = A

A + A’ = 1

O bloco lógico que executa o postulado da adição é o OU.

4.2.3 – Postulados da Multiplicação Este postulado determina as regras da multiplicação booleana. 1) 0 . 0 = 0

Disciplina: Eletrônica Digital

Prof. Sérgio M. Barcelos

26

Faculdade SATC

2) 0 . 1 = 0 3) 1 . 0 = 0

4) 1

Assim, pode-se estabelecer as seguintes identidades:

.

1

= 1

Engenharia Elétrica

A

. 0 = 0

A

. 1 = A

A

. A = A

A

. A’ = 0

O

bloco lógico que executa o postulado da multiplicação é o E.

4.3 – Propriedades

Serão estudadas as principais propriedades algébricas, úteis principalmente no manuseio e simplificações de expressões e, conseqüentemente, de circuitos lógicos.

4.3.1 – Propriedade Comutativa

Esta propriedade é válida na adição e na multiplicação.

A + B

= B + A

A . B

= B . A

4.3.2 – Propriedade Associativa

Esta propriedade também é válida tanto na adição quanto na multiplicação.

A = (A + B) + C = A + B + C

+ (B + C)

A = (A . B) . C

. (B . C)

= A . B . C

4.3.3 – Propriedade Distributiva

A . (B + C) = A . B + A . C

4.4 – Teoremas da Álgebra de Boole

 

Expressão

Dual

 

Descrição

T1

A . 0 = 0

A + 1 = 1

0

- elemento absorvente do produto lógico

1

- elemento absorvente da soma lógica

T2

A . 1 = A

A + 0 = A

1

- elemento neutro do produto lógico

0

- elemento neutro da soma lógica

T3

A . A = A

A + A = A

 

T4

A . A’ = 0

A + A’ = 1

 

T5

A’ ‘ = A

 

Lei da idem potência

T6

A

. B = B . A

A + B = B + A

Lei da comutatividade

T7

A.B.C = A.(B.C) = (A.B).C

A+B+C = A+(B+C) = (A+B)+C

Lei da associatividade

T8

A.B + A.C = A.(B+C)

(A+B) . (A+C) = A + B.C

Lei distributiva

T9

A

+ A.B = A

A.(A+B)=A

Lei da absorção

Disciplina: Eletrônica Digital

Prof. Sérgio M. Barcelos

27

Faculdade SATC

Engenharia Elétrica

T10

A + A’ B = A + B

A . (A’ +

B) = A . B

Lei do termo “menor”

T11

A . B + A . B’ = A

(A

+ B) (A + B’ ) = A

Lei da adjacência

T12

A.B + A’.C + B.C = A.B + A’.C

(A+B) (A’+C) (B+C) =

Lei do termo “incluído”

(A + B) (A’ + C)

T13

(A .B)’ = A’ + B’

(A + B)’ = A’ . B’

Lei de Morgan

4.5 – Simplificação de expressões lógicas Veremos três métodos de simplificação e minimização de expressões lógicas: utilizando os teoremas da Álgebra de Boole, usando o método de Veitch- Karnaugh e o teorema de Quine-McCluskey.

4.5.1 – Simplificação recorrendo aos teoremas da Álgebra de Boole É um processo heurístico onde se procuram detectar partes da expressão

que sejam simplificadas por aplicação dos teoremas, resultando em expressões equivalentes. O processo repete-se até que já não existam subexpressões susceptíveis de serem simplificadas, não existindo, no entanto, garantia de que a expressão obtida esteja realmente minimizada. Exemplos:

Expressões equivalentes AB’(C+C’)+A’BC+AB(C’+C)

Expressões equivalentes

teorema T4 ; T2

AB’+A’BC+AB

T6

AB’+AB+A’BC

T8

A(B’+B)+A’BC

T4

A+A’BC

T10

A+BC

teorema

A’+AB+AC’+AB’C’

T10

A’+B+AC’+AB’C’

T8

A’+B+AC’(1+B’)

T1;T2

A’+B+AC’

T6

A’+AC’+B A’ +C’ + B

T10

4.5.2 – Simplificação recorrendo método de Veitch-Karnaugh

Quando são utilizados os teoremas e postulados Booleanos para simplificação de expressões lógicas não se pode afirmar, em vários casos, que a equação resultante está na sua forma minimizada. Existem métodos de mapeamento das expressões lógicas que possibilitam a simplificação de expressões de N variáveis. O diagrama ou mapa de Karnaugh é um destes métodos e permite a simplificação mais rápida dos casos extraídos diretamente de tabelas da verdade, obtidas de situações quaisquer. Serão estudados os diagramas para 2, 3, 4 e 5 variáveis.

Disciplina: Eletrônica Digital

Prof. Sérgio M. Barcelos

28

Faculdade SATC

Engenharia Elétrica

O número de células do mapa de Karnaugh é definido pelas possibilidades de cada variável no sistema binário elevado ao coeficiente de n variáveis, ou seja:

número células = 2 n . Portanto para 2 variáveis teremos 2 2 = 4 células, para 3 variáveis teremos 2 3 = 8 células, para 4 variáveis teremos 2 4 = 16 células e para 5 variáveis teremos 2 5 = 32 células (dois conjuntos de 16 células). As variáveis são alocados conforme combinações de agrupamentos possíveis, partindo da locação nas linhas e depois nas colunas:

B’ B A’ A 4 células
B’
B
A’
A
4 células

- 2 variáveis:

nas colunas: B’ B A’ A 4 células - 2 variáveis :   B’ B  
 

B’

B

 

C’

C

 

A’

       

A’

       

B’

A

               

B

C’

C

C’

A

       

8 células

       

B’

 

D’

D

D’

16 células

A expressão simplificada é obtida do diagrama, cujo método consiste em agrupar as regiões onde o valor de cada célula é 1 no menor número possível de agrupamentos. Os termos que não puderem ser agrupados serão considerados isoladamente.

QUADRA: Conjunto de 4 regiões onde o valor de cada célula é 1, sendo adjacentes. No diagrama de 2 variáveis é o agrupamento máximo, proveniente de uma tabela onde todos os casos valem 1. Desta forma, a expressão final simplificada obtida é S=1, assim como mostra a figura.

B’ B A’ 1 1 A 1 1
B’
B
A’
1
1
A
1
1

Quadra: S = 1

PARES: Conjunto de duas regiões onde o valor de cada célula é 1, sendo adjacentes. Não podem ser agrupados na diagonal. As figuras abaixo mostram exemplos de agrupamentos pares e sua respectiva equação.

Disciplina: Eletrônica Digital

Prof. Sérgio M. Barcelos

29

Faculdade SATC B’ B A’ A 1 1
Faculdade SATC
B’
B
A’
A
1
1

S = A

B’ B 1 A’ 1 A
B’
B
1
A’
1
A

S = A’

B B’ A’ 1 A 1
B
B’
A’
1
A
1

S = B

Engenharia Elétrica B’ B A’ 1 A 1
Engenharia Elétrica
B’
B
A’
1
A
1

S = B’

TERMOS ISOLADOS: Região onde o valor de cada célula é 1, sem vizinhança para agrupamento. São os próprios casos de entrada, sem simplificação. As figuras abaixo mostram alguns exemplos e suas respectivas equações.

B’ B A’ A 1 S = AB
B’
B
A’
A
1
S = AB

- 3 variáveis:

equações. B’ B A’ A 1 S = AB - 3 variáveis : B B’ A’
B B’ A’ 1 A 1 1
B
B’
A’
1
A
1
1

S = A + B

OBS: a mesma célula pode ser usada mais de uma vez.

Agrupamentos possíveis:

- termo isolado = 1 célula 3 letras;

- par = duas células 2 letras;

- quadra = quatro células 1 letra;

- oitava = oito células (S = 1).

- 4 variáveis:

1 letra; - oitava = oito células (S = 1). - 4 variáveis : Agrupamentos possíveis:

Agrupamentos possíveis:

Disciplina: Eletrônica Digital

Prof. Sérgio M. Barcelos

30

Faculdade SATC

- termo isolado = 1 célula 4 letras;

- par = duas células 3 letras;

- quadra = quatro células 2 letras;

- oitava = oito células 1 letra;

- hexa = dezesseis células (S = 1).

- 5 variáveis:

Engenharia Elétrica

O mapa de Karnaugh abaixo deve ser repetido para as variáveis A e A’.

abaixo deve ser repetido para as variáveis A e A’. Agrupamentos possíveis: - termo isolado =

Agrupamentos possíveis:

- termo isolado = 1 célula 5 letras;

- par = duas células 4 letras;

- quadra = quatro células 3 letras;

- oitava = oito células 2 letras;

4.5.2.1 – Erro (falha) eletrostático Erro eletrostático existe em uma rede se, e somente se:

- existe um par de atribuições adjacentes de entrada que produzem, ambos, saídas 1 ou 0. - Todos os mintermos são contemplados, entretanto existe possibilidade de agrupamentos redundantes.

Por exemplo:

existe possibilidade de agrupamentos redundantes. Por exemplo: Disciplina: Eletrônica Digital Prof. Sérgio M. Barcelos

Disciplina: Eletrônica Digital

Prof. Sérgio M. Barcelos

31

Faculdade SATC

Engenharia Elétrica

4.5.3 – Simplificação recorrendo método de Quine-McCluskey O método tabular de Quine-McCluskey possibilita-nos a simplificação de expressões com quantidades de variáveis maiores que quatro.

Simplifique a expressão representada na forma canônica

S = Σm(0,1,2,4,6,7)

Decimal

Binário

 

N°°°° do

Pares

Quadras

N°°°° bits “1

Mintermos

0

000

 

0 [1]

0

0, 1 (1)

[7]

 

1

001

 

1

[2]

0, 2 (2)

[8]

 

2

010

1 [3]

2

0, 4 (4)

[9]

 

4

100

4

[4]

2, 6 (4)

[10]

 

6

110

 

2 [5]

6

4, 6 (2)

[11]

 

7

111

 

3 [6]

7

6, 7 (1)

[12]

 

O método segue alguns procedimentos do tipo:

Na coluna N°°°° do Mintermos” verificar o nível inferior com o superior obedecendo aos critérios:

- analisar sempre o nível inferior em relação ao superior;

- analisar somente Mintermos vizinhos, ou seja, de níveis adjacentes;

- O Mintermo do nível inferior analisado deve ser maior que do nível

superior;

- A diferença entre os Mintermos deve ser potência de 2.

Dessa forma teremos agrupamentos dos Mintermos em pares, pares em quadras, quadras em oitavas, etc.

Agrupamentos de Mintermos em pares:

Analisando na coluna ”N°°°° do Mintermos” observamos no primeiro nível somente o Mintermo 0. Verifica-se a existência das regras anteriores para este nível em relação ao nível adjacente imediatamente inferior. Todos os valores dos dois níveis devem ser checados, assim o processo se inicia, neste caso, pela seguinte análise: o Mintermo 1 é maior que o Mintermo 0? Sim. Então verifica-se se a diferença entre eles é potência de 2, neste caso 1 – 0 = 1, que é correlacionado a 2 0 . Portanto temos a formação do primeiro par 0,1 sendo a diferença entre eles colocada entre parêntesis (1). Repetir esses passos até a expressão [4]. Ao final teremos analisado todas as possibilidades de pares chegando a expressão [7].

Agrupamentos de pares em quadras:

Disciplina: Eletrônica Digital

Prof. Sérgio M. Barcelos

32

Faculdade SATC Engenharia Elétrica N°°°° do Decimal Binário N°°°° bits “1” Pares Quadras Mintermos
Faculdade SATC
Engenharia Elétrica
N°°°° do
Decimal
Binário
N°°°° bits “1”
Pares
Quadras
Mintermos
0
000
0 [1]
0
0, 1 (1)
[7] ♦
0,2,4,6 (2,4)
1
001
1
0, 2 (2)
[2]
[8]
0,4,2,6 (4,2)
2
010
1 [3]
2
0, 4 (4)
[9]
4
100
4
2, 6 (4)
[4]
[10]
6
110
4, 6 (2)
2 [5]
6
[11]
7
111
3 [6]
7
6, 7 (1)
[12] ♦

Analisando na coluna ”Pares” verifica-se agora entre os níveis adjacentes a igualdade entre os valores no parêntesis. Obedecendo a mesma seqüência os pares devem ser agrupados formando as quadras. Os valores entre parêntesis identificam a diferença entre o primeiro termo do primeiro par e seu parceiro e o primeiro termo do segundo par (2-0 e 4-0). Se algum par não puder ser associado ele permanece como termo da expressão. Desta maneira os pares identificados e grifados com “” não serão eliminados. Se componentes do mesmo nível apresentar as mesmas características, um deles deve ser eliminado. Por exemplo, as quadras 0,2,4,6 (2,4) e 0,4,2,6 (4,2) têm os mesmos números e uma delas deve ser eliminada.

Resultado da análise para simplificação:

Valores correspondentes às colunas da tabela verdade:

A

B

C

2 2 = 4

2 1 = 2

2 0 = 1

Mintermos independentes = nenhum; Pares = 0,1 (1) pegar um mintermo que identifique o termo,

nesse

caso, os mintermos 0 ou 1. Tomaremos o mintermo 0, A’B’C’. Agora

verifique na tabela de valor correspondente a letra que corresponda o número entre parêntesis após o par (1). A letra que corresponde a 1

é o C, então ele deve ser eliminado. A’B’C’ A’B’ é o par 0,1 (1);

e

6,7 (1) ABC AB é o par 6,7 (1);

Quadras = 0,2,4,6 (2,4) proceder de forma similar ao par. Tomaremos

o termo 2 A’BC’, elimina-se os valores dos termos entre parêntesis (2,4), sendo eles B e A. Assim:

0,2,4,6 (2,4) A’BC’ C’

O expressão simplificada é S = A’B’ + AB + C’.

4.6 – Circuitos lógicos a partir de expressões e vice-versa Todo projeto combinacional ou seqüencial têm sua origem a partir de tabelas verdade que geram expressões e circuitos lógicos.