1- Qu es una memoria SDRAM? Y SRAM?

SDRAM (de las siglas en Ingls Synchronous Dynamic Random-Access Memory) se refiere a una familia de memorias dinmicas de acceso aleatorio (DRAM) que tienen una interfaz sncrona, usadas ya desde principios de 1970.

Tradicionalmente, la memoria dinmica de acceso aleatorio DRAM tena una interfaz asncrona, lo que significaba que el cambio de estado de la memoria se efecta en un cierto tiempo (marcado por las caractersticas de la memoria) desde que cambian sus entradas. En cambio, en las SDRAM el cambio de estado tiene lugar en un momento sealado por una seal de reloj y, por lo tanto, est sincronizada con el bus de sistema del ordenador. El reloj tambin permite controlar una mquina de estados finitos interna que controla la funcin de "pipeline" de las instrucciones de entrada. Esto permite que el chip tenga un patrn de operacin ms complejo que la DRAM asncrona, que no tiene una interfaz de sincronizacin. El mtodo de segmentacin (pipeline) significa que el chip puede aceptar una nueva instruccin antes de que haya terminado de procesar la anterior. En una escritura de datos, el comando "escribir" puede ser seguido inmediatamente por otra instruccin, sin esperar a que los datos se escriban en la matriz de memoria. En una lectura, los datos solicitados aparecen despus de un nmero fijo de pulsos de reloj tras la instruccin de lectura, durante los cuales se pueden enviar otras instrucciones adicionales. (Este retraso se llama latencia y es un parmetro importante a considerar cuando se compra una memoria SDRAM para un ordenador.) Uso Las memorias SDRAM son ampliamente utilizadas en los ordenadores, desde la original SDR SDRAM y las posteriores DDR, DDR2 y DDR3. Actualmente se est produciendo la DDR4 y se prev que estar disponible en 2014. Las memorias

SDRAM tambin estn disponible en variedades registradas, para sistemas que requieren una mayor escalabilidad, como servidores y estaciones de trabajo. Caractersticas Los mdulos SDRAM tienen sus propias especificaciones de tiempo, que pueden ser ms lentas que las de los chips en el mdulo. Cuando los chips SDRAM de 100 MHz aparecieron por primera vez, algunos fabricantes vendan mdulos "de 100 MHz" que no podan funcionar de forma fiable en esa frecuencia de reloj. En respuesta, Intel public el estndar PC100, que describe los requisitos y directrices para la produccin de un mdulo de memoria que puede funcionar de forma fiable a 100 MHz. Esta norma fue muy influyente, y el trmino "PC100" rpidamente se convirti en un identificador comn para mdulos SDRAM de 100 MHz, y los mdulos son ahora comnmente designados como "PC"-nmero (PC66, PC100 o PC133 - aunque el significado actual de los nmeros ha cambiado). SRAM (memoria de acceso sincronizada esttica aleatoria) es un tipo de almacenamiento de datos del equipo, que no necesita de frecuentes actualizaciones. Lo que significa que la informacin de un rea de memoria del equipo no tiene que ser leda y reescrita, a la misma rea, cada cierto tiempo, de ah su nombre esttica Latencia

Ocho circuitos integrados SDRAM en un mdulo DIMM SDR SDRAM PC100. La latencia SDRAM no es intrnsecamente inferior (ms rpido) que la DRAM asncrona. De hecho, las primeras memorias SDRAM eran algo ms lentas que las BEDO-DRAM debido a la lgica adicional. Los beneficios del buffer interno de las SDRAM provienen de su capacidad para intercalar las operaciones en los bancos mltiples de la memoria, lo que aumenta el ancho de banda efectivo. Obsolescencia Existen varios lmites en el rendimiento de la DRAM. El ms conocido es el tiempo de ciclo de lectura, esto es el tiempo entre las sucesivas operaciones de lectura a una fila abierta. Este tiempo se redujo de 10 ns en las SDRAM de 100 MHz a 5 ns en las DDR-400, pero se ha mantenido relativamente sin cambios a travs de las generaciones DDR2-800 y DDR3-1600. Sin embargo, al operar la circuitera de interfaz en mltiplos cada vez mayores de la tasa de lectura fundamental (con

periodos cada vez ms pequeos), el ancho de banda alcanzable ha aumentado rpidamente. Otro lmite es la latencia CAS, el tiempo entre el suministro de la direccin de una columna y la recepcin de los datos correspondientes. De nuevo, esto se ha mantenido relativamente constante entre 10 y 15 ns en las ltimas generaciones de SDRAM DDR. En la prctica la latencia CAS es un nmero especfico de ciclos de reloj programados en el registro de modo de la SDRAM, y tenidos en cuenta por el controlador de la memoria SDRAM. Cualquier valor puede ser programado, pero la SDRAM no funcionar correctamente si es demasiado bajo, ya que este valor de guarda no cubrir la latencia real. A mayores tasas de reloj la latencia CAS medida en ciclos aumenta, aunque en el tiempo sea la misma: 10-15 ns son 2-3 ciclos de reloj de 200 MHz de la DDR-400, 4-6 ciclos para la DDR2-800, y 8-12 ciclos para la DDR3-1600. Historia 1970 Aunque el concepto de memoria DRAM sncrona era conocido desde al menos la dcada de 1970, y fue utilizado con los primeros procesadores de Intel, fue slo en 1993 cuando la SDRAM comenz su camino hacia la aceptacin universal de la industria electrnica. 1993 En 1993, Samsung introdujo su KM48SL2000 DRAM sncrona, y en 2000, la SDRAM haba sustituido a prcticamente todos los otros tipos de DRAM en los ordenadores modernos, debido a su mayor rendimiento. 2007 Desde 2007 las SDRAM DIMM de 168 pines no se utilizan en nuevos sistemas de PC, y las DDR de 184 pines han sido sustituidas en su mayora. Las SDRAM DDR2 son el tipo ms comn usado en equipos nuevos, y las placas base y memorias DDR3 estn ampliamente disponibles, siendo incluso ms baratas que los todava populares productos DDR2. Actualidad Hoy en da prcticamente todas las SDRAM se fabrican de acuerdo con las normas establecidas por la JEDEC, una asociacin de la industria electrnica que adopta los estndares abiertos para facilitar la interoperabilidad de los componentes electrnicos. JEDEC adopt formalmente su primer estndar SDRAM en 1993, y posteriormente aprob ms normas SDRAM, incluyendo las de DDR, DDR2 y DDR3. En la actualidad, los fabricantes ms grandes del mundo de SDRAM incluyen: Samsung Electronics, Panasonic, Micron Technology, y Hynix. Visin detallada

Funcionamiento El uso del bus de datos es complejo y requiere un controlador de memoria DRAM complejo, ya que los datos a escribir en la memoria DRAM deben presentarse en el mismo ciclo que el comando de escritura, pero la lectura produce una salida 2 o 3 ciclos despus del comando correspondiente. El controlador de memoria DRAM debe asegurarse de que el bus de datos nunca se requiere para escritura y lectura simultneamente. Seales de control Todos los comandos estn programados en relacin con el flanco de subida de una seal de reloj. Adems del reloj, hay 6 seales de control, en su mayora de baja activa, que se muestra en el flanco de subida del reloj:

Reloj CKE Habilitar. Cuando esta seal es baja, el chip se comporta como si el reloj se ha detenido. No comandos son interpretados y tiempos de latencia de comando no transcurrir. El estado de las lneas de control de otros no es relevante. El efecto de esta seal es en realidad un retraso de un ciclo de reloj. Es decir, el producto actual ciclo de reloj, como de costumbre, pero el siguiente ciclo de reloj es ignorado, excepto para la prueba de nuevo la entrada de CKE. Reanudar las operaciones normales en el flanco de subida del reloj despus de aquel en el que se toman muestras de CKE alta.

Dicho de otra manera, todas las operaciones de microprocesadores tambin se programan en relacin con el flanco ascendente de un reloj de enmascarados. El reloj enmascarado es el lgico de la entrada de reloj y el estado de la seal de CKE en el flanco de subida anterior de la entrada de reloj.

/ CS Chip Select. Cuando esta seal es alta, el chip hace caso omiso de todas las otras entradas (excepto para CKE), y acta como si se recibe un comando NOP. DQM ocultar los datos. (La letra Q aparece porque, siguiendo las convenciones de la lgica digital, las lneas de datos se conoce como "DQ" lneas.) Al alta, estas seales de supresin de los datos I / O. Cuando acompaan a escribir los datos, los datos no son en realidad por escrito a la DRAM. Cuando afirm alta dos ciclos antes de un ciclo de lectura, la lectura de datos no es la salida del chip. Hay una lnea DQM por 8 bits en un chip x16 de memoria o DIMM. /RAS fila Direccin Strobe. A pesar del nombre, este no es un estrobo, sino simplemente un poco de comandos. Junto con / CAS y / WE, esto selecciona uno de los 8 comandos. / CAS columna Direccin Strobe. A pesar del nombre, este no es un estrobo, sino simplemente un poco de comandos. Junto con / RAS y / WE, esto selecciona uno de los 8 comandos. / WE modo escritura. Junto con / RAS y CAS, esta selecciona uno de los 8 comandos. Esto generalmente se distingue de lectura como los comandos de escribir-como comandos.

Dispositivos SDRAM se dividen internamente en 2 o 4 bancos de datos interna independiente. Uno o dos entradas de la direccin del banco (BA0 y BA1) seleccionar un comando de que el banco se dirige. Muchos de los comandos tambin utilizar una direccin presentados en los pines de direccin de entrada. Algunos comandos, que o bien no utilizar una direccin, o presentar una columna de direccin, tambin utilizan A10 para seleccionar variantes. Los comandos de entender son los siguientes. /CS /RAS /CAS /WE H L L x H H x H H x H L BAn x x x A10 x x x An x x x

L L

H H

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banco banco

L H

columna columna

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banco banco

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columna columna

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banco banco x x L H x

row x x x

Comandos Comando do inhibir (No operacin) Ninguna operacin Burst Terminar: Parada de una rfaga de lectura o escritura en el progreso estallido. Leer: Leer una rfaga de datos de la fila activa. Lea con precarga automtica: Como el anterior, y precarga (cierra la fila) cuando termine. Escribe: Escribe una rfaga de datos a la fila activa. Escribir con precarga automtica: Como el anterior, y precarga (cierra la fila) cuando termine. Active (Activar): abrir una lnea de comandos Leer y Escribir Precarga: Desactivar la fila actual del banco seleccionado. Precargar todos: Desactivar la fila actual de todos los bancos. Actualizacin automtica: Actualizar una fila de cada banco, utilizando un contador interno. Todos los bancos deben ser precargado.

00

mode

Registro de modo de carga: A0 a travs de A9 se cargan para configurar el chip DRAM Los ajustes ms importantes son la latencia CAS (2 o 3 ciclos) y la longitud de la rfaga (1, 2, 4 u 8 ciclos)

Cmo opera Una SDRAM DIMM 512 MB pueda hacerse de los 8 o 9 chips SDRAM, cada uno con 512 Mbyte de almacenamiento, y aportando cada uno de 8 bits de ancho de 64 - o 72-bit de la DIMM. Una tpica de chips SDRAM de 512 Mbit internamente consta de 4 bancos independientes de 16 Mbyte. Cada banco es una matriz de 8.192 lneas de 16.384 bits cada uno. Un banco es o inactivo, activo, o cambiar de uno a otro. Un comando activo activa un banco de inactividad. Se necesita un 2-bit de la direccin del banco (BA0-BA1) y una direccin de la fila 13-bit (A0-A12), y dice que la fila en la matriz del banco de 16.384 amplificadores de sentido. Esto tambin se conoce como "apertura" de la fila. Esta operacin tiene el efecto secundario de actualizar esa fila. Una vez que la fila se ha activado o "abierto", leer y escribir los comandos son posibles. Cada comando requiere una direccin de columna, pero debido a que cada chip funciona en 8 bits a la vez, hay 2048 direcciones de columna posible, necesitando slo 11 lneas de direccin (A0-A9, A11). La activacin requiere un tiempo mnimo, llamado de la fila a retrasar la columna, o TRCD. Esta vez, redondeado al prximo mltiplo del perodo de reloj, especfica el nmero mnimo de ciclos entre un comando activo, y de lectura o escritura de comandos. Durante estos ciclos de retraso, comandos arbitrarios pueden ser enviados a otros bancos, que son completamente independientes. Cuando se emite un comando de lectura, la SDRAM producir la salida de datos correspondiente en las lneas de DQ a tiempo para el flanco de subida del reloj de 2 o 3 ciclos ms tarde (dependiendo de la latencia CAS est configurado). Tras las palabras de la explosin se produjo a tiempo para que los bordes posteriores de reloj en aumento. Un comando de escritura va acompaada de los datos sean escritos en las lneas de DQ en el flanco de subida igual. Es el deber del controlador de memoria para garantizar que la SDRAM no es leer los datos de conduccin en las lneas de DQ, al mismo tiempo que necesita para escribir datos en la unidad de estas lneas. Esto puede ser hecho por esperar hasta que una rfaga de lectura no est en curso, da por concluido el estallido leer, o utilizando la lnea de control DQM.

Cuando el controlador de memoria quiere acceder a una fila diferente, primero debe devolver ese sentido banco amplificadores a un estado de inactividad, listo para sentir la siguiente fila. Esto se conoce como precarga una "operacin", o "cierre" de la fila. La precarga puede ser ordenada de forma explcita, o puede ser realizado de forma automtica a la conclusin de una operacin de lectura o escritura. Una vez ms, hay un tiempo mnimo, la demora de precarga de fila, PRT, que debe transcurrir antes de que el banco est totalmente inactivo y puede recibir otro comando activo. Si bien refrescar una fila es un efecto secundario automtico de activarlo, hay un tiempo mnimo para que esto suceda, lo que requiere un mnimo tiempo de acceso a la fila tRAS, que debe transcurrir entre un comando activa la apertura de una fila, y el comando de precarga correspondiente cierre. Este lmite es generalmente eclipsada por los que desee leer y escribir los comandos a la fila, por lo que su valor tiene poco efecto sobre el rendimiento tpico. Comando de las interacciones La operacin de comando no siempre se permite. La carga de comandos de modo registro requiere que todos los bancos de estar inactivo, y un retraso despus de que los cambios surtan efecto. El comando de actualizacin automtica tambin requiere que todos los bancos de estar inactivo, y toma un refresco tRFC tiempo de ciclo para regresar el chip al estado de inactividad. (Este tiempo es generalmente igual a tRCD + PRT.) El nico otro comando que se permite en un banco de inactividad es el comando activo. Esto lleva, como se mencion anteriormente, tRCD antes de la fila est completamente abierta, y puede aceptar leer y escribir los comandos. Cuando un banco est abierto, hay cuatro comandos permite: leer, escribir, poner fin a estallar, y precarga. Leer y escribir comandos comienzan rfagas, que puede ser interrumpida por los siguientes comandos. La interrupcin de un estallido leer De lectura, se ech terminar, o un comando de precarga se podrn expedir en cualquier momento despus de un comando de lectura, y se interrumpa el estallido ledo despus de la latencia CAS configurado. As que si un comando de lectura se emite en el ciclo de 0, otro comando de lectura se emite en el ciclo 2, y la latencia CAS es 3, entonces el comando de lectura primero se iniciar de ruptura de datos durante los ciclos 3 y 4, a continuacin, los resultados de la segunda lectura comando aparecer a partir de ciclo 5. Si el comando emitido en el ciclo 2 se rompi por terminado, o una precarga del banco activo, entonces no hay salida se genera durante el ciclo 5.

Aunque la interrupcin de leer puede ser a cualquier banco activo, un comando de precarga slo interrumpir el estallido de leer si se quiere que el mismo banco o de todos los bancos, un comando de precarga a un banco diferente no interrumpir una explosin leer. Para interrumpir un estallido ledo por un comando de escritura es posible, pero ms difcil. Se puede hacer, si la seal DQM se utiliza para suprimir la produccin de la SDRAM para que el controlador de memoria pueda manejar datos a travs de las lneas de DQ a la SDRAM a tiempo para la operacin de escritura. Debido a los efectos de DQM en la lectura de datos se retrasan en 2 ciclos, pero los efectos de DQM en escribir los datos son inmediatos, DQM debe ser elevado (para ocultar los datos ledos), comenzando por lo menos dos ciclos antes de escribir comandos, sino que debe reducirse para el ciclo de la escritura de comando (asumiendo que usted desea que el comando de escritura para tener un efecto). Hacer esto en slo dos ciclos de reloj requiere una cuidadosa coordinacin entre el momento de la toma de SDRAM para apagar su produccin en un borde de reloj y el tiempo que los datos deben ser suministrados como entrada a la SDRAM para la escritura en el borde de reloj siguiente. Si la frecuencia de reloj es demasiado alta para permitir el tiempo suficiente, tres ciclos que sean necesarios. Si el comando de lectura incluye auto-precarga, la precarga se inicia el mismo ciclo que el comando de interrupcin. Interrupcin de una escritura estallido Cualquier leer, escribir, o la explosin acabar con el comando, para cualquier banco, ponga fin a un estallido escribir inmediatamente, los datos proporcionados en las lneas de DQ cuando se emite el segundo comando slo se utiliza si el segundo comando es tambin una escritura. Es posible poner fin a un estallido escribir con un comando de precarga (para el mismo banco), pero tambin es ms difcil. Hay un mnimo de tiempo de escritura, TWR, que debe transcurrir entre la ltima operacin de escritura a un banco (el ciclo desenmascarado pasado de una escritura de ruptura) y un comando de precarga siguiente, de modo de escritura instantnea slo podr ser resuelto por un comando de precarga si es lo suficientemente los ciclos se enmascaran detrs (con DQM) para compensar la TWR necesario. Una escritura-con-mando automtico precarga incluye esta demora de forma automtica. Interrupcin de un auto-precarga de comandos Manejo de la interrupcin de la lectura y escritura con auto-precarga SDRAM es una caracterstica opcional, pero muchos lo apoyan. Si se utiliza este, la precarga (despus de leer) o TWR esperar seguido de precarga (despus de una operacin de escritura) comienza el mismo ciclo que el comando de interrupcin. Estallido SDRAM pedido

Un microprocesador moderno con un cache de memoria de acceso general, en unidades de las lneas de cache. Para transferir una lnea de cach de 64 bytes requiere 8 accesos consecutivos a un 64-bit DIMM, que pueden ser provocados por una sola lectura o escritura de comandos mediante la configuracin de los chips de SDRAM, utilizando el registro de modo, para realizar 8-rfagas palabra. Una lnea de cach de buscar es tpicamente provocada por una lectura de una direccin particular, y SDRAM permite que la palabra "crtica" de la lnea de cache para ser transferidos en primer lugar. (Word" aqu se refiere a la anchura de la viruta o SDRAM DIMM, que es de 64 bits para un DIMM tpica). Chips SDRAM de dos convenios de apoyo posible para el ordenamiento de las palabras que quedan en la lnea de cache. Rfagas siempre tener acceso a un bloque alineado de palabras BL consecutivos que comienza en un mltiplo de BL. As, por ejemplo, un 4-acceso estallido palabra a cualquier direccin de la columna 4 a 7 volver palabras 4-7. El orden, sin embargo, depende de la direccin requerida, y la opcin de configurar el tipo de rotura: secuencial o intercalada. Normalmente, un controlador de memoria se requiere uno o el otro. Cuando la longitud de la rfaga es de 1 o 2, el tipo de explosin, no importa. Para una longitud de la rfaga de 1, la palabra que es la nica palabra que tiene acceso. Para una longitud de explosin de 2, la palabra que se accede en primer lugar, y la otra palabra en el bloque alineado se accede a segunda. Esta es la palabra siguiente si se ha especificado una direccin, incluso, y la palabra anterior si se ha especificado una direccin extraa. Para el modo de rfaga secuencial, ms tarde las palabras se acceden en orden creciente en la direccin, ajuste de nuevo al inicio del bloque que se lleg al final. As, por ejemplo, para una longitud de la rfaga de 4, y una direccin de columna solicitada de 5, las palabras se puede acceder en el orden 5-6-7-4. Si la longitud de la rfaga era de 8, el orden de acceso sera 5-6-7-0-1-2-3-4. Esto se hace mediante la adicin de un contador a la direccin de la columna, y haciendo caso omiso lleva ms all de la longitud de la rfaga. El modo de rfaga intercalada calcula la direccin mediante un exclusivo o de cooperacin entre el contador y la direccin. Uso de la direccin de comienzo mismo de 5, 4-estall palabra volvera palabras en el orden 5-4-7-6. Un 8-estall palabra sera 5-4-7-6-1-0-3-2. Aunque ms confuso para los seres humanos, esto puede ser ms fcil de implementar en hardware, y es preferido por los microprocesadores de Intel. Si la direccin de la columna solicitada se encuentra en el inicio de un bloque, modos de rfaga, tanto devolver los datos en el orden secuencial mismo 0-1-2-3-45-6-7. La nica diferencia importa si ir a buscar una lnea de cache de la memoria en orden de las palabras crticas, en primer lugar. Modo de registro

De datos nico SDRAM tiene una tasa de 10 pginas a un bit de modo de registro programable. Ms tarde, el doble de datos de normas de SDRAM tasa aadir registros modo adicional, se dirigi a utilizar los pines banco de direcciones. Para SDRAM SDR, las clavijas de Direccin del Banco y las lneas de direccin A10 y encima se pasan por alto, pero debe ser cero durante un registro de modo de escribir. Los bits se M9 a travs de M0, presentado por la A9 a travs de lneas de direccin A0 durante un ciclo de carga de registro de modo.

M9: Escribe el modo rfaga. Si es 0, escribe utilizar la longitud de la rfaga y el modo de leer. Si 1, todas las escrituras no son de estallido (ubicacin nica). M8, M7: modo de funcionamiento. Reservado, y debe ser 00. M6, M5, M4: latencia CAS. En general, slo 010 (CL2) y 011 (CL3) son legales. Especifica el nmero de ciclos entre un comando de lectura y de salida de datos del chip. El chip tiene un lmite fundamental de este valor en nanosegundos, durante la inicializacin, el controlador de memoria debe utilizar su conocimiento de la frecuencia de reloj de traducir ese lmite en los ciclos. M3: Tipo de rfaga. 0 - peticiones estallido secuencial de pedidos, mientras que 1 peticiones intercalados estallido de pedido. M2, M1, M0: longitud de la rfaga. Los valores de 000, 001, 010 y 011 especifican un tamao de rfaga de 1, 2, 4 u 8 palabras, respectivamente. Cada leer (y escribir, si M9 es 0) llevar a cabo que tiene acceso a muchos, a no ser interrumpido por una parada de reventar u otro comando. Un valor de 111 especifica una explosin fila completa. La explosin continuar hasta que se interrumpan. Full estallidos de fila slo se permite con el tipo de explosin secuencial.

Actualizacin automtica Es posible cargar un chip de memoria RAM por la apertura y cierre (activacin y precarga) cada fila de cada banco. Sin embargo, para simplificar el controlador de memoria, los chips SDRAM de apoyo a una "actualizacin automtica" de comando, que realiza estas operaciones a una fila de cada banco de forma simultnea. La SDRAM tambin mantiene un contador interno, que itera sobre todos los registros posibles. El controlador de memoria, simplemente debe enviar un nmero suficiente de comandos de actualizacin automtica (una por fila, 4096 en el ejemplo que hemos estado usando) cada intervalo de actualizacin (TREF = 64 ms es un valor comn). Todos los bancos debe estar inactivo (cerrado, precargado) cuando se emite este comando.

Modos de bajo consumo

Como se mencion, el reloj de habilitar (CKE) de entrada puede ser usada efectivamente para detener el reloj a una SDRAM. La entrada de CKE se muestra cada flanco de subida del reloj, y si es baja, el siguiente flanco de subida del reloj se omite para cualquier otro fin que el control de CKE. CKE Si se baja, mientras que la SDRAM est realizando operaciones, sino que simplemente se "congela" en el lugar hasta CKE se eleva de nuevo. Si la SDRAM est inactiva (todos los bancos precargado, ningn comando en curso), cuando se baja de CKE, la SDRAM entra automticamente en modo powerdown, poder de consumo mnimo hasta CKE se eleva de nuevo. Esto no debe durar ms de TREF el mximo intervalo de actualizacin, o la memoria del contenido se puede perder. Es legal para detener el reloj en su totalidad durante este tiempo para el ahorro de energa adicional. Por ltimo, si CKE se reduce al mismo tiempo, como un auto de comando de actualizacin se enva a la SDRAM, SDRAM entra en el modo de auto-actualizacin. Esto es como el poder hacia abajo, pero la SDRAM utiliza un temporizador en chip interno para generar ciclos de actualizacin cuando sea necesario. El reloj puede ser detenido durante este tiempo. Si bien el modo de auto-actualizacin consume un poco ms de modo power-down, permite que el controlador de memoria para ser desactivado por completo, lo que comnmente ms que compensa la diferencia. Sucesos de error Adems de DDR, haba varias otras tecnologas de memoria propuesto para suceder a SDR SDRAM. Link DRAM sncrona (SLDRAM) SLDRAM jact de mayor rendimiento y compiti contra la RDRAM. Se desarroll durante la dcada de 1990 por el Consorcio SLDRAM, que consista de aproximadamente 20 fabricantes importantes de la industria informtica. Es un estndar abierto y no requiere de licencias. Las especificaciones para el llamado del bus de 64-bit funcionan a una frecuencia de 200 MHz de reloj. Esto se logra por todas las seales estn en la misma lnea y evitando as el tiempo de sincronizacin de mltiples lneas. Como DDR SDRAM, SLDRAM puede operar al doble de velocidad del reloj del sistema dndole una velocidad efectiva de 400 MHz. Virtual Cannel Memory (VCM) SDRAM VCM era un tipo de propiedad de SDRAM que fue diseado por NEC, pero fue liberado como un estndar abierto, sin derechos de licencia. VCM crea un estado en el que los diferentes procesos del sistema se puede asignar su propio canal virtual, aumentando as la eficacia global del sistema, evitando la necesidad de que los procesos de espacio de bfer accin. Esto se logra mediante la creacin de distintos "bloques" de la memoria, permitiendo que cada bloque de memoria individual a la interfaz por separado con el controlador de memoria y tener su espacio propio

buffer. VCM tiene mayor rendimiento que la SDRAM porque tiene latencias significativamente ms bajos. La tecnologa es un competidor potencial de RDRAM VCM porque no era tan caro como se RDRAM. Un mdulo VCM es mecnica y elctricamente compatible con la SDRAM estndar, sino que debe ser reconocido por el controlador de memoria. Placas pocos fueron producidos con el apoyo del VCM. Generaciones de SDRAM SDR SDRAM (Single Data Rate SDRAM o SDRAM de tasa de datos simple) SDR SDRAM (de las siglas en Ingls Single Data Rate Synchronous Dynamic Random-Access Memory) es un tipo de memoria RAM, de la familia de las SDRAM. DDR SDRAM (Double Data Rate SDRAM o SDRAM de tasa de datos doble Mientras que la latencia de acceso de las memorias DRAM est fundamentalmente limitada por la propia matriz DRAM, el sistema tiene un ancho de banda potencial muy alto porque cada lectura interna es en realidad una fila de miles de bits (no una sola palabra de 8 bits). Para hacer este ancho de banda ms disponible para los usuarios se desarroll la interfaz de doble tasa de datos. Este sistema utiliza los mismos comandos, aceptados una vez por ciclo, pero lee o escribe dos palabras de datos consecutivas por ciclo de reloj. Se aadieron algunos cambios menores en la interfaz de temporizacin de SDR, y la tensin de alimentacin se redujo de 3,3 a 2,5 V, por lo que DDR no es retro compatible con SDR. Las frecuencias reloj tpicas de DDR son de 133, 166 y 200 MHz (7,5, 6, y 5 ns/ciclo respectivamente), generalmente nombradas como DDR-266, DDR-333 y DDR-400 (ya que la tasa de datos es el doble de la frecuencia). Los correspondientes paquetes DIMM de 184 pines son conocidos como PC-2100, PC-2700 y PC-3200. Un rendimiento de hasta DDR-550 (PC-4400) est disponible por cierto precio. DDR2 SDRAM (Double Data Rate type two SDRAM o SDRAM de tasa de datos doble de tipo dos) La DDR2 SDRAM es muy similar a la DDR SDRAM, pero duplica de nuevo la unidad mnima de lectura o escritura interna hasta las 4 palabras consecutivas. Esto permite que la tasa de bus vuelva a doblarse sin necesidad de aumentar la frecuencia de reloj interna de las operaciones de RAM. Por otra parte las operaciones internas se realizan en unidades 4 veces ms grandes que una SDRAM simple (2 ms que la DDR). Sin embargo el interfaz con el bus sigue siendo de dos palabras por cada ciclo de reloj (por eso sigue siendo Double Data Ratio), por lo que la frecuencia interna de la memoria es la mitad que la del bus, manera que esas 4 palabras se presenten en dos pares consecutivos en el bus. El protocolo de bus tambin se simplific para permitir un mayor rendimiento en la operacin. Asimismo se aadi un pin adicional para la seleccin de banco de memoria (Ba2) para permitir 8 bancos en chips de memoria RAM de gran tamao.

Las frecuencias de bus tpicas de la DDR2 son 200, 266, 333 o 400 MHz (periodos de 5, 3,75, 3 y 2,5 ns respectivamente), generalmente llamados DDR2-400, DDR2533, DDR2-667 y DDR2-800. Los correspondientes paquetes DIMM de 240 pines son desde PC2-3200 hasta PC2-6400. La DDR2 SDRAM actualmente est disponible a una velocidad de reloj de hasta 533 MHz, generalmente llamado DDR2-1066 y los mdulos DIMM correspondientes se conocen como PC2-8500 (tambin PC2-8600, dependiendo del fabricante). Un rendimiento de hasta DDR21250 (PC2-10000) est disponible por cierto precio. Ntese que debido a que las operaciones internas se realizan a la mitad de la frecuencia de reloj, a igual tasa de datos se tiene una mayor latencia que en DDR. Por ejemplo una memoria DDR2-400 (velocidad del reloj interno de 100 MHz) tiene una latencia algo ms alta que los mdulos DDR-400 (velocidad del reloj interno de 200 MHz). DDR3 SDRAM (Double Data Rate type three SDRAM o SDRAM de tasa de datos doble de tipo tres) DDR3 contina la tendencia, duplicando el mnimo de lectura o escritura en la unidad a 8 palabras consecutivas. Esto permite otra duplicacin de la velocidad de bus sin tener que cambiar la velocidad de reloj de las operaciones internas. Para mantener las transferencias de 800-1600 Mb/s, la matriz RAM interna tiene que realizar slo 100-200 millones de accesos por segundo. Como ocurre con todas las generaciones de DDR, los comandos estn limitados a un ciclo de reloj, y La latencia vuelve a aumentar al tener que convertir una lectura de 8 palabras en 4 pares para su salida al bus. Los chips de memoria DDR3 son actualmente 2012 los ms habituales en equipos nuevos, teniendo frecuencias de bus de 400, 533, 667 y 800 MHz, que se nombran como DDR3-800, DDR3-1066, DDR-1333 y DDR3-1600 respectivamente, y se montan en mdulos PC3-6400, PC3-8500, PC3-10600 y PC3-12800 respectivamente. Tasas de hasta DDR3-2000 estn disponible por cierto precio. DDR4 SDRAM (Double Data Rate type four SDRAM o SDRAM de tasa de datos doble de tipo cuatro)

DDR4 es el sucesor de DDR3, revelado en el foro de desarrollo Intel en 2008, y su lanzamiento es inminente 2012. Se espera que DDR4 alcance el mercado masivo sobre el 2015, lo que es comparable a los 5 aos que llev la transicin de DDR2 a DDR3. Se espera que los nuevos chips tengan una alimentacin de 1,2 Vo menos, contra los 1,5 V de DDR3, y tasas de datos de hasta 2 GB/s. Se espera que inicialmente tengan frecuencias de bus de 2133 MHz, pero con potencial estimado de llegar hasta los 4266 MHz y bajar el voltaje hasta 1,05 V en 2013.

Al contrario que en los anteriores desarrollos, DDR4 no incrementar en ancho de las lecturas, que seguir siendo de 8 bytes como en DDR3, sino que intercalar lecturas en diferentes bancos para alcanzar las velocidades de bus deseadas. En febrero de 2009 Samsung valid los chips DRAM de 40 nm, considerados un avance significativo hacia el desarrollo de DDR4, mientras que los chips actuales comienzan a migrarse a 50 nm. En enero de 2011 Samsung anunci la finalizacin y liberacin para pruebas de un mdulo RAM DDR4 de 30 nm de 2 GB, con un ancho de banda mximo de 2,13 Gb/s a 1,2 V, y usando tecnologa pseudo drenador abierto que gasta un 40% menos que un mdulo DDR3 equivalente. Tabla de caractersticas Tipo SDR DDR DDR2 Caractersticas Vcc = 3,3 V Seal: LVTTL Acceso mnimo: 2 palabras Vcc = 2,5 V Seal: SSTL_2 (2,5 V) Acceso mnimo: 4 palabras Vcc = 1,8 V Seal: SSTL_18 (1,8 V) Reloj interno a frecuencia 1/2 Acceso mnimo: 8 palabras Vcc = 1,5 V Seal: SSTL_15 (1,5 V) Reloj interno a frecuencia Vcc 1,2 V

DDR3

DDR4

SRAM: Static Random Access Memory (SRAM), o Memoria Esttica de Acceso Aleatorio es un tipo de memoria basada en semiconductores que a diferencia de la memoria DRAM, es capaz de mantener los datos, mientras est alimentada, sin necesidad de circuito de refresco. Sin embargo, s son memorias voltiles, es decir que pierden la informacin si se les interrumpe la alimentacin elctrica.

No debe ser confundida con la SDRAM (Syncronous DRAM). Estas memorias son de Acceso Aleatorio, lo que significa que las posiciones en la memoria pueden ser escritas o ledas en cualquier orden, independientemente de cual fuera la ltima posicin de memoria accedida. Cada bit en una SRAM se almacena en cuatro transistores, que forman un biestable. Este circuito biestable tiene dos estados estables, utilizados para almacenar (representar) un 0 o un 1. Se utilizan otros dos transistores adicionales para controlar el acceso al biestable durante las operaciones de lectura y escritura. Una SRAM tpica utilizar seis MOSFET para almacenar cada bit. Adicionalmente, se puede encontrar otros tipos de SRAM, que utilizan ocho, diez, o ms transistores por bit.1 2 3 Esto es utilizado para implementar ms de un puerto de lectura o escritura en determinados tipos de memoria de video. Un menor nmero de transistores por celda, har posible reducir el tamao de esta, reduciendo el coste por bit en la fabricacin, al poder implementar ms celdas en una misma oblea de silicio. Es posible fabricar celdas que utilicen menos de seis transistores, pero en los casos de tres transistores4 5 o uno solo se estara hablando de memoria DRAM, no SRAM. El acceso a la celda es controlado por un bus de control (WL en la figura), que controla los dos transistores de acceso M5 y M6, quienes controlan si la celda debe ser conectada a los buses BL y BL. Ambos son utilizados para transmitir datos tanto para las operaciones de lectura como las de escritura, y aunque no es estrictamente necesario disponer de ambos buses, se suelen implementar para mejorar los mrgenes de ruido. A diferencia de la DRAM, en la cual la seal de la lnea de salida se conecta a un capacitador, y este es el que hace oscilar la seal durante las operaciones de lectura, en las celdas SRAM son los propios biestables los que hacen oscilar dicha seal, mientras que la estructura simtrica permite detectar pequeas variaciones de voltaje con mayor precisin. Otra ventaja de las memorias SRAM frente a DRAM, es que aceptan recibir todos los bits de direccin al mismo tiempo. El tamao de una memoria SRAM con m lneas de direccin, y n lneas de datos es 2m palabras, o 2m n bits. Modos de operacin de una SRAM Una memoria SRAM tiene tres estados distintos de operacin: standby, en el cual el circuito est en reposo, reading o en fase de lectura, durante el cual los datos son ledos desde la memoria, y writing o en fase de escritura, durante el cual se actualizan los datos almacenados en la memoria.

Reposo Si el bus de control (WL) no est activado, los transistores de acceso M5 y M6 desconectan la celda de los buses de datos. Los dos biestables formados por M1 M4 mantendrn los datos almacenados, en tanto dure la alimentacin elctrica. Lectura Se asume que el contenido de la memoria es 1, y est almacenado en Q. El ciclo de lectura comienza cargando los buses de datos con el 1 lgico, y luego activa WL y los transistores de control. A continuacin, los valores almacenados en Q y Q se transfieren a los buses de datos, dejando BL en su valor previo, y ajustando BL a travs de M1 y M5 al 0 lgico. En el caso que el dato contenido en la memoria fuera 0, se produce el efecto contrario: BL ser ajustado a 1 y BL a 0. Escritura El ciclo de escritura se inicia aplicando el valor a escribir en el bus de datos. Si se trata de escribir un 0, se ajusta BL a 1 y BL a 0, mientras que para un 1, basta con invertir los valores de los buses. Una vez hecho esto, se activa el bus WL, y el dato queda almacenado. Aplicaciones y usos Caractersticas La memoria SRAM es ms cara, pero ms rpida y con un menor consumo (especialmente en reposo) que la memoria DRAM. Es utilizada, por tanto, cuando es necesario disponer de un menor tiempo de acceso, o un consumo reducido, o ambos. Debido a su compleja estructura interna, es menos densa que DRAM, y por lo tanto no es utilizada cuando es necesaria una alta capacidad de datos, como por ejemplo en la memoria principal de los computadores personales. Frecuencia de reloj y potencia El consumo elctrico de una SRAM vara dependiendo de la frecuencia con la cual se accede a la misma: puede llegar a tener un consumo similar a la DRAM cuando es usada en alta frecuencia, y algunos circuitos integrados pueden consumir varios vatios durante su funcionamiento. Por otra parte, las SRAM utilizadas con frecuencia baja, tienen un consumo bastante menor, del orden de micro-vatios. Usos de las SRAM Como producto de propsito general: Con interfaces asncronas como chips 32Kx8 de 28 pines (nombrados XXC256), y productos similares que ofrecen transferencias de hasta 16Mbit por chip. Con

interfaces sncronas, principalmente como caches y otras aplicaciones que requieran transferencias rpidas, de hasta 18Mbit por chip. Integrados en chip: Como memoria RAM o de cache en micro-controladores. Como cache primaria en micro controladores, como por ejemplo la familia x86. Para almacenar los registros de microprocesadores. En circuitos integrados. En FPGAs y CPLDs.

Usos integrados en productos Las SRAM se utilizan en sistemas cientficos e industriales, electrnica del automvil, y similares. Tambin se pueden encontrar en prcticamente todos los productos de uso cotidiano que implementen una interfaz electrnica de usuario. Tambin se puede encontrar memorias SRAM en los computadores personales, estaciones de trabajo, Reuters y la gran mayora de perifricos. Uso de aficionados Los aficionados a la electrnica prefieren las memorias SRAM debido a su sencilla interfaz, ya que es mucho ms fcil trabajar con SRAM que con DRAM, al no existir ciclos de refresco, y poder acceder directamente a los buses de direccin y de datos en lugar de tener que utilizar multiplexores. Adems, las SRAM solo necesitan tres buses de control: Chip Enable (CE), Write Enable (WE), y Output Enable (OE). En el caso de las SRAM sncronas, se tiene adems la seal de reloj (CLK)

Tipos de SRAM SRAM no voltiles Las memorias SRAM no voltiles (NVRAM) presentan el funcionamiento tpico de las RAM, pero con la caracterstica distintiva de que los datos almacenados en ellas son preservados aun cuando se interrumpe la alimentacin elctrica. Se utilizan en situaciones donde se requiere conservar la informacin almacenada sin necesidad

de alimentacin alguna, normalmente donde se desea evitar el uso de bateras (o bien no es posible).6 SRAM asncrona Las SRAM asncronas estn disponibles en tamaos desde 4Kb hasta 32Mb.7 Con un tiempo reducido de acceso, son adecuadas para el uso en equipos de comunicaciones, como switches, Reuters, telfonos IP, tarjetas DSLAM, y en electrnica de automocin. Por tipo de transistor Transistor Bipolar de Unin o BJT (de tipo TTL o ECL) muy rpidos, pero con un consumo muy alto. MOSFET (de tipo CMOS) consumo reducido, los ms utilizados actualmente. Por funcin Asncronas independientes de la frecuencia de reloj. Sncronas todas las operaciones son controladas por el reloj del sistema. 2- Los Encapsulados de las Memorias de una PC. Dado que los chips de silicio son muy delicados, incluso una pequea partcula de polvo o de gota de agua puede afectar su funcionamiento. La luz tambin pueden causar mal funcionamiento. Para combatir estos problemas, los chips se encuentran protegidos por una carcasa o encapsulado. El encapsulado cumple las siguientes funciones: Excluir las influencias ambientales: La humedad y el polvo en el aire son causas directas de defectos en los dispositivos semiconductores, adems de las vibraciones y los golpes. La iluminacin y los imanes tambin pueden causar mal funcionamiento. EL encapsulado evita estas influencias externas, y protege el chip de silicio. Permitir la conectividad elctrica: Si los chips de silicio fueran simplemente encerrados dentro de un encapsulado no podran intercambiar seales con el exterior. Los encapsulados permiten la fijacin de conductores metlicos denominados pines o esferas de soldadura (BGA) permitiendo que las seales sean enviadas a y desde el dispositivo semiconductor. Disipar el calor: Los chips de silicio se calientan durante el funcionamiento. Si la temperatura del chip se eleva hasta valores demasiados altos, el chip funcionara mal, se desgastara o se destruir dependiendo del valor de temperatura alcanzado. Los encapsulados pueden efectivamente liberar el calor generado.

Mejorar el manejo y montaje: Debido a que los circuitos incorporados en chips de silicio y los chips de silicio en s son tan pequeos y delicados, no pueden ser fcilmente manipulados, y realizar un montaje en esa pequea escala sera difcil. Colocar el chip en una cpsula hace que sea ms fcil manejar y de montar en placas de circuitos impresos. Existen 2 clasificaciones generales para lo encapsulados, segn contengan circuitos integrados o componentes discretos, encapsulados IC y encapsulados discretos respectivamente. Tipos de Encapsulados

DIP: Los pines se extienden a lo largo del encapsulado (en ambos lados) y tiene como todos los dems una muesca que indica el pin nmero 1. Este encapsulado bsico fue el ms utilizado hace unos aos y sigue siendo el preferido a la hora de armar plaquetas por partes de los amantes de la electrnica casera debido a su tamao lo que facilita la soldadura. Hoy en da, el uso de este encapsulado (industrialmente) se limita a UVEPROM y sensores.

SIP: Los pines se extienden a lo largo de un solo lado del encapsulado y se lo monta verticalmente en la plaqueta. La consiguiente reduccin en la zona de montaje permite una densidad de montaje mayor a la que se obtiene con el DIP.

PGA: Los mltiples pines de conexin se sitan en la parte inferior del encapsulado. Este tipo se utiliza para CPUs de PC y era la principal opcin a la hora de considerar la eficiencia pin-capsula-espacio antes de la introduccin de BGA. Los PGAs se fabricaron de plstico y cermica, sin embargo actualmente el plstico es el ms utilizado, mientras que los PGAs de cermica se utilizan para un pequeo nmero de aplicaciones.

SOP: Los pines se disponen en los 2 tramos ms largos y se extienden en una forma denominada gull wing formation, este es el principal tipo de montaje superficial y es ampliamente utilizado especialmente en los mbitos de la microinformtica, memorias y IC analgicos que utilizan un nmero relativamente pequeo de pines.

TSOP: Simplemente una versin ms delgada del encapsulado SOP.

QFP: Es la versin mejorada del encapsulado SOP, donde los pines de conexin se extienden a lo largo de los cuatro bordes. Este es en la actualidad el encapsulado de montaje superficial ms popular, debido que permite un mayor nmero de pines.

SOJ: Las puntas de los pines se extienden desde los dos bordes ms largos dejando en la mitad una separacin como si se tratase de 2 encapsulados en uno. Recibe ste nombre porque los pines se parecen a la letra J cuando se lo mira desde el costado. Fueron utilizados en los mdulos de memoria SIMM.

QFJ: Al igual que el encapsulado QFP, los pines se extienden desde los 4 bordes.

QFN: Es similar al QFP, pero con los pines situados en los cuatro bordes de la parte inferior del encapsulado. Este encapsulado puede hacerse en modelos de poca o alta densidad.

TCP: El chip de silicio se encapsula en forma de cintas de pelculas, se puede producir de distintos tamaos, el encapsulado puede ser doblado. Se utilizan principalmente para los drivers de los LCD.

BGA: Los terminales externos, en realidad esferas de soldadura, se sitan en formato de tabla en la parte inferior del encapsulado. Este encapsulado puede obtener una alta densidad de pines, comparado con otros encapsulados como el QFP, el BGA presenta la menor probabilidad de montaje defectuoso en las plaquetas. Mtodo casero para desoldar un encapsulado BGA.

LGA: Es un encapsulado con electrodos alineados en forma de array en su parte inferior. Es adecuado para las operaciones donde se necesita alta velocidad debido a su baja inductancia. Adems, en contraste con el BGA, no tiene esferas de soldadura por lo cual la altura de montaje puede ser reducida.

3- Memoria de Acceso Aleatorio (Memoria RAM) La memoria de acceso aleatorio (en ingls: random-access memory) se utiliza como memoria de trabajo para el sistema operativo, los programas y la mayora del software. Es all donde se cargan todas las instrucciones que ejecutan el procesador y otras unidades de cmputo. Se denominan de acceso aleatorio porque se puede leer o escribir en una posicin de memoria con un tiempo de espera igual para cualquier posicin, no siendo necesario seguir un orden para acceder a la informacin de la manera ms rpida posible. Durante el encendido del computador, la rutina POST verifica que los mdulos de memoria RAM estn conectados de manera correcta. En el caso que no existan o no se detecten los mdulos, la mayora de tarjetas madres emiten una serie de pitidos que indican la

ausencia de memoria principal. Terminado ese proceso, la memoria BIOS puede realizar un test bsico sobre la memoria RAM indicando fallos mayores en la misma.

La expresin memoria RAM se utiliza frecuentemente para describir a los mdulos de memoria utilizados en los computadores personales y servidores. En el sentido estricto, esta memoria es solo una variedad de la memoria de acceso aleatorio: las ROM, memorias Flash, cach (SRAM), los registros en procesadores y otras unidades de procesamiento tambin poseen la cualidad de presentar retardos de acceso iguales para cualquier posicin. Los mdulos de RAM son la presentacin comercial de este tipo de memoria, que se compone de circuitos integrados soldados sobre un circuito impreso independiente, en otros dispositivos como las consolas de videojuegos, la RAM va soldada directamente sobre la placa principal. Uno de los primeros tipos de memoria RAM fue la memoria de ncleo magntico, desarrollada entre 1949 y 1952 y usada en muchos computadores hasta el desarrollo de circuitos integrados a finales de los aos 60 y principios de los 70. Esa memoria requera que cada bit estuviera almacenado en un toroide de material ferromagntico de algunos milmetros de dimetro, lo que resultaba en dispositivos con una capacidad de memoria muy pequea. Antes que eso, las computadoras usaban rels y lneas de retardo de varios tipos construidas para implementar las funciones de memoria principal con o sin acceso aleatorio. En 1969 fueron lanzadas una de las primeras memorias RAM basadas en semiconductores de silicio por parte de Intel con el integrado 3101 de 64 bits de memoria y para el siguiente ao se present una memoria DRAM de 1024 bytes, referencia 1103 que se constituy en un hito, ya que fue la primera en ser comercializada con xito, lo que signific el principio del fin para las memorias de ncleo magntico. En comparacin con los integrados de memoria DRAM actuales, la 1103 es primitiva en varios aspectos, pero tena un desempeo mayor que la memoria de ncleos.

Mdulos de memoria tipo SIPP instalados directamente sobre la placa base. En 1973 se present una innovacin que permiti otra miniaturizacin y se convirti en estndar para las memorias DRAM: la multiplexacin en tiempo de la direcciones de memoria. MOSTEK lanz la referencia MK4096 de 4096 bytes en un empaque de 16 pines,1 mientras sus competidores las fabricaban en el empaque DIP de 22 pines. El esquema de direccionamiento2 se convirti en un estndar de facto debido a la gran popularidad que logr esta referencia de DRAM. Para finales de los 70 los integrados eran usados en la mayora de computadores nuevos, se soldaban directamente a las placas base o se instalaban en zcalos, de manera que ocupaban un rea extensa de circuito impreso. Con el tiempo se hizo obvio que la instalacin de RAM sobre el impreso principal, impeda la miniaturizacin, entonces se idearon los primeros mdulos de memoria como el SIPP, aprovechando las ventajas de la construccin modular. El formato SIMM fue una mejora al anterior, eliminando los pines metlicos y dejando unas reas de cobre en uno de los bordes del impreso, muy similares a los de las tarjetas de expansin, de hecho los mdulos SIPP y los primeros SIMM tienen la misma distribucin de pines. A finales de los 80 el aumento en la velocidad de los procesadores y el aumento en el ancho de banda requerido, dejaron rezagadas a las memorias DRAM con el esquema original MOSTEK, de manera que se realizaron una serie de mejoras en el direccionamiento como las siguientes: FPM-RAM (Fast Page Mode RAM) Inspirado en tcnicas como el "Burst Mode" usado en procesadores como el Intel 486,3 se implant un modo direccionamiento en el que el controlador de memoria enva una sola direccin y recibe a cambio esa y varias consecutivas sin necesidad de generar todas las direcciones. Esto supone un ahorro de tiempos ya que ciertas operaciones son repetitivas cuando se desea acceder a muchas posiciones consecutivas. Funciona como si deseramos visitar todas las casas en una calle: despus de la primera vez no sera necesario decir el nmero de la calle

nicamente seguir la misma. Se fabricaban con tiempos de acceso de 70 o 60 ns y fueron muy populares en sistemas basados en el 486 y los primeros Pentium. EDO-RAM (Extended Data Output RAM) Lanzada en 1995 y con tiempos de accesos de 40 o 30 ns supona una mejora sobre su antecesora la FPM. La EDO, tambin es capaz de enviar direcciones contiguas pero direcciona la columna que va utilizar mientras que se lee la informacin de la columna anterior, dando como resultado una eliminacin de estados de espera, manteniendo activo el buffer de salida hasta que comienza el prximo ciclo de lectura. BEDO-RAM (Burst Extended Data Output RAM) Fue la evolucin de la EDO RAM y competidora de la SDRAM, fue presentada en 1997. Era un tipo de memoria que usaba generadores internos de direcciones y acceda a ms de una posicin de memoria en cada ciclo de reloj, de manera que lograba un desempeo un 50% mejor que la EDO. Nunca sali al mercado, dado que Intel y otros fabricantes se decidieron por esquemas de memoria sincrnicos que si bien tenan mucho del direccionamiento MOSTEK, agregan funcionalidades distintas como seales de reloj.

Mdulos formato SIMM de 30 y 72 pines, los ltimos fueron utilizados con integrados tipo EDO-RAM. Tecnologas de memoria La tecnologa de memoria actual usa una seal de sincronizacin para realizar las funciones de lectura-escritura de manera que siempre est sincronizada con un reloj del bus de memoria, a diferencia de las antiguas memorias FPM y EDO que eran asncronas. Hace ms de una dcada toda la industria se decant por las tecnologas sncronas, ya que permiten construir integrados que funcionen a una frecuencia superior a 66 MHz. Tipos de DIMMs segn su cantidad de Contactos o Pines: 72-pin SO-DIMM (no el mismo que un 72-pin SIMM), usados por FPM DRAM y EDO DRAM 100-pin DIMM, usado por printer SDRAM 144-pin SO-DIMM, usados por SDR SDRAM 168-pin DIMM, usados por SDR SDRAM (menos frecuente para FPM/EDO DRAM

En reas de trabajo y/o servidores) 172-pin MicroDIMM, usados por DDR SDRAM 184-pin DIMM, usados por DDR SDRAM 200-pin SO-DIMM, usados por DDR SDRAM y DDR2 SDRAM 204-pin SO-DIMM, usados por DDR3 SDRAM 240-pin DIMM, usado por DDR2 SDRAM, DDR3 SDRAM y FB-DIMM DRAM 244-pin MiniDIMM, usados por DDR2 SDRAM SDR SDRAM Memoria sncrona, con tiempos de acceso de entre 25 y 10 ns y que se presentan en mdulos DIMM de 168 contactos. Fue utilizada en los Pentium II y en los Pentium III, as como en los AMD K6, AMD Athlon K7 y Duron. Est muy extendida la creencia de que se llama SDRAM a secas, y que la denominacin SDR SDRAM es para diferenciarla de la memoria DDR, pero no es as, simplemente se extendi muy rpido la denominacin incorrecta. El nombre correcto es SDR SDRAM ya que ambas (tanto la SDR como la DDR) son memorias sncronas dinmicas. Los tipos disponibles son: PC66: SDR SDRAM, funciona a un mx. de 66,6 MHz. PC100: SDR SDRAM, funciona a un mx. de 100 MHz. PC133: SDR SDRAM, funciona a un mx. de 133,3 MHz. RDRAM Se presentan en mdulos RIMM de 184 contactos. Fue utilizada en los Pentium IV. Era la memoria ms rpida en su tiempo, pero por su elevado costo fue rpidamente cambiada por la econmica DDR. Los tipos disponibles son: PC600: RIMM RDRAM, funciona a un mximo de 300 MHz. PC700: RIMM RDRAM, funciona a un mximo de 356 MHz. PC800: RIMM RDRAM, funciona a un mximo de 400 MHz. PC1066: RIMM RDRAM, funciona a un mximo de 533 MHz. DDR SDRAM Memoria sncrona, enva los datos dos veces por cada ciclo de reloj. De este modo trabaja al doble de velocidad del bus del sistema, sin necesidad de aumentar la frecuencia de reloj. Se presenta en mdulos DIMM de 184 contactos en el caso de ordenador de escritorio y en mdulos de 144 contactos para los ordenadores porttiles. Los tipos disponibles son: PC1600 o DDR 200: funciona a un mx. de 200 MHz. PC2100 o DDR 266: funciona a un mx. de 266,6 MHz. PC2700 o DDR 333: funciona a un mx. de 333,3 MHz. PC3200 o DDR 400: funciona a un mx. de 400 MHz. PC4500 o DDR 500: funciona a un mx. de 500 MHz

DDR2 SDRAM Las memorias DDR 2 son una mejora de las memorias DDR (Double Data Rate), que permiten que los bferes de entrada/salida trabajen al doble de la frecuencia del ncleo, permitiendo que durante cada ciclo de reloj se realicen cuatro transferencias. Se presentan en mdulos DIMM de 240 contactos. Los tipos disponibles son: PC2-4200 o DDR2-533: funciona a un mx. de 533,3 MHz. PC2-5300 o DDR2-667: funciona a un mx. de 666,6 MHz. PC2-6400 o DDR2-800: funciona a un mx. de 800 MHz. PC2-8600 o DDR2-1066: funciona a un mx. de 1066,6 MHz. PC2-9000 o DDR2-1200: funciona a un mx. de 1200 MHz DDR3 SDRAM Las memorias DDR 3 son una mejora de las memorias DDR 2, proporcionan significantes mejoras en el rendimiento en niveles de bajo voltaje, lo que lleva consigo una disminucin del gasto global de consumo. Los mdulos DIMM DDR 3 tienen 240 pines, el mismo nmero que DDR 2; sin embargo, los DIMMs son fsicamente incompatibles, debido a una ubicacin diferente de la muesca. Los tipos disponibles son: PC3-6400 o DDR3-800: funciona a un mx. de 800 MHz. PC3-8500 o DDR3-1066: funciona a un mx. de 1066,6 MHz. PC3-10600 o DDR3-1333: funciona a un mx. de 1333,3 MHz. PC3-12800 o DDR3-1600: funciona a un mx. de 1600 MHz. PC3-14900 o DDR3-1866: funciona a un mx. de 1866,6 MHz. PC3-17000 o DDR3-2133: funciona a un mx. de 2133,3 MHz. PC3-19200 o DDR3-2400: funciona a un mx. de 2400 MHz. PC3-21300 o DDR3-2666: funciona a un mx. de 2666,6 MHz. Mdulos de la memoria RAM Los mdulos de memoria RAM son tarjetas de circuito impreso que tienen soldados integrados de memoria DRAM por una o ambas caras. La implementacin DRAM se basa en una topologa de Circuito elctrico que permite alcanzar densidades altas de memoria por cantidad de transistores, logrando integrados de cientos o miles de megabits. Adems de DRAM, los mdulos poseen un integrado que permiten la identificacin de los mismos ante el computador por medio del protocolo de comunicacin SPD. La conexin con los dems componentes se realiza por medio de un rea de pines en uno de los filos del circuito impreso, que permiten que el mdulo al ser instalado en un zcalo apropiado de la placa base, tenga buen contacto elctrico con los controladores de memoria y las fuentes de alimentacin. Los primeros mdulos comerciales de memoria eran SIPP de formato propietario, es decir no haba un estndar entre distintas marcas. Otros mdulos propietarios bastante conocidos fueron los RIMM, ideados por la empresa RAMBUS.

La necesidad de hacer intercambiable los mdulos y de utilizar integrados de distintos fabricantes condujo al establecimiento de estndares de la industria como los JEDEC. Mdulos SIMM: Formato usado en computadores antiguos. Tenan un bus de datos de 16 o 32 bits Mdulos DIMM: Usado en computadores de escritorio. Se caracterizan por tener un bus de datos de 64 bits. Mdulos SO-DIMM: Usado en computadores porttiles. Formato miniaturizado de DIMM. Relacin con el resto del sistema

Diagrama de la arquitectura de un ordenador. Dentro de la jerarqua de memoria la RAM se encuentra en un nivel despus de los registros del procesador y de las cachs en cuanto a velocidad. Los mdulos de memoria se conectan elctricamente a un controlador de memoria que gestiona las seales entrantes y salientes de los integrados DRAM. Las seales son de tres tipos: direccionamiento, datos y seales de control. En el mdulo de memoria esas seales estn divididas en dos buses y un conjunto miscelneo de lneas de control y alimentacin, Entre todas forman el bus de memoria que conecta la RAM con su controlador: Bus de datos: Son las lneas que llevan informacin entre los integrados y el controlador. Por lo general estn agrupados en octetos siendo de 8, 16,32 y 64 bits, cantidad que debe igualar el ancho del bus de datos del procesador. En el pasado, algunos formatos de mdulo, no tenan un ancho de bus igual al del procesador. En ese caso haba que montar mdulos en pares o en situaciones extremas, de a 4 mdulos, para completar lo que se denominaba banco de memoria, de otro modo

el sistema no funciona. Esa fue la principal razn para aumentar el nmero de pines en los mdulos, igualando al ancho de bus de procesadores como el Pentium a 64 bits, a principios de los 90. Bus de direcciones: Es un bus en el cual se colocan las direcciones de memoria a las que se requiere acceder. No es igual al bus de direcciones del resto del sistema, ya que est multiplexado de manera que la direccin se enva en dos etapas. Para ello el controlador realiza temporizaciones y usa las lneas de control. En cada estndar de mdulo se establece un tamao mximo en bits de este bus, estableciendo un lmite terico de la capacidad mxima por mdulo. Seales miscelneas: Entre las que estn las de la alimentacin (Vdd, Vss) que se encargan de entregar potencia a los integrados. Estn las lneas de comunicacin para el integrado de presencia que sirve para identificar cada mdulo. Estn las lneas de control entre las que se encuentran las llamadas RAS (row address strobe) y CAS (column address strobe) que controlan el bus de direcciones, por ltimo estn las seales de reloj en las memorias sincrnicas SDRAM. Algunos controladores de memoria en sistemas como PC y servidores se encuentran embebidos en el llamado "North Bridge" o "Puente Norte" de la placa base. Otros sistemas incluyen el controlador dentro del mismo procesador (en el caso de los procesadores desde AMD Athlon 64 e Intel Core i7 y posteriores). En la mayora de los casos el tipo de memoria que puede manejar el sistema est limitado por los sockets para RAM instalados en la placa base, a pesar que los controladores de memoria en muchos casos son capaces de conectarse con tecnologas de memoria distintas. Una caracterstica especial de algunos controladores de memoria, es el manejo de la tecnologa canal doble (Dual Channel), donde el controlador maneja bancos de memoria de 128 bits, siendo capaz de entregar los datos de manera intercalada, optando por uno u otro canal, reduciendo las latencias vistas por el procesador. La mejora en el desempeo es variable y depende de la configuracin y uso del equipo. Esta caracterstica ha promovido la modificacin de los controladores de memoria, resultando en la aparicin de nuevos chipsets (la serie 865 y 875 de Intel) o de nuevos zcalos de procesador en los AMD (el 939 con canal doble, reemplazo el 754 de canal sencillo). Los equipos de gama media y alta por lo general se fabrican basados en chipsets o zcalos que soportan doble canal o superior, como en el caso del zcalo (o socket, en ingls) 1366 de Intel, que usaba un triple canal de memoria, o su nuevo LGA 2011 que usa cudruple canal. Deteccin y correccin de errores Existen dos clases de errores en los sistemas de memoria, las fallas (Hard fails) que son daos en el hardware y los errores (soft errors) provocados por causas fortuitas. Los primeros son relativamente fciles de detectar (en algunas condiciones el diagnstico es equivocado), los segundos al ser resultado de eventos aleatorios, son ms difciles de hallar. En la actualidad la confiabilidad de las memorias RAM frente a los errores, es suficientemente alta como para no realizar verificacin sobre los datos almacenados, por lo menos para aplicaciones de

oficina y caseras. En los usos ms crticos, se aplican tcnicas de correccin y deteccin de errores basadas en diferentes estrategias: La tcnica del bit de paridad consiste en guardar un bit adicional por cada byte de datos y en la lectura se comprueba si el nmero de unos es par (paridad par) o impar (paridad impar), detectndose as el error. Una tcnica mejor es la que usa ECC, que permite detectar errores de 1 a 4 bits y corregir errores que afecten a un slo bit. Esta tcnica se usa slo en sistemas que requieren alta fiabilidad. Por lo general los sistemas con cualquier tipo de proteccin contra errores tienen un costo ms alto, y sufren de pequeas penalizaciones en desempeo, con respecto a los sistemas sin proteccin. Para tener un sistema con ECC o paridad, el chipset y las memorias deben tener soporte para esas tecnologas. La mayora de placas base no poseen dicho soporte. Para los fallos de memoria se pueden utilizar herramientas de software especializadas que realizan pruebas sobre los mdulos de memoria RAM. Entre estos programas uno de los ms conocidos es la aplicacin Memtest86+ que detecta fallos de memoria. Memoria RAM registrada Es un tipo de mdulo usado frecuentemente en servidores, posee circuitos integrados que se encargan de repetir las seales de control y direcciones: las seales de reloj son reconstruidas con ayuda del PLL que est ubicado en el mdulo mismo. Las seales de datos se conectan de la misma forma que en los mdulos no registrados: de manera directa entre los integrados de memoria y el controlador. Los sistemas con memoria registrada permiten conectar ms mdulos de memoria y de una capacidad ms alta, sin que haya perturbaciones en las seales del controlador de memoria, permitiendo el manejo de grandes cantidades de memoria RAM. Entre las desventajas de los sistemas de memoria registrada estn el hecho de que se agrega un ciclo de retardo para cada solicitud de acceso a una posicin no consecutiva y un precio ms alto que los mdulos no registrados. La memoria registrada es incompatible con los controladores de memoria que no soportan el modo registrado, a pesar de que se pueden instalar fsicamente en el zcalo. Se pueden reconocer visualmente porque tienen un integrado mediano, cerca del centro geomtrico del circuito impreso, adems de que estos mdulos suelen ser algo ms altos.4 Durante el ao 2006 varias marcas lanzaron al mercado sistemas con memoria FB-DIMM que en su momento se pensaron como los sucesores de la memoria registrada, pero se abandon esa tecnologa en 2007 dado que ofreca pocas ventajas sobre el diseo tradicional de memoria registrada y los nuevos modelos con memoria DDR3.5 Tipos y Capacidad de las Memorias RAM MEMORIA DIMM

Este tipo de memorias puede ser visualizado en computadoras ya algo antiguas siendo su capacidad muy limitada. Una de las formas ms fciles de identificar esta memoria es que cuenta con dos ranuras algo separadas en la parte inferior por lo que es imposible confundir este tipo de memoria

La capacidad de esta memoria es muy poca ya que solo hay de 32 MB, 64 MB, 128 MB, 256 MB, 512 MB Las mquinas que utilizan este tipo de memorias suelen ser Intel Pentium ll o Intel Pentium III Este tipo de mquinas tienen un lmite escalables de 768 MB en Intel Pentium ll o 1GB en Intel Pentium lll Es necesario recordar que a lo mximo que podemos instalar es Windows XP y que este sistema solo utiliza un mnimo de 128 o un mximo de 512 MB para su correcto funcionamiento y el excedente de memoria en la mayora de las ocasiones son desperdiciados. Al adquirir una nueva memoria es necesario hacer notar al vendedor que necesitas una memoria con el mismo bus (frecuencia) que la que tiene tu computadora. MEMORIAS RIMM El funcionamiento de este tipo de memorias es muy peculiar ya que solo funciona en pares, y necesitan ser de la misma capacidad para funcionar. Tambin son conocidas como espejo ya que necesitan otra memoria de igual valor para funcionar.

Fueron creadas en un inicio para maquinas Intel Pentium IV pero fueron remplazados rpidamente por nuevas tecnologas Al igual que las memorias DIMM estas tienen dos ranuras en la parte inferior con la diferencia de que estas estn bastante juntas y ms al centro La capacidad de esta memoria va desde 64 MB, 128 MB, 256 MB EL tipo de sistema que podemos colocar a este tipo de mquinas es Windows XP ya que por funcionar en par solo podemos colocar un mximo de 512 MB en la mayora de las mquinas. MEMORIA DDR

Con la tecnologa avanzando tan de prisa este tipo de memoria remplazo rpidamente a las memorias RIM. Una de las formas de identificar este tipo de memoria es que cuentan con una sola ranura como se puede ver en la imagen un tanto colocada hacia la derecha, vindola de frente a la etiqueta

Las capacidades disponibles en este tipo de memorias van desde 128 MB, 256 MB, 512 MB y 1 GB Las mquinas que utilizan este tipo de memoria se le pueden colocar un mximo de 2 GB de memoria en total, ya que solo cuentan con dos slots para colocar memorias y eso puede variar el tipo de tarjeta madre En ese tipo de mquinas podemos colocar Windows XP, Windows 7 o Windows 8 Hay que recordar que Windows 7 y 8 necesita un mnimo de 1 GB de memorias y necesariamente 2 GB para un funcionamiento ms rpido y eficaz. Por ultimo mencionaremos que los tipos de sistema que podemos cargar con esta memoria es de 32bits (*86) No todas las mquinas de este tipo soportan Windows 8 MEMORIA DDR ll Este tipo de memoria suple al modelo anterior con facilidad ya que las caractersticas propias de esta memoria son mucho ms eficientes que la memoria anterior.

A simple vista parece no haber mucha diferencia con el modelo anterior. Para identificar este tipo de memoria basta con ver que tiene chips en ambos lados de la memoria y el tamao de estos se reduce a comparacin del modelo anterior. Tambin podemos ver que la ranura de esta memoria se encuentra casi en el centro de la memoria Las capacidades de esta memoria son 256 MB, 512 MB, 1 GB, 2 GB, y 4 Gigabytes (GB). En este tipo de mquinas podemos colocar un mximo de 4 Gb de RAM con algunas excepciones, siendo con esta caracterstica y dependiendo el procesador buenas candidatas a S.O. de 64 bits El tipo de mquinas que usan estas memorias son Pentium 4, Core 2 Duo, Core 2 Quad y Core Quad y en procesadores de la familia amd tenemos amd sepron, Athlon 64, Athlon 64 X2, Athlon 64X2 Dual Core

MEMORIA DDR 3

Por ultimo tenemos a este tipo de memorias que son las ms modernas que han salidos (pero no tarda en salir el siguiente).

Por ser la tecnologa ms moderna este tipo de memoria deja a las dems por la calle de la amargura, ya que sus caractersticas son imponentes a comparacin de modelos anteriores. Las capacidades de esta memoria son 1 GB, 2 GB, 4 GB, 8 GB y 32 Gb Este tipo de memorias las podemos encontrar en mquinas de la familia Intel i5 e i7 y AMD Phenom, AMD FX-74.

Para ubicar este tipo de memorias basta con ver la posicin de la nica ranura que se encuentra un poco ms hacia el lado izquierdo de la memoria vindola de frente. En esta imagen encontraremos los tres tipos de memoria ms actuales ya mencionadas anteriormente.

4- La memoria RAM es ROM? Y al revs? Dentro de las Memorias fsicas en nuestro Hardware, existen dos tipos en funcin de lectura/escritura o solamente lectura: la Memoria RAM y la Memoria ROM,

aunque se diferencien slo con una letra (a!= o), tambin tienen diferencias tcnicas que ampliar a continuacin. La Memoria RAM es la que todos conocemos, pues es la memoria de acceso aleatorio o directo; es decir, el tiempo de acceso a una celda de la memoria no depende de la ubicacin fsica de la misma (se tarda el mismo tiempo en acceder a cualquier celda dentro de la memoria). Son llamadas tambin memorias temporales o memorias de lectura y escritura. En este tipo particular de Memoria es posible leer y escribir a voluntad. La Memoria RAM est destinada a contener los programas cambiantes del usuario y los datos que se vayan necesitando durante la ejecucn y reutilizable, y su inconveniente radica en la volatilidad al contratarse el suministro de corriente; si se pierde la alimentacin elctrica, la informacin presente en la memoria tambin se pierde. Por este motivo, surge la necesidad de una memoria que permanentemente, guarde los archivos y programas del usuario que son necesarios para mantener el buen funcionamiento del sistema que en se ejecute en la misma. La Memoria ROM nace por esta necesidad, con la caracterstica principal de ser una memoria de slo lectura, y por lo tanto, permanente que slo permite la lectura del usuario y no puede ser reescrita. Por esta caracterstica, la Memoria ROM se utiliza para la gestin del proceso de arranque, el chequeo inicial del sistema, carga del sistema operativo y diversas rutinas de control de dispositivos de entrada/salida que suelen ser las tareas encargadas a los programas grabados en la Memoria ROM. Estos programas (utilidades) forman la llamada BIOS del Sistema. Entonces, en conclusin: - La Memoria RAM puede leer/escribir sobre s misma por lo que, es la memoria que utilizamos para los programas y aplicaciones que utilizamos da a da - La Memoria ROM como caso contrario, slo puede leer y es la memoria que se usa para el BIOS del Sistema.