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UNIVERSIDADE FEDERAL DE SANTA CATARINA

DEPARTAMENTO DE ENGENHARIA ELTRICA


Rodrigo de Souza Santos
RETIFICADOR TRIFSICO BIDIRECIONAL COM
ALTO FATOR DE POTNCIA APLICADO
EXCITAO DE GERADORES SNCRONOS
Florianpolis
2013
Rodrigo de Souza Santos
RETIFICADOR TRIFSICO BIDIRECIONAL COM
ALTO FATOR DE POTNCIA APLICADO
EXCITAO DE GERADORES SNCRONOS
Dissertao submetida ao Programa
de Ps-Graduao em Engenharia El-
trica para a obteno do Grau de Mes-
tre em Engenharia Eltrica.
Orientador: Prof. Ivo Barbi, Dr. Ing.
Florianpolis
2013
Catalogao na fonte elaborada pela biblioteca da
Universidade Federal de Santa Catarina
A cha catalogrca confeccionada pela Biblioteca Central.
Tamanho: 7cm x 12 cm
Fonte: Times New Roman 9,5
Maiores informaes em:
http://www.bu.ufsc.br/design/Catalogacao.html
Rodrigo de Souza Santos
RETIFICADOR TRIFSICO BIDIRECIONAL COM
ALTO FATOR DE POTNCIA APLICADO
EXCITAO DE GERADORES SNCRONOS
Esta Dissertao foi julgada aprovada para a obteno do Ttulo
de Mestre em Engenharia Eltrica, e aprovada em sua forma nal pelo
Programa de Ps-Graduao em Engenharia Eltrica.
Florianpolis, 20 de maro 2013.
Prof. Patrick Kuo Peng, Dr. Eng.
Coordenador do Curso
Banca Examinadora:
Prof. Ivo Barbi, Dr. Ing.
Orientador
Prof. Joo Marcos Castro Soares, Me. Eng.
Prof. Thiago Soeiro, D. Sc.
Prof. Marcelo Lobo Heldwein, D. Sc.
Prof. Arnaldo Perin, Dr. Ing.
minha famlia.
AGRADECIMENTOS
Agradecimentos opcionais, caso existam pessoas ou entidades a
quem se deve apoio ou suporte ao trabalho ora apresentado.
Que a inspirao chegue no depende de
mim. A nica coisa que posso fazer ga-
rantir que ela me encontre trabalhando.
Pablo Picasso
Resumo
Esta pesquisa apresenta um estudo sobre reticadores trifsicos e bi-
direcionais para a aplicao em excitao em geradores sncronos (m-
quina sncrona com excitao independente). O objetivo estudar
topologias que operem em alta frequncia e possuam um alto fator
de potncia de entrada. Aps a avaliao dos requisitos necessrios,
so propostas algumas topologias, com o objetivo de selecionar apenas
uma. Dentre as topologias propostas, o Reticador de Tenso Trif-
sico foi escolhido e se tornou o foco dessa pesquisa. Foi realizada uma
anlise vetorial para determinar uma tcnica de modulao adequada
(Modulao Vetorial) e tambm foi estudado o seu modelo orientado
ao controle, a partir de coordenadas sncronas (dq0). Um prottipo de
6kW foi dimensionado e testado para validar a anlise terica.
Palavras-chave: Sistemas de excitao, reticador de tenso trifsico,
alto fator de potncia, modulao vetorial, modelo em coordenadas
sncronas (dq0), CDS F2812.
Abstract
This research presents a study about three-phase bidirectional recti-
ers for application on excitation systems for synchronous generators
(Wound Field Synchronous Generator). The aim is study topologies for
operating at high frequency with a high input power factor. After evalu-
ating the requirements, some topologies are proposed, in order to select
only one. Among the proposed topologies, the Current Source Rectier
was chosen and became the focus of this research. Vector analysis was
performed to determine an appropriate modulation technique (Space
Vector Modulation) and was also studied their control-oriented model
from synchronous coordinates (dq0). A prototype was 6kW scaled and
tested to validate the theoretical analysis.
Keywords: Excitation systems, current source rectier, three-phase
six-switch buck rectier, high power factor, space vector modulation,
dq0 model, DSC F2812
Lista de Figuras
Figura 2.1 Exemplo de um sistema de Excitao Direta. . . . . . . . . 4
Figura 2.2 Ponte de Graetz a Tiristor. . . . . . . . . . . . . . . . . . . . . . . . . . . 5
Figura 2.3 Tenso e corrente de entrada na Ponte de Graetz a
Tiristor, para um ngulo de disparo de 100

. . . . . . . . . . . . . . . . . . . . 5
Figura 2.4 Caractersticas do sistema de excitao com destaque
ao reticador de excitao. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6
Figura 2.5 Modelo do transformador trifsico. . . . . . . . . . . . . . . . . . . . 7
Figura 2.6 Representao do circuito equivalente do enrolamento
de campo do gerador sncrono e uma aproximao adotada nessa
pesquisa. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7
Figura 2.7 Representao do Plano VI com o uxo de potncia de
cada quadrante de operao. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8
Figura 2.8 Reticador PFC e seu circuito equivalente visto da en-
trada. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9
Figura 2.9 Reticador Buck monofsico. . . . . . . . . . . . . . . . . . . . . . . . . 10
Figura 2.10 Reticador Half-Bridge com sada em corrente. . . . . . . 11
Figura 2.11 Reticador de Tenso Monofsico. . . . . . . . . . . . . . . . . . . . 11
Figura 2.12 Reticador de Tenso Trifsico Srie. . . . . . . . . . . . . . . . . 12
Figura 2.13 Reticador de Tenso Scott Srie. . . . . . . . . . . . . . . . . . . . . 13
Figura 2.14 Reticador de Tenso Trifsico. . . . . . . . . . . . . . . . . . . . . . . 13
Figura 2.15 Transformador Scott apresentando o aproveitamento
da disperso para ltragem das componentes harmnicas da to-
pologia. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14
Figura 2.16 Possveis realizaes do interruptor bidirecional em ten-
so. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15
Figura 3.1 Reticador de Tenso Trifsico Ideal. . . . . . . . . . . . . . . . . 17
Figura 3.2 Denominao dos interruptores do Reticador de Ten-
so Trifsico. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18
Figura 3.3 Circuito Equivalente do Reticador de Tenso Trifsico
com o interruptor de trs posies. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19
Figura 3.4 Estados topolgicos do Reticador de Tenso Trifsico. 20
Figura 3.5 Circuito Equivalente do RTT. . . . . . . . . . . . . . . . . . . . . . . . . 23
Figura 3.6 Circuito equivalente do Reticador de Tenso Trifsico
a partir do VMQI.. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24
Figura 3.7 Tenses e correntes sobre os interruptores do RTT. . . 26
Figura 3.8 Detalhe das correntes dos interruptores do grupo posi-
tivo. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27
Figura 3.9 Filtro de Entrada do Reticador de Tenso Trifsico. 29
Figura 3.10 Filtro LC monofsico.. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29
Figura 3.11 Filtro LC monofsico equivalente para altas frequn-
cias. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30
Figura 3.12 Resposta em frequncia de um sistema de segunda or-
dem. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 31
Figura 3.13 Filtro LC monofsico sem resistncias parasitas. . . . . . 33
Figura 3.14 Diagrama de fasores do ltro LC monofsico. . . . . . . . . 34
Figura 4.1 Plano com a representao da coordenada i

. . . . . 39
Figura 4.2 Trajetria do Vetor Equivalente no plano . . . . . . . . . 39
Figura 4.3 Estados topolgicos e seus vetores resultantes - vetor
nulo. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 40
Figura 4.4 Estados topolgicos e seus vetores resultantes - vetores

I
1
a

I
3
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 41
Figura 4.5 Estados topolgicos e seus vetores resultantes - vetores

I
4
a

I
6
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 42
Figura 4.6 Mapa de Vetores do Reticador de Tenso Trifsico. . 43
Figura 4.7 Exemplo de ponderao do tempo de aplicao dos
vetores do conversor. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 44
Figura 4.8 Mapa de Vetores do RTT representando o mximo ve-
tor de referncia. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 45
Figura 4.9 Mapa de Vetores do Reticador de Tenso Trifsico. . 46
Figura 4.10 Detalhe do Setor 1. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 48
Figura 4.11 Sequncia de Vetores escolhida para o RTT (Represen-
tao Vetorial). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 48
Figura 4.12 Sequncia de Comutao para o Setor 1. . . . . . . . . . . . . . 49
Figura 4.13 Composio dos vetores do conversor para formar o
vetor de referncia. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 51
Figura 4.14 Variao dos tempos de aplicao dos vetores no setor
1. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 54
Figura 4.15 Variao dos tempos de aplicao dos vetores no setor
2. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 57
Figura 4.16 Sequncia de Comutao para todos os setores. . . . . . . 59
Figura 4.17 Razo cclica dos interruptores S
1
e S
4
. . . . . . . . . . . . . . . 62
Figura 4.18 VMQI da funo de comutao do brao a. . . . . . . . . . 62
Figura 4.19 VMQI da funo de comutao dos braos a, b e c. . . . 64
Figura 4.20 Diagrama de blocos para implementao da modulao
vetorial. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 64
Figura 4.21 Sinais de comando e razes cclicas dos interruptores,
obtida por simulao numrica. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 65
Figura 4.22 Funo de comutao de brao (a, b e c) e seus respec-
tivos VMQI. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 66
Figura 4.23 Espectro da funo de comutao do brao a. . . . . . . . . 66
Figura 5.1 Representao das coordenadas sncronas no plano 69
Figura 5.2 Circuito equivalente do Reticador de Tenso Trifsico
em Coordenadas abc com um ltro LC na entrada e carga RL. . . 71
Figura 5.3 Lado ca do RTT em coordenadas abc. . . . . . . . . . . . . . . . . 72
Figura 5.4 Lado CC do RTT em coordenadas abc . . . . . . . . . . . . . . . 77
Figura 5.5 Circuito equivalente do Reticador de Tenso Trifsico
em coordenadas dq0. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 80
Figura 5.6 Diagrama de blocos com o acoplamento entre i
d
e i
q
.. 81
Figura 5.7 Diagrama de blocos do desacoplamento de i
F,d
e i
F,q
. 81
Figura 5.8 Diagrama de blocos do controle das correntes de en-
trada e sada. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 84
Figura 5.9 Validao do modelo de pequenos sinais da planta de
i
d
/d
d
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 87
Figura 5.10 Teste de degrau no controle de i
F,d

e i
F,q

. . . . . . . . . . . 89
Figura 5.11 Validao do modelo de pequenos sinais da planta de
i
o
/i
d
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 90
Figura 5.12 Diagrama de blocos do controle das correntes de sada. 91
Figura 5.13 Validao do modelo de pequenos sinais da planta de
i
o
/d
d
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 93
Figura 5.14 Validao do modelo de pequenos sinais da planta de
i
o
/d
d
simplicado. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 94
Figura 5.15 Diagrama de blocos do q-PLL. . . . . . . . . . . . . . . . . . . . . . . . 94
Figura 5.16 Diagrama de blocos do modelo de pequenos sinais do
q-PLL. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 96
Figura 6.1 Resposta em frequncia do ltro de entrada para os
parmetros de projeto. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 103
Figura 6.2 Modelo de interruptor utilizado no clculo das perdas
em conduo.. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 106
Figura 6.3 Variao da potncia perdida na comutao pela vari-
ao de . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 108
Figura 6.4 Modelo trmico dos interruptores juntamente com o
sistema de resfriamento. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 110
Figura 6.5 Diagrama de Blocos dos Circuitos Auxiliares que com-
pem o RTT. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 113
Figura 6.6 Circuito de Condicionamento de Sinal para a Tenso
de Entrada. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 115
Figura 6.7 Circuito de Condicionamento de Sinal para as Corren-
tes de Entrada. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 116
Figura 6.8 Circuito de Condicionamento de Sinal para a Corrente
de Sada. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 117
Figura 6.9 Circuito de Tratamento dos sinais de comando dos in-
terruptores. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 118
Figura 6.10 Diagrama de blocos da estratgia de controle da cor-
rente de sada. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 121
Figura 6.11 Funo de Transferncia de Lao Aberto no Compen-
sada. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 123
Figura 6.12 Funo de Transferncia de Lao Aberto Compensada.125
Figura 6.13 Funo de Transferncia de Malha Fechada. . . . . . . . . . . 126
Figura 6.14 Equao a Diferenas do Compensador da Corrente de
Sada. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 127
Figura 6.15 Funo de Transferncia de Lao Aberto da Malha de
Sincronismo. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 128
Figura 6.16 Equao a Diferenas do Circuito de Sincronismo. . . . . 128
Figura 6.17 Diagrama de blocos para implementao da modulao
vetorial. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 129
Figura 6.18 Esquema da aplicao do vetor de comutao. . . . . . . . 130
Figura 6.19 Fluxograma geral implementado no software do DSC. 131
Figura 7.1 Foto do Prottipo Construdo. . . . . . . . . . . . . . . . . . . . . . . . 133
Figura 7.2 Foto do Transformador Isolador. . . . . . . . . . . . . . . . . . . . . . 134
Figura 7.3 Setup de Testes montado para ensaiar o RTT. . . . . . . . 134
Figura 7.4 Sinal de comando para os interruptores do RTT. . . . . . 135
Figura 7.5 Sinal de comando para os interruptores do RTT - de-
talhe do perodo de comutao. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 136
Figura 7.6 Valor mdio quase instantneo das funes de comuta-
o s
1
, s
4
e s
a
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 136
Figura 7.7 Tenso sobre o Interruptor S
2
, Corrente de Sada I
o
e
Tenso sobre o Capacitor v
a
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 137
Figura 7.8 Detalhe da Tenso mxima (a) e mnima (b) bloqueada
pelo interruptor S
2
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 137
Figura 7.9 Corrente e tenso de Sada e tenso sobre o interruptor
bidirecional S
2
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 138
Figura 7.10 Tenso de entrada v
a
e correntes de entrada i
A
e i
B
. . 138
Figura 7.11 Tenso e corrente na fase a da entrada. . . . . . . . . . . . . . 139
Figura 7.12 Parmetros de Potncia de Entrada e Sada. . . . . . . . . . 140
Figura 7.13 Correntes de Entrada i
A
, i
B
e i
C
. . . . . . . . . . . . . . . . . . . . . 140
Figura 7.14 Resposta do sistema para um degrau na corrente de
referncia de 20A para 16, 2A. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 141
Figura 7.15 Resposta da simulao para um degrau na corrente de
referncia de 20A para 16, 2A. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 142
Figura 7.16 Resultado do Ensaio de Reverso de Energia. . . . . . . . . 144
Figura A.1 Conveno das correntes e tenses no interruptor bidi-
recional em tenso. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 160
Figura A.2 Reticador de Tenso Trifsico. . . . . . . . . . . . . . . . . . . . . . . 160
Figura A.3 Reticador de Tenso Trifsico. . . . . . . . . . . . . . . . . . . . . . . 161
Figura A.4 Representao do circuito antes da comutao. . . . . . . . 161
Figura A.5 Representao do circuito aps a comutao. . . . . . . . . . 162
Figura A.6 Circuito equivalente no Setor 1. . . . . . . . . . . . . . . . . . . . . . . 166
Figura A.7 Possveis tenses sobre os interruptores no setor 1. . . . 167
Figura A.8 Sequncia de comutao para o setor 1. . . . . . . . . . . . . . . 168
Figura A.9 Potncia dissipada na comutao para Sw
4
e para D
4
em funo de . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 172
Lista de Tabelas
Tabela 3.1 Descrio dos estados topolgicos do Reticador de
Tenso Trifsico . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21
Tabela 4.1 Descrio dos vetores do Reticador de Tenso Trif-
sico . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 43
Tabela 4.2 Intervalo de cada um dos setores. . . . . . . . . . . . . . . . . . . . . 46
Tabela 4.3 Sequncia de Comutao para Cada Setor . . . . . . . . . . . 50
Tabela 5.1 Parmetros utilizados na simulao de validao do
modelo. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 87
Tabela 6.1 Especicaes do Prottipo. . . . . . . . . . . . . . . . . . . . . . . . . . 97
Tabela 6.2 Parmetros iniciais de projeto . . . . . . . . . . . . . . . . . . . . . . . 98
Tabela 6.3 Especicaes do Transformador de Entrada. . . . . . . . . 100
Tabela 6.4 Resultado dos Ensaios de Curto Circuito no Transfor-
mador Isolador . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 100
Tabela 6.5 Parmetros principais do Capacitor B32796G3166 . . . 102
Tabela 6.6 Parmetros de Desempenho do Filtro de Entrada . . . . 103
Tabela 6.7 Parmetros principais do Interruptor IRG7PH46UD . 105
Tabela 6.8 Parmetros principais do Diodo DSEI60-12A . . . . . . . . 105
Tabela 6.9 Parmetros do modelo de perdas dos interruptores e
do diodo. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 106
Tabela 6.10 Parmetros de entrada para o Clculo Trmico. . . . . . . 109
Tabela 6.11 Parmetros do Dissipador HS21575 . . . . . . . . . . . . . . . . . . 111
Tabela 6.12 Parmetros do Transformador escolhido para medio
das tenses de entrada. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 114
Tabela 6.13 Parmetros do sensor de corrente LAH 25-NP. . . . . . . . 116
Tabela 6.14 Parmetros do driver DRO100D25A. . . . . . . . . . . . . . . . . 119
Tabela 6.15 Parmetros das fontes auxiliares utilizadas. . . . . . . . . . . 119
Tabela 6.16 Parmetros do DSC TMS320F2812. . . . . . . . . . . . . . . . . . 120
Tabela 6.17 Especicaes do compensador do controle da corrente
de sada. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 124
Tabela 7.1 Parmetros do circuito de grampeamento. . . . . . . . . . . . 135
Tabela A.1 Caractersitcas da comutao no RTT. . . . . . . . . . . . . . . . 162
Tabela A.2 Parmetros do ponto de operao para o IGBT IRG7PH46UD1.164
Tabela A.3 Parmetros do ponto de operao para o diodo DSEI60-
12A. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 165
Tabela A.4 Tenso sobre os interruptores para cada estado topo-
lgico. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 166
Tabela A.5 Intervalo do Setor 1 e de seus subsetores. . . . . . . . . . . . . 168
Tabela A.6 Energia perdida na comutao para o Setor 1. . . . . . . . 169
LISTA DE ABREVIATURAS E SIGLAS
Abreviatura/Sigla Descrio
A/D Analgico/Digital
AVR Automatic Voltage Regulator - Regulador de Ten-
so Automtico
ca Corrente Alternada
cc corrente contnua
CSR Current Source Rectier - Reticador Fonte de
Corrente
DSC Digital Signal Controller - Controlador Digital de
Sinais
Eq. Equao - Controlador Digital de Sinais
FFT Fast Fourier Transformer - Transformada Rpida
de Fourier
Fig. Figura - Transformada Rpida de Fourier
FP Fator de Potncia
FTLA Funo de Transferncia de Lao Aberto
IEC International Electrotechnical Commission - Co-
misso Eletrotcnica Internacional
IEEE Institute of Electrical and Electronics Engineers -
Instituto de Engenheiros Eltricos e Eletrnicos
IGBT Insulated Gate Bipolar Transistor - Transistor Bi-
polar de Porta Isolada
INEP Instituto de Eletrnica de Potncia
MOSFET Metal Oxide Semiconductor Field Eect Transis-
tor - Transistor de Efeito de Campo Metal-xido-
Semicondutor
PFC Power Factor Correction - Correo do Fator de
Potncia
PLL Phase Locked Loop - Malha Amarrada por Fase
PWM Pulse Width Modulation - Modulao por Largura
de Pulso
RB-IGBT Reverse Blocking Insulated Gate Bipolar Transis-
tor - Transistor Bipolar de Porta Isolada com Blo-
queio Reverso
RTT Reticador de Tenso Trifsico
RTBB Reticador Trifsico Bidirecional Tipo Buck
Abreviatura/Sigla Descrio
SVM Space Vector Modulation - Modulao Vetorial
Tab. Tabela
THD Total Harmonic Distortion - Taxa de Distoro
Harmnica
VMQI Valor Mdio Quase Instantneo
WFSM Wound Field Synchronous Machine - Mquina
Sncrona com Excitao Independente
ZVS Zero Voltage Switching - Comutao sob tenso
nula
LISTA DE SMBOLOS
Smbolo Descrio Unidade
Defasagem imposta pelo ltro de entrada rad
ngulo da corrente/tenso de entrada rad

in
ngulo de referncia do diagrama de blocos do
q-PLL
rad

o
ngulo de sada do diagrama de blocos do q-PLL rad

o
Constante de Tempo do Enrolamento de Campo
da Mquina Sncrona
s
Coeciente de Amortecimento do Filtro de En-
trada
-

e
Frequncia Angular de Entrada rad/s
%THD
i
Taxa de Distoro Harmnica da corrente de en-
trada
%
at
f
sw
Atenuao do ltro na frequncia de comutao -
C Capacitncia do ltro de entrada F
C
g
Capacitor do Circuito de Grampeamento da ten-
so de sada
F
C
i
(s) Compensador do controle das correntes de en-
trada do RTT
-
C
io
(s) Compensador do controle da corrente de sada do
RTT
-
C
pll
Compensador da malha de controle do PLL -
d
1..6
Razo Cclica do Interruptor S
1..6
-
d
a,b,c
Valor Mdio Quase Instantneo das funes de
comutao dos braos a, b ou c
-
D
d
Ponto de Operao da funo de comutao de
brao de eixo direto
-
E
o
Energia armazenada no indutor de sada J

d
abc
Vetor dos VMQI das funes de comutao de
brao do RTT em coordenadas abc
-
f
0
Frequncia de corte do ltro de entrada Hz
f
e
Frequncia Linear de Entrada Hz
f
smp
Frequncia de Amostragem do Conversor Anal-
gico/Digital
Hz
f
sw
Frequncia de Comutao do Conversor Hz
G
id
(s) Funo de transferncia de pequenos sinais de
i
F,d
(s)/d
d
(s)
-
Smbolo Descrio Unidade
G
iq
(s) Funo de transferncia de pequenos sinais de
i
F,q
(s)/d
q
(s)
-
G
p,i
o
(s) Modelo de pequenos sinais de i
o
/d
d
. -
G
p,i
o

(s) Modelo simplicado de pequenos sinais de i


o
/d
d
. -
G
SV M
(s) Funo de Transferncia do Modulador SVM
g
1..6
Sinais de comando dos tiristores -

I
0..6
Vetores de corrente do Reticador de Tenso Tri-
fsico
-
H
i
o
(s) Funo de Transferncia do circuito de aquisio
da corrente de sada
-
i Unidade imaginria complexa -
i

Corrente de entrada do reticador no eixo A


i

Corrente de entrada do reticador no eixo A


i

Corrente de entrada do reticador no eixo A


i
A

Corrente de entrada correspondente a fase A de


entrada referida ao lado primrio do transforma-
dor
A
i
B

Corrente de entrada correspondente a fase B de


entrada referida ao lado primrio do transforma-
dor
A
i
C

Corrente de entrada correspondente a fase C de


entrada referida ao lado primrio do transforma-
dor
A
i
a
Corrente de entrada do reticador correspondente
a fase a de entrada
A
I
a,pk;fn
Valor de pico da componente fundamental da cor-
rente de entrada do reticador
A
I
a,ef;fn
Valor ecaz da componente fundamental da cor-
rente de entrada do reticador
A
i
b
Corrente de entrada do reticador correspondente
a fase b de entrada
A
i
c
Corrente de entrada do reticador correspondente
a fase c de entrada
A
I
F,d
Ponto de operao da corrente de entrada ltrada
de eixo direto
A
I
F,q
Ponto de operao da corrente de entrada ltrada
de eixo em quadratura
A
i
F,0
Corrente de entrada ltrada de modo comum A
i
F,d
Corrente de entrada ltrada de eixo direto A
Smbolo Descrio Unidade
i
F,q
Corrente de entrada ltrada de eixo em quadra-
tura
A

i
F,abc
Vetor das correntes de entrada ltradas do RTT
em coordenadas abc
A
I
max
Corrente Mxima A
I
o,ref
Referncia para o controle de corrente de sada A
i
o
Corrente de Sada A

I
ref
Vetor de Referncia -
i
s
Corrente no interruptor A
i
s
n
,ef
Corrente ecaz no interruptor S
n
A
i
s
n
,md
Corrente mdia no interruptor S
n
A
K
AD
Ganho da converso analgico/digital
L Indutncia do ltro de entrada H
L
leak
1..3
Indutncia de disperso do transformador vista
do lado secundrio
H
M ndice de Modulao -
P
D
Perdas totais no diodo W
P
D,cond
Perdas por conduo no diodo W
P
D,com
Perdas por comutao no diodo W
P
S
Perdas totais no IGBT W
P
S,cond
Perdas por conduo no IGBT W
P
S,com
Perdas por comutao no IGBT W
p Potncia Instantnea W
p
e
Potncia instantnea de entrada do RTT W
P
o
Potncia Ativa na Sada do RTT W
p
o
Potncia instantnea de sada do RTT W
q potncia reativa instantnea IVA
R
g
Resistor do Circuito de Grampeamento da tenso
de sada

R
s
Resistncia Srie do indutor do ltro de entrada
R
s,on
Resistncia de conduo do IGBT
R
d,on
Resistncia de conduo do diodo
R
sd
Resistncia srie da indutncia de disperso vista
do lado secundrio

R
sd,ad
Resistncia Srie adicional
S
1..6
Interruptores Controlados -
S

1..4
Interruptores controlados do Reticador de Ten-
so Scott Srie
-
Smbolo Descrio Unidade
S

1..4
Interruptores controlados do Reticador de Ten-
so Scott Srie
-
S
a
1..4
Interruptores controlados do Reticador de Ten-
so Trifsico Srie
-
S
b
1..4
Interruptores controlados do Reticador de Ten-
so Trifsico Srie
-
S
c
1..4
Interruptores controlados do Reticador de Ten-
so Trifsico Srie
-
s
1..6
Funo de comutao dos interruptores -
s
a
Funo de comutao correspondente ao brao a -
s
b
Funo de comutao correspondente ao brao b -
s
c
Funo de comutao correspondente ao brao c
T
1...6
Tiristores controlados -
T
abc
Matriz da Transformada de Clarke
Tabc
dq0
Matriz da Transformada inversa de Park -
Tdq0
abc
Matriz da Transformada de Park -
T
N,M
Tempo de aplicao do vetor N no setor M, para
um perodo de comutao
s
T
sw
Perodo de comutao s
V
C,max
Tenso mxima sobre o capacitor de ltragem V
V
LL,max
Valor ecaz da Tenso de linha na entrada V
V
d,on
Tenso de conduo do diodo V
V
ef
Valor ecaz da tenso de fase de alimentao V
V
g
Tenso de Grampeamento da tenso de sada V
V
max
Tenso de fase mxima V
V
o
Valor mdio da Tenso de Sada [V] V
V
s,on
Tenso de conduo do IGBT V
v
A

Tenso da fase A do lado primrio do transfor-


mador de excitao
V
v
B

Tenso da fase B do lado primrio do transfor-


mador de excitao
V
v
C

Tenso da fase C do lado primrio do transfor-


mador de excitao
V
v
F,abc
Vetor das tenses de fase de alimentao do RTT
em coordenadas abc
V
v

Tenso na entrada do reticador no eixo V


v

Tenso na entrada do reticador no eixo V


v
a
Tenso de Entrada na Fase a do Reticador V
v
b
Tenso de Entrada na Fase b do Reticador V
Smbolo Descrio Unidade
v
c
Tenso de Entrada na Fase c do Reticador V
v
ce
Tenso entre coletor e emissor do IGBT V
v
n
Tenso de modo comum do reticador V
v
o
Tenso de Sada V
v
s
Tenso sobre o interruptor V
V
s
n
,max
Tenso mxima sobre o interruptor S
n
V
x
n
Valor mdio quase instantneo de uma varivel
x
n
-
Sumrio
1 INTRODUO . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1
1.1 CONTEDO DA DISSERTAO . . . . . . . . . . . . . . . . . . . . . . . 1
2 RETIFICADORES PARA EXCITAO DE GERA-
DORES SNCRONOS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3
2.1 SISTEMA DE EXCITAO DE GERADORES SNCRONOS 3
2.2 REQUISITOS DA APLICAO . . . . . . . . . . . . . . . . . . . . . . . . 6
2.2.1 Caracterstica de Entrada e Sada . . . . . . . . . . . . . . . . . . 6
2.2.2 Reverso do Fluxo de Energia. . . . . . . . . . . . . . . . . . . . . . 8
2.2.3 Alto Fator de Potncia . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9
2.3 TOPOLOGIAS PROPOSTAS . . . . . . . . . . . . . . . . . . . . . . . . . . . 9
2.4 ESCOLHA DA TOPOLOGIA . . . . . . . . . . . . . . . . . . . . . . . . . . . 15
2.5 CONSIDERAES FINAIS . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15
3 RETIFICADOR DE TENSO TRIFSICO . . . . . . . . . 17
3.1 CIRCUITO EQUIVALENTE . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17
3.2 ANLISE QUALITATIVA . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23
3.2.1 Tenso de Sada . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25
3.2.2 Esforos nos Interruptores . . . . . . . . . . . . . . . . . . . . . . . . . 26
3.3 FILTRO DE ENTRADA. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28
3.3.1 Anlise para altas frequncias . . . . . . . . . . . . . . . . . . . . . . 30
3.3.1.1 Frequncia de Entrada . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 31
3.3.1.2 Frequncia de Comutao . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32
3.3.1.3 Frequncia de Ressonncia . . . . . . . . . . . . . . . . . . . . . . . . . . . 32
3.3.2 Anlise na Frequncia Fundamental . . . . . . . . . . . . . . . . 33
3.4 CONCLUSES . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34
4 MODULAO VETORIAL APLICADA AO RTT . . . 37
4.1 ANLISE VETORIAL APLICADA AO RTT . . . . . . . . . . . . . 37
4.1.1 Anlise dos Vetores Disponveis . . . . . . . . . . . . . . . . . . . . 39
4.1.2 Determinao do Vetor de Referncia . . . . . . . . . . . . . . 40
4.1.3 Escolha da Sequncia de Comutao . . . . . . . . . . . . . . . 46
4.1.4 Clculo do Intervalo de Aplicao dos Vetores . . . . . 50
4.1.5 Determinao da Razo Cclica dos Interruptores . . 59
4.2 RESULTADOS DE SIMULAO . . . . . . . . . . . . . . . . . . . . . . . 64
4.3 CONSIDERAES FINAIS . . . . . . . . . . . . . . . . . . . . . . . . . . . . 66
5 MODELAGEM DO RETIFICADOR DE TENSO TRI-
FSICO . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 69
5.1 MODELO EM COORDENADAS SNCRONAS. . . . . . . . . . . . 69
5.1.1 Modelo Visto a Partir do Lado ca . . . . . . . . . . . . . . . . . . 72
5.1.2 Modelo Visto a Partir do Lado cc . . . . . . . . . . . . . . . . . . 77
5.1.3 Modelo Completo . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 78
5.1.3.1 Componente de Modo Comum . . . . . . . . . . . . . . . . . . . . . . . 79
5.1.3.2 Desacoplamento de Variveis . . . . . . . . . . . . . . . . . . . . . . . . . 80
5.1.3.3 Tenses de Entrada . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 82
5.2 ESTRATGIAS DE CONTROLE . . . . . . . . . . . . . . . . . . . . . . . 83
5.2.1 Controle das Correntes de Entrada e Sada. . . . . . . . . 84
5.2.1.1 Controle das Correntes de Entrada . . . . . . . . . . . . . . . . . . . . 85
5.2.1.2 Controle das Correntes de Sada . . . . . . . . . . . . . . . . . . . . . . 86
5.2.2 Controle da Corrente de Sada . . . . . . . . . . . . . . . . . . . . . 90
5.3 CIRCUITO DE SINCRONISMO. . . . . . . . . . . . . . . . . . . . . . . . . 93
5.4 CONSIDERAES FINAIS . . . . . . . . . . . . . . . . . . . . . . . . . . . . 96
6 PROJETO E DESENVOLVIMENTO . . . . . . . . . . . . . . . 97
6.1 ESPECIFICAES DO PROJETO. . . . . . . . . . . . . . . . . . . . . . 97
6.2 CLCULOS INICIAIS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 99
6.3 PROJETO DO FILTRO DE ENTRADA . . . . . . . . . . . . . . . . . 99
6.3.1 Transformador e Indutncia de Disperso . . . . . . . . . . 99
6.3.2 Capacitor de Filtragem . . . . . . . . . . . . . . . . . . . . . . . . . . . . 101
6.3.3 Desempenho do Filtro de Entrada . . . . . . . . . . . . . . . . . 102
6.4 CLCULO TRMICO DOS INTERRUPTORES . . . . . . . . . . 104
6.4.1 Clculo dos Esforos . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 104
6.4.2 Clculo das Perdas de Conduo . . . . . . . . . . . . . . . . . . . 105
6.4.3 Clculo das Perdas de Comutao . . . . . . . . . . . . . . . . . . 107
6.4.4 Clculo Trmico e Escolha do Dissipador. . . . . . . . . . . 108
6.5 CIRCUITOS AUXILIARES . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 112
6.5.1 Aquisio e Condicionamento de Sinais. . . . . . . . . . . . . 114
6.5.1.1 Aquisio das Tenses de Entrada . . . . . . . . . . . . . . . . . . . . 114
6.5.1.2 Leitura das Correntes de Entrada . . . . . . . . . . . . . . . . . . . . . 115
6.5.1.3 Leitura da Corrente de Sada . . . . . . . . . . . . . . . . . . . . . . . . . 116
6.5.2 Sinais de Controle . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 117
6.5.3 Driver . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 118
6.5.4 Fonte Auxiliar . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 119
6.6 IMPLEMENTAO DIGITAL . . . . . . . . . . . . . . . . . . . . . . . . . . 120
6.6.1 Denio da Estratgia de Controle . . . . . . . . . . . . . . . . 120
6.6.1.1 Funes de Transferncia dos Elementos . . . . . . . . . . . . . . . 121
6.6.1.2 Projeto do Compensador . . . . . . . . . . . . . . . . . . . . . . . . . . . . 122
6.6.1.3 Discretizao do Compensador . . . . . . . . . . . . . . . . . . . . . . . 125
6.6.2 Circuito de Sincronismo. . . . . . . . . . . . . . . . . . . . . . . . . . . . 127
6.6.3 Modulao Vetorial . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 128
6.6.4 Fluxograma Geral do Software . . . . . . . . . . . . . . . . . . . . . 130
6.7 CONSIDERAES FINAIS . . . . . . . . . . . . . . . . . . . . . . . . . . . . 130
7 RESULTADOS EXPERIMENTAIS . . . . . . . . . . . . . . . . . 133
7.1 APRESENTAO DO PROTTIPO . . . . . . . . . . . . . . . . . . . . 133
7.2 DESCRIO DO SETUP DE TESTES . . . . . . . . . . . . . . . . . . 134
7.3 OPERAO EM MALHA ABERTA . . . . . . . . . . . . . . . . . . . . . 135
7.3.1 Fator de Potncia e Taxa de Distoro Harmnica . 139
7.4 OPERAO EM MALHA FECHADA . . . . . . . . . . . . . . . . . . . 141
7.5 INVERSO DO FLUXO DE ENERGIA . . . . . . . . . . . . . . . . . . 143
7.6 CONSIDERAES FINAIS . . . . . . . . . . . . . . . . . . . . . . . . . . . . 144
8 CONCLUSO. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 147
8.1 CONCLUSES GERAIS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 147
8.2 TRABALHOS FUTUROS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 148
REFERNCIAS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 151
APNDICE A -- Clculo das Perdas de Comutao. . . . . 159
1
1 INTRODUO
O crescente aumento do consumo de energia exige da Engenharia
Eltrica solues para os problemas futuros. Alm da pesquisa de novas
fontes de energia, necessrio avaliar o sistema de gerao e distribuio
atual para aproveitar o mximo de energia disponvel. A pesquisa por
conversores estticos que processam energia com maior rendimento,
ento, crucial para um melhor aproveitamento da energia eltrica.
O avano na tecnologia de semicondutores, aliado ao crescente
aumento de pesquisas em Eletrnica de Potncia, incide na melhoria
da qualidade dos conversores estticos. Eles operam com frequncias
de comutao cada vez mais elevadas, proporcionando signicativa re-
duo no peso e volume. Alm destes, os conversores estticos devem
atender aos requisitos de qualidade de energia e compatibilidade ele-
tromagntica, de forma a obter um melhor aproveitamento da energia
eltrica processada.
Em algumas aplicaes industriais, os conversores estticos no
contemplam as caractersticas citadas. As principais razes desse pro-
blema so: a limitao tecnolgica de componentes, a reduo da robus-
tez do sistema, aumento do custo ou simplesmente a falta de pesquisas
na rea. Uma dessas aplicaes a excitao do enrolamento de campo
de mquinas sncronas, onde normalmente so utilizados reticadores a
tiristores, que operam em baixa frequncia. No entanto, esses retica-
dores no possuem fator de potncia unitrio na entrada e, por isso, so
geradas correntes harmnicas que podem provocar perdas adicionais e
consequente degradao da qualidade de energia.
Desse modo, esta pesquisa tem como objetivo utilizar um reti-
cador ativo operando em alta frequncia na aplicao de excitao de
geradores sncronos. Esse reticador ir operar com fator de potn-
cia unitrio, o que bom no que diz respeito qualidade de energia.
Tambm ir proporcionar reduo de peso e volume do sistema, j que
o reticador opera em alta frequncia. Com isso, espera-se obter um
melhor rendimento no processamento de energia eltrica para essa apli-
cao.
1.1 CONTEDO DA DISSERTAO
No Captulo 2, sero apresentadas as principais caractersticas
relacionadas aos reticadores para excitao de geradores sncronos.
2 1. Introduo
Sero denidos, tambm, os requisitos necessrios para a topologia e
sero expostas algumas topologias candidatas aplicao. O objetivo
desse captulo, portanto, denir uma topologia adequada aplicao,
que ser foco de estudo nos captulos seguintes da pesquisa.
No Captulo 3, ser apresentado um estudo terico sobre a topo-
logia escolhida: o Reticador de Tenso Trifsico. Esse estudo engloba
a obteno de um circuito equivalente para facilitar o entendimento da
topologia. A anlise dos esforos nos semicondutores e a anlise do
ltro de entrada tambm estaro presentes nesse captulo.
A tcnica de modulao utilizada no Reticador de Tenso Tri-
fsico ser, ento, apresentada no Captulo 4. Alm de expor a tcnica
de modulao utilizada (Modulao Vetorial), ser mostrada a tcnica
de implementao empregada, validada por simulaes numricas.
No Captulo 5, sero expostas as tcnicas de modelagem e as
estratgias de controle estudadas nesta pesquisa. A modelagem foi feita
em coordenadas sncronas (dq0), que muito utilizada na modelagem
de reticadores trifsicos.
No Captulo 6, ser apresentada a metodologia de projeto utili-
zada na elaborao do prottipo de testes. Toda a base terica desse
captulo foi retirada das anlises realizadas nos captulos anteriores.
Tcnicas clssicas de clculo de perdas e controle digital foram empre-
gadas nesse captulo.
Dessa forma, os resultados obtidos com o prottipo implemen-
tado podero ser apresentados no Captulo 7, onde a descrio dos
ensaios realizados e as primeiras concluses obtidas sero indicadas.
Finalmente, o Captulo 8 apresentar as concluses e comentar
os resultados obtidos com essa pesquisa. Algumas sugestes para tra-
balhos futuros tambm sero apresentadas.
3
2 RETIFICADORES PARA EXCITAO DE
GERADORES SNCRONOS
O objetivo deste captulo apresentar topologias de reticadores
para a aplicao em excitao de geradores sncronos. Inicialmente, ser
apresentada uma breve introduo sobre os sistemas de excitao, com
base em normas publicadas pelo Institute of Electrical and Electronics
Engineers (IEEE).
Sero destacadas as principais caractersticas exigidas do con-
versor para atender os requisitos da aplicao. Uma vez denidas,
sero propostas algumas topologias que possuem propriedades favor-
veis para a aplicao. O captulo ser encerrado com a escolha de uma
topologia para dar continuidade pesquisa.
2.1 SISTEMA DE EXCITAO DE GERADORES SNCRONOS
A mquina sncrona com excitao independente (WFSM - Wound
Field Synchrounous Machine) utilizada em diversas aplicaes relaci-
onadas gerao de energia, sendo considerada um dos principais meios
de converso de energia mecnica para energia eltrica [1]. Operando
como gerador, a mquina sncrona extensamente usada em sistemas
de gerao de energia eltrica a partir de usinas hidreltricas. Nessa
aplicao, em especial, o gerador sncrono acionado mecanicamente
por uma mquina primria (turbina) e deve fornecer tenses senoidais
com amplitude e frequncias xas [2].
Porm, alm de ser acionada mecanicamente, a mquina sncrona
necessita de uma fonte cc, que fornea corrente para o seu enrolamento
de campo (processo denominado excitao). O conversor que ir prover
a corrente de campo para a mquina sncrona, juntamente com os seus
circuitos de proteo e controle, constituem o sistema de excitao
[3].
Os sistemas de excitao so classicados em trs tipos, de acordo
com a natureza da fonte de alimentao do sistema de excitao: Sis-
tema de Excitao cc (Type DC Excitation System), Sistema de Exci-
tao ca (Type AC Excitation System) e Sistema de Excitao Esttica
(Type DC Excitation System) [4]. Apesar da classicao, a grande
maioria dos sistemas de excitao utiliza um reticador para excitar
o enrolamento de campo da mquina sncrona (ou de uma mquina
auxiliar). A Figura 2.1 apresenta um sistema de excitao esttica,
4 2. Reticadores para Excitao de Geradores Sncronos
uma das conguraes mais simples dentre os sistemas de exictao
existentes [5].
Figura 2.1 Exemplo de um sistema de Excitao Direta.
Na Figura 2.1 o controle das tenses de sada do gerador sncrono
feito pelo AVR (Automatic Voltage Regulator - Regulador de Tenso
Automtico).
O objeto de estudo desta pesquisa o reticador utilizado na
excitao do gerador sncrono. Na referncia [3], so apresentadas al-
gumas topologias utilizadas nessa aplicao, porm, uma das mais uti-
lizadas nessa aplicao a Ponte de Greatz a tiristor [6]. Essa topologia
inclusive j foi foco de pesquisa no INEP (Instituto de Eletrnica de
Potncia) [7], porm, voltada operao de conversores em paralelo.
A Figura 2.2 apresenta a topologia citada.
2.1 Sistema de Excitao de Geradores Sncronos 5
Figura 2.2 Ponte de Graetz a Tiristor.
Uma desvantagem da Ponte de Graetz a tiristor a distoro
(e deslocamento) da corrente de entrada. Nesse conversor, o controle
da corrente de sada feito basicamente atravs do deslocamento das
correntes de entrada, obtido atravs da mudana do ngulo de disparo
dos tiristores. Assim, alm de obter uma corrente de entrada distorcida,
a sua componente fundamental estar deslocada em relao respectiva
tenso de entrada. A Figura 2.3 apresenta a corrente de entrada e a
respectiva tenso de entrada, resultantes de uma simulao realizada
no software PSIM para um ngulo de disparo dos tiristores de 100

.
Figura 2.3 Tenso e corrente de entrada na Ponte de Graetz a Tiristor,
para um ngulo de disparo de 100

.
A baixa qualidade das correntes de entrada impostas por essa
topologia, motivou o estudo de novas topologias de reticadores para a
excitao de geradores sncronos. Espera-se que a corrente de entrada
na entrada do reticador seja senoidal (assumindo tenses senoidais na
entrada) de forma a obter um alto fator de potncia na entrada.
6 2. Reticadores para Excitao de Geradores Sncronos
2.2 REQUISITOS DA APLICAO
Para selecionar topologias para a aplicao supracitada, deve-
se investigar os requisitos e as caractersticas sob os quais a topologia
dever operar. A Figura 2.4 apresenta as principais caractersticas do
sistema de excitao, onde o reticador est inserido.
Figura 2.4 Caractersticas do sistema de excitao com destaque ao reti-
cador de excitao.
Nas subsees a seguir sero descritos sucintamente os principais
requisitos relacionados aplicao.
2.2.1 Caracterstica de Entrada e Sada
O reticador de excitao, no exemplo citado, alimentado por
um transformador trifsico isolado. O transformador nessa aplicao
tem como objetivo a adequao de nveis de tenso e a obteno de
isolao galvnica.
No modelo do transformador trifsico, um parmetro de extrema
importncia, que pode afetar a operao do reticador, a indutncia
de disperso. Apesar de existirem indutncias parasitas decorrentes
dos cabos de alimentao (em srie a indutncia de disperso), a indu-
tncia de disperso do transformador provavelmente ser a que possui
o valor mais signicativo. A Figura 2.5 apresenta o modelo do trans-
formador isolador, destacando as indutncias de disperso referidas ao
lado secundrio.
2.2 Requisitos da Aplicao 7
Figura 2.5 Modelo do transformador trifsico.
A sada do reticador de excitao ser conectada ao enrola-
mento de campo da mquina. O enrolamento de campo, nessa pesquisa,
ser modelado como um indutor (L
o
) e um resistor (R
o
). A potncia
ativa entregue pelo reticador carga para suprir as perdas do en-
rolamento de campo do gerador. Alm disso, importante considerar
a constante de tempo da carga, denida por 2.1.

o
=
L
o
R
o
(2.1)
Um simplicao bastante utilizada nessa pesquisa funo do
parmetro
o
. Quando a constante de tempo da carga muito maior do
que o intervalo de tempo em anlise, a carga pode ser substituda por
uma fonte de corrente constante (I
o
). Alm de simplicar a anlise, essa
substituio no provoca erros signicativos, uma vez que a constante
de tempo dos geradores sncronos relativamente elevada, inclusive
para mquinas de pequeno porte. A Figura 2.6 apresenta os modelos
utilizados para representar o enrolamento de campo.
Figura 2.6 Representao do circuito equivalente do enrolamento de campo
do gerador sncrono e uma aproximao adotada nessa pesquisa.
8 2. Reticadores para Excitao de Geradores Sncronos
2.2.2 Reverso do Fluxo de Energia
Segundo a referncia [8], o reticador de excitao usualmente
opera em 1 ou 2 quadrantes. Em aplicaes especiais, o reticador
de excitao pode operar em quatro quadrantes, sendo que, esse re-
ticador constitudo a partir da associao de dois reticadores de
dois quadrantes. Nesta pesquisa, foi denido um reticador de dois
quadrantes.
O reticador, visto do lado da carga, dever operar em dois
quadrantes do plano VI (tenso e corrente). Nesse caso, o reticador
dever impor tenses positivas ou negativas carga, com a corrente
uindo em um nico sentido. Quando a tenso for positiva, o reticador
operar no primeiro quadrante e entregar energia carga. Aplicando
uma tenso negativa, o reticador retirar a energia armazenada na
carga e a transferir entrada. A Figura 2.7 ilustra a operao em dois
quadrantes do reticador.
Figura 2.7 Representao do Plano VI com o uxo de potncia de cada
quadrante de operao.
A operao em dois quadrantes, em comparao operao em
um nico quadrante, ajuda na dinmica do controle de corrente de
campo da mquina. Ao aplicar tenses negativas, a indutncia de carga
desmagnetizada mais rapidamente.
2.3 Topologias Propostas 9
2.2.3 Alto Fator de Potncia
Nessa pesquisa, as topologias propostas devero possuir caracte-
rstica de correo de fator de potncia na entrada (PFC - Power Factor
Correction). A importncia de possuir um alto fator de potncia j
bem conhecida na literatura [9]. Em relao aplicao citada, pode-se
reduzir o tamanho do transformador de excitao, uma vez que ele
dimensionado para suprir a corrente de campo e tambm as correntes
harmnicas geradas pelo reticador. A referncia [10], com base nesses
problemas, props a aplicao de conversores PWM (Pulse Width Mo-
dulation - Modulao por Largura de Pulso) com alto fator de potncia
na excitao de geradores sncronos.
Dentre as diversas topologias que possuem correo de fator de
potncia, destaca-se a classe dos reticadores ativos [11]. Essas topolo-
gias so compostas basicamente por interruptores ativos (controlados)
e operam em frequncias elevadas. Por operar em frequncias elevadas,
os componentes passivos para ltragem das harmnicas de alta frequn-
cia possuem menor volume, reduzindo o volume total do conversor.
O princpio bsico do reticador com correo de fator de potn-
cia apresentado em [12]. Pode-se armar que um conversor que opera
com fator de potncia unitrio apresenta um comportamento resistivo
visto da entrada (Figura 2.8). Ao assumir que a tenso de entrada
senoidal, o conversor dever drenar correntes senoidais e em fase com
as respectivas tenses, para apresentar fator de potncia unitrio.
Figura 2.8 Reticador PFC e seu circuito equivalente visto da entrada.
2.3 TOPOLOGIAS PROPOSTAS
Nesta seo, sero apresentadas as topologias propostas para
a aplicao supracitada. Ao invs de apresent-las diretamente, ser
apresentado o encadeamento de ideias que resultaram nas topologias
10 2. Reticadores para Excitao de Geradores Sncronos
propostas. Reforando os requisitos apresentados na seo anterior, o
reticador de excitao dever apresentar as seguintes caractersticas:
sada em corrente (Caracterstica de fonte de tenso visto da
carga);
alto fator de potncia na entrada;
operar em dois quadrantes;
tenso de entrada trifsica;
transformador isolador na entrada.
Inicialmente, ser tomada como caracterstica principal a carac-
terstica de sada da topologia. Uma topologia simples que pode ser
proposta o reticador Buck ca-cc clssico, apresentado na Figura 2.9
com interruptores genricos. Tambm mostrada uma pequena vari-
ao no desenho da topologia. O reticador Buck monofsico opera
apenas em um quadrante do plano VI, com tenses e correntes positi-
vas.
Figura 2.9 Reticador Buck monofsico.
Uma alternativa para obter um conversor com dois quadrantes
utilizar dois indutores para dividir a corrente de sada. Com essa
diviso, o reticador monofsico a diodos no mais necessrio. Dessa
forma, pode-se constituir um reticador Half-Bridge com sada em cor-
rente, conforme mostra a Figura 2.10.
2.3 Topologias Propostas 11
Figura 2.10 Reticador Half-Bridge com sada em corrente.
Uma grande desvantagem da topologia ilustrada na Fig. 2.10 so
os indutores de diviso da corrente (L
1
e L
2
), que devem ser muito gran-
des para que a corrente de entrada tenha ondulao reduzida, porm,
no nula. Logo, a opo mais vivel o reticador de tenso monof-
sico (Reticador Full-Bridge com sada em corrente) [6], apresentado
na Figura 2.11.
Figura 2.11 Reticador de Tenso Monofsico.
A topologia da Figura 2.11 pode operar em dois quadrantes,
porm, uma topologia monofsica. Considerando agora um trans-
formador isolador, pode-se obter uma topologia com entrada trifsica
a partir da conexo srie de reticadores de tenso no secundrio do
transformador. A topologia resultante dessa alterao foi denominada
Reticador de Tenso Trifsico Srie e est apresentada na Figura 2.12.
12 2. Reticadores para Excitao de Geradores Sncronos
Figura 2.12 Reticador de Tenso Trifsico Srie.
Essa topologia foi proposta inicialmente por [13], que acreditava
que a melhor forma de obter conversores com sada em corrente trifsico
era a partir da associao srie de reticadores de tenso monofsicos.
Essa topologia candidata aplicao, pois atende todos os requisitos
propostos.
Nota-se que no circuito da Figura 2.12 j est presente o ltro de
entrada da topologia, composto por L
1..3
e C
1..3
. Esse ltro necessrio
para atenuar as componentes harmnicas geradas pelo reticador, com
o objetivo de obter um alto fator de potncia na entrada.
Uma desvantagem que tambm pode ser destacada o elevado
nmero de interruptores. A topologia apresentada a seguir consegue
minimizar um pouco esse problema, ao ser adicionado um transforma-
dor Scott no lugar do transformador trifsico. A topologia resultante,
denominada Reticador de Tenso Scott Srie, est apresentada na Fi-
gura 2.13.
2.3 Topologias Propostas 13
Figura 2.13 Reticador de Tenso Scott Srie.
A utilizao do transformador Scott em conversores estticos mo-
tivou algumas pesquisas realizadas no INEP [14], [15]. Essa topologia,
em especial, pode ser vista como uma verso bidirecional da topologia
apresentada em [16]. Assim como o Reticador de Tenso Trifsico
Srie, essa topologia atende a todos os requisitos da aplicao.
A ltima topologia proposta o Reticador de Tenso Trifsico
(RTT). A Figura 2.14 apresenta a topologia em questo.
Figura 2.14 Reticador de Tenso Trifsico.
Essa topologia muito conhecida na literatura [17], [18] e [6],
onde pode ser denominada de Reticador Trifsico Bidirecional Tipo
14 2. Reticadores para Excitao de Geradores Sncronos
Buck (RTBB), Current Source Rectier (CSR), Buck Rectier ou,
ainda, segundo [6], Reticador de Tenso Trifsico (RTT). Neste traba-
lho, ser adotada a denominao Reticador de Tenso Trifsico para
se referir a essa topologia que foi publicada pela primeira vez em [19].
As topologias apresentadas nas Figuras 2.12 a 2.14 possuem al-
gumas caractersticas em comum, que sero ressaltadas a seguir:
Filtragem da Corrente de Entrada: nas topologias citadas,
que possuem uma caracterstica do tipo buck visto da entrada,
o que implica que a corrente de entrada seja descontnua. Logo,
torna-se necessrio o uso de um ltro de entrada, que far com
que as componentes harmnicas no circulem pela fonte de en-
trada. Esse ltro normalmente constitudo por um ltro LC de
segunda ordem [20]. A vantagem que a indutncia de ltragem
pode ser obtida a partir da indutncia de disperso do transfor-
mador de entrada. Dependendo da frequncia de comutao do
conversor, somente a indutncia de disperso ser suciente para
constituir o ltro de entrada, reduzindo um componente passivo
do conversor. Como exemplo, a Fig. 2.15 apresentar o trans-
formador Scott em destaque, com a sua indutncia de disperso
ajudando a constituir a indutncia de ltragem.
Figura 2.15 Transformador Scott apresentando o aproveitamento da dis-
perso para ltragem das componentes harmnicas da topologia.
Realizao do Interruptor: nas topologias apresentadas nas
2.4 Escolha da Topologia 15
Figuras 2.12 a 2.14, os interruptores devem operar em dois qua-
drantes do plano VI (I e IV), uma vez que eles cam submetidos
a tenses positivas e negativas quando bloqueados (interruptores
bidirecionais em tenso), e a conduo de corrente em apenas
um sentido. A Figura 2.16 apresenta algumas possveis realiza-
es para interruptores bidirecionais em tenso.
IGBT
Diodo
MOSFET
Diodo
RB-IGBT
Figura 2.16 Possveis realizaes do interruptor bidirecional em tenso.
2.4 ESCOLHA DA TOPOLOGIA
As topologias apresentadas nas guras 2.12 a 2.14, foram selecio-
nadas como possveis topologias candidatas a aplicao citada. Devido
ao tempo limitado para realizar a pesquisa, optou-se por selecionar
apenas uma topologia a m de para prosseguir a pesquisa visando
construo de um prottipo.
A topologia escolhida foi o Reticador de Tenso Trifsico, prin-
cipalmente em funo de j ser uma topologia mais conhecida na lite-
ratura e que no exige complexidade quanto a construo do transfor-
mador, comparado as outras duas topologias.
2.5 CONSIDERAES FINAIS
Neste captulo foram apresentadas algumas particularidades re-
lacionadas aos sistemas de excitao, com o intuito de denir requisitos
para o reticador de excitao. Caractersticas como bidirecionalidade
e alto fator de potncia se tornaram caractersticas obrigatrias para
as topologias propostas.
importante destacar que as topologias propostas foram deni-
das a partir de topologias bsicas, impondo gradativamente cada um
dos requisitos denidos para a aplicao. As trs topologias propostas
no necessariamente so as nicas topologias plausveis na aplicao
16 2. Reticadores para Excitao de Geradores Sncronos
citada. Porm, dentro da linha de raciocnio utilizada, as topologias
propostas tm atrativos que as tornam adequadas aplicao.
17
3 RETIFICADOR DE TENSO TRIFSICO
Neste captulo ser exposto um estudo sobre o Reticador de
Tenso Trifsico que envolve a obteno de um modelo, o qual repre-
senta a topologia, e a obteno das principais equaes, referentes
operao do conversor. Alm disso, tambm ser apresentado um es-
tudo simplicado do ltro de entrada da topologia.
importante destacar que essa topologia foi previamente apre-
sentada na seo 2.3, sendo escolhida para a aplicao nesta pesquisa.
3.1 CIRCUITO EQUIVALENTE
A pesquisa do Reticador de Tenso Trifsico iniciou-se com a
obteno de seu circuito equivalente. Nesse caso, sua anlise ajudar a
entender melhor a topologia e, a partir dele, sero deduzidas as princi-
pais equaes do conversor. Neste estudo, ento, ser considerada uma
verso ideal da topologia, apresentada na Figura 3.1.
0
Figura 3.1 Reticador de Tenso Trifsico Ideal.
Vale ressaltar que os interruptores S
1
a S
6
so interruptores bi-
direcionais em tenso, obtidos por uma das realizaes apresentada na
Figura 2.16.
Para tornar mais clara a anlise da topologia, os interruptores
sero separados em grupos e braos, conforme a nomenclatura apre-
sentada na Figura 3.2. Tal nomenclatura ser utilizada no decorrer do
texto sempre que necessrio.
18 3. Reticador de Tenso Trifsico
Grupo
Positivo
Grupo
Negativo
S
2
S
4
Brao a
S
2
S
4
S
2
S
4
S
2
S
4
Brao b Brao c
Figura 3.2 Denominao dos interruptores do Reticador de Tenso Trif-
sico.
Nessa anlise ser utilizado o conceito de funo de comutao,
exposto em [18]. O estado de um interruptor (conduo ou bloqueio)
ser determinado pelo valor de sua funo de comutao (0 ou 1), cuja
denio est apresentada em (3.1).
s
n
=
_
_
_
1, S
n
conduo
0, S
n
bloqueado
n {1, 2, 3, 4, 5, 6}
(3.1)
Os estados topolgicos do RTT sero determinados pelas pos-
sveis combinaes de estado de cada um dos interruptores. Porm, o
RTT possui restries de comando entre os interruptores [18]. Essas res-
tries de comando existem para garantir que sempre exista caminho
para a circulao da corrente I
o
. Utilizando as funes de comutao
de cada interruptor, as restries de comando podem representadas na
forma de equaes, descritas em (3.2) e (3.3).
s
1
+s
2
+s
3
= 1 (3.2)
s
4
+s
5
+s
6
= 1 (3.3)
Ao analisar as restries de comando expressas nas equaes
(3.2) e (3.3), nota-se que somente um interruptor de cada grupo (posi-
tivo ou negativo) pode estar em conduo. Portanto, pode-se substituir
um grupo de interruptores por um nico interruptor equivalente de trs
posies. Realizando essa troca, obtm-se um circuito equivalente do
RTT, que est representado na Fig. 3.3.
3.1 Circuito Equivalente 19
0
Figura 3.3 Circuito Equivalente do Reticador de Tenso Trifsico com o
interruptor de trs posies.
No circuito equivalente da Figura 3.3, o interruptor S
p
substitui
os interruptores do grupo positivo e seu estado ser denido pelo in-
terruptor que est em conduo (S
1
, S
2
ou S
3
). O mesmo raciocnio
se aplica aos interruptores do grupo negativo. Para efeito ilustrativo,
as funes de comutao que representam o estado de S
p
e S
n
esto
representadas nas equaes (3.4) e (3.5), respectivamente.
s
p
=
_
_
_
S
p
a, se s
1
= 1
S
p
b, se s
2
= 1
S
p
c, se s
3
= 1
(3.4)
s
n
=
_
_
_
S
n
a, se s
4
= 1
S
n
b, se s
5
= 1
S
n
c, se s
6
= 1
(3.5)
Sabendo que o circuito equivalente do RTT composto por dois
interruptores de trs posies (S
p
e S
n
), pode-se concluir que a topo-
logia ter nove estados topolgicos, conforme mostra a Fig. 3.4. A
seguir, a Tabela 4.1 apresenta a descrio detalhada de cada um dos
estados topolgicos.
20 3. Reticador de Tenso Trifsico
Figura 3.4 Estados topolgicos do Reticador de Tenso Trifsico.
3.1 Circuito Equivalente 21
Tabela 3.1 Descrio dos estados topolgicos do Reticador de Tenso Tri-
fsico
Estado
Interruptores Correntes de
Entrada
Tenso
Sada
S
p
S
n
s
1
s
2
s
3
s
4
s
5
s
6
i
a
i
b
i
c
v
o
I a c 1 0 0 0 0 1 I
o
0 I
o
v
a
v
c
II b c 0 1 0 0 0 1 0 I
o
I
o
v
b
v
c
III b a 0 1 0 1 0 0 I
o
I
o
0 v
b
v
a
IV c a 0 0 1 1 0 0 I
o
0 I
o
v
c
v
a
V c b 0 0 1 0 1 0 0 I
o
I
o
v
c
v
b
VI a b 1 0 0 0 1 0 I
o
I
o
0 v
a
v
b
N1 a a 1 0 0 1 0 0 0 0 0 0
N2 b b 0 1 0 0 1 0 0 0 0 0
N3 c c 0 0 1 0 0 1 0 0 0 0
Ao observar as colunas referentes corrente de entrada (i
a
, i
b
e i
c
), pode-se estabelecer uma relao entre os valores da corrente de
entrada e o estado de cada interruptor. Por exemplo, a corrente i
a
positiva quando S
1
est em conduo, e negativa quando S
4
est
em conduo. Para qualquer outro estado topolgico, a corrente i
a

igual a zero. Utilizando a funo de comutao dos interruptores S
1
e S
4
, pode-se determinar uma equao que dene o valor da corrente
i
a
. Efetuando a mesma anlise para as outras fases, pode-se deduzir a
Equao (3.6).
_

_
i
a
= s
1
.I
o
s
4
.I
o
= (s
1
s
4
).I
o
i
b
= s
2
.I
o
s
5
.I
o
= (s
2
s
5
).I
o
i
c
= s
3
.I
o
s
6
.I
o
= (s
3
s
6
).I
o
(3.6)
O mesmo raciocnio pode ser estendido para o clculo da tenso
de sada, relacionando os possveis valores de tenso na sada (Tabela
4.1) com as funes de comutao dos interruptores. A equao que
representa a tenso de sada do RTT est indicada em (3.7).
22 3. Reticador de Tenso Trifsico
v
o
= s
1
.s
5
.(v
a
v
b
) +s
2
.s
6
.(v
b
v
c
) +s
3
.s
4
.(v
c
v
a
)
s
2
.s
4
.(v
a
v
b
) s
3
.s
5
.(v
b
v
c
) s
1
.s
6
.(v
c
v
a
)
v
o
= v
a
.[s
1
.(s
5
+s
6
) s
4
.(s
2
+s
3
)]
+v
b
.[s
2
.(s
4
+s
6
) s
5
.(s
1
+s
3
)]
+v
c
.[s
3
.(s
4
+s
5
) s
6
.(s
1
+s
2
)]
(3.7)
possvel simplicar a Eq. (3.7) utilizando as restries de
comando do conversor,Nresentadas previamente nas Equaes (3.2) e
(3.3). Portanto, a tenso de sada do conversor pode ser denida atra-
vs de (3.8).
v
o
= v
a
.[s
1
.(1 s
4
) s
4
.(1 s
1
)]
+v
b
.[s
2
.(1 s
5
) s
5
.(1 s
2
)]
+v
c
.[s
3
.(1 s
6
) s
6
.(1 s
3
)]
v
o
= v
a
.(s
1

s
1
.s
4
s
4
+

s
1
.s
4
)
+v
b
.(s
2

s
2
.s
5
s
5
+

s
2
.s
5
)
+v
c
.(s
3

s
3
.s
6
s
6
+

s
3
.s
6
)
v
o
= v
a
.(s
1
s
4
) +v
b
.(s
2
s
5
) +v
c
.(s
3
s
6
)
(3.8)
As equaes (3.6) e (3.8) possuem termos em comum. As funes
de comutao de interruptores pertencentes ao mesmo brao aparecem
em destaque nas expresses indicadas. Dessa forma, sero denidas as
funes de comutao de brao (Eq. (3.9)) visando uma simplicao
nas equaes do conversor.
_

_
s
a
= s
1
s
4
s
b
= s
2
s
5
s
c
= s
3
s
6
(3.9)
A partir das equaes (3.6), (3.8) e (3.9), pode-se gerar um novo
circuito equivalente para o RTT, apresentado na Fig. 3.5 [21].
3.2 Anlise Qualitativa 23
Retificador de Tenso Trifsico

0
Figura 3.5 Circuito Equivalente do RTT.
3.2 ANLISE QUALITATIVA
Nesta seo ser realizada uma anlise qualitativa do conversor.
Essa anlise ser feita com base no circuito equivalente do conversor
(Figura 3.5).
comum em Eletrnica de Potncia o uso do conceito de Valor
Mdio Quase Instantneo (VMQI). A partir desse conceito, podem-se
substituir variveis, que so descontnuas no tempo, por seu VMQI.
Essa substituio simplica a anlise do conversor e no provoca er-
ros signicativos, uma vez que o perodo de comutao de conversores
estticos , geralmente, muito menor do que a durao dos interva-
los que afetam a resposta dinmica do conversor. Na Eq. (3.10) est
apresentada a denio de VMQI [12].
x
n

T
sw
=
1
T
sw
.
t+T
sw
_
t
x
n
()d (3.10)
Na Figura 3.6 o circuito equivalente do reticador novamente
reproduzido, desta vez com o VMQI das funes de comutao de brao.
A notao T
sw
foi omitida para simplicar a gura.
24 3. Reticador de Tenso Trifsico
Retificador de Tenso Trifsico

0
Figura 3.6 Circuito equivalente do Reticador de Tenso Trifsico a partir
do VMQI.
No circuito da Figura 3.6, as tenses de entrada do conversor
sero consideradas senoidais, conforme (3.11).
v
a
= V
max
.sen(
e
.t)
v
b
= V
max
.sen
_

e
.t
2
3
_
v
c
= V
max
.sen
_

e
.t +
2
3
_
(3.11)
Onde
e
a frequncia angular da tenso de entrada. A frequn-
cia linear f
e
denida por (3.12).
f
e
=

e
2.
(3.12)
As correntes de entrada so denidas por (3.13).
i
a
= s
a
.I
o
i
b
= s
b
.I
o
i
c
= s
c
.I
o
(3.13)
Ao assumir que o conversor ir operar com fator de potncia
unitrio, as correntes de entrada devero ser senoidais e em fase com
as respectivas tenses de fase de entrada. Como a corrente de sada
constante, o VMQI das funes de comutao de brao devero ser
3.2 Anlise Qualitativa 25
senoidais, conforme (3.14).
s
a
= M.sen(
e
.t +)
s
b
= M.sen
_

e
.t
2.
3
+
_
s
c
= M.sen
_

e
.t +
2.
3
+
_
(3.14)
Onde a varivel M denominada ndice de modulao, o qual
pode assumir valores entre 0 e 1. O ngulo representa a defasagem
entre o VMQI das funes de comutao de brao e as tenses de en-
trada. O ngulo pode assumir valores entre 180

e 180

. Para a
operao com fator de potncia unitrio, nesse caso, o ngulo dever
ser zero.
3.2.1 Tenso de Sada
Conhecido o circuito equivalente (Figura 3.6) e denido o VMQI
das funes de comutao (Eq. (3.14)), a tenso de sada do RTT pode
ser denida a partir de (3.15).
v
o
= v
a
. s
a
+v
b
. s
b
+v
c
. s
c

v
o
= V
max
.sen(
e
.t).M.sen(
e
.t +)
+V
max
.sen
_

e
.t
2.
3
_
.M.sen
_

e
.t
2.
3
+
_
+V
max
.sen
_

e
.t +
2.
3
_
.M.sen
_

e
.t +
2.
3
+
_
v
o
= V
max
.M.
3
2
.cos ()
(3.15)
Nota-se que a defasagem afeta o valor da tenso de sada da
topologia. O ideal que o valor de sempre seja prximo a zero,
para que o controle da tenso de sada seja feito apenas pelo ndice de
modulao M. Porm, a inverso do uxo de energia (tenso de sada
negativa) obtida impondo 180

. Assumindo que o valor de 0,


tem-se:
26 3. Reticador de Tenso Trifsico
v
o
= V
max
.M.
3
2
(3.16)
importante ressaltar que esse o VMQI da tenso de sada
do conversor. Como o ndice de modulao pode chegar ao mximo a
um, a mxima tenso de sada (VMQI) que o RTT pode sintetizar
1,5 vezes o valor mximo da tenso de fase de entrada.
3.2.2 Esforos nos Interruptores
Nesta seo sero apresentados os esforos de tenso de corrente
a qual so submetidos os interruptores. Assim como foi indicado na
seo anterior, a corrente de sada I
o
considerada constante e no
so considerados os efeitos do ltro de entrada. Tendo em vista a
aplicao de excitao de geradores, em que a constante de tempo do
enrolamento de campo (carga) muito maior do que o perodo da rede,
pode-se armar que essa simplicao no prover erros signicativos.
Nesse estudo os interruptores so considerados ideais, ser realiza-
o denida. A Figura 3.7 apresenta os sentidos das tenses e correntes
sobre um interruptor.
Figura 3.7 Tenses e correntes sobre os interruptores do RTT.
A anlise, ento, ser iniciada com o estudo das correntes no n
dos interruptores do grupo superior, como exemplo. A anlise tambm
vlida para os interruptores do grupo negativo. A Fig. 3.8 apresenta
em destaque o n analisado.
3.2 Anlise Qualitativa 27
Figura 3.8 Detalhe das correntes dos interruptores do grupo positivo.
De acordo com a Figura 3.8, possvel relacionar as correntes
dos interruptores com a corrente de sada (Eq. (3.17)).
i
s
1
+i
s
2
+i
s
3
= I
o
(3.17)
As correntes mdias nos interruptores se relacionam com a cor-
rente de sada conforme mostra a Eq. (3.18).
i
s
1,
md
+i
s
2
,md
+i
s
3
,md
= I
o
(3.18)
Em regime permanente, as correntes de entrada do conversor
devero apresentar o mesmo valor mdio e o mesmo valor ecaz. Assu-
mindo que a corrente de sada constante, pode-se dizer que a corrente
mdia em cada interruptor ser denida pela Equao (3.19).
i
s
n
,md
=
I
o
3
n {1, 2, 3, 4, 5, 6}
(3.19)
J em relao ao valor ecaz das correntes dos interruptores para
o grupo positivo, elas se relacionam de acordo com a Equao (3.20).
i
s
1,
ef
2
+i
s
2
,ef
2
+i
s
3
,ef
2
= I
o
2
(3.20)
A partir da Eq. (3.20), considerando que os esforos de corrente
se distribuiro igualmente, a corrente ecaz em cada interruptor pode
ser denida a partir de (3.21).
i
s
n
,ef
=
I
o

3
n {1, 2, 3, 4, 5, 6}
(3.21)
Os interruptores, quando bloqueados, cam submetidos s ten-
ses de linha de entrada. Dessa forma, o mximo valor sobre os inter-
28 3. Reticador de Tenso Trifsico
ruptores ser denido pela Eq. (3.22), onde V
LL,ef
o valor ecaz da
tenso de linha na entrada.
V
s
n
,max
= V
ll,ef
.

2
n {1, 2, 3, 4, 5, 6}
(3.22)
3.3 FILTRO DE ENTRADA
A corrente de entrada do RTT descontnua e possui compo-
nentes expressivas em frequncias prximas frequncia de comutao
do conversor. Para evitar que essas correntes circulem pela fonte de
entrada necessrio utilizar um ltro de entrada, que tem o objetivo
de atenuar as componentes harmnicas de alta frequncia das corren-
tes drenadas pelo reticador. No entanto, o nvel de atenuao que
o ltro impe para as componentes harmnicas, depende da mxima
taxa de distoro harmnica (THD - Total Harmonic Distortion) per-
mitida, que pode ser denida pelo projetista, ou denida para atender
os requisitos de uma norma, como a IEC 61000-3-2.
Existem vrias topologias de ltros de entrada, porm, a mais
utilizada no RTT o ltro LC, conforme [20]. O ltro LC um ltro
passa baixas de segunda ordem composto por um indutor, um capa-
citor e resistores de amortecimento (verso monofsica). No item 2.3
do captulo anterior j foi realizada uma rpida introduo ao ltro de
entrada, denindo que a indutncia de ltragem ser composta prin-
cipalmente pela indutncia de disperso do transformador de entrada.
A Fig. 3.9 apresenta em destaque o ltro de entrada do RTT.
3.3 Filtro de Entrada 29
0
Figura 3.9 Filtro de Entrada do Reticador de Tenso Trifsico.
Ao assumir que as correntes drenadas pelo reticador (i
r
1
, i
r
2
e i
r
3
) so equilibradas e, desconsiderando as componentes de modo
comum, pode-se simplicar a anlise do ltro de entrada e estudar
somente uma das fases do ltro. A verso monofsica do ltro, ento,
apresentada na Fig. 3.10.
Figura 3.10 Filtro LC monofsico.
Esse estudo do ltro de entrada ser dividido em duas anlises.
Na primeira, sero considerados somente os harmnicos superiores
frequncia fundamental da rede, prximos frequncia de comutao do
conversor. Na segunda parte do estudo, sero considerados somente os
harmnicos referentes frequncia fundamental da tenso de entrada.
30 3. Reticador de Tenso Trifsico
3.3.1 Anlise para altas frequncias
Assumindo que a tenso de entrada isenta de harmnicos, o
circuito equivalente do ltro LC para altas frequncias pode ser deter-
minado pela Fig. 3.11.
Figura 3.11 Filtro LC monofsico equivalente para altas frequncias.
Da anlise do circuito apresentado na Figura 3.11, possvel
obter a funo de transferncia do ltro, que est representada em
(3.23).
i
1
(s)
i
r
(s)
=
C.R
f
.s + 1
C.L.s
2
+ (R
s
+R
f
).C
f
.s + 1
(3.23)
Com o intuito de esboar a resposta em frequncia da funo de
transferncia do ltro de entrada, ser utilizada uma normalizao do
sistema de segunda ordem, apresentada em [22]. A funo de transfe-
rncia normalizada pode ser visualizada na Eq. (3.24).
G(s) =
s
..
0
+ 1
_
s

0
_
2
+
2.

0
.s + 1
(3.24)
onde:

0
: Frequncia angular de corte do sistema [rad/s].
: Fator de amortecimento do sistema.
: Fator da posio do zero. Foi extrado de [22].
O ndice est associado a posio do zero do sistema, como
mostra a Equao (3.24). No ltro LC, esse parmetro fortemente
dependente da resistncia srie do capacitor (R
f
), conforme ser indi-
cado na Eq. (3.25). Assim, quanto maior o valor de , mais distante
3.3 Filtro de Entrada 31
o zero estar dos polos complexos e, consequentemente, menor ser a
sua inuncia na resposta do sistema.
=
2.L
C.R
f
. (R
f
+R
S
)
(3.25)
A interpretao dos parmetros da funo de segunda ordem
normalizada bem conhecida na literatura [12], [22]. A resposta em
frequncia do sistema da Eq. (3.24) est apresentada na Figura 3.12.
Para isso, foram escolhidos um fator de amortecimento = 0.3 e um
fator da posio do zero igual a = 500.
Figura 3.12 Resposta em frequncia de um sistema de segunda ordem.
A resposta em frequncia do ltro de entrada deve ser analisada
em trs pontos:
3.3.1.1 Frequncia de Entrada
Nessa anlise, a tenso de entrada foi desconsiderada, uma vez
que o objetivo era estudar os harmnicos de frequncias superiores a
da fonte de entrada. Ento, prudente que na frequncia de entrada,
o ltro apresente ganho unitrio e fase nula. Para que isso acontea,
importante que a frequncia de corte do ltro (
0
) seja muito maior que
a frequncia de entrada (10 vezes maior, por exemplo). Em funo dos
parmetros do ltro de entrada, a frequncia de corte pode ser denida
32 3. Reticador de Tenso Trifsico
atravs da Equao (3.26).

0
=
_
1
L.C
(3.26)
3.3.1.2 Frequncia de Comutao
O principal objetivo do ltro atenuar as correntes harmnicas
geradas pela comutao do conversor. Logo, os parmetros do ltro
de entrada devem ser escolhidos de forma a apresentar uma atenuao
suciente para atingir os requisitos de distoro harmnica. A ampli-
tude das componentes harmnicas depende da tcnica de modulao
utilizada no conversor, o que ainda no foi denido neste trabalho.
A atenuao do ltro ser praticamente denida pela escolha da
frequncia de corte (
0
). Dessa forma, ao escolher uma frequncia de
corte dez vezes menor do que a frequncia de comutao, a componente
harmnica em f
sw
ser atenuada a 1% do seu valor inicial. O ndice de
atenuao (at) est denido em (3.27) [20].
at =

i
1
(f)
i
r
(f)

f=f
sw
(3.27)
3.3.1.3 Frequncia de Ressonncia
Ao analisar a Figura 3.12, observa-se que a resposta em frequn-
cia do ltro apresenta um ganho na frequncia de ressonncia (frequn-
cia de corte). No projeto do ltro de entrada, normalmente ser es-
colhida uma frequncia de corte entre a frequncia de entrada e a
frequncia de comutao. Teoricamente, assumindo que a frequncia
de comutao muito maior do que a frequncia de entrada (100 vezes
maior, por exemplo), a operao do conversor no ir gerar compo-
nentes harmnicas nessa regio. Porm, assimetrias nos comandos dos
interruptores, atrasos nos sinais de comando e outras no idealidades
faro com que existam componentes harmnicas nessas frequncias, que
podero ser amplicadas pelo ltro de entrada [20]. Aumentar o amor-
tecimento do ltro tambm importante para reduzir as oscilaes nas
correntes e tenses durante os transitrios.
necessrio reduzir o ganho do ltro na frequncia de ressonn-
cia. O amortecimento do ltro pode ser avaliado a partir do ganho do
ltro na frequncia de ressonncia ou diretamente a partir do fator de
3.3 Filtro de Entrada 33
amortecimento, denido na Eq. (3.28).
=
_
C
L
.
R
f
+R
S
2
(3.28)
Uma vez denida a frequncia de ressonncia do ltro, o fator
de amortecimento pode ser ajustado aumentando o valor de R
S
e R
f
.
Em contrapartida, aumentando o valor das resistncias, aumentam-se
tambm as perdas no ltro. Ento, deve-se estabelecer um compro-
misso entre o amortecimento e as perdas no ltro de modo a obter um
resultado adequado aos objetivos do projeto.
Alm dos resistores de amortecimento (R
S
e R
f
), podem-se apli-
car tcnicas de amortecimento ativo. Tais tcnicas tm o mesmo efeito
do amortecimento passivo com a vantagem de no adicionar perdas ao
conversor. Existem vrias tcnicas de amortecimento ativo na litera-
tura aplicadas ao RTT [23][26].
3.3.2 Anlise na Frequncia Fundamental
Nessa anlise ser considerado o circuito da Figura 3.13. As
resistncias parasitas R
f
e R
S
no sero consideradas nesse estudo,
para efeito de simplicao.
Figura 3.13 Filtro LC monofsico sem resistncias parasitas.
Considerando somente as componentes na frequncia fundamen-
tal de v
1
e i
r
, foi esboado um diagrama de fasores, indicado na Figura
3.14. Nesse diagrama de fasores foi considerado que o controle do RTT
tenta impor uma corrente i
r
em fase com a tenso do capacitor v
c
[20].
34 3. Reticador de Tenso Trifsico
Figura 3.14 Diagrama de fasores do ltro LC monofsico.
De acordo com o diagrama fasorial da Fig. 3.14 possvel extrair
a equao do ngulo de defasagem entre a corrente e a tenso de entrada
(), representado em (3.29).
= atan
_
V
C
I.X
C
_
atan
_
_
_
_
X
L
.I
V
C

V
C
.X
L
X
C
_
_
_
_
(3.29)
Ao assumir que na frequncia de entrada a impedncia X
L

muito menor (100 vezes, por exemplo) do que a impedncia X
C
, pode-
se efetuar uma simplicao na Eq. (3.29) [27]. Assim, o ngulo de
defasagem denido pela Eq. (3.30).
= atan
_
V
C
I.X
C
_
(3.30)
Atravs da Equao (3.30), observa-se que a defasagem entre a
tenso e a corrente depende do capacitor utilizado. Assim, ao projetar
o ltro de entrada, pode-se denir o capacitor a partir da mxima
defasagem requerida para o projeto.
importante ressaltar, no entanto, que a defasagem tambm
est relacionada com a amplitude da corrente drenada pelo reticador.
Assim, quando o reticador estiver com pouca carga (corrente tendendo
a zero) a defasagem entre a tenso e a corrente de entrada se aproximar
de 90

.
3.4 CONCLUSES
Neste captulo foi apresentado um estudo mais direcionado
topologia, sendo que o objetivo do estudo era obter um circuito equi-
valente do conversor e, a partir dele, obter as equaes que relacionam
as grandezas externas do conversor.
3.4 Concluses 35
Foram utilizados, ainda, alguns conceitos que so consolidados
na anlise de conversores estticos, como funo de comutao e VMQI.
A partir de um modelo com grandezas descontnuas, obteve-se um mo-
delo contnuo onde ca explcita a caracterstica externa da topologia.
Tambm foi apresentado um estudo resumido sobre o ltro de
entrada. Tal estudo apresentou os principais aspectos referentes aos
efeitos do ltro de entrada, destacando, por exemplo, o efeito da resso-
nncia. Tambm foram apresentadas as principais equaes, que sero
utilizadas no captulo 6, onde ser realizado o projeto do ltro de en-
trada.
36 3. Reticador de Tenso Trifsico
37
4 MODULAO VETORIAL APLICADA AO RTT
Nesse captulo, ser apresentado um estudo sobre modulao
vetorial (Space Vector Modulation - SVM) visando aplicao no RTT.
A modulao vetorial muito conhecida na literatura [18]. A referncia
[17] dedica um captulo para a anlise da modulao vetorial aplicada ao
RTT, a qual servir de base para o estudo apresentado nesse captulo.
No INEP esse tema foi extensamente estudado em [28], porm aplicado
para reticadores unidirecionais.
Ser apresentada uma anlise sistemtica para obter uma mo-
dulao para o RTT, apresentando os principais conceitos envolvidos.
Uma proposta de implementao validada por simulao numrica ser
apresentada ao nal do captulo.
4.1 ANLISE VETORIAL APLICADA AO RTT
Nesta seo, ser apresentada uma anlise vetorial do Reticador
de Tenso Trifsico. Tal anlise ser dividida em etapas, conforme as
subsees a seguir.
A anlise vetorial de um conversor se baseia no conceito de Es-
pao Vetorial (Space Vector) apresentado detalhadamente em [18]. Ini-
cialmente, ser considerado um sistema trifsico equilibrado de corren-
tes cossenoidais, conforme expresso em 4.1.
i
a
= I
max
. cos (
e
.t)
i
b
= I
max
. cos
_

e
.t
2
3
_
i
b
= I
max
. cos
_

e
.t +
2
3
_
(4.1)
As correntes de um sistema trifsico podem ser interpretadas
como as componentes de um vetor equivalente dentro de um espao
tridimensional. Esse vetor equivalente pode ser denido a partir de
(4.2).

i =
2
3
_
i
a
+i
b
.e
i
(
2
3
)
+i
c
.e
i
(
4
3
)
_
(4.2)
Na anlise vetorial pode-se alterar a base em que o vetor de refe-
38 4. Modulao Vetorial Aplicada ao RTT
rncia representado. Ao invs de representar o vetor em coordenadas
abc, sero utilizadas as coordenadas . Tais coordenadas podem
ser obtidas a partir da Transformada de Park. A matriz de transforma-
o do sistema em coordenadas abc para um sistema de coordenadas
est representada em (4.3). Na referncia [29], deduzido um
mtodo para obter os coecientes da matriz de transformao.
T
abc
=
2
3
.
_
_
_
_
_
_
_
_
_
_
1
1
2

1
2
0

3
2

3
2
1

2
1

2
1

2
_
_
_
_
_
_
_
_
_
_
(4.3)
O ganho de 2/3 da transformada expressa na Eq. (4.3) foi ado-
tado para conservar a amplitude das componentes representadas em
coordenadas abc. Em outros casos, utiliza-se o uso do ganho
_
2/3
para obter uma matriz de transformao que conserva a mesma potn-
cia de um sistema em coordenadas abc.
A obteno das componentes , a partir das componentes abc,
d-se conforme (4.4).
_
_
i

_
_
= T
abc
.
_
_
i
a
i
b
i
c
_
_
(4.4)
O plano formado pelos vetores unitrios das componentes e
de extrema importncia na anlise vetorial dos conversores, uma vez
que os vetores dos conversores so representados nesse plano. Assim, a
Figura 4.1 apresenta o plano .
A componente referente coordenada i

est normal ao plano


, saindo do papel. A Figura 4.1 tambm apresenta a projeo das
componentes abc sobre o plano .
Uma caracterstica importante do plano que, assumindo
que as componentes abc so denidas por (4.1), a amplitude do ve-
tor equivalente formar uma trajetria circular no plano , conforme
apresentado na Figura 4.2.
Da Figura 4.2, conclui-se que para impor correntes senoidais,
a trajetria do vetor resultante das correntes no plano dever ser
circular. Esse o princpio bsico da anlise vetorial dessa pesquisa.
4.1 Anlise Vetorial Aplicada ao RTT 39
Figura 4.1 Plano com a representao da coordenada i

.
Figura 4.2 Trajetria do Vetor Equivalente no plano
4.1.1 Anlise dos Vetores Disponveis
Na seo 3.1 foram apresentados os estados topolgicos do RTT.
Conhecida a denio de vetor equivalente (Eq. (4.2)), pode-se determi-
nar os vetores que o conversor pode impor. Nas Figuras 4.3 a 4.5 esto
apresentados novamente os estados topolgicos do RTT, destacando ao
lado de cada estado topolgico o vetor que est sendo imposto.
Em complemento s Figuras 4.3 a 4.5, a Tabela 4.1 apresenta as
caractersticas de cada vetor do conversor.
Os vetores

I
1
a

I
6
so denominados de vetores ativos, e o vetor

I
N
denominado vetor nulo. importante ressaltar que o vetor nulo
40 4. Modulao Vetorial Aplicada ao RTT
Figura 4.3 Estados topolgicos e seus vetores resultantes - vetor nulo.
pode ser imposto por trs estados topolgicos diferentes (N1, N2 e N3).
Por esse motivo, esses estados so denominados estados redundantes.
Juntando todos os vetores que o conversor pode sintetizar, pode-
se construir o mapa de vetores do Reticador de Tenso Trifsico, re-
presentado na Figura 4.6.
4.1.2 Determinao do Vetor de Referncia
Qualquer tcnica de modulao, direta ou indiretamente, impe
os vetores disponveis da topologia sempre de acordo com um sinal
de referncia. Logo, na tcnica de modulao vetorial tambm ser
necessrio um sinal de referncia. Assim, ser utilizado um vetor de
referncia que ir impor correntes senoidais na entrada da topologia.
No incio deste captulo, vimos que para correntes senoidais o
4.1 Anlise Vetorial Aplicada ao RTT 41
0
0
0
Figura 4.4 Estados topolgicos e seus vetores resultantes - vetores

I
1
a

I
3
.
42 4. Modulao Vetorial Aplicada ao RTT
Figura 4.5 Estados topolgicos e seus vetores resultantes - vetores

I
4
a

I
6
.
4.1 Anlise Vetorial Aplicada ao RTT 43
Tabela 4.1 Descrio dos vetores do Reticador de Tenso Trifsico
Vetor
Interruptores
em
conduo
Correntes de Entrada
Forma Polar abc
i
a
i
b
i
c
i

I
1
S
1
,S
6
I
o
0 I
o
I
o

3
3
I
o
2

3
3
I
o

30

I
2
S
2
,S
6
0 I
o
I
o
0
2

3
3
I
o
2

3
3
I
o

90

I
3
S
2
,S
4
I
o
I
o
0 I
o

3
3
I
o
2

3
3
I
o

150

I
4
S
3
,S
4
I
o
0 I
o
I
o

3
3
I
o
2

3
3
I
o

150

I
5
S
3
,S
5
0 I
o
I
o
0
2

3
3
I
o
2

3
3
I
o

90

I
6
S
1
,S
5
I
o
I
o
0 I
o

3
3
I
o
2

3
3
I
o

30

I
0
S
1
,S
4
0 0 0 0 0 0

S
2
,S
5
S
3
,S
6
Figura 4.6 Mapa de Vetores do Reticador de Tenso Trifsico.
vetor resultante (

I
ref
) far uma trajetria circular no plano em um
perodo completo de entrada. A amplitude das correntes de entrada
determina o raio desse crculo. Reescrevendo da forma polar, o vetor
de referncia pode ser denido conforme a Eq. (4.5).

I
ref
= I
max

(4.5)
44 4. Modulao Vetorial Aplicada ao RTT
Porm, como o conversor ir sintetizar o vetor de referncia se ele
possui apenas sete vetores? A resposta est no perodo de comutao
do conversor. O conversor buscar impor o vetor de referncia em cada
perodo de comutao, ponderando o tempo de aplicao de seus vetores
disponveis. claro que o vetor resultante imposto pelo conversor no
ir ter uma trajetria perfeitamente circular, porm, como o perodo
de comutao muito menor que o perodo da corrente de entrada, a
diferena ser quase desprezvel. Na Figura 4.7, tem-se um exemplo
de ponderao do tempo de aplicao dos vetores, visando sintetizar o
vetor de referncia

I
ref
.
Figura 4.7 Exemplo de ponderao do tempo de aplicao dos vetores do
conversor.
Nota-se, assim, que na Figura 4.7, o vetor nulo foi utilizado para
completar o perodo de comutao do conversor.
Usando a composio de seus vetores disponveis, o conversor
pode impor qualquer vetor que esteja dentro do mapa de vetores. Re-
lembrando a Figura 4.6, o conversor pode impor qualquer vetor que es-
teja dentro do hexgono descrito por seus vetores ativos. Sabendo que
a trajetria do vetor de referncia dever ser circular, o valor mximo
da corrente de entrada que o reticador poder impor ser delimitado
pelo raio do maior crculo circunscrito dentro do hexgono. A Figura
4.8, portanto, apresenta o mapa de vetores com o crculo que determina
a mxima referncia.
Sabendo que o ngulo entre dois vetores adjacentes de 60, o
4.1 Anlise Vetorial Aplicada ao RTT 45
Figura 4.8 Mapa de Vetores do RTT representando o mximo vetor de
referncia.
raio do crculo circunscrito pode ser determinado a partir de (4.6)

I
ref,max

= I
o
.
2

3
3
. cos (30

I
ref,max

= I
o
(4.6)
Assim, o vetor de referncia do RTT ser denido por (4.7), onde
o ndice de modulao M ir determinar a amplitude da corrente que
o reticador ir impor a entrada.

I
ref
= M.I
o

(4.7)
Vale ressaltar, ainda, que analisando as equaes (4.5) e (4.7),
possvel perceber a relao entre o ndice de modulao e as correntes
de entrada e sada, apresentada na Eq. (4.8).
M =
I
max
I
o
(4.8)
46 4. Modulao Vetorial Aplicada ao RTT
4.1.3 Escolha da Sequncia de Comutao
Uma vez denido o vetor de referncia, devem-se denir quais
vetores sero escolhidos para sintetizar o vetor de referncia. Para
isso, necessrio denir a localizao do vetor de referncia. Alm
da amplitude, que j foi determinada na seo anterior, o valor de
dene a posio do vetor de referncia. Por isso, o mapa de vetores
ser dividido em setores, conforme mostra a Fig. 4.9.
Figura 4.9 Mapa de Vetores do Reticador de Tenso Trifsico.
Em complemento Figura 4.9, A Tabela 4.2 apresentar o in-
tervalo de (em graus) para cada um dos setores.
Tabela 4.2 Intervalo de cada um dos setores
Setor ngulo
1 30

a 30

2 30

a 90

3 90

a 150

4 150

a 210

5 210

a 270

6 270

a 30

4.1 Anlise Vetorial Aplicada ao RTT 47


A escolha dos vetores que sero utilizados depender do setor
onde se encontra o vetor de referncia [28]. A escolha dos vetores e
da sequncia de aplicao dos mesmos, deve ser realizada visando fato-
res de desempenho, como reduo de nmero de comutaes, reduo
de perdas de comutao e reduo dos esforos sobre os elementos de
ltragem, por exemplo [17].
A sequncia de vetores utilizada neste trabalho no necessaria-
mente otimiza algum desses parmetros, porm visa seguir as principais
recomendaes quanto escolha dos vetores:
Escolha dos Vetores mais prximos: sabendo que o vetor
de referncia se localiza em um setor, sero utilizados os vetores
mais prximos quele setor. A vantagem dessa estratgia que
os vetores pertencentes a um mesmo setor so adjacentes. A
transio de um vetor para outro ocorrer com a mudana de
estado de somente dois interruptores (um entra em conduo e
o outro bloqueia). Nessa situao, o nmero de comutaes
reduzido.
Escolha dos Vetores nulos: para o RTT, o vetor nulo pode
ser sintetizado por trs diferentes estados topolgicos. Assim, na
transio de um vetor ativo para um vetor nulo, deve-se escolher o
estado topolgico que apresente o menor nmero de comutaes.
Eliminao de Harmnicos Pares: segundo [17], se obtida
uma sequncia de modulao que no apresenta simetria de meio
de onda, o contedo harmnico das correntes de entrada ter
harmnicos pares, que so totalmente indesejveis no sistema el-
trico. Logo, ao escolher uma sequncia de comutao, deve-se
buscar a simetria de meia onda para a corrente drenada pelo re-
ticador, de forma a obedecer (4.9).
i
a
(
e
.t) = i
a
(
e
.t + 180

) (4.9)
Como exemplo, ser estabelecida uma sequncia de comutao
para o setor 1. Na Fig. 4.10 est representado o setor 1, ignorando os
outros vetores inicialmente.
Na Figura 4.10, observa-se que no setor 1 podem ser utilizados
dois vetores ativos

I
1
e

I
6
. Como vetor nulo, o estado N1 pode ser
utilizado, j que a transio desse estado para

I
1
ou

I
6
ocorrer com a
mudana de estado de somente dois interruptores.
Denidos os estados a serem utilizados, deve-se, ento, denir
uma sequncia de comutao, ou seja, a sequncia dos vetores dentro de
48 4. Modulao Vetorial Aplicada ao RTT
Figura 4.10 Detalhe do Setor 1.
um perodo de comutao. Com o intuito de obter uma simetria dentro
do perodo de comutao, foi escolhida uma sequncia de cinco passos,
ou seja, quatro transies de vetores em um perodo de comutao.
A Figura 4.11 mostra a sequncia de vetores denida para o setor 1,
destacando a transio de cada setor.
Figura 4.11 Sequncia de Vetores escolhida para o RTT (Representao
Vetorial).
Em destaque est o tempo de durao em que o vetor mantido.
A nomenclatura do tempo de aplicao de um vetor N no setor M ser
4.1 Anlise Vetorial Aplicada ao RTT 49
denida por T
N,M
.
Assim, durante o setor 1, a sequncia de vetores ser

I
0
(N1)

I
6

I
1

I
6

I
0
(N1). Na Figura 4.12, tem-se a sequncia de comutao
representada, com os respectivos vetores que a compem.
Vetor
Figura 4.12 Sequncia de Comutao para o Setor 1.
Os intervalos T
0,1
, T
1,1
e T
6,1
referem-se aos tempos de aplicao
de cada vetor durante o setor 1. Esses intervalos sero calculados na
seo 4.1.4.
Na Fig. 4.12, nota-se que os interruptores do grupo positivo
mantm o seu estado, enquanto o vetor de referncia estiver localizado
no setor 1. Assim, apenas os interruptores do grupo negativo alteram o
seu estado durante o perodo de comutao. Entretanto, importante
ressaltar que o interruptor S
5
comuta duas vezes em um perodo de
comutao, fato esse que pode associar mais perdas a esse interruptor.
A sequncia de comutao para os outros setores construda
exatamente da mesma forma, porm com os vetores adjacentes corres-
pondentes quele setor. Citando o setor 2, por exemplo, a sequncia
de comutao ser

I
0
(N2)

I
1


I
2


I
1


I
0
(N2). Assim, possvel
determinar a sequncia de comutao para todos os setores, conforme
50 4. Modulao Vetorial Aplicada ao RTT
apresenta a Tab. 4.3. Um problema dessa sequncia de comutao a
Tabela 4.3 Sequncia de Comutao para Cada Setor
Setor Sequncia
1

I
0
(N1)

I
6

I
1

I
6

I
0
(N1)
2

I
0
(N2)

I
1

I
2

I
1

I
0
(N2)
3

I
0
(N3)

I
2

I
3

I
2

I
0
(N3)
4

I
0
(N2)

I
3

I
4

I
3

I
0
(N1)
5

I
0
(N2)

I
4

I
5

I
4

I
0
(N2)
6

I
0
(N2)

I
5

I
6

I
5

I
0
(N3)
transio de vetores na mudana de um setor para outro. Na sequn-
cia de comutao escolhida, o vetor nulo que encerra a sequncia de
comutao. Logo, na ltima sequncia de comutao do setor 1 (se
houver um nmero inteiro de comutaes dentro de um setor) ocorrer
uma transio do vetor

I
0
(N1) para o vetor

I
0
(N2), mudando, assim,
o estado de quatro interruptores numa mesma transio. Isso deve ser
evitado quando possvel [17], apesar que as perdas associadas a essa
comutao podem ser ignoradas, j que ocorrem uma vez a cada setor.
4.1.4 Clculo do Intervalo de Aplicao dos Vetores
Conforme armado na seo 4.1.3, alm de denir os vetores que
sero aplicados, deve-se calcular o intervalo de aplicao dos vetores,
de forma que o vetor composto seja igual ao vetor de referncia. A
ponderao dos vetores do conversor, ser denida de acordo com o
tempo de aplicao dos vetores dentro de um perodo de comutao. A
Figura 4.13, desse modo, mostra como essa ponderao feita [17].
Observa-se que o vetor nulo no contribui para a formao do
vetor de referncia, j que o mesmo possui mdulo igual a zero. Ele
ser utilizado para completar o perodo de comutao, uma vez que o
tempo de aplicao dos vetores ativos dever menor do que o perodo de
comutao. Isso s ocorrer se o conversor estiver operando dentro da
regio linear, ou seja, dentro do maior crculo circunscrito pelos vetores
do conversor.
Apesar de j ter sido denido na seo 4.1.2, ser apresentado
novamente a denio do vetor de referncia (Eq. (4.5)), mas desta vez
4.1 Anlise Vetorial Aplicada ao RTT 51
Figura 4.13 Composio dos vetores do conversor para formar o vetor de
referncia.
representada na forma exponencial, conforme (4.10).

I
ref
= M.I
o
.e
i
(4.10)
Devem ser determinados trs intervalos e, para isso, so necess-
rias trs equaes. Uma delas vem da denio do perodo de comuta-
o do conversor, expresso em (4.11), onde m e n se referem aos ndices
dos vetores usados (0 a 6) e k o ndice referente ao setor (1 a 6).
T
sw
= T
0,k
+T
m,k
+T
n,k
(4.11)
As outras duas equaes podem ser retiradas a partir da soma
dos vetores ativos do conversor, conforme apresentado em (4.12).

I
ref
=
T
m,k
T
sw
.

I
m
+
T
n,k
T
sw
.

I
n
(4.12)
Com base nas Equaes (4.11) e (4.12), os tempos de aplica-
o dos vetores podem ser denidos para cada setor. A seguir, ser
apresentado, passo a passo, o exemplo de clculo para cada setor.
Setor 1: a composio dos vetores ativos utilizados no setor 1
denida conforme (4.13).

I
ref
=
T
1,1
T
sw
.

I
1
+
T
6,1
T
sw
.

I
6
(4.13)
Ao susbtituir pelo valor de cada vetor, denido na Tabela 4.1 e
52 4. Modulao Vetorial Aplicada ao RTT
na Equao (4.10), tem-se (4.14).
M.I
o
.e
i.
=
T
1,1
T
sw
.
2.

3
3
.I
o
.e
i.

6
+
T
6,1
T
sw
.
2.

3
3
.I
o
.e
i.

6
(4.14)
Efetuando algumas simplicaes, obtm-se (4.15).
M.I
o
.e
i.
=
T
1,1
T
sw
.
2.

3
3
.I
o
.e
i.

6
+
T
6,1
T
sw
.
2.

3
3
.I
o
.e
i.

6
M.

I
o
.e
i.
=
2.

3.

I
o
3.T
sw
.
_
T
1,1
.e
i.

6
+T
6,1
.e
i.

6
_
M.e
i.
=
2.

3
3.T
sw
.
_
T
1,1
.e
i.

6
+T
6,1
.e
i.

6
_
(4.15)
Ao aplicar a identidade trigonomtrica de Euler [30] na Eq. (4.14),
e adotando algumas simplicaes, tem-se (4.16).
M. [cos () +i sin ()] =
2.

3
3.T
sw
.
.
_
T
1,1
.
_
cos
_

3
_
+i sin
_

3
__
+
+T
6,1
.
_
cos
_

3
_
i sin
_

3
___
M. [cos () +i sin ()] =

2.

3
3.T
sw
.
.
_
T
1,1
.
_

2
+i
1

2
_
+T
6,1
.
_

2
i
1

2
__
M. [cos () +i sin ()] =

3
3.T
sw
.
.
_
T
1,1
.
_
3 +i
_
+T
6,1
.
_
3 i
_
(4.16)
A Eq. (4.16) possui termos reais e imaginrios. Para resolv-la
deve-se separar as partes real e imaginria, conforme apresentado
4.1 Anlise Vetorial Aplicada ao RTT 53
nas Equaes (4.17) e (4.18), respectivamente.
M. cos () =

3.T
sw
.
_

3.T
1,1
+

3T
6,1
_
M. cos () =
1
T
sw
. [T
1,1
+T
6,1
]
(4.17)
M. sin () =

3
3.T
sw
. [T
1,1
T
6,1
] (4.18)
Ao efetuar as simplicaes necessrias em (4.17) e (4.18), pode-
se montar o sistema de equaes, apresentado em (4.19).
_
_
_
T
1,1
+T
6,1
= T
sw
.M. cos ()
T
1,1
T
6,1
=

3.T
sw
M. sin ()
(4.19)
A soluo do sistema apresentado em (4.19) fornece o valor dos
tempos de aplicao dos vetores ativos. As equaes que denem
os tempos de aplicao dos vetores

I
1
e

I
6
, esto apresentadas em
(4.20) e (4.21), respectivamente.
T
1,1
=
T
sw
.M
2
.
_
cos () +

3. sin ()
_
(4.20)
T
6,1
=
T
sw
.M
2
.
_
cos ()

3. sin ()
_
(4.21)
O tempo de aplicao do vetor nulo pode ser obtido substituindo-
se os valores das Eqs. (4.20) e (4.21) na Eq. (4.11), conforme
apresentado em (4.22).
T
0,1
= T
sw
T
1,1
T
6,1
T
0,1
= T
sw

T
sw
.M
2
.
_
M. cos () +

3. sin ()
_

T
sw
.M
2
.
_
M. cos ()

3. sin ()
_
T
0,1
= T
sw

T
sw
.M

2
.
_

2.M. cos ()

T
0,1
= T
sw
. [1 M. cos ()]
(4.22)
54 4. Modulao Vetorial Aplicada ao RTT
Sabendo que os tempos de aplicao dos vetores so parte do
perodo de comutao, pode-se denir a razo cclica dos tem-
pos de aplicao dos vetores dentro do perodo de comutao,
conforme denido nas Equaes (4.23), (4.24) e (4.25).
T
0,1
T
sw
= 1 M. cos () (4.23)
T
1,1
T
sw
=
M
2
.
_
cos () +

3. sin ()
_
(4.24)
T
6,1
T
sw
=
M
2
.
_
cos ()

3. sin ()
_
(4.25)
Nota-se, assim, que os tempos normalizados dependem somente
do ndice de modulao e do ngulo . Para ilustrar, a gura
4.14 mostra a variao dos tempos normalizados em funo de ,
considerando um ndice de modulao mximo.
Figura 4.14 Variao dos tempos de aplicao dos vetores no setor 1.
Setor 2: A composio dos vetores utilizados no setor 2 denida
conforme a equao (4.26).

I
ref
=
T
1,2
T
sw
.

I
1
+
T
2,2
T
sw
.

I
2
(4.26)
Com os vetores denidos na Tabela 4.1 e efetuando algumas sim-
4.1 Anlise Vetorial Aplicada ao RTT 55
plicaes, tem-se (4.27).
M.I
o
.e
i.
=
T
1,2
T
sw
.
2.

3
3
.I
o
.e
i.

6
+
T
2,2
T
sw
.
2.

3
3
.I
o
.e
i.

2
M.

I
o
.e
i.
=
2.

3.

I
o
3.T
sw
.
_
T
1,2
.e
i.

6
+T
2,2
.e
i.

2
_
M.e
i.
=
2.

3
3.T
sw
.
_
T
1,2
.e
i.

6
+T
2,2
.e
i.

2
_
(4.27)
Ao aplicar novamente a identidade trigonomtrica de Euler em
(4.27) e adotando algumas simplicaes, tem-se (4.28).
M. [cos () +i sin ()] =
2.

3
3.T
sw
.
.
_
T
1,2
.
_
cos
_

3
_
+i sin
_

3
__
+
+T
2,2
.
_
_

*
0
cos
_

2
_
+i.

*
1
sin
_

2
_
_
_
_
_
_
M. [cos () +i sin ()] =
2.

3
3.T
sw
.
.
_
T
1,2
.
_

3
2
+i
1
2
_
+i.T
2,2
_
M. [cos () +i sin ()] =

3
3.T
sw
.
.
_
T
1,2
.
_

3 +i
_
+i.2.T
2,2
_
(4.28)
A parte real e imaginria da Eq. (4.28) est apresentada em
(4.29) e (4.30), respectivamente.
M. cos () =

3.T
sw
.
_

3.T
1,2
_
M. cos () =
1
T
sw
.T
1,2
(4.29)
M. sin () =

3
3.T
sw
.
_

3.T
1,2
+ 2.T
2,2
_
(4.30)
56 4. Modulao Vetorial Aplicada ao RTT
Simplicando as Eqs. (4.29) e (4.30), pode-se montar o sistema
de equaes apresentado em (4.31).
_
_
_
T
1,2
= T
sw
.M. cos ()

3.T
1,2
+ 2.T
2,2
=

3.T
sw
M. sin ()
(4.31)
Assim, a soluo do sistema apresentado em (4.31) est apresen-
tada nas Eqs. (4.32) e (4.33), respectivamente.
T
1,2
= T
sw
.M. cos () (4.32)
T
2,2
=
T
sw
.M
2
.
_

3. sin () cos ()
_
(4.33)
O tempo de aplicao do vetor nulo pode ser obtido substituindo-
se os valores das Eqs. (4.32) e (4.33) na Eq. (4.11), conforme
apresentado em (4.34).
T
0,2
= T
sw
T
1,2
T
2,2
T
0,2
= T
sw
T
sw
.M. cos ()

T
sw
.M
2
.
_

3. sin () cos ()
_
T
0,2
= T
sw
{1 M cos ()

M
2
.
_

3. sin () cos ()
_
_
T
0,2
= T
sw
_
1 M
_
cos () +

3. sin ()
2

cos ()
2
__
T
0,2
= T
sw
_
1 M
_
cos ()
2
+

3. sin ()
2
__
T
0,2
= T
sw
_
1
M
2
.
_
cos () +

3. sin ()
_
_
(4.34)
Assim como feito para o setor 1, os tempos de aplicao dos veto-
res do setor podem ser normalizados pelo perodo de comutao,
4.1 Anlise Vetorial Aplicada ao RTT 57
conforme apresentado nas Equaes (4.35), (4.36) e (4.37).
T
0,2
T
sw
= 1
M
2
.
_
cos () +

3. sin ()
_
(4.35)
T
1,2
T
sw
= M cos () (4.36)
T
2,2
T
sw
=
M
2
.
_

3. sin () cos ()
_
(4.37)
A Figura 4.15 mostra a variao dos tempos normalizados em
funo de considerando um ndice de modulao mximo.
Figura 4.15 Variao dos tempos de aplicao dos vetores no setor 2.
Setores 3 a 6: para os demais setores, o procedimento de clculo
exatamente o mesmo. Porm, analisando as Figuras 4.14 e 4.15,
observa-se que os tempos de aplicao dos vetores para os setores
1 e 2 correspondem a mesma funo, deslocados de 60

. Isto
esperado, uma vez que os mdulos dos vetores do conversor so
iguais e o ngulo entre eles tambm o mesmo.
Como exemplo, pode-se estabelecer a seguinte relao (Eq. 4.38)
entre os tempos de aplicao dos vetores nulos para os setores 1
58 4. Modulao Vetorial Aplicada ao RTT
e 2, por meio das Equaes (4.23) e (4.35).
T
0,1
T
sw
() =
T
0,2
T
sw
_
+

3
_
1 M. cos () = 1
M
2
.
.
_
cos
_
+

3
_
+

3. sin
_
+

3
__
1 M. cos () = 1
M
2
.
.
_
cos ()
2

3.sen()
2
+
3. cos ()
2
+

3.sen()
2
_
1 M. cos () = 1
M
2
. [2 cos ()]
1 M. cos () = 1 M. cos ()
(4.38)
Assim, a partir das equaes obtidas para o setor 2, podem-se
denir os tempos de aplicao dos vetores para os outros setores
((4.39) a (4.41)).
T
0,k
T
sw
= 1
M
2
.
.
_
cos
_

. (k 2)
3
_
+

3. sin
_

. (k 2)
3
__
(4.39)
T
k1,k
T
sw
= M cos
_

. (k 2)
3
_
(4.40)
T
k,k
T
sw
=
M
2
.
_

3. sin
_

. (k 2)
3
_
cos
_

. (k 2)
3
__
(4.41)
4.1 Anlise Vetorial Aplicada ao RTT 59
Onde k o nmero do setor, sendo que k {2, 3, 4, 5, 6}.
4.1.5 Determinao da Razo Cclica dos Interruptores
O circuito modulador deve gerar os sinais de comando para os
interruptores da topologia. Sabendo que os vetores so criados a partir
dos estados topolgicos do RTT, a partir da sequncia de comutao e
dos tempos de aplicao dos vetores, pode-se reconstruir a razo cclica
de cada um dos interruptores.
A partir da Tabela 4.3, a Figura 4.16 representa os sinais de
comando de cada um dos interruptores para cada um dos setores. Ao
Vetor Vetor Vetor
Vetor Vetor Vetor
Figura 4.16 Sequncia de Comutao para todos os setores.
60 4. Modulao Vetorial Aplicada ao RTT
analisar a Figura 4.16, observa-se que durante trs setores todos os
interruptores mantm seu estado (conduo ou bloqueio). Nos outros
estados, os interruptores cam comutando de acordo com o tempo de
aplicao dos vetores.
Com base na Tabela 4.2 e na Figura 4.16, a razo cclica dos
interruptores S
1
e S
4
podem ser denidas a partir da equaes 4.42 e
4.43.
d
1
() =
_

_
1, se /6 > /6
T
1,2
T
sw
, se /2 > /6
0, se 5/6 > /2
T
0,4
T
sw
, se 7/6 > 5/6
0, se 3/2 > 7/6
T
6,6
T
sw
, se 11/6 > 3/2
(4.42)
d
4
() =
_

_
T
0,1
T
sw
, se /6 > /6
0, se /2 > /6
T
3,3
T
sw
, se 5/6 > /2
1, se 7/6 > 5/6
T
4,5
T
sw
, se 3/2 > 7/6
0, se 11/6 > 3/2
(4.43)
Ao substituir os valores das Eqs. (4.23) a (4.25) e (4.39) a (4.41)
4.1 Anlise Vetorial Aplicada ao RTT 61
nas Eqs. (4.42) e (4.43), obtm-se as expresses (4.44) e (4.45).
d
1
() =
_

_
1, se /6 > /6
M. cos () , se /2 > /6
0, se 5/6 > /2
1
M
2
.
_
cos
_

2
3
_
+

3. sin
_

2
3
__
,
se 7/6 > 5/6
0, se 3/2 > 7/6
M
2
.
_

3. sin
_

4
3
_
cos
_

4
3
__
,
se 11/6 > 3/2
(4.44)
d
4
() =
_

_
1 M. cos () , se /6 > /6
0, se /2 > /6
M
2
.
_

3. sin
_


3
_
cos
_


3
__
,
se 5/6 > /2
1, se 7/6 > 5/6
M cos ( ) , se 3/2 > 7/6
0, se 11/6 > 3/2
(4.45)
Ao considerar um ndice de modulao M = 0.7, foram cons-
trudos grcos das funes de razo cclica dos interruptores S
1
e S
4
,
representados na Figura 4.17.
A partir das funes de razo cclica dos interruptores S
1
e S
4
,
pode-se determinar o VMQI da funo de comutao do brao a, que
62 4. Modulao Vetorial Aplicada ao RTT
Figura 4.17 Razo cclica dos interruptores S
1
e S
4
.
denido por (4.46).
s
a
() = d
1
() d
4
() (4.46)
Desse modo, a Figura 4.18 apresenta o grco do VMQI da fun-
o de comutao do brao a.
Figura 4.18 VMQI da funo de comutao do brao a.
Observa-se, ento, que o objetivo inicial foi atendido, uma vez
que para referncias cossenoidais (Eq. 4.1) foi obtida uma funo de
comutao de brao cossenoidal e em fase com i
a
. O mesmo procedi-
4.1 Anlise Vetorial Aplicada ao RTT 63
mento pode ser feito para os outros interruptores para obter as outras
funes de comutao de brao. Para ilustrar, esto apresentadas nas
Eqs. (4.47) a (4.50), as funes de razo cclica dos interruptores S
2
,
S
3
, S
5
e S
6
, respectivamente. Algumas simplicaes foram adotadas,
conforme mostram as equaes a seguir.
d
2
() =
_

_
0, se
_

6
>

6
_

_
3
2
>
7
6
_
M. cos
_

2
3
_
, se
_

2
>

6
_

_
7
6
>
5
6
_
1, se
5
6
>

2
1 +M. cos
_

2
3
_
, se
11
6
>
3
2
(4.47)
d
3
() =
_

_
0, se
_

6
>

6
_

_
5
6
>

2
_
1 +M. cos
_
+
2
3
_
, se

2
>

6
M. cos
_
+
2
3
_
, se
_
7
6
>
5
6
_

_
11
6
>
3
2
_
1, se
3
2
>
7
6
(4.48)
d
5
() =
_

_
M. cos
_

2
3
_
, se
_

6
>

6
_

_
3
2
>
7
6
_
0, se
_

2
>

6
_

_
7
6
>
5
6
_
1 M. cos
_

2
3
_
, se
5
6
>

2
1, se
11
6
>
3
2
(4.49)
d
6
() =
_

_
M. cos
_
+
2
3
_
, se
_

6
>

6
_

_
5
6
>

2
_
1, se

2
>

6
0, se
_
7
6
>
5
6
_

_
11
6
>
3
2
_
1 M. cos
_
+
2
3
_
, se
3
2
>
7
6
(4.50)
64 4. Modulao Vetorial Aplicada ao RTT
Para nalizar, as funes de comutao de brao obtidas a partir
da razo cclica dos interruptores esto apresentadas na Figura 4.19.
Figura 4.19 VMQI da funo de comutao dos braos a, b e c.
4.2 RESULTADOS DE SIMULAO
Para simular a estratgia de modulao vetorial apresentada,
foi elaborado um algoritmo que executa as funes apresentadas no
diagrama de blocos da Figura 6.17.
Figura 4.20 Diagrama de blocos para implementao da modulao vetorial.
O diagrama de blocos foi implementado no software PSIM por
meio do recurso DLL Block. Mais detalhes relacionados implemen-
4.2 Resultados de Simulao 65
tao do algoritmo esto no Captulo 6.
A Figura 4.21 apresenta os sinais de comando dos interruptores
e suas respectivas razes cclicas, considerando uma frequncia de co-
mutao de 12kHz e um ndice de modulao M = 0.7. No detalhe,
apresentado um perodo de comutao.
Figura 4.21 Sinais de comando e razes cclicas dos interruptores, obtida
por simulao numrica.
A partir do sinal de comando dos interruptores, pode-se obter o
sinal de comutao de cada um dos braos da topologia. A Figura 4.22
apresenta os sinais em conjunto ao seu VMQI.
Por m, a Figura 4.23 apresenta o espectro de s
a
, que, consi-
derando uma corrente de sada contnua, ser o espectro da corrente
drenada pelo reticador. O espectro foi obtido a partir do algoritmo
da Transformada Rpida de Fourier (FFT - Fast Fourier Transformer)
do software PSIM.
Observa-se, assim, que o contedo de alta frequncia se encontra
em frequncias mltiplas frequncia de comutao do conversor. Para
66 4. Modulao Vetorial Aplicada ao RTT
Figura 4.22 Funo de comutao de brao (a, b e c) e seus respectivos
VMQI.
Figura 4.23 Espectro da funo de comutao do brao a.
um ndice de modulao M = 0, 7, a maior amplitude na frequncia de
comutao chegou a aproximadamente 0.311. O espectro da funo de
comutao voltar a ser analisado no captulo 6, ao dimensionar o ltro
de entrada.
4.3 CONSIDERAES FINAIS
Nesse captulo foi apresentado um estudo sobre modulao ve-
torial, visando a aplicao no Reticador de Tenso Trifsico. Para
4.3 Consideraes Finais 67
um melhor entendimento, alguns conceitos foram apresentados no in-
cio do captulo, porm, de uma forma simplicada. Para um estudo
mais detalhado, sugere-se a leitura das referncias citadas no decorrer
do texto.
Nota-se, no entanto, que a modulao vetorial no exatamente
uma nica tcnica de modulao, e sim, uma metodologia de anlise
do conversor que permite a criao de diversas tcnicas de modu-
lao, visando a melhoria de um determinado requisito do conversor.
Esse, ento, foi o principal motivo pelo qual a tcnica de modulao foi
escolhida para o desenvolvimento deste estudo.
Na anlise realizada, foi denida uma tcnica de modulao para
dar continuidade aos estudos. Entretanto, no foi realizado um estudo
mais abrangente sobre outras tcnicas de modulao para que o escopo
da pesquisa no fosse desviado. Porm, para melhorar ainda mais o
desempenho da topologia, o estudo de outras tcnicas (sequncias) de
modulao poder apresentar bons resultados. O mesmo vlido para
a tcnica de implementao utilizada.
68 4. Modulao Vetorial Aplicada ao RTT
69
5 MODELAGEM DO RETIFICADOR DE TENSO
TRIFSICO
Neste captulo ser apresentada a tcnica de modelagem utili-
zada no Reticador de Tenso Trifsico. Alm de apresentar melhor
o funcionamento da topologia, as tcnicas de modelagem aplicada tm
como objetivo nal o projeto de um compensador para controlar as
variveis externas da topologia. Foram aplicadas tcnicas clssicas de
modelagem e controle bem conhecidas na Eletrnica de Potncia [12],
[22].
5.1 MODELO EM COORDENADAS SNCRONAS
O projeto de compensadores para o controle de reticadores pode
ser relativamente complexo. Isso ocorre porque o modelo do reticador
possui parmetros que variam no tempo. Assim, torna-se necessrio
avaliar o desempenho do controle para vrios pontos de operao, nesse
caso, para o todo o perodo de rede (ou ngulo ). Contudo, aplicando
uma mudana de base no sistema, pode-se obter uma representao
da topologia em coordenadas sncronas. Nesse sistema de referncia,
as variveis so contnuas no tempo, facilitando assim o projeto dos
compensadores.
Nesse sistema de coordenadas, pensando no plano , o sistema
de coordenadas gira junto com o vetor de referncia, a uma velocidade

e
, fazendo com que a projeo sobre os vetores unitrios (coordenadas)
seja igual para qualquer valor de . A Fig. 5.1 apresenta o plano
com as coordenadas sncronas.
Figura 5.1 Representao das coordenadas sncronas no plano
70 5. Modelagem do Reticador de Tenso Trifsico
Nota-se que o sistema de coordenadas sncronas possui duas co-
ordenadas i
d
e i
q
, as quais esto defasadas de 90

entre si. A co-


ordenada i
d
ser denominada de corrente de eixo direto e i
q
ser a
corrente de eixo em quadratura. A terceira coordenada i
0
, que pode
ser denominada corrente de modo comum, igual a coordenada i

da
transformada de Clarke, tambm normal ao plano .
A matriz de transformao para obter as coordenadas sncronas
a partir das coordenadas abc denominada Transformada de Park e
est apresentada na Eq. (5.1).
Tdq0
abc
=
_
2
3
.
_

_
sin () sin
_

2
3
_
sin
_
+
2
3
_
cos () cos
_

2
3
_
cos
_
+
2
3
_
1

2
1

2
1

2
_

_
(5.1)
A matriz para a transformao inversa est apresentada em (5.2).
Tabc
dq0
=
_
2
3
.
_

_
sin () cos ()
1

2
sin
_

2
3
_
cos
_

2
3
_
1

2
sin
_
+
2
3
_
cos
_
+
2
3
_
1

2
_

_
(5.2)
Vale ressaltar que na transformada exposta na Eq. (5.1), o ga-
nho de
_
2/3 implica que as potncias dos sistemas representados por
coordenadas dq0 e abc sero iguais (conservao de potncias). Em al-
guns casos, o ganho alterado para 2/3, fazendo com que as amplitudes
das coordenadas dos dois sistemas sejam iguais.
O modelo em coordenadas sncronas ser obtido a partir do mo-
delo equivalente, apresentado na seo 3.1. O VMQI das funes de
comutao, ento, ser adotado para obter um sistema contnuo no
tempo. Para simplicar a notao utilizada, o VMQI das funes de
5.1 Modelo em Coordenadas Sncronas 71
comutao de brao ser representado por (5.3).
_

_
d
a
= s
a

T
sw
d
b
= s
b

T
sw
d
c
= s
c

T
sw
(5.3)
O circuito utilizado para a anlise est apresentado na Figura
5.2. Em relao ao modelo apresentado na seo 3.1, foi adicionado o
ltro de entrada (LC) e o enrolamento de campo da mquina sncrona,
representado por um circuito RL. A resistncia srie do capacitor no
ser considerada nesse modelo.

0
Figura 5.2 Circuito equivalente do Reticador de Tenso Trifsico em Co-
ordenadas abc com um ltro LC na entrada e carga RL.
No circuito da Fig. 5.2, o transformador isolador no foi apre-
sentado, uma vez que esta anlise est sendo feita do lado secundrio
do transformador. Os valores das tenses e das impedncias do trans-
formador esto referidas ao lado secundrio. A indutncia L representa
a indutncia de disperso do transformador somada a indutncias de
linha adicionais, caso existam.
Ainda sobre a Figura 5.2, pode-se dizer que o lado cc est iso-
lado do lado ca, estando acoplados a partir das funes de comutao
de brao. Logo, com o intuito de organizar o estudo, a mudana de base
ser aplicada inicialmente ao lado ca da topologia e posteriormente ao
lado cc.
72 5. Modelagem do Reticador de Tenso Trifsico
5.1.1 Modelo Visto a Partir do Lado ca
Na anlise do lado ca, ser considerado um sistema balanceado e
equilibrado. O circuito do lado ca ser novamente reproduzido na Fig.
5.3, para facilitar a leitura. Na Fig. 5.3, o ponto 0 ser denido como
Figura 5.3 Lado ca do RTT em coordenadas abc.
ponto de referncia do circuito (v
x0
= v
x
).
Do circuito da Fig. 5.3, podem-se denir as equaes que relaci-
onam as tenses do circuito, conforme ser apresentado na Eq. (5.4).
_

_
v
A
= L.
di
A
dt
+R
s
.i
A
+v
a
v
B
= L.
di
A
dt
+R
s
.i
B
+v
b
v
C
= L.
di
A
dt
+R
s
.i
C
+v
c
(5.4)
As correntes, por sua vez, so denidas a partir da Eq. (5.5).
_

_
i
A
= C.
d
dt
(v
a
v
n
) +d
a
. i
o

i
B
= C.
d
dt
(v
b
v
n
) +d
b
. i
o

i
C
= C.
d
dt
(v
c
v
n
) +d
c
. i
o

(5.5)
O valor de v
a
, v
b
e v
c
pode ser isolado em (5.4) e substitudo na
5.1 Modelo em Coordenadas Sncronas 73
(5.5), chegando, assim, Eq. (5.6).
_

_
i
A
= C.
d
dt
_
v
A
L.
di
A
dt
R
s
.i
A
v
n
_
+d
a
. i
o

i
B
= C.
d
dt
_
v
B
L.
di
B
dt
R
s
.i
B
v
n
_
+d
b
. i
o

i
C
= C.
d
dt
_
v
C
L.
di
C
dt
R
s
.i
C
v
n
_
+d
c
. i
o

(5.6)
Expandindo as operaes de (5.6), tem-se (5.7).
_

_
i
A
= C.
dv
A
dt
C.L.
d
2
i
a
dt
2
C.R
s
.
di
A
dt
C.
dv
n
dt
+d
a
. i
o

i
B
= C.
dv
B
dt
C.L.
d
2
i
b
dt
2
C.R
s
.
di
B
dt
C.
dv
n
dt
+d
b
. i
o

i
C
= C.
dv
C
dt
C.L.
d
2
i
c
dt
2
C.R
s
.
di
C
dt
C.
dv
n
dt
+d
c
. i
o

(5.7)
Com o intuito de facilitar a representao para as prximas equa-
es, ser adotada uma forma de representao vetorial. Assim, sero
assumidos vetores de tenso e corrente, denidos conforme as Eqs. (5.8)
a (5.10).
v
F,abc
=
_
_
v
A
v
B
v
C
_
_
(5.8)

i
F,abc
=
_
_
i
A
i
B
i
C
_
_
(5.9)

d
abc
=
_
_
d
a
d
b
d
c
_
_
(5.10)
Os valores das capacitncias, indutncias e resistncias sero re-
presentadas de forma matricial, conforme descrito nas Eqs. (5.11) a
(5.13).
L =
_
_
L 0 0
0 L 0
0 0 L
_
_
(5.11)
74 5. Modelagem do Reticador de Tenso Trifsico
C =
_
_
C 0 0
0 C 0
0 0 C
_
_
(5.12)
R =
_
_
R
s
0 0
0 R
s
0
0 0 R
s
_
_
(5.13)
Assim, a Equao (5.7) poder ser reescrita conforme (5.14).

i
F,abc
= C.
dv
F,abc
dt
C.L.
d
2

i
F,abc
dt
2
C.R.
d

i
F,abc
dt

dv
n
dt
.C
+i
o
.

d
abc
(5.14)
Conforme j apresentado, um sistema em coordenadas abc pode
ser obtido ser a partir de um sistema em coordenadas dq0 atravs da
Transformada de Park. Na Equao (5.15), ser apresentado a relao
entre um vetor v na base abc e um vetor na base dq0.
v
abc
= Tabc
dq0
.v
dq0
(5.15)
Utilizando a relao expressa em (5.15), a Eq. (5.14) pode ser
reescrita conforme (5.16).
Tabc
dq0
.

i
F,dq0
= C.
d
dt
.
_
Tabc
dq0
.v
F,dq0
_
+i
o
.Tabc
dq0
.

d
dq0
C.R.
d
dt
_
Tabc
dq0
.

i
F,dq0
_

dv
n
dt
.C
C.L.
d
2
dt
2
_
Tabc
dq0
.

i
F,dq0
_
(5.16)
Ao multiplicar todos os termos de (5.16) pela transformada di-
reta (5.1), tem-se:
5.1 Modelo em Coordenadas Sncronas 75

Tdq0
abc
.

Tabc
dq0
.

i
F,dq0
= Tdq0
abc
.C.
d
dt
_
Tabc
dq0
.v
F,dq0
_
Tdq0
abc
.C.R.
d
dt
_
Tabc
dq0
.

i
F,dq0
_
Tdq0
abc
.C.L.
d
2
dt
2
.
_
Tabc
dq0
.

i
F,dq0
_
+

Tdq0
abc
. i
o
.

Tabc
dq0
.

d
dq0

dv
n
dt
.Tdq0
abc
.C

i
F,dq0
= Tdq0
abc
.C.
d
dt
_
Tabc
dq0
.v
F,dq0
_
Tdq0
abc
.C.R.
d
dt
_
Tabc
dq0
.

i
F,dq0
_
Tdq0
abc
.C.L.
d
2
dt
2
.
_
Tabc
dq0
.

i
F,dq0
_
+i
o
.

d
dq0

dv
n
dt
.Tdq0
abc
.C
(5.17)
Ao aplicar a regra da cadeia nas derivadas da Eq. 5.17, tem-se:

i
F,dq0
= Tdq0
abc
.C.
dTabc
dq0
dt
.v
F,dq0
+Tdq0
abc
.C.Tabc
dq0
dv
F,dq0
dt
Tdq0
abc
.C.R.
dTabc
dq0
dt

i
F,dq0
Tdq0
abc
.C.R.Tabc
dq0
d

i
F,dq0
dt
Tdq0
abc
C.L
d
2
Tabc
dq0
dt
2
.

i
F,dq0
Tdq0
abc
C.L.Tabc
dq0
d
2

i
F,dq0
dt
2
2.Tdq0
abc
.C.L.
dTabc
dq0
dt
.
d

i
F,dq0
dt
+i
o
.

d
dq0

dv
n
dt
.Tdq0
abc
.C
(5.18)
Sabendo das propriedades das matrizes inversas, sero consideradas
76 5. Modelagem do Reticador de Tenso Trifsico
algumas relaes, descritas nas Eqs. (5.19) a (5.21).
Tdq0
abc
.M.Tabc
dq0
= M (5.19)
Tdq0
abc
.M.
dTabc
dq0
dt
= .M (5.20)
Tdq0
abc
.M.
d
2
Tabc
dq0
dt
2
=
2
.M (5.21)
onde:
=
_
_
0
e
0

e
0 0
0 0 0
_
_
. (5.22)
Vale lembrar que
e
corresponde a frequncia angular de entrada.
A varivel se relaciona com a frequncia angular, conforme (5.23).
=
e
.t (5.23)
Assim, aplicando as propriedades apesentadas em (5.19) a (5.21)
na Equao (5.18), tem-se:

i
F,dq0
= .C.v
F,dq0
+C.
dv
F,dq0
dt
.C.R.

i
F,dq0
C.R.
d

i
F,dq0
dt

2
.L.C.

i
F,dq0
L.C.
d
2

i
F,dq0
dt
2
2..L.C.
d

i
F,dq0
dt
+i
o
.

d
dq0

dv
n
dt
.Tdq0
abc
.C
(5.24)
Substituindo os valores das Eqs. (5.11) a (5.13) e (5.22) em
(5.24), obter-se- as Eqs. (5.25), (5.26) e (5.27), representadas na forma
normal.
i
F,d
= C.
dv
F,d
dt
L.C.
d
2
i
F,d
dt
2
C.R
s
.
di
F,d
dt
+
2
e
.L.C.i
F,d
+2.
e
.L.C.
di
F,q
dt
+
e
.C.R
s
.i
F,q

e
.C.v
F,q
+i
o
.d
d
(5.25)
5.1 Modelo em Coordenadas Sncronas 77
i
F,q
= C.
dv
F,q
dt
L.C.
d
2
i
F,q
dt
2
C.R
s
.
di
F,q
dt
+
2
e
.L.C.i
F,q
2.
e
.L.C
di
F,d
dt

e
.C.R
s
.i
F,d
+
e
.C.v
F,d
+i
o
.d
q
(5.26)
i
F,0
= C.
dv
F,0
dt
L.C.
d
2
i
F,0
dt
2
C.R
s
.
di
F,0
dt

3.C.
dv
n
dt
+i
o
.d
0
(5.27)
5.1.2 Modelo Visto a Partir do Lado cc
Ao seguir a mesma metodologia que foi feita para o lado ca, ser
obtido o modelo do lado cc em coordenadas sncronas. Para facilitar,
a Fig. 5.4 apresenta o circuito referente ao lado cc da topologia.

Figura 5.4 Lado CC do RTT em coordenadas abc
Do circuito da Fig. 5.4 pode-se extrair a Equao (5.28), que
representa as tenses do circuito do lado cc.
v
a
.d
a
+v
b
.d
b
+v
c
.d
b
= L
o
.
di
o
dt
+R
o
.i
o
(5.28)
Pode-se representar a Eq. (5.28) de forma vetorial. Para isso,
dene-se o vetor das tenses de entrada do reticador, conforme (5.29).
v
abc
=
_
_
v
a

v
b

v
c

_
_
(5.29)
78 5. Modelagem do Reticador de Tenso Trifsico
O vetor das funes de comutao de brao j foi denido em
(5.10). Dessa forma, a representao vetorial das equaes do lado cc
ca conforme (5.30).
(v
abc
)
T
.

d
abc
= L
o
.
di
o
dt
+R
o
.i
o
(5.30)
A Equao (5.19) pode ser representada a partir das coordenadas
sncronas, conforme (5.31).
_
Tabc
dq0
.v
dq0
_
T
.Tabc
dq0
.

d
abc
= L
o
.
di
o
dt
+R
o
.i
o
(5.31)
Utilizando as propriedades das matrizes transpostas e utilizando
a propriedade (5.19), obtm-se (5.32).
Tabc
dq0
T
. (v
dq0
)
T
.Tabc
dq0
.

d
dq0
= L
o
.
di
o
dt
+R
o
.i
o
(v
dq0
)
T
.

d
dq0
= L
o
.
di
o
dt
+R
o
.i
o
(5.32)
Voltando a representar o sistema na forma normal, tem-se:
v
d
.d
d
+v
q
.d
q
+v
0
.d
0
= L
o
.
di
o
dt
+R
o
.i
o
(5.33)
As tenses v
d
, v
q
e v
0
so as tenses na entrada do reticador,
sobre os capacitores do ltro de entrada.
5.1.3 Modelo Completo
O circuito do RTT em coordenadas sncronas pode ser obtido a
partir das equaes obtidas na seo anterior. Para que que explcita
a representao do circuito equivalente, as Eqs. (5.25) e (5.26) foram
reescritas e apresentadas nas Eqs. (5.34) e (5.35).
5.1 Modelo em Coordenadas Sncronas 79
i
F,d
= C.
d
dt
_
v
F,d
L.
di
F,d
dt
R
s
.i
F,d
+
e
.L.i
F,q
_

e
.C.
_
v
F,q
L.
di
F,q
dt
C.R
s
.i
F,q

e
.L.i
F,d
_
+i
o
.d
d
(5.34)
i
F,q
= C.
d
dt
_
v
F,q
L.
di
F,q
dt
R
s
.i
F,q

e
.L.i
F,d
_
+
e
.C.
_
v
F,d
L.
di
F,d
dt
C.R
s
.i
F,d
+
e
.L.i
F,q
_
+i
o
.d
q
(5.35)
As Equaes (5.27), (5.34) e (5.35) e (5.33) denem o circuito
equivalente do RTT em coordenadas sncronas, apresentado na Figura
5.5.
No circuito equivalente do RTT em coordenadas sncronas sero
adotadas algumas simplicaes, descritas nas subsees a seguir.
5.1.3.1 Componente de Modo Comum
No circuito da Fig. 5.5, existe um circuito equivalente para as
componentes de modo comum (i
F,0
). Numa anlise supercial, pode-se
considerar que devido ao conversor ser alimentado a trs os, a compo-
nente i
F,0
da corrente de entrada ser nula, uma vez que i
A
+i
B
+i
C
= 0.
Em uma anlise mais detalhada, deve-se considerar que existe
um caminho para a circulao da corrente de modo comum, atravs
das capacitncias entre o encapsulamento dos interruptores e o dissi-
pador, passando pelo condutor de aterramento. Nessa anlise, deve-se
considerar, inclusive, a tenso de modo comum que o conversor gera
em relao ao ponto de neutro (ponto 0 da Fig. 5.2).
Nessa pesquisa, porm, no ser considerada a corrente de modo
comum e nem ser analisada a tenso de modo comum gerada pelo
conversor. Para maiores informaes sobre esse tema, sugere-se a refe-
rncia [31].
80 5. Modelagem do Reticador de Tenso Trifsico
Figura 5.5 Circuito equivalente do Reticador de Tenso Trifsico em co-
ordenadas dq0.
5.1.3.2 Desacoplamento de Variveis
Nota-se, no circuito da Fig. 5.5, que as correntes i
F,d
e i
F,q
so
acopladas entre si. De forma ilustrativa, a Figura 5.6 apresenta um
diagrama de blocos simplicado, destacando os termos de acoplamento
entre essas duas variveis.
Na Figura 5.6, os termos v
d

e v
q

so denidos pelas equaes


5.36 e 5.37, respectivamente.
v
d

= v
F,d
L.
di
F,d
dt
R
s
.i
F,d
(5.36)
v
q

= v
F,q
L.
di
F,q
dt
R
s
.i
F,q
(5.37)
Em uma estratgia de controle em que se deseja controlar as cor-
rentes i
F,d
e i
F,q
, deve-se subtrair os termos de acoplamento de cada
uma das correntes. Por exemplo, na Equao (5.25) os termos de aco-
plamento so aqueles que dependem de i
F,q
e v
q
. Dessa forma, a Figura
5.1 Modelo em Coordenadas Sncronas 81
Figura 5.6 Diagrama de blocos com o acoplamento entre i
d
e i
q
.
5.7 demonstra como o desacoplamento ser efetuado.
Figura 5.7 Diagrama de blocos do desacoplamento de i
F,d
e i
F,q
.
Os termos de acoplamento de i
F,d
e i
F,q
esto denidos em 5.38
e 5.39, respectivamente.
82 5. Modelagem do Reticador de Tenso Trifsico
i
F,d
cp
= i
F,d

i
F,d
=0
v
F,d
=0
d
d
=0
= 2.
e
.L.C.
di
F,q
dt
+
e
.C.R
s
.i
F,q

e
.C.v
F,q
(5.38)
i
F,q
cp
= i
F,q

i
F,q
=0
v
F,q
=0
d
q
=0
=
e
.C.v
F,d
2.
e
.L.C
di
F,d
dt

e
.C.R
s
.i
F,d
(5.39)
Assim, as correntes i
F,d
e i
F,q
desacopladas so determinadas
por 5.40 e 5.41, respectivamente.
i
F,d

= i
F,d
i
F,d
cp
= C.
dv
F,d
dt
L.C.
d
2
i
F,d
dt
2
C.R
s
.
di
F,d
dt
+
2
e
.L.C.i
F,d
+i
o
.d
d
(5.40)
i
F,q

= i
F,q
i
F,q
cp
= C.
dv
F,q
dt
L.C.
d
2
i
F,q
dt
2
C.R
s
.
di
F,q
dt
+
2
e
.L.C.i
F,q
+i
o
.d
q
(5.41)
5.1.3.3 Tenses de Entrada
As tenses de entrada do conversor so consideradas senoidais e
isentas de harmnicos, conforme (5.42).
_

_
v
A
= V
max
.sen(
e
.t)
v
B
= V
max
.sen(
e
.t 2./3)
v
C
= V
max
.sen(
e
.t + 2./3)
(5.42)
Ao aplicar a Transformada de Park (Eq. (5.1)) no vetor de
5.2 Estratgias de Controle 83
tenses de entrada, tem-se as seguintes coordenadas sncronas:
_

_
v
F,d
=
_
3
2
.V
max
v
F,q
= 0
v
F,0
= 0
(5.43)
Esse resultado vlido se o valor de da transformada for igual
ao valor de
e
.t das tenses de entrada. O ngulo da tenso de entrada
pode ser medido a partir de um circuito de sincronismo. Na seo 5.3
est apresentado um estudo do circuito de sincronismo utilizado nessa
pesquisa.
Assumindo que no h perturbaes na tenso de entrada, pode-
se efetuar algumas simplicaes nas equaes das correntes de entrada
e nos termos de acoplamento. Para exemplicar, as Eqs. (5.44) e (5.45)
esto apresentadas novamente as correntes i
F,d

e i
F,q

, j desacopladas
entre si.
i
F,d

C.
d
_
_
3/2.V
max
_
dt
L.C.
d
2
i
F,d
dt
2
C.R
s
.
di
F,d
dt
+
2
e
.L.C.i
F,d
+i
o
.d
d
i
F,d

= L.C.
d
2
i
F,d
dt
2
C.R
s
.
di
F,d
dt
+
2
e
.L.C.i
F,d
+i
o
.d
d
(5.44)
i
F,q

C.
d0
dt
L.C.
d
2
i
F,q
dt
2
C.R
s
.
di
F,q
dt
+
2
e
.L.C.i
F,q
+i
o
.d
q
i
F,q

= L.C.
d
2
i
F,q
dt
2
C.R
s
.
di
F,q
dt
+
2
e
.L.C.i
F,q
+i
o
.d
q
(5.45)
5.2 ESTRATGIAS DE CONTROLE
Para o RTT existem vrias estratgias de controle. Neste traba-
lho foram estudadas duas estratgias, considerando o modelo do reti-
84 5. Modelagem do Reticador de Tenso Trifsico
cador em coordenadas sncronas (Fig. 5.5). A estratgia de controle
determina qual ser a funo de transferncia do modelo que dever ser
obtida. Sendo assim, as estratgias escolhidas esto apresentadas nas
subsees a seguir.
5.2.1 Controle das Correntes de Entrada e Sada
Nessa estratgia de controle, as variveis controladas so as cor-
rentes de entrada e a corrente de sada. A corrente de sada controlada
devido exigncia da aplicao. A corrente de entrada, ento, ser con-
trolada com o intuito de manter o fator de potncia unitrio. A Figura
5.8 apresenta o diagrama de blocos para essa aplicao.
Figura 5.8 Diagrama de blocos do controle das correntes de entrada e sada.
Essa estratgia de controle constituda por uma malha interna
e uma malha externa. A malha interna responsvel por controlar
as correntes de entrada (em coordenadas sncronas). A referncia da
corrente da componente i
F,d
, por sua vez, denida pela malha externa,
que responsvel pelo controle da corrente de sada. A referncia de
5.2 Estratgias de Controle 85
corrente para a componente i
F,q
nula, a m de obter alto fator de
potncia, assumindo tenses de entrada senoidais.
A metodologia para obter o modelo orientado ao controle para
cada uma das malhas ser apresentada nas subsees a seguir.
5.2.1.1 Controle das Correntes de Entrada
As correntes de entrada do conversor i
F,d
e i
F,q
sero controladas
atravs das componentes d
d
e d
q
. A componente d
0
ser mantida nula.
O modelo orientado ao controle, entretanto, pode ser obtido a partir
das equaes 5.44 e 5.45. Nessas equaes, os termos de acoplamento
j foram retirados.
Vale ressaltar, ainda, que nessa estratgia de controle, a refe-
rncia de ngulo para as transformadas retirada da tenso sobre os
capacitores (pontos a, b e c). Logo, dependendo da defasagem imposta
pelo ltro de entrada, a componente v
F,q
pode ser diferente de zero,
diferindo do resultado apresentado na 5.43. A escolha dos componen-
tes do ltro de entrada, principalmente o capacitor, pode reduzir a
defasagem entre a tenso sobre os capacitores e a tenso de entrada,
conforme apresentado na seo 3.3. A partir dessa anlise, considera-se
que a defasagem imposta pelo ltro de entrada desprezvel, de forma
que a equao 5.43 vlida.
Para obter o modelo das correntes de entrada, a corrente de sada
considerada constante. Assume-se que a banda passante do controle
da corrente de sada muito inferior banda passante do controle das
correntes de entrada. Dessa forma, as perturbaes na corrente de sada
no afetaro o controle das correntes de entrada. Logo, consideram-se
as seguintes simplicaes s correntes i
F,d

e i
F,q

.
i
F,d

= i
F,d

i
o
=I
o
= L.C.
d
2
i
F,d
dt
2
C.R
s
.
di
F,d
dt
+

2
e
.L.C.i
F,d
+I
o
.d
d
(5.46)
i
F,q

= i
F,q

i
o
=I
o
= L.C.
d
2
i
F,q
dt
2
C.R
s
.
di
F,q
dt
+

2
e
.L.C.i
F,q
+I
o
.d
q
(5.47)
Nessa estratgia de controle, ser utilizado o modelo de pequenos
86 5. Modelagem do Reticador de Tenso Trifsico
sinais [12]. O modelo de pequenos sinais muito usado no controle de
conversores estticos, pois um modelo linear que permite o emprego de
tcnicas de anlise de controle clssico. O modelo de pequenos sinais
ser obtido aplicando uma perturbao, assumindo que o conversor
opera em um ponto de operao denido. Esse modelo linear, j
que os termos de segunda ou maior ordem so eliminados. Aplicando
perturbaes nas Equaes (5.46) e (5.47), linearizando e aplicando a
Transformada de Laplace, obtm-se os modelos desejados, apresentados
nas Eqs. (5.48) e (5.49).
G
id
(s) =
i
F,d
(s)
d
d
(s)
=
I
o
L.C.s
2
+C.R
s
.s + 1
2
e
.L.C
(5.48)
G
iq
(s) =
i
F,q
(s)
d
q
(s)
=
I
o
L.C.s
2
+C.R
s
.s + 1
2
e
.L.C
(5.49)
O ponto de operao das correntes de entrada ser denido a
partir das Eqs. (5.51) e (5.51), respectivamente.
I
F,d
=
D
d
.I
o
1
2
e
.L.C
(5.50)
I
F,q
=
D
q
.I
o
1
2
e
.L.C
(5.51)
Para a validao do modelo, foi realizada uma simulao de um
RTT atravs do software PSIM. Os parmetros apresentados nessa
simulao esto apresentados na Tabela 5.1.
O modelo foi validado a partir da resposta ao degrau, aplicado
no modelo (Eqs. (5.48) e (5.49)) e na simulao do conversor. Sendo
um modelo de pequenos sinais, a amplitude do degrau aplicado chegou
a 2% do valor nominal no ponto de operao. O resultado da simulao
com o conversor est apresentado na Figura 5.9.
Nota-se, no resultado apresentado, que o modelo teve pratica-
mente o mesmo comportamento dinmico do conversor simulado. Com
esse resultado, verica-se a validade do modelo obtido.
5.2.1.2 Controle das Correntes de Sada
O controle da corrente de sada realizado por esta malha. Em
sistemas de controle com malhas externas/internas, interessante que
as bandas passantes dessas malhas sejam muito diferentes, para que
5.2 Estratgias de Controle 87
Tabela 5.1 Parmetros utilizados na simulao de validao do modelo.
Parmetro Smbolo Valor
Tenso de Fase de Entrada Ecaz V
ef
220V
Corrente Mdia na Sada I
o
20A
Indutncia de Sada L
o
250mH
Resistncia de Sada R
o
15
Indutncia de Entrada L 220H
Resistncia Srie do Indutor R
s
700mH
Capacitor de Filtragem C 16F
Frequncia de Comutao f
sw
12kHz
Frequncia de Entrada f
e
60Hz
Figura 5.9 Validao do modelo de pequenos sinais da planta de i
d
/d
d
.
cada malha de controle possa ser analisada de forma individual. Nesse
exemplo, a malha de corrente de entrada ter uma banda passante
muito maior do que a banda passante da malha de corrente de sada.
Essa medida reforada pelo fato de que a corrente de sada ter uma
dinmica mais lenta, uma vez que na aplicao desse estudo (excitao
de geradores sncronos) a constante de tempo da carga possui valores
elevados.
88 5. Modelagem do Reticador de Tenso Trifsico
O modelo da planta de controle da corrente de sada ser obtido
a partir da relao entre as potncias de entrada e sada do conversor.
Assim, a potncia de um sistema em coordenadas sncronas denido
pela Eq. (5.52).
p = v
d
.i
d
+v
q
.i
d
(5.52)
Considerando que o conversor ir operar com alto fator de po-
tncia, pode-se desconsiderar o termo v
q
.i
q
referente as componentes
em quadratura. Ainda, para obter uma maior preciso, pode-se consi-
derar a parcela de potncia ativa perdida no resistor de amortecimento.
Assim, a relao das potncias ativas no lado ca ca expressa por 5.53.
p
e
= v
F,d
.i
F,d
R
s
.i
F,d
2
(5.53)
A potncia de sada do conversor pode ser denida a partir da
Eq. (5.54).
p
o
= v
o
.i
o
=
_
L.
di
o
dt
+R
o
.i
o
_
.i
o
(5.54)
Igualando as potncias de entrada (Eq. (5.53)) e sada (Eq.
(5.54)), obtm-se (5.55).
v
F,d
.i
F,d
R
s
.i
F,d
2
=
_
L.
di
o
dt
+R
o
.i
o
_
.i
o
(5.55)
Ao perturbar e linearizar a Eq. (5.55), pode-se obter o modelo
de pequenos sinais da corrente de sada, apresentado em (5.56).
G
i
o
(s) =
i
o
(s)
i
d
(s)
=
_
6.V
max
2
16.I
o
.R
s
.R
o
2.I
o
. (s.L
o
+ 2.R
o
)
(5.56)
O ponto de operao do modelo de pequenos sinais, por sua vez,
ser denido por (5.57).
I
F,d
=

6.V
max
.
_
6.V
max
2
8.I
o
2
.R
s
.R
o
4.R
s
(5.57)
Para validar o modelo de pequenos sinais para controlar a cor-
rente de sada, necessrio que o controle das correntes de entrada
esteja em operao. A perturbao ser aplicada no sinal de referncia
da corrente de entrada i
F,d
. Para controlar as correntes i
F,d

e i
F,q

foi
5.2 Estratgias de Controle 89
utilizado o compensador apresentado na Eq. (5.58).
C
i
(s) =
2, 5.10
5
.s
2
+ 8, 426.10
9
.s + 7, 099.10
13
5, 649.10
6
.s
2
+ 3, 55.10
11
.s
(5.58)
A banda passante da malha de controle das correntes de entrada
cou em 738.17Hz com uma margem de fase de 113

, aproximada-
mente. Para vericar a validade do controlador projetado, foi aplicado
um degrau nas referncias de i
F,d

e i
F,q

. O resultado est apresentado


na Figura 5.10.
Figura 5.10 Teste de degrau no controle de i
F,d

e i
F,q

.
Validado o controle das correntes de entrada, pode-se testar o
modelo da corrente de sada. Foi aplicado um degrau de + 2% na
referncia do controle de i
F,d

e no modelo obtido. A referncia de


corrente de i
F,q

, portanto, ser mantida igual a zero. O resultado da


validao do modelo da corrente de sada est apresentado na gura
5.11.
Com o resultado da Figura 5.11, conclui-se que o modelo obtido
vlido para representar o comportamento do conversor.
90 5. Modelagem do Reticador de Tenso Trifsico
Figura 5.11 Validao do modelo de pequenos sinais da planta de i
o
/i
d
.
5.2.2 Controle da Corrente de Sada
Nessa estratgia de controle, a nica varivel controlada a cor-
rente de sada. Assume-se, ento, que o alto fator de potncia ser
garantido pelas funes de modulao do conversor. A Figura 5.12
apresenta o diagrama de blocos referente a essa estratgia de controle.
Nessa estratgia de controle, o controle da corrente de sada atua
diretamente sobre a razo cclica de eixo direto d
d
. A razo cclica d
q
mantida igual a zero. Dessa forma, esto se impondo razes cclicas
senoidais em fase com a tenso sobre os capacitores, pois nesse ponto
que o circuito de sincronismo est conectado.
O modelo para controle direto da corrente de sada ser obtido
a partir da equao do lado cc, referente ao modelo em coordenadas
sncronas apresentado na Fig. 5.5. Sendo assim, a componente de
tenso de modo comum v
0
no ser considerada. As tenses sobre os
capacitores de entrada denem as tenses v
d
e v
q
estando representadas
nas Eqs. (5.59) e (5.60), respectivamente.
v
d
= v
F,d
L.
di
F,d
dt
R
s
.i
F,d
+
e
.L.i
F,q
(5.59)
v
q
= v
F,q
L.
di
F,q
dt
R
s
.i
F,q

e
.L.i
F,d
(5.60)
5.2 Estratgias de Controle 91
Figura 5.12 Diagrama de blocos do controle das correntes de sada.
Antes de substituir as Eqs. (5.59 e (5.60) na Equao (5.33),
sero adotadas algumas simplicaes:
As componentes referentes s tenses de entrada sero substitu-
das conforme a eq. 5.43. Refora-se que isso vlido ao assumir
que a defasagem entre a tenso de entrada e a tenso sobre o
capacitor de entrada desprezvel;
A componente d
q
igual a zero;
Ao assumir que potncia reativa drenada pelo conversor pe-
quena, tambm ser desprezada a componente de corrente i
F,q
.
Assim sendo, ao assumir essas simplicaes, obtm-se a Eq.
(5.61).

6.V
max
.d
d
2
L.d
d
.
di
F,d
dt
R
s
.d
d
.i
F,d
= L
o
.
di
o
dt
R
o
.i
o
(5.61)
A corrente i
F,d
pode ser encontrada a partir da relao entre as
potncias de entrada, inicialmente apresentada na Eq. (5.55). Nessa
anlise, para simplicar, no ser considerada a queda de tenso sobre
o resistor srie do indutor. Assim, a componente i
F,d
pode ser denida
92 5. Modelagem do Reticador de Tenso Trifsico
conforme (5.62).
i
F,d
=

6.i
o
.
_
L
o
.
di
o
dt
+R
o
.i
o
_
3.V
max
(5.62)
Substituindo a Eq. (5.62) em (5.61), tem-se:
L
o
.
di
o
dt
+R
o
.i
o
=

6.V
max
.d
d
2

6.d
d
3.V
max
.
_
R
s
.R
o
.i
o
2
+
+L.L
o
.
_
_
di
o
dt
_
2
+i
o
.
d
2
i
o
dt
2
_
+
2.R
o
.i
o
.
di
o
dt
+ L
o
.R
s
.i
o
.
di
o
dt
_
(5.63)
A partir da Equao (5.63), foi obtido o modelo de pequenos
sinais para o controle da corrente de sada. O procedimento adotado
exatamente o mesmo procedimento adotado para a obteno dos outros
modelos. A funo de transferncia de pequenos sinais para o controle
da corrente de sada est apresentada na Eq. (5.67).
G
p,i
o
(s) =
i
o
(s)
d
d
(s)
=
3.V
max
2
2.I
o
2
.R
s
.R
o
a
2
.s
2
+a
1
.s +a
0
(5.64)
Onde:
_

_
a
2
= 2.D
d
.I
o
.L.L
o
a
1
=

6.L
o
.V
max
+ 4.D
d
.I
o
.L.R
o
+ 2.D
d
.I
o
.L
o
.R
s
a
0
=

6.R
o
.V
max
+ 4.D
d
.I
o
.R
s
.R
o
(5.65)
O ponto de operao do sistema denido pela Equao (5.66).
D
d
=

6.I
o
.R
o
.V
max
3.V
max
2
2.I
o
2
.R
s
.R
o
(5.66)
Para a validao do modelo, foi realizada uma simulao de um
RTT utilizando o software PSIM. Os parmetros utilizados nessa
simulao so os mesmos apresentados na Tabela 5.1. Sendo assim, foi
aplicado um degrau de 2% no sinal de referncia d
d
do conversor e no
modelo obtido. O resultado est apresentado na Figura 5.13.
Ao analisar o resultado apresentado na Fig. 5.13, conclui-se que
5.3 Circuito de Sincronismo 93
Figura 5.13 Validao do modelo de pequenos sinais da planta de i
o
/d
d
.
o modelo obtido vlido sob as condies citadas. Vale ressaltar, tam-
bm, que o sistema, apesar de ser de segunda ordem, tem uma resposta
caracterstica de primeira ordem. Isso ocorre porque a constante de
tempo da carga (formada por L
o
e R
o
) alta, denindo o comporta-
mento dinmico do sistema. Pode-se ento, por simplicidade, simpli-
car o modelo de planta obtido, eliminando o termo de segunda ordem,
conforme apresentado na Eq. (5.67).
G
p,i
o

(s) =
3.V
max
2
2.I
o
2
.R
s
.R
o
a
1
.s +a
0
(5.67)
Para comprovar a preciso do modelo simplicado, foi repetido
o teste do modelo adicionando tambm os resultados do modelo sim-
plicado. A Fig. 5.14 apresenta o resultado.
Nota-se que os resultados da resposta ao degrau so muito se-
melhantes, tornando possvel a utilizao do modelo de pequenos sinais
simplicado.
5.3 CIRCUITO DE SINCRONISMO
Nas estratgias de controle apresentadas, sempre foi necessrio
um circuito de sincronismo para medir o ngulo (e a frequncia) da
tenso de referncia. Dentre os circuitos de sincronismo existentes,
94 5. Modelagem do Reticador de Tenso Trifsico
Figura 5.14 Validao do modelo de pequenos sinais da planta de i
o
/d
d
simplicado.
uma opo que muito utilizada o PLL (Phase Locked Loop - Malha
Amarrada por fase). Dentre as variaes topolgicas de PLL existentes
na literatura, o circuito de sincronismo escolhido para essa aplicao
o q-PLL. Alm de ser muito conhecido na aplicao de sincronismo
para reticadores trifsicos, ele j foi utilizado com sucesso em vrias
pesquisas do INEP, conforme indicam as referncias [32][34].
Assim, a Figura 5.15 apresenta o diagrama de blocos principal
do q-PLL.
Figura 5.15 Diagrama de blocos do q-PLL.
Na Figura 5.15, apresentada uma Transformada de Clarke ob-
tida a partir das tenses de linha de entrada. Essa transformada v-
5.3 Circuito de Sincronismo 95
lida somente se as tenses de entrada so equilibradas (v
a
+v
b
+v
c
= 0).
Nesta aplicao, isso uma vantagem, uma vez que o ponto de neutro
no acessvel. A transformada, desse modo, est apresentada na Eq.
(5.68).
T
ab,bc
=
_
_
_
_
_
_
2
3

6
6
0

2
2
_
_
_
_
_
(5.68)
A operao do q-PLL se baseia na teoria de potncias ativa e ins-
tantnea [35]. A denio da potncia reativa instantnea, apresentada
em 5.69, representa o princpio de funcionamento do circuito do q-PLL.
As tenses v

e v

, so obtidas pela transformao de Clarke das ten-


ses de entrada enquanto que os sinais ctcios i

e i

so obtidos na
sada do q-PLL.
q = v

.i

.i

(5.69)
Quando o q-PLL trava, ou seja, iguala o ngulo ao ngulo do
sinal medido, o sinal de entrada no bloco C
pll
ca igual a zero, man-
tendo os sinais de entrada e sada em sincronismo. O sistema tender
ao equilbrio se o compensador C
pll
estiver bem projetado. O estudo
completo sobre o q-PLL pode ser encontrado em [36].
O procedimento de obteno do modelo de pequenos sinais est
detalhado em [36]. O modelo de pequenos sinais do q-PLL est apre-
sentado na Eq. (5.70). Essa equao vlida somente se utilizada a
Transformada de Clarke da Eq. (5.68), que conservativa em ampli-
tude.
G
PLL
(s) =

in
(s)

o
(s)
= V
max
.
1
s
(5.70)
Nota-se que a relao entre os ngulos de entrada (
in
) e sada
(
out
) so relacionados apenas por um ganho, determinado pela am-
plitude da tenso v

. Se a amplitude das tenses for normalizada, o


modelo de pequenos sinais ser somente um ganho unitrio.
O diagrama de blocos da Fig. 5.16, apresenta o diagrama de
blocos de pequenos sinais do q-PLL [36].
A parcela somada de
e
antes do integrador, ajuda a iniciali-
zao do q-PLL. Ele tender a convergir mais rpido ao seu ponto de
equilbrio, quando as fases dos sinais forem igualadas.
Mais detalhes sobre a operao do q-PLL relativos estabili-
96 5. Modelagem do Reticador de Tenso Trifsico
Figura 5.16 Diagrama de blocos do modelo de pequenos sinais do q-PLL.
dade, rejeio de perturbaes e normalizao de variveis podem ser
encontradas nas referncias [32][34], [36].
5.4 CONSIDERAES FINAIS
Neste captulo foi apresentada a modelagem do Reticador de
Tenso Trifsico. Optou-se pelo modelo de coordenadas sncronas de-
vido a facilidade de analisar o desempenho das estratgias de controle,
j que as grandezas controladas so invariantes no tempo. Vale ressal-
tar que essa tcnica de modelagem exige mais do processador, caso o
sistema seja implementado por controle digital. Alm de ser necessrio
o clculo das transformadas e suas inversas, o circuito de sincronismo
tem de ser implementado e, seu desempenho ser imprescindvel para
o bom funcionamento da topologia. Em casos de limitao de pro-
cessamento, ou ainda, implementao analgica, pode ser interessante
realizar o controle em coordenadas abc.
As estratgias de controle aqui apresentadas no so as nicas
existentes para essa topologia. A escolha dessas estratgias foi moti-
vada, principalmente, pela simplicidade que essas duas tcnicas apre-
sentam.
97
6 PROJETO E DESENVOLVIMENTO
Neste captulo, ser apresentado uma proposta de projeto de
um Reticador de Tenso Trifsico. Tal projeto tem como objetivo
principal a vericao da operao da topologia, validando a anlise
realizada nos captulos anteriores. Em funo disso, alguns parmetros
foram escolhidos de forma emprica e adotando simplicaes, visando
sempre ao objetivo de analisar o funcionamento da topologia. Em um
projeto mais detalhado, sugere-se a referncia [37].
6.1 ESPECIFICAES DO PROJETO
Com o intuito de demonstrar o funcionamento do Reticador de
Tenso Trifsico, foi realizado um projeto para dimensionar um pro-
ttipo. As especicaes desse prottipo foram escolhidas em parceria
com a Empresa REIVAX S/A, parceira desta pesquisa. As especi-
caes iniciais do projeto esto apresentadas na Tabela 6.1.
Tabela 6.1 Especicaes do Prottipo
Especicao Smbolo Valor
Corrente Mdia na Sada I
o
20A
Tenso Mdia na Sada V
o
300V
Tenso de Linha de Entrada Ecaz V
LL,ef
380V
Frequncia de Entrada f
e
60Hz
Fator de Potncia FP > 95%
THD da corrente de entrada %THD
i
< 10%
As especicaes de fator de potncia e de THD foram denidas
com base no que se considera comum para uma topologia com fator de
potncia unitrio. Em um projeto mais detalhado, esses parmetros
devem ser determinados a partir de uma norma, como por exemplo, a
IEC 610000-3-4.
Tais especicaes foram baseadas em um produto j comerciali-
zado pela empresa REIVAX S/A. As especicaes do conversor de-
vem ser denidas pela caracterstica da mquina que se est excitando
e, tambm, de acordo com o tipo de sistema de excitao utilizado.
98 6. Projeto e Desenvolvimento
Quanto s caractersticas da carga, foram escolhidos valores de
R
o
que processem a potncia mxima do conversor. De acordo com
os parmetros da Tabela 6.1, a potncia ativa fornecida pelo conversor
pode ser calculada a partir de (6.1).
P
o
= V
o
.I
o
= 300V.20A = 6kW (6.1)
Denida a potncia ativa, pode-se denir o valor da resistncia
de carga R
o
, de acordo com (6.2).
R
o
=
P
o
I
o
2
=
6kW
(20A)
2
= 15 (6.2)
importante ressaltar, entretanto, que o conversor apenas pro-
cessa a potncia das perdas do enrolamento de campo da mquina
sncrona.
O valor da indutncia de sada foi denido para obter uma cons-
tante de tempo relativamente alta e, tambm, de acordo com a disponi-
bilidade de indutores no laboratrio. Consequentemente, foi escolhida
uma indutncia de 45mH. Para esses valores, a constante de tempo de
carga pode ser determinada por (6.3).

o
=
L
o
R
o
=
45mH
15
= 3ms (6.3)
Para obter uma ondulao de corrente desprezvel, realizando
uma anlise supercial, deve-se escolher um perodo de comutao
muito menor do que a constante de tempo de carga. Ento, escolheu-se
um valor de frequncia de comutao de 12kHz, obtendo um perodo
de comutao 36 vezes menor do que a constante de tempo.
Na Tabela 6.2, esto reapresentados os outros parmetros de
projeto, denidos de acordo com as consideraes anteriores.
Tabela 6.2 Parmetros iniciais de projeto
Parmetro Smbolo Valor
Frequncia de Comutao do Conversor f
sw
12kHz
Indutncia de Sada L
o
45mH
Resistncia de Sada R
o
15
Constante de tempo da carga
o
3ms
6.2 Clculos iniciais 99
6.2 CLCULOS INICIAIS
Com base nas especicaes dadas, pode-se denir o ndice de
modulao em que o conversor ir operar em regime permanente. Re-
lembrando a Equao (3.16), o ndice de modulao mximo pode ser
denido atravs de (6.4).
M =
2. v
o

3.V
pk
=
2.300V
3.

2.380V

3
= 0, 645 (6.4)
Com o ndice de modulao, pode-se determinar o pico da com-
ponente fundamental da corrente drenada pelo reticador atravs de
(6.5). Se o ltro de entrada estiver bem dimensionado, ser esse o valor
mximo da corrente que circular pela fonte de entrada.
I
a,pk;fn
= M.I
o
= 0, 645.20A = 12.892A (6.5)
O valor ecaz dessa corrente denido em (6.6).
I
a,ef;fn
=
I
a,pk;fn

2
=
12.892A

2
= 9.116A (6.6)
6.3 PROJETO DO FILTRO DE ENTRADA
Nesta seo, ser realizado o projeto do ltro de entrada, o qual
ser composto pela indutncia de disperso do transformador de en-
trada e pelo capacitor de ltragem. A metodologia de projeto adotada,
consiste em dimensionar inicialmente o transformador e, atravs de en-
saios, medir a sua indutncia de disperso. O capacitor de entrada ser
denido de acordo com a frequncia de corte do ltro, uma vez que a
indutncia de ltragem j foi determinada.
6.3.1 Transformador e Indutncia de Disperso
O transformador pode ser dimensionado, de maneira simpli-
cada, a partir da: tenso nominal, relao de transformao e potncia
nominal. A potncia nominal deve ser denida em funo da potn-
cia entregue carga, considerando o rendimento do conversor. Neste
projeto, foi escolhido um transformador fabricado pela empresa Blu-
100 6. Projeto e Desenvolvimento
trafos. Sendo assim, seus parmetros esto apresentados na Tabela
6.3.
Tabela 6.3 Especicaes do Transformador de Entrada
Especicaes Valor
Tenso Ecaz de Linha de Entrada 380V
Tenso Ecaz de Linha de Sada 380V
Conexo Primrio/Secundrio /
Potncia de Sada 15kV A
Nesse projeto o transformador possui relao de transformao
unitria (a = 1), logo, a relao de transformao no estar presente
nas equaes deduzidas a seguir. Em caso de transformadores com re-
lao de transformao diferente da unidade, deve-se considerar que
as tenses apresentadas nas equaes sempre so referidas ao lado se-
cundrio do transformador. O mesmo vlido para a indutncia de
disperso.
A potncia do transformador foi denida em 15kV A em funo
da possibilidade de se utilizar dois conversores em paralelo. Essa pes-
quisa, porm, no abrange esse assunto. A conexo de Reticadores de
Tenso Unidirecionais em paralelo foi estudada na referncia [38].
Para determinar a indutncia de disperso do transformador tri-
fsico, foi realizado um ensaio de curto circuito. Os resultados obtidos
no ensaio esto apresentados na Tabela 6.4.
Tabela 6.4 Resultado dos Ensaios de Curto Circuito no Transformador
Isolador
Parmetro Smbolo Valor
Indutncia de Disperso L 480H
Resistncia Srie R
sd
370m
Conforme foi explorado na seo 3.3, a resistncia srie dene
o amortecimento do ltro de entrada. No projeto em questo, foram
adicionados resistores em srie ao transformador, visando aumentar o
amortecimento do ltro de entrada. Alm dissom, foram adicionados
resistores (R
s,ad
) de 140, 6m em cada fase de entrada. Assim, a resis-
6.3 Projeto do Filtro de Entrada 101
tncia srie total do ltro pode ser calculada por (6.7).
R
s
= R
sd
+R
s,ad
= 370m + 140, 6m = 511m (6.7)
6.3.2 Capacitor de Filtragem
Nesse projeto, a escolha do capacitor foi feita em funo da ten-
so mxima sobre o capacitor, a frequncia de corte (f
0
) do ltro de
entrada e a corrente ecaz do capacitor.
Ao assumir que os capacitores esto conectados em estrela, a
tenso mxima sobre os capacitores ser denida pela mxima tenso
de fase de entrada. Ainda, devido a resistncia srie do capacitor, ter
uma componente de alta frequncia sobre a tenso do capacitor, fazendo
com que o seu valor mximo seja um pouco maior. Logo, na escolha
do capacitor, foi considerada a restrio apresentada em 6.8, onde a
ondulao de tenso no capacitor chegaria a 10% do valor mximo.
V
C,max
> 1, 1.V
max
(6.8)
Conforme visto na seo 3.3, ainda, deve-se posicionar a frequn-
cia e corte do ltro entre a frequncia de entrada e a frequncia de
comutao. Dessa forma, considerou-se nesse projeto, a faixa aceitvel
para a frequncia de corte do ltro apresentada em (6.9).
f
sw
5
> f
0
> 10.f
e
(6.9)
A corrente ecaz no capacitor pode ser calculada de acordo com
a tcnica de modulao utilizada. Em uma operao ideal, todo o con-
tedo harmnico da corrente drenada pelo reticador ir circular pelo
capacitor. Somente a componente fundamental circularia pelo indutor
e pela fonte de entrada. Conforme dito no captulo 4, a escolha da
sequncia de comutao tem relao com a corrente ecaz que circula
pelo capacitor. O clculo da corrente ecaz pode ser realizado a partir
da tcnica de modulao, obtendo a expresso da corrente instant-
nea drenada pelo reticador. Porm, nessa pesquisa, a corrente ecaz
do capacitor foi obtida a partir de uma simulao, realizada no soft-
ware PSIM. A corrente ecaz do capacitor, ento, considerando os
parmetros das Tabelas 6.1 a 6.4, igual a (6.10).
I
C,ef
= 9, 46A (6.10)
102 6. Projeto e Desenvolvimento
De acordo com as expresses (6.8) a (6.10), foi escolhido o capa-
citor B32796G3166 [39], do fabricante EPCOS. Os principais par-
metros do capacitor escolhido esto apresentados na Tabela 6.5.
Tabela 6.5 Parmetros principais do Capacitor B32796G3166
Parmetro Smbolo Valor
Capacitncia Nominal C 16F
Resistncia Srie do Capacitor R
f
3, 9m
Tenso Ecaz Mxima V
C,rms
300V
6.3.3 Desempenho do Filtro de Entrada
Uma vez denidos todos os elementos do ltro, pode-se calcular a
resposta em frequncia das correntes de entrada, conforme a Eq. (6.11).
i
A
(s)
i
a
(s)
=
C.R
f
.s + 1
C.L.s
2
+ (R
s
+R
f
).C
f
.s + 1
=
6, 24.10
8
.s + 1
7, 68.10
9
.s
2
+ 7, 008.10
8
.s + 1
(6.11)
A partir da Eq. (6.11) pode-se plotar a resposta em frequncia
do ltro de entrada, apresentada na Fig. 6.1.
Na Tabela 6.6, esto apresentados os principais parmetros de
desempenho do ltro de entrada projetado. Para determinar esses n-
dices, foram utilizadas as Equaes (3.27) a (3.29).
Dos parmetros da Tabela 6.6, chama-se a ateno para o amor-
tecimento do sistema. Alm de apresentar um coeciente de amor-
tecimento relativamente baixo, o ganho na frequncia de ressonncia
chegou a 10.646, sendo recomendado por [20] um ganho variando entre
4 e 7. Apesar de estar acima da faixa, optou-se por manter o amorte-
cimento atual, para no prejudicar o rendimento do conversor.
Ainda sobre os parmetros obtidos, destaca-se a defasagem im-
posta pelo ltro de entrada de 13, 865

. O fator de deslocamento, con-


siderando essa defasagem, denido pela Eq. (6.12).
FD = cos() = cos(13, 865

) = 0, 971 (6.12)
6.3 Projeto do Filtro de Entrada 103
Figura 6.1 Resposta em frequncia do ltro de entrada para os parmetros
de projeto.
Tabela 6.6 Parmetros de Desempenho do Filtro de Entrada
Parmetro Smbolo Valor
Frequncia de corte f
0
1, 816kHz
Atenuao na frequncia de Comutao at
f
sw
0, 023(2, 34%)
Fase na Frequncia Fundamental - 0, 177

Ganho na Frequncia Fundamental - 0.944


Coeciente de Amortecimento 0.047
Ganho na Frequncia de Corte - 10.646
Defasagem imposta pelo ltro de entrada 13, 865

Observa-se que, se o fator de distoro for igual a 1, obtm-se


um fator de potncia dentro da especicao adotada.
104 6. Projeto e Desenvolvimento
6.4 CLCULO TRMICO DOS INTERRUPTORES
Nesta seo, ser realizado o dimensionamento dos interruptores
da topologia e tambm o clculo trmico dos mesmos. O interruptor
bidirecional em tenso ser realizado a partir da conexo srie de um
diodo com um IGBT. Alm disso, conforme visto no captulo 2, existem
outras realizaes possveis para o interruptor bidirecional em tenso.
6.4.1 Clculo dos Esforos
O clculo dos esforos de corrente dos interruptores foi deduzido
na seo 3.2.2. As equaes apresentadas nessa seo serviro de base
para determinar os principais esforos de sobre os interruptores.
Na realizao denida, tem-se a conexo srie do interruptor
com um diodo, logo, os esforos de corrente sero iguais para ambos.
A corrente mdia que circula pelo interruptor (i
s
n
,md
) e pelo diodo
(i
d
n
,md
) pode ser calculada a partir da Eq. (6.13).
I
s
n
,md
= i
d
n
,md
=
I
o
3
=
20A
3
6.677A (6.13)
Ao assumir que a ondulao da corrente de sada desprezvel, a
corrente ecaz nos interruptores e nos diodos denida pela Eq. (6.14).
I
s
n
,ef
= i
d
n
,ef
=
I
o

3
=
20A

3
11.547A (6.14)
Para analisar as perdas de comutao, interessante determinar
a corrente no instante da comutao. Como nessa anlise a ondulao
de corrente est sendo desprezada, pode-se denir a mxima corrente
nos interruptores, conforme a Eq. (6.15).
I
s
n
,max
= i
d
n
,max
= I
o
= 20A (6.15)
A tenso mxima sobre os interruptores, por conseguinte, pode
ser calculada a partir de (6.16).
V
s
n
,max
= V
d
n
,max
=

2.V
ll,ef
=

2.380V 537.401V (6.16)


Com base nos esforos calculados, foram escolhidos os interrup-
tores. Foram escolhidos o IGBT IRG7PH46UD [40], da International
Rectiere o diodo DSEI60-12A, da IXYS [41]. Os principais dados
6.4 Clculo Trmico dos Interruptores 105
do interruptor e do diodo escolhidos esto apresentados nas Tabelas 6.7
e 6.8, respectivamente.
Tabela 6.7 Parmetros principais do Interruptor IRG7PH46UD
Parmetro Smbolo Valor
Tenso entre Coletor e Emissor Mxima V
CES
1200V
Corrente Nominal I
NOMINAL
40A
Mxima Temperatura na Juno T
J
150

C
Tenso de Saturao entre Coletor e Emissor V
CE,on
2V
Tabela 6.8 Parmetros principais do Diodo DSEI60-12A
Parmetro Smbolo Valor
Tenso Reversa Mxima V
RRM
1200V
Corrente Direta Mdia Mxima I
FAV M
52A
Mxima Temperatura na Juno T
J
150

C
Tenso Direta V
F
2V
Os interruptores foram selecionados principalmente pela sua baixa
queda de tenso em conduo, j que essa uma das principais desvan-
tagens dessa topologia.
6.4.2 Clculo das Perdas de Conduo
As perdas em conduo foram calculadas considerando o modelo
de interruptor em conduo apresentado na Fig. 6.2. Esse modelo
muito usado, apesar de no ser muito preciso. Em [42] apresentado
um mtodo mais preciso e implementvel a partir de um software de
simulao numrica.
Como o IGBT e o diodo esto em encapsulamentos diferentes,
as perdas de conduo sero calculadas de forma individual. Assim, as
perdas em conduo no interruptor e no diodo podem ser calculadas
atravs das Equaes (6.17) e (6.18), respectivamente.
P
s,cond
= R
s,on
.I
s,ef
2
+V
s,on
.I
s,md
(6.17)
106 6. Projeto e Desenvolvimento
Figura 6.2 Modelo de interruptor utilizado no clculo das perdas em con-
duo.
P
d,cond
= R
d,on
.I
s,ef
2
+V
d,on
.I
s,md
(6.18)
Os parmetros R
s,on
, R
d,on
, V
s,on
e V
d,on
podem ser retirados di-
reta ou indiretamente do catlogo do componente. No caso do IGBT,
os valores dos parmetros em questo foram determinados a partir da
curva v
ce
x i
c
do componente, obtendo a componente linear (R
s,on
) e
a componente constante (V
s,on
) para o ponto de operao do conversor
(i
c
= 20A). Para o diodo, foram utilizados os dados fornecidos direta-
mente pelo fabricante. Desse modo, sempre foram escolhidas as curvas
com as piores situaes, para temperaturas prximas temperatura de
juno. A Tabela 6.9 apresenta os parmetros obtidos.
Tabela 6.9 Parmetros do modelo de perdas dos interruptores e do diodo.
Parmetro Valor
V
s,on
0, 945V
R
s,on
0, 036
V
d,on
1, 65V
R
d,on
8, 3m
Com esses parmetros, possvel calcular a perda de conduo
nos componentes, conforme apresentado em (6.19) e (6.20).
P
s,cond
= R
s,on
.I
s,ef
2
+V
s,on
.I
s,md
= 35.57m.(20A)
2
+ 0, 945V.20A = 11.044W
(6.19)
6.4 Clculo Trmico dos Interruptores 107
P
d,cond
= R
d,on
.I
s,ef
2
+V
d,on
.I
s,md
= 8, 3m.(20A)
2
+ 1, 65V.20A = 12.107W
(6.20)
6.4.3 Clculo das Perdas de Comutao
Nesta seo, sero calculadas as perdas de comutao para os
interruptores e para o diodo do Reticador de Tenso Trifsico.
A potncia dissipada na comutao calculada basicamente a
partir da energia necessria pelo interruptor (ou diodo) para alterar
o seu estado. As comutaes sempre ocorrero de um diodo para um
IGBT, ou vice-versa. Isso ser denido basicamente pela polaridade
da tenso a qual o interruptor est (bloqueado) ou estar (conduzindo)
submetido. Mais detalhes sobre o estudo da comutao no RTT podem
ser vistos na referncia [43].
Para determinar a energia necessria na comutao, preciso
determinar a corrente e a tenso no instante da mudana de estado e o
tipo de comutao (diodo para interruptor ou vice-versa). A corrente
no instante da comutao (assumindo que a ondulao de corrente
desprezvel) pode ser denida sempre por I
o
, independente da tcnica
de modulao utilizada. J a tenso sobre o interruptor depender da
modulao utilizada. Para determin-la, deve-se analisar detalhada-
mente o padro de comutao adotado, considerando todos os setores.
Essa anlise relativamente extensa e, por isso, foi adicionada aos ane-
xos desta dissertao.
Uma vez determinadas as grandezas eltricas no instante da co-
mutao, deve-se determinar a funo da energia necessria na tran-
sio de estado do interruptor. Essa funo foi extrada da folha de
dados fornecida pelo fabricante. Para o interruptor, ento, a energia
necessria na entrada em conduo e no bloqueio normalmente forne-
cida, porm, apenas para uma determinada tenso de bloqueio. Como a
tenso sobre o interruptor varia, foi assumido que a energia processada
na comutao ir variar linearmente com a tenso sobre o interruptor.
Para o interruptor, foi feita a mesma considerao e, ainda, a energia
processada na comutao foi deduzida a partir dos tempos de recupe-
rao reversa (t
rr
) e de recuperao direta (t
fr
), fornecidos na folha de
dados do fabricante.
importante ressaltar que as aproximaes utilizadas resultam
em erros nos valores nais. Para um clculo mais preciso, sugere-se a
108 6. Projeto e Desenvolvimento
referncia [42]. Para obter um resultado ainda mais preciso, ao invs de
utilizar os dados fornecidos pelo fabricante, devem-se ensaiar os com-
ponentes nas condies de trabalho nominais e, a partir desses ensaios,
obter a curva de energia versus comutao, para cada componente. Na
referncia [44] proposto um sistema de caracterizao de perdas, para
obter experimentalmente as curvas necessrias para o clculo de perdas.
Como exemplo, esto apresentadas, na Figura 6.3, as potncias
quase instantneas para o interruptor S
4
e para o diodo D
4
em funo
de , para a tcnica de modulao denida no captulo 4.
Figura 6.3 Variao da potncia perdida na comutao pela variao de .
A potncia perdida na comutao para o interruptor e para o
diodo pode ser calculada atravs das Eqs. (6.21) e (6.22), respectiva-
mente.
P
S,com
=
1
2
2
_
0
p
S,com
() d = 6, 944W (6.21)
P
D,com
=
1
2
2
_
0
p
D,com
() d = 3, 051W (6.22)
6.4.4 Clculo Trmico e Escolha do Dissipador
Denidas as potncias dissipadas nos semicondutores, pode-se
denir a elevao de temperatura nos semicondutores e, a partir dela,
6.4 Clculo Trmico dos Interruptores 109
denir um dissipador para manter a temperatura nos semicondutores
dentro dos limites operacionais. Os parmetros de entrada considerados
nessa anlise esto apresentados na Tabela 6.10.
Tabela 6.10 Parmetros de entrada para o Clculo Trmico.
Parmetro Smbolo Valor
Temperatura ambiente T
amb
40

C
Temperatura mxima na Juno do
IGBT
T
S,j;max
110

C
Resistncia Trmica entre Juno e
Cpsula (IGBT)
R
S,th;jc
0, 39

C/W
Resistncia Trmica entre Cpsula e
Dissipador (IGBT)
R
S,th;cd
0, 24

C/W
Resistncia Trmica entre Juno e
Cpsula (Diodo)
R
D,th;jc
0, 66

C/W
Resistncia Trmica entre Cpsula e
Dissipador (Diodo)
R
D,th;cd
0.25

C/W
Os componentes relativos ao clculo trmico podem ser modela-
dos na forma de um circuito eltrico, conforme a Figura 6.4.
A potncia total de cada semicondutor denida nas Eqs. (6.23)
e (6.24).
P
S
= P
S,com
+P
S,cond
= 6, 944W + 11, 044W = 17, 988W (6.23)
P
D
= P
D,com
+P
D,cond
= 3, 051W + 12, 107W = 15, 158W (6.24)
Denida a temperatura na juno de cada IGBT, pode-se denir
a temperatura no dissipador (T
Ds
) conforme (6.25).
T
Ds
= T
S,j;max
P
S
. (R
S,th;jc
+R
S,th;cd
)
= 110

C 17, 988W. (0, 39

C/W + 0, 24

C/W)
= 98.668

C
(6.25)
110 6. Projeto e Desenvolvimento
Figura 6.4 Modelo trmico dos interruptores juntamente com o sistema de
resfriamento.
Para essa temperatura no dissipador, pode-se calcular a tempe-
ratura na juno dos diodos, conforme (6.26).
T
D,j
= T
Ds
+P
D
. (R
D,th;jc
+R
D,th;cd
)
= 98.668

C + 15, 158W. (0, 66

C/W + 0, 25

C/W)
= 112.461

C
(6.26)
Considerando que o dissipador possui seis interruptores e seis
diodos, a potncia mxima que circular pela impedncia trmica do
dissipador pode ser calculada a partir de (6.27).
P
Ds
= 6.P
S
+ 6.P
D
= 6.17, 988W + 6.15.158W = 198, 869W (6.27)
Assim, para garantir as condies predenidas, a mxima resis-
tncia trmica do dissipador denida por (6.28).
6.4 Clculo Trmico dos Interruptores 111
R
Ds,th;max
=
T
Ds
T
amb
P
Ds
=
98.668

C 40

C
198, 869W
= 0, 295

C/W (6.28)
Atravs do catlogo da empresa HS dissipadores [45] foi es-
colhido o dissipador HS 21575. A Tabela 6.11 apresenta as principais
caractersticas do dissipador escolhido.
Tabela 6.11 Parmetros do Dissipador HS21575
Parmetro Smbolo Valor
Largura x Altura x Comprimento [mm] 215x75x250
Resistncia Trmica @ Ventilao 2m/s R
Ds,th
0, 168

C/W
Para a resistncia trmica denida na Tabela 6.11, os valores
das temperaturas na juno do IGBT e do diodo foram recalculados
conforme (6.29) e (6.30).
T
S,j
= T
amb
+R
Ds,th
.P
Ds
+P
S
. (R
S,th;jc
+R
S,th;cd
)
= 40

C + 0, 168

C/W.201, 811W+
+17, 988W. (0, 39

C/W + 0, 24

C/W)
= 85, 135

C
(6.29)
T
D,j
= T
amb
+R
Ds,th
.P
Ds
+P
D
. (R
D,th;jc
+R
D,th;cd
)
= 40

C + 0, 168

C/W.201, 811W+
+15.158W. (0, 66

C/W + 0, 25

C/W)
= 87, 104

C
(6.30)
Apesar de obter temperaturas menores do que o inicialmente de-
sejado, optou-se por manter o dissipador para compensar as incertezas
no modeladas e as simplicaes adotadas.
112 6. Projeto e Desenvolvimento
6.5 CIRCUITOS AUXILIARES
Nas sees anteriores, foram denidos todos os componentes do
Estgio de Potncia do Reticador. Nesta seo, ento, sero apre-
sentados os circuitos auxiliares, pertencentes ao estgio de controle da
topologia. O diagrama de blocos da Fig. 6.5 apresenta uma viso geral
dos circuitos auxiliares que compem a topologia.
6
.
5
C
i
r
c
u
i
t
o
s
A
u
x
i
l
i
a
r
e
s
1
1
3
Figura 6.5 Diagrama de Blocos dos Circuitos Auxiliares que compem o RTT.
114 6. Projeto e Desenvolvimento
Neste projeto, o controle ser efetuado principalmente pelo Digi-
tal Signal Controller (DSC - Controlador Digital de Sinais). Esse item
ser abordado na seo 6.6.
Nas subsees sero apresentadas, de forma sucinta, a funo e os
principais componentes dos principais blocos representados na Figura
6.5.
6.5.1 Aquisio e Condicionamento de Sinais
Para efetuar o controle da topologia necessrio utilizar sensores
e circuitos de condicionamento de sinal para condicionar os sinais para o
DSC. Basicamente, pode-se dividir esse item de acordo com a aquisio
que est sendo efetuada: corrente de sada, corrente de entrada ou
tenso de entrada. Cada uma delas ser aprofundada nas sees a
seguir.
6.5.1.1 Aquisio das Tenses de Entrada
A leitura das tenses de entrada importante para realizar o
algoritmo de sincronismo, necessrio para a utilizao da Transformada
de Park. Para tanto, foi utilizado um transformador para realizar a
leitura das tenses e tambm para condicionar os nveis de tenso, a
m de para efetuar a leitura com nveis de tenso adequados.
Desse modo, foi utilizado um transformador do fabricante CA-
MAG, sendo que suas principais especicaes esto apresentadas na
Tabela 6.12.
Tabela 6.12 Parmetros do Transformador escolhido para medio das ten-
ses de entrada.
Parmetro Valor
Tenso de Entrada Nominal 380V
Tenso de Sada Nominal 7V
Potncia de Sada 5V A
O circuito de condicionamento de sinais, utilizado para a aquisi-
o das tenses, est apresentado na Figura 6.6.
O ajuste do potencimetro RP1 foi feito em 5k45 para obter
6.5 Circuitos Auxiliares 115
2
3
1
A
4
1
1
U1A
TL074D
R1
10K
5k45
R2
1K5
R3
10K
R4
2K7
offset
vab_f
GND GND
RP1
POT 3T 10K
R5
2K7
R6
100
C1
4.7n
vab_DSP
+15V
-15V
C7
100n
C8
100n
C57
22p
GND GND
GND
5
6
7
B
4
1
1
U1B
TL074D
Figura 6.6 Circuito de Condicionamento de Sinal para a Tenso de Entrada.
um sinal de 0, 75V de amplitude para a tenso de entrada nominal. Os
componentes do ltro foram calculados de forma a obter uma frequncia
de corte de aproximadamente 12kHz, visando uma baixa reduo da
fase do sistema.
O circuito necessita de um oset, uma vez que o conversor A/D
do DSC no faz leitura de valores negativos. Por meio do software, o
oset adicionado deve ser retirado.
A funo de transferncia do circuito de leitura das tenses de
entrada est representada na Eq. (6.31).
H
v
in
(s) =
1, 672.10
18
3, 49.10
10
.s
2
+ 1, 861.10
16
.s + 1, 25.10
21
(6.31)
6.5.1.2 Leitura das Correntes de Entrada
A leitura das correntes de entrada necessria na estratgia de
controle das correntes de entrada e sada. Como o sistema trifsico
composto por trs os, bastam dois sensores para realizar a leitura das
correntes de entrada.
O sensor de corrente utilizado o LAH 25-NP [46], fabricado pela
empresa LEM. Esse sensor de efeito hall, possui isolao galvnica e
possui sada em corrente, sendo uma boa caracterstica para imunidade
a rudos externos. As principais caractersticas do sensor LAH 25-NP
esto apresentadas na Tabela 6.13.
O circuito de condicionamento de sinais utilizado para a medio
das correntes de entrada est apresentado na Figura 6.7.
O potencimetro RP3 foi ajustado para 5k56 para obter um si-
nal de 0, 75V de amplitude para a corrente de entrada nominal. Assim
como o circuito de condicionamento da tenso de entrada, os compo-
116 6. Projeto e Desenvolvimento
Tabela 6.13 Parmetros do sensor de corrente LAH 25-NP.
Parmetro Valor
Corrente Nominal Ecaz do Primrio 25A
Corrente Mxima do Primrio 55A
Taxa de Converso 1 : 1000
2
3
1
A
4
1
1
U2A
TL074D
5
6
B
4
1
1
R13
120
5k56
R14
2K7
R15
2K7
R16
2K7
R17
2K7
C3
4.7n
offset
GND
+15V
-15V
GND
RP3
POT 3T 10k
7
U2B
TL074D
R18
100
ia_DSP
ia
GND
C9
100n
C10
100n
C48
22p
GND GND
Figura 6.7 Circuito de Condicionamento de Sinal para as Correntes de
Entrada.
nentes do ltro foram calculados de forma a obter uma frequncia de
corte de aproximadamente 12kHz. Alm disso, como a corrente de en-
trada alternada, um oset necessrio para que o DSC possa medi-la
corretamente.
A funo de transferncia do circuito de leitura das correntes de
entrada, ento, est representada na Eq. (6.32).
H
i
in
(s) =
5, 827
19
2, 792.10
10
.s
2
+ 1, 489.10
16
.s + 1.10
21
(6.32)
6.5.1.3 Leitura da Corrente de Sada
A leitura da corrente de sada a mais importante desse pro-
jeto, uma vez que ela a principal varivel controlada no sistema de
excitao.
O sensor utilizado para a leitura da corrente de sada o mesmo
utilizado para leitura das correntes de entrada, cujos parmetros foram
apresentados na Tabela 6.13. O circuito de condicionamento de sinais
est apresentado na Fig. 6.8.
6.5 Circuitos Auxiliares 117
2
3
1
A
4
1
1
U3A
TL074D
5
6
7
B
4
1
1
U3B
TL074D
R23
120
R24
3K3
R25
2K7
R27
2K7
R28
100
C5
4.7n
i0_DSP
i0
GND
+15V
-15V
GND
RP5
POT 3T 10k
C11
100n
C12
100n
C60
22p
GND
5k28
GND
GND
Figura 6.8 Circuito de Condicionamento de Sinal para a Corrente de Sada.
O ajuste do potencimetro RP5 foi feito em 5k28 para obter
um sinal de 1, 5V de amplitude para a corrente de sada nominal. Os
componentes do ltro foram calculados de forma a obter uma frequncia
de corte de aproximadamente 12kHz. Como a corrente de sada
sempre positiva, no necessrio adicionar oset ao sinal lido.
A funo de transferncia do circuito de leitura da corrente de
sada est representada na Eq. (6.33).
H
i
o
(s) =
5, 827.10
19
2, 792.10
10
.s
2
+ 1, 489.10
16
.s + 1.10
21
(6.33)
6.5.2 Sinais de Controle
Os circuitos referentes aos sinais de controle englobam os circui-
tos referentes ao tratamento dos sinais de comando dos IGBTs. A
Figura 6.9, desse modo, apresenta os circuitos dos principais sinais de
controle do projeto realizado.
Para cada um dos circuitos destacados na Figura 6.9, est apre-
sentada uma breve descrio sobre a operao de cada um deles:
Overlap: neste projeto, optou-se por utilizar um circuito anal-
gico para implementar o overlap (sobreposio). A combinao
da porta lgica NAND com a rede RC, provoca uma atraso du-
rante a borda de descida do sinal de comando. O diodo colocado
para carregar o capacitor instantaneamente. O tempo de overlap
utilizado neste projeto de 900ns.
Arm On: o principal objetivo desse circuito , a partir de um
sinal de controle do DSC, forar os interruptores de um mesmo
118 6. Projeto e Desenvolvimento
2
B
3
Y
1
A
U7A
5
6
4
U7B
4071
8
9
10
U7C
4071
2
3
1
U8A
4071
5
6
4
U8B
4071
7
8
A
9
B
Y
10
U8C 4071
1 2
U11A
SN74LS07D
3 4
U11B
SN74LS07D
5 6
U11C
SN74LS07D
9 8
U11D
SN74LS07D
11 10
U11E
SN74LS07D
VCC
14
GND
7
A
13 12
Y
U11F
SN74LS07D
R43
330
R44
330
R45
330
R46
330
R47
330
R48
330
R51
4K7
R52
4K7
R53
4K7
R54
4K7
R55
4K7
R56
4K7
s1_DSP
s2_DSP
s3_DSP
s4_DSP
s5_DSP
s6_DSP
+15V
S_UpA S1
S2
S3
S4
S5
S6 +5V
GND
C17
100n
S_UpA
S_UpB
S_UpB
S_UpC
R138
4k7
R139
4k7
R140
4k7
R141
4k7
R142
4k7
R143
4k7
GND
GND
GND
GND
GND
GND
1
2
3
U21A
CD4093BCN
5
6
4
U21B
8
9
10
U21C
1
2
3
U22A
CD4093BCN
5
6
4
U22B
8
9
10
U22C
S_Down
R145 1k over
C70
10n over
GND
1
A
2
B
3
Y
U9A
4081
5
6
4
U9B
4081
8
9
10
U9C
4081
1
2
3
U10A
4081
5
6
4
U10B
4081
8
A
9
B
Y
10
U10C
4081
JP18
D9 1N4148
+15V
+15V
+15V
+15V
+15V
+15V
R146
1k over
R147
1k over
R148
1k over
R149
1k over
R150
1k over
D10
1N4148
D11
1N4148
D12
1N4148
D13
1N4148
D14
1N4148
C71
10n over
C72
10n over
C73
10n over
C74
10n over
C75
10n over
GND
GND
GND
GND
GND
JP19
JP20
JP21
JP22
JP23
S_UpC
Figura 6.9 Circuito de Tratamento dos sinais de comando dos interruptores.
brao a entrar em conduo, impondo uma etapa de roda-livre.
Essa operao importante para desmagnetizar a indutncia de
campo da mquina caso ocorra uma determinada falha com o
conversor, evitando uma possvel sobretenso por interromper o
uxo da corrente de campo.
Enable: apenas serve para bloquear os sinais de comando dos
IGBTs durante, por exemplo, a etapa de inicializao do DSC.
6.5.3 Driver
Para realizar o condicionamento dos sinais recebidos pelo DSC,
para os nveis de tenso e corrente para acionamento (e desligamento)
do IGBT, so necessrios circuitos denominados Driver. No projeto
em questo, foi utilizado um driver comercial, fabricado pela empresa
Supplier. Foi escolhido o driver DRO100D25A [47], que possui isola-
o entre primrio e secundrio e pode acionar at dois IGBTs. Suas
principais caractersticas, portanto, esto descritas na Tabela 6.14.
Vale ressaltar que mesmo sendo um driver duplo, os dois canais
operam de maneira isolada para essa aplicao. A opo de tempo
morto (dead-time) deve ser desabilitada, uma vez que nessa aplicao
necessria a funo oposta (overlap), j efetuada pelo circuito de
tratamento dos sinais de comando.
6.5 Circuitos Auxiliares 119
Tabela 6.14 Parmetros do driver DRO100D25A.
Parmetro Valor
Frequncia de Comutao 0 100kHz
Tenso Mxima entre Coletor e Emissor 1000V
Corrente Mxima de Pico de Sada 2, 5A
Os circuitos de monitoramento da tenso entre coletor e emissor
foram habilitados e, seus sinais de erro, so lidos pelo DSC para prote-
ger o conversor caso ocorra uma falha em um dos drivers. Cada driver,
portanto, responsvel pelo comando de um dos braos da topologia.
6.5.4 Fonte Auxiliar
Para todos os circuitos acima citados, necessria uma fonte
para alimentar os circuitos com os nveis de tenso necessrios. No
projeto foram escolhidas fontes PTK25-D24-T515 e PTK25-D24-S15
[48] da empresa V-INFINITY. As fontes escolhidas possuem isolao
galvnica e possuem tenso de alimentao de 24V
cc
, a qual uma
tenso comum de painis para sistemas de excitao. As caractersticas
das fontes auxiliares escolhidas esto apresentadas na Tabela 6.15.
Tabela 6.15 Parmetros das fontes auxiliares utilizadas.
Parmetro
Valor
PTK25-D24-T515 PTK25-D24-S15
Tenso de Entrada 18 36V 18 36V
Tenso de Sada Principal 5V 15V
Tenso de Sada Auxiliar +/ 15V -
Potncia de Sada 25W 25W
A fonte auxiliar PTK25-D24-S15 alimenta exclusivamente os cir-
cuitos de driver, uma vez que esses circuitos tm um consumo relati-
vamente elevado. A outra fonte auxiliar alimenta o DSC e todos os
circuitos de condicionamento e controle.
120 6. Projeto e Desenvolvimento
6.6 IMPLEMENTAO DIGITAL
Como comum para conversores estticos, o controle da topo-
logia ser realizado por um processador digital. Vantagens como com-
pactao e facilidade em alterar a estratgia de controle so sucientes
para justicar o uso desses dispositivos para o controle de conversores
estticos.
O DSC escolhido para essa aplicao o TMS320F2812 [49],
fabricado pela empresa Texas Instruments. As principais caracters-
ticas desse DSC esto apresentadas na Tabela 6.16.
Tabela 6.16 Parmetros do DSC TMS320F2812.
Parmetro Valor
Frequncia de Clock 150MHz
Conversor Analgico/Digital 12 bits x 16 canais
Mdulo PWM 12 pinos de PWM (6 independentes)
Representao Numrica Ponto xo
Sero utilizadas tcnicas de controle digital j bem conhecidas
na literatura [50] e aplicadas em diversos trabalhos apresentados no
INEP [32][34].
6.6.1 Denio da Estratgia de Controle
Neste projeto, optou-se por utilizar a estratgia de controle de
corrente de sada, apresentada na seo 5.2.2. Alm de necessitar de um
nmero reduzido de sensores, quando operando no ponto de operao,
a topologia ir apresentar um alto fator de potncia, que um dos
objetivos desse trabalho.
Na Figura 6.10 est apresentada a estrutura de controle utilizada,
porm, agora com a representao dos blocos pertencentes ao controle
digital.
A principal diferena entre o controle contnuo e o controle digital
so os atrasos provocados pela amostragem do sistema digital. Esses
atrasos que existem no sistema digital podem ser modelados para o
sistema contnuo. Dessa forma, pode-se projetar o compensador no
sistema contnuo, representando os atrasos do sistema digital e, atravs
6.6 Implementao Digital 121
Figura 6.10 Diagrama de blocos da estratgia de controle da corrente de
sada.
da discretizao, obter o compensador no sistema digital. Esse foi o
procedimento adotado nesta pesquisa.
As funes de transferncia que representam cada elemento, es-
to descritas nas subsees a seguir.
6.6.1.1 Funes de Transferncia dos Elementos
Dentre os blocos citados, a funo de transferncia do sensor de
corrente de sada e da planta (conversor) j foram apresentadas nas
Eqs. (6.33) e (5.67), respectivamente. As funes de transferncia dos
outros blocos sero apresentadas a seguir.
Conversor A/D: nessa funo de transferncia, ser contabi-
lizado apenas o ganho imposto pela converso analgico/digital
(A/D). O atraso de transporte inerente ao processo de amostra-
gem estar contabilizado na funo de transferncia do modulador
SVM.
Conforme informado na Tabela 6.16, o conversor A/D do DSC
F2812 possui 12 bits. A tenso lida pelo conversor A/D pode
variar entre 0 e 3V. Assim, o ganho do conversor A/D pode ser
denido pela Eq. 6.34.
K
AD
=
2
AD
res
V
AD,max
=
2
12
1
3
= 1365 (6.34)
Modulador SVM: na modulao SVM implementada, os tem-
pos de aplicao dos vetores (normalizados) so comparados com
um sinal triangular que, nesse caso, pode ser denominado de por-
tadora. Logo, o ganho da modulao SVM ser denido pela
amplitude da portadora. Os sinais de comando dos interrupto-
122 6. Projeto e Desenvolvimento
res so simtricos dentro do perodo de comutao, logo, pode-se
utilizar um sinal triangular simtrico como portadora. Sabendo
que a frequncia de clock do DSC F2812 de 150MHz e que a
frequncia de comutao utilizada de 12kHz, o ganho do mo-
dulador SVM pode ser denido por (6.35).
K
SV M
=
1
f
clk
2.f
sw
=
1
150MHz
2.12kHz
= 1, 6.10
4
(6.35)
O padro de modulao utilizado nesse trabalho permitiria o uso
da tcnica de dupla amostragem, ou seja, atualizar as razes ccli-
cas dos interruptores (tempo de aplicao dos vetores) duas vezes
em cada perodo de comutao. Porm, como o controle da cor-
rente de sada possui uma banda relativamente baixa em relao
ao perodo de comutao, optou-se por implementar a tcnica de
atualizao simples, ou seja, uma nica vez em cada perodo de
comutao. Assim, o perodo de amostragem dos sinais lidos pelo
DSC ser denido por (6.36).
f
smp
= f
sw
= 12kHz (6.36)
Dessa forma, o atraso do processo de modulao ser de um pe-
rodo de amostragem, devido amostragem simples, e um perodo
de amostragem devido ao atraso computacional de clculo da lei
de controle. Assim, a funo de transferncia do Modulador SVM
ser denida por (6.37).
G
SV M
(s) = K
SV M
.e
s.
2
f
smp
= 1, 6.10
4
.e
s.1,667.10
4
(6.37)
6.6.1.2 Projeto do Compensador
Uma vez denidos todos os componentes da malha de controle da
corrente de sada, pode-se iniciar o projeto do compensador. Neste caso,
o projeto ser realizado com base na resposta em frequncia do sistema.
A dinmica do sistema ser, ento, denida a partir da frequncia de
cruzamento (f
cr
) e a estabilidade ser vericada a partir da margem
de fase (MF). O estudo ser iniciado com a Funo de Transferncia
de Lao Aberto (FTLA) do sistema, apresentado em (6.38).
6.6 Implementao Digital 123
FTLA(s) = C
i
o
(s).G
SV M
(s).H
i
o
(s).K
AD
(6.38)
Substituindo as Eqs. (6.37),(6.34) e (6.33) em (6.38), conside-
rando C
i
o
(s) = 1, tem-se a funo de transferncia de lao aberto no
compensada (FTLA
nc
), apresentada na Eq. (6.39).
FTLA
nc
(s) =
1, 327.10
21
.e
s.1,667.10
4
2, 824.10
8
.s
3
+ 1, 507.10
14
.s
2
+ 1, 017.10
19
.s + 3, 398.10
21
(6.39)
A resposta em frequncia do sistema no compensado est apre-
sentada na Figura 6.11.
Figura 6.11 Funo de Transferncia de Lao Aberto no Compensada.
Assim, o compensador ser projetado para atender s especi-
caes denidas na Tabela 6.17.
A banda passante foi denida em 38, 45Hz para obter uma res-
posta rpida, porm, ao mesmo tempo distante da frequncia de resso-
nncia do ltro de entrada. Tambm, importante ressaltar que no
adianta aumentar muito a frequncia de cruzamento se a constante de
tempo da carga for muito alta. Uma banda passante elevada com uma
constante de tempo alta far com que o controle atue no extremos (ra-
zo cclica mxima ou mnima) para qualquer tipo de perturbao. A
margem de fase, ento, deve ser maior que 45

para que se obtenha um


sistema estvel com poucas oscilaes.
A escolha de erro nulo em regime permanente para excitao de-
124 6. Projeto e Desenvolvimento
Tabela 6.17 Especicaes do compensador do controle da corrente de sada.
Parmetro Smbolo Valor
Frequncia de Cruzamento f
cr
38, 45Hz
Margem de Fase MF > 45

Erro - Nulo em regime perma-


nente para entrada de-
grau.
grau faz com que o compensador tenha que possuir um polo na origem.
Dessa forma, a fase de todo o sistema ir reduzir em 90

. A fase na
frequncia de cruzamento denida por (6.40).

FTLA
nc
(s (f
cr
)) = 38

(6.40)
Considerando a reduo de fase provocada pelo polo na origem,
a margem de fase car dentro das especicaes previstas na Tabela
6.17. Ento, no foi necessrio adicionar mais zeros ao controlador.
O ganho do compensador ser denido pelo ganho do sistema
da Eq. (6.40) e o compensador na frequncia de cruzamento, conforme
mostrado em (6.41).
K
C
io
=
1

FTLA
nc
(s (f
cr
)) .
1
s (f
cr
)

= 762, 089 (6.41)


Finalmente, o compensador da corrente de sada C
i
o
pode ser
denido a partir de (6.42).
C
i
o
(s) = K
C
io
.
1
s
=
762, 089
s
(6.42)
A funo de transferncia de Lao Aberto do sistema compen-
sado pode, ento, ser apresentada na Eq. 6.43.
FTLA(s) = FTLA
nc
(s).C
i
o
(s)
=
_
1, 011.10
24
.s + 6, 785.10
24
_
.e
s.1,667.10
4
2, 824.10
8
.s
4
+ 1, 507.10
14
.s
3
+ 1, 017.10
19
.s
2
+ 3, 398.10
21
.s
(6.43)
A resposta em frequncia do sistema compensado est apresen-
6.6 Implementao Digital 125
tada na Figura 6.12.
Figura 6.12 Funo de Transferncia de Lao Aberto Compensada.
Analisando a gura 6.12, observa-se que os requisitos impostos
foram atingidos, pois obteve-se uma margem de fase de 52, 378

e uma
frequncia de cruzamento de 38, 45Hz. O sistema de malha fechada
pode ser calculado a partir da Eq. (6.44).
FTMF(s) =
FTLA(s)
1 +FTLA(s)
.
1
H
i
o
(s).K
AD
(6.44)
A funo de transferncia de malha fechada no ser descrita por
ser muito extensa. Ao invs disso, ser apresentada a sua resposta em
frequncia, conforme mostra a Fig. 6.13.
6.6.1.3 Discretizao do Compensador
Uma vez validado o compensador, deve-se aplicar o processo
de discretizao para que se obtenha a sua equao a diferenas para
implement-la no software do DSC. O processo de discretizao utili-
zado ser o mtodo de Tustin, que comumente utilizado nessas aplica-
es [34]. O processo de discretizao de Tustin consiste em substituir
a varivel complexa s pela varivel discreta z, seguindo a relao da
Eq. (6.45).
126 6. Projeto e Desenvolvimento
Figura 6.13 Funo de Transferncia de Malha Fechada.
s = 2.f
smp
.
z 1
z + 1
(6.45)
Assim, aplicando a denio apresentada em (6.45) na Eq. (6.42),
obtm-se a equao a diferenas, apresentada na Eq. (6.46).
C
i
o
(z) =
2.54.10
16
.z 2.54.10
16
8.10
17
.z 8.10
17
(6.46)
Com o intuito de facilitar a implementao no DSC, pode-se
aplicar uma normalizao dos coecientes da Eq. (6.46), a m manter
o coeciente de z no denominador. Dessa forma, a funo normalizada
car conforme (6.47).
C
i
o
(z) =
32.10
3
.z + 32.10
3
z 1
(6.47)
O formato Qn um recurso utilizado por programadores que
trabalham com processadores de ponto xo. Nesse formato, um n-
mero decimal transformado em um nmero inteiro, com o qual o
processador consegue trabalhar. Considerando um processador de 16
bits, o formato Qn pode variar de Q0 a Q15. Quanto maior o formato,
mais preciso se obter nos clculos realizados. Mais detalhes podem
ser encontrados na referncia [51].
Voltando para a Eq. 6.47, o mximo formato aplicado aos coe-
cientes da equao a diferenas o formato Q15 [51]. Ento, a equao
6.6 Implementao Digital 127
a diferenas do compensador da corrente de sada pode ser representada
conforme apresentado na Figura 6.14.
Figura 6.14 Equao a Diferenas do Compensador da Corrente de Sada.
6.6.2 Circuito de Sincronismo
Como o circuito de sincronismo no o foco deste trabalho,
utilizou-se o compensador utilizado na referncia [32]. Com esse com-
pensador, o sistema de sincronismo ter uma frequncia de cruzamento
de 12Hz e uma margem de fase de 55

. O compensador utilizado,
portanto, possui a funo de transferncia apresentada em 6.48.
C
PLL
(s) = 61, 763.
s + 52.794
s
(6.48)
Assumindo tenses de entradas unitrias na entrada do PLL, a
funo de transferncia de lao aberto pode ser denida por (6.49).
FTLA
PLL
(s) = 61, 763.
s + 52.794
s
2
(6.49)
A resposta em frequncia do sistema de sincronismo pode ser
apresentada na Figura 6.15, sendo que os coecientes foram represen-
tados na base Q9.
Como o sistema de sincronismo possui uma frequncia de corte
muito menor do que a frequncia de amostragem, os atrasos referen-
tes ao processo de amostragem praticamente no afetam a resposta
dinmica do sistema de sincronismo. Assim, pode-se discretizar o com-
pensador projetado atravs do mtodo de Tustin, resultando na Eq.
(6.50).
C
PLL
(z) =
61.898.z 61.627
z 1
(6.50)
Como os coecientes da Equao (6.50) j esto normalizados,
128 6. Projeto e Desenvolvimento
Figura 6.15 Funo de Transferncia de Lao Aberto da Malha de Sincro-
nismo.
pode-se determinar diretamente a equao a diferenas do compensador
do circuito de sincronismo, apresentado na Fig. 6.16.
Figura 6.16 Equao a Diferenas do Circuito de Sincronismo.
6.6.3 Modulao Vetorial
Nessa seo sero apresentados os principais pontos relacionados
implementao da modulao vetorial no DSC. Por convenincia,
Fig. 6.17 reapresenta o diagrama de blocos relativo a implementao
da modulao vetorial.
O bloco que merece ateno especial o bloco que aplica o vetor
de comutao, uma vez que os outros blocos so implementaes das
equaes apresentadas no captulo 4. importante lembrar que a im-
6.6 Implementao Digital 129
Figura 6.17 Diagrama de blocos para implementao da modulao vetorial.
plementao aqui apresentada, foi denida em funo das condies de
projeto, principalmente em funo do uso do DSC F2812. No neces-
sariamente a melhor, ou, a nica forma de implementar a modulao
vetorial, mas foi a mais adequada para que se chegasse a concluses
razoveis sobre o assunto.
A ideia consiste em utilizar o perifrico PWM do DSC F2812
[52], porm, paenas para comparar os tempos de aplicao dos vetores.
No instante da comparao, gerada uma interrupo de comparao
(CMPINT) e, na rotina de tratamento da interrupo, o estado do
interruptor atualizado foradamente atravs do registrador ACTRA.
A Figura 6.18 apresenta de forma mais clara como esse procedimento
realizado.
Para reduzir ao mximo os atrasos impostos por esse processo, o
Registrador com a palavra binria que compe o vetor de comutao
gravado na rotina de controle. Na rotina de tratamento de interrupo
do vetor de comutao, esse registrador imediatamente gravado no
registrador correspondentes aos pinos de comando dos interruptores.
Devido alta frequncia de clock do DSC, os atrasos inerentes ao
processo de modulao foram desconsiderados. Porm, esses tempos de
atraso podem ser mensurados atravs de simulaes e podem ser com-
pensados nos prprios tempos de aplicao dos vetores. Um exemplo
de destaque o ngulo do circuito de sincronismo. Aplicando uma
predio do valor de , medindo o quanto o valor de evolui em um
perodo de amostragem, pode-se reduzir o atraso do modulador imple-
mentado. Essas diferenas sero signicativas se a banda passante do
compensador for mais alta.
A prioridade das interrupes que atualizam o vetor de comu-
130 6. Projeto e Desenvolvimento
Figura 6.18 Esquema da aplicao do vetor de comutao.
tao devem ser superiores a da rotina de controle. Uma vez que as
variveis de controle lidas em um perodo de amostragem somente so
utilizadas no perodo seguinte. Em funo dessa metodologia de imple-
mentao, optou-se por utilizar o circuito de sobreposio de comandos
externo ao DSC.
6.6.4 Fluxograma Geral do Software
Nesta seo ser apresentado o uxograma geral do software.
A estrutura de software utilizada no possui soft-start, at porque o
conversor RTT no necessita de partida suave. O software basicamente
se divide entre o tratamento da rotina de interrupo do controle e as
interrupes dos vetores do conversor. A Figura 6.19, assim, apresenta
o uxograma resumido do software implementado nos testes.
6.7 CONSIDERAES FINAIS
Neste captulo, foi apresentada a metodologia de projeto aplicada
nessa pesquisa. Ressalta-se, no entanto, que o projeto tem o principal
objetivo de construir um prottipo para validar os estudos realizados
e, por isso, o desempenho de alguns componentes pode ser melhorado
realizando um projeto mais detalhado.
6.7 Consideraes Finais 131
Figura 6.19 Fluxograma geral implementado no software do DSC.
A escolha do DSC utilizado foi motivada pela empresa parceira
dessa pesquisa. A metodologia de implementao da modulao veto-
rial buscou utilizar os recursos do DSC denido, buscando, dentro das
limitaes do DSC, obter uma modulao com um melhor desempenho.
132 6. Projeto e Desenvolvimento
133
7 RESULTADOS EXPERIMENTAIS
Neste captulo sero apresentados os resultados obtidos do pro-
ttipo montado. Os ensaios realizados tiveram como objetivo avaliar o
desempenho da topologia e validar o projeto realizado. Os requisitos
impostos no Captulo 2, agora, sero avaliados por meio dos ensaios, de
forma a qualicar o uso dessa topologia na aplicao citada. O enrola-
mento de campo da mquina sncrona, assim como na anlise terica,
foi modelado como um indutor em srie com uma resistncia, a qual
representa as perdas do enrolamento de campo.
7.1 APRESENTAO DO PROTTIPO
No captulo anterior, foi realizado um projeto para um RTT de
6kW com uma corrente de sada de 20A. O prottipo montado est
apresentado na Fig. 7.1.
Figura 7.1 Foto do Prottipo Construdo.
O prottipo possui dimenses de 200mm x 230mm x 240mm (al-
tura x largura x comprimento). A densidade de potncia do conversor
de 543, 478W/dm
3
, sem considerar o transformador e o sistema de
refrigerao utilizado.
Dessa forma, o transformador isolador utilizado nesse projeto
est apresentado na Fig. 7.2.
134 7. Resultados Experimentais
Figura 7.2 Foto do Transformador Isolador.
7.2 DESCRIO DO SETUP DE TESTES
O croqui do setup de testes montado para o ensaio do RTT est
apresentado na Figura 7.3.
0
Figura 7.3 Setup de Testes montado para ensaiar o RTT.
O autotransformador ser utilizado nos ensaios iniciais, onde os
sinais do conversor sero vericados com uma tenso de entrada redu-
zida, a m de vericar possveis problemas.
Na gura 7.3, alm do conversor, destaca-se o circuito de gram-
peamento. Tal circuito foi utilizado para proteger o conversor (e o
sistema) na ocorrncia de uma falha. A quantidade de energia arma-
zenada na indutncia de carga muito elevada e, se por uma falha do
conversor o caminho da corrente de sada for interrompido, a energia
armazenada no indutor transferida ao capacitor C
g
e, tambm, dis-
7.3 Operao em Malha Aberta 135
sipada no resistor R
g
. A tenso contnua V
g
dene a tenso de atuao
do circuito de grampeamento.
Os parmetros do circuito de grampeamento esto apresentados
na Tabela 7.1.
Tabela 7.1 Parmetros do circuito de grampeamento.
Parmetro Valor
V
g
800V
C
g
1100F
R
g
488
7.3 OPERAO EM MALHA ABERTA
Os primeiros resultados foram obtidos com o conversor operando
em malha aberta, isto , era imposto um sinal de razo cclica para que
o conversor funcionasse no ponto de operao nominal.
Inicialmente, foram medidos os sinais de gatilho dos interrupto-
res. A Figura 7.4, apresenta esses sinais para um perodo de rede.
Figura 7.4 Sinal de comando para os interruptores do RTT.
Na Figura 7.5, est apresentado do detalhe do perodo de comu-
tao, na transio entre os setores 5 e 6.
136 7. Resultados Experimentais
Figura 7.5 Sinal de comando para os interruptores do RTT - detalhe do
perodo de comutao.
Por meio do recurso de mdia mvel do osciloscpio, foi possvel
medir, a partir dos sinais de gatilho dos interruptores, os sinais de razo
cclica dos interruptores e o valor mdio quase instantneo da funo
de comutao de brao. Esse resultado est apresentado na Fig. 7.6.
Figura 7.6 Valor mdio quase instantneo das funes de comutao s
1
, s
4
e s
a
.
Na gura 7.7 esto apresentados alguns resultados gerais da to-
pologia, como a corrente de sada, tenso sobre o interruptor e tenso
sobre o capacitor de entrada.
7.3 Operao em Malha Aberta 137
Figura 7.7 Tenso sobre o Interruptor S
2
, Corrente de Sada I
o
e Tenso
sobre o Capacitor v
a
.
Entretanto, faz-se necessrio ter um cuidado especial com a ten-
so sobre os interruptores e sobre o diodo. A sobretenso, provocada
principalmente pelas indutncias parasitas da placa de circuito im-
presso durante a comutao, no pode ultrapassar a tenso mxima
permitida sobre os IGBTs e sobre o diodo. No projeto realizado, em
ambos (diodo e interruptor), a tenso mxima foi de 1200V . Na Figura
7.8 esto apresentadas as tenses mximas e mnimas medidas sobre o
interruptor bidirecional. A conveno da tenso V
S
2
: tenso positiva
bloqueada pelo interruptor e tenso negativa bloqueada pelo diodo.
Figura 7.8 Detalhe da Tenso mxima (a) e mnima (b) bloqueada pelo
interruptor S
2
.
Nota-se que os valores mximos (640V ) e mnimos (775V ) esto
adequados para os interruptores utilizados.
138 7. Resultados Experimentais
A tenso e a corrente de sada esto apresentadas na Figura 7.9,
juntamente com a tenso sobre o interruptor bidirecional S
2
.
Figura 7.9 Corrente e tenso de Sada e tenso sobre o interruptor bidire-
cional S
2
.
O conversor deve drenar correntes senoidais da entrada, e, em
fase com as respectivas tenses de fase de entrada. Por inspeo visual
da Figura 7.10, observa-se que o objetivo foi atingido.
Figura 7.10 Tenso de entrada v
a
e correntes de entrada i
A
e i
B
.
7.3 Operao em Malha Aberta 139
7.3.1 Fator de Potncia e Taxa de Distoro Harmnica
Uma das premissas deste trabalho era que o conversor opere com
um alto fator de potncia na entrada, drenando correntes com baixo
contedo harmnico. Sabe-se que o fator de potncia depende princi-
palmente da distoro harmnica das tenses e correntes e, analisando
as tenses e correntes de fase, do ngulo de deslocamento entre a tenso
e a corrente. A Figura 7.11 apresenta em destaque a tenso de entrada
v
a
(medida no capacitor de ltragem) e a corrente de entrada i
a
, no
ponto de operao do conversor.
Figura 7.11 Tenso e corrente na fase a da entrada.
Nota-se, por inspeo visual, que praticamente no h desloca-
mento entre as tenses e correntes de entrada. Logo, espera-se que o
conversor tenha um alto fator de potncia na entrada. A comprovao
vem com o resultado apresentado na Figura 7.12, obtido a partir do
Analisador de energia WT500. fabricado pela empresa Yokogawa.
Observa-se que obteve-se um bom rendimento (96,41%) com o
conversor no ponto de operao. Vale ressaltar que as perdas no trans-
formador isolador no foram consideradas no clculo do rendimento.
Segundo os dados da Figura 7.12, o fator de potncia de entrada
do conversor pode ser calculado conforme 7.1.
FP =
P
S
=
6.402kW
6.478kV A
0, 988 (7.1)
O fator de potncia calculado na Eq. (7.1) atende as especica-
140 7. Resultados Experimentais
Figura 7.12 Parmetros de Potncia de Entrada e Sada.
es previstas. Na Figura 7.13 esto apresentadas as medies das trs
correntes de entrada com a indicao da taxa de distoro harmnica
das fases a e b.
Figura 7.13 Correntes de Entrada i
A
, i
B
e i
C
.
O clculo da taxa de distoro harmnica foi feito a partir dos
pontos da forma de onda, obtidos com o osciloscpio. Dos pontos obti-
dos, foi utilizado o algoritmo de FFT do software Mathcad. O valor
7.4 Operao em Malha Fechada 141
obtido (4.62% para i
A
e 4.59% para i
B
), apesar de relativamente alto,
atendeu as especicaes iniciais do projeto.
7.4 OPERAO EM MALHA FECHADA
O prottipo construdo tambm foi testado em operao com
malha fechada. Conforme explorado no captulo 6, foi escolhida a es-
tratgia de controle de corrente de sada. Para validar a estratgia de
controle, variou-se a corrente de referncia de seu valor nominal (20A)
para um valor menor (16, 2A). O resultado desse ensaio est apresen-
tado na Figura 7.14.
Figura 7.14 Resposta do sistema para um degrau na corrente de referncia
de 20A para 16, 2A.
142 7. Resultados Experimentais
A mesma situao foi testada na simulao realizada no conver-
sor e o seu resultado est apresentado na Figura 7.15.
Figura 7.15 Resposta da simulao para um degrau na corrente de referncia
de 20A para 16, 2A.
Observa-se, visualmente, que os resultados obtidos so muito
semelhantes. validando assim, as simulaes e os modelos utilizados no
estudo terico.
Optou-se por realizar um degrau na referncia, ao invs de variar
a carga, porque a variao da referncia mais el aplicao de
excitao de geradores sncronos. Nessa aplicao a carga (L
o
e R
o
)
xa, porm a referncia de corrente pode variar para suprir variaes
de carga no lado AC do gerador sncrono.
Observa-se, assim, que o controle implementado est operando
7.5 Inverso do Fluxo de Energia 143
corretamente, uma vez que a corrente de sada seguiu a referncia im-
posta pelo controle. A corrente de entrada no apresentou transitrios
signicantes, principalmente devido baixa frequncia de corte do com-
pensador.
7.5 INVERSO DO FLUXO DE ENERGIA
Um dos principais requisitos da topologia permitir a reversi-
bilidade de energia, tornando mais rpido o controle da corrente de
campo. Portanto, faz-se necessrio um ensaio para mostrar a capaci-
dade de reversibilidade de energia do reticador. Porm, para ressaltar
o efeito da reversibilidade do conversor, o ensaio foi realizado sob as
seguintes condies:
A indutncia de sada foi aumentada para 389mH com o obje-
tivo de aumentar a quantidade de energia armazenada e, com
isso, aumentar a durao de tempo que o reticador devolve essa
energia para a fonte de entrada. O valor da resistncia de carga
tambm variou para 14, 2, devido combinao dos valores de
resistncia existentes.
Nesse ensaio, o conversor operou novamente em malha aberta.
Como o objetivo desse ensaio apresentar a reversibilidade da
topologia, o degrau para reverso do uxo de energia ser aplicado
diretamente ao sinal de razo cclica de eixo direto. A variao
de razo cclica no instantnea para no provocar oscilaes
na corrente de entrada. O sinal de razo cclica de eixo direto
varia de 0, 811 para 0, 632 (aproximadamente) em 1, 25ms (16
perodos de comutao).
A constante de tempo da nova caracterstica de carga pode ser
calculada a partir da Eq. (7.2).

r
=
L
o

R
o

=
389mH
14, 2
= 27, 4ms (7.2)
Considerando a corrente de sada nominal (20A), a energia ar-
mazenada no indutor de carga pode ser determinada por (7.3).
E
o
=
L.I
2
o
2
=
389mH.20A
2
2
= 77, 8J (7.3)
O resultado do ensaio de inverso do uxo de energia est apre-
sentado na Figura 7.16.
144 7. Resultados Experimentais
Figura 7.16 Resultado do Ensaio de Reverso de Energia.
Nota-se, na Figura 7.16, que o ensaio de reverso de energia
foi realizado com sucesso. Observa-se, tambm, que, aps a mudana
do sinal de razo cclica de eixo direto, a tenso de sada quase que
instantaneamente passou a ser negativa. Assim, o tempo de durao da
desmagnetizao do indutor reduzido praticamente a uma constante
de tempo da carga.
A corrente de entrada, que estava prxima de seu valor mximo
em seu semiciclo positivo, praticamente se inverteu, passando a estar
em oposio de fase em relao tenso de fase de entrada. Aps
a desmagnetizao completa do indutor de carga, a corrente ca em
quadratura com a respectiva tenso de fase, j que a corrente drenada
pela entrada , praticamente, a corrente drenada pelo capacitor de
ltragem.
7.6 CONSIDERAES FINAIS
Neste captulo, foram apresentados os principais resultados ex-
perimentais obtidos com o prottipo implementado. De uma forma
geral, pode-se armar que os resultados foram satisfatrios, atingindo
os requisitos impostos nas especicaes e, tambm, apresentando o
mesmo comportamento que as simulaes computacionais, como foi o
caso do ensaio apresentado na seo 7.4.
A qualidade da corrente de entrada, apesar de estar dentro da
7.6 Consideraes Finais 145
especicao denida, pode ser melhorada. A corrente de entrada apre-
senta (visualmente) distores na transio entre setores e tambm al-
gumas componentes na frequncia de ressonncia do ltro. O primeiro
problema pode ser melhorado com a mudana da sequncia de comuta-
o e tambm com a melhoria da implementao digital do modulador.
O segundo problema pode ser atenuado aumentando o amortecimento
do ltro de forma passiva, atravs de resistores, ou de forma ativa, de
acordo com as referncias apresentadas na seo 3.3.1.
146 7. Resultados Experimentais
147
8 CONCLUSO
Neste captulo sero apresentadas as principais concluses ob-
tidas com a pesquisa realizada. Os objetivos propostos inicialmente
sero comparados aos resultados coletados para avaliar se a proposta
inicial foi atendida.
Como qualquer pesquisa no meio cientco, alguns temas apre-
sentados no desenvolvimento do trabalho no foram totalmente explo-
rados. Porm, alguns desses temas foram selecionados e expostos na
seo 8.2, para que o leitor que pretende continuar a pesquisa tenha
pontos de referncia para iniciar os seus estudos.
8.1 CONCLUSES GERAIS
O avano na tecnologia de semicondutores provoca gradativa-
mente uma reavaliao de algumas aplicaes do processamento da
energia eltrica. Cada vez mais topologias antigas vm sendo substi-
tudas por novos conversores, que so menores e melhoram a qualidade
de energia do sistema. Essa pesquisa surge, ento, com o objetivo de
melhorar um desses processos, mais especicamente a excitao de ge-
radores sncronos.
O objetivo principal dessa pesquisa era a proposio de uma
topologia que fosse aplicada a excitao de geradores sncronos e que,
alm dos objetivos principais requeridos pela aplicao, garantisse um
alto fator de potncia na entrada. Esse requisito j imposto por
diversas normas, voltadas a fontes de alimentao em outras aplicaes
(telecomunicaes principalmente). Essa pesquisa tinha como objetivo
empregar os reticadores de alto desempenho, j existentes em outras
aplicaes, excitao dos geradores sncronos.
As topologias propostas, alm de apresentarem os requisitos de-
nidos para a aplicao como fator de potncia e bidirecionalidade,
apresentavam um nmero muito reduzido de componentes passivos. A
carga, j com caracterstica de fonte de corrente, dispensava a necessi-
dade de outros elementos passivos. Em relao a entrada, s foi neces-
sria a adio do capacitor de ltragem, uma vez que a indutncia de
ltragem aproveitou a indutncia de disperso do transformador de en-
trada. O conversor, exceo feita ao capacitor de ltragem, composto
somente pelos interruptores controlados. Tal nvel de integrao com
a aplicao citada no se obtm facilmente em outras aplicaes.
148 8. Concluso
O conversor escolhido, o reticador de tenso trifsico, apresen-
tou um bom desempenho geral. Sua anlise foi desenvolvida durante a
maior parte desse documento e, a partir do prottipo implementado, as
principais caractersticas como alto fator de potncia (0, 988) e bidire-
cionalidade (inverso do uxo de energia) foram analisadas na prtica,
com resultados satisfatrios. Vale ressaltar que o fator de potncia na
entrada alto mesmo empregando uma estratgia de controle que no
faz correo ativa do fator de potncia. Em relao qualidade da
corrente de entrada, a especicao foi atingida, porm pode-se aplicar
algumas tcnicas simples (amortecimento ativo ou passivo) que podem
apresentar uma melhoria ainda maior.
Buscou-se no estudo do RTT a aplicao de tcnicas com bom de-
sempenho mas, ao mesmo tempo, com um baixo nvel de complexidade,
pois o objetivo principal era avaliar o funcionamento do conversor. O
estudo de modulao vetorial, por exemplo, de extrema importncia
para o entendimento da topologia. Porm, a tcnica de implementa-
o utilizada, pode apresentar problemas se utilizadas frequncias de
comutao mais elevadas, devido a limitao do tempo de clculo do
algoritmo de modulao.
Por m, considera-se que o objetivo dessa pesquisa foi atingido.
A topologia proposta tem aspectos totalmente favorveis a aplicao de
geradores sncronos. Espera-se que, a partir dessa pesquisa, empresas
que fabricam sistemas de excitao possam analisar o potencial dessa
topologia e possam empreg-la em seus produtos.
8.2 TRABALHOS FUTUROS
No desenvolvimento da pesquisa, destacaram-se alguns temas po-
tenciais para trabalhos futuros. Os principais temas esto apresentados
a seguir.
Testar o conversor com um gerador sncrono, com o controle au-
tomtico de tenso ativo. Avaliar possveis no idealidades que
podem afetar a operao do reticador de excitao;
Implementar o controle das correntes de entrada e sada do con-
versor, analisando o fator de potncia na entrada para toda a
faixa de carga;
Denir as especicaes do conversor, relacionadas a qualidade
de energia, visando atender normas adequadas (ou adaptadas) a
essa aplicao.
8.2 Trabalhos Futuros 149
Estudar e aplicar tcnicas de amortecimento ativo do ltro de
entrada, visando a melhoria da qualidade da corrente drenada
pelo reticador.
Estudar outras possveis topologias de ltro de entrada (com mais
estgios), visando melhorar qualidade da corrente drenada pelo
reticador. Alm do ltro de modo diferencial avaliar a utilizao
de ltros de modo comum nessa aplicao.
A partir da teoria de potncia instantnea, determinar outra
estratgia de controle que ir impor fator de potncia unitrio
mesmo para tenses de entrada no totalmente senoidais. Avaliar
tambm a possibilidade do conversor fornecer ou drenar potncia
reativa, caso seja exigido pelo controle do gerador sncrono.
Estudar outras sequncias de comutao e compar-las, de modo
a selecionar a que apresentar melhor desempenho. Tambm
interessante estudar outra forma de implementar a sequncia es-
colhida, buscando uma modulao PWM equivalente;
Realizar um projeto otimizado do conversor, selecionando inter-
ruptores, frequncia de comutao ou elementos passivos de forma
a otimizar o rendimento ou o volume do conversor;
Pesquisar tcnicas de paralelismo do reticador proposto, uma
vez que a conexo paralela de reticadores de excitao comum
na indstria para atender vrias faixas de potncia;
Utilizar outras realizaes de interruptores avaliando se h melho-
ria na ecincia da topologia. O RB-IGBT pode ajudar a reduzir
as perdas de conduo do conversor;
Estudar detalhadamente e implementar as outras topologias pro-
postas neste trabalho, avaliando as situaes em que estas podem
ser mais vantajosas do que o Reticador de Tenso Trifsico.
150 8. Concluso
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[51] MUSSA, S. A.; ORTMANN, M. S. Representao Numrica e Ari-
timtica em Ponto Fixo. [S.l.], 2008.
[52] TEXAS INSTRUMENTS. TMS320x281x DSP Event Manager
(EV) Reference Guide. [S.l.], Novembro 2004. Literature Number:
SPRU065E.
156 REFERNCIAS
Apndice A -- Clculo das Perdas de Comutao
A.1 Introduo 159
A.1 INTRODUO
Nesse apndice ser apresentada a metodologia utilizada para de-
terminar as perdas de comutao no reticador de tenso trifsico. Os
valores de perdas obtidos nesse captulo valem somente para a sequn-
cia de comutao apresentada no Captulo 4, porm, a metodologia
pode ser empregada para qualquer sequncia de comutao
O exemplo de clculo feito com base no projeto realizado no
Captulo 3.
A.2 ANLISE SIMPLIFICADA DA COMUTAO
O objetivo dessa seo no apresentar uma anlise detalhada da
comutao, e sim, apresentar as caractersticas bsicas do processo de
comutao, importantes para o entendimento da metodologia de clculo
das perdas de comutao. Para maiores detalhes sobre comutao no
RTT, sugere-se a leitura da referncia [43].
Para essa anlise, algumas simplicaes so adotadas:
O efeito do ltro de entrada desconsiderado;
A tenso de entrada no reticador senoidal e isenta de harm-
nicos;
A corrente de sada considerada constante;
O fator de potncia na entrada unitrio (excluindo as compo-
nentes de alta frequncia);
A frequncia de comutao do conversor muito maior (100 vezes)
do que a frequncia de entrada.
Uma vez adotadas as simplicaes deve-se convencionar os sen-
tidos das tenses e correntes sobre o interruptor. A realizao escolhida
a mesma denida no Captulo 6 (IGBT + Diodo). A Figura A.1 apre-
senta a conveno adotada.
160 Apndice A -- Clculo das Perdas de Comutao.
Figura A.1 Conveno das correntes e tenses no interruptor bidirecional
em tenso.
A topologia utilizada nessa anlise, est apresentada na Figura
A.2.
0
Figura A.2 Reticador de Tenso Trifsico.
No circuito acima os interruptores bidirecionas sero represen-
tados com o ndice S. Porm, o interruptor bidirecional composto
por um IGBT, que ser referido pelo ndice Sw, e por um diodo, que
ser referido pelo ndice D.
Relembrando as restries de comando apresentadas no Captulo
3, somente um interruptor de cada grupo poder estar em conduo.
Logo, a transio de estados sempre dever ocorrer entre interruptores
do mesmo grupo. Assim, do ponto de vista da comutao, pode-se
determinar o circuito equivalente apresentado na Figura ??.
A.2 Anlise Simplicada da Comutao 161
Figura A.3 Reticador de Tenso Trifsico.
No circuito equivalente da Figura A.3 considerado que a tenso
v
ab
constante, uma vez que o intervalo de tempo da comutao
muito menor do que o perodo da tenso de entrada.
De forma geral, todas as comutaes do RTT ocorrem igual ao
circuito representado na Fig. A.3. Porm, como a tenso de entrada
alternada, tem-se duas condies de comutao: para v
ab
> 0 e para
v
ab
< 0. Assumindo que o interruptor S
1
est inicialmente em condu-
o, a Figura A.4 representa as duas condies de comutao. Nota-se
que a tenso v
ab
est referenciada ao interruptor que est inicialmente
bloqueado.
Figura A.4 Representao do circuito antes da comutao.
Nota-se que antes da comutao, somente o diodo ou somente o
IGBT que est efetivamente em estado bloqueado.
O fenmeno da comutao em si, no ser apresentado nesta
pesquisa. Novamente, sugere-se a referncia [43] para maiores detalhes
sobre esse assunto. Porm, de acordo com o tipo da comutao, pode-se
tirar algumas concluses, que sero apresentadas nas prximas sees.
Assumindo que o interruptor S
2
foi comandado, aps os fenme-
nos da comutao, tem-se o circuito equivalente apresentado na Figura
A.5.
162 Apndice A -- Clculo das Perdas de Comutao.
Figura A.5 Representao do circuito aps a comutao.
Desconsiderando os efeitos no meio do processo de comutao,
os estados nais de cada interruptor esto apresentados na Figura A.5.
Nota-se que, no caso v
ab
> 0 a comutao ocorre de um IGBT (blo-
queado no m da comutao) para um diodo (inicialmente bloqueado),
sendo que no segundo caso (v
ab
< 0) exatamente o inverso.
A comutao do caso v
ab
> 0 ocorre sob tenso nula (ZVS - Zero
Voltage Switching), uma vez que o diodo (D
2
) entra em conduo sob
tenso nula. J a comutao do outro caso, pode ser classicada como
crtica (Hard Switching - HS) j que o diodo D
1
que estava em conduo
forado a bloquear. Dessa forma, o efeito da recuperao reversa do
diodo provocar sobretenses no interruptor Sw
1
e no prprio diodo
D
1
. A Tabela A.2 resume as principais informaes da comutao no
RTT.
Tabela A.1 Caractersitcas da comutao no RTT.
Tipo Caracterstica Energia
v
ab
> 0 IGBT (o) para diodo (on) [ZVS] E
off,sw
+E
on,d
v
ab
< 0 diodo (o) para IGBT (on) [HS] E
off,d
+E
on,sw
A quantidade de energia perdida na comutao (E
on
e E
off
)
o parmetro necessrio para calcular as perdas de comutao. Logo,
para calcular as perdas de comutao do conversor, deve-se analisar
e identicar o tipo de comutao. Com isso, a partir dos valores de
energia perdida na comutao pode-se calcular as perdas de comutao
do conversor.
A.3 Energia Perdida na Comutao 163
A.3 ENERGIA PERDIDA NA COMUTAO
A energia perdida na comutao depender dos interruptores uti-
lizados e tambm da corrente e da tenso nos interruptores no instante
da comutao. Nessa seo, sero obtidas funes de energia perdida
na comutao em funo da corrente e da tenso, que dependem da
topologia.
No Captulo 6 foram denidos os diodos (DSEI60-12A) e os
IGBTs (IRG7PH46UD1) que sero utilizados nesse projeto. A me-
todologia empregada nessa pequisa simplicada e realizada a partir
das curvas fornecidas no catlogo do fabricante. Vale lembrar que na
referncia [42] apresentada uma metodologia mais precisa para o cl-
culo das perdas de comutao. Para ober ainda mais preciso, pode-se
obter as curvas de energia atravs de ensaios com os componentes, com
o sistema proposto em [44]. As funes de energia para cada interruptor
esto apresentadas nas subsees a seguir.
A.3.1 IGBT
No Reticador de Tenso Trifsico, a corrente no instante da
comutao praticamente constante (desprezando a ondulao de cor-
rente na sada). A tenso no instante da comutao depende da tcnica
de modulao utilizada. Ento, o ideal obter uma curva de tenso
sobre o interruptor em funo da tenso no instante da comutao. Po-
rm, o fabricante normalmente fornece apenas uma curva da variao
da energia pela variao da corrente de conduo. Ento, foi escolhido
um ponto de operao dessa curva e considerou-se que a energia perdida
varia linearmente com a tenso sobre o interruptor. Os parmetros do
ponto de operao do interruptor esto apresentados na Tabela A.2.
164 Apndice A -- Clculo das Perdas de Comutao.
Tabela A.2 Parmetros do ponto de operao para o IGBT IRG7PH46UD1.
Parmetro Smbolo Valor
Corrente de Coletor I
C,p
20A
Tenso entre Coletor e Emissor V
CE,p
600V
Temperatura de juno T
J
150

Resistor de Gate R
G
10
Energia ao ligar E
ON
sw,p
1860J
Energia ao desligar E
OFF
sw,p
1720J
Assim, as funes de energia perdida na entrada em conduo e
no bloqueio sero denidas por (A.1) e (A.2), respectivamente.
E
on,sw
(V
S
) =
E
ON
sw,p
V
CE,p
.V
S
= 3, 1C.V
S
(A.1)
E
off,sw
(V
S
) =
E
OFF
sw,p
V
CE,p
.V
S
= 2, 867C.V
S
(A.2)
A.3.2 Diodo
Para o diodo, a anlise um pouco mais aproximada, j que
o fabricante no fornece no catlogo explicitamente a quantidade de
energia do diodo perdida na comutao. Nessa pesquisa, foi feita um
clculo aproximado a partir dos tempos de recuperao direta e reversa
dos componentes. A Tabela A.3 apresenta os parmetros do diodo
relativos ao ponto de operao.
A.4 Anlise da Modulao 165
Tabela A.3 Parmetros do ponto de operao para o diodo DSEI60-12A.
Parmetro Smbolo Valor
Corrente direta I
F,p
20A
Tenso Reversa V
R,p
960V
Temperatura de juno T
J
100

C
Tempo de Recuperao Reversa t
rr,p
375ns
Tempo de Recuperao Direta t
fr,p
800ns
Corrente Reversa Mxima I
RM,p
13A
Tenso Direta Mxima V
FP,p
22V
Derivada de corrente di
F
/dt 200A/s
As energias na entrada em conduo e no bloqueio sero denidas
pelas Eqs. (A.3) e (A.4), respectivamente.
E
on,d
(V
S
) =
V
FP,p
.I
F,p
.t
fr,p
2.V
R,p
.V
S
= 0, 183C.V
S
(A.3)
E
off,d
(V
S
) =
I
RM,p
.t
rr,p
2
.V
S
= 2, 438C.V
S
(A.4)
As Eqs. (A.1) a (A.4) so as equaes necessrias para calcular
as perdas de comutao nos semicondutores.
A.4 ANLISE DA MODULAO
Para denir as perdas de comutao necessrio analisar a tc-
nica de modulao utilizada para denir os esforos de tenso sobre os
semicondutores. A tcnica de modulao empregada nessa pesquisa foi
apresentada no Captulo 4. A anlise ser realizada no setor 1, uma vez
que os sinais de comando nos outros setores tero o mesmo padro.
No setor 1, os interruptores do grupo superior no comutam. O
interruptor S
1
se mantm em conduo durante todo o setor, enquanto
que S
2
e S
3
permanecem bloqueados. A Figura A.6 apresenta um
circuito simplicado para a operao no setor 1. Assume-se que as
tenses de entrada so equilibradas (v
a
+v
b
+v
c
= 0).
166 Apndice A -- Clculo das Perdas de Comutao.
0 0
Figura A.6 Circuito equivalente no Setor 1.
Analisando o circuito equivalente do setor 1 e, sabendo que so-
mente um interruptor do grupo inferior pode estar em conduo, foi
montada a Tabela A.4, que apresenta a tenso sobre cada interruptor
bidirecional para cada possvel estado topolgico.
Tabela A.4 Tenso sobre os interruptores para cada estado topolgico.
Estado v
S
4
v
S
5
v
S
6
S
4
on 0 v
ab
v
ac
S
5
on v
ab
0 v
ac
v
ab
= v
bc
S
6
on v
ac
v
ab
v
ac
= v
cb
0
Nessa anlise, as tenses de entrada so denidas pela Eq. A.5.
_
_
_
v
a
() = V
pk
. sin ()
v
b
() = V
pk
. sin ( 2/3)
v
c
() = V
pk
. sin ( + 2/3)
(A.5)
A.4 Anlise da Modulao 167
Assim, de acordo com a Tabela A.4 e com (A.5), pode-se denir
as possveis tenses sobre os interruptores do grupo superior, conforme
apresentado na Figura A.7.
1.047 1.571 2.094
500 -
0
500
Tenses sobre o interruptor S4
v
ab
q ( ) -
v
ca
q ( )
0
q
1.047 1.571 2.094
500 -
0
500
Tenses sobre o interruptor S5
v
ab
q ( )
v
bc
q ( ) -
0
q
1.047 1.571 2.094
500 -
0
500
Tenses sobre o interruptor S6
v
ca
q ( ) -
v
bc
q ( )
0
q
Figura A.7 Possveis tenses sobre os interruptores no setor 1.
Vale lembrar a conveno das tenses sobre os interruptores bi-
direcionais: tenses positivas so bloqueadas pelo IGBT e tenses ne-
gativas sero bloqueadas pelo diodo. Nota-se que, para os interruptores
S
5
e S
6
uma das tenses muda de polaridade dentro do setor.
Uma vez denidas as tenses sobre os interruptores, pode-se ana-
lisar a sequncia de comutao utilizada de forma a caracterizar cada
comutao. A sequncia de comutao para o setor 1 est novamente
apresentada na Figura A.8, destacando a energia perdida para cada
comutao.
168 Apndice A -- Clculo das Perdas de Comutao.
Vetor
Figura A.8 Sequncia de comutao para o setor 1.
Pode-se classicar cada comutao de acordo com a Tabela A.2.
Como exemplo, pode-se analisar a energia da comutao E
4,5
. Nessa
comutao, a tenso sobre o interruptor S
4
ao nal da comutao (Ta-
bela A.4) igual a v
ab
. Como essa tenso negativa, a energia nessa
comutao ser denida por E
off,d
4
(v
ab
) +E
on,sw
5
(v
ab
).
Porm, algumas tenses mudam de polaridade no meio do se-
tor, ento faz-se necessrio analisar a comutao no incio do setor 1
e no nal do setor 1. Assim, faz-se necessrio uma diviso no setor 1,
conforme apresentado na Tabela A.5.
Tabela A.5 Intervalo do Setor 1 e de seus subsetores.
Setor ou Subsetor Intevalo
1 /3 < < 2/3
1A /3 < < /2
1B /2 < < 2/3
A anlise de caracterizao das comutaes deve ser feita por
inspeo, ento, para simplicar, os resultados sero diretamente apre-
sentados na tabela A.6.
A.4 Anlise da Modulao 169
Tabela A.6 Energia perdida na comutao para o Setor 1.
Energia Setor 1A Setor 1B
E
4,5
E
off,d
4
[v
ab
()] +
E
on,sw
5
[v
ab
()]
E
off,d
4
[v
ab
()] +
E
on,sw
5
[v
ab
()]
E
5,6
E
off,sw
5
[v
cb
()] +
E
on,d
6
[v
cb
()]
E
off,d
5
[v
bc
()] +
E
on,sw
6
[v
bc
()]
E
6,5
E
off,d
6
[v
cb
()] +
E
on,sw
5
[v
cb
()]
E
off,sw
6
[v
bc
()] +
E
on,d
5
[v
bc
()]
E
4,5
E
off,sw
5
[v
ab
()] +
E
on,d
4
[v
ab
()]
E
off,sw
5
[v
ab
()] +
E
on,d
4
[v
ab
()]
Na Tabela A.6 tenso sobre os diodos no instante da comutao
est invertida, pois a energia perdida dever apresentar valores positi-
vos.
Assim, dentro de um perodo de comutao para um determinado
ngulo a energia perdida nos IGBTs e nos diodos pode ser denido
a partir das equaes A.6 a A.11. Essas equaes so vlidas apenas
para o setor 1.
E
Sw
4
() = 0, se /3 < < 2/3 (A.6)
E
D
4
() =
_
E
off,d
4
[v
ab
()] +E
on,d
4
[v
ab
()]
se /3 < < 2/3
(A.7)
E
Sw
5
() =
_

_
E
on,sw
5
[v
ab
()] +E
off,sw
5
[v
ab
()] +
E
on,sw
5
[v
cb
()] +E
off,sw
5
[v
cb
()]
se /3 < < /2
E
on,sw
5
[v
ab
()] +E
off,sw
5
[v
ab
()]
se /2 < < 2/3
(A.8)
E
D
5
() =
_
E
on,d
5
[v
bc
()] +E
off,d
5
[v
bc
()]
se /2 < < 2/3
(A.9)
170 Apndice A -- Clculo das Perdas de Comutao.
E
Sw
6
() =
_
E
on,sw
6
[v
bc
()] +E
off,sw
6
[v
bc
()]
se /2 < < 2/3
(A.10)
E
D
6
() =
_
E
on,d
6
[v
cb
()] +E
off,d
6
[v
cb
()]
se /3 < < /2
(A.11)
Porm, para determinar as perdas por comutao deve-se deter-
minar a energia perdida na comutao em todos os setores. Assim,
pode-se obter os resultados da energia perdida na comutao refazendo
a mesma anlise para todos os setores. A anlise deve ser realizada
somente para mais dois setores, uma vez que os interruptores perma-
necem por trs setores sem mudar os seu estado. O resultado obtido
para o interruptor Sw
4
e para o diodo D
4
, est apresentado nas Eqs.
A.12 e A.13, respectivamente.
E
Sw
4
() =
_

_
E
on,sw
4
[v
ca
()] +E
off,sw
4
[v
ca
()] +
se 7/6 < < 4/3
E
on,sw
4
[v
ca
()] +E
off,sw
4
[v
ca
()]
+E
on,sw
4
[v
ba
()] +E
off,sw
4
[v
ba
()]
se 4/3 < < 11/6
E
on,sw
4
[v
ca
()] +E
off,sw
4
[v
ca
()] +
se 11/6 < < 2
0, caso contrrio
(A.12)
A.4 Anlise da Modulao 171
E
D
4
() =
_

_
E
on,D
4
[v
ab
()] +E
off,D
4
[v
ab
()] +
se /3 < < 2/3
E
on,D
4
[v
ac
()] +E
off,D
4
[v
ac
()]
se < < 7/6
E
on,D
4
[v
ab
()] +E
off,D
4
[v
ab
()] +
se 11/6 < < 2
0, caso contrrio
(A.13)
As perdas de comutao em um perodo de comutao so cal-
culadas a partir do somatrio da energia em um perodo de comutao
multiplicada a frequncia de comutao. Para calcular para o perodo
de rede um somatrio de todas as comutaes deveria ser efetuado. Po-
rm, como o perodo de comutao muito menor do que o perodo da
tenso de entrada, o somatrio pode ser aproximado a uma integral.
Assim, a potncia dissipada na comutao dos interruptores Sw
4
e D
4
pode ser denida pelas equaes A.14 e A.15.
p
S
com
() = E
Sw
4
() .f
sw
(A.14)
p
D
com
() = E
D
4
() .f
sw
(A.15)
Sabendo que a sequncia de comutao se distribui igualmente
entre todos os interruptores, as funes p
S
com
() e p
D
com
() repre-
sentam as perdas para qualquer semicondutor.
Substituindo as equaes Eqs. (A.1) a (A.4) em (A.12) e (A.12)
pode-se obter as funes de potncia dissipada nos interruptor Sw
4
e no D
4
. Como essa uma funo por partes relativamente extensa,
optou-se por apresentar diretamente o grco com as duas funes,
representado na Figura A.9.
172 Apndice A -- Clculo das Perdas de Comutao.
Figura A.9 Potncia dissipada na comutao para Sw
4
e para D
4
em
funo de .
Finalmente, como apresentado no Captulo 6, a potncia perdida
na comutao para o interruptor e para o diodo pode ser calculada
atravs das Eqs. (A.16) e (A.17), respectivamente.
P
S,com
=
1
2
2
_
0
p
S,com
() d = 6, 944W (A.16)
P
D,com
=
1
2
2
_
0
p
D,com
() d = 3, 051W (A.17)