El control se implement por medio de Flip Flops tipo JK y tipo Data; junto con compuertas lgicas de tipo OR,

NOR, AND, NAND, XOR e inversores; y contadores (todo en tecnologa CMOS). El control se puede dividir principalmente en los estados de operacin normal, operacin sin canales de transmisin, operacin tras el restablecimiento de los canales de transmisin, y la no recuperacin definitiva (tras 24 horas) del canal de comunicacin. Con esta organizacin se desarrollaron 7 bloques principales que procesan las seales de los distintos bloques individuales del sistema adems de las seales que el sistema tiene como entrada que se encuentran pertinentes. A. Control sobre el contador con periodo de 10 minutos: Con el fin de tener una activacin correcta en la sincronizacin del sistema con la llegada de datos, se implement un Flip Flop JK, sincronizado con el reloj de procesamiento principal (clock del sistema), de activacin nica el cual tiene como entradas la seal init del enunciado (comienzo de operacin del sistema desde una perspectiva de datos), y un aterrizaje a tierra despus de la polarizacin del circuito para tener una salida Q en el nivel lgico 0. La tabla de verdad de este Flip Flop y un esquemtico del tratamiento de las seales se muestra a continuacin:

Como se puede observar, al tener una seal con un nivel lgico bajo de forma constante en la entrada K, solo se debe analizar las filas 3 y 4 de la tabla de verdad, por lo que solo se es sensible a

los flancos de bajada de la seal de reloj utilizada. Puesto que la seal init es un pulso que se activa a un nivel alto en tanto inicia el sistema, se puede ver que la dinmica seguida es una conmutacin del estado propuesto en la fila 3 de la tabla (J=0, K=0, Q=0, debido a la polarizacin inicial) a la fila 4, lo cual nos dara como resultado un nivel lgico de 1 en el enable del contador de 10 minutos, con esto sincronizamos el sistema de forma correcta y dado que el pulso (init) vuelve a cero permanecemos con el enable activado. B. Control sobre las memorias implementadas (EEPROM): Las memorias se manejan por medio de la conmutacin constante de 2 estados principales: lectura y escritura. Los pines de direccionamiento de las memorias estn conectados de forma directa a la salida de un arreglo de Flip Flops data que manejan el seguimiento del estado del sistema con respecto a el tiempo en el que ha tenido contingencias o problemas de transmisin de datos, los pines de entrada y salida (I/O) estn conectados a la entrada de datos del sistema y a la entrada de datos del bloque del multiplexor, finalmente el pin de chip enable el cual es activo en bajo se mantiene conectado a la tierra. Con esto en mente se desarroll una funcin lgica para manejar la alimentacin de los pines de write enable y el output enable; sobra mencionar que el pin NC no tiene ninguna clase de conexin, esta funcin lgica es la suma de 3 seales: init, En_contT, y la salida negada del contador de 10 minutos. Ya se describi en la seccin A la caracterizacin de la seal init, por parte de la seal En_contT, esta consiste en una operacin entre una seal interna del control que determina si ya hubo un fallo en la transmisin y otra seal que representa la disponibilidad de algn canal de transmisin. Esto con el fin de manejar los ciclos de escritura y lectura en la operacin normal, y el ciclo de lectura en el caso en que haya una recuperacin de canal y se preceda al despacho acelerado de los datos acumulados. A continuacin se muestra el esquemtico de la funcin que determina los valores de los pines mencionados:

Como se puede observar el proceso de escritura y lectura se realiza de forma complementaria y con niveles lgicos opuestos a ambos terminales, al iniciar la adquisicin de datos se realiza la escritura sobre las memorias EEPROM, al obtener la seal de que hubo un fallo y adems ya hay canales habilitados se permite la lectura (debido a que esta seal, En_contT est negada), y al iniciar el ciclo regular de 10 minutos se permite la escritura para despus permitir la lectura. C. Control sobre el multiplexor: El multiplexor se controla por medio de la seal de seleccin de dato, la cual es de dos bits dado el nmero de datos distintos manejados (3). Con este fin se cre una seal adicional de control llamada in la cual determina por medio de un pulso si se entr al estado de lectura o si se termin de enviar un dato por medio del conversor paralelo serial. Para esto se determin el siguiente sistema:

Por medio de este circuito nos cercioramos de que al comenzar el ciclo de lectura haya un cambio y tras el envi de cada dato tambin, con lo que el flip flop toggle se asegura de registrar un 1 tras la preconfiguracin de un cero, adems de que la naturaleza de las compuertas AND de los componentes que hacen parte de la suma hacia T permiten asegurar el doble cambio con cada condicin satisfecha. Esta seal nos permite ejecutar una operacin de tipo XOR por medio de un flip flop JK para el bit de menor peso en el selector, S0. Con este bit realizamos la tabla de verdad para 3 posiciones como mximo y obtenemos la funcin del ltimo bit, S1, dependiente de s mismo, S0 y la seal in. A continuacin se muestra el arreglo propuesto:

D. Control sobre el bloque de conversin paralelo a serial: El bloque de conversin de datos paralelos de 8 bits a serial tiene como base el CI 74HC165, el cual consiste en un shift register, de acuerdo a lo explicado con respecto a este sistema se deben de proveer las seales de: Shift load, parallel in, serial in, clock inhibit, y clock. Las seales de entrada en paralelo son los datos recolectados por el sistema, la entrada serial ser tierra y el reloj ser el mismo reloj del sistema, finalmente para las seales shift load y clock inhibit se realiz una lgica adicional debido a la necesidad de controlar la cantidad de ciclos en los que se habilita el sistema en cada estado (10 entrada, 8 bits de datos y 2 de seleccin del mux o identificacin de dato) que resulta en una cuenta de 24 combinaciones (16) como mnimo en materia de cubrimiento en ciclos. Dichos circuitos se muestran a continuacin

En este circuito se genera una serie de seales de contador (G1 y serial) para la coordinacin de los estados del shift register, como se puede ver, los contadores se resetean cuando se entra en estado de escritura de memoria (con_10min en cero) o cuando la seal en_contc est activa, la cual lleva la informacin acerca de la disponibilidad de los canales de transmisin, es decir, en caso de no poder transmitir, o estar en estado de escritura de memoria, se realiza la transmisin de datos. Los relojes dependen del tipo de operacin del sistema, la seal T2_o3 es un contador acelerado que permite la transmisin a alta velocidad de los datos almacenados una vez el sistema falla, el otro caso de activacin del contador referencia al contador regular de 10 minutos. Como se puede observar esto conmuta con respecto a si ya ha habido un error en la transmisin o no (seal de en_contT).

En el esquemtico anterior se puede ver que se realiza un condicionamiento adecuado para la activacin de la carga de datos en los flip flops del sistema y que la operacin de tipo serial ocurre en medio ciclo del contador serial. Finalmente la operacin de AND sobre los bits G1_o0, serial_o0, serial_o1, serial_o2, y serial_o3 generan la seal Fin_serial (usada por ejemplo en el mux). E. Control sobre el contador de direccionamiento de las memorias: Para realizar el contador de direccionamiento de las memorias se deben manejar las seales de enable y de reset del mismo, adems de un reloj al cual operar. Para el enable se revisa si el sistema ya ha fallado, si el sistema est fallando y la cantidad de veces que el contador ha llegado al nmero mximo en direccin a almacenar (8*6*24). Estas seales son obtenidas a partir de los buses de informacin de 1 bit ack1 y ack2, adems del arreglo de un contador adicional, un flip flop data, y un set de lgica para operar las seales. A continuacin se presenta el circuito creado para el manejo de este bloque:

Como se puede ver la seal Data Fail busca manejar si se ha despachado o no el impedimento en la transmisin del sistema, dado que la seal Fail_o1 es 1 cuando se recorre todas las memorias vacindolas de Datos (despacho de datos acumulados) y la seal en_contc nos permite controlar la disponibilidad de la transmisin.

En este sistema se utiliza adicionalmente la seal Fail_o0 que revisa que se haya realizado la iteracin de la capacidad mxima a la cual se quiere trabajar para el almacenamiento de dato (1152 datos) por primera vez. Las seales componen una funcin que revisa que en caso de que est fallando la transmisin, no se haya llegado al lmite de almacenamiento y que en caso de tener canal de transmisin, ya haya habido un error previamiente.

En este sistema se muestra la forma de obtencin del reloj del contador tratado, el cual debe ir sncrono con la llegada de datos en caso de tener fallas en la transmisin, y en caso de haber presentado fallas debe ser sncrono al reloj acelerado determinado para el caso de la retransmisin de los datos almacenados.

Finalmente este es el mdulo de conteo de cuantas veces se ha llegado al direccionamiento mximo, esto se realiza por medio de la sincronizacin con la seal 1152 generada por el bloque contador. Como conclusin se tiene que la seal de enable del contador es en_contcont y la seal de reloj es clk_contcont, adicionalmente la seal de reset es la suma de las salidas del bloque contador Fail. F. Control sobre el arreglo de Flip Flops de direccionamiento de las memorias: En el arreglo de Flip flops Data para el direccionamiento de las memorias se determin que las salidas van conectadas a los pines de direccin de las memorias y las entradas al contador anterior. Este arreglo cuenta sin embargo con un reloj independiente y tiene como reset la seal Fail_o1, la cual comprueba que en caso de realizarse un recorrido por las direcciones de datos con transmisin fallida en efecto haya recorrido las posiciones de memoria adecuadas.

Como se puede ver el reloj propuesto va sincronizado con el reloj del sistema y debe verificar si hubo un fallo en el sistema para tener autorizacin de operacin. G. Control sobre el ciclo de transmisin de datos en caso del restablecimiento de la seal de transmisin: Finalmente se implement un contador de 8 bits para crear un reloj adicional dependiente de los ciclos del sistema para el envo de informacin a una velocidad mayo a un dato por segundo, la seal de reset de dicho contador es la verificacin de que los datos almacenados en el escenario de contingencia ya fueron enviados.