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LABORATRIO N 4 DE SISTEMAS DIGITAIS

Andr Bezerra de Almeida andre-ufs@hotmail.com

Victor Hugo Almeida Cruz victorondao@gmail.com

UFS- UNIVERSIDADE FEDERAL DE SERGIPE AV. MARECHAL RONDON, SN SO CRISTOVO, SERGIPE

Departamento de Engenharia Eltrica- DEL -UFS

Resumo: Este artigo referente ao laboratrio n 4 da disciplina Sistemas Digitais do curso de Engenharia Eltrica da Universidade Federal de Sergipe. O projeto foi realizado a partir de conceitos vistos em sala de aula referentes a mquina de estados finitos, uma linguagem de descrio de Hardware (HDL) Verilog direcionada para a placa Nexys2, em que o circuito baseado na plataforma de desenvolvimento Xilinx Spartan 3E 500 FPGA da Digilent. Foram implementados e testados um experimentos neste projeto no qual foi adicionada 2 criatividades. O projeto como um todo, trata-se da construo de um relgio de pulso, no qual so selecionadas as funes que desejam ser operadas a cada momento, ou seja, se for desejada a Hora Atual, iria aparecer no display s horas e os minutos desejados em frequncia semelhante de um relgio comum, e da mesma forma para cada funo padro de um relgio comercial, ou seja, Hora Atual, Alarma, Cronmetro e Data. Foi tambm criada uma correlao entre as funes, isto , no momento em que se passar na Hora Atual de 23 horas e 59 minutos, consequentemente vai-se somar mais um dia na data, para indicar assim que foi passado um dia no calendrio. Da mesma forma, quando a Hora Atual for igual hora escolhida
Artigo Submetido em 11/03/2013 Aceito sob recomendao do Prof. Dr. Antnio Ramirez Hidalgo

na funo Alarme, onde podemos alterar facilmente no programa, iro piscar os 8 leds da placa, indicando assim que chegou a hora escolhida. Summary: This article is related to lab # 4 of the discipline of Digital Systems course in Electrical Engineering from the Federal University of Sergipe. The project was conducted from concepts seen in class regarding finite state machine, a hardware description language (HDL) Verilog Nexys2 directed to the board in which the circuit is based on the platform of Xilinx Spartan 3E development - 500 of Digilent FPGA. We implemented and tested a design experiments in which this was added 2 creativities. The project as a whole, it is the construction of a wristwatch, in which the functions are selected wishing to be operated at any given time, ie if you want the Current Time, would appear on the display hours and minutes desired frequency similar to a common clock, and similarly for each standard function of a watch commercial, ie, Current Time, Alarm, Stopwatch and Date. It was also established a correlation between functions, i.e. the time to pass the current time of 23 hours and 59 minutes

consequently will be added one more day at the time, to indicate how it was after one day on the calendar. Likewise, when the Current Time is equal to the chosen time alarm function, where we can easily change the program, the 8 LEDs will flash the card, thus indicating that the time chosen.

2.2.2

Mquina de Moore

INTRODUO

Mquina de Moore um autmato de estado finito onde as sadas so determinadas pelo estado corrente apenas (e no pela entrada). O diagrama de estado para uma mquina de Moore inclui um sinal de sada para cada estado. Na figura 2 se mostra a estrutura geral da mquina de Moore.

Esse artigo trata da implementao de mdulos combinacionais utilizando a linguagem Verilog para descrever um hardware em modelagem comportamental e maquina de estado. No tpico 2 feito um apanhado geral sobre os aspectos tericos relevantes para o desenvolvimento do projeto. O tpicos 0 trata do experimentos, onde so realizadas descries minuciosas da implementao dessas atividades. Por fim no tpico 4 apresentada uma concluso sobre os experimentos realizados.

Figura 2. Estrutura geral de uma mquina de Moore

2.3 2 ASPECTOS TERICOS


Os seguintes aspectos tericos foram de suma importncia para a execuo desse projeto.

Perifricos do Kit Xilinx Spartan 3E FPGA Utilizados

Nesse laboratrio foram usados quatro perifricos do Kit Xilinx Spartan 3E FPGA: os botes, as chaves, os LEDs e o display de 7 segmentos, como esto exibidas as portas na Figura 2.1.

2.1

Programao em Verilog
Botes Leds

O Verilog programado em forma de mdulo, com as portas lgicas pr instanciadas no mdulo principal. Assim para program-lo basta indicar, atravez de input/output, as entradas e sadas das portas lgicas e declarar suas variveis de acordo com a sua ultilizao. A programao em Verilog usa as convenes lxicas similares as usadas na linguagem de programao C, essa uma de suas vantagens que facilitou a implementao desse projeto.

Chaves Display de 7 segmentos

2.2

Mquinas de estado

Mquina de estado um nome genrico dado aos circuitos sequenciais com realimentao; com clock se refere ao fato de que seus elementos de armazenagem (flip-flops) utilizam uma entrada de clock; e sncrono significa que todos os flip flops usam o mesmo sinal de clock. Tais mquinas de estado mudam de estado somente quando uma borda de disparo ou tick acontece sobre o sinal de clock. 2.2.1 Mquina de Mealy Mquina de Mealy uma mquina de estado finito que produz um resultado (sada de dados) baseando-se no estado em que se encontra e na entrada de dados. Isto significa que o diagrama de estados ir incluir tanto o sinal de entrada como o de sada para cada vrtice de transio. Na fig.1 o prximo estado (ns - prox_est) e as sadas dependem do estado atual (cs - atual_est) e das entradas.

Figura 2.1: Dispositivos de entrada e sada do Kit Nexys2.

Os Botes foram usados para implementar as entradas de estado, reset e alterar os modulos. J os LEDs foram usados para mostrar o contador dos segundos como tambm o sinalizador do alarme. Por fim os quatro displays de 7 segmentos foram multiplexados para exibirem os algarismos da contagem com variao de 0000 at 9999 ( a depender o mdulo desejado).

RELGIO DE PULSO

3.1
Figura 1. Mquina de estado tipo Mealy

Mdulo hora atual

3.2

Mdulo alarme

3.3

Mdulo cronometro

3.4

Mdulo data

CONCLUSO

Com a realizao das atividades deste laboratrio, podemos observar as vantagens e facilidades proporcionadas pela utilizao da modelagem dataflow. Na qual se utiliza de poucas linhas de comandos, diferentemente da modelagem em nvel de portas (Gates). A respeito dos programas elaborados neste laboratrio, pode-se dizer que dentre os conversores, o BCD comumente usado devido sua facilidade em converso para outras representaes alfanumricas e displays.

5
1.

BIBLIOGRAFIA
RONALD J. TOCCI; NEAL S. WIDMER - Sistemas

Digitais: Princpios e Aplicaes 8 edio, Editora: PrenticeHall, So Paulo- SP 2003 2. HILL, FREDICK J.; I.PETERSON,GERALD R

Digital Systems: hardware organization and design 3 edio, Editora: John Wiley & Sons, Inc. United States 1987. 3. Apostilas da disciplina Sistemas Digitais da

Universidade Federal de Sergipe ministrada pelo Prof. Dr. Antnio Ramirez Hidalgo - 2012.2 4. Apostilas da disciplina Circuitos Digitais da

Universidade Federal de Sergipe ministrada pelo Prof. Dr. Farshad Yazdani - 2010.1