Universidade Federal de Santa Catarina

Centro Tecnolgico Departamento de Informtica e Estatstica

Curso de Graduao em Cincias da Computao

Sistemas Digitais
INE 5406

Aula 15-T
4. Projeto de Sistemas Digitais no Nvel RT. Anlise de Timing de um SD, Barramentos x Multiplexadores, Registradores x Banco de Registradores.

Prof. Jos Lus Gntzel

guntzel@inf.ufsc.br www.inf.ufsc.br/~guntzel/ine5406/ine5406.html

4. Projeto de Sistemas Digitais no Nvel RT

Anlise de Timing
Sinais de status

D1 Q1 Q1

lgica de prximo estado

D2 Q2 Q2 D3 Q3 Q3

lgica de sada

Bloco Operativo

Sinais de controle (comando)

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slide 15T.2

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4. Projeto de Sistemas Digitais no Nvel RT

Anlise de Timing
Exemplo
n
D1 Q1 Q1

entA
n mA
0 1

entB
n CB

n RstP lgica de sada CP CA

P
n m1 n
0 1

A
n Bz n n

B
n
0 1

1
n m2

lgica de prximo estado

D2 Q2 Q2 D3 Q3 Q3

Az

op lib

+/n

sada
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4. Projeto de Sistemas Digitais no Nvel RT

Anlise de Timing
n
D1 Q1 Q1

entA
n mA
0 1

entB
n

n RstP CA

CB

P
lgica de sada CP m1 n n
0 1

A
n

B
n
0 1

1
n m2

lgica de prximo estado

D2 Q2 Q2 D3 Q3 Q3

Az n

Bz n

2 1
ck Perodo do clock ?

op lib

+/n

td1 tdLPE

tsetup

td1 = max { tdRegEst , thold}, onde: tdRegEst = atraso de propagao do reg. de estado thold = tempo de manuteno (hold) do reg. de estado tdLPE = atraso e propagao da lgica de prximo estado tdSU = tempo de setup do registrador de estado

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4. Projeto de Sistemas Digitais no Nvel RT

Anlise de Timing
n
D1 Q1 Q1

entA
n mA
0 1

entB
n

n RstP CA

CB

P
lgica de sada CP m1 n n
0 1

A
n

B
n
0 1

1
n m2

lgica de prximo estado

D2 Q2 Q2 D3 Q3 Q3

Az n lib

Bz n

op

+/n

2
ck

Perodo do clock

td1 tdLS

tdMux tdSomaSub

tdMux tsetup

td1 = max { tdRegEst , thold} tdLS = atraso e propagao da lgica de sada tdMux = atraso de propagao do multiplexador 2:1 tdSomaSub = atraso de propagao do somador-subtrator tsetup = tempo de setup do registrador A Prof. Jos Lus Gntzel

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4. Projeto de Sistemas Digitais no Nvel RT

Barramentos x Multiplexadores
Se qualquer registrador pode ser fonte ou destino de dados para qualquer uma das entradas da UF Se somente um registrador est conectado a cada entrada da UF, por vez (i.e., por ciclo de relgio) Ento, melhor usar barramentos (um por entrada da UF)!
R1 R2 R3 R4

00 01 10 1 1

00 01 10 1 1

n overflow

n op

+/n

4 sinais de controle

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4. Projeto de Sistemas Digitais no Nvel RT

Barramentos x Multiplexadores
Porm, somente um registrador pode escrever no barramento, por vez (i.e., por ciclo de relgio) Logo, usar tri-state
R1 R2 R3 R4

n overflow

n op

+/n

8 sinais de controle

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4. Projeto de Sistemas Digitais no Nvel RT

Registradores x Banco de Registradores
Se houver uma quantidade grande de registradores (ou pelo menos 4) Se somente um registrador est conectado a cada entrada da UF, por vez (i.e., por ciclo de relgio) Ento, possvel reduzir custo da rede de interconexo agrupando os registradores
R1 R2 R3 R4

00 01 10 1 1

00 01 10 1 1

n overflow

n op

+/n

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4. Projeto de Sistemas Digitais no Nvel RT

Registradores x Banco de Registradores
Exemplo 1:
Reg a ser 2 escrito

R1

R2

R3

R4
Reg a ser 2 lido 1

R1 R2 R3 R4
n n op 2 Reg a ser lido 2

00 01 10 1 1

00 01 10 1 1

overflow n overflow n

+/n

+/n

op

4 registradores 2 portas de leitura e 1 porta de escrita 2 bits de endereo/ por porta

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4. Projeto de Sistemas Digitais no Nvel RT

Registradores x Banco de Registradores
Exemplo 2: Banco de registradores de um microprocessador
3 5 5
Reg a ser lido #1 Reg a ser lido #2

Controle ULA Para o BC

32 Dado lido #1 Zero ULA 32 Dado lido #2 32 EscReg

Registradores
Reg a ser escrito Dado de escrita

2 portas de leitura e 1 porta de escrita (h um sinal p/ habilitar escrita) Quantos registradores h neste banco de registradores? Qual o comprimento (ou tamanho) dos dados?
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4. Projeto de Sistemas Digitais no Nvel RT

Registradores x Banco de Registradores
Exemplo 2: Banco de registradores de um microprocessador
Controle

[31-26] [25-21] 32 instruo [15-11] 5 [20-16] 5 5 3 Reg a ser Dado lido #1 lido #1 Reg a ser lido #2 Registradores Reg a ser Dado escrito lido #2 Dado de escrita EscReg 32 Zero ULA 32 Resultado 32 Controle ULA

32

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4. Projeto de Sistemas Digitais no Nvel RT

Exemplos de Instrues de um Processador
Instruo tipo R:
add $s1,$s2, $s3 ($s1 $s2 + $s3)

opcode
31

Reg. a ser lido #1

26 25 21

Reg. a ser lido #2

20 16 15

Reg. a ser escrito

11 10 6 5 0

rs

rt

rd

shamt

funct

Instruo store word :

sw $s1, constante($s2) (Mem[$s2 + constante] $s1 )

opcode
31

Reg. a ser lido #1

(reg. base)
26 25 21

Reg. a ser lido #2

(dado)
20 16

Deslocamento a ser somado com o reg. base

15 0

43

rs

rt

constante

Instruo load word:

lw $s1, constante($s2) ($s1 Mem[$s2 + constante] )

opcode
31

Reg. a ser lido #1

(reg. base)
26 25 21

Reg. a ser escrito

20 16

Deslocamento a ser somado com o reg. base

15 0

35

rs

rt

constante

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4. Projeto de Sistemas Digitais no Nvel RT

BO e BC de um Processador (Arquitetura Harvard)
+
4
RegDst LerMem MemParaReg

Controle

ULAOp EscMem ULAFonte EscReg

[31-26] [25-21]

PC

Endereo Instruo lida Memria de Instrues

32

[20-16]
0 M U X

Reg a ser lido #1 Reg a ser lido #2 Reg a ser escrito Dado de escrita

Dado lido #1
0

Zero

Registradores
Dado lido #2
1

ULA
M U X Resultado

[15-11]
1

Endereo

[15-0]

Dado lido Memria de dados

M U X
1

16

Extenso de sinal 6

32 Operao da ULA 2

Dado a ser escrito

[5-0]

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