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ELETRNICA DIGITAL

Eletrnica Digital Combinacional

Prof. Fernando Schuck de Oliveira Porto Alegre, 2010 Verso 1

LISTA DE FIGURAS

Figura 1.1: Onda senoidal....................................................................................................1 Figura 1.2: Sinal digital ........................................................................................................2 Figura 1.3: Exerccio 1.1 ......................................................................................................2 Figura 3.1: Porta lgica OR a partir de transistores bipolares ...........................................11 Figura 3.2: Circuito representativo da operao OR..........................................................12 Figura 3.3: Smbolo de uma porta OR de duas entradas ..................................................12 Figura 3.4: Entradas lgicas variando no tempo................................................................13 Figura 3.5: Circuito representativo da operao AND .......................................................14 Figura 3.6: Smbolo de uma porta AND de duas entradas ................................................14 Figura 3.7: Formas de onda para o exerccio 2 .................................................................15 Figura 3.8: Circuito representativo da operao NOT .......................................................15 Figura 3.9: Smbolo de um inversor...................................................................................16 Figura 3.10: Smbolo de uma porta NOR de duas entradas ..............................................16 Figura 3.11: Porta NOR formada pela combinao de uma OR e um Inversor .................16 Figura 3.12: Smbolo de uma porta NAND de duas entradas............................................17 Figura 3.13: Porta NAND formada pela combinao de uma AND e um Inversor.............17 Figura 4.1: Circuito lgico ..................................................................................................18 Figura 4.2: Circuito lgico exerccio resolvido 4.1..............................................................19 Figura 4.3: Circuito lgico exerccio resolvido 4.2..............................................................19 Figura 4.4: Circuito lgico ..................................................................................................20 Figura 4.5: Circuito lgico exerccio resolvido 4.3..............................................................20 Figura 4.6: Circuito lgico XOR .........................................................................................24 Figura 4.7: Smbolo de uma porta XOR.............................................................................24 Figura 4.8: Circuito lgico XNOR.......................................................................................25 Figura 4.9: Smbolo de uma porta XNOR ..........................................................................25 Figura 4.10: Funo habilitar/desabilitar ............................................................................26 Figura 5.1: Inversor a partir de uma porta NAND (1) .........................................................31 Figura 5.2: Inversor a partir de uma porta NAND (2) .........................................................31 Figura 5.3: Inversor a partir de uma porta NOR (1) ...........................................................31 Figura 5.4: Inversor a partir de uma porta NOR (2) ...........................................................32 Figura 5.5: Porta NAND a partir de uma OR e dois inversores..........................................32 Figura 5.6: Porta AND a partir de uma NOR e dois inversores..........................................32 Figura 5.7: Porta NOR a partir de uma AND e dois inversores..........................................33 Figura 5.8: Porta OR a partir de uma NAND e dois inversores..........................................33 Figura 5.9: Circuito XOR utilizando apenas portas NAND (1)............................................33 Figura 5.10: Circuito XOR utilizando apenas portas NAND (2)..........................................34 Figura 6.1: Mapa-K para duas variveis ............................................................................37 Figura 6.2: Mapa-K para trs variveis ..............................................................................38 Figura 6.3: Mapa-K para quatro variveis..........................................................................39 Figura 6.4: Agrupamento de pares para mapa-K de 3 e 4 variveis..................................40 Figura 6.5: Agrupamento de quartetos para mapa-K de 3 e 4 variveis............................41 Figura 6.5: Agrupamento de octetos para mapa-K de 4 variveis .....................................42 Figura 6.6: Mapa-K para o exerccio resolvido 6.1 ............................................................44 Figura 6.7: Mapa-K para o exerccio resolvido 6.2 ............................................................45 Figura 7.1: Nveis lgicos de entrada e as faixas de tenso para CIs TTL ........................48 Figura 7.2: Nveis lgicos de entrada e as faixas de tenso para CIs CMOS....................48
I

Figura 7.3: Chave operando em lgica positiva.................................................................49 Figura 7.4: Chave operando em lgica negativa ...............................................................49 Figura 7.5: Os circuitos das figuras (a) e (b) geram a mesma sada .................................50 Figura 8.1: Diagrama de blocos para implementao de projetos.....................................51 Figura 8.2: Mapa-K para o exemplo 8.1.............................................................................52 Figura 8.3: Exemplo 8.1.....................................................................................................52 Figura 8.4: Exemplo 8.2.....................................................................................................53 Figura 8.5: Mapa-K para o exemplo 8.2.............................................................................53 Figura 8.6: Circuito exemplo 8.2 (1)...................................................................................54 Figura 8.7: Circuito exemplo 8.2 (2)...................................................................................54 Figura 8.8: Circuito exemplo 8.2 (3)...................................................................................54 Figura 8.9: Exemplo 8.3.....................................................................................................55 Figura 8.10: Mapa-K para o exemplo 8.3...........................................................................56 Figura 8.11: Circuito exemplo 8.3 ......................................................................................56 Figura 8.12: Circuito decodificador BCD para decimal ......................................................60 Figura 8.13: Display de 7-seg genrico .............................................................................61 Figura 8.14: Decodificador BCD para display 7-Seg .........................................................61 Figura 8.15: Circuito exerccio resolvido 8.3 ......................................................................64 Figura 9.1: Representao de um nmero binrio com sinal positivo ...............................65 Figura 9.2: Representao de um nmero binrio com sinal negativo ..............................66 Figura 9.3: Representao de nmeros com sinal na forma de complemento de 2 ..........67 Figura 9.4: Circulo numrico de quatro bits. ......................................................................73 Figura 10.1: Circuito para um somador completo ..............................................................75 Figura 10.2: Representao em bloco para um somador completo .................................75 Figura 10.3: Circuito para um meio somador.....................................................................76 Figura 10.4: Representao em bloco para um meio somador .........................................76 Figura 10.5: Somador completo a partir de meio somador ................................................77 Figura 10.6: Processo tpico de soma binria....................................................................77 Figura 10.7: Somador binrio paralelo de cinco bits..........................................................78 Figura 10.8: Representao em bloco do CI 4008 ............................................................79 Figura 10.9: Conexo em cascata de dois 4008................................................................79 Figura 10.10: Distribuio de pinos do CI 4008 .................................................................79 Figura 10.11: CI 4008 como subtrator ...............................................................................81 Figura 10.12: Somador/subtrator paralelo (sistema de complemento de 2) ......................81

II

SUMRIO

1 INTRODUO 1.1 REPRESENTAES ANALGICAS 1.2 REPRESENTAES DIGITAIS 2 SISTEMAS DE NUMERAO 2.1 SISTEMA DECIMAL DE NUMERAO 2.2 SISTEMA BINRIO DE NUMERAO 2.3 SISTEMA HEXADECIMAL DE NUMERAO 2.4 CONVERSO DO SISTEMA BINRIO PARA O SISTEMA DECIMAL 2.5 CONVERSO DO SISTEMA DECIMAL PARA O SISTEMA BINRIO 2.6 CONVERSO DO SISTEMA HEXADECIMAL PARA O SISTEMA DECIMAL 2.7 CONVERSO DO SISTEMA DECIMAL PARA O SISTEMA HEXADECIMAL 2.8 CONVERSO DO SISTEMA HEXADECIMAL PARA O SISTEMA BINRIO 2.9 CONVERSO DO SISTEMA BINRIO PARA O SISTEMA HEXADECIMAL 2.10 NIBBLES, BYTES E PALAVRAS 3 OPERAES LGICAS E PORTAS LGICAS 3.1 DEFINIES PRELIMINARES 3.1.1 Operaes Lgicas 3.1.2 Portas Lgicas 3.1.3 Tabela Verdade 3.2 OPERAO OR E PORTA OR 3.2.1 Resumo da Operao OR 3.3 OPERAO AND E PORTA AND 3.3.1 Resumo da Operao AND 3.4 OPERAO NOT E INVERSOR 3.5 OPERAO NOR E PORTA NOR 3.6 OPERAO NAND E PORTA NAND 4 DESCRIO E ANLISE DE CIRCUITOS LGICOS 4.1 PRECEDNCIA DE OPERADOR 4.2 EXPRESSES BOOLEANAS OBTIDAS DE CIRCUITOS LGICOS 4.3 CIRCUITOS LGICOS OBTIDOS DE EXPRESSES BOOLEANAS 4.4 TABELAS VERDADE OBTIDAS DE EXPRESSES BOOLEANAS 4.5 EXPRESSES BOOLEANAS OBTIDAS DE TABELAS VERDADE 4.6 BLOCO LGICO XOR 4.7 BLOCO LGICO XNOR 4.8 CIRCUITOS PARA HABILITAR / DESABILITAR
III

1 1 1 3 3 4 5 6 6 7 7 8 9 9 10 10 10 10 11 11 13 13 14 15 16 16 18 18 18 19 20 22 23 24 25

5 LGEBRA DE BOOLE 5.1 POSTULADOS DA LGEBRA DE BOOLE 5.1.1 Postulado da Complementao 5.1.2 Postulado da Adio 5.1.3 Postulado da Multiplicao 5.2 PROPRIEDADES DA LGEBRA DE BOOLE 5.2.1 Propriedade Comutativa 5.2.2 Propriedade Associativa 5.2.3 Propriedade Distributiva 5.3 TEOREMAS DE DE MORGAN 5.3.1 Primeiro Teorema de De Morgan 5.3.2 Segundo Teorema de De Morgan 5.4 IDENTIDADES AUXILIARES 5.4.1 Identidade Auxiliar 1 5.4.2 Identidade Auxiliar 2 5.4.3 Identidade Auxiliar 3 5.4.4 Identidade Auxiliar 4 5.5 EQUIVALNCIA DE BLOCOS LGICOS 5.5.1 Inversor a Partir de Uma Porta NAND 5.5.2 Inversor a Partir de Uma Porta NOR 5.5.3 Portas NAND e AND a Partir de Portas OR e NOR e Inversores 5.5.4 Portas NOR e OR a Partir de Portas AND e NAND e Inversores 6 SIMPLIFICAO DE EXPRESSES BOOLEANAS 6.1 SIMPLIFICAO ALGBRICA 6.2 MAPA DE KARNAUGH 6.2.1 Mapa-K para 2 Variveis 6.2.2 Mapa-K para 3 Variveis 6.2.3 Mapa-K para 4 Variveis 6.3 SIMPLIFICAO PELO MAPA DE KARNAUGH 6.3.1 Agrupamento de 2 Quadros (pares) 6.3.2 Agrupamento de 4 Quadros (quartetos) 6.3.3 Agrupamento de 8 Quadros (octetos) 6.3.4 Hierarquia de Agrupamentos 6.4 CONDIES DE IRRELEVNCIA (DONT-CARE) 6.5 AGRUPAMENTO DE ZEROS 7 CARACTERSTICAS BSICAS DE CIS DIGITAIS 7.1 FAMLIA TTL 7.2 FAMLIA CMOS 7.3 ALIMENTAO E TERRA 7.4 FAIXAS DE TENSO PARA OS NVEIS LGICOS 7.5 ENTRADAS NO-CONECTADAS 7.6 LGICA POSITIVA E LGICA NEGATIVA

27 27 27 27 27 28 28 28 28 29 29 29 29 29 30 30 30 30 31 31 32 32 35 35 37 37 38 38 39 39 41 42 42 43 44 46 46 47 47 47 48 49

IV

8 PROJETO DE CIRCUITOS COMBINACIONAIS 8.1 CDIGOS 8.1.1 Decimal Codificado em Binrio 8.1.2 Cdigo Gray 8.1.3 Relaes entre as Representaes Numricas 8.2 DECODIFICADORES 8.3 DECODIFICADOR BCD PARA DISPLAY DE 7 SEGMENTOS 8.4 CODIFICADORES 9 OPERAES COM NMEROS BINRIOS 9.1 ADIO BINRIA 9.2 REPRESENTAO DE NMEROS COM SINAL 9.2.1 Nmeros Binrios na Forma de Complemento de 1 9.2.2 Nmeros Binrios na Forma de Complemento de 2 9.2.3 Representao de Nmeros com Sinal Usando Complemento de 2 9.2.4 Negao 9.2.5 Caso Especial na Representao de Complemento de 2 9.3 ADIO NO SISTEMA DE COMPLEMENTO DE 2 9.4 SUBTRAO NO SISTEMA DE COMPLEMENTO DE 2 9.5 OVERFLOW ARITMTICO 9.5.1 Crculos de Nmeros e Aritmtica Binria 10 CIRCUITOS ARITMTICOS 10.1 PROJETO DE UM SOMADOR COMPLETO 10.1.1 Meio Somador 10.1.2 Somador Completo a Partir de Meio Somador 10.2 SOMADOR BINRIO PARALELO 10.3 SOMADOR PARALELO EM CIRCUITO INTEGRADO 10.4 USO DE SOMADORES PARALELOS NO SISTEMA DE COMPLEMENTO DE 2 10.4.1 Adio 10.4.2 Subtrao 10.4.3 Adio e Subtrao Combinadas

51 56 57 57 58 59 61 64 65 65 65 66 66 66 68 68 70 71 72 72 74 74 75 77 77 78 80 80 80 81

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1 INTRODUO O termo digital , hoje em dia, amplamente usado devido, em grande parte, pela larga utilizao de circuitos eletrnicos digitais no nosso cotidiano. A exemplo disso, podemos citar os relgios digitais, telefones celulares, calculadoras digitais, transmisso digital de sinais entre outros. Mas o que vem a ser um circuito digital? Melhor ainda, do que trata a eletrnica digital? Que diferena h entre eletrnica digital e eletrnica analgica? Estas e outras perguntas sero respondidas ao longo do estudo do presente texto. 1.1 Representaes Analgicas No nosso dia-a-dia estamos sempre representando quantidades que so medidas, monitoradas, armazenadas, manipuladas, observadas ou utilizadas em algum sistema real. Existem duas formas de representao dos valores das quantidades: a representao analgica e a representao digital. A representao analgica de quantidades se caracteriza pela continuidade, ou seja, por representar de forma proporcional e contnua a quantidade que est variando, por exemplo, o marcador de velocidades de um automvel ou um termmetro de mercrio. Nesses dois exemplos, a velocidade e a temperatura (quantidades fsicas) esto sendo coletadas e representadas por indicadores mecnicos. Nos sistemas analgicos eltricos as quantidades fsicas so associadas a uma corrente ou a uma tenso eltrica. Na figura 1.1 temos um exemplo de sinal analgico.

Figura 1.1: Onda senoidal

O que se observa na onda senoidal da figura 1.1 que os valores de tenso variam continuamente no transcorrer do tempo e essa a caracterstica principal de um sinal analgico. 1.2 Representaes Digitais Na representao digital as quantidades no variam de forma proporcional, mas de forma discreta. Um relgio digital apresenta a hora do dia atravs de dgitos decimais que representam as horas e os minutos. Como sabemos, o tempo varia de modo continuo, entretanto em um relgio digital ele varia em saltos de um por minuto. Podemos traar um comparativo entre quantidade analgicas e digitais da seguinte forma: Analgica contnua
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Digital discreta (passo a passo) A leitura de uma quantidade analgica admite, muitas vezes, uma interpretao livre e a leitura de uma quantidade digital no, devida a sua natureza discreta. De certa forma, podemos dizer, usando uma expresso popular, que uma leitura digital oito ou oitenta, na verdade, zero ou um, na lgica binria. Na leitura de uma quantidade analgica sempre arredondamos valores, na digital no h como fazer isso. Por exemplo, um termmetro de mercrio mostra uma leitura de temperatura que se encontra ente 36,5 C e 37, desta forma a temperatura pode ser 36,6C,ou 36,7C, ou 36,8C, ou 36,9C, ou 37C. Entretanto num termmetro com mostrador digital, ao mostrar a leitura 36,5C ele esta afirmando que a temperatura essa que est sendo exibida pelo mostrador, no admite falsas interpretaes, pois sua preciso j foi definida na sua construo. Um exemplo de sinal digital pode ser visto na figura 1.2.

Figura 1.2: Sinal digital

Observe na figura 1.2 que um sinal digital no tem valores negativos e passa de zero para o limite superior sem passar por quaisquer outros valores de tenso, garantido que os valores variam de forma discreta (i.. aos saltos). Exerccio 1.1: O sinal abaixo um sinal digital ou um sinal analgico. Justifique sua resposta.

Figura 1.3: Exerccio 1.1

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2 SISTEMAS DE NUMERAO Para representar as quantidades fsicas se utilizam nmeros, entretanto estes nmeros devem fazer algum sentido, pois um mesmo nmero pode representar quantidades (valores) diferentes caso seja utilizados em sistemas distintos. O que distingui um sistema do outro a base numrica na qual ele foi construdo. A base representa tambm o nmero de algarismos necessrios para representar qualquer valor no sistema. Existem diversos sistemas numricos, entres os quais destacamos, por serem de interesse em sistemas digitais, o sistema decimal, o sistema binrio e o sistema hexadecimal. 2.1 Sistema Decimal de Numerao O sistema decimal natural para ns, pois o que utilizamos diariamente. Ele composto por dez algarismos: 0, 1, 2, 3, 4, 5, 6, 7, 8 & 9. Como a base do sistema deve corresponder ao nmero de algarismos que o compe, tem-se no sistema decimal a base 10. Os algarismos usados como dgitos de um nmero podem representar qualquer quantidade. O sistema decimal um sistema de valor posicional, ou seja, o valor de cada dgito depende da sua posio no nmero. Por exemplo, para representarmos o ano em que o homem pisou na lua usamos o nmero 1969. Sabemos que o dgito 1 representa 1 milhar, o dgito 9 representa 9 centenas, o dgito 6 representa 6 dezenas e o nmero 9 representa 9 unidades, respectivamente. Portanto cada dgito do exemplo tem um peso (valor posicional) e esses pesos so dados por potncias de 10, pois estamos tratando de um sistema de base 10. O sistema decimal tem a seguinte regra de formao, apresentada atravs dos exemplos abaixo: Exemplo 2.1: Regra de formao do nmero 325 102 101 100 3 2 5 Valores posicionais Dgitos

Na verdade temos o seguinte: 3 x 102 + 2 x 101 + 5 x 100 = 3 x 100 + 2 x 10 + 5 x 1 que resulta em : 3 0 0 + 2 0 + 5 3 2 5 Exemplo 2.2: Regra de formao do nmero 27,536

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101 100 2 7 ,

10-1 10-2 10-3 5 3 6

Valores posicionais Dgitos

Desta forma temos o seguinte:


2 x 101 + 7 x 100 + 5 x 10-1 + 3 x 10-2 + 6 x 10-3 = 2 x 10 + 7 x 1 + 5 x 0,1 + 3 x 0,01 + + 6 x 0,001

que resulta em: 2 + + + + 2 0 7 0 0 0 7 , , , , , , 0 0 5 0 0 5

3 0 6 3 6

No exemplo 2.1 o dgito 3 (o digito mais esquerda do nmero) tem maior peso, este dgito denominado de dgito mais significativo (most significant digit MSD). O dgito 5 (dgito mais direita do nmero) o de menor peso, sendo denominado de dgito menos significativo (least significant digit LSD). No exemplo 2.2 o dgito 2 o MSD e o dgito 6 o LSD. 2.2 Sistema Binrio de Numerao Sistemas digitais trabalham apenas com dois estados: ligado ou desligado, portanto interessante usar um sistema de numerao que possui apenas dois algarismos para representar as quantidades. O sistema decimal, como vimos, possui dez algarismos e isso implicaria em projetar um sistema digital com dez nveis de tenso, o que no nada conveniente alm de trazer grande complexidade ao sistema e uma baixa estabilidade. O sistema de numerao utilizado pelos sistemas digitais o sistema binrio composto apenas de dois algarismos: 0 & 1. O sistema binrio tambm um sistema de valor posicional o qual dado por potncias de base 2 que a base deste sistema. Este sistema pode representar qualquer quantidade que possa ser representada no sistema decimal ou em qualquer outro sistema. Vejamos a regra de formao de um nmero binrio atravs dos exemplos abaixo: Exemplo 2.3: Regra de formao do nmero 1101 (binrio) 23 1 22 1 21 0 20 1 Valores posicionais Dgitos

Realizando a operao abaixo, na verdade estamos encontrando o correspondente decimal do nmero binrio 1101: 1 x 23 + 1 x 22 + 0 x 21 + 1 x 20 = 1 x 8 + 1 x 4 + 0 x 2 + 1 x 1 = 8 + 4 + 1 = 13

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O nmero 13 encontrado est na base 10, portanto um nmero decimal. Exemplo 2.4: Regra de formao do nmero 11 (binrio) 21 1 20 1 Valores posicionais Dgitos

Assim temos a seguinte operao: 1 x 21 + 1 x 20 = 1 x 2 + 1 x 1 = 2 + 1 = 3 (decimal) Para evitar-se confuses quando se trabalha com mais de um sistema numrico, utiliza-se como subscrito a base na qual o nmero est expresso, ou seja, ao se escrever nmero na forma 11110 significa, nesta conveno, que o nmero esta no sistema decimal, mas se escrever o nmero nesta outra forma 1112 significa que o nmero est expresso no sistema binrio. Os dgitos binrios (binary digit) so abreviados com o uso do termo bit. O bit mais esquerda, por ter maior peso, chamado de bit mais significativo (most significant bit MSB) e o bit mais direita chamado de bit menos significativo (least significant bit LSB). No sistema binrio usando-se N bits podemos contar 2N nmeros. Por exemplo, com 3 bits podemos contar 23 = 8 contagens (ou casos), assim temos os nmeros binrios 0002, 0012, 0102, 0112, 1002, 1012, 1102, 1112. A ltima contagem sempre ter todos os bits em 1, resultando num nmero decimal igual a 2N 1. Por exemplo, com 5 bits, a ltima contagem 111112 = 24 1 = 3110. Todo o sistema digital opera diretamente numa lgica binria, pois assim so necessrios apenas dois nveis de tenso. 2.3 Sistema Hexadecimal de Numerao O sistema hexadecimal de numerao, assim como os sistemas decimal e binrio, tambm um sistema de valor posicional, o qual dado por potncias de base 16, necessitando, ento, este sistema 16 algarismos distintos para representa-lo. So eles: 0, 1, 2, 3, 4, 5, 6, 7, 8, 9, A, B, C, D, E & F. Os algarismos hexadecimais de 0 a 9 so correspondentes diretos dos algarismos decimais de 0 a 9, ou seja, representam a mesma quantidade. Para os algarismos A, B, C, D, E & F segue a tabela abaixo: Hexadecimal A B C D E F Decimal 10 11 12 13 14 15

A regra de formao do sistema hexadecimal segue o mesmo procedimento dos sistemas anteriores. Vejamos como funciona atravs dos exemplos abaixo:
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Exemplo 2.5: Regra de formao do nmero 12316 162 161 160 1 2 3 Valores posicionais Dgitos

Assim temos a seguinte operao: 1 x 162 + 2 x 161 + 3 x 160 = 1 x 256 + 2 x 16 + 3 x 1 = 256 + 32 + 3 = 29110 Como observado, resolvendo a operao acima se chega ao equivalente decimal do nmero hexadecimal dado. Exemplo 2.6: Regra de formao do nmero AF16 161 A Segue que: A x 161 + F x 160 = 10 x 16 + 15 x 1 = 160 + 15 = 17510 Embora sistemas digitais trabalhem somente com nmeros binrios, o sistema hexadecimal muito vantajoso no sentido de ser uma representao mais compacta em comparao com a binria. Para ilustrar a vantagem deste sistema imagine que voc receba uma lista de mapeamento de memria com 64 posies de 16 bits e voc tenha que conferir cada posio. Voc prefere um nmero binrio com 16 bits do tipo 1110111011111111 ou um nmero hexadecimal de 4 dgitos do tipo EEFF? Se voc for sensato escolher a segunda opo, visto que estar menos sujeito a cometer erros de leitura. importante que se tenha em mente que sistemas digitais trabalham com binrios, o uso do sistema hexadecimal apenas uma convenincia. 2.4 Converso do Sistema Binrio para o Sistema Decimal Para converter um nmero binrio no seu equivalente decimal, basta seguir o procedimento explicado na seo 2.2. Veja abaixo um exemplo: Exemplo 2.7: Converta o numero binrio 110011 em decimal 1100112 decimal 1 x 25 + 1 x 24 + 0 x 23 + 0 x 22 + 1 x 21 + 1 x 20 = 32 + 16 + 2 + 1 = 5110 Portanto 1100112 = 5110 2.5 Converso do Sistema Decimal para o Sistema Binrio Para converter um nmero decimal no seu equivalente binrio o mtodo mais conveniente o mtodo das divises sucessivas. Este mtodo consiste em efetuar sucessivas divises pela base a ser convertida (2 caso do sistema binrio) at o ltimo
6

160 F

Valores posicionais Dgitos

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quociente possvel. O nmero binrio obtido ser composto pelo o ltimo quociente, o MSB, e pelos restos sucessivos tomados na ordem inversa, sendo o primeiro resto o LSB. Veja os exemplos abaixo: Exemplo 2.8: Converta o nmero decimal 47 em binrio 4710 binrio 47 2 1 23 2 1 11 1

1 resto LSB 2 resto 3 resto 4 resto 5 resto Portanto 4710 = 1011112.

2 5 1

2 2 0

2 1

ltimo quociente MSB

Exemplo 2.9: Converta o nmero decimal 36 em binrio 3610 binrio 36 2 0 18 0

1 resto LSB 2 resto 3 resto 4 resto 5 resto Portanto 3610 = 1001002.

2 9 1

2 4 0

2 2 0

2 1

ltimo quociente MSB

2.6 Converso do Sistema Hexadecimal para o Sistema Decimal Para a converso de um nmero hexadecimal no seu equivalente decimal, basta seguir o procedimento explicado na seo 2.3. Veja o exemplo abaixo: Exemplo 2.10: Converta o nmero hexadecimal 3F em decimal 3F16 decimal 3 x 161 + F x 160 = 3 x 16 + 15 x 1 = 6310 Portanto 3F16 = 6310. 2.7 Converso do Sistema Decimal para o Sistema Hexadecimal A converso de um nmero decimal no seu correspondente hexadecimal, assim como na converso para binrio, tambm utilizado o mtodo das divises sucessivas, porm a diviso por 16 em vez de 2. Veja o exemplo abaixo: Exemplo 2.11: Converta o nmero decimal 1000 em hexadecimal

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1 resto LSD 2 resto

1000 8

16 62 14

16 3

ltimo quociente MSD

Portanto 100010 = 3E816, pois 1410 = E16. 2.8 Converso do Sistema Hexadecimal para o Sistema Binrio A regra consiste em transformar cada dgito hexadecimal no equivalente binrio de 4 bits. Para isso interessante memorizar a tabela abaixo: Decimal 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 Observe os exemplos abaixo: Exemplo 2.12: Converta o nmero 9F2 hexadecimal em binrio 9F216 binrio 9 1001 Portanto 9F216 = 1001111100102. Exemplo 2.13: Converta o nmero C13 hexadecimal em binrio C1316 binrio C 1100 1 0001
8

Binrio 0000 0001 0010 0011 0100 0101 0110 0111 1000 1001 1010 1011 1100 1101 1110 1111

Hexadecimal 0 1 2 3 4 5 6 7 8 9 A B C D E F

F 1111

2 0010

3 0011

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Portanto C1316 = 1100000100112. 2.9 Converso do Sistema Binrio para o Sistema Hexadecimal A converso de um nmero binrio em um hexadecimal bastante simples, na verdade consiste em fazer o inverso do processo anterior, ou seja, basta dispor o nmero binrio em grupos de quatro bits, da direita para a esquerda, convertendo cada grupo no dgito hexadecimal equivalente. Caso o ltimo grupo apresente falta de bits, este deve ser completado com zeros esquerda at formar um grupo de quatro bits. Observe os exemplos abaixo: Exemplo 2.14: Converta o nmero binrio 10011000 em hexadecimal 1001 9 Portanto 100110002 = 9816. Exemplo 2.15: Converta o nmero binrio 1110100110 em hexadecimal 0011 3 1010 A 0110 6 1000 8

Portanto 11101001102 = 3A616. Note que foram acrescentados dois zeros esquerda do grupo de bits mais esquerda (bits grifados em negrito). 2.10 Nibbles, Bytes e Palavras Como vimos nas converses binrio hexadecimal os nmeros binrios eram agrupados em grupos de quatro bits, esses grupos so denominados de nibbles. Como a maioria dos sistemas digitais manipula e armazena informaes e dados binrios em grupos de oito bits, foi dado um nome especial a estes grupos o byte. Entretanto sistemas digitais mais sofisticados tem a capacidade de lidar com dados binrios maiores. Enquanto alguns equipamentos digitais tem capacidade de lidar com apenas um byte de cada vez, outros lidam com um conjunto de oito bytes. Portanto a palavra (Word) do primeiro equipamento de um byte e a do outro de oito bytes. O tamanho de palavra pode ser definido como numero de bits da palavra binria, ento para os equipamentos citados temos oito bits para o primeiro e sessenta e quatro bits para o segundo.

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3 OPERAES LGICAS E PORTAS LGICAS Em lgica existem apenas duas condies possveis para qualquer entrada ou sada: verdadeira ou falsa. Na verdade qualquer par de opostos serve para designar uma relao lgica: sim ou no, positivo ou negativo, preto ou branco, alto ou baixo, etc. Pelo fato do sistema binrio de numerao apresentar apenas dois dgitos, 1 e 0, este sistema, por razes bvias, adotado para representar relaes lgicas em circuitos digitais. Estes circuitos usam faixas de tenses predeterminadas para representar os estados binrios. Para descrever as relaes entre as sadas e as entradas de um circuito lgico utilizamse as expresses lgicas. A expresses lgicas derivam-se do trabalho publicado em 1854 pelo matemtico ingls George Boole (1815 1964) intitulado de Uma Investigao das Leis do Pensamento onde ele apresentou um sistema matemtico de anlise lgica conhecido como a lgebra de Boole. Em 1938, o engenheiro americano Claude Elwood Shannon (1916 2001) utilizou as teorias da lgebra de Boole para soluo de problemas de circuitos de telefonia com rels introduzindo assim a eletrnica digital no cenrio tecnolgico. Shannon mundialmente conhecido como inventor, alm da eletrnica digital, da teoria da informao, tambm chamada de teoria matemtica da comunicao. A eletrnica digital tem por base um pequeno grupo de circuitos conhecidos como portas lgicas, que utilizadas de maneira conveniente, podemos implementar as expresses geradas pela lgebra de Boole. 3.1 Definies Preliminares 3.1.1 Operaes Lgicas As operaes lgicas derivam da lgebra de Boole, sendo as variveis envolvidas denominadas de booleanas. Uma varivel booleana uma quantidade que pode ser, em diferentes momentos, igual a 0 ou 1. As variveis booleanas so usadas para representar o nvel de tenso presente em uma conexo de entrada ou sada de um circuito. Circuitos digitais da srie TTL, tipicamente, utilizam para representar o valor booleano 0 uma faixa de tenso de 0 a 0,8V, enquanto o valor booleano 1 uma faixa de tenso de 2 a 5V.1 As variveis booleanas no representam um nmero, mas o estado do nvel de tenso de uma varivel nvel lgico. A lgebra booleana um modo de expressar a relao entre as entradas e sadas de um circuito lgico (circuito digital), sendo mais fcil de ser manipulada em comparao como a lgebra convencional, pois s existem dois valores possveis para as variveis 0 ou 1. A lgebra booleana tem apenas trs operaes bsicas, chamadas de operaes lgicas: OR (OU), AND (E) e NOT (NO). 3.1.2 Portas Lgicas Circuitos digitais, denominados de portas lgicas, so circuitos construdos a partir de diodos, transistores e resistores interconectados de modo que a sada seja o resultado de uma operao lgica realizada sobre as entradas. Portanto teremos portas lgicas para as operaes OR, AND, NOT e ainda para outras derivadas.

Tenses entre 0,8V e 2V so indefinidas, ou seja, nem 0 nem 1. 10

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Figura 3.1: Porta lgica OR a partir de transistores bipolares

3.1.3 Tabela Verdade A tabela verdade um mapa onde se descreve as sadas de um circuito lgico em funo dos nveis lgicos de entrada deste circuito lgico. Em resumo pode se dizer que a tabela verdade o mapeamento das possveis situaes de entrada com seus respectivos resultados. 3.2 Operao OR e Porta OR A operao OR aquela que assume o valor 1 sempre que uma ou mais variveis de entrada estiverem no nvel lgico 1 e assume o valor 0 se, e somente se, todas as variveis de entrada estiverem no nvel lgico 0. A representao algbrica (expresso booleana) da operao OR para 2 variveis S=A+B Nessa expresso o sinal + no representa a adio convencional, ele representa a operao OR, onde se l S igual a A OR B. Num primeiro momento parecer estranho que para o caso de A = B = 1 a soma A + B ser igual a 1, mas como veremos mais adiante essa operao trata-se de uma soma booleana derivada do postulado da adio da lgebra de Boole. Um exemplo dessa operao seria a de acionar a lmpada interna de um automvel: a lmpada deve acender se a porta do automvel for aberta OU (OR) se o interruptor interno for acionado, assim a varivel A pode ser usada para representar a porta aberta e a varivel B para representar o interruptor interno. Para um melhor entendimento da operao OR apresentado o circuito representativo na figura 3.2 seguido de algumas convenes.

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Convenes: Chave aberta Chave fechada LED apagado LED aceso Nvel lgico 0 Nvel lgico 1 Nvel lgico 0 Nvel lgico 1

Figura 3.2: Circuito representativo da operao OR

Numa analise resumida do circuito acima se conclui que o LED acender quando uma ou ambas as chaves estiverem fechadas, ou seja, quando uma ou ambas as chaves estiverem no nvel lgico 1, conforme a conveno estabelecida. Para definirmos melhor a operao OR, usamos a sua tabela verdade onde teremos todas as situaes possveis de entrada e os respectivos valores que assume a sada. Abaixo temos a tabela verdade da funo OR para 2 variveis (para mais de duas variveis basta aumentar o nmero de linhas conforme a expresso 2N onde N o nmero de variveis de entrada). A 0 0 1 1 B 0 1 0 1 S 0 1 1 1

O circuito que executa a tabela verdade da operao OR a porta OR. A porta OR um circuito que tem duas ou mais entradas e cuja sada igual a combinao dessas entradas por meio da operao OR. A figura 3.3 mostra o smbolo lgico para uma porta OR de duas entradas.

Figura 3.3: Smbolo de uma porta OR de duas entradas

As entradas de uma porta lgica podem ser formas de onda, ou seja, os nveis lgicos variam com o tempo. Quando os nveis lgicos das entradas variam com o tempo, a sada tambm ser uma forma de onda, constituda pela combinao dos nveis da entrada a cada instante, conforme exemplificado na figura 3.4.

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Figura 3.4: Entradas lgicas variando no tempo

Para anlise de circuitos desse tipo necessrio tomar intervalos de tempo onde hajam mudana nos estados lgicos das variveis. No intervalo de tempo entre t0 e t1 as duas variveis esto no nvel lgico 0 portanto a sada permanece no nvel lgico 0, entretanto no instante t1 a varivel A passa para o nvel lgico 1 enquanto que a varivel B permanece em 0. Efetuando a operao OR neste instante obtm-se o nvel lgico 1 para a sada. Este estado permanece at o instante t4 quando tanto a varivel A, como a varivel B, esto no nvel 0. Entretanto no instante t5 a varivel A passa para o nvel lgico 1 e a varivel B permanece no nvel lgico 0, assim a sada assume o nvel lgico 1 e assim permanece o restante do tempo mostrado. 3.2.1 Resumo da Operao OR A operao OR gera um resultado (sada) 1 sempre que quaisquer das entradas forem 1. Caso contrrio, a sada 0. Uma porta OR um circuito lgico que realiza uma operao OR sobre as entradas do circuito. A expresso S = A + B lida assim: S igual a A OR B. Exerccio 3.1: Construa a tabela verdade da operao OR de 4 variveis e desenhe sua porta lgica. 3.3 Operao AND e Porta AND A operao AND aquela que executa a multiplicao de duas ou mais variveis booleanas. Uma operao AND somente vai gerar uma sada em nvel lgico 1 se, e somente se, todas as variveis de entrada estiverem em 1. Para qualquer outro caso em que uma das entradas for 0, a sada ser 0. A expresso booleana da operao AND para duas variveis S=AB Nessa expresso, o sinal () representa a operao booleana AND e no a operao de multiplicao. Entretanto a operao AND sobre variveis booleanas equivale multiplicao convencional. A expresso acima lida como: S igual a A AND B. Para entendermos melhor a operao AND utilizaremos o circuito da figura 3.5.

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Convenes: Chave aberta Chave fechada LED apagado LED aceso Nvel lgico 0 Nvel lgico 1 Nvel lgico 0 Nvel lgico 1

Figura 3.5: Circuito representativo da operao AND

Analisando rapidamente o circuito acima, verifica-se que o LED s ascender se ambas as chaves estiverem fechadas, qualquer outra combinao resultar no LED apagado. Abaixo apresentada a tabela verdade da operao AND para 2 variveis. A 0 0 1 1 B 0 1 0 1 S 0 0 0 1

O circuito que executa a tabela verdade da operao AND a porta AND. Este circuito lgico executa a operao AND para duas ou mais entradas. A figura 3.6 mostra o smbolo lgico para uma porta AND de duas entradas.

Figura 3.6: Smbolo de uma porta AND de duas entradas

3.3.1 Resumo da Operao AND A operao AND realizada da mesma maneira que a multiplicao convencional de 1s e 0s. Uma porta AND um circuito lgico que realiza uma operao AND sobre as entradas do circuito. A sada de uma porta AND ser 1 somente quando todas as entradas forem 1, para todos os outros casos, a sada ser 0. A expresso S = A B lida como S igual a A AND B.

Exerccio 3.2: Determine a forma de onda de sada de uma porta AND de duas entradas cujas formas de onda esto na figura 3.7.

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Figura 3.7: Formas de onda para o exerccio 2

3.4 Operao NOT e Inversor A operao NOT aquela que inverte completamente o estado de uma varivel, ou seja, se uma varivel A igual a 1, aps uma operao NOT esta varivel ser 0. A operao NOT a nica que pode ser realizada sobre apenas uma varivel. A operao NOT representada pela expresso abaixo.
S=A

A barra sobre o nome da varivel representa a operao de inverso. Est expresso lida como S igual a A negado, ou S igual ao inverso de A, ou S igual ao complemento de A. Uma outra forma para a expresso da operao NOT a que em vez de usar uma barra sobre a varivel, utiliza um apstrofo ().
S = A'

Ambos so usados como indicadores de operao de inverso. O circuito representativo para operao NOT est apresentado na figura 3.8, sua anlise nos traz uma melhor compreenso sobre esta operao.
Convenes: Chave aberta Chave fechada LED apagado LED aceso Nvel lgico 0 Nvel lgico 1 Nvel lgico 0 Nvel lgico 1

Figura 3.8: Circuito representativo da operao NOT

No circuito sempre que a chave for fechada (nvel lgico 1) o LED se apagar (nvel lgico 0), isto exatamente o que a operao NOT realiza sobre uma varivel. O que antes era 0, aps a operao passa a ser 1 e vice-versa. A tabela verdade para a operao NOT est representada abaixo. A 0 1 S 1 0

O circuito lgico que realiza a operao NOT o inversor, cujo seu smbolo est representado na figura 3.9.

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Figura 3.9: Smbolo de um inversor

3.5 Operao NOR e Porta NOR A operao NOR a composio da operao OR com a operao NOT, ou seja, a operao OR com a sada invertida. Para esta operao temos a seguinte expresso.

S = A+B
Abaixo temos a tabela verdade para a operao NOR. A 0 0 1 1 B 0 1 0 1 S 1 0 0 0

Na figura 3.10 temos a porta lgica que executa a funo NOR para 2 variveis.

Figura 3.10: Smbolo de uma porta NOR de duas entradas

Podemos formar, a partir da definio da operao NOR, uma porta NOR utilizando uma porta OR e um inversor conectado a sua sada conforme visto na figura 3.11.

Figura 3.11: Porta NOR formada pela combinao de uma OR e um Inversor

3.6 Operao NAND e Porta NAND A operao NAND a composio da operao AND com a operao NOT, ou seja, a operao AND com a sada invertida. Para esta operao temos a seguinte expresso.

S = AB
A tabela para a funo NAND apresentada abaixo.
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A 0 0 1 1

B 0 1 0 1

S 1 1 1 0

Na figura 3.12 temos a porta lgica da operao NAND.

Figura 3.12: Smbolo de uma porta NAND de duas entradas

Por definio podemos formar uma porta NAND a partir de uma AND com um inversor conectado a sua sada, conforme visto na figura 3.13.

Figura 3.13: Porta NAND formada pela combinao de uma AND e um Inversor

Exerccio 3.3: Esquematize os circuitos representativos das funes NOR e NAND.

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4 DESCRIO E ANLISE DE CIRCUITOS LGICOS Qualquer circuito lgico, independentemente de sua complexidade, pode ser descrito usando apenas as trs operaes booleanas bsicas, pois as operaes OR, AND e NOT so blocos fundamentais dos sistemas digitais. Entretanto fazemos uso, tambm, das operaes NOR e NAND para descrever os circuitos digitais. 4.1 Precedncia de Operador A expresso que descreve um circuito pode apresentar todas as operaes lgicas, ento como interpretar uma expresso S = A B + C? Podemos interpretar de duas formas: (1) Uma operao AND de A com a soma lgica B + C. (2) Uma operao OR de A B com C. Para evitar esta confuso, sempre que tiver uma expresso contendo as operaes AND e OR, a operao AND tem prioridade a menos que existam parnteses na expresso. Nas expresses NOR e NAND esta confuso desaparece naturalmente, pois a barra de negao coloca em evidncia qual a operao deve ser realizada primeiro. Uma dica que sempre ajuda a de colocar entre parnteses as operaes AND, NAND e NOR. 4.2 Expresses Booleanas Obtidas de Circuitos Lgicos Como todo circuito lgico executa uma expresso booleana, ento a partir de um circuito podemos obter a expresso que ele executa. Tal procedimento explicado atravs do circuito abaixo.

Figura 4.1: Circuito lgico

No circuito da figura 3.13 a sada S1 o produto A B pois se trata de uma porta AND. Como S1 est ligada a uma das entradas de uma porta OR de duas entradas, pertencente segunda parte do circuito, ento a expresso de S (que a ltima sada do circuito) ser S = S1 + C. Substituindo a expresso de S1 nesta ltima, temos que a expresso booleana do circuito da figura 3.13
S = (A B) + C

Exerccio resolvido 4.1: Escreva a expresso booleana executada pelo circuito da figura 4.2.

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Figura 4.2: Circuito lgico exerccio resolvido 4.1

Escrevendo as expresses para cada bloco bsico temos:


S1 = A + B; S2 = C + D e S = S1 S2

Substituindo as expresses de S1 e S2 em S, chegamos a expresso final deste circuito:


S = (A + B) ( C + D)

Exerccio resolvido 4.2: Escreva a expresso booleana executada pelo circuito da figura 4.3.

Figura 4.3: Circuito lgico exerccio resolvido 4.2

Escrevendo as expresses para cada bloco lgico temos:


S1 = A B ; S2 = A B ; S 3 = C + D ; S4 = S1 + S2 + C e S = S3 S4

Substituindo todas as expresses em S temos a expresso final


S = [ ( A B ) + ( A B ) + C ] (C + D )

4.3 Circuitos Lgicos Obtidos de Expresses Booleanas

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A partir de qualquer expresso booleana possvel desenhar um circuito lgico que a executa. O mtodo consiste em: Identificar o nmero de portas lgicas existentes na expresso; Identificar as variveis de entrada desta portas, respeitando a precedncia de operador ou os parnteses, colchetes e assim por diante; Desenhar as portas lgicas e efetuar as ligaes conforme a expresso.

Para exemplificar este procedimento, vamos encontrar o circuito lgico que executa a expresso
S = ( A + B ) C (B + D )

Na expresso identificamos duas portas OR de duas entradas e uma porta AND de trs entradas: (1) Porta OR de expresso S1 = A + B , (2) porta OR de expresso S2 = B + D e (3) porta AND de expresso S = S1 C S 2 . Com base nestas informaes podemos desenhar o circuito.

Figura 4.4: Circuito lgico

Exerccio resolvido 4.3: Desenhe o circuito que executa a expresso booleana S = A B C + ( A + B ) C . Analisando est expresso, identifica-se quatro portas lgicas com as seguintes expresses: (1) porta AND S1 = A B C ; (2) porta OR S2 = A + B ; (3) porta AND S3 = S2 C e por fim (4) porta OR S = S1 + S 3 . Desta forma o circuito o da figura 4.5.

Figura 4.5: Circuito lgico exerccio resolvido 4.3

4.4 Tabelas Verdade Obtidas de Expresses Booleanas


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A melhor maneira de analisar uma expresso booleana atravs da sua tabela verdade, pois (1) permite analisar uma combinao de cada vez, (2) permite que se confira facilmente o trabalho e (3) quando o trabalho se encerra, dispe-se de uma tabela que ajuda na verificao de erros na implementao do circuito lgico. Para extrairmos a tabela verdade de uma expresso seguimos o seguinte procedimento:

Montamos o quadro de possibilidades (o que depende do nmero de variveis); Montamos uma coluna para cada varivel negada; Montamos uma coluna para cada membro da expresso (portas lgicas); Preenchemos estas colunas com seus resultados; Montamos uma coluna para o resultado final; Preenchemos esta coluna com os resultados finais.

Para melhor entendermos o procedimento, vamos analisar a expresso S = A B C + A D + A B D . Temos na expresso 4 variveis, logo teremos 24 = 16 possibilidades de combinao de entrada e ainda teremos as variveis A, B e D negadas. Numa rpida inspeo verificamos que esta expresso est construda em cima de quatro portas lgicas: 2 portas AND de 3 entradas, 1 porta AND de 2 entradas e 1 porta OR de 3 entradas, logo teremos 4 colunas na nossa tabela para os membros da expresso. A B C D A B D 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 1 1 1 1 1 1 1 1 0 0 0 0 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 0 0 0 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0
x = A B C

y = A D

z = A BD

S = x+ y+z

0 0 0 0 0 0 0 0 0 0 1 1 0 0 0 0

0 0 0 0 0 0 0 0 1 0 1 0 1 0 1 0

0 0 0 0 0 1 0 1 0 0 0 0 0 0 0 0

0 0 0 0 0 1 0 1 1 0 1 1 1 0 1 0

Exerccio resolvido 4.4: Levante a tabela verdade da expresso S = ( A + B ) ( B C ) .

Analisando a expresso verificamos que a expresso tem trs variveis necessitando, assim, nossa tabela de 23 = 8 possibilidades e verificamos ainda que est expresso est baseada em 1 porta lgica OR de 2 entradas, em 1 porta NAND de 2 entradas e em 1 porta AND de 2 entradas, de posse desses dados montamos a tabela abaixo.

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A B C

x = A+B

y = BC

S = xy

0 0 0 0 1 1 1 1

0 0 1 1 0 0 1 1

0 1 0 1 0 1 0 1

0 0 1 1 1 1 1 1

1 1 1 0 1 1 1 0

0 0 1 0 1 1 1 0

Exerccio 4.1: Levante a tabela verdade da expresso S = [ ( A + B ) C ] + [ D ( B + C ) ] . Exerccio 4.2: Prove as identidades abaixo relacionadas:

a) A B A B b) A + B A + B c) A B = A + B d) A + B = A B
4.5 Expresses Booleanas Obtidas de Tabelas Verdade

Em projetos prticos necessitamos representar situaes atravs de tabelas verdade, ou seja, um projeto parte, primeiramente, da anlise das situaes de entradas controladas, por exemplo, por sensores de nvel e a resposta final na sada, que pode ser, por exemplo, uma bomba de recalque acionada atravs de um circuito digital. De posse disso podemos implementar um circuito tendo por base a expresso booleana obtida da tabela verdade. O procedimento para obteno de uma expresso a partir de uma tabela leva em considerao apenas as sadas que esto em nvel alto (nvel lgico 1). Em cada sada de nvel alto montada uma expresso para operao AND contendo as variveis que geram esta sada, sendo que as variveis de entrada que estiverem em nvel baixo (nvel lgico 0) devem ser invertidas. Por exemplo, uma dada sada em nvel alto gerada pela combinao de trs variveis: A = 0, B = 1 e C = 0. A expresso gerada por estas variveis seria S = A B C . Alm disso, todas as expresses geradas pelas sadas de nvel alto devem ser somadas formando assim a expresso booleana para que se possa construir o circuito lgico que gerar as sadas previstas pela tabela verdade. Para demonstrar este procedimento, vamos obter a expresso da tabela verdade abaixo.

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A 0 0 1 1

B 0 1 0 1

S 0 1 1 1

Observando a tabela conclumos que trs casos geram a sada igual a 1. Assim temos os casos 01, 10 e 11, que geram a expresso booleana final

S = AB + AB + AB.
Verificamos que este mtodo gera uma expresso atravs da soma de produtos, ainda importante observar que este mtodo no gera uma expresso simplificada (com menos termos), pois a tabela verdade usada como exemplo a da operao OR e podemos constatar que a expresso obtida bem mais complicada que a da operao OR. Entretanto existem tcnicas que podem ser usados para simplificar uma expresso gerada por este mtodo, as quais sero vistas mais adiante.
Exerccio resolvido 4.5: Determine a expresso que executa a tabela abaixo. A 0 0 0 0 1 1 1 1 B 0 0 1 1 0 0 1 1 C 0 1 0 1 0 1 0 1 S 1 0 1 0 0 0 1 1

Usando o procedimento descrito chegamos a expresso

S = A B C + A B C + A B C + A B C .
4.6 Bloco Lgico XOR

Este mais uma porta lgica elementar (embora podemos considerar este bloco como um circuito combinacional), que tem a propriedade de gerar uma sada em nvel alto sempre que as variveis de entrada estiverem em nveis opostos. Assim podemos montar a tabela verdade para esta operao, tambm chamada de OU-Exclusivo (do ingls exclusive-OR).

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A 0 0 1 1

B 0 1 0 1

S 0 1 1 0

Da tabela obtemos a expresso caracterstica:

S = AB + AB
A partir da expresso obtemos o circuito da figura 4.6.

Figura 4.6: Circuito lgico XOR

A expresso caracterstica da operao XOR


S = AB

Onde se l S igual a A XOR B. Por ser uma operao fundamental, tambm h um smbolo lgico que a representa.

Figura 4.7: Smbolo de uma porta XOR

4.7 Bloco Lgico XNOR

O bloco XNOR opera de forma completamente oposta do bloco XOR. Esta porta lgica gera uma sada em nvel alto somente quando as variveis de entrada estiverem no mesmo nvel lgico. Isto resumido na sua tabela verdade, apresentada abaixo.
A 0 0 1 1 B 0 1 0 1
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S 1 0 0 1

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Da tabela verdade vem a expresso:

S = AB + AB
A partir da expresso obtemos o circuito da figura 4.8.

Figura 4.8: Circuito lgico XNOR

A expresso caracterstica da operao XNOR, tambm conhecida como coincidncia ou NOU-exclusivo (do ingls exclusive-NOR),
S=AB

Onde se l S igual a A XNOR B. Smbolo lgico desta operao apresentado na figura 4.9.

Figura 4.9: Smbolo de uma porta XNOR

As operaes XOR e XNOR so complementares, ou seja:


S = A B =AB
IMPORTANTE! As operaes XOR e XNOR so definidas apenas para duas variveis, diferentemente das outras operaes que podem ter mais variveis. 4.8 Circuitos para Habilitar / Desabilitar

As quatro portas bsicas podem habilitar ou desabilitar a passagem de um sinal aplicado entrada A, sob o controle de um nvel lgico na entrada B, chamada de entrada de controle. Na figura 4.10 apresentado o resumo da portas lgicas bsicas desempenhando as funes de habilitar/desabilitar.

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HABILITAR

DESABILITAR

Figura 4.10: Funo habilitar/desabilitar

Exerccio resolvido 4.6: Projete um circuito lgico que permita a passagem de um sinal para a sada quando as entradas de controle B e C forem ambas em nvel ALTO; caso contrrio, a sada permanecer em nvel BAIXO.

Para resolver este problema devemos consultar as possibilidades de uso das portas lgicas na funo habilitar/desabilitar apresentadas na figura 9.1 que permita a passagem de um sinal sem inverso quando os controles estiverem em nvel ALTO e que, na condio desabilitada, a sada esteja em nvel BAIXO. A porta que satisfaz estas condies a porta AND, que neste caso deve ter trs entradas uma para o sinal de entrada e duas para o controle.
Exerccio 4.3: Projete um circuito lgico que tenha duas entradas de controle e que permita a passagem de um sinal para sada apenas quando uma entrada, mas no ambas, for nvel ALTO; caso contrrio a sada permanecer em nvel ALTO.

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5 LGEBRA DE BOOLE

Os fundamentos da Eletrnica Digital esto na lgebra de Boole. atravs desta lgebra que implantamos os circuitos digitais. No captulo anterior foi estudado o mtodo para se encontrar a expresso booleana a partir de uma tabela verdade, entretanto no se preocupou em simplifica-la, o que traria economia na implantao do circuito. Para efetuarmos a simplificao de uma expresso necessrio conhecer os teoremas, os postulados, as identidades e as propriedades da lgebra de Boole.
5.1 Postulados da lgebra de Boole 5.1.1 Postulado da Complementao

1. Se A = 0 2. Se A = 1

A =1

A=0

Atravs deste postulado podemos estabelecer a seguinte identidade


A=A

O bloco lgico que executa o postulado da complementao o inversor.


5.1.2 Postulado da Adio

Este postulado mostra como so as regras de adio dentro da lgebra de Boole. 1. 0 + 0 = 0 2. 0 + 1 = 1 3. 1 + 0 = 1 4. 1 + 1 = 1 A partir deste postulado estabelecemos as seguintes identidades: 1. A + 0 = A 2. A + 1 = 1 3. A + A = A 4. A + A = 1 O bloco lgico que executa o postulado da adio a porta OR.
5.1.3 Postulado da Multiplicao
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Este postulado determina as regras de multiplicao booleana. 1. 0 0 = 0 2. 0 1 = 0 3. 1 0 = 0 4. 1 1 = 1 Deste postulado derivam as seguintes identidades: 1. A 0 = 0 2. A 1 = A 3. A A = A 4. A A = 0 O bloco lgico que executa o postulado da multiplicao a porta AND.
5.2 Propriedades da lgebra de Boole

As propriedades comutativa, associativa e distributiva da lgebra convencional tambm valem na lgebra de Boole.
5.2.1 Propriedade Comutativa

A ordem em que aparecem as variveis nas operaes OR e AND no importa o resultado o mesmo. Operao OR: A + B = B + A Operao AND: A B = B A
5.2.2 Propriedade Associativa

A propriedade associativa diz que podemos agrupar as variveis em expresses AND ou OR do mo que desejarmos. Operao OR: A + ( B + C ) = ( A + B ) + C = A + B + C Operao AND: A ( B C ) = ( A B ) C = A B C
5.2.3 Propriedade Distributiva

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A propriedade distributiva diz que uma expresso pode ser expandida multiplicando termo a termo, da mesma forma que a lgebra convencional. Desta forma podemos colocar em evidncia termos comuns e assim fatorar uma expresso. Propriedade distributiva a: A ( B + C ) = A B + A C Propriedade distributiva b: ( A + B ) ( C + D ) = A C + A D + B C + B D
5.3 Teoremas de De Morgan 5.3.1 Primeiro Teorema de De Morgan

O 1 teorema de De Morgan afirma que o complemento do produto igual a soma dos complementos.
(AB) = A + B

Este teorema pode ser estendido para mais de duas variveis.


5.3.2 Segundo Teorema de De Morgan

O 2 teorema de De Morgan afirma que o complemento da soma igual ao produto dos complementos.
A B = (A + B)

Da mesma forma que o teorema anterior, este pode ser estendido para mais de duas variveis.
5.4 Identidades Auxiliares

As identidades descritas a seguir no possuem equivalente na lgebra convencional.


5.4.1 Identidade Auxiliar 1

Essa identidade expressa por


A + AB = A

Podemos provar esta identidade de duas maneiras: (1) comparando valores em uma tabela verdade ou (2) atravs de lgebra. Vamos provar esta identidade atravs da lgebra. Utilizando a propriedade distributiva temos:
A (1 + B ) = A

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Do postulado da soma temos que 1 + B = 1, logo temos


A 1 = A A + A B = A 5.4.2 Identidade Auxiliar 2

Essa identidade expressa por


A + AB = A + B

Vamos tambm provar esta propriedade atravs da lgebra.

A + AB = ( A + AB)= [ A ( A B )] =
[ A ( A + B )] = ( A A + A B )= ( A B )= A+B 5.4.3 Identidade Auxiliar 3

Identidade X = X 2 teorema de De Morgan 1 teorema de De Morgan aplicado no parntese Propriedade distributiva Identidade A A = 0 1 teorema de De Morgan

Esta identidade representada por


A + AB = A + B

A demonstrao dessa propriedade anloga a da identidade 2 e deixamos a cargo do leitor.


5.4.4 Identidade Auxiliar 4

Est a ultima identidade a ser estudada e expressa por


( A + B ) ( A + C ) = A + B C

A prova desta identidade fica a cargo do leitor.


5.5 Equivalncia de Blocos Lgicos

A otimizao da utilizao de circuitos integrados comerciais deve ser uma busca constante na concepo de sistemas digitais. O uso da equivalncia de blocos lgicos proporciona a reduo de circuitos integrados que desempenham apenas uma funo lgica, ampliando sua capacidade ao utiliza-los para desempenhar outras funes lgicas apenas mudando algumas conexes ou associando-os a outros integrados de funes
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distintas. Este remanejo de circuitos integrados reflete-se num menor custo, tanto financeiro, como de corrente consumida pelo sistema. Os resultados apresentados a seguir so conseqncias diretas da lgebra de Boole.
5.5.1 Inversor a Partir de Uma Porta NAND

A 1 possibilidade de se obter um inversor a partir de uma porta NAND a de interligar as suas entradas, conforme mostra a figura 5.1.

Figura 5.1: Inversor a partir de uma porta NAND (1)

A 2 possibilidade a de deixar um terminal para conexo e outro ligar a um nvel alto, conforme mostra a figura 5.2.

Figura 5.2: Inversor a partir de uma porta NAND (2)

5.5.2 Inversor a Partir de Uma Porta NOR

Da mesma forma que para a porta NAND, tambm existem duas possibilidades para se obter um inversor a partir de uma porta NOR. A 1 possibilidade obtida da mesma forma que para a porta NAND. Veja a figura 5.3.

Figura 5.3: Inversor a partir de uma porta NOR (1)

A 2 possibilidade deixar um terminal livre para a entrada da varivel e a outra conectada a um nvel baixo, conforme mostra a figura 5.4.

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Figura 5.4: Inversor a partir de uma porta NOR (2)

5.5.3 Portas NAND e AND a Partir de Portas OR e NOR e Inversores

As duas equivalncias a seguir so conseqncias diretas do primeiro teorema de De Morgan. Na figura 5.5 temos uma porta NAND obtida a partir de uma porta OR e dois inversores.

Figura 5.5: Porta NAND a partir de uma OR e dois inversores

A sada de uma porta NAND negada gera uma porta AND, ento se no circuito da figura 5.5 substituirmos a porta OR por uma NOR o resultado ser um circuito equivalente ao de uma porta AND. Veja a figura 5.6

Figura 5.6: Porta AND a partir de uma NOR e dois inversores

Estas equivalncias podem ser estendidas para portas com mais de 2 variveis.
5.5.4 Portas NOR e OR a Partir de Portas AND e NAND e Inversores

A partir do segundo teorema de De Morgan, podemos gerar as equivalncias a seguir. Na figura 5.7 temos uma porta NOR gerada a partir de dois inversores e de uma porta AND.

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Figura 5.7: Porta NOR a partir de uma AND e dois inversores

Na figura 5.8 temos uma porta OR obtida a partir de uma NAND e 2 inversores.

Figura 5.8: Porta OR a partir de uma NAND e dois inversores

Estas equivalncias podem ser estendidas para portas com mais de 2 variveis.
Exerccio resolvido 5.1: Desenhe o circuito XOR apenas como portas NAND.

Para resolver este exerccio tem que tomar por base o circuito apresentado na figura 4.6 e redesenhar o circuito substituindo cada bloco lgico pelo equivalente composto apenas por portas NAND. Veja figura 5.9.

Figura 5.9: Circuito XOR utilizando apenas portas NAND (1)

O circuito da figura 5.9 pode ainda ser minimizado devido ao surgimento de inversores em srie. A figura 5.10 mostra o circuito final com a simplificao feita.

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Figura 5.10: Circuito XOR utilizando apenas portas NAND (2)

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6 SIMPLIFICAO DE EXPRESSES BOOLEANAS

No captulo 4 foi explicado o mtodo para se extrair a expresso booleana a partir de uma tabela verdade. Como explicado, a expresso obtida na forma de soma de produtos e no est na sua forma simplificada. Neste captulo sero abordadas duas tcnicas usadas na simplificao de expresses booleanas: a simplificao algbrica e a simplificao pelo mapa de Karnaugh.
6.1 Simplificao Algbrica

Os postulados, identidades, propriedades e teoremas da lgebra de Boole podem ser usados diretamente na simplificao de expresses lgicas, mas nem sempre bvio qual teorema (etc) deve ser aplicado para obter o resultado mais simplificado. Alm disso, no fcil afirmar que uma expresso est na sua forma mais simplificada. As simplificaes algbricas so, muitas vezes, um processo de tentativa e erro e neste caso um axioma prtico sempre vlido : tente alguma coisa! Os exemplos a seguir ilustram a aplicao da lgebra de Boole na tentativa de simplificao de expresses booleanas.
Observao: Daqui em diante iremos suprimir o ponto que indica uma operao AND da mesma forma que fazemos na lgebra convencional para representar uma multiplicao. Exemplo 6.1: Simplifique a expresso Z = ABC + AB + AB C .

Como no primeiro e no terceiro termo tem AC em comum, colocamos AC em evidncia obtendo:


Z = AC( B + B ) + AB

como B + B = 1
Z = AC + AB Exemplo 6.2: Simplifique a expresso S = AB C + AB C + ABC .

No primeiro e no segundo termo temos em comum AB , colocando em evidncia AB temos:


S = AB ( C + C ) + ABC S = AB (1 ) + ABC S = AB + ABC

Colocando em evidencia A, temos:


S = A( B + BC )

Aplicando o teorema X + XY = X + Y , temos:


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S = A( B + C )

Uma outra forma de simplificar esta expresso adicionar mais um termo AB C o que nada altera a expresso original pois X + X = X. Assim temos:

AB C + AB C + AB C + ABC
Colocando em evidncia AB no primeiro e no segundo termo e AC no terceiro e no quarto termo temos:
AB ( C + C ) + AC( B + B )

Obtemos assim:
S = AB + AC

Ou
S = A( B + C )
Exemplo 6.3: Simplifique a expresso W = ABC + AC + AB .

Colocando em evidncia A temos:


W = A( BC + C + B )

Aplicando a identidade X = X temos:

W = A[ BC + ( C + B )]
Aplicando o segundo teorema de De Morgan temos:
W = A( BC + BC )

Aplicando o postulado X + X = 1 temos:


W =A

Nos exemplos anteriores as expresses j estavam na forma de soma de produtos (como aquelas obtidas de tabelas verdade), mas podem ocorrer expresses que no estejam nesta forma, por exemplo, as obtidas de circuitos lgicos prontos. Quando isso ocorrer necessrio aplicar as propriedades distributivas e associativas at obter a reduo da expresso na forma de soma de produtos. Veja o exemplo abaixo.
Exemplo 6.4: Simplifique a expresso S = ( Q + R )( Q + R ) .

Aplicando a propriedade distributiva temos:

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S = Q Q + QR + Q R + R R

Como X X = 0 , temos:
S = Q R + QR

Ou ainda:
S = AB.
6.2 Mapa de Karnaugh

O mapa de Karnaugh (ou mapa-K) um mtodo grfico usado para simplificar uma equao lgica ou para converter uma tabela verdade no seu circuito lgico correspondente, de uma forma simples e metdica. O mapa-K, assim como uma tabela verdade, um meio de mostrar a relao entre as entradas lgicas e a sada desejada. Portanto existem mapas para 2 variveis, 3 variveis e 4 variveis1 (mapas para mais de 4 variveis no sero estudados).
6.2.1 Mapa-K para 2 Variveis

Para se usar um mapa-K a primeira coisa, a saber, como monta-lo. Para ilustrar o procedimento da montagem de um mapa-K vamos montar uma tabela verdade de duas variveis com sadas genricas e preencher o mapa-K de duas variveis com estas sadas.
A 0 0 1 1 B 0 1 0 1 S S0 S1 S2 S3

Figura 6.1: Mapa-K para duas variveis

Observe que cada linha da tabela verdade corresponde a um quadro do mapa-K sendo estes preenchidos pelos valores das sadas correspondentes a essas linhas e que cada quadro corresponde interseco de duas variveis distintas. Ento quando temos
1

Devido complexidade de mapas de Karnaugh com mais de 4 variveis, estes no sero estudados no presente texto. 37

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na tabela verdade a condio A = 0 e B = 0, o valor da sada correspondente a est condio deve ser inserido no quadro onde h a interseco das variveis A e B .
6.2.2 Mapa-K para 3 Variveis

Da mesma forma que foi feito na seo 6.2.1 vamos montar um mapa-K de trs variveis a partir de uma tabela verdade genrica.
A 0 0 0 0 1 1 1 1 B 0 0 1 1 0 0 1 1 C 0 1 0 1 0 1 0 1 S S0 S1 S2 S3 S4 S5 S6 S7

Figura 6.2: Mapa-K para trs variveis

Observe que as sadas da tabela verdade no so usadas na seqncia no preenchimento dos quadros do mapa-K. Isso se deve ao fato de que para o mapa-K funcionar, a mudana de um quadro para o outro, apenas um bit deve variar. Ento para respeitar esta condio devemos, aps preenchermos o mapa-K com quarta linha da tabela verdade, pular para a stima linha seguir a seqncia at a oitava linha e depois voltar para quinta e sexta linhas.
6.2.3 Mapa-K para 4 Variveis

Vamos apresentar o mapa-K de quatro variveis seguindo o mesmo procedimento descrito nas sees 6.2.1 e 6.2.2. Abaixo est apresentada uma tabela verdade de 4 variveis e na figura 6.3 o mapa-K para quatro variveis.

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A 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1

B 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1

C 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1

D 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1

S S0 S1 S2 S3 S4 S5 S6 S7 S8 S9 S10 S11 S12 S13 S14 S15

Figura 6.3: Mapa-K para quatro variveis

A seqncia de insero das sadas no mapa-K de quatro variveis tambm deve respeitar a variao de apenas um bit de quadro para quadro.
6.3 Simplificao pelo Mapa de Karnaugh

A expresso para a sada de uma tabela verdade pode ser simplificada combinadose adequadamente os quadros do mapa-K que contenham 1. O processo de combinao desses 1s denominado de agrupamento.
6.3.1 Agrupamento de 2 Quadros (pares)

Agrupando-se um par de 1s adjacentes (verticalmente ou horizontalmente) em um mapa-K, elimina-se a varivel que aparece nas formas complementada e nocomplementada. Este procedimento mostrado na figura 6.4(a-d).

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(a)

(b)

(c)

(d)

Figura 6.4: Agrupamento de pares para mapa-K de 3 e 4 variveis

Na figura 6.4(a) agrupando os nicos 1s do mapa-K se verifica que a nica varivel que aparece na forma complementada e no-complementada a A portanto a expresso simplificada obtida a operao AND que tem por entrada as variveis B e C (pois h interseco dos quadros que elas pertencem), assim temos a expresso a = BC . No mapa-K da figura 6.4(b) eliminamos a varivel C pelos mesmos motivos que eliminamos a varivel A no mapa da figura 6.4(a), assim obtemos a expresso b = A B . No mapa-K da figura 6.4(c) retiramos a expresso c = B C . Na figura 6.4(d) temos um mapa-K de 4 variveis e agrupando os 1s adjacentes encontramos duas operaes AND d1 = A B C e ento faremos uma soma OR destas duas expresses e obtemos d = A B C + AB D que uma expresso na forma de soma de produtos. Sempre que um mapa-K gerar mais de um termo, devemos fazer uma soma OR entre eles.
d 2 = AB D
Exerccio 6.1: Encontre a expresso simplificada a partir da tabela abaixo. A 0 0 1 1 B 0 1 0 1 S 1 1 0 0

Exerccio 6.2: Encontre a expresso simplificada a partir da tabela abaixo.


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A 0 0 0 0 1 1 1 1

B 0 0 1 1 0 0 1 1

C 0 1 0 1 0 1 0 1

S 1 1 0 0 0 0 1 1

6.3.2 Agrupamento de 4 Quadros (quartetos)

No agrupamento de um quarteto de 1s adjacentes, eliminam-se duas variveis que aparecem nas formas complementada ou no-complementada. O procedimento descrito na figura 6.5(a-d).

(a)

(b)

(c)

(d)

Figura 6.5: Agrupamento de quartetos para mapa-K de 3 e 4 variveis

O agrupamento de 1s no mapa-K da figura 6.5(a) vai gerar a expresso a = C , pois as variveis A e B aparecem na sua forma complementada e no-complementada. No agrupamento do mapa-K da figura 6.5(b) obtemos a expresso b = AB . Para o mapaK da figura 6.5(c), o agrupamento gera a expresso c = AD e para o mapa-K da figura
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6.5(d) a expresso obtida

d = B D . Veja que a expresso d admite uma simplificao

pelo 2 teorema de De Morgan gerando a expresso d = A + B .


6.3.3 Agrupamento de 8 Quadros (octetos)

O agrupamento de oito quadros contendo 1s elimina trs variveis que aparecem na forma complementada e no-complementada.

(a)

(b)

(c)

(d)

Figura 6.5: Agrupamento de octetos para mapa-K de 4 variveis

No mapa-K da figura 6.6(a) as variveis eliminadas so: A, C e D. Com isso geramos a expresso a = B . Para o mapa-K da figura 6.6(b) geramos a expresso b = C , no da figura 6.6(c) temos a expresso c = B e para o da figura 6.6(d) a expresso d =D.
6.3.4 Hierarquia de Agrupamentos

O processo de simplificao deve usar o menor nmero de grupos para envolver todos os 1s, abaixo proposto um roteiro de simplificao.

Para duas variveis

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1 Pares Sada: uma varivel 2 Termo isolado Sada: operao AND de duas variveis

Para trs variveis

1 Quartetos Sada: uma varivel 2 Pares Sada: funo AND de duas variveis 3 Termo isolado Sada: funo AND de trs variveis

Para quatro variveis

1 Octetos Sada: uma varivel 2 Quartetos Sada: funo AND de duas variveis 3 Pares Sada: funo AND de trs variveis 4 Termo isolado Sada: funo AND de quatro variveis
Exerccio 6.3: Encontre a expresso simplificada atravs do mapa-K para as sadas da tabela abaixo. A 0 0 1 1 B 0 1 0 1 S1 1 1 1 0 S2 1 0 1 1 S3 1 1 0 0

Exerccio 6.4: Encontre a expresso simplificada atravs do mapa-K para as sadas da tabela abaixo. A 0 0 0 0 1 1 1 1 B 0 0 1 1 0 0 1 1 C 0 1 0 1 0 1 0 1 S1 1 0 1 1 1 0 1 0 S2 0 1 0 1 1 1 1 0

6.4 Condies de Irrelevncia (dont-care)

chamada de condio irrelevante (dont-care) a situao de entrada onde a sada pode assumir, indiferentemente, 0 ou 1. Esta condio, representada por X na sada, decorre da impossibilidade prtica do caso, ou seja, so condies de entrada que nunca ocorrero, dessa forma indiferente se a sada assume 0 ou 1 para esses casos. O valor X=1 ou X=0 a ser adotado no mapa-K deve ser aquele que possibilita o melhor agrupamento e conseqentemente maior simplificao. Convm ressaltar que, em uma tabela verdade, podemos ter vrias condies irrelevantes que devem ser consideradas independentes.

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Exerccio resolvido 6.1: Encontre a expresso simplificada a partir da tabela verdade abaixo. A 0 0 0 0 1 1 1 1 B 0 0 1 1 0 0 1 1 C 0 1 0 1 0 1 0 1 S X 1 1 1 0 0 0 0

Transpondo os resultados da tabela verdade para o mapa-K, temos:

Figura 6.6: Mapa-K para o exerccio resolvido 6.1

Vemos pelo mapa-K que o melhor valor a ser dado condio X o 1, pois assim obtemos um quarteto em vez de dois pares quando X = 0, portanto encontramos a expresso S = A .
Exerccio 6.5: Encontre a expresso simplificada a partir da tabela verdade abaixo. A 0 0 0 0 1 1 1 1 6.5 Agrupamento de Zeros B 0 0 1 1 0 0 1 1 C 0 1 0 1 0 1 0 1 S 0 0 0 X X 1 1 1

A diferena do agrupamento de 0s que se obtm o resultado complementado em relao ao agrupamento de 1s. Todo os mtodos descritos para o agrupamento de 1s podem ser utilizados na simplificao de expresses usando o agrupamento de 0s.
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Exerccio resolvido 6.2: Encontre a expresso simplificada negada a partir da tabela verdade abaixo. A 0 0 0 0 1 1 1 1 B 0 0 1 1 0 0 1 1 C 0 1 0 1 0 1 0 1 S 0 1 0 1 1 1 1 1

Transpondo os resultados da tabela verdade para o mapa-k, obtemos:

Figura 6.7: Mapa-K para o exerccio resolvido 6.2

A partir do agrupamento de 0s no mapa-k chegamos a expresso S = A C . Caso fosse agrupados 1s,a expresso seria S = A + C . Verifique.
Exerccio 6.6: Encontre, para a tabela abaixo, a expresso simplificada negada e nonegada. Verifique se as expresses so verdadeiras (sugesto: monte uma tabela verdade a partir das expresses). A 0 0 0 0 1 1 1 1 B 0 0 1 1 0 0 1 1 C 0 1 0 1 0 1 0 1 S 1 1 1 0 1 0 0 0

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7 CARACTERSTICAS BSICAS DE CIs DIGITAIS

Os CIs digitais podem ser classificados de acordo como o principal componente eletrnico usado nos seus circuitos. CIs bipolares tem como principal elemento de circuito, transistores bipolares (NPN e PNP); j os CIs unipolares so construdos tendo por base transistores unipolares de efeito de campo (MOSFETs canal P e canal N) como elemento principal. Os CIs digitais so, muitas vezes, classificados, tambm, de acordo com a complexidade de seus circuitos, medida pelo nmero de portas lgicas equivalentes na sua construo. Existem atualmente seis nveis de complexidade, conforme mostra a tabela abaixo.
Complexidade Integrao em pequena escala (SSI) Portas por CI menos de 12

Integrao em mdia escala (MSI) Integrao em grande escala (LSI) Integrao em escala muito grande (VLSI) Integrao em escala ultragrande (ULSI) Integrao em escala giga (GSI)
7.1 Famlia TTL

entre 12 e 99 entre 100 e 9.99 entre 10.000 e 99.999 entre 100.000 e 999.999 1.000.000 ou mais

A famlia TTL (lgica transistor transistor) a principal famlia de CIs digitais bipolares e teve como antecessoras as famlias ECL1, HTL, DTL, entre outras. A srie 74 padro (ou standart) foi a primeira srie de CIs TTL. A famlia TTL foi a principal famlia de CIs nas categorias SSI e MSI, mas, gradualmente, vem sendo substituda pela famlia CMOS. A famlia lgica TTL composta por vrias subfamlias ou sries. As principais diferenas entre as sries de CIs TTL tem a ver com suas caractersticas eltricas: dissipao de potncia e velocidade de comutao. No h diferena na disposio dos pinos ou na operao lgica realizada pelos circuitos internos. Abaixo temos uma tabela que relaciona o nome de cada uma das sries com o prefixo usado para identificar os diferentes CIs.
Srie TTL Prefixo Exemplo de CI

TTL padro TTL Schottky TTL Schottky de baixa potncia TTL Schottky avanada TTL Schottky avanada de baixa potncia

74 74S 74LS 74AS 74ALS

7404 (seis inversores) 74S04 (seis inversores) 74LS04 (seis inversores) 74AS04 (seis inversores) 74ALS04 (seis inversores)

Embora a famlia ECL no seja mais produzida em srie comercial, ainda utilizada para fins especficos como, por exemplo, memrias de alta velocidade. 46

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7.2 Famlia CMOS

Os CIs digitais de grande escala so fabricados, predominantemente, com tecnologia CMOS (complementar metal xido semicondutor) devido simplicidade e a forma compacta dos circuitos construdos com essa tecnologia. Um exemplo sobre a simplicidade de um circuito lgico CMOS pode ser feito atravs da comparao de um inversor TTL, composto por 4 resistores, 2 diodos e 4 transistores bipolares, com um inversor CMOS, composto apenas por 2 diodos e 2 transistores de efeito de campo, como se v o inversor TTL supera em nmero de componentes o inversor CMOS. Assim como a famlia TTL, a famlia CMOS tambm composta por vrias sries, conforme a tabela abaixo.
Srie CMOS Prefixo Exemplo de CI

CMOS com porta de metal Porta de metal compatvel pino a pino com TTL Porta de silcio compatvel pino a pino com TTL, alta velocidade Porta de silcio, alta velocidade, compatvel pino a pino e eletricamente com TTL

40 74C 74HC

4001 (4 portas NOR) 74C02 (4 portas NOR) 74HC02 (4 portas NOR)

74HCT

74HCT02 (4 portas NOR)

CMOS de altssimo desempenho, no compatvel pino a pino nem eletricamente 74AC com TTL CMOS de altssimo desempenho, no compatvel pino a pino, mas compatvel 74ACT eletricamente compatvel com TTL

74AC02 (4 portas NOR)

74ACT02 (4 portas NOR)

A srie 4000 a mais antiga srie CMOS e no compatvel nem pino a pino nem eletricamente coma a famlia TTL. J os CIs da srie 74HCT so compatveis tanto pino a pino como eletricamente com a famlia TTL, permitindo a conexo direta com dispositivos TTL sem que seja necessrio nenhum tipo de circuito de interface.
7.3 Alimentao e Terra

Os CIs digitais dispem de dois pinos para alimentao, um para alimentao CC (corrente contnua) e outro para o terra. Essas conexes so necessrias para o correto funcionamento do CI. Para os CIs TTL temos o pino designado por VCC para a alimentao CC e o pino designado por GND para a conexo como o terra. A alimentao CC nos CIs CMOS conectada ao pino designado por VDD e o terra ao pino VSS.
7.4 Faixas de Tenso para os Nveis Lgicos

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Os dispositivos TTL operam com uma tenso nominal de +5V (VCC = +5V). Para os dispositivos CMOS, a tenso de alimentao (VDD) pode estar situada numa faixa que vai +3V a +18V, embora +5V seja a tenso mais usada. Os fabricantes de CIs indicam quais as faixas de tenso que garantem os nveis lgicos 1 e 0. Estas faixas podem ser visualizadas na figura 7.1 para circuitos TTL e para os circuitos CMOS na figura 7.2. 5,0V __

LGICO 1

2,0V __ 0,8V __ 0V __
Indeterminado LGICO 0

VCC = 5V

Figura 7.1: Nveis lgicos de entrada e as faixas de tenso para CIs TTL

5,0V __
LGICO 1

3,5V __
Indeterminado

VDD = 5V

1,5V __
LGICO 0

0V __
Figura 7.2: Nveis lgicos de entrada e as faixas de tenso para CIs CMOS

7.5 Entradas No-Conectadas

Os CIs TTL e CMOS exibem comportamentos diferentes quando suas entradas esto desconectadas do circuito (entradas flutuantes). Um CI TTL com uma entrada flutuante se comporta exatamente como se esta entrada estivesse em nvel lgico 1, ou seja, o CI responde como se na entrada estivesse sendo aplicado um nvel lgico alto, alm disso, um circuito TTL extremamente suscetvel a sinais de rudos que provavelmente afetaro de forma adversa o funcionamento do circuito. Se uma entrada de um circuito CMOS for deixada flutuante os resultados podem ser desastrosos. O CI pode se superaquecer e possivelmente se danificar. Por esta razo, todas as entradas de um CI CMOS devem ser conectadas a um nvel lgico (alto ou baixo) ou sada de outro CI. O nvel lgico na sada de um CI CMOS com entrada flutuante imprevisvel, podendo oscilar como resultado do rudo captado pela entrada flutuante.
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7.6 Lgica Positiva e Lgica Negativa

As entradas dos circuitos lgicos so, muitas vezes, conectadas a uma diversidade de sensores e chaves, mas todas tm algo em comum: acoplam a suas sadas um nvel alto ou um nvel baixo quando acionados(as). Quando um sensor (ou chave) ao ser acionado acoplar a sua sada um sinal em nvel alto, dizemos que este trabalha em lgica positiva. Na figura 7.3 temos um exemplo de uma chave operando em lgica positiva.

Chave Acionada (estado ativo) Nvel Alto Chave No-Acionada (estado inativo) Nvel Baixo

Figura 7.3: Chave operando em lgica positiva

Quando um sensor (ou chave) ao ser acionado acoplar a sua sada um sinal em nvel baixo, dizemos que este trabalha em lgica negativa. Na figura 7.4 temos um exemplo de uma chave operando em lgica negativa.

Chave Acionada (estado ativo) Nvel Baixo Chave No-Acionada (estado inativo) Nvel Alto

Figura 7.4: Chave operando em lgica negativa

importante observar nas figuras 7.3 e 7.4 que a sada dos circuitos esto num nvel alto ou baixo conforme o estado das chaves (nunca deixam a sada desacoplada), portanto so circuitos que satisfazem a condio fundamental dos CIs digitais: no deixar a entradas flutuando. Uma observao tambm importante que um circuito que foi projetado inicialmente para trabalhar em lgica negativa pode se tornar um circuito que trabalha em lgica positiva bastando para isso que se negue as entradas (atravs de inversores) e vice-versa. Isto est exemplificado na figura 7.5.

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(a)

(b)

Figura 7.5: Os circuitos das figuras (a) e (b) geram a mesma sada

A lgica positiva mais usual no projeto de circuitos digitais e apresenta a vantagem de ser reconhecida de forma natural pelo mapa-K.

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8 PROJETO DE CIRCUITOS COMBINACIONAIS

O circuito combinacional aquele em que a sada depende nica e exclusivamente das combinaes de entrada. As combinaes de entrada e as sadas podem ser apresentadas de forma conveniente atravs da tabela verdade. Os circuitos combinacionais podem ser utilizados para solucionar problemas em que precisamos de resposta a partir de certas condies de entrada. Para construirmos estes circuitos necessitamos de suas expresses caractersticas que podem ser obtidas a partir das tabelas verdades que representam as situaes. Abaixo descrevemos o procedimento completo para o projeto de circuitos combinacionais. 1. Interprete o problema e construa tabela verdade para descrever o seu funcionamento1 2. Encontre a expresso simplificada a partir do mapa-K correspondente 3. Implemente o circuito para a expresso final Na figura 8.1 apresentado o diagrama de blocos que ilustra o procedimento descrito.

Figura 8.1: Diagrama de blocos para implementao de projetos

Os exemplos a seguir ilustram o procedimento completo do projeto.


Exemplo 8.1: Projete um circuito lgico com trs entradas, A, B e C, cuja sada ser nvel ALTO apenas quando a maioria das entradas for nvel ALTO.

1 Passo: construa a tabela verdade (vamos projetar para lgica positiva).


A 0 0 0 0 1 1 1 1 B 0 0 1 1 0 0 1 1 C 0 1 0 1 0 1 0 1 S 0 0 0 1 0 1 1 1

2 Passo: encontre a expresso simplificada atravs do mapa-K

Defina neste momento se o projeto funcionar com lgica positiva ou lgica negativa. 51

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Figura 8.2: Mapa-K para o exemplo 8.1

A partir do mapa-K encontramos a expresso S = AB + AC + BC . 3 Passo: implemente o circuito.

Figura 8.3: Exemplo 8.1

Exemplo 8.2: Veja a figura 8.4. Em uma simples mquina copiadora, um sinal de parada, S, gerado para interromper a operao da mquina e ativar um sinal luminoso sempre que uma das condies a seguir ocorrer: (1) a bandeja de alimentao de papel estiver vazia, ou (2) ou as duas microchaves sensoras de papel estiverem acionadas, indicando atolamento de papel. A presena de papel na bandeja de alimentao indicada por um nvel ALTO no sinal lgico P. Cada uma das microchaves produz sinais lgicos (Q e R) que vo para o nvel ALTO sempre que um papel estiver passando sobre a chave, que ativada. Projete um circuito lgico que gere uma sada em nvel ALTO para as condies estabelecidas e implemente usando o CI CMOS 4011 que contm quatro portas NAND de duas entradas.
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Figura 8.4: Exemplo 8.2

Com base nos dados fornecidos no enunciado do problema e na figura 8.4, montamos a tabela verdade para o problema.
P 0 0 0 0 1 1 1 1 Q 0 0 1 1 0 0 1 1 R 0 1 0 1 0 1 0 1 S 1 1 1 1 0 0 0 1

Transpondo a tabela verdade para o mapa-k, temos:

Figura 8.5: Mapa-K para o exemplo 8.2 53

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A partir do mapa-K obtemos a expresso simplificada igual a S = P + QR . O primeiro circuito, obtido diretamente da expresso S, est exibido na figura 8.6.

Figura 8.6: Circuito exemplo 8.2 (1)

Como o problema sugere que o circuito seja implementado usando apenas as quatro portas NAND do CI 4011, necessitamos aplicar o procedimento descrito na seo 5.5 que trata de blocos lgicos equivalentes. O processo descrito na figura 8.7.

Figura 8.7: Circuito exemplo 8.2 (2)

Como existem inversores em srie, estes podem ser eliminados. Desta forma podemos implementar o circuito apenas com duas portas NAND. Na figura 8.8 temos o circuito definitivo considerando o CI 4011 e um LED ligado sada.

Figura 8.8: Circuito exemplo 8.2 (3)

No circuito da figura 8.8 no foram usadas a portas C e D do CI 4011.


Exemplo 8.3: A figura 8.9 mostra um diagrama para um circuito de alarme de automvel usado para detectar uma determinada condio indesejada. As trs chaves so usadas para indicar, respectivamente, o estado da porta do motorista, o estado da ignio e o
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estado dos faris. Projete um circuito lgico com essas trs chaves como entrada, de forma que o alarme seja ativado sempre que ocorrer uma das seguintes condies:

Os faris esto acesos e a ignio est desligada. A porta est aberta e a ignio est ligada.

Figura 8.9: Exemplo 8.3

A partir das informaes fornecidas pelo enunciado do problema e do esquema do circuito montamos a tabela verdade para esse projeto.

P 0 0 0 0 1 1 1 1

I 0 0 1 1 0 0 1 1

F 0 1 0 1 0 1 0 1

S 0 1 0 0 0 1 1 1

Transpondo a tabela verdade para o mapa-K, temos:

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Figura 8.10: Mapa-K para o exemplo 8.3

Atravs do mapa-K chegamos a expresso S = PI + PF + I F . Na figura 8.11 temos o circuito lgico para este projeto.

Figura 8.11: Circuito exemplo 8.3

Exerccio 8.1: Projete um circuito lgico cuja sada seja nvel ALTO apenas quando a maioria das entradas A, B e C for nvel BAIXO. Exerccio 8.2: Projete um circuito que produza uma sada em nvel ALTO s quando todas as trs entradas estiverem no mesmo nvel.. Exerccio 8.3: Projete um circuito lgico cuja sada seja nvel ALTO sempre que A e B forem nvel ALTO, enquanto C e D estiverem em nvel BAIXO ou ambas em nvel ALTO. 8.1 Cdigos

No campo da Eletrnica Digital existem vrios cdigos. Por exemplo, um nmero decimal pode ser representado por um nmero binrio equivalente, sendo que os 0s e 1s do nmero binrio podem ser entendidos como uma representao codificada do nmero decimal. Quando um nmero decimal representado pelo seu nmero binrio equivalente, dizemos que uma codificao em binrio puro.
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8.1.1 Decimal Codificado em Binrio

Se cada dgito de um nmero decimal for representado pelo seu equivalente binrio, o resultado ser um cdigo denominado decimal codificado em binrio (BCD binary-coded-decimal). Este um cdigo de quatro bits, pois o maior nmero decimal, 9, representado por um nmero binrio de quatro bits. Abaixo est a tabela que mostra relao entre os nmeros decimais de 0 a 9 e seus respectivos cdigos BCD.
Decimal BCD B C 0 0 0 0 0 1 0 1 1 1 1 0 1 1 1 1 0 0 0 0

0 1 2 3 4 5 6 7 8 9

A 0 0 0 0 0 0 0 0 1 1

D 0 1 0 1 1 1 0 1 0 1

Exerccio resolvido 8.1: Codifique em binrio o nmero decimal 874.

Para convertermos o numero 87410 devemos escrever cada digito decimal no seu correspondente binrio de 4 bits, conforme visto abaixo: 8 1000 7 0111 4 0100

decimal BCD

Portanto o numero 87410 , em BCD, 100001110100.


Exerccio resolvido 8.2: Converta 0110100000111001 (BCD) em seu equivalente decimal.

Para encontrarmos o nmero decimal correspondente a um nmero em BCD, devemos separar o nmero BCD em grupos de 4 bits e converta cada grupo em decimal. 0110 6 1000 8 0011 3 1001 9

decimal BCD

Portanto o nmero BCD 0110100000111001 corresponde ao decimal 6839.


8.1.2 Cdigo Gray

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O cdigo Gray tem a propriedade de apenas um bit mudar entre dois nmeros sucessivos na seqncia. Abaixo est a tabela que mostra relao entre os nmeros decimais de 0 a 9 e seus respectivos cdigos Gray.
Decimal Gray G2 G1 G0 0 0 0 0 0 1 0 1 1 0 1 0 1 1 0 1 1 1 1 0 1 1 0 0 1 0 0 1 0 1 1 1 1 1 1 0 0 1 0 0 1 1 0 0 1 0 0 0

0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15

G3 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1

Exerccio 8.4: Converta o nmero binrio 100 para o cdigo gray. Exerccio 8.5: Idem exerccio 8.4 para o nmero binrio 111. 8.1.3 Relaes entre as Representaes Numricas

A tabela abaixo mostra a representao dos nmeros decimais de 0 a 15 nos sistemas binrio e hexadecimal e nos cdigos BCD e Gray.
Decimal 0 1 2 3 4 5 6 7 8 Binrio 0 1 10 11 100 101 110 111 1000 Hexadecinal 0 1 2 3 4 5 6 7 8 BCD 0000 0001 0010 0011 0100 0101 0110 0111 1000 GRAY 0000 0001 0011 0010 0110 0111 0101 0100 1100 (Continua)

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(Continuao) Decimal Binrio 9 1001 10 1010 11 1011 12 1100 13 1101 14 1110 15 1111
8.2 Decodificadores

Hexadecinal 9 A B C D E F

BCD 1001 0001 0000 0001 0001 0001 0010 0001 0011 0001 0100 0001 0101

GRAY 1101 1111 1110 1010 1011 1001 1000

Chamamos de decodificador o circuito combinacional que torna possvel a passagem de um cdigo desconhecido para outro conhecido. Por exemplo, podemos ter um decodificador que passe o cdigo BCD para o decimal. Na srie 40 CMOS, temos o CI 4028 responsvel por essa decodificao. Abaixo apresentada a tabela verdade com as e expresses para um decodificador BCD para decimal.
A 0 0 0 0 0 0 0 0 1 1 B 0 0 0 0 1 1 1 1 0 0 C 0 0 1 1 0 0 1 1 0 0 D 0 1 0 1 0 1 0 1 0 1 S Q0 Q1 Q2 Q3 Q4 Q5 Q6 Q7 Q8 Q9

ABCD ABCD B CD B CD BC D BC D BCD BCD


AD AD

O circuito construdo a partir da tabela exibido na figura 8.12.

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Figura 8.12: Circuito decodificador BCD para decimal 60

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Exerccio 8.6: Projete um decodificador de trs linhas para oito linhas. 8.3 Decodificador BCD para Display de 7 Segmentos

O display de 7 segmentos (7-seg) permite escrevermos nmeros decimais de 0 a 9 e alguns outros smbolos. A figura 8.13 representa uma unidade display genrica juntamente com os algarismos de 0 a 9 representados quando os segmentos (nomeados de a a g) so ativados de forma conveniente.

Figura 8.13: Display de 7-seg genrico

O display a ser estudado nesse texto o display que tem cada segmento composto por um LED, chamado de display de LEDs. Existem dois tipos de display de LEDs: o de catodo comum e o de anodo comum. O display tipo catodo comum aquele que possui todos os catodos dos LEDs interligados, sendo necessrio aplicar nvel 1 ao anodo do respectivo segmento para que ele acenda. J o de anodo comum possui todos os anodos interligados, sendo necessrio aplicar nvel 0 ao catodo do respectivo segmento. Na figura 8.14 temos o diagrama de blocos do decodificador BCD para display de 7 segmentos.

Figura 8.14: Decodificador BCD para display 7-Seg

A tabela verdade para o decodificador da figura 8.14, usando um display de catodo comum, pode ser vista abaixo. Para acionar um display de anodo comum basta substituir os valores 1s por 0s em cada segmento.

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Caracteres

Display

BCD

Cdigo 7-seg

A B C D a b c d e f g 0

0 0 0 0 1 1 1 1 1 1 0

0 0 0 1 0 1 1 0 0 0 0

0 0 1 0 1 1 0 1 1 0 1

0 0 1 1 1 1 1 1 0 0 1

0 1 0 0 0 1 1 0 0 1 1

0 1 0 1 1 0 1 1 0 1 1

0 1 1 0 1 0 1 1 1 1 1

0 1 1 1 1 1 1 0 0 0 0

1 0 0 0 1 1 1 1 1 1 1

1 0 0 1 1 1 1 1 0 1 1

Exerccio 8.7: Construa o circuito lgico para um decodificador BCD para 7-seg, cujo acionamento realizado por lgica positiva. Exerccio resolvido 8.3: Construa um decodificador para escrever a seqncia F O C A S num display de 7-seg de catodo comum atravs de uma lgica positiva.

Para resolver este exerccio necessrio saber quantas condies de entrada so necessrias para escrever os cinco caracteres. Com dois bits possvel escrever quatros casos (22 = 4), insuficientes para o nosso problema. Com trs bits podemos escrever oito casos (24 = 8), mais que suficientes. Portanto nosso quadro de possibilidades ser alimentado por trs bits que iro gerar oito casos dos quais apenas cinco ser usado, conforme a tabela abaixo.

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Display

B C D a b c d e f g

0 0 0 1 0 0 0 1 1 1

0 0 1 1 1 1 1 1 1 0

0 1 0 1 0 0 1 1 1 0

0 1 1 1 1 1 0 1 1 1

1 0 0 1 0 1 1 0 1 1

1 0 1 X X X X X X X

1 1 0 X X X X X X X

1 1 1 X X X X X X X

Como o sexto, o stimo e o oitavo caso no so de interesse, podemos preencher os segmentos com condies de irrelevncia. Transpondo os valores desta tabela verdade para o mapa-K e o agrupando encontramos as seguintes expresses para cada segmento: a = 1 , b = C , c = A + C , d = A + B C + BC = A + B C , e = A , f = 1 , g = BC + B C = B C . De posse das expresses podemos implementar o circuito lgico, visto na figura 8.15.

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Figura 8.15: Circuito exerccio resolvido 8.3

Exerccio 8.8: Projete o mesmo circuito do exerccio resolvido 8.3, porm para lgica negativa e com display de anodo comum. 8.4 Codificadores

Chamamos de codificador o circuito combinacional que faz o inverso do decodificador, ou seja, torna possvel a passagem de um cdigo conhecido para um desconhecido.
Exerccio 8.9: Projete um circuito combinacional que codifique o sistema decimal em um cdigo binrio puro.

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9 OPERAES COM NMEROS BINRIOS

Neste captulo sero descritos os procedimentos para se efetuarem as operaes de adio e subtrao envolvendo nmeros binrios.
9.1 Adio Binria

A operao de adio de dois nmeros binrios realizada da mesma forma que a realizada para dois nmeros decimais. Na soma de dois dgitos binrios, que estejam em qualquer posio, apenas quatro casos podem ocorrer, conforme visto abaixo: 0+0= 1+0= 1+1= 1+1+1= 0 1 10 = 0 + carry1 de 1 para prxima posio 11 = 1 + carry de 1 para prxima posio

O ltimo caso ocorre quando dois bits de uma determinada posio esto em nvel 1 e h um carry da posio anterior. Abaixo so apresentados alguns exemplos de adio de dois nmeros binrios (entre parnteses o decimal equivalente): 011 (3) + 110 (6) 1001 (9) 1001 (9) + 1111 (15) 11000 (24) 110 (6) + 111 (7) 1101 (13)

Em sistemas digitais no necessrio considerar a adio de mais de dois nmeros binrios de uma s vez. Quando mais de dois nmeros devem ser somados, o sistema soma os dois primeiros e ao resultado soma o terceiro nmero, e assim por diante.
9.2 Representao de Nmeros com Sinal

Como sistemas digitais realizam operaes tanto com nmeros positivos quanto negativos necessrio representar, de alguma forma, o sinal do nmero (-/+). Para isso definido o bit de sinal que acrescentado esquerda do nmero. A conveno adotada que um 0 no bit de sinal representa um nmero positivo e um 1 no bit de sinal representa um nmero negativo. Isso est ilustrado na figura 9.1 e na figura 9.2 A6 0 A5 1 A4 1 A3 0 A2 1 A1 0 A0 0 = +5210

Bit de sinal (+) Figura 9.1: Representao de um nmero binrio com sinal positivo

Carry operao de transporte de um bit 1 para prxima posio esquerda do nmero. 65

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A6 1

A5 1

A4 1

A3 0

A2 1

A1 0

A0 0 = -5210

Bit de sinal (-) Figura 9.2: Representao de um nmero binrio com sinal negativo

Os nmeros da figura 9.1 e da figura 9.2 so constitudos de um bit de sinal e seis bits de magnitude2. Esta representao de nmeros com sinal denominada sistema sinal-magnitude.
9.2.1 Nmeros Binrios na Forma de Complemento de 1

A obteno do complemento de 1 de um nmero binrio se d pela troca de cada bit do nmero pelo seu complemento. Um exemplo desse processo descrito abaixo:

1 0

0 1

1 0

1 0

0 1

1 0

nmero binrio original complementa-se cada bit para obter o complemento de 1

Dessa forma o complemento de 1 de 101101 010010.


9.2.2 Nmeros Binrios na Forma de Complemento de 2

O complemento de 2 de um nmero binrio obtido somando-se 1 ao bit menos significativo (LSB) do seu complemento de 1. O processo descrito abaixo: 101101 010010 + 1 010011 nmero binrio original complementa-se cada bit para obter o complemento de 1 soma-se 1 para obter o complemento de 2 complemento de 2 do nmero binrio original

Desta forma o nmero 010011 a representao em complemento de 2 do nmero binrio original 101101.
9.2.3 Representao de Nmeros com Sinal Usando Complemento de 2

O sistema de complemento de 2 mais utilizado por sistemas digitais para a representao de nmeros com sinais porque a implementao do circuito menos complexa que no sistema sinal-magnitude. O sistema de complemento de 2 para representao de nmeros com sinal funciona da seguinte forma:

Se o nmero for positivo, a magnitude representada na forma binria direta e um

Os bits de magnitude correspondem ao equivalente binrio direto do valor decimal representado. 66

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bit de sinal 0 colocado em frente ao bit mais significativo (MSB), conforme visto na figura 9.3 (a). Se o nmero for negativo, a magnitude representada na sua forma do complemento de 2 e um bit de sinal 1 colocado em frente ao MSB, conforme visto na figura 9.3 (b). O sistema de complemento de 2 usado para representar nmeros com sinal porque, conforme ser visto, nos permite realizar a operao de subtrao efetuando, na verdade, uma adio. Isto conveniente porque o sistema digital pode usar o mesmo circuito para a operao de soma e subtrao. A6 0 A5 1 A4 1 A3 0 A2 1 A1 0 A0 0 = +4510 (a)

Binrio Verdadeiro Bit de sinal (+)

A6 0

A5 1

A4 1

A3 0

A2 1

A1 0

A0 0 = -4510 (b)

Complemento de 2 Bit de sinal (-) Figura 9.3: Representao de nmeros com sinal na forma de complemento de 2

Exerccio resolvido 9.1: Represente cada um dos seguintes nmeros decimais com sinal como um nmero binrio com sinal no sistema de complemento de 2. Use um total de 5 bits incluindo o bit de sinal.

(a) +13

(b) -9

(c) -2

(a) Como o nmero positivo, a magnitude (13) representada na forma direta, anexando um bit de sinal, conforme visto abaixo: +13 = 01101 (em negrito o bit de sinal). (b) Para determinar a representao para -9, escreve-se a representao para +9, incluindo o bit de sinal, assim segue-se calculando o complemento de 2 a fim de obter a representao para -9, conforme descrito abaixo: +9 = 01001 10110 + 1 -9 = 10111 nmero binrio original, incluindo bit de sinal complemento de 1d de cada bit, incluindo bit de sinal soma-se 1 ao LSB representao de -9 em complemento de 2

(c) Comece escrevendo +2 usando 5 bits: +2 = 00010 11101 1 + -2 = 11110 nmero binrio original, incluindo bit de sinal complemento de 1 de cada bit, incluindo bit de sinal soma-se 1 ao LSB representao de -2 em complemento de 2
67

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9.2.4 Negao

Negao a operao de converso de um nmero positivo em seu equivalente negativo e vice-versa. Abaixo descrito o procedimento de negao para o nmero decimal +9 no formato binrio de oito bits: Iniciar com 00001001 Fazer o complemento de 2 (negao) 11110111 Negar novamente 00001001 +9 -9 +9

A operao de negao altera o nmero para seu equivalente de sinal oposto.


Exerccio resolvido 9.2: Cada um dos seguintes nmeros um nmero binrio com sinal no sistema do complemento de 2. Determine o valor decimal em cada caso:

(a) 01100

(b) 11010

(c) 10001

(a) Como o bit de sinal 0, o nmero binrio positivo. Desta forma os outros quatro bits restantes representam a magnitude direta do nmero. Portanto 11002 = 1210, assim o nmero decimal +12. (b) O bit de sinal neste caso 1, indicando que o nmero binrio negativo, entretanto no podemos dizer qual sua magnitude sem antes fazer a negao para convert-lo no seu equivalente positivo. Isto est descrito abaixo: 11010 00101 + 1 00110 nmero negativo original, incluindo bit de sinal complemento de 1 de cada bit, incluindo bit de sinal soma-se 1 ao LSB +6

Visto que o resultado da operao negao 00110 = +6, o nmero original tem de ser equivalente a -6. (c) Seguindo o mesmo procedimento realizado em (b): 10001 01110 + 1 01111 nmero negativo original, incluindo bit de sinal complemento de 1 de cada bit, incluindo bit de sinal soma-se 1 ao LSB +15

Desta forma, 10001 = -15.


9.2.5 Caso Especial na Representao de Complemento de 2

Sempre que um nmero com sinal tiver um 1 no bit de sinal e todos os bits de magnitude forem 0, seu equivalente decimal ser -2N, em que N o nmero de bits da magnitude. Por exemplo:

68

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1000 = -23 10000 = -24 100000 = -25

= -8 = -16 = -32

Por estes nmeros estarem no limite negativo do intervalo de nmeros que podem ser representados com esses bits, ao se tomar o complemento de 2 (negao) se produz o mesmo valor do nmero inicial. Quando o sinal destes nmeros especiais so estendidos3 o processo formal de negao funciona. A faixa completa de valores que pode ser representada no sistema de complemento de 2 com N bits de magnitude - 2N a + (2N - 1) Existe um total de 2N+1 diferentes valores, incluindo o zero. Na tabela abaixo esto relacionados todos os nmeros com sinal que podem ser representados com quatro bits usando o sistema de complemento de 2.
Binrio com Sinal Usando Complemento de 2

Valor Decimal

+ 7 = 23 + 1 +6 +5 +4 +3 +2 +1 0 -1 -2 -3 -4 -5 -6 -7 - 8 = - 23

0111 0110 0101 0100 0011 0010 0001 0000 1111 1110 1101 1100 1011 1010 1001 1000

Exerccio resolvido 9.3: Qual faixa de valores de nmeros decimais (a) sem sinal e (b) com sinal que pode ser representada com um byte?
3

Quando um nmero positivo tem um nmero de bits de magnitude menor do qual deve ser representado num sistema digital, pode-se estender o bit de sinal, i.., acrescentar zeros esquerda do nmero at satisfazer a condio do sistema. O mesmo pode ser feito com um nmero negativo que esteja nas mesmas condies acima descritas, porm em vez de acrescentar zeros, so acrescentados uns a esquerda do nmero. 69

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(a) Como um byte corresponde a oito bits e o interesse representar nmeros sem sinal, todos estes oito bits so usados para representar a magnitude. Portanto a faixa de valores 000000002 = 010 a 111111112 = 25510 Isso corresponde a um total de 28 = 256 valores diferentes. (b) Como o interesse representar nmeros de oito bits com sinal, a disponibilidade de sete bits para a magnitude do nmero, visto que o MSB destinado a representar o bit de sinal. Desta forma tem-se como maior valor negativo 100000002 = -27 = -12810 e como maior valor positivo 011111112 = +27 - 1 = +12710 Visto que existem sete bits de magnitude (N = 7), ento existem 2N+1 = 27+1 = 256 valores diferentes.
9.3 Adio no Sistema de Complemento de 2

Passamos agora a analisar as operaes de adio e subtrao realizadas por sistemas digitais que fazem uso da representao de complemento de 2 para nmeros negativos. Para essa anlise sero apresentados cinco casos. importante observar que sobre o bit de sinal de cada nmero realizada a mesma operao que feita sobre os bits de magnitude.
Caso I: Dois nmeros positivos. A adio de dois nmeros positivos feita diretamente. Considere a adio de +9 com +4:

+9 +4

0 0 0

1001 0100 1101


Bits de sinal

(1 parcela) (2 parcela) (soma = +13)

Nas operaes aritmticas realizadas no sistema de complemento de 2, as duas quantidades numricas que esto sendo operadas sempre devem ter o mesmo nmero de bits, assim como o resultado. Isto observado no exemplo acima, observe tambm que os bits de sinal da 1 parcela e da 2 parcela so ambos 0, logo o bit de sinal da soma tambm 0, indicando que o resultado positivo.
Caso II: Um nmero positivo e um outro menor negativo. Considere a adio de +9 com -4. Lembre-se de que -4 deve ser representado na forma do complemento de 2. Assim, +4 (00100) tm de ser convertido para -4 (11011).
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+9 -4
Estouro! Bit desconsiderado

0 1 1 0

1001 1100 0101


Bits de sinal

(1 parcela) (2 parcela) (soma = +5)

Como o nmero de bits na operao deve permanecer constante, o bit (carry) que extrapola a quantidade inicial sempre deve ser desconsiderado. Dessa forma sempre que a operao resultar na extrapolao do nmero de bits inicial (bits da parcelas), o carry gerado a partir do MSB sempre deve ser desconsiderado.
Caso III: Um nmero positivo e outro maior negativo. Considere a adio de -9 com +4:

-9 +4

1 0 1

0111 0100 1011


Bits de sinal

(1 parcela) (2 parcela)

Neste caso a soma gerou um bit de sinal 1 que indica um nmero negativo. Para se obter a magnitude da soma (aqui representada em complemento de 2) precisa-se fazer o processo de negao do nmero que resultou da soma usando apenas os bits de magnitude, ou seja, fazer o complemento de 2 do nmero binrio 1011. Isto resulta em 0101 = 5, portanto o resultado da soma -5.
Caso IV: Dois nmeros negativos.

-9 -4
Estouro! Bit desconsiderado

1 1 1 1

0111 1100 0011


Bits de sinal

(1 parcela) (2 parcela)

Como no caso III, o resultado um nmero negativo representado em complemento de 2, portanto o nmero resultante da operao 10011, ento sobre seus bits de magnitude deve-se efetuar a negao, desta forma temos o resultado igual a -13.
Caso V: Nmeros iguais e de sinais opostos.

-9 +9
Estouro! Bit desconsiderado

1 0 1 0

0111 1001 0000


Bits de sinal

(1 parcela) (2 parcela)

Evidentemente, o resultado zero, conforme o esperado.


Exerccio 1: Efetue a soma dos seguintes pares de nmeros com sinal. Expresse a soma como um nmero binrio com sinal e como um nmero decimal.

(a) 100111 + 111011

(b) 100111 + 011001

9.4 Subtrao no Sistema de Complemento de 2


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A operao de subtrao no sistema de complemento de 2, na verdade, j foi descrita nos casos apresentados na seo 9.3. Ao efetuar a subtrao de um nmero binrio (o subtraendo) de outro nmero binrio (o minuendo), use os seguintes procedimentos: Faa a operao de negao do subtraendo. Isso mudar o subtraendo para o seu valor equivalente com sinal oposto. Adicione esse nmero obtido ao minuendo. O resultado dessa adio representa a diferena entre o subtraendo e o minuendo.

Qualquer operao de subtrao torna-se, na realidade, uma operao de adio quando utilizado o sistema de complemento de 2. importante ressaltar que em todas as operaes aritmticas em complemento de 2, necessrio que os dois nmeros tenham o mesmo nmero de bits em suas representaes.
9.5 Overflow Aritmtico

Nas operaes aritmticas de adio e subtrao em complemento de 2, os dois nmeros envolvidos, bem como o resultado, devem ter o mesmo nmero de bits. Podem ocorrer casos, como os vistos na seo 9.3, em que um bit 1 extrapola a quantidade de bits necessrios para a representao do resultado correto e nesses casos basta desconsiderar este bit, pois ele no interfere no bit de sinal. Entretanto existem casos em que a soma gera um overflow (transbordamento) na posio do bit de sinal, isso ocorre quando o resultado da soma precisa de um nmero maior de bits que as parcelas para representar a sua magnitude. Abaixo apresentado um exemplo em que ocorre um overflow: +9 +8
sinal incorreto

1 0 1

1001 1000 0001


magnitude incorreta

No exemplo a soma de dois nmeros positivos est gerando um nmero negativo, que obviamente incorreto. A resposta correta deveria ser +17, mas a magnitude 17 requer mais que quatro bits, portanto ocorreu um transbordamento na posio do bit de sinal.
9.5.1 Crculos de Nmeros e Aritmtica Binria

O conceito de aritmtica com sinal e overflow melhor entendido fazendo uso do circulo de nmeros apresentado na figura 1.3. Observe que h duas formas de olhar para esse circulo. Ele pode ser pensado como um crculo de nmeros sem sinal (como mostra o anel externo), com um valor mnimo de 0 e mximo de 15, ou como nmeros com sinal na forma de complemento de 2 (como mostra o anel interno), com valor mximo de 7 e mnimo de -8. Para somar usando o crculo de nmeros, basta comear no valor da primeira parcela e avanar o nmero de casas indicado na segunda parcela ao redor do crculo no sentido horrio. Para a operao de subtrao, comea-se no valor do
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minuendo e desloca-se, no sentido anti-horrio, o nmero de casas indicadas no subtraendo. Qualquer operao de subtrao entre nmeros de quatro bits de sinal oposto que produza um resultado maior do que 7 ou menor que -8 um overflow do formato de quatro bits e produz uma resposta incorreta.

Figura 9.4: Circulo numrico de quatro bits.

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10 CIRCUITOS ARITMTICOS

A partir de agora sero estudados os circuitos responsveis, dentro da eletrnica digital, por realizarem as operaes aritmticas discutidas no captulo anterior. Estes circuitos so denominados circuitos aritmticos.
10.1 Projeto de um Somador Completo

O circuito aritmtico denominado somador completo (Full Adder FA) um circuito que realiza a soma de dois nmeros binrios de um bit. Entretanto um FA tem, alm das entradas A e B destinadas aos valores das parcelas, uma outra entrada CIN (carry in) que corresponde a um bit 1 de transporte proveniente de uma posio anterior ao nmero que esta sendo somado, isto ocorre quando os FAs esto conectados em cascata conforme veremos mais adiante no estudo do somador binrio paralelo. Um FA tem uma sada S que o resultado da soma dos bits e uma sada COUT (carry out) que corresponde a um transporte de sada que gerado quando somamos dois bits cheios. Para implementarmos o circuito de um FA construmos a tabela abaixo:
Entradas de bits da primeira parcela Entradas de bits da segunda parcela Entradas de bits do carry Sada de bits da soma Sada de bits do carry

A 0 0 0 0 1 1 1 1

B 0 0 1 1 0 0 1 1

CIN 0 1 0 1 0 1 0 1

S 0 1 1 0 1 0 0 1

COUT 0 0 0 1 0 1 1 1

A partir da tabela, aplicando o mtodo da soma de produtos, chegamos a expresso para a sada S:
S = A B CIN + A BC IN + AB C IN + ABC IN

Fazendo uso do mtodo algbrico para simplificao de expresses booleanas chegamos a expresso:

S = A [B CIN ].
Agora necessrio encontrar a expresso booleana para a sada COUT, para isso usamos o mesmo mtodo utilizado para encontrar a sada S:

COUT = A BCIN + AB CIN + ABCIN + ABC IN


Simplificando esta expresso chegamos a:
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COUT = AB + ACIN + BCIN .

A partir das expresses para S e COUT, podemos implementar o circuito de um somador completo, conforme visto abaixo na figura 10.1:

Figura 10.1: Circuito para um somador completo

Na figura 10.2 o somador completo est representado em bloco.

Figura 10.2: Representao em bloco para um somador completo

10.1.1 Meio Somador

Existem casos em que necessrio um circuito que some apenas dois bits de entrada, para gerar uma soma e um carry como sadas. Um circuito especial pode ser projetado para realizar a soma de dois bits, A e B, e gerar uma soma (S) e um carry
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(COUT). Este circuito recebe o nome de meio somador (Half Adder HA). A operao deste circuito similar do FA, apenas com a exceo de no ter a entrada CIN. A operao de um HA pode ser descrita atravs da tabela abaixo:
Entradas de bits da primeira parcela Entradas de bits da segunda parcela Sada de bits da soma Sada de bits do carry

A 0 0 1 1

B 0 1 0 1

S 0 1 1 0

COUT 0 0 0 1

A partir da tabela encontramos a seguinte expresso para S:


S = AB

Para COUT a expresso obtida :


COUT = A B

A partir das expresses acima implementamos o circuito para um meio somador. O circuito pode ser visto na figura 10.3 e a representao em bloco na figura 10.4.

Figura 10.3: Circuito para um meio somador

Figura 10.4: Representao em bloco para um meio somador 76

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10.1.2 Somador Completo a Partir de Meio Somador

A partir de dois meios somadores e uma porta OR possvel construir um somador completo. Um exemplo pode ser visto na figura 10.5.

Figura 10.5: Somador completo a partir de meio somador

Neste caso da construo de um somador completo a partir de meio somador, a expresso para o COUT da forma:
COUT = AB + ( A B )C IN .
Exerccio 10.1: Mostre passo-a-passo a obteno da expresso para o COUT para um somador completo a partir de meio somador. 10.2 Somador Binrio Paralelo

Em sistemas digitais estamos, muitas vezes, interessados em somar quantidades com mais de 1 bit (parcelas com mais de um bit), neste caso um nico FA no suficiente. Portanto necessrio interligar os FAs de maneira que se possa obter, por exemplo, a soma de dois numero de cinco bits.

Figura 10.6: Processo tpico de soma binria

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A figura 10.6 nos fornece uma idia de como interligar os FAs de maneira a se obter a soma de dois nmeros de cinco bits, essa idia expressa na figura 10.7 onde mostra cinco FAs ligados em cascata formando um somador binrio paralelo.

Figura 10.7: Somador binrio paralelo de cinco bits

Embora a figura 10.7 represente um somador paralelo de cinco bits, podemos estender a capacidade de bits de cada parcela aumentando o nmero de faz. Na figura as sadas (S0 a S4) representam o valor da soma onde S0 representa o LSB e S4 representa o MSB , entretanto quando se est somando nmeros sem sinal, o ltimo carry (no caso C5) pode ser considerado como o MSB, podendo, ento, o somador efetuar operaes que extrapolem o nmero de bits das parcelas. Em geral o carry inicial assume o valor 0, mas existem situaes, que veremos mais adiante, em que o carry inicial no 0, podendo assumir o valor 1.
10.3 Somador Paralelo em Circuito Integrado

Nesta seo ser apresentado o circuito integrado 4008 que um somador paralelo de quatro bits. Na figura 10.8 apresentado o diagrama em bloco CI 4008. A ampliao do numero de bits pode ser realizada atravs da ligao em cascata de dois ou mais, conforme a necessidade, de CIs 4008. A conexo em cascata de dois CIs pode ser visualizada na figura 10.9 e a distribuio de pinos num encapsulamento dip16 na figura 10.10.

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Figura 10.8: Representao em bloco do CI 4008

Figura 10.9: Conexo em cascata de dois 4008

Figura 10.10: Distribuio de pinos do CI 4008

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Na figura 10.9 o FA mais a esquerda chamado de somador de alta ordem e o da direita de somador de baixa ordem.
10.4 Uso de Somadores Paralelos no Sistema de Complemento de 2

Como vimos usando o sistema de complemento de 2, a operao de subtrao entre dois nmeros binrios na realidade se torna uma operao de soma. Desta forma podemos usar circuitos somadores para realizar as operaes de soma e subtrao. Como foi visto no captulo 9 a operao de adio (ou subtrao) em nmeros com sinal realizada tambm sobre o bit de sinal, portanto o resultado da operao deve ter o mesmo nmero de bits das parcelas, ou seja, se cada parcela composta por quatro bits, incluindo o bit de sinal, a resposta da operao deve tambm ter quatro bits, incluindo o bit de sinal.
10.4.1 Adio

A operao de adio semelhante a vista na seo 10.3 com a diferena de no ser possvel usar o ltimo carry como MSB na soma de dois nmeros positivos, pois o resultado da soma est limitada ao nmero de bits das parcelas, ou seja, a resposta no deve ser maior que 2N-1, onde N o nmero de bits das parcelas, caso contrrio ocorre um overflow. Um caso tpico de transbordamento pode ser gerado quando, usando nmeros com sinal, efetua-se a soma:
0111 + 0001 = 1000

Como sabemos, nesses nmeros temos um bit de sinal e trs bits de magnitude, portanto devemos ter como resultado da adio um nmero com quatro bits sendo um deles o que representa o sinal do resultado. Como se percebe o resultado da soma gerou um valor incorreto, pois o bit de sinal indica um nmero negativo como resposta e como sabemos a soma de dois nmeros positivos no poder resultar em um nmero negativo. importante observar que o carry de entrada deve ser 0.
10.4.2 Subtrao

Para se efetuar a operao de subtrao, o subtraendo deve ser transformado em complemento de 2. Para relembrar, o complemento de 2 de um nmero se d pela complementao de cada bit do nmero e a esse resultado soma se 12 ao LSB. Portanto se quisermos realizar a operao [A] [B]1 no CI 4008 basta complementar os bits da entrada [B] e colocarmos o carry de entrada em nvel alto. O circuito subtrator pode ser visto na figura 10.11.

Notao usual para registradores. Aqui usamos para representar o conjunto de bits da entrada de um somador paralelo. 80

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Figura 10.11: CI 4008 como subtrator

10.4.3 Adio e Subtrao Combinadas

A partir de um CI somador possvel implementar um circuito que execute as operaes de adio e subtrao (subtrao no sistema de complemento de 2) de dois nmeros atravs de um sinal de controle ADD/SUB. Este circuito mostrado na figura 10.12. Quando ADD/SUB for 1, o circuito somador/subtrator executar a operao de soma dos nmeros [A] e [B], porm se ADD/SUB for 0, o circuito somador/subtrator realizar a operao [A] [B].

Figura 10.12: Somador/subtrator paralelo (sistema de complemento de 2)

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