TALLER BUS PCI

Desarrollo 1. La Ley de Moore predijo una observacin y con el paso del tiempo cambi. Qu cambios sufri y cules fueron sus consecuencias? En 1965, el ingeniero Gordon Moore afirm que el nmero de transistores por pulgada en circuitos integrados se duplicaba cada ao y que la tendencia continuara durante las siguientes dos dcadas. Ms tarde, en 1975, modific su propia ley al afirmar que el ritmo bajara, y que la capacidad de integracin se duplicara aproximadamente cada 24 meses. Esta progresin de crecimiento exponencial, duplicar la capacidad de los circuitos integrados cada dos aos. Moore predice que su Ley sobre la potencia de los microprocesadores dejar de servir en 10 aos. La consecuencia directa de la Ley de Moore es que los precios bajan al mismo tiempo que las prestaciones de los ordenadores suben: la computadora que hoy vale 3000 dlares costar la mitad al ao siguiente y estar obsoleta en dos aos. Desde hace 26 aos los transistores en un chip se han incrementado aproximadamente 3200 veces. Cuando se formul aun no existan los procesadores, inventados en 1971, ni los ordenadores personales, popularizados en los aos 1980. 2. El bus del futuro es el PCI de Intel? Sandy Bridge es la nueva tecnologa que lanzo INTEL a finales del 2010 y Los primeros procesadores Intel Sandy Bridge-E para PCs de sobremesa que saldrn en el cuarto trimestre de 2011. Este trae como principal novedad una evolucin en el proceso de fabricacin reducindose a 22nm, y traer la tecnologa PCI-E 3.0, bus de Entrada/Salida. Su principal avance frente a PCI 2.0 ser su mayor velocidad con transferencia de datos hasta ocho 8 giga transferencias por segundo. Es por eso que es considerado como el bus del futuro. PCI Express dobla el ancho de banda disponible en los dispositivos que la utilizan, de 500 MB/s por canal en cada direccin a 1 GB/s por canal en cada direccin. Esto significa que una ranura PCI Express Gen 3 x16 puede proporcionar un ancho de banda total de 32 GB/s, en comparacin con los 16 GB/s disponibles a travs de una ranura Gen 2 similar.

3. El bus PCI depende del reloj de la CPU? Explique. El bus PCI es totalmente independiente de la CPU, ya que entre la CPU y el bus PCI se instalar siempre un controlador de bus PCI. Esto hace que el bus PCI no dependa del reloj de la CPU, porque est separado de ella por el controlador del bus. Por ejemplo si se instalara una CPU ms rpida en nuestro ordenador, no habra de que preocuparse porque las tarjetas de expansin instaladas no podran soportar las frecuencias de reloj superiores, pues con la separacin del bus PCI de la CPU stas no son influidas por esas frecuencias de reloj.

4. A qu velocidad de reloj trabaja el bus PCI? Cuntos bits puede transferir? Cul es su ancho de banda? La versin original del bus PCI es de 32 bits de ancho y su velocidad de reloj es de 33 MHz, lo que en teora permite un rendimiento de 132 Mb/s a 32 bits. En las arquitecturas de 64 bits, el bus funciona a 64 bits y su rendimiento terico es de 264 Mb/s. Con el fin de actualizar el estndar PCI, se form un grupo de inters compuesto por un gran nmero de fabricantes, apodado PCI-SIG (Grupo de inters especial de PCI). Se publicaron actualizaciones del bus. La versin 2.0 del 30 de abril de 1993 defini la forma de los conectores y las tarjetas adicionales, y le confiri una velocidad de reloj de 66 MHz, en contraste con los 33 MHz de la versin 1.0. De esta manera se logr duplicar el rendimiento terico hasta alcanzar los 266 MHz a 32 bits. En septiembre de 1999, tuvo lugar un cambio importante en el bus PCI, cambio que fue conocido como PCI-X. El bus PCI-X 1.0 admite frecuencias de 66, 100 y 133 MHz. Dicho bus es completamente compatible con el formato PCI, y las ranuras PCI-X admiten tarjetas de formato PCI y viceversa. La revisin 2.0 del bus PCI-X admite frecuencias de 66, 100, 133, 266 y 533 MHz, y permite un rendimiento de 4,27 Gb/s a 64 bits.

A continuacin anexo una tabla que resume las diferentes revisiones del PCI:

5. Qu incidencia tiene en la velocidad del procesador el uso de varios dispositivos PCI al mismo tiempo? Atreves de un dispositivo que integra el controlador de DRAM y el adaptador al bus PCI proporciona el acoplamiento al procesador y la posibilidad de generar datos a velocidades elevadas. El adaptador acta como registro de acople (buffer) de datos, puesto que la velocidad del bus PCI puede diferir de la capacidad de E/S del procesador. En un sistema multiprocesador se pueden conectar mediante adaptadores una o varias configuraciones de PCI al bus del sistema del procesador. Al bus del sistema se conectan nicamente las unidades procesador/cache, la memoria principal, los adaptadores PCI independiente de la velocidad del procesador y proporcionan la posibilidad de recibir y enviar datos rpidamente.

6. La versin actual de bus PCI tiene especificaciones de dominio pblico (gracias a INTEL) y estn soportadas por una amplia banda de la industria de procesadores y perifricos, los productos PCI fabricados por compaas diferentes son compatibles. Qu beneficio obtiene INTEL?

7. Las tarjetas de expansin PCI pueden trabajar en todos los sistemas Pero pueden ser intercambiadas de la manera que se desee? Explique Las tarjetas de expansin PCI trabajan eficientemente en todos los sistemas y pueden ser intercambiadas de la manera que se desee. Solamente los controladores de dispositivo deben naturalmente ser ajustados al sistema anfitrin (host) es decir a su correspondiente CPU. Por ejemplo si tenemos un bus PCI que emplea un conector estilo Micro Channel de 124 pines (188 en caso de una implementacin de 64 bits) pero nicamente 47 de estas conexiones se emplean en una tarjeta de expansin (49 en caso de que se trate de un adaptador bus-master); la diferencia se debe a la incorporacin de una lnea de alimentacin y otra de tierra. Cada una de las seales activas del bus PCI est bien junta o frente a una seal de alimentacin o de tierra, una tcnica que minimiza la radiacin. 8. Explique algunas lneas de seal PCI Obligatorias y otras opcionales? Obligatorias CLK (reloj) Seal de reloj que es muestreada en el flanco de subida. RST# (reset) Hace que todos los registros y seales especficas del PCI pasen al estado inicial. Seales de direcciones y datos AD [31:0] Incluye 32 lneas para datos y direcciones multiplexadas en el tiempo.

C/BE[3:0]# Se utilizan para interpretar y validar las lneas de datos y direcciones. Seales de control de interfaz FRAME# Activada por el master para indicar el comienzo y la duracin de una transferencia. Las activa al comienzo y la desactiva al final de la fase de datos. IRDY# Seal de master preparado (Initiator Ready). La proporciona el master actual del bus (el iniciador de la transaccin). Durante una lectura, indica que el master est preparado para aceptar datos; durante una escritura indica que el dato vlido est en AD. TRDY# Seal de slave preparado (Target Ready). La activa el slave al principio de la transferencia, y la desactiva cuando no puede completar la transferencia en un solo ciclo de reloj. DEVSEL# Seal de slave (dispositivo) seleccionado (Device Select). Activada por el slave cuando ha reconocido su direccin. Seales de arbitraje REO# Indica al rbitro que el dispositivo correspondiente solicita utilizar el bus. Es una lnea punto-a-punto especfica para cada dispositivo. GNT# Indica al dispositivo que el rbitro le ha cedido el acceso al bus. Es una lnea punto-a-punto especfica para cada dispositivo. Opcionales SBO# : Snoop Backoff indica un hit a una lnea de programa distinta cuando est activa. Cuando SBO# se desactiva y SDONE se activa, indican un resultado de bsqueda Lmpio, es decir, que no provee datos nuevos. SDONE : Snoop Done indica el estado del acceso de bsqueda actual. Cuando no est activa indica que el resultado est todava pendiente. Cuando esta activa indica que la bsqueda se ha completado. Lneas de seales adicionales: PRSNT[1::2]# : las seales de Present no son para ningun dispositivo, pero son provistas por las placas de expansin. Esta seal le indica al motherboard si una placa est conectada y que requerimientos de potencia posee. Son seales necesarias en placas de expansin pero opcionales en motherboards. CLKRUN# : Clock Running es una seal opcional usada como entrada a un dispositivo para determinar el estado de CLK. Es una lnea sustained tri-state usada por el recurso central para pedir permiso para detener o enlentecer CLK.

M66EN : 66MHz_Enable es una seal de entrada para los dispositivos conectados al bus que indica si sta trabaja a 66 o 33 MHz. Lneas de extensin del bus a 64 bits (opcionales): AD[63::32] : son lneas tri-state. Datos y direcciones se multiplexan en el mismo bus para llegar a los 64 bits. Durante la fase de direccionamiento los 32 bits ms significativos de los 64 son transferidos, sino se los reserva para uso posterior por parte del PCI SIG. Durante la fase de datos, los 32 bits adicionales se transfieren cuando REQ64# y ACK64# estn activas. C/BE[7::4]# : valen las mismas consideraciones que para AD[63::32]. REQ64# : Request 64 bit Transfer es una seal sustained tri-state, que cuando es activada por el master del bus indica que desea transferir datos usando 64 bits. ACK64# : Acknowledge 64 bit Transfer es una seal sustained tri-state que, cuando es activada por un dispositivo significa que ha decodificado correctamente su direccin como target del acceso actual. Indica que el target intenta transferir datos en 64 bits. PAR64 : es el bit de paridad par que protege a AD[63::32] y a C/BE[7::4

LUCIANO CASTRO GONSALEZ VIII SEMESTRE DE ING DE SISTEMAS GRUPO B.