DSPs ESTUDIO COMPARATIVO

ESTUDIO COMPARATIVO DE LOS DSPs DEL MERCADO
Alumno: Damin Martnez Muoz Dpto. Ingeniera de Telecomunicacin Universidad de Jan
Ing. Telecomunicacin
Sistemas de Procesado de Seal en Tiempo Real
INDICE
1.1 Introduccin 1.2 Evolucin Histrica 1.3 Arquitectura de los DSPs 1.4 Clasificacin de los DSPs 2 DSPs de Texas Instruments 2.1 Familia TMS320C1x 2.2 Familia TMS320C2x 2.3 Familia TMS320C2xx 2.4 Familia TMS320C3x 2.5 Familia TMS320C4x 2.6 Familia TMS320C5x 2.7 Familia TMS320C54x 2.8 Familia TMS320C8x 2.9 Familia TMS320AVxxx 3 DSPs de Motorola 3.1 Familia DSP561xx 3.2 Familia DSP5600x 3.3 DSP96002 4 DSPs de Analog Devices 4.1 Familia ADSP-2100 4.2 Familia ADSP-21cspxx 4.3 Familia ADSP-21020 4.4 Familia SHARC (ADSP-2106x) ANEXO: Tablas comparativa Bibliografa Direcciones WEB de inters 3 3 4 4 7 9 12 15 18 20 22 24 27 30 33 33 34 35 37 38 39 40 41 43 49 49
Damin Martnez Muoz
1.1 Introduccin
En el presente trabajo se pretende hacer una descripcin del mercado actual de Procesadores Digital de Seal (DSP). A pesar de que el nmero de fabricantes de DSPs es cada vez ms elevado, en este estudio slo nos vamos a centrar en los tres principales fabricantes: Texas Instruments, Motorola y Analog Devices. Primero se har un estudio pormenorizado de las diferentes familias de DSPs que ofrece cada fabricante, resaltando sus caractersticas diferenciales de unas respecto a las otras. El primer fabricante en ser abordado es Texas Instruments. Este lugar es de justicia ya que fueron los pioneros en esta nueva clase de dispositivos. El segundo fabricante estudiado es Motorola. Aunque se sum al mercado de DSPs con cierto retraso, ha conseguido ocupar un lugar destacado dentro de un mercado tan competitivo. El tercer y ltimo fabricante estudiado es Analog Devices. Este fabricante es uno de los que ha experimentado un mayor incremento de cuota de mercado en los ltimos aos. Las razones fundamentales de este desarrollo radica en la gran cantidad de memoria integrada en el mismo chip y el precio econmico. El trabajo concluye con una tabla en la que aparecen la mayor parte de los DSPs del mercado agrupados por las caractersticas de precisin que ofrecen. En esta tabla no slo aparecen los tres fabricantes anteriormente citados sino tambin el resto de fabricantes.
1.2 Evolucin Histrica

La aparicin de los DSPs se produjo a mediados de la dcada de los 80 (ao 1.984). El primer DSP que apareci en el mercado (TMS320C10 de Texas Instruments) entr a competir directamente con los Microcontroladores de 8-16 bits que haba en el mercado. Otros dispositivos con los competan eran los Microprocesadores de propsito general. Rpidamente los DSPs fueron ganando la batalla a los competidores anteriormente enumerados. Esto condujo a la aparicin de nuevos miembros, cada vez ms potentes y baratos, en este nuevo segmento del mercado. Entre las razones de este xito comercial de los DSPs estn: Elevada potencia de clculo. Emulacin, simulacin y ejecucin en tiempo real. Flexibilidad. Fiabilidad. Incremento del rendimiento del sistema. Coste reducido del sistema. En los ltimos aos hemos asistido a un crecimiento espectacular en el uso de los DSPs, comenzando a ser utilizados en campos que hasta ahora casi no haba entrado la electrnica (automocin, multimedia, entretenimiento, etc.). As mismo, su aparicin ha permitido que desarrollos que hasta entonces slo se haban realizado a
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nivel de simulacin, hayan podido ser realizados en tiempo real. El crecimiento en el mercado de los DSPs triplica el que experimenta el resto del mercado electrnico. En resumen, los DSPs han facilitado la creciente digitalizacin de los ms diferentes campos. Este desarrollo no tiene un final definido, apareciendo cada da nuevas aplicaciones en las que son usadas. Baste con echar una mirada a las revistas especializadas de Tratamiento Digital de la Seal para comprobar la anterior aseveracin.
1.3 Arquitectura de los DSPs

La arquitectura de los DSPs ha sido pensada para poder realizar la operacin MAC (multiplicacin + suma con el acumulador) en el menor ciclo de instrucciones posible. Esta operacin (MAC) es la base en el Tratamiento Digital de la Seal. Si pensamos en la implementacin de un filtro digital tenemos que las operaciones bsicas que tenemos que realizar son multiplicaciones y sumas.
y[n] = a i x (n i ) + bi x (n i )
i=0 i=0
Para conseguir este resultado, la clsica arquitectura Von Neuman ha sido modificada. En la arquitectura Von Neuman exista un nico banco de memoria en el que se encontraba tanto la memoria de programa como los datos. En la arquitectura Harvard, se diferencian la memoria de programa de la de datos.. Por tanto, una de las caractersticas bsicas de los DSPs es la existencia de varios bancos de memoria. Otro hecho diferencial es que se pretende que en un nico ciclo de instruccin se pueda decodificar la instruccin, traer dos datos de memoria, realizar una operacin MAC en la ALU y cargar la siguiente posicin de memoria de programa. Para conseguir estos resultados se recurre, aparte de aumentar el nmero de bancos de memoria, a la existencia de varias unidades de proceso trabajando en paralelo.
1.4 Clasificacin de los DSPs

Los DSPs pueden ser clasificados atendiendo a diferentes criterios. La clasificacin ms extendida es la que tiene en cuenta la precisin con que se realizan las operaciones. Atendiendo a este criterio tenemos la siguiente clasificacin: DSPs de coma fija: los datos se representan en formato de coma fija. Presentan el problema de la limitacin del rango dinmico de los datos que pueden representar. Por contra, su precio es bastante ms econmico que los de coma flotante. El nmero de bits usados para representar los datos vara entre los DSPs de 16 bits y los de 24 bits. Los primeros se aplican sobre todo en control, telecomunicaciones y codificacin de voz. Los segundos tienen prcticamente totalmente copado el mercado del audio profesional, siendo una solucin intermedia entre los DSPs de coma fija de 16 bits y los de coma flotante de 32 bits. DSPs de coma flotante: los datos son representados con formato de coma flotante. Su rango dinmico es mucho mayor que los de coma fija, aunque su precio es
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mayor. Hay unanimidad en el mercado en cuanto al nmero de bits usados para representar datos: 32 bits. Su juego de operaciones soportan tambin operaciones con datos en formato coma fija. Los nuevos miembros de ambos tipos de DSPs coinciden en que el juego de instrucciones tienden a parecerse a las de los lenguajes de alto nivel (lenguaje C sobre todo). Esto facilita el empleo de compiladores cruzados, de tal forma que facilita el proceso de programacin de los DSPs, sin tener un conocimiento de la arquitectura del DSP empleado.
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Texas Instruments
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2 DSPs de Texas Instruments

Texas Instruments engloba su conjunto de DSPs mediante el prefijo TMS320. Como ya se ha mencionado anteriormente, fue el primer fabricante de estos nuevos dispositivos all por el ao 1.984. Sus productos estn ampliamente consolidados en el mercado y ocupan una posicin de privilegio respecto a sus competidores. Sin embargo, en algunos mbitos de aplicacin el mercado lo tienen copado otros fabricantes. Las ventajas de los DSPs de Texas respecto a los de la competencia son: Gama de productos ms amplia. Lderes en soluciones de mercado. Fabricacin consolidada y compromiso de entrega. Amplia variedad en opciones de encapsulado. Mejor soporte tcnico desde la aparicin de la idea hasta la consecucin del producto. Bajo coste en sistemas de desarrollo y mdulos de evaluacin. Simuladores hardware fiables. Existencia de compiladores cruzados para lenguajes de alto nivel. Existencia de Debuggers. Existencia de Emuladores en tiempo real. Amplia librera de software para aplicaciones. Servicio hotline de asistencia tcnica, tambin accesible desde Internet Para algunos de sus productos, hay otros posibles fabricantes por lo que la dependencia tecnolgica es menor. La siguiente grfica representa las diferentes generaciones de DSPs que conforman la oferta de Texas Instruments.
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C8x Rendimiento
320C80/-40/-50
- Mximo Rendimiento - Aplicaciones Multimedia - 2 BOPS
Multiprocesador DSP
C4x
320C40-40/-50/-60 320C44-40/-50/-60
- Muy Alto Rendimiento - Procesamiento en Paralelo. - 60 MFLOPS
C3x
320C30/C30-27/-40/-50 320C/LC31 320C31-27/-40/-50/-60 320C32-40/-50
32-bit Punto Flotante
C54x
320C/LC/VC541 320C/LC/VC542 - Alto Rendimiento. 320LC543/VC543 C5x - 60 MFLOPS 320LC544/VC544 320LC545/VC545 C2xx 320C50/C50-57/-80 320LC546/VC546 320LC50 320LC548/VC548 C2x 320C/BC51/51-57/-80 320C203/LC203-40/-57/-80 320C/BC52/52-57/-80 C1x 320C204-40/-57/-80 320LC52-57 320C25/P25-40/-50 320C205-40/-57/-80 320C10/C10-25 320C26 320C/BC53/53-57/-80 320F206-40/-57/-80 320C14/P14 320LC56/57 320C28/C28-50 - 100 MIPS 320LF207-40/-57/-80 320C/P/LC15 320C203/-57/-80 320BC57S AVxxx 320C209-40/-57 320C/LC16 320C209-/57 - Alto Rendimiento 320C240-40 320C/P/LC17 320AV310 - Alta Integracin. -12 MIPS 320F240-40 320C/P17-25 40-50 MIPS 320AV120 - Muy Bajo Coste 320AV220 Optimizacin - Perifricos Rendimiento / Coste 320AV420 - 6 MIPS
40 MIPS
16-bit Coma Fija
Generacin
A continuacin veremos una a una las diferentes familias que aparecen en esta grfica.
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2.1 Familia TMS320C1X (coma fija)

Fueron los primeros DSPs que aparecieron en el mercado. Son DSPs de coma fija de 16 bits. Hay una gran cantidad de miembros en esta familia, diferencindose principalmente en el encapsulado, velocidad y configuracin de memoria interna.
Puntos destacados:
Diferentes configuraciones de Memoria RAM, ROM OTP PROM interna para una mayor flexibilidad en el diseo. En ella se encuentran muchos de los DSPs ms econmicos del mercado. Capacidad de integracin a travs de la librera cDSP. Posibilidad de escoger entre 5 versiones (C10,C14,C15,C16,C17) para optimizar los costes del sistema.
Aplicaciones Fundamentales:
Sistema antibloqueo de frenos (ABS). Instrumentos musicales. Medidores de energa. Servomecanismos y control de motores. Contestadores automticos digitales. 144 palabras de memoria RAM interna programable para el C10, 256 palabras para el resto de dispositivos C1x. 1.5k palabras de programa en ROM en el C10, 4k en el C14,C15,C17 y 8k en el C16. Opciones con 4k palabras de memoria OTP de programa. Posibilidad de direccionar hasta 64k palabras de datos externos en el C16, 4k para los dems dispositivos. Unidad aritmtico-lgica de 32 bits. 32 bits a la salida del multiplicador de la ALU (Dos entradas de 16 bits). Multiplicacin en un solo ciclo de instruccin. Hasta 4 timers internos para el control de operaciones. Hasta ocho niveles de anidamiento en la pila hardware Dos registros auxiliares. 4 canales de entrada y de salida en el C 14,C15 y C17. Registro de desplazamiento de 16 bit. Estados de espera para comunicacin con memorias/perifricos externos ms lentos.
Caractersticas :

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En la siguiente figura se desglosan los diferentes miembros que componen esta familia.
APLICACIONES EN TELECOMUNICACIN
C16
MS MEMORIA
C17
C14
FUNCIONES DE CONTROL
C15
NCLEO DE LA GAMA C1x
C10
BAJO COSTE
FAMILIA TMS320C1x
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10
Como muestra, en la siguiente figura se representa el diagrama de bloques del TMS320C15
RAM de datos 256x16
ROM de programa 4kx16
A(11-0)
D(15-0)
Registro T de 16bit Registro de desplazamiento de 16 Multiplicador16x16 bits Registro P de 32 bit ALU de 32 bits Shift L(0,1,4) 2 registros auxiliares Registro de estado
8 Puertos E/S 16 bits
Diagrama de bloques TMS320C15

2.2 Familia TMS320C2x
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Conforma la segunda generacin de DSPs de Texas Instruments. Su arquitectura interna ampla las posibilidades que ofreca la primera generacin. Al igual que sta, sus miembros son de coma fija de 16 bits.
Puntos destacados:
Diferentes configuraciones de memoria RAM, ROM OTP PROM interna para una mayor flexibilidad en el diseo. Un gran gama de herramientas de desarrollo de desarrollo desde $99, desde mdulos de inicio hasta emuladores en tiempo real. Capacidad de integracin a travs del paquete cDSP. Posibilidad de escoger entre 3 versiones (C25,C26,C28) para optimizar los costes del sistema.
Sistema de frenos antideslizamiento. Servomecanismos y control de motores. Control de robots. Telecomunicaciones. Sistemas de sonido, procesamiento de voz. Aplicaciones de filtrado digital.
Caractersticas :
544 palabras de memoria RAM interna de datos programable (incluida 256 de programa/datos). 1568 palabras de memoria RAM configurable entre programa/datos en el C26. 4k palabras de ROM de programa interna para el C25. Opciones con 4k palabras de memoria interna OTP ROM de programa. Capacidad de direccionamiento hasta un total de 128k palabras de memoria de datos/programa externa. ALU y acumulador de 32 bits. Multiplicador paralelo de 16x16 bits con resultado de 32 bits. Instrucciones de multiplicacin/acumulacin con un solo ciclo de instruccin. Mejora en las instrucciones repetitivas para conseguir un uso eficiente de la memoria de programa e incrementar la velocidad de ejecucin. Instrucciones para desplazamiento de bloques de datos/programa para facilitar la gestin de programa. Timer interno para operaciones de control. Hasta 8 registros auxiliares.
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En las dos siguientes figuras se representa el diagrama de bloques de esta familia de DSPs.
RAM de Datos B0 256x16
RAM D/P B1 256x16
ROM de Datos B2 256x16
ROM de Programa B2 256x16
A(15-0)
D(15-0)
CPU
Registro de desplazamiento de 16 bits ( L)
Puertos de E/S (16x16)
Registro T de 16 bits
Contador
ALU de 32 bits Acumulador de 32 bits ShiftL (0-7) 8 Registros Auxiliares 8 niveles de anidamiento pila Dos registros de estado Contador de repeticin
Puerto serie sncrono
Diagrama de bloques TMS320C2x

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Multiplicador/ALU TMS320C2x
BUS DE PROGRAMA
16
16
16
16
16
Desplamiento izquierda
Registro T (16)
16
MUX
Multiplicador (16x16)
32
Registro P (32)
32 32 32
Desplazamiento izquierda (0-16)

32
MUX
32
Unidad Aritmtico Lgica (ALU)

32
C C
16
Registro Acumulador (32)

32
Desplazamiento Izquierda (0-7)

2.3 Familia TMS320C2xx

Es tambin de coma fija de 16 bits e implementa diferentes mejoras a los de las generaciones anteriores.
Puntos destacados:
Potencia computacional desde 20 hasta 40 MIPS. Precios a partir de $0.12 por MIPS. Versiones de 3, 3.3 y 5V. Consumo tpico bajo: 1.9 mA/MIPS a 5V 1.1 mA/MIPS a 3 y 3.3V Encapsulado TQFP de 100 y 80 pines. Cdigo fuente compatible con las generaciones C1x y C2x. Compatibilidad hacia arriba con la generacin C5x. Posibilidad de integracin usando la librera cDSP. Posibilidad de emulacin usando JTAG.
Aplicaciones telefnicas. Terminales punto de venta. Sistemas de seguridad. Telecomunicaciones. Redes de comunicaciones. Servomecanismos y control de motores. Detectores Radar. Cmaras digitales. Modems. CD Roms.
Caractersticas :
Hasta 4.5k de memoria RAM de datos/programa interna. En algunas versiones hasta 32k palabras de memoria flash interna (F206/F207). 16 pines de E/S de propsito general. ALU/acumulador de 32 bits. Multiplicador paralelo de 16x16 bits con resultado de 32 bits. Arquitectura optimizada para permitir que las instrucciones repetitivas se ejecuten de forma eficiente. Timer interno de 16 bits. Registro de desplazamiento de 16 bits. 8 niveles de anidamiento en la pila. Existe modo de bajo consumo.
El software permite generar estados de espera.
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Los TMS320C2xx abrieron nuevas vas a otras generaciones de DSPs (coma fija) Hicieron posible que los procesadores DSPs tuvieran nuevos campos de aplicacin : ORDENADORES,INDUSTRIA, CONSUMO Y TELEFONA
C54x Generacin
C5x Generacin
C2xx Generacin
C2x Generacin
Ordenador
C1x Generacin
Industria
Consumo
Telefona
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16
FLASH 32Kx16 C24x 16Kx16

D(15-0) A(15-0)
RAM (datos/Prog) doble-puerto 544x16
RAM(Datos/Prog) Acceso Simple 4Kx16
ROM 4Kx16 C24x 16Kx16
Control de Emulacin
BUS DE DATOS/PROGRAMA
Registro de Desplazamiento 16 bits (L)
Registro T (16 b) Multiplicador (16x16) Desplazamiento (0,1,4-6)
ALU (16 bits)

FUENTE DE ALIMENTACIN
ACUMULADOR (32 bits)

DESPLAZAMIENTO L (0-7) 8 REGISTROS AUXILIARES 8 NIVELES DE PILA (HW) INSTRUCCIONES DE REPETICIN 2 REGISTROS DE ESTADO
DIAGRAMA DE BLOQUES C2xx

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B U S DE P E R I F E R I C O S
PUERTO SERIE SINCRONO PUERTO SERIE ASINCRONO TEMPORIZADOR ESTADOS DE ESPERA (SW) PUERTOS DE E/S 10-Bits ADC1 10-bits ADC2
DETECTOR DE BAJO NIVEL WATCHDOG TIMER

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Es la primera generacin de DSPs de Texas Instruments de coma flotante. La longitud de palabra es de 32 bit.
Puntos destacados:
Potencia de clculo de hasta 60 MFLOPS (millones de operaciones en coma flotante por segundo). Alta eficiencia usando lenguaje C. Gran espacio de direccionamiento: 16Mwords. Gestin rpida de memoria con DMA interna. Audio digital. Grficos 3-D. Impresoras lser, fotocopiadoras, escners. Escners de cdigo de barras. Video conferencia. Automatizacin industrial y robtica. Correo de voz y Faxs. Servomecanismos y control de motores. Redes de comunicaciones.
Caractersticas :
Alta potencia de clculo: Ciclos de instruccin de 33-ns. 30 MIPS. 60 MFLOPS. 330 MOPS. Ancho de banda E/S de 120 Mbytes/second. CPU con arquitectura pipeline: Multiplicacin paralela y operaciones aritmtico/lgicas con nmeros enteros o en coma flotante en un nico chip. 8 registros con precisin extendida. Potente juego de instrucciones: Ejecucin de instruccines en un slo ciclo. Control de sistema y operaciones numricas. Perifricos integrados: Controlador de DMA para E/S simultneas y operaciones en la CPU. Temporizadores. Puertos serie. Memoria: Paralelismo del bus para permitir desplazamiento rpido de datos.
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CACHE 64x32
RAM (Doble puerto) 1Kx32 256x32(C32)
RAM (Doble puerto) 1Kx32 512x32(C32)
ROM 4Kx32 (C30) Boot (C31/C32)
Puerto Principal
Interfaz de Memoria
Acceso de Datos 32 bits(C30-C31)
8/16/32 bits(C32)
Acceso al programa 32 bits (C30-C31)
(3)-D(31-0)
16/32 bits (C32)
(4)-A(23-0)
Reset Int3-0 Iack XfI-0 H1
H1 Mcbl/Mp X2/Clkin Vdd ,Vss Shz Emu6-0 X1
C o n t r o l a d o r
CPU
Multiplicador de enteros y coma flotante ALU de enteros y coma flotante
Coprocesador DMA DMA Canal 0 DMA Canal 1
Timer 0 Timer 1 Puerto Serie 0
TCLK0
8 Registros de Precisin 8 Registros Auxiliares Generacin Direccines 0 Generacin Direccines 1
TCLK1 CLKX0 DX0 FSX0 CLKR0 DR0 FSR0 CLKX1 DX1 FSX1 CLKR1 DR1 FSR1
12 Registros de Control 2 Modelos de muy Bajo Consumo (C31-C32)
Puerto Serie 1(C30)

Diagrama de Bloques C3x
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Es tambin de coma flotante de 32 bits. Est pensada sobre todo para el procesamiento paralelo, por lo que cuenta con interfaz de comunicacin muy rpidas.
Puntos destacados:
Hasta 60 MFLOPS. Gran incremento de potencia de clculo y de comunicaciones. Capacidad de multiproceso. Escalabilidad. Tolerante a fallos. Comunicaciones de muy alta velocidad. Realidad virtual, simuladores. Procesamiento de rdar/snar/imagen. Grficos 3-D. Control de robots. Reconocimiento de voz. Infraestructura de telecomunicaciones.
Caractersticas :
6 puertos de comunicacines para comunicacin entre procesadores a alta velocidad: Mxima velocidad de transferencia asncrona de 32 Mbytes/s por cada puerto. Comunicacin directa de procesador-procesador sin circuitera adicional. Coprocesador DMA con 6 canales para E/S simultneas y operaciones de la CPU. Alta velocidad de la CPU del DSP capaz de 330 MOPS y 384 Mbytes/s: Hasta 11 operaciones por ciclo de instruccin. Ciclos de instruccin de 33, 40 y 50 ns. Dos buses externos de direcciones y datos semejantes, permitiendo sistemas con memoria compartida y alta velocidad de transferencia de datos, transferencias en un nico ciclo: Velocidad de transferencia de datos por un puerto de hasta 120 Mbytes/s (C40-60).
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UNIDADES DE PROCESO: Coprocesador DMA. CPU Alto Rendimiento.
Sistemas de Procesado de Seal en Tiempo Real ENTRADAS/SALIDAS: Coprocesador DMA. Puertos de Comunicaciones. Buses locales y Globales
Rendimiento del TMS320C4x
Ciclo de instruccin
25 ns
CPU 8OPS/Cycle 320 MOPS 2 Accesos de Datos 80 MOPS 1 Multiplicacin FP 40 MOPS 1 Operacin FP (ALU) 40 MOPS 1 Contador de bucle 40 MOPS 1 Bsqueda instruccin 40 MOPS 2 Registros de Direcciones 40 MOPS Coprocesador DMA 3 OPS/Ciclo 120 MOPS 1 Acceso de Datos 40 MOPS 1 Incremento del Contador de Transferencias 40 MOPS 1 Registro de Direccines 40 MOPS TOTAL MOPS = 440 MOPS
TRANSFERENCIA DE DATOS Puerto Global Puerto Local 6 Puertos de Comunicaciones 160 Mbytes/sec. 160 Mbytes/sec.
192 Mbytes/sec.
TOTAL E/S =
512 Mbytes/sec.
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Vuelve a ser una familia de procesadores de coma fija de 16 bits.
Puntos destacados:
Potencia de clculo de hasta 50 MIPS. Precios de venta desde $0.30 por MIP. Versiones de 3 y 5V. Diferentes versiones de encapsulado: 100 pins TQFP/PQFP, 128 pins TQFP, 132 pins PQFP y 144 pins TQFP. Diferentes versiones de memoria RAM y ROM integradas. Emulacin JTAG Compatible con C1x, C2x y C2xx.
Telfonos inalmbricos y mviles. Mdems de alta velocidad. Comunicaciones personales. Sistemas de sonido y procesamiento de voz. Impresoras lser, fotocopiadoras. Otras aplicaciones de telecomunicacin. Multimedia. Control de discos duros. El ciclo de instruccin del DSP C5x es de 20 ns. Potencia de procesamiento de 50 MIPS. Consumos a razn de 1.15mA/MIPS. Disponibles diferentes configuraciones de memoria RAM y ROM interna. Emulacin on-chip, eliminando los retardos de propagacin asociados a las antiguas tecnologas de emulacin. Cdigo fuente compatible con el C1x, C2x y C2xx. Proporciona un tratamiento de bit a alta velocidad sin tener que modificar los bits de estado de la ALU registros. Permite, sin lgica adicional, la conexin de memoria externa lenta y dispositivos de entrada/salida, reduciendo costes. Los 12 registros ms fundamentales de la CPU estn duplicados.
Caractersticas :

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RAM (Datos/Prog)
10Kx16 (C50),2Kx16 (C51) 1Kx16(C52),4Kx16(C53,C53S) 7Kx16 (LC56,LC57,LC57S) D(15-0) A(15-0)
ROM
2Kx16 Boot (C50.C57S) 8Kx16 prog.(C51),4Kx16 prog. (C52),16Kx16.(C53,C53S), 32Kx16 (LC56,LC57)
Control de Emulacin
PUERTO SERIE 1 PUERTO SERIE 2** TIMERS
Registro de Desplazamiento (Pre-Post)
Multiplicador (16x16)
Desplazamiento (ACC,PROD) ALU (32 bits)
PPL
PLU
DESPLAZAMIENTO (0-7) 8 REGISTROS AUXILIARES 8 NIVELES DE PILA (HW) 32 bits ACC & 32 bits ACC buffer REGISTROS DE ESTADO
DIAGRAMA DE BLOQUES C5x

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ESTADOS DE ESPERA (SW) PUERTOS DE E/S INTERFAZ DEL PUERTO HOST*
* Disponible en LC57 y LC57S ** Un puerto serie en C52, puertos serie con buffer en LC56, LC57 y LC57S
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Tambin es de coma fija. Son ms rpidos que la familia C5x.
Puntos destacados:
Hasta 66 MIPS. Operacin Viterbi integrada. Tres modos de bajo consumo. Diferentes configuraciones de RAM y ROM internas. Puerto serie con auto-buffer. Interfaz puerto host. Encapsulado ultra pequeo (100, 128 y 144 pins TQFPs). Comunicaciones digitales mviles. Sistemas personales de comunicacin. Mdems. Telecomunicaciones avanzadas. Comunicaciones digitales inalmbricas. Envo de datos en sistemas mviles.
Caractersticas :
66 MIPS. Acelerador Viterbi integrado. Opera a 2.7 y 5V. Direcciones de 40 bits y dos acumuladores de 40 bits para la ejecucin de operaciones en paralelo. ALU de 40 bits configurable como dos de 16 con capacidad de realizar dos operaciones en un nico ciclo. Multiplicador 17x17 que permite las operaciones con enteros con y sin signo. 4 buses internos y dos generadores de direcciones que permiten realizar diferentes operaciones y facilitan el acceso a memoria. 8 registros auxiliares. Dispone como herramienta del compilador de c para DSP de coma fija ms avanzado del sector. Modos de bajo consumo para aplicaciones en que se usan bateras.
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ROM(Datos/Prog)
D(15-0) A(15-0)
RAM(Datos/Prog)
Control de Emulacin
MAC 17x17 MPY RND SAT SUMADOR 40 BIT

ALU ALU 40 BIT OPERAC. CMPS CODIF. EXPONENCIAL ACUMULADORES 40 BITS ACC A 40 BITS ACC B
DESPLAZAMIENTO 40 BITS ( 16 31)
UNIDAD DE DIRECCIONAMIENTO 8 REGISTROS AUXILIARES 2 UNIDADES DE DIRECCIONAMIENTO
DIAGRAMA DE BLOQUES C54x

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PUERTO SERIE PUERTO SERIE TDM TIMER GENERADOR DE RELOG(PLL) GENERADOR SW DE ESTADOS DE ESPERA INTERFAZ DE PUERTO HOST
PUERTO SERIE CON BUFFER
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SECCION ANALOGICA EN BB
SECCION DIGITAL EN BB
Interfaz
de
Interfaz TMS320C54x DSP

Codif./Decodif de VOZ Correccin de Errores Codif/Decodif de CANAL Ecualizacin Demodulacin Encriptacin
AUDIO
RF
Microcontrolador INTERFAZ HOMBRE/MAQUINA SPEAKER MICRO PANTALLA TECLADO TARJETA SIM

ANTENA
TRANSMISIN y RECEPCIN en RF
SOLUCIN PARA UN TELEFONO MOVIL DIGITAL
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Integra varias unidades de proceso en el mismo encapsulado. Estas unidades de proceso son de coma fija de 16 bits.
Puntos destacados:
Arquitectura de C8x : Arquitectura MIMD (Mltiple instruccin - Mltiple dato) totalmente programable. Instrucciones avanzadas de DSP. Procesador principal RISC de 32 bit. Controlador de transferencia. Velocidad de transferencia de hasta 400 Mbytes/sec. Capacidad de direccionamiento hasta 4 Gbytes. Ciclos de instruccin de 17, 20 y 25 ns. TMS320C80 : Controlador de vdeo. 4 DSPs trabajando en paralelo. 50 kbytes de RAM interna. 2 BOPS. Encapsulados 305 pins PGA, 352 BGA. TMS320C82 : 2 DSPs trabajando en paralelo. 44 kbytes de RAM interna. 1.5 BOPS. Encapsulado 352 BGA. Vdeo conferencia. Vdeo telfonos. Telecomunicaciones a alta velocidad. Procesamiento de imagen y vdeo. Estaciones de trabajo multimedia. Aceleradores de grficos 2-D y 3-D. Realidad virtual. Seguridad. Sistemas de rdar y snar. Controlador inteligente de transferencia interno y memoria (SRAM). Procesamiento paralelo mltiple de 32 bit. La ALU de 32 bit puede ser configurada como 2 de 16 bits 4 de 8 bits para proceso paralelo de datos con baja precisin. Interfaz directa con DRAM, SRAM y VRAM. Interfaz de bus externo dinmico de 8, 16, 32 y 64 bit.

Caractersticas :
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PALETA DE PANTALLA
V R A M
D R A M
TMS320C80
CAPTURA DE VIDEO
CONTROL
CODIFICADOR DE AUDIO ( 16 Bits) TARJETA DE DESARROLLO DE SW DEL TMS320C8x
DE MEMORIA PCI I/F
CHIP XDS EN TARJETA
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DSP AVANZADO G L I
DSP AVANZADO G L I
DSP AVANZADO G L I
DSP AVANZADO G L I
RISC MP
FLU
CONTROLADORES
DE VIDEO
32
CAPTURA VIDEO
64 32 32 64 32 32 64 32 32 64 32 32 64
64
64
CROSSBAR 50 Kbytes SRAM - TMS320C80 44 Kbytes SRAM -TMS320C82
R E L O J E S
CONTROLADOR DE TRANSFERENCIA
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2.9 Familia TMS320AVxxx (DCP)

Estn orientados a una aplicacin determinada. Est compuesta por varios miembros.
Puntos destacados TMS320AV110 (Decodificador de audio MPEG):

Decodificador de audio ISO-MPEG en un nico chip. Decodifica los modos mono, estreo, dual y joint stereo. Soporta todas las frecuencias de muestreo y bit rates de MPEG, incluido el formato libre. Acepta entrada de datos a rfagas hasta una velocidad de 15 Mbits/s. Encapsulado pequeo de 120-pins plastic quad flat package (PQFP).
Puntos destacados TMS320AV120 (Decodificador de audio MPEG):

No requiere un microprocesador host para inicializacin y operacin. Acepta SCR y PTS de audio y proporciona sincronizacin automtica. Proporciona informacin de estado al inicio de cada trama. Encapsulado PLCC de 44 pins de bajo coste.
Puntos destacados TMS320AV220 (Decodificador de vdeo MPEG):

Interfaz directa con el decodificador de audio MPEG AV110 y el codificador NTSC AV120. Sistema decodificador integrado con buffer para entrada de audio. Sincronizacin automtica de audio y vdeo sin necesidad de lgica externa. Soporta formatos de salida de vdeo NTSC y PAL. Soporta resolucin SIF y CCI R 601.
Puntos destacados TMS320AV420 (Codificador digital NTSC):

Codificador digital NTSC en un nico chip. Interpolacin de lnea vertical para MPEG-1 de vdeo. Entrada : RGB, YUV 4:4:4 YUV 4:2:2. Salida s-vdeo (C e Y). Circuito interno para generacin de seal de sincronismo. Encapsulado 80 pins quad flat package.
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Ing. Telecomunicacin DECODIFICADOR DE AUDIO
Sistemas de Procesado de Seal en Tiempo Real Arquitectura matemticamente modelada para minimizar el silicio usado y maximizar la calidad de audio. La calidad CD es mantenida sin ninguna cuantificacin adicional. Tambin puede ser usado como un decodificador de audio MPEG sin necesidad de un procesador host. *Derivado del TMS320AV110 MPEG decodificador de Audio y optimizado para reducir el coste de las aplicaciones de video CD.
CHIPSET VIDEO CD
MPEG AV120
Proporciona un coste bajo para la implementacin de algoritmos de codificacin de audio MPEG ( Layers 1 y 2 )
DECODIFICADOR DE VIDEO
CD MPEG AV220
Basado en el decodificador de video CL450 de CCube con caractersticas especificas para Video CD integradas .
Integra decodificador de sistema MPEG1,buffer para audio y microcdigo interno. Sincronizacin de las salidas de audio y video sin un host externo. Integra funciones de control de Video CD (vista rpida, reverse , eleccin de pista ...). Proporciona una interfaz para decodificadores de CDROM SONY y SANYO.
DECODIFICADOR DE VIDEO
CD MPEG AV220
Convierte las secuencias de bits de salida , RGB or YUV del AV220 a una seal analgica NTSC para TV . Damin Martnez Muoz
Verticalmente se interpolan las lineas para crear la imagen reduciendo el ruido Genera seales de sincronizacin para el decodificador de video AV220. Soporte Overlays, proporcionando la capacidad de superponer textos y grficos en la pantalla de vdeo.
UN CHIPSET VERSATIL Y OPTIMIZADO
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MOTOROLA
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3 DSPs de Motorola
Motorola, aunque entr a competir en el mercado de los DSPs relativamente tarde (1987), ha conseguido tener un peso relativamente importante en este mercado. El primer DSP que sac a mercado (DSP56000/56001) era de coma fija pero de 24 bits. Este valor de precisin ocupa un valor intermedio ocupa un valor intermedio entre la precisin que aporta la coma fija de 16 bits con la coma flotante de 32 bits. Este DSP desde su aparicin tuvo una elevada aceptacin sobre todo en lo que se refiere a aplicaciones con audio. Actualmente la familia de DSPs que Motorola ofrece son: Familia de coma fija de 16 bits (DSP561xx) Familia de coma fija de 24 bits (DSP5600x) Familia de coma flotante de 32 bits (DSP96002)
A continuacin vamos a ver una a una estas familias de DSPs.
3.1 Familia DSP561xx

La arquitectura de los DSP561xx fueron est basada en la arquitectura del DSP56000, aadiendo un codec para conversiones D/A y A/D con ancho de banda vocal para aplicaciones de telefona mvil digital y comunicaciones de voz. El DSP561xx realiza en un ciclo de instruccin, dos ciclos de reloj, la operacin de multiplicacin-acumulacin (MAC) y facilita la realizacin de sumas de productos y procesamiento de vectores. La unidad aritmtico lgica (ALU) consta de dos acumuladores de 40 bits incluyendo 8 para extensin de signo, con 4 registros de entrada de 16 bits para conservar ciertas variables y coeficientes. Los registros de entrada, para una instruccin MAC deben cargarse al mismo tiempo que la instruccin MAC anterior. Se pueden cargar los registros de entrada a la operacin MAC en paralelo con la operacin MAC anterior. Cuando almacenamos el resultado en 16 bits de memoria, ocasionalmente el circuito limitador satura los valores del acumulador de 40 bits a +1.0 y -1.0 que son los valores ms grandes que puede tomar. El DSP561xx tiene RAM de programa y memoria RAM de datos de doble puerto interna; cada una tiene su propio bus de direcciones y de datos. La RAM de datos de doble puerto permite al generador de direcciones entregar dos direcciones por ciclo, permitiendo dos lecturas o una lectura y una escritura. El generador de direcciones tiene 12 registros de 16 bits, tales como de direcciones de offset y de modificacin, que permiten implementar diferentes tipos de direccionamiento. El centro del DSP561xx puede acceder a los registros generadores de direcciones a travs de un bus global de datos que une a estos registros con la memoria externa, perifricos, y una unidad funcional para la manipulacin de bits. El bus externo de 16 bits del chip multiplexa entre 64 Kbytes de programa y momoria de datos. La CPU puede realizar un acceso a memoria externa en un slo ciclo de instruccin. Cuando se usa una memoria lenta, el chip puede necesitar estados de espera, controlados mediante programacin. Con un reloj externo a 60 MHz y un ciclo de instruccin bsico a 30 MHz, un acceso desde memoria a la CPU debe tardar menos de 33 nanosegundos. El DSP561xx tiene dos buses de direccin de memoria de datos
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que acceden a la memoria de datos RAM X, y a la memoria externa para los valores de la memoria Y.
Modos de direccionamiento. El DSP561xx soporta direccionamiento directo, indirecto (postincremento /decremento por 1 u offset e indexado con offset) y direccionamiento inmediato. El generador de direcciones tambin soporta direccionamiento circular y bit reverse (til para hacer la FFT). Instrucciones especiales. El DSP561xx proporciona instrucciones para realizar bucles tales como do y repeat; solamente los bloques que se repiten usando la instruccin do son interrumpibles. Soporte. Motorola vende el Sistema para Desarrollo de Aplicaciones con operaciones de emulacin in-circuit usando las caractersticas de emulacin on-chip de los DSPs. El emulador on-chip permite puntos de ruptura fijos, ejecucin paso a paso, y la lectura/modificacin de memoria registros. Motorola proporciona un compilador de C Gnu, un debuger, un linkador/ensamblador y un simulador.
3.2 Familia DSP5600x

Es un DSP de coma fija de 24 bits. Presenta tres bancos de memoria: uno de programa y dos de memoria de datos (X e Y). Como la mayora de otros DSPs, el DSP5600 tiene un bus de memoria externa verstil, capacidad de manipulacin de bits y es posible ejecutar desde memoria externa usando un nico ciclo de instruccin. El chip no tiene memoria ROM de programa interna, salvo un pequeo program de arranque en algunas versiones. Por contra, el DSP56000 puede acceder a memoria externa en cada ciclo de instruccin sin penalizacin temporal. En el sentido tradicional, el DSP56000 es una maquina basada en acumulador debido a que las operaciones lgicas y matemticas se hacen a travs de un acumulador. Sin embargo, la arquitectura hace posible la manipulacin de bits en registros y en memoria. Tiene una unidad MAC que opera usando un solo ciclo de instruccin; la unidad tiene dos acumuladores de 56 bits (8 bits para extensin de signo); dos conjuntos de registros de 24 bits abastecen la unidad. Antes de que se usen los datos debemos cargarlos dentro de los registros MAC. MAC slo emplea un ciclo de instruccin (dos ciclos de reloj) para multiplicar y acumular. Otros registros son los registros de direccionamiento y control. Como muchos otros DSPs, el DSP56000 tiene dos generadores de direcciones similares que acceden a las memorias X e Y para los ciclos MAC. Cada generador de direcciones tiene una ULA de 16 bits y 4 conjuntos de 3 registros: 4 registros de puntero que llevan asociados, cada uno, registros de offset y de modificacin. Los registros de modificacin pueden especificar el tipo de operaciones aritmticas de direccin del registro, o pueden contener datos. Los registros de modificacin soportan un buffer FIFO y direccionamiento bit reverse. El procesador combina direccionamiento de 16 bits con palabras de 24, tiene tres pares de buses de datos y direcciones internos, que permiten acceder a la siguiente instruccin y 2 accesos de datos en un solo ciclo y, por lo tanto, evitar la necesidad de
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una memoria cach interna. Un cuarto bus , el bus global de datos, es un bus lgico simple de 24 bits que transfiere datos hacia y desde perifricos on-chip. Podemos cambiar cualquiera de las posiciones de memoria internas y externas de 16 bits y los buses de datos de 24. Cuando el DSP56000 almacena valores de 56 bits en registros de memoria de 24 podemos desplegar una operacin de desplazamiento de un bit y saturar el valor a 1.0. A diferencia de otros DSPs, las memorias X e Y del DSP56000 tienen sus propios espacios de memoria, los cuales incluyen RAM on-chip y ROM para las direcciones superiores. Una unidad de intercambio de bus interno gestiona las transferencias entre los buses internos y el nico bus externo. La unidad de manipulacin de bits ejecuta operaciones de bits en posiciones de memoria y registros de datos, de control y de direcciones.
Modos de direccionamiento. El 56000 soporta direccionamiento directo a registro, directo a memoria, indirecto a registro, inmediato, y bit reverse. Instrucciones especiales. El 56000 ejecuta bloques do/end-do, manipulaciones de bit, comparacin, divisin, saltos si el bit est activo/inactivo, saltos incondicionales a subrutinas y movimiento de memoria de programa. Ejecuta operaciones lgicas slo desde el bit 24 al 47 del acumulador; estos bits representan la parte ms significativa de los datos. Soporte. Motorola ofrece varias placas de evaluacin del DSP5600x de bajo coste ; tambin un sistema de desarrollo y aplicacin a 40 MHz. Otras herramientas hardware tambin estn disponibles. El DSP56000 usa una interfaz de debug propia, On Chip Emulator (OnCE), en lugar del interfaz estndar JTAG. Motorola aporta un compilador Gnu y un debugger, un ensamblador-linkador y un simulador. Otros fabricantes proporcionan paquetes de adquisicin de datos y de diseo de filtros as como software OS.
3.3 DSP96002
El DSP96002 de Motorola es bsicamente una extensin a 32 bits en coma flotante del DSP56000 de coma fija de 24 bits. El 96002 tiene 5 buses internos para acelerar el procesamiento de operaciones mltiples. Estos buses incluyen un conjunto de buses de memoria X e Y y de programa. Tambin incluye un bus de datos global para transferir direcciones y datos locales, y tambin un bus DMA que soporta dos canales DMA. El controlador DMA on-chip mueve datos sin interrumpir la ejecucin de instrucciones en el DSP. El DSP96002 tiene tambin dos interfaces de bus externos de 32 bits con soporte de modo paginado DRAM. Estas interfaces externas tienen capacidad multimaster incorporada. Otros DSPs 96002 o un procesador host puede realizar una peticin del bus y controlar el bus y usarlo para acceder a la memoria externa compartida o a la memoria interna del 96002. El DSP96002 de Motorola presenta un modelo de programacin casi idntico al del anterior procesador DSP56000 de coma fija de 24 bits. Los ingenieros de Motorola ampliaron el conjunto de instrucciones con instrucciones de coma flotante y extendieron los registros incluyendo los de direccionamiento desde 16 a 32 bits.
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Al igual que el DSP56000, el 96002 tiene memoria RAM X e Y y bloques de ROM para proporcionar los coeficientes y variables de los clculos de multiplicacinacumulacin (MAC) para suma de productos. Las operaciones MAC toman los operandos de entrada de los registros de la ALU (como en el DSP56000) La unidad de ejecucin incluye un multiplicador separado y un sumador-restador que controla estas operaciones para los clculos de FFT , una unidad lgica y un registro de desplazamiento. Estas unidades soportan operaciones con enteros y en coma flotante con exponentes de 11 bits y mantisas de 32. El DSP96002 cumple el estndar IEEE para representaciones de coma flotante de precisin doble y simple. El DSP96002 tiene esencialmente la misma unidad de generacin de direcciones que el anterior DSP56000. Esta unidad comprende dos generadores de direcciones que pueden operar a la vez. Cada generador tiene tres conjuntos de 4 registros de 32 bits: direcciones (punteros de direccin), desplazamiento (valores offset) y registros de modificacin. Podemos cargar y acceder a estos registros mediante el bus de datos global. El DSP96002 tiene una arquitectura flexible. El DSP soporta una mezcla de espacios de memoria extendidos desde un espacio de direcciones nico y unificado a otro con espacios de 32 bits separados para X e Y y memoria de programa.
Modos de direccionamiento. El DSP96002 soporta direccionamiento de registro directo, directo a memoria, registro indirecto e inmediato. El generador de direcciones tambin soporta direccionamiento mdulo (para buffers circulares) y bit reverse. Instrucciones especiales. El DSP96002 soporta bucles hardware con bloques repeat, test y cambio de bit, comparacin de grficos, llamadas condicionales a subrutinas y estados, conversiones de entero a coma flotante y viceversa. El DSP96002 no soporta instrucciones de ejecucin condicionales. Soporte. Mdulo de desarrollo de aplicaciones para evaluaciones y debugging del DSP96002. El mdulo usa el soporte de emulacin on-chip (ONCE) del procesador para establecer puntos de ruptura, ejecuciones paso a paso de la CPU y leer/modificar memoria o registros. No provee soporte JTAG. Podemos configurar el chip para que trabaje con RAM externa para desarrollo. Motorola proporciona un compilador C Gnu y herramientas, tambin un linkador/ensamblador, libreras y un simulador de comportamiento. Otras compaas ofrecen otras herramientas que incluyen compiladores ADA y C, sistemas de desarrollo para grficos, software de diseo de filtros y tiempo real OS.
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ANALOG DEVICES
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4.1 Familia ADSP-2100

Los DSPs de la familia ADSP-2100 proporcionan un juego de instrucciones que requieren un nico ciclo de instruccin cuando se implementan algoritmos de DSP. El procesador puede realizar varias operaciones por ciclo. La unidad multiplicadoracumulador (MAC), la ALU y los registros de desplazamiento estn separados pero no pueden trabajar en paralelo. Otros registros secundarios siguen cada ejecucin de los registros de unidad, permitiendo un rpido cambio de contexto para el procesamiento de instrucciones. Si necesitamos precisin extendida podemos usar el acumulador de 40 bits de la unidad MAC (incluidos los 8 bits para extensin de signo) como dos registros de 16 bits y uno de ocho, y copiar individualmente la informacin que contienen en otros registros. El registro de desplazamiento mueve una entrada de 16 bits a la izquierda o la derecha dentro de un registro de 32. El hardware tambin permite la deteccin de exponente y normalizacin de bloques en coma flotante para incrementar la precisin del DSP de 16 bits. Una aplicacin usa el registro de desplazamiento para conversiones entre nmeros en coma fija y en coma flotante. Los miembros de la familia ADSP-2100 tienen generadores de direcciones X e Y y buses de datos y programa. Cuando en la ejecucin utilizamos memoria interna, los buses facilitan los datos X e Y para cada ciclo de MAC. Tambin podemos usar la memoria del programa como memoria de datos para almacenar constantes durante la realizacin de la instruccin MAC. La memoria de programa de doble puerto permite dos accesos a memoria en un solo ciclo. Para accesos a la memoria externa, el ADSP-2100 tiene un generador de estados de espera programable desde 0 hasta 7 estados posibles. Los diseadores de Analog Devices optaron por una palabra de datos de 16 bits y una palabra de instruccin de 24. El tamao de la palabra de instruccin permite al dispositivo usar ms instrucciones complejas y ofrece mayor flexibilidad que la que da un cdigo de operacin de 16 bits. La diferencia entre el tamao de la palabra de cdigo y la palabra de datos requiere una arquitectura Harvard con dos espacios de memoria. Estas arquitecturas, con espacios de memoria separados, son frecuentes en la mayora de los DSPs, permitiendo realizar instrucciones en paralelo con operaciones de ciclo nico MAC. Para diseos con memoria externa, los diferentes anchos de memoria conllevan que si se distribuye la memoria de datos y de programa en tres chips de memoria de 8 bits de palabra perderemos uno de cada 3 bytes en el rea de memoria de datos.
Modo de direccionamiento : Los ADSP-2100 permiten direccionamiento inmediato, directo, indirecto e indexado. Cada generador de direcciones soporta como mximo 4 buffers circulares con 3 registros cada uno. Los registros definen el final, la longitud y las direcciones de acceso. Un generador de direcciones proporciona direccionamiento bit reverse slo para datos. Instrucciones especiales : El ADSP-2100 puede ejecutar condicionalmente la mayora de las instrucciones. El comando do-until establece una secuencia de instrucciones que pueden ser de longitud arbitraria. Debido a que el ADSP-2100 es un dispositivo nonpipelinned no incurre en penalizaciones por ejecutar saltos y llamadas a subrutinas. Soporte : Analog Devices proporciona un compilador ANSI C, un ensamblador, un linkador y un simulador interactivo. Las tarjetas de evaluacin estn disponibles para la mayora de los DSPs de esta familia. Los emuladores en circuito estn disponibles para el debug de tarjetas hardware.
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4.2 Familia ADSP-21cspxx

Analog Devices basa el ADSP-21cspxx de coma fija de 16 bits en los 21xx. Los 21cspxx pueden realizar un procesamiento de seal concurrente. Para facilitar su programacin en C, el ADSP-21cspxx tiene un rango de direccionamiento de 16 M palabras y 48 registros de datos internos para el almacenamiento de las variables locales, computacin y generacin de direcciones de datos. Para el acceso mltiple de seales en tiempo real, 48 registros adicionales permiten al DSP conmutar tareas en un ciclo de reloj. Estos registros ocultos favorecen aplicaciones que ejecutan algoritmos con dos secuencias de datos diferentes. El corazn de los ADSP-21cspxx es un direccionador-procesador-decodificador, que realiza todo el proceso en un solo ciclo, despus de que la instruccin direccionada es cargada. Una unidad acumulador-multiplicador de 16x16 bits (MAC) utiliza dos acumuladores de 40 bits que reducen los problemas asociados a un acumulador nico. El segundo acumulador tiene un registro de salida compartido con el registro de desplazamiento de 40 bits del DSP. Aunque el ADSP-21cspxx tiene buses de datos de 16 bits, el dispositivo usa palabras de instruccin de 24. Este ancho de palabra permite soportar ms operaciones por instrucciones y proporciona mayor flexibilidad en los mecanismos de direccionamiento. El DSP presenta una arquitectura von Neumann de bus doble. Los dos buses permiten obtener datos simultneamente del espacio de memoria unificado del ADSP-21csp01. Dos generadores de direcciones de datos (DAGs) soportan cada uno cuatro buffers circulares simultneos. Los DAGs tienen registros base que permiten a un programador situar los buffers circulares en cualquier lugar de la memoria. Los DAGs pueden acceder como mximo a 16 M de palabras de memoria. Un generador de direcciones proporciona un direccionamiento de bit reverse para datos exclusivamente . El ADSP-21csp01 contiene dos puertos serie bidireccionales que se pueden programar para obtener canales mltiples y para transferir datos a 25 Mbps. Un puerto DMA de 16 bits hace de interfaz del dispositivo con otros procesadores y buses del sistema. Un controlador DMA permite al dispositivo transferir datos hacia y desde cada puerto serie y tambin hacia y desde el puerto DMA sin interrumpir al procesador.
Modos de direccionamiento. El ADSP-21csp01 permite direccionamiento inmediato, con registro directo a memoria y con registro indirecto. Instrucciones especiales. Tienen un carcter ms ortogonal que las del 21xx. El ADSP-21csp01 puede ejecutar condicionalmente ms instrucciones. Un comando do-until establece una secuencia de instrucciones para cada operacin. Soporte. Las herramientas de desarrollo incluyen un linkador, un simulador y un compilador C integrado dentro de un entorno de diseo basado en Windows. La compaa tambin ofrece un emulador in-circuit, EZ-ICE, que usa el interfaz JTAG para monitorizar y controlar el procesador de la tarjeta en cuestin. Analog Devices tambin proporciona una librera en tiempo real DSP.
4.3 Familia ADSP-21020
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El ADSP-21020 proporciona los cimientos para el SHARC DSP de Analog Devices. Como los anteriores DSPs de Analog, el ASDP-21020 utiliza palabras de instruccin de 48 bits para codificar mltiples operaciones por instruccin. La instruccin ms compleja puede ejecutar 3 clculos, 2 desplazamientos de datos y la actualizacin de 2 punteros en un solo ciclo. Sin embargo, tenemos la desventaja de que las palabras de instruccin extensas aumentan el coste del sistema; el 21020 necesita acceder a memorias externas dobles. La arquitectura Harvard del chip soporta 2 generadores de direcciones de datos (DAGs) y 2 buses externos con estados de espera programables: un bus de instruccin de 48 bits y otro de datos de 40 bits con 24 y 32 bits de direccionamiento respectivamente. El 21020 carece de memoria de programa y de datos on-chip. Sin embargo, la CPU lleva a cabo instrucciones de acumular-multiplicar (MAC) en un nico ciclo de intruccin mediante la ejecucin de instrucciones posicionadas en la memoria cach on-chip de 32 palabras del 21020 y obteniendo los coeficientes y los datos desde memoria externa. A diferencia de los DSPs anteriores, el ADSP-21020 no es un diseo basado en acumulador. Las operaciones se centran en una matriz de 32x40 bits, 10 puertos de registro de fichero que soportan mltiples acumuladores y registros permitiendo ms flexibilidad para la compilacin en C y el ensamblado de programas. Los registros de datos soportan formatos de coma fija y coma flotante, dependiendo de cmo la instruccin haga referencia a ellos. El 21020 tiene 10 puertos con slo 9 activos en un ciclo, que enlazan las tres unidades computacionales DSP y los buses de datos y de programa al fichero de registro. Para un mayor cambio de contexto, el DSP oculta ste fichero de registro y todos los registros DAG. Las tres unidades computacionales del ADSP-21020 comprenden un multiplicador de coma flotante con dos acumuladores de coma fija; un registro de desplazamiento de 32 bits; y una ALU que ejecuta operaciones matemticas tanto coma fija y coma flotante. Los acumuladores de 80 bits proporcionan 16 bits de cabecera para la expansin de bit, que es especialmente til para largas cadenas MAC. Las tres unidades pueden operar en paralelo, cada una con entradas y salidas al fichero de registro. Las operaciones son concurrentes, a menos que se produzca un conflicto como cuando dos unidades acceden al mismo registro. Cada unidad funcional trabaja en un slo ciclo de reloj. El registro de indicadores de la ALU retiene los resultados de 8 operaciones de comparacin de la ALU. Los bits del registro de indicadores forman un registro de desplazamiento a la derecha. Cuando el procesador ejecuta una operacin de comparacin de la ALU, estos bits se desplazan hacia el menos significativo. Los dos DAGs del 21020 acceden a las zonas de datos X e Y. Cada generador de direcciones posee 8 conjuntos de registros que soportan 16 bufferes circulares simultneos; cada conjunto de registros abarca el ndice, modificacin, base y longitud de los registros. Los bufferes circulares pueden residir en cualquier direccin de memoria y su longitud puede ser arbitraria y son esenciales para la gestin de lineas de retardo y de datos en transformadas en el dominio del tiempo y la frecuencia. El 21020 minimiza el uso de los estados de programa ofreciendo ejecuciones condicionales de la mayora de las instrucciones: la instruccin utiliza un test de condicin preliminar y si sta es positiva se ejecuta la instruccin.
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Modos de direccionamiento. Inmediato con 32 bits, indexado, de bit-reverse, mdulo-circular, por registro directo y direccionamiento indirecto. Sin embargo, debemos usar direccionamiento indirecto para acceder a memoria externa. Instrucciones especiales. El 21020 desarrolla manipulaciones de bit, iteraciones de divisin, llamadas a subrutinas condicionales, bucles de una nica instruccin o un bloque de instrucciones, comparaciones en coma fija y coma flotante y ejecuciones condicionales. El ADSP-21020 soporta la IEEE-754 de coma flotante (23 bits de datos, 8 de exponente y uno de signo). Tambin soporta formatos de coma fija, fraccionaria y entera (sin signo o en complemento a dos) de 32 bit. Son posibles 6 niveles de anidacin de interrupciones. Soporte. Analog Devices proporciona un conjunto de utilidades que incluyen un compilador de ANSI C, un compilador de C con extensiones numricas C para clculos matemticos y aplicaciones en coma flotante, un debugger fuente, un linkador-ensamblador, un simulador, libreras de aplicaciones y un divisor PROM. Analog Devices ofrece un emulador en circuito de gran velocidad. Tambin tiene licenciado el ADSP-21020 a Temics Semiconductors (SantaClara, CA).
4.4 Familia SHARC (ADSP-2106x)

Adems de las caractersticas de la arquitectura del ADSP-21020, el computador de arquitectura Super Harvard (SHARC) de coma fija y coma flotante, ADSP-2106x, integra una gran memoria on-chip y un controlador de E/S para descargar los procesos de E/S de datos. Los chips SHARC tienen dos puertos serie de alta velocidad y un puerto paralelo/host. Ambos hacen posible una interfaz directa a memoria externa, perifricos y procesador host, facilitando la interconexin de hasta 6 ADSP-2106x. La CPU del ADSP-2106x trabaja usando memoria externa o interna del chip para una amplia gama de aplicaciones. Algunos chips SHARC contienen 512 Kbytes de memoria on-chip distribuidos en 2 bancos de memoria RAM de doble puerto. sta RAM permite accesos a memoria en un nico ciclo de instruccin. Podemos usar esta memoria para almacenar una combinacin de 16, 32 40 bits de datos o instrucciones de 48 bits y realizar hasta 4 accesos por ciclo: memoria de programa para cdigo de operacin y datos, memoria de datos para los datos y una carga desde memoria externa usando el procesador de E/S del chip. SHARC incluye un controlador de E/S que realiza transferencias en paralelo con la realizacin de operaciones en la CPU. El controlador de E/S descarga la lectura y escritura entre memoria interna y externa, pero aparecen retardos cuando los accesos se realizan a una misma direccin de memoria. El controlador administra 10 canales DMA, transfiriendo datos dentro de la memoria interna, dispositivos perifricos externos, y el host, 2 puertos serie y 6 puertos de enlace. Todas las operaciones DMA son transferencias de datos sin penalizacin en tiempo que generalmente no producen interrupcin. El controlador de DMA nos permite el control dinmico del ancho del bus de memoria externa. Los puertos serie sncronos pueden transferir datos a velocidades de hasta 40 Mbps; los 6 puertos de comunicaciones pueden transferir datos tan rpido como un byte por ciclo de reloj. Con 6 enlaces operando simultneamente la mxima transferencia es de 240 Mbytes por segundo. La CPU, el controlador de E/S, y los perifricos interconectan y realizan transferencias flexibles y no intrusivas a travs de una unidad de interconexin multibus. Para reducir el cuello de
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41
botella, la interconexin permite el desplazamiento ilimitado de datos e instrucciones desde memoria interna o externa , cach, y E/S desde perifricos de fuera o dentro del chip, en un solo ciclo. SHARC proporciona 6 puertos de comunicacin y conexin para formar array de multiprocesadores. Estos puertos captan datos a travs del controlador de E/S y permiten crear mallas de procesadores DSP que pueden acceder a los espacios de memoria del resto (conexiones punto a punto entre los puertos del DSP definen cada procesador dentro de la malla). El controlador on-chip de E/S inicia, y responde a esos puertos. Las transferencias pasan a travs de los puertos de E/S hacia y desde la memoria interna . El controlador de E/S descarga al procesador principal del DSP de realizar todas estas transferencias. Un puerto en paralelo sirve como interfaz directa para la memoria externa, perifricos o un procesador host. Este bus puede ser compartido hasta un mximo de 6 chips ADSP-2106x. Los chips SHARC ofrecen un espacio de direccionamiento unificado usando un bus de direcciones nico de 32 bits y un solo bus de datos de 32 42 bits. Para relojes de 40 MHz., el chip permite usar una memoria con ciclo de acceso de 15 nseg. sin requerir estados de espera. La interfaz especial host soporta Ps de 16 y 32 bits, as como tambin buses de sistema, tanto ISA como PCI. SHARC trata este host como un dispositivo mapeado en memoria, con escrituras o lecturas directas a memoria interna.
Modos de direccionamiento. SHARC ofrece direccionamiento inmediato, indexado, de bit reverse, mdulo circular, de registro directo e indirecto (se debe usar el direccionamiento indirecto para accesos a memoria externa). Instrucciones especiales. SHARC permite manipulacin de bit, iteraciones de divisin, llamadas a subrutinas condicionales, bucles con una nica instruccin o bloque de instrucciones, comparaciones de coma fija y coma flotante y ejecuciones condicionales. SHARC soporta IEEE-754, coma flotante (23 bits de datos, ocho de exponente y un bit de signo) y el formato extendido IEEE de 40 bits para precisin adicional (32 bits de datos). Soporte. Analog Devices ofrece un emulador basado en JTAG de gran rapidez que usa la capacidad de debugging incorporado en el ADSP-2106x. Trabaja bajo Microsoft Windows y soporta debugging para sistemas multiprocesador. La compaa tambin proporciona un Sistema de Desarrollo EZ-Lab, una tarjeta para PC con mltiples procesadores 2106x, as como un EZ-kit reducido con un compilador de C por $179. Otras compaas ofrecen productos tales como tarjetas multiprocesadores para PC, VME y OS. Analog Devices aporta un compilador de C basado en tecnologa Gnu. Este compilador soporta C Numrico, que ampla la capacidad de procesamiento de matrices y vectores para procesamiento de seales. Otras herramientas incluyen un emsamblador-linkador, un simulador, libreras de aplicaciones, un divisor PROM y un debugger C a nivel fuente .
Damin Martnez Muoz
42
ANEXO: Tablas Comparativas
Damin Martnez Muoz
43
Dispositivos Aplicaciones

Instrucciones /datos (bits) Acumulador (bits) Registro de desplazamiento (bits)
32
Generador de direcciones
Uno
Buses de datos
Soporte multiprocesador
S
Puerto de interfaz host

S
Rango de direcciones externo
16 bit Coma fija

Advances Risc Machines
Picolo Telefona GSM, codificacin de voz CELP G.729 Mdem, videoconferencia, GSM, speaker de telfono Estaciones base celulares, mdem DSVD, mezcladores de audio, cancelacin de eco acstico Radar, sonar, procesamiento de imagen, electrnica mdica Codificacin de voz, procesamiento celular de seales Mquinas de telfono-contestadores, mdems de baja velocidad, grabadoras de voz Mdems, DSVD, vdeo/audio conferencia, telfonos celulares, DVD, AC3 Telecomunicaciones mviles, imagen digital, multimedia, mdems Comunicacin mvil, mdems Mensajera digital, cableado/mviles, control digital Celular digital, comunicacin de voz Mviles, multimedia, vdeo conferencia, fax/mdem Procesamiento de vdeo 32/16 48 Uno
16 bit Coma fija

4 Kbytes
Analog Devices
ADSP-2011 ADSP-21csp01
24/16
40
32
Dos
Dos
No
Paralelo
4 Mbytes
24/16
40
40
Dos
Dos
16 bit host
48 Mbytes puerto DMA
Array Microsystems
A66xxx
20/16
20
Ninguno
Chip separado con 5 2 2
Paralelo
256 kbytes
Atmel
Lode
32/16 16/16
40 36
40 No
2 2
No S
DSP Group
Pine DSPcore Oak DSPcore
Opcin del cliente Opcin del cliente Opcin del cliente DMA, Hold/Hida Serie No Paralelo Paralelo y serie 100Mbyte/s DMA Opcin del cliente Soporta paralelo (algunas versiones) No No
64 kbytes 64kbytes (datos), 64kbytes (instrucciones) 64kbytes (datos), 64kbytes (instrucciones) 64Mbytes 64k words 128kbytes (datos), 1Mbyte (instrucciones) 128kbytes (datos), 128kbytes (programa) 96kbytes (datos), 96kbytes (instrucciones) 16 Mbytes
16/16
36
36
Hitachi
SH-DSP
32/32 16/16 16/16 16/16 32/16 32/(8 16)
40 36 36 40 40 40
40 36 16 Ninguno 40 Ninguno
2 2 2 2 2 5
3 2 3 2 2 1 por procesador 2 1
No No S No S S
Lucent Technologies
DSP16xxx
Motorola
568xxx DSP561xx
NEC
PD7701x
Oxford Micro Devices

A236
SGS-Thomson
D950-Core
Mviles, fax/mdem Control de motores
16/16 16/16
40 32
40 16
2 1
S No
Texas Insruments
TMS320C1x TMS320C2x TMS320C2xx
256kbytes (datos), 128kbytes (programa) 128kbytes
Controladores de discos duros Telecomunicaciones, electrnica de consumicin, sistemas de seguridad
16/16 16/16
32 32
16 16
1 1
1 2
S S
256kbytes 384kbytes
Damin Martnez Muoz
44
Dispositivos Aplicaciones

Instrucciones /datos (bits)
16/16 16/16 32/16 64/16
Acumulador (bits)
32 40 40 32
Registro de desplazamiento (bits)

16 40 40 32
Generador de direcciones
1 2 2 2 por DSP
Buses de datos
2 3 2 2 por procesador 2
Soporte multiprocesador
S S S S
Puerto de interfaz host

Paralelo Paralelo Paralelo Va Hold/HoldA handshake No
Rango de direcciones externo

384 kbytes 384 kbytes 8 Mbytes 4 Gbytes
TMS320C5x TMS320C54x TMS320C6x TMS320C8x
Multimedia, celulares/sin cable/mdem, discos duros Comunicaciones con/sin cable, redes, multimedia Estaciones mviles, plataformas de telefona multicanal Vdeo conferencia, procesamiento digital, switching digital Contestadores automticos digitales, controladores de disco duro, telefona digital, lectores de cinta magntica, control de motores Mviles, compresin de datos, dispositivos de contestadores automticos digitales
Zilog
Z893xx
16/16
24
Ninguno
No
64 bytes (datos), 64 kbytes (programa)
Z894xx
16/16
40
32
No
No
128 bytes (datos), 128 kbytes (programa)
20 y 24 bit Coma fija

Butterfly
BDSP9124
20 y24 bit Coma fija

8/24 (complex) 24/24 24/24 60 (dual) 56 56 Ninguno Ninguno 56 Chip separado 2 2 4 (complex) 2 3 S No S Paralelo Paralelo PCIcompatible No Ilimitado 256 kbytes (datos), 128 kbytes (programa) 16 Mwords x 3
Motorola
5600x 563xx
Radar, imagen para aplicaciones mdicas Audio, control, mdem Mviles, multimedia, telecomunicaciones
32 bit Coma flotante

Analog Devices
ADSP-21020 ADSP-2106x Ultrasonidos para aplicaciones mdicas, instrumentacin de precisin, grficos 3D, radar, sonar Procesamiento de grficos/vdeo/imagen, redes digitales sin cable, antibloqueo, estaciones digitales celulares de sistemas de frenado Imagen, comunicaciones, procesamiento de cadenas Control, grficos, imagen, audio, copiadoras, impresoras Radar, sonar, imagen, grficos 3D, infraestructura de telecomunicacin, comunicaciones de alta velocidad, aplicaciones de multiproceso 48/40 80 32 2

No 4G words
48/40
80
32
Paralelo
4G words
Motorola
DSP96002
32/32 32/32 32/32
96 40 40
Ninguno 32 32
2 2 2
2 2 3
S S S
Texas Instruments
TMS320C3x TMS320C4x
Paralelo (dos) No No
413x109 32 Mbytes 4 Gbytes
Dispositivos
Cach de instruccin
Niveles de pila hardware
Pila software
Looping hardware
Soporte JTAG
Fuentes de interrupciones
Retardo mximo de interrupcin
FFT 256 puntos (ciclos)
Caractersticas especiales
Damin Martnez Muoz
45

externas (ciclos)
16 bit Coma fija

Advances Risc Machines
Picolo 64x32 bit No S S S 2 20
16 bit Coma fija

Contactar con el vendedor 11,920 11,915
Permite trabajar con varios P ARM, 4 acumuladores de 48 bit Interfaz de memoria externa de datos y de programa es de 8 bits, 64 kwords SRAM Controlador de DMA de 8 canales, puertos serie multicanal, 96 registros con cambios de tarea un slo ciclo, 2 puertos serie autobuffer/multicanal Procesador de funciones especfico para FFTs ; nivel comercial, industrial y militar Unidades MAC dobles, Galois, Aceleradores Viterbi Unidad de manipulacin de bit, base ASIC, acelerador Viterbi Unidad de manipulacin de bit, base ASIC, acelerador Viterbi P RISC +DSP, interfaz EDO RAM, DMA, DLL Bajo consumo (0.7 mA/MIPS), incluye expansin de arquitectura con aceleradores Instrucciones y arquitectura tipo C, unidad MAC nonpipelined, 5 modos de bajo consumo Contador, codec
Analog Devices
ADSP-2011 ADSP-21csp01
Ninguno 64 palabras
16 31 (cach selectiva de programa) Ninguno 16 8 Ninguno No Ninguno Bucle do 15
No No counter stack No No No S S S S No
S S
No S
4 4
5 5
Array Microsystems
A66xxx
No No No No No 15x16 bit No No
No S S S S No S Hardware con bucles anidados S
S S Emulacin onchip Emulacin onchip S S S Propio
Ninguno 1 2 3 4 individuales, 16 codificacin binaria 2 2 4
NA 8 2 2 5 De 6 a 7 20 5.5
Contactar con el vendedor Contactar con el vendedor 19,424 16,528 Contactar con el vendedor 21,293 15,657 12,162
Atmel
Lode
DSP Group
Pine DSPcore Oak DSPcore
Hitachi
SH-DSP
Lucent Technologies
DSP16xxx
Motorola
568xxx DSP561xx
NEC
PD7701x
No
15
No
10,888
Oxford Micro Devices

A236
1 kbyte + 1 kbyte (datos)
Ninguno
No
No
12
Contactar con el vendedor
SGS-Thomson
D950-Core
No No No
Ninguno 4 (8 para el C16) 8
S No No
S No S
S No No
1 2 3
7 7 8
12,971 Contactar con el vendedor Contactar con el vendedor
8 registros/acumuladores de propsito general de 40 bits, conjunto de instrucciones en paralelo de un slo ciclo, operacin multifuncin 4 DSPs en paralelo y un P scalar de 24 bit, 3 puertos DMA para conexin de video, RS-232C, coprocesador integrado con estimacin de movimiento Diseo para aplicaciones dedicadas. Librera disponible para diseos ASIC
Texas Insruments
TMS320C1x TMS320C2x
Unidad MAC de dos instrucciones

Instruccin Repeat, RAM/ROM extendida
Damin Martnez Muoz
46
Dispositivos Cach de instruccin
No No No 8 kbytes 2 kbytes No No

Niveles de pila hardware
8 8 Ninguno Ninguno Ninguno 6 No
Pila software
No No S S S No S
Looping hardware
No S S S S No S
Soporte JTAG
S S S S S No No
Fuentes de interrupciones externas

5 6 5 5 4 3 3
Retardo mximo de interrupcin (ciclos)

8 12 8 12 6 DSP 4 6
FFT 256 puntos (ciclos)

25,039 20,907 13,251 4227 4881 Contactar con el vendedor Contactar con el vendedor
Caractersticas especiales
TMS320C2xx TMS320C5x TMS320C54x TMS320C6x TMS320C8x
Memoria flash on-chip Unidad lgica en paralelo, amplia gama de RAM y ROM Gran cantidad de memoria RAM/ROM interna, acelerador Viterbi DSP VLIW, 8 unidades funcionales en paralelo, 32 registros de 32 bit, compilador paralelo 4 DSPs y 1 P RISC, 50 kbytes de SRAM, control de DRAM y vdeo, coprocesador DMA Interfaz codec, ADC, contador /temporizador ,PLL, SPI Interfaz codec, temporizador/contador, bus de teleprograma/datos externo, direccionamiento lineal
Zilog
Z893xx Z894xx
20 y 24 bit Coma fija

Butterfly
BDSP9124 Contactar con el vendedor No 3 kbytes Opcin del consumidor 15 16 Opcin del consumidor No S S Bucles do anidados S No Propio S 1 3 5
20 y24 bit Coma fija

NA 5 4.25 Contactar con el vendedor 8332 10,918
1k-point complex, FFT 24 bit en 65 ms, 26 instrucciones de alto nivel integradas Emulacin onchip, PLL, temporizador La pila utiliza automticamente memoria externa cuando se desborda, DMA
Motorola
5600x 563xx

Analog Devices
ADSP-21020 ADSP-2106x 32x48 bits 1024x32 bits 64x32 bits 128x32 bits 30 15 Ninguno Ninguno No No S S S S S S S Propio Propio S 4 3 4 4 32x48 bit 20 No S S 5

5 6303
La memoria de programa almacena tanto datos como cdigo, arquitectura Harvard off-chip, unidades de clculo independientes en paralelo SRAM de doble puerto, 512 kbytes onchip, 6 puertos de conexin, 2 serie, controlador E/S de 10 canales DMA 2 interfaces host 32 bit, 2 puertos de memoria externa 32 bit, 2 canales DMA Interfaz de memoria flexible (C32) Puertos de comunicacin
5 5 8 8
6303 Contactar con el vendedor 12,410 11,884
Motorola
DSP96002
Texas Instruments
TMS320C3x TMS320C4x
Damin Martnez Muoz
47
Comparacin entre diferentes DSPs de coma flotante

ADSP-21060 25 ns 40 120 25 ns 32 (16 principales) 2 240 MB/s 0.46 ms 150 ns, 6 ciclos 1.59 in2 74 MFLOPS/in2 3 ciclos TMS320C40 40 ns 25 50 40 ns 8 0 50 MB/s 1.54 ms 360, 9 ciclos 3.46 in2 14 MFLOPS/in2 4 ciclos DSP96002 50 ns 20 60 50 ns 8 0 80 MB/s 1.05 ms 350 ns, 7 ciclos 3.46 in2 17 MFLOPS/in2 3 ciclos i860 20 ns 50 100 60 ns 30 0 0 0.76 ms 440 ns, 22 ciclos 3.06 in2 33 MFLOPS/in2 22 ciclos
Atributos del procesador

Tiempo de ejecucin de instruccin MIPS Mximo MFLOPS Espera de las instrucciones en coma flotante RAM interna (32 bit words) Puertos serie Ancho de banda DMA FFT, 1K complex Divisin, coma flotante 32 bit Tamao encapsulamiento Ejecucin por pulgada cuadrada Respuesta a interrupcin
Fuente : Texas Instruments, Motorola, Intel Users Manuals & Datasheets y EDN Magazine
Bibliografa
TMS320C1x Users Guide. Texas Instruments. TMS320C1x Product Bulletin. Texas Instruments. TMS320C2x Users Guide. Texas Instruments. Apuntes del Seminario sobre DSPs de Texas realizado por ADM. Manual de Usuario de la familia DS56000. Motorola. Manual de Usuario del DS56002. Motorola. Nmero de Mayo-1997 de la revista EDN Europe.
Direcciones WEB de inters:

Texas Instruments: http://www.ti.com Motorola: http://www.motorola-dsp.com Analog Devices: http://www.analog.com
Damin Martnez Muoz
49

DSPs ESTUDIO COMPARATIVO

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ESTUDIO COMPARATIVO DE LOS DSPs DEL MERCADO

Alumno: Damin Martnez Muoz Dpto. Ingeniera de Telecomunicacin Universidad de Jan

Sistemas de Procesado de Seal en Tiempo Real

Damin Martnez Muoz

Sistemas de Procesado de Seal en Tiempo Real

1.2 Evolucin Histrica

Damin Martnez Muoz

Sistemas de Procesado de Seal en Tiempo Real

1.3 Arquitectura de los DSPs

1.4 Clasificacin de los DSPs

Damin Martnez Muoz

Sistemas de Procesado de Seal en Tiempo Real

Damin Martnez Muoz

Sistemas de Procesado de Seal en Tiempo Real

Damin Martnez Muoz

Sistemas de Procesado de Seal en Tiempo Real

2 DSPs de Texas Instruments

Damin Martnez Muoz

Sistemas de Procesado de Seal en Tiempo Real

32-bit Punto Flotante

16-bit Coma Fija

Damin Martnez Muoz

Sistemas de Procesado de Seal en Tiempo Real

2.1 Familia TMS320C1X (coma fija)

Damin Martnez Muoz

Sistemas de Procesado de Seal en Tiempo Real

NCLEO DE LA GAMA C1x

Damin Martnez Muoz

Sistemas de Procesado de Seal en Tiempo Real

Como muestra, en la siguiente figura se representa el diagrama de bloques del TMS320C15

RAM de datos 256x16

ROM de programa 4kx16

8 Puertos E/S 16 bits

Diagrama de bloques TMS320C15

Damin Martnez Muoz

Sistemas de Procesado de Seal en Tiempo Real

Damin Martnez Muoz

Sistemas de Procesado de Seal en Tiempo Real

RAM de Datos B0 256x16

RAM D/P B1 256x16

ROM de Datos B2 256x16

ROM de Programa B2 256x16

Puertos de E/S (16x16)

Puerto serie sncrono

Diagrama de bloques TMS320C2x

Sistemas de Procesado de Seal en Tiempo Real

Desplazamiento izquierda (0-16)

Unidad Aritmtico Lgica (ALU)

Registro Acumulador (32)

Desplazamiento Izquierda (0-7)

Sistemas de Procesado de Seal en Tiempo Real

2.3 Familia TMS320C2xx

El software permite generar estados de espera.

Damin Martnez Muoz

Sistemas de Procesado de Seal en Tiempo Real

Damin Martnez Muoz

Sistemas de Procesado de Seal en Tiempo Real

FLASH 32Kx16 C24x 16Kx16

RAM (datos/Prog) doble-puerto 544x16

RAM(Datos/Prog) Acceso Simple 4Kx16

ROM 4Kx16 C24x 16Kx16

Registro de Desplazamiento 16 bits (L)

Registro T (16 b) Multiplicador (16x16) Desplazamiento (0,1,4-6)

ALU (16 bits)