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UNIVERSIDADE DE PERNAMBUCO ESCOLA POLITCNIA DE PERNAMBUCO

ELETRNICA DIGITAL

PROF. ANTONIO SAMUEL NETO

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Prof. Antonio Samuel Neto

NDICE
Captulo 1: Sistema de Numerao ...................................................................................................... 5 Sistema Binrio ................................................................................................................................ 5 Converso do Sistema Binrio para o Sistema Decimal .................................................................. 5 Converso do Sistema Decimal para o Sistema Binrio .................................................................. 6 Sistema Octal ................................................................................................................................... 8 Converso do Sistema Octal para o Sistema Decimal ..................................................................... 9 Converso do Sistema Decimal para o Sistema Octal ..................................................................... 9 Converso do Sistema Octal para o Sistema Binrio ....................................................................... 9 Converso do Sistema Binrio para o Sistema Octal ..................................................................... 10 Sistema Hexadecimal ..................................................................................................................... 10 Converso do Sistema Hexadecimal para o Sistema Decimal ....................................................... 11 Converso do Sistema Decimal para o Sistema Hexadecimal ....................................................... 11 Converso do Sistema Hexadecimal para o Sistema Binrio e vice-versa .................................... 11 Operaes Aritmticas no Sistema Binrio ................................................................................... 11 Adio ............................................................................................................................................ 11 Subtrao ........................................................................................................................................ 11 Multiplicao ................................................................................................................................. 12 Diviso ........................................................................................................................................... 12 Exerccios ....................................................................................................................................... 12 Captulo 2: Funes e Portas Lgicas ................................................................................................ 15 Estados ou nveis lgicos ............................................................................................................... 15 Funo Lgica ................................................................................................................................ 15 Operaes Lgicas ......................................................................................................................... 16 Portas lgicas bsicas ..................................................................................................................... 16 Funo E ou AND .......................................................................................................................... 17 Funo OU ou OR.......................................................................................................................... 18 Porta No ou Not............................................................................................................................ 20 Blocos Lgicos OU EXCLUSIVO E COINCIDNCIA ............................................................... 21 Bloco OU EXCLUSIVO ............................................................................................................ 21 Bloco COINCIDNCIA ............................................................................................................ 22 Funo NOU ou NOR .................................................................................................................... 22 Funo NE ou NAND .................................................................................................................... 23 Expresses Booleanas Obtidas de Circuitos Lgicos .................................................................... 23 Circuitos Obtidos de Expresses Bolleanas ................................................................................... 23 Tabelas Verdade Obtidas de Expresses Booleanas ...................................................................... 24 Expresses Booleanas Obtidas de Tabelas Verdade ...................................................................... 25 Soma dos Minitermos ................................................................................................................ 25 PRODUTO DOS MAXITERMOS ............................................................................................ 26 Equivalncia entre Blocos Lgicos ................................................................................................ 28 Inversor a partir de uma porta NE .................................................................................................. 28 Inversor a partir de uma Porta NOU .............................................................................................. 28 Portas NOU e OU a partir de E, NE e Inversores .......................................................................... 29 Exerccios ....................................................................................................................................... 31 Captulo 3: lgebra de Boole e Simplificao de Circuitos Lgicos ................................................ 35 Postulado da Complementao ...................................................................................................... 35 Postulado da Adio....................................................................................................................... 35 Postulado da multiplicao ............................................................................................................ 35 Propriedades Comutativa ............................................................................................................... 36
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Propriedades Associativa ............................................................................................................... 36 Propriedades Distributiva ............................................................................................................... 36 Teorema de De Morgan ................................................................................................................. 36 Identidades Auxiliares.................................................................................................................... 37 Simplificao de Expresses Booleanas ........................................................................................ 37 Diagramas de Veitch-Karnaugh ..................................................................................................... 38 Diagrama de Veitch Karnaugh para 2 variveis ........................................................................ 38 Diagrama de Veitch Karnaugh para 3 variveis ........................................................................ 41 Diagrama de Veitch Karnaugh para 4 variveis ........................................................................ 45 Diagrama de Veitch Karnaugh para 5 variveis ........................................................................ 47 Processo de simplificao .......................................................................................................... 47 Exerccios ....................................................................................................................................... 52 Captulo 4: Circuitos Combinacionais ............................................................................................... 56 Procedimento para a Anlise de um Circuito Combinacional ....................................................... 56 Procedimento para o Projeto de um Circuito Combinacional........................................................ 57 Resoluo de Projetos Lgicos ...................................................................................................... 59 Exerccios ....................................................................................................................................... 61 Captulo 5: Cdigos ........................................................................................................................... 63 Cdigo BCD 8421 .......................................................................................................................... 63 Cdigo Excesso 3 ........................................................................................................................... 63 BCD7421, BCD5211, BCD2421 ................................................................................................... 64 Cdigo 2 entre 5 ............................................................................................................................. 64 Cdigo Johnson .............................................................................................................................. 64 Cdigo Gray ................................................................................................................................... 65 Cdigo 9876543210 ....................................................................................................................... 65 Captulo 6: Codificadores e Decodificadores .................................................................................... 66 Codificador Decimal/Binrio ......................................................................................................... 66 Decodificador Binrio/Decimal ..................................................................................................... 67 BCD 8421 2 entre 5 ................................................................................................................. 70 Johnson BCD 8421 ................................................................................................................ 71 BCD 8421 7 Segmentos .......................................................................................................... 72 Decodificador tipo 138................................................................................................................... 75 Gerao de Produtos Cannicos .................................................................................................... 75 Exerccios ....................................................................................................................................... 76 Captulo 7 Circuitos Aritmticos ....................................................................................................... 77 Meio somador ................................................................................................................................ 77 Somador Competo.......................................................................................................................... 78 Somar Completo a partir de Meio Somadores ............................................................................... 80 Meio Subtrator ............................................................................................................................... 81 Subtrator Completo ........................................................................................................................ 81 Subtrator Completo a partir de Meio Subtratores .......................................................................... 83 Somador/Subtrator Completo ........................................................................................................ 84 Exerccios ....................................................................................................................................... 87 Captulo 8: Flip-Flop .......................................................................................................................... 88 Lgica combinatria e lgica sequencial ....................................................................................... 88 Lgica sequencial: bloco elementar ............................................................................................... 89 Flip-flop RS bsico ........................................................................................................................ 90 Flip-flop RS com Entrada Clock .................................................................................................... 92 Flip-flop JK .................................................................................................................................... 93 Flip-flop JK com Entradas Preset e Clear ...................................................................................... 94 Flip-flop JK Mestre-Escravo .......................................................................................................... 95
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Flip-flop JK Mestre-Escravo com Entrada Preset e Clear ............................................................. 97 Flip-flop Tipo T ............................................................................................................................. 97 Flip-flop Tipo D ............................................................................................................................. 98 Exerccio ........................................................................................................................................ 99 Captulo 9: Registradores ................................................................................................................. 105 Conversor Srie-Paralelo ............................................................................................................. 105 Conversor paralelo/srie .............................................................................................................. 107 Registrador de Entrada Srie e Sada Srie .................................................................................. 108 Registrador de Entrada Paralela e Sada Paralela ........................................................................ 108 Exerccio ...................................................................................................................................... 108 Captulo 10: Contadores................................................................................................................... 109 Contadores assncronos ................................................................................................................ 109 Contador de Pulsos................................................................................................................... 109 Contador de Dcada ................................................................................................................. 111 Contador Seqencial de 0 a n ................................................................................................... 112 Contadores Assncronos Decrescentes..................................................................................... 112 Contador Assncrono Crescente/Decrescente .......................................................................... 113 Contadores Sncronos .................................................................................................................. 114 Tabelas do flip-flop .................................................................................................................. 114 Contador Sncrono Gerador de Cdigo Binrio de 4 bits ............................................................ 115 Contador de Dcada ..................................................................................................................... 119 Contador Gerador de uma Sequncia Qualquer ........................................................................... 122 Gerador de Cdigo Gray .............................................................................................................. 126 Contador em Anel ........................................................................................................................ 127 Outros contadores ........................................................................................................................ 129 Contador de 0 a 59 ................................................................................................................... 129 Relgio digital .......................................................................................................................... 129 Contador de 1 a 12 ................................................................................................................... 130 Exerccio ...................................................................................................................................... 130 Captulo 11: Multiplexadores e Demultiplexadores ........................................................................ 132 Produtos cannicos - conceitos bsicos ....................................................................................... 132 Gerador bsico de produtos cannicos..................................................................................... 132 Circuito bsico para trs variveis ........................................................................................... 132 Circuito em forma de matriz .................................................................................................... 133 Circuito com diodos em forma de matriz................................................................................. 133 Multiplexador ............................................................................................................................... 134 Simplificao de circuito multiplex (exemplo)........................................................................ 136 Circuitos combinatrios com multiplex ................................................................................... 138 Projeto do Circuito de um Multiplex. ...................................................................................... 140 Endereamento Seqencial em um Sistema Multiplex ................................................................ 141 Utilizao de Multiplex na construo de Circuitos Combinacionais ......................................... 142 Demultiplexador........................................................................................................................... 143 Projeto Do Circuito de em Demultiplex .................................................................................. 144 Outras Maneiras de Formar um Bloco Demultiplex ................................................................ 145 Ampliao da Capacidade de um Circuito Demultiplex .......................................................... 146 Demultiplex com Endereamento Sequencial ......................................................................... 147 Exerccios ..................................................................................................................................... 148

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Captulo 1: Sistema de Numerao


Sistema Binrio
No sistema binrio, existem apenas 2 algarismos: O algarismo 0 (zero) e O algarismo 1 (um).

No sistema decimal, ns ao possumos o algarismo dez e representamos a quantidade de uma dezena utilizando o algarismo 1 seguido do algarismo 0. Neste caso, o algarismo 1 significa que temos um grupo de uma dezena e o algarismo 0 nenhuma unidade, o que significa 10. No sistema binrio a mesma coisa.Quando queremos representar o nmero 2, utilizamos o algarismo 1 seguido do algarismo 0. A seguir apresentamos uma tabela com a sequncia de numerao do sistema binrio. Decimal 0 1 2 3 4 5 Binrio 0 1 10 11 100 101

Na prtica, cada dgito binrio recebe a denominao de bit, o conjunto de 4 bits denominado nibble e o de 8 bits de byte.

Converso do Sistema Binrio para o Sistema Decimal


Para representar qualquer nmero decimal, utilizamos uma notao que identifica a quantidade de unidades, em seguida a quantidade de dezenas, posteriormente a quantidade de centenas e assim sucessivamente. Para entendermos melhor esse conceito veja a representao abaixo. Decimal: 4635 5 unidades = 5 x 10 = 5 3 dezenas = 3 x 10 = 30 6 centenas = 6 x 10 = 600 4 milhares = 4 x 10 = 4000 4635 Perceba que cada parcela pode ser escrita em funo da base 10. Quando falamos em 5 unidades na verdade estamos nos referindo a 5x100, pois o expoente 0 identifica que temos 0 dezenas. Porm quando dizemos 6 centenas e representamos por 6x102, o expoente 2 identifica que estamos trabalhando com as centenas (10x10=100). Podemos notar ainda, que de maneira geral, a regra bsica de formao de um nmero consiste no somatrio de cada algarismo correspondente, multiplicado pela base (no exemplo, o nmero dez) elevado por um ndice conforme posicionamento do algarismo no nmero. Utilizando o mesmo conceito podemos representar qualquer nmero na base 2 e assim realizar a converso do nmero binrio para a base 10.

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Binrio: 11010 0 x 2 = 0 1 x 2 = 2 0 x 2 = 0 1 x 2 = 8 1 x 24 = 16 26 ou seja, 110102 =2610 Daqui por diante, para melhor identificao do nmero, colocaremos como ndice a base do sistema ao qual o nmero pertence 110102 (base 2)=2610 (base 10). Exerccio: Converta o nmero 11001100012 para a base 10: 29 1 28 1 27 0 26 0 25 1 24 1 23 0 22 0 21 0 20 1

1x29 + 1x28 +0x27 +0x26 +1x25 +1x24 +0x23 +0x22 +0x21 +1x20 = 81710

Converso do Sistema Decimal para o Sistema Binrio


Para demonstrar o processo, vamos utilizar um nmero decimal qualquer. 51 2 11 25 (1) Mas, 25 2 05 12 (1) 25 x 2 + 1 = 51 eq. (I) 1 resto

12 x 2 + 1 = 25 eq. (II) 2 resto

Substituindo a eq.(II) na eq.(I) temos: (12 x 2 + 1) x 2 + 1= 51 12 x 22 + 1 x 2 + 1 = 51 eq. (III) 2 resto 12 2 6 x 2 + 0 = 12 eq. (IV) (0) 6 3 resto Substituindo a eq.(IV) na eq.(III) temos: (6 x 2 + 0) x 22 + 1 x 2 + 1 = 6 x 23 + 0 x 22 + 1 x 2 + 1 = 51 eq. (V) 3 resto 6 2 (0) 3 3x2+0=6 eq. (VI) 4 resto

Substituindo a eq.(VI) na eq.(V) temos: (3 x 2 + 0)x 23 + 0 x 22 +1 x 21 +1 = 3 x 24 + 0 x 23 + 0 x 22 + 1 x 21 + 1=51 eq.(VII) 4 resto 3 2 1 x 2 + 1 = 3 eq. (VIII) (1) 1 5 resto

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Substituindo a eq.(VIII) na eq.(VII) temos: (1 x 2 +1)x 24 +0 x 23 +0 x 22 +1 x 21 +1 =1 x 25 +1 x 24 +0 x 23 +0 x 22 +1 x 21 +1 =51 5 resto Isto significa que ao ordenarmos em ordem decrescente os restos, ou seja, n-simo resto, (n-1) resto,..., 1 resto, teremos a representao do nosso nmero na base binria. Portanto: 1100112 = 5110 Podemos ento simplesmente fazer: 51 2 1 25 2 1 12 2 0 6 2 0 3 2 1 1 1100112 = 5110 Alm nos nmeros inteiros, temos tambm os nmeros fracionrios, por exemplo: 101,1012 ou 0,37510, para essas situaes iremos tratar da mesma forma. Vamos primeiro lembrar como podemos escrever um nmero em notao cientfica: Por exemplo, 10,5 na base 10: 10,510 = 1 x 101 + 0 x 100 + 5 x 10-1 Para nmeros binrios agimos da mesma forma. Podemos escrever qualquer nmero em uma dada base desejada pelo mtodo acima. Para exemplificar vamos transformar em decimal o nmero 101,1012. 101,1012 = 1 x 22 + 0 x 21 + 1 x 20 + 1 x 2-1 + 0 x 2-2 + 1 x 2-3 = 4 + 0 + 1 + 0,5 + 0 + 0,125 = 5,62510 101,1012 = 5,62510 Podemos tambm converter nmeros decimais fracionrios em binrios, para isso, vamos utilizar uma regra prtica. Como exemplo, vamos transformar 8,375 em binrio. Este nmero significa: 8 + 0,375. O primeiro passo transformar a parte inteira do nmero, como j explicado anteriormente: 810 = 10002 O passo seguinte transformar a parte fracionria. Para isso basta utilizar a multiplicao sucessiva das partes fracionrias resultantes pela base, at atingir zero. O nmero fracionrio convertido ser composto pelos algarismos inteiros resultantes tomados na ordem das multiplicaes:

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0,37510 = X2 0,375 parte fracionria x2 base do sistema primeiro algarismo 0,750 x2 segundo algarismo 1,500 Quando atingirmos o nmero 1, e a parte do nmero aps a vrgula no for nula, separamos esta ltima e reiniciamos o processo. 0,500 x2 terceiro algarismo 1,000 O processo para aqui, pois a parte do nmero depois da vrgula nula. Assim sendo, podemos escrever: 0,0112 = 0,37510 0,37510 = 0,0112 1 x 2-3 = 0,125 1 x 2-2 = 0,25 0 x 2-1 = 0 0,37510 = 0,0112 Para completarmos a converso, efetuamos a composio da parte inteira com a fracionaria: 8,37510 = 1000,0112 Exemplo 4,810 X2 Parte inteira: 4 2 0 2 2 0 1 410 = 1002 Parte fracionria: 0,8 x 2 = 1,6 0,6 x 2 = 1,2 0,2 x 2 = 0,4 0,4 x 2 = 0,8

0,810 = 0,110011001100... Dzima peridica

Sistema Octal
O sistema octal de numerao um sistema de base 8 no qual existem 8 algarismos enumerados: 0,1,2,3,4,5,6,7 O conceito o mesmo ao utilizado para o sistema decimal e binrio. Podemos montar a seqncia de numerao do sistema para representar outras quantidades.
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Prof. Antonio Samuel Neto DECIMAL 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 OCTAL 0 1 2 3 4 5 6 7 10 11 12 13 14 15 16 17 20

Converso do Sistema Octal para o Sistema Decimal


Utilizamos o conceito bsico de formao de um nmero. 578 = 7 x 80 + 5 x 81 = 4710 1008 = 0 x 80 + 0 x 81 + 1 x 82 = 6410 778 = 7 x 80 + 7 x 81 = 6310

Converso do Sistema Decimal para o Sistema Octal


O processo anlogo converso do sistema decimal para o binrio, somente que neste caso, utilizaremos a diviso por 8. 72810 = X8 728 8 08 91 8 (0)11 11 8 (3) (3) 1 72810 = 13308

Converso do Sistema Octal para o Sistema Binrio


Existem basicamente duas maneiras para realizar a converso: 1. Octal Decimal 2. Regra prtica Binrio

A regra prtica consiste em verificar a relao entre os sistemas de base 2 e base 8, separar o nmero de 3 em 3 e realizar a converso diretamente. A seguir apresentamos uma tabela de correspondncia e em seguida um exemplo para ilustrar o raciocnio:

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2 000 001 010 011 100 101 110 111

8 0 1 2 3 4 5 6 7

3768 = 011 111 110 2 3 7 6

Converso do Sistema Binrio para o Sistema Octal


Analogamente existe duas maneiras para realizar a converso: 1. Binrio Decimal Octal 2. Regra prtica A regra prtica se baseia em aplicar o processo inverso ao utilizado na converso de octal para binrio.Como exemplo, amos utilizar o nmero 1100102

110010 2 = 110 { 010 { 110010 2 = 628


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Sistema Hexadecimal
O sistema hexadecimal possui 16 algarismos, sendo sua base igual a 16: 0,1,2,3,4,5,6,7,8,9,A,B,C,D,E,F Notamos que a letra A representa o algarismo A, que por sua vez representa a quantiDade dez. A letra B representa o algarismo B que representa a quantidade onze, e assim por diante at a letra F que representa a quantidade quinze.
DECIMAL HEXADECIMAL 0 0 1 1 2 2 3 3 4 4 5 5 6 6 7 7 8 8 9 9 10 A 11 B 12 C 13 D 14 E 15 F 16 10
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Converso do Sistema Hexadecimal para o Sistema Decimal


A regra de converso anloga de outros sistemas, somente que neste caso, a base 16. 2B316 =3 x 160 + 11 x 161 + 2 x 162 = 69110

Converso do Sistema Decimal para o Sistema Hexadecimal


Da mesma forma que nos casos anteriores, esta converso se faz atravs de divises sucessivas pela base do sistema a ser convertido. 100010 16 (8) 62 16 (14) 3

100010 = 3E816 pois 1410 = E16

Converso do Sistema Hexadecimal para o Sistema Binrio e vice-versa


anloga converso do sistema octal para o sistema binrio, somente que neste caso, necessita-se de 4 bits para representar cada algarismo hexadecimal. Regra prtica (separando de 4 em 4) 2B316 = 001010110011 2 2 B 3

Operaes Aritmticas no Sistema Binrio Adio


Para efetuarmos a adio no sistema binrio, devemos agir como numa adio convencional no sistema decimal, lembrando que, no sistema binrio temos apenas 2 algarismos. 0+0=0 0+1=1 1+0=1 1 + 1 = 10 1 + 1 + 1 = 11 Temos que observar que estamos trabalhando na base 2, desta forma, na base 2, 1 + 1 = 0 e transporta 1 vai um
11111

0110110 +1111011 10110001

Subtrao
O mtodo de resoluo anlogo a uma subtrao no sistema decimal.
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00=0 10=1 11=0 0 1 = 1 e empresta 1 Observamos que para o caso 0 1 o resultado ser igual a 1, porm haver um transporte para a coluna seguinte que deve ser acumulado no subtraendo e, obviamente, subtrado do minuendo. 111 -100 011 1000 - 0111 0001

Multiplicao
Procede-se como uma multiplicao no sistema decimal. 0x0=0 0x1=0 1x0=0 1x1=1 11010 x 10 00000 11010_ 110100

Diviso
A diviso de nmeros binrios a mais complexa das operaes aritmticas binrias, pois abrange operaes de multiplicao e subtrao. 110100 10 10__ 11010 010 0010 000

Exerccios
1. Quanto a contagem mxima com um nmero binrio de 4 bits? Quantos nmeros diferentes so representados? 2. Quanto a contagem mxima com um nmero binrio de 8 bits? Quantos nmeros diferentes so representados? 3. Quanto a contagem mxima com um nmero binrio de 16 bits? Quantos nmeros diferentes so representados? 4. Quantos dgitos diferentes so utilizados no sistema numricos octal? 5. Quantos dgitos diferentes so utilizados no sistema numricos hexadecimal?

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6. Escrever os seguintes nmeros em forma polinomial: a) 23(10); f) 255, 6(7); a) 5A(16) = 132(b); b) 20(10) = 110(c). b) 4 087(10); g) 1 023, 003(4). c) 39, 28(10); d) 36(8); e) E5, 3(16);

2) Determinar as bases b e c em:

7. O resultado da leitura do valor de uma tenso eltrica de 25,76 V. Representar em binrio esse valor. 8. Preencha o quadro, convertendo o nmero fornecido em cada um dos outros sistemas numricos Octal 36 Hexadecimal A9 10010 99 Octal 54 Hexadecimal 3C 1011100 100 Binrio Decimal Binrio Decimal

9. Realize as operaes descritas a seguir 10012 +11012 10012 - 1102 1102 x 1012 101012 +110012 10112 - 1102 x 1011102 10102 x x 12 10012 +11012 101012 -11102 11102 1102 1012 11112 +10112 111012 - 11102 10012 1112 x 100102 10012 +11012 11012 - 1001002 x 110102 10112 100102 1010102 +1101012 11012 - 1010102 11100102 11002 x 100012 11012 +101012 100101002 - 10100102 x 1012 100102 101012 10012 +100112 100101002 - 10100102 110012 100102
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10. A primeira expedio a Marte provou a existncia de civilizaes inteligentes no planeta vermelho porque descobriu, gravada numa rocha, a equao 5 x2 50 x + 125 = 0 , bem como as respectivas solues, x1 = 5 e x2 = 8. O valor x1 = 5 pareceu razovel aos elementos da expedio, mas a outra soluo indicava claramente que os marcianos no utilizavam, como ns, o sistema decimal de contagem (talvez porque no possussem 10 dedos nas mos). Quantos dedos acha que os marcianos tinham nas mos? Justifique.

11. Como sabe do exerccio anterior, a primeira expedio a Marte provou a existncia de antigas civilizaes inteligentes no planeta vermelho. Uma das descobertas mais importantes consistiu em perceber que os marcianos usavam um sistema de numerao com 13 smbolos, incluindo os smbolos 0 a 9, tal como ns usamos na Terra, e ainda os smbolos, , e . Por outro lado, conseguiu-se provar que os marcianos conheciam as operaes aritmticas de adio e de subtrao. Tendo a expedio terrestre encontrado o seguinte fragmento de uma operao de adio gravada numa rocha,

9 3 5 + 9 4 9 6 4 3 2 decidiu enviar esse fragmento para a Terra para ser decifrado (os espaos em branco correspondem a smbolos que no se conseguiram ler). Refaa a adio preenchendo os fragmentos da operao que no puderam ser recuperados pela expedio terrestre, e diga quais os valores que descobriu para os smbolos , e . 12. Apresente o resultado das operaes a seguir em binrio:

13. Por que o nmero 15874 no pode ser octal? 14. Por que os computadores utilizam o sistema binrio de forma extensiva? 15. Descreva a utilizao dos sistemas numricos binrio e hexadecimal em uma aplica envolvendo conceitos de eletrnica digital

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Captulo 2: Funes e Portas Lgicas


Os circuitos eletrnicos so divididos em dois grupos: circuitos analgicos e circuitos digitais. Nos circuitos analgicos, os componentes operam normalmente de forma contnua ou linear, como, por exemplo os amplificadores e as fontes reguladas. Os circuitos digitais, tambm chamados de chaveadores, empregam componentes que operam nos estados de corte ou saturao. o caso de um transistor que, conectado a um circuito, em um momento est cortado e no outro, saturado. A partir deste momento, vamos comear a estudar os circuitos digitais. Antes, porm, sero apresentados conceitos bsicos que voc dever aprender a fim de compreender melhor o funcionamento desse tipo de circuito. Eles so: estados ou nveis lgicos, funes lgicas e operaes lgicas.

Estados ou nveis lgicos


Em sistemas digitais, trabalha-se com dois estados ou nveis lgicos, pois a eletrnica digital apoia-se no princpio da lgica que considera uma proposio verdadeira ou falsa. Assim, um ponto qualquer do circuito digital pode assumir apenas um de dois estados: Ligado ou desligado; Saturado ou cortado; Alto ou baixo; Com pulso ou sem pulso; Fechado ou aberto; Excitado ou desexcitado.

Suponhamos, por exemplo, um circuito em que uma lmpada acionada por um interruptor. Nesse caso, a lmpada pode assumir os dois estados: ligado ou desligado. Um rel, dentro de um circuito, assume os estados energizado ou desenergizado. Do mesmo modo, um transistor ligado como chave no circuito pode assumir os estados saturado ou em corte. Os sistemas digitais processam apenas os nmeros binrios 1 (um) e 0 (zero). Isso significa que se associarmos o valor binrio 1 a um estado ou nvel lgico, associaremos o valor binrio 0 ao outro estado. O estado 0 representar sempre a ausncia de alguma coisa ou de alguma situao: aparelho desligado, ausncia de tenso, chave aberta, etc. O estado 1 sempre ir representar a presena de alguma coisa ou de alguma situao: aparelho ligado, presena de tenso, chave fechada, etc. Note ento, que se representarmos 0 uma situao, representamos por 1 a situao contrria.

Funo Lgica
A funo lgica (f) uma varivel dependente e binria. Seu valor o resultado de uma operao lgica em que se relacionam entre si duas ou mais variveis binrias. As funes lgicas operam com variveis independentes (elementos de entrada em um circuito) e com variveis dependentes (elementos de sada). Veja os circuitos a seguir.

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Conveno: A e B = Variveis independentes (de entrada) Y ou S = Varivel dependente (de sada)

Normalmente, as variveis lgicas independentes (de entrada) so representadas por letras maisculas A, B, C... N; as variveis dependentes (de sada), por S ou Y. As funes lgicas tm apenas dois estados: o estado 0 e o estado 1.

Operaes Lgicas
A relao entre duas ou mais variveis que representam estados estabelecida atravs de operaes lgicas. As operaes lgicas so: Produto ou multiplicao lgica; Soma lgica; Inverso.

Essas operaes, nos circuitos ou sistemas lgicos, so efetuadas por blocos denominados portas lgicas.

Portas lgicas bsicas


Portas so unidades bsicas de sistemas lgicos eletrnicos. Porta lgica qualquer arranjo fsico capaz de efetuar uma operao lgica. As portas lgicas operam com nmeros binrios, ou seja, com os dois estados lgicos 1 e 0. Os sistemas digitais, mesmo os mais complexos como os computadores, so constitudos a partir de portas lgicas bsicas. As portas lgicas bsicas so trs: A porta E que realiza a operao produto ou multiplicao lgica; A porta OU que realiza a operao soma lgica; A porta NO ou inversora que realiza a operao inverso, ou negao ou

complementao.
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Funo E ou AND
A funo E aquela que assume o valor 1 quando todas as variveis de entrada forem iguais a 1; e assume o valor 0 quando uma ou todas as variveis de entrada forem iguais a 0. Ela executa a multiplicao de 2 ou mais variveis booleanas. Sua representao algbrica para 2 variveis S = A . B, onde se l A e B. A figura a seguir mostra o circuito eltrico equivalente porta E.:

Analisando as situaes, conclumos que s teremos a lmpada acesa quando as chaves A e B estiverem fechadas. Para podermos analisar todas as possibilidades de uma determinada situao utilizamos a Tabela da Verdade. Ela representa um mapa onde colocamos todas as possveis situaes com seus respectivos resultados. Na tabela, iremos encontrar o modo como a funo se comporta. A seguir apresentamos a tabela da verdade para a funo E. Tabela da Verdade Entrada A 0 0 1 1 B 0 1 0 1 Sada Y

Os smbolos ou blocos lgicos para a porta E so mostrados a seguir. Observe as duas variveis de entrada A e B e a sada Y.

Muitas vezes, um circuito lgico tem trs variveis, ou seja, uma porta E de trs entradas (A, B e C) e uma sada (Y). Neste caso, a operao ser expressa assim:

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A . B . C = Y ou Y = A . B . C. Os smbolos da porta E com trs variveis de entrada so mostrados a seguir.

As combinaes possveis da operao E com trs variveis e a tabela-verdade correspondente so apresentadas a seguir. Tabela da Verdade Entrada A 0 0 0 0 1 1 1 1 B 0 0 1 1 0 0 1 1 C 0 1 0 1 0 1 0 1 Sada Y 0 0 0 0 0 0 0 1

Notamos que a tabela da verdade mostra as 8 possveis combinaes das variveis de entrada e seus respectivos resultados de sada. O nmero de situaes possveis igual a 2N, onde N o nmero de variveis de entrada.

Funo OU ou OR
A funo OU aquela que assume valor 1 quando uma ou mais variveis da entrada forem iguais a 1 e assume valor 0 se, e somente se, todas as variveis de entrada forem iguais a 0. Sua representao algbrica para 2 variveis de entrada S = A + B, onde se l S = A ou B. Observao: O smbolo (+) nesta expresso significa OU. A figura a seguir mostra o circuito eltrico equivalente porta OU.

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A lmpada (Y) acender quando ou a chave A ou a chave B estiver fechada. Ela tambm acender quando A e B estiverem fechadas. Quando A e B estiverem abertas, a lmpada no acender. A seguir veja as combinaes possveis das chaves e tambm a tabela-verdade da funo OU.

Observe, nas tabelas, como a sada do circuito OU ativada quando pelo menos uma ou todas as chaves estiverem fechadas. Os smbolos lgicos da porta OU com duas entradas (A e B) e a sada (Y) esto esquematizados na ilustrao a seguir.

Uma porta OU de trs entradas apresenta as variveis A, B e C para as entradas e Y para a sada. Neste caso, a operao ser expressa da seguinte forma: A+B+C=Y Os smbolos da porta OU com trs variveis de entrada so mostrados a seguir.

Observe agora a tabela das combinaes possveis da porta OU de trs variveis e sua respectiva tabela-verdade.
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Porta No ou Not
A funo NO, ou funo complemento, ou ainda, funo inversora a que inverte o estado da varivel de entrada. Se a varivel de entrada for 1, ela se tornar 0 na sada. Se a varivel de entrada for 0, ela se tornar 1 na sada. A operao lgica inverso realizada pela porta lgica NO ("NOT" em ingls). Ela consiste em converter uma dada proposio em uma proposio a ela oposta. expressa da seguinte maneira: Y = A . Essa expresso lida da seguinte forma: sada Y igual a no A pois o trao sobre o A significa no. Para o A pode-se dizer tambm A barrado ou A negado. Veja a seguir o circuito eltrico equivalente a uma porta NO e seus smbolos lgicos.

A lmpada Y acender (1) quando a chave A estiver aberta (0). Quando a chave A estiver fechada (1), a lmpada no acender. Veja a seguir, as combinaes possveis da chave e a respectiva tabela-verdade.

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Quando houver negao de uma varivel j negada, ( A A , que se l: A barrado barrado; ou ainda, no no A), o resultado ser a prpria varivel, ou seja: Y = A = A . Em uma expresso, quando o trao estiver sobre uma varivel, somente essa varivel negada. Por exemplo, na expresso A B = Y , somente a varivel A negada. Quando o trao estiver sobre toda a expresso, ou seja, Y = A + B , o resultado da expresso que ser negado.

Blocos Lgicos OU EXCLUSIVO E COINCIDNCIA


Embora estes circuitos sejam blocos lgicos bsicos, podemos consider-los tambm como circuitos combinacionais, pois, como veremos, sua obteno provm de uma tabela da verdade (situao), que gera uma expresso caracterstica, de onde esquematizamos o circuito.

Bloco OU EXCLUSIVO
A funo que ele executa consiste em fornecer 1 sada quando as variveis de entrada forem diferentes entre si. Com esta pequena apresentao podemos montar sua tabela da verdade e, obter pelo mesmo processo visto at aqui, sua expresso caracterstica e, posteriormente, esquematizar o circuito.
A 0 0 1 1 B 0 1 0 1 S 0 1 1 0

Da tabela obtemos sua expresso caracterstica:

S = AB + AB
Da expresso esquematizamos o circuito representativo da funo OU EXCLUSIVO.

A notao algbrica que representa a funo OU EXCLUSIVO S = A B , onde se l a OU Exclusivo B. O circuito pode ser representado tanto pelo circuito acima, como tambm pelo smbolo abaixo. A B =A+B
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Uma importante observao que, ao contrrio de outros blocos lgicos bsicos, o circuito OU EXCLUSIVO s pode ter 2 variveis de entrada, fato este devido sua definio bsica.

Bloco COINCIDNCIA
A funo que ele executa a d fornecer 1 sada quando houver uma coincidncia nos valores das variveis de entrada.
A 0 0 1 1 B 0 1 0 1 S 1 0 0 1

A tabela gera a expresso S = AB + AB A partir dessa expresso, vamos esquematizar o circuito:

A notao algbrica que representa a funo coincidncia S = A B . O smbolo do circuito coincidncia mostrado na figura a seguir:

Se compararmos as tabelas da verdade dos blocos OU EXCLUSIVO e COINCIDNCIA, iremos concluir que estes so complementares:

A B = A B
Alm das funes bsicas, podemos combinar as mesmas para obter outras funes. A seguir apresentamos algumas dessas funes de forma simplificada, uma vez que sua anlise direta e intuitiva.

Funo NOU ou NOR


A 0 0 1 1 Porta NOR A B = (A + B) B 0 1 1 0 0 0 1 0 tabela da verdade

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Funo NE ou NAND
A 0 0 1 1 Porta NAND A B B 0 1 1 1 0 1 1 0 tabela da verdade

= (A . B)

Expresses Booleanas Obtidas de Circuitos Lgicos


Todo circuito lgico executa uma expresso booleana e, por mais complexo que seja, formado pela interligao das portas lgicas bsicas.

A S1 B C S

Na sada S1, temos o produto A.B, pois sendo este bloco uma porta E, sua expresso de sada ser S1 = A.B. Como S1 injetada em uma das entradas da porta OU pertencente a segunda parte do circuito e na outra entrada est a varivel C, a expresso ser: S = S1 + C S = A.B + C. A seguir apresentamos mais um exemplo: A B C D

Circuitos Obtidos de Expresses Bolleanas


O mtodo para a resoluo consiste em identificar as portas lgicas na expresso e desenh-las com as respectivas ligaes a partir das variveis de entrada. Para exemplificar, vamos obter o circuito que executa a expresso S = (A + B).C.(B + D) Iniciamos primeiramente pelas expresses dentro dos parnteses. Para o primeiro parntese, temos a soma booleana A + B, logo o circuito que o executa uma porta OU. Para o segundo existe outra soma booleana que tambm executada por uma outra funo OU.
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A seguir ocorre uma multiplicao booleana dos dois parnteses juntamente com a varivel C, sendo executada esta multiplicao por uma porta E. Desta forma, o circuito final ser:
A

B C

Tabelas Verdade Obtidas de Expresses Booleanas


1. Montamos o quadro de possibilidades 2. Montamos colunas para os vrios membros da expresso 3. Preenchemos essas colunas com seus resultados 4. Montamos uma coluna para o resultado final 5. Preenchemos essa coluna com os resultados finais. Para esclarecer este processo, veja o exemplo a seguir A B C D A 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 B 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 C 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 D 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 AB 0 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 C 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 CD 1 1 1 0 1 1 1 0 1 1 1 0 1 1 1 0 S 1 1 1 0 1 1 1 0 1 1 1 0 1 1 1 1
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tabela da verdade

Expresses Booleanas Obtidas de Tabelas Verdade


A partir da tabela verdade, possvel chegar expresso que representa o comportamento de um circuito, e em seguida construir o circuito, usando as portas lgicas j estudadas. O processo de elaborao da expresso usa as chamadas formas cannicas, que consistem em regras para representar as condies de entrada que: a) produziro sada 1 (e portanto as demais condies produziro sada 0) ou alternativamente, b) produziro sada 0 (e portanto as demais condies produziro sada 1). So, portanto, duas as formas cannicas: a) Forma normal disjuntiva: quando ela est formada pela soma de MINITERMOS. Um minitermo um produto de todas as variveis da funo (barradas ou no) - representa as condies que produzem sada 1; b) Forma normal conjuntiva: quando est representada por produtos de MAXITERMOS. Um maxitermo representado pela soma de todas as variveis (barradas ou no) da funo - representa as condies que produziro sada 0 Exemplos: Minitermos: f (a,b,c,d) = a b c d Maxitermos: f (a,b,c,d) = a + b + c + d Essas formas so alternativas, isto , a expresso poder ser encontrada aplicando-se alternativamente UMA ou OUTRA das formas. Para tanto considere a tabela a seguir:
A 0 0 1 1 B 0 1 0 1 S 1 0 1 1

Observando a tabela, notamos que a expresso verdadeira (S = 1) nos casos em que A = 0 e B = 0 ou A = 1 e B = 0 ou A = 1 e B = 1. Para obter a expresso, basta montar os ermos relativos aos casos em que a expresso verdadeira e som-los:

Caso 00: S = 1 quando A = 0 e B = 0 ( A = 1 e B = 1) A B Caso 10: S = 1 quando A = 1 e B = 0 (A = 1 e B = 1) A B Caso 11: S = 1 quando A = 1 e B = 1 ( A = 1 e B = 1) AB

S = AB + AB + AB

Soma dos Minitermos


produzida construindo:

um termo (uma sub-expresso) para cada linha da tabela verdade (que representa uma combinao de valores de entrada) em que a sada 1,
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cada um desses termos formado pelo PRODUTO (FUNO AND) das variveis de entrada, sendo que: quando a varivel for 1, mantenha; quando a varivel for 0, complemente-a (funo NOT). a funo booleana ser obtida unindo-se os termos PRODUTO (ou minitermos) por uma porta OR (ou seja, "forando-se" a sada 1 caso qualquer minitermo resulte no valor 1).

Dessa forma, ligando os termos-produto (tambm chamados minitermos) pela porta OR, caso QUALQUER UM dos minitermos seja 1 (portanto, caso qualquer uma das condies de valores de entrada que produz sada 1se verifique), a sada pela porta OR ser tambm 1. Ou seja, basta que se verifique qualquer uma das alternativas de valores de entrada expressos em um dos minitermos, e a sada ser tambm 1, forada pelo OR. Caso nenhuma dessas alternativas se verifique, produz-se a sada 0.
Exemplo:

PRODUTO DOS MAXITERMOS


produzida construindo:

um termo (uma sub-expresso) para cada linha da tabela verdade (que representa uma combinao de valores de entrada) em que a sada 0, cada um desses termos formado pela SOMA (FUNO OR) das variveis de entrada, sendo que: quando a varivel for 0, mantenha; quando a varivel for 1, complemente-a (funo NOT). a funo booleana ser obtida unindo-se os termos SOMA (ou maxitermos) por uma porta AND (ou seja, "forando-se" a sada 0 caso qualquer minitermo resulte no valor 0).

Dessa forma, ligando os termos-soma (tambm chamados maxitermos) pela porta AND, caso QUALQUER UM dos minitermos seja 0 (portanto, caso qualquer uma das condies de valores de entrada que produz sada 0 se verifique), a sada pela porta AND ser tambm 0. Ou seja, basta que se verifique qualquer uma das alternativas de valores de entrada 0 expressos em um dos
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maxitermos, e a sada ser tambm 0, forada pelo AND. Caso nenhuma dessas alternativas se verifique, produz-se a sada 1. Exemplo:

O mesmo comportamento (a mesma tabela verdade) pode ser igualmente representada por qualquer das formas cannicas. Exemplo: Se ambas as formas cannicas produzem expresses equivalentes, devemos escolher a representao que resultar em menor nmero de termos, produzindo uma expresso mais simples. Por esse mtodo, pode-se encontrar a expresso que represente qualquer tabela verdade. Aps se encontrar uma expresso que represente o comportamento esperado, possvel que no seja uma expresso simples que possa ser construda com poucas portas lgicas. Antes de projetar o circuito, til SIMPLIFICAR a expresso, de forma a possibilitar construir um circuito mais simples e portanto mais barato. Portanto, o fluxo de nosso procedimento ser: DESCRIO VERBAL ---> TABELA VERDADE ---> FORMA CANNICA ---> --->FUNO SIMPLIFICADA ---> CIRCUITO

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Equivalncia entre Blocos Lgicos Inversor a partir de uma porta NE


A 0 0 1 1 B 0 1 0 1 1 1 1 0

Analisando a tabela acima, podemos notar que no caso A = 0 e B= 0, a sada assume valor 1, e no caso A = 1 e B = 1, a sada assume valor 0. Interligando os terminais de entrada da porta, estaremos fornecendo o mesmo nvel s 2 entradas. Sendo este nvel igual a 0 a sada igual a 1, e sendo este nvel igual a 1, a sada 0, estando assim, formando um inversor. A B S = A.B A 0 0 1 1 Se B = A A S = A.A = A S A 0 1 A 0 1 S 1 0 B 0 1 0 1 S 1 1 1 0

Inversor a partir de uma Porta NOU


A 0 0 1 1 B 0 1 0 1 S 1 0 0 0

Da tabela acima, verificamos que interligando A e B, cairemos num caso idntico ao do item anterior, transformando a porta NOU em um inversor: A B S=A+B A 0 0 1 1 Se B = A S=A+A=A
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B 0 1 0 1

S 1 0 0 0

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A 0 1

S 1 0

Portas NOU e OU a partir de E, NE e Inversores


Porta NOR
A

A B Ou A B Prova: A 0 0 1 1

S=A.B=A+B
B

A+B

S=A+B

B 0 1 0 1

A 1 1 0 0

B 1 0 1 0 A B

A.B 1 0 0 0 S

A+B 0 1 1 1

A+B 1 0 0 0

Porta OR A S B

S=A+B Prova: A 0 0 1 1
Porta NAND A A

S=A.B=A+B B 0 1 0 1 A+B 0 1 1 1 A.B 1 0 0 0 A.B 0 1 1 1

S=A+B=A.B B B

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Prova: A 0 0 1 1
Porta AND

B 0 1 0 1

A+B 1 1 1 0

A.B 0 0 0 1

A.B 1 1 1 0

A B Prova: A 0 0 1 1 Resumo

S=A+B=A.B B 0 1 0 1 A+B 1 1 1 0 A+B 0 0 0 1 A.B 0 0 0 1

A B A B A B A B

S S

A B A B A B A B

A.B =A+B A.B =A+B A+B=A.B A+B=A.B

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Exerccios
1. Como se inibe uma porta OR? 2. Como se inibe uma porta AND? 3. Como se inibe uma porta NAND? 4. Na figura a seguir, utilize as formas de onda A, B e C para determinar as formas de onda de cada expresso mostrada

A B AB

AB A+ B

A+B A A B+B

A B C
A+ B+C

ABC A+ B+C

5. Determine a expresso caracterstica para os circuitos abaixo:

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6. Monte a tabela da verdade e desenhe o circuito que executa as expresses a seguir

S = A BC + A C + D + BC D + B D
S = C AB + B A + C

(
(

))

)]

S = B+C + D

[(

) (A + B + C )+ C ]+ ABC + B( A + C )

S = (B D ) A + B (C + D ) + A BC

7. Prove

8. Desenhe o circuito que execute a tabela da verdade a seguir:


A 0 0 0 0 0 0 0 0 1 1 1 1 1 B 0 0 0 0 1 1 1 1 0 0 0 0 1 C 0 0 1 1 0 0 1 1 0 0 1 1 0 D 0 1 0 1 0 1 0 1 0 1 0 1 0 S 0 1 1 1 1 0 0 1 1 0 1 0 0
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9. Mostre que o circuito abaixo representa um OU exclusivo

10. Mostre que o circuito abaixo um circuito coincidncia

11. Esquematize o circuito coincidncia, utilizando apenas porta NOU 12. Esquematize o circuito coincidncia, utilizando somente 4 portas NOU 13. Esquematize um circuito OU-EXCLUSIVO utilizando apenas quatro portas NAND.

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Captulo 3: lgebra de Boole e Simplificao de Circuitos Lgicos


Voc j sabe que os circuitos lgicos correspondem a equaes booleanas que, por sua vez, so extradas da tabela-verdade. Contudo, construir circuitos lgicos diretamente das expresses booleanas da tabela verdade um processo complexo. Esses circuitos podem ser simplificados, o que facilita sua montagem e diminui o custo do sistema pela economia dos blocos lgicos necessrios a sua construo. Vamos estudar os postulados, teoremas, propriedades e identidade da lgebra booleana. Isso nos permitir realizar a simplificao das expresses booleanas o que facilitar muito a execuo dos circuitos combinatrios, ou seja, aqueles cuja sada depende das combinaes das variveis de entrada. As variveis booleanas so representadas atravs de letras, podendo assumir apenas dois valores distintos: 0 ou 1. Denominamos expresso booleana sentena matemtica composta de termos cujas variveis so booleanas, da mesma forma, podendo assumir como resultado final 0 ou 1 A seguir apresentaremos os postulados da complementao, da adio e da multiplicao da lgebra de Boole, e suas respectivas identidades.

Postulado da Complementao
1. Se A = 0 A = 1 2. Se A = 1 A = 0 Como conseqncia desse postulado, temos a seguinte identidade:
A= A

Postulado da Adio
1. 0 + 0 = 0 2. 0 + 1 = 1 3. 1 + 0 = 1 4. 1 + 1 = 1 Atravs desse postulado podemos estabelecer as seguintes identidades: 1. 2. 3. 4. A+0=A A+1=1 A+A=A A+A=1

Postulado da multiplicao
1. 2. 3. 4. 1. 2. 3. 4. 0.0=0 0.1=0 1.0=0 1.1=1 A.0 = 0 A.1 =A A.A=A A.A= 0

Atravs desse postulado podemos estabelecer as seguintes identidades:

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Propriedades Comutativa
Esta propriedade vlida tanto na adio, bem como na multiplicao: Adio: A + B = B + A Multiplicao: A.B = B.A

Propriedades Associativa
Esta propriedade vlida tanto na adio, bem como na multiplicao: Adio: A + (B + C) = (A + B) + C = A + B + C Multiplicao: A.(B.C) = (A.B).C = A.B.C

Propriedades Distributiva
A.(B+C)=A.B+A.C Prova:
A 0 0 0 0 1 1 1 1 B 0 0 1 1 0 0 1 1 C 0 1 0 1 0 1 0 1 A.(B + C) 0 0 0 0 0 1 1 1 AB + AC 0 0 0 0 0 1 1 1

Teorema de De Morgan
Os teoremas de De Morgan so empregados para simplificar as expresses algbricas booleanas. Primeiramente, vamos demonstrar e comparar as leis postuladas por De Morgan. Em seguida, veremos a aplicao desses postulados. Teorema 1 O complemento do produto igual soma dos complementos. Ou seja:

A.B = A + B
Veja, com o auxlio da tabela-verdade, como os resultados de cada termos das expresses so iguais:

Esse teorema pode ser aplicado para mais de duas variveis:


A.B.C...N = A + B + C + ...N

)
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Teorema 2
O complemento da soma igual ao produto dos complementos.

A + B = A.B
Este teorema a extenso do primeiro. Assim, podemos escrever:

( A + B + C + ...N ) = A.B.C....N
Identidades Auxiliares
Deixamos aqui algumas identidades bastante teis, e que a demonstrao ficar como exerccio para o aluno. 1. A + A.B = A
2.

( A + B ).( A + C ) = A + BC

3. A + AB = A + B

Simplificao de Expresses Booleanas


Para efetuarmos as simplificaes existem dois processos: 1. lgebra de Boole 2. Mapas de Veitch-Karnaugh Na simplificao de expresses booleanas pelo mtodo algbrico (lgebra de Boole), no h ordem determinada a ser seguida. Conforme a necessidade, aplicam-se os postulados, as propriedades, os teoremas e as identidades at obter uma forma reduzida da expresso original. Para exemplificar, vamos utiliza a expresso: S = ABC + AC + AB . Vamos simplificar primeiramente utilizando a lgebra de Boole:

S = ABC + AC + A B

( ) S = A(BC + (C + B )) S = A(BC + (C + B )) S = A(BC + (BC ))


S = A BC + C + B
Chamando BC de Y, tem-se

S = A Y +Y ;Y +Y =1 S = A Essa expresso mostra a importncia da simplificao e a conseqente minimizao do circuito, pois os resultados so idnticos aos valores assumidos pela varivel A; assim sendo, todo o circuito pode ser substitudo por um nico fio ligado varivel A. A seguir apresentamos mais um exemplo

S = A BC + A BC + A BC + A BC S = A + A BC + BC + A BC + A BC S = BC + BC + A BC + A BC
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S = BC + BC + BC A + A S = BC + BC + BC S = BC + BC S = B C + C S = B

Diagramas de Veitch-Karnaugh
O mtodo utiliza a tabela verdade de uma funo booleana como base para as simplificaes. Um mapa de Karnaugh uma ajuda excelente para simplificao de funes de at 6 variveis. Para funes de mais de 6 variveis a simplificao mais complexa pois torna-se uma tarefa rdua identificar as clulas adjacentes no mapa. Para funes de mais de 6 variveis devem ser utilizadas solues algortmicas computacionais. O Mapa de Karnaugh uma ferramenta de auxlio minimizao de funes booleanas. O prprio nome mapa vem do fato dele ser um mapeamento biunvoco a partir de uma tabela-verdade. O mtodo de Veitch Karnaugh consiste em representar graficamente os valores das variveis de entrada e os correspondentes valores da sada. A simplificao obtida pela observao dos grupos formados. O mapa de Karnaugh um diagrama constitudo de uma certa quantidade de quadrados ou celas. O nmero de celas igual a 2N onde, N o nmero de variveis da funo. Assim, um mapa para uma funo de 4 variveis possui 24 = 16 celas. Suas principais caractersticas so: Constitui um mtodo grfico/tabular de representao de funes e de aplicao sistemtica do processo de simplificao algbrica.

Permite a fcil determinao das formas mnimas soma de produtos e produto de somas. uma mtodo de fcil aplicao para funes de no mximo 4 variveis. Os mapas de karnaugh so constitudos por clulas, cada uma das quais representativa de um mintermo/maxtermo. No mapa de karnaugh de uma funo, representada na forma cannica soma de produtos, as clulas correspondentes aos mintermos da funo tm o valor 1 e as restantes clulas tm o valor 0. Em alternativa podemos definir que no mapa de Karnaugh de uma funo, representada na forma cannica produto de somas, as clulas correspondentes aos maxtermos da funo tm o valor 0 e as restantes tm o valor 1. Qualquer par de clulas na horizontal ou vertical (clulas adjacentes) corresponde a mintermos/maxtermos que diferem em apenas um literal. As clulas na coluna mais direita so adjacentes s clulas da coluna da esquerda, bem como, as clulas na linha superior so adjacentes s clulas da linha inferior.

Diagrama de Veitch Karnaugh para 2 variveis


O mapa de Karnaugh para funo de 2 variveis possui 4 celas, e tem a configurao abaixo para uma funo f (a,b): Seja uma tabela de verdade simples, com apenas duas entradas e uma sada. Tabela 01 Comb 0 1 2 3 A 0 0 1 1 B 0 1 0 1 S 0 1 1 1
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Na Figura 01 (a), so representados: quadrados acima da linha horizontal A = 0 quadrados abaixo da linha horizontal A = 1 quadrados esquerda da linha vertical B = 0 quadrados direita da linha vertical B = 1

As sadas so marcadas pelas sobreposies. Por exemplo, o quadrado inferior esquerdo a sobreposio de A = 1 e B = 0, correspondendo combinao de nmero 2 da tabela. A sada respectiva S = 1 e indicada no quadrado. Procede-se de forma anloga para as demais combinaes da tabela de verdade. Regio onde: A = 0:

A = 1:

B = 0:

B = 1:

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A interseo de duas das regies acima corresponde a um minitermo: Uma vez inseridas todas as sadas, devem ser identificados todos os pares no diagonais possveis de valores no nulos, mesmo que sobrepostos. H, portanto, dois pares possveis:

Par 1: equivalente a A Par 2: equivalente a B.

E a sada uma funo OU dos pares: S = A + B. Esse resultado um bloco OU simples, indicado em (b) da acima. Considera-se agora a tabela de verdade segundo Tabela 02 a seguir. Tabela 02 Comb 0 1 2 3 A 0 0 1 1 B 0 1 0 1 S 0 0 0 1

Neste caso, no h formao de pares. A sada S = 1 est isolada e deve ser entendida como uma funo E das entradas sobrepostas, isto , S = A . B O resultado , portanto, um bloco E simples conforme (b) da figura. Exemplo: Regio A . B

Seja a funo S = A . B + A . B + A . B
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Mapa K correspondente:

Simplificao : S = A + B ( o termo A.B est englobado tanto por A quanto por B. O termo A.B por A e o termo A.B por B).
Resumindo, para funes de 2 variveis, obtm-se: Grupos (N de clulas) 1 clula Rectngulo com 2 clulas Rectngulo com 4 clulas Expresso Mintermo com 2 literais 1 literal Valor lgico 1

Diagrama de Veitch Karnaugh para 3 variveis


A tabela de verdade para o exemplo deste tpico a mesma usada no tpico Determinando circuitos a partir da tabela de verdade desta pgina. O diagrama para as trs variveis dado em (a) da figura abaixo. O preenchimento feito de modo similar ao do diagrama de duas variveis j visto. Tabela 01 Comb 0 1 2 3 4 5 6 7 A 0 0 0 0 1 1 1 1 B 0 0 1 1 0 0 1 1 C 0 1 0 1 0 1 0 1 S 1 0 1 0 1 1 1 0

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Exemplo: a combinao 0 tem A = 0, B = 0 e C = 0. , portanto, a interseo de A, B e C . Marca-se ento 1 no quadrado correspondente porque a sada S tem esse valor segundo a tabela. Outro exemplo: para a combinao 6, A = 1, B = 1 e C = 0. Portanto, A, B e C . E o quadrado marcado com o valor da sada conforme tabela (1).

No diagrama de duas variveis, os grupos de valores 1 s podem se pares. Para trs variveis, podem ser quadras e pares. As seguintes regras devem ser observadas: quadras (e tambm pares) podem ser formadas por elementos no adjacentes se estiverem na borda (neste caso, so considerados adjacentes). pares devem estar fora das quadras ou podem ter um elemento comum. No valem os pares com os dois elementos no interior de uma quadra. No diagrama da figura (a) so identificados: par A B (interseo da rea A com a rea B quadra C (toda na rea C ) Portanto, a expresso lgica da sada

S = AB + C

A=0

A=1
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B=0

B=1

C=0

C=1

Todas estas regies hachuradas correspondem a termos que independem de duas variveis. Exemplo: S = A.B.C + A.B.C + A.B.C + A.B.C + A.B.C

S=C+A.B

Posicionamento dos mintermos :

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Exemplos de regies que correspondem a funes que independem de 1 das variveis:

Independe de B ser 0 ou 1 =A.C

Independe de B ser 0 ou 1 =A.C

Independe de A ser 0 ou 1 =B.C

Outra forma de representar o diagrama: BC A

00

01

11

10

0 1

Resumindo, para funes de 3 variveis, obtm-se: Grupos (N de clulas) 1 clula Rectngulo com 2 clulas Rectngulo com 4 clulas Rectngulo com 8 clulas Expresso Mintermo com 3 literais 2 literal 4 literal Valor lgico 1
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Diagrama de Veitch Karnaugh para 4 variveis


Seja agora o exemplo, conforme Tabela 01 a seguir, de uma tabela de verdade com 4 variveis de entrada e uma sada. H 11 combinaes com sada 1. Portanto, um circuito montado a partir da tabela, segundo mtodo j visto, teria 11 portas E de 4 entradas e uma porta OU de 11 entradas. Por induo, conclui-se que o diagrama de Veitch-Karnaugh para 4 variveis pode ter pares, quadras e oitavas. So aplicveis regras similares s vistas no tpico anterior. Tabela 01 Comb 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 A 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 B 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 C 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 D 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 S 0 1 1 1 0 1 0 1 1 1 0 1 1 1 0 1

O diagrama para a tabela dado em (a) da Figura 01 a seguir. So identificados 3 grupos: par ABC quadra AC
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oitava D Assim, a expresso booleana simplificada :

S = ABC + AC + D
O circuito correspondente dado em (b) da mesma figura. CD AB 00

00

01
1 1

11
1 1 1 1

10
1

01 11 10
1 1

1 1

Repetindo observao do tpico anterior, elementos nas bordas podem formar grupos. Isso deve ser sempre verificado, pois uma nica omisso invalida o resultado.

Nos exemplos da figura acima (que no tm relao com o circuito anterior), so identificados: Em (a): quadra BD

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Em (b): quadra BD par AB D Deve-se tambm observar que o maior grupo possvel contm apenas uma varivel. O segundo maior contm duas variveis e assim por diante. Portanto, para melhor simplificao, a identificao dos grupos deve partir dos maiores para os menores. Resumindo, para funes de 4 variveis, obtm-se: Grupos (N de clulas) 1 clula Rectngulo com 2 clulas Rectngulo com 4 clulas Rectngulo com 8 clulas Rectngulo com 16 clulas Expresso Mintermo com 4 literais 3 literal 2 literal 1 literal Valor lgico 1

Diagrama de Veitch Karnaugh para 5 variveis

O raciocnio anlogo. Quando tem-se que usar a reduo considerando mais de 5 variveis, procura-se usar outro mtodo ( Mtodo de Quine Mc Cluskey).

Processo de simplificao
Passos para simplificao usando mapas Karnaugh e expresses na forma de soma de mintermos: 1) Representao da funo no mapa: para tanto marcam-se 1s (uns) nas clulas que representem algum
termo da expresso da funo;

2) Agrupamento de clulas: 2.1)


O nmero de clulas de um grupo deve corresponder a uma potncia de base 2; Ex: 1,2,4,8,16,...
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2.2)

Quando 2N clulas so adjacentes (possuindo lados comuns) elas podem ser agrupadas e deste grupo possvel obter um termo com N variveis eliminadas; Ex: dada a funo f(A,B,C,D), um grupo de 4 clulas vai gerar um termo simplificado com apenas 2 variveis. Os grupos de clulas devem ter a forma quadrada, no so permitidos grupos em L, T ou algo que no seja quadrado ou retangular; Uma clula pode fazer parte de mais de um grupo, mas um grupo no pode ter todas as suas clulas associadas a outros grupos, caso contrrio ser superposto pelos outros; Para uma funo com N variveis, deve-se dar preferncia a grupos com 2N-1, 2N-2,...21 clulas, ou uma clula, necessariamente nessa ordem. Se h 3 varveis, de incio tente agrupar grupos com 23-1 = 4 clulas, aps esgotar as possibilidades de agrupar grupos deste tamanho, procure agrupar clulas em nmero de 23-2 = 2 e assim sucessivamente aps esgotar as possibilidades de agrupar grupos deste tamanho procure isolar as clulas descasadas. Separe os 1s isolados (no adjacentes a nenhum outro). Circule-os. Procure os 1s que so adjacentes a somente outro 1. Forme os pares. Procure os 1s que so adjacentes formando quadras, mas que no formam grupos de 8, 16, 32 ou 64. Uma quadra s deve ser formada se houver pelo menos um de seus 1s ainda no circulado. Procure os 1s que so adjacentes formando octetos,mas que no formam grupos de 16, 32 ou 64. Um octeto s deve ser formado se houver pelo menos um de seus 1s no circulado. n-1) Agrupe os 1s que sobrarem formando grupos os maiores possveis. n) Forme a soma (OR) de todos os termos envolvidos nas combinaes.

2.3) 2.4) 2.5)

2.6) 2.7) 2.8) 2.9)

3) Extrao das expresses dos grupos de clulas: tais expresses so formadas pela interseo das variveis (com ou sem barra) comuns aos nomes das clulas do grupo: EX: f(A,B,C) = m(0,1,3,7,5) A 0 0 0 0 1 1 1 1 Aps a marcao de clulas: B 0 0 1 1 0 0 1 1 C 0 1 0 1 0 1 0 1 f(A,B,C) 1 1 0 1 0 1 0 1

BC A

00
1

01
1 1

11
1 1

10

0 1

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Aps definir agrupamentos:

BC A

00
1

01
1 1

11
1 1

10

0 1

Foram formados dois grupos : G1: Uma dupla com as clulas: m0 = A B C e m1 = A B C A expresso desse grupo ser: m0 m1 = A B G2: Um grupo com 4 clulas: m1 =

A B C m3 =

A B Cm7 =

m5 = A B C

A B C

m1 m3 m7 m5 = C 4) Obteno da expresso minimizada (simplificada) na forma de soma de mintermos: Corresponder a soma lgica das expresses obtidas no passo 2: F(A,B,C) = G1 + G2 = A B + C

5) As condies sem importncia (dont care) devem ser escolhidas para assumir valor 0 ou 1 de forma a permitir maior simplificao.

Exemplos: Minimizar o circuito que executa a tabela da verdade: (a)


A 0 0 0 0 1 1 1 1 B 0 0 1 1 0 0 1 1 C 0 1 0 1 0 1 0 1 S 1 1 0 1 0 1 0 1

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S = A .B.C + A .B.C + A .B.C + A.B.C + A.B.C

S=C+A.B

(b)
A 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 B 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 C 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 D 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 S 0 1 1 1 0 1 0 1 1 1 0 1 1 1 0 1

S = A .B.C .D+ A .B.C .D + A .B.C.D + A.B.C.D + A .B.C.D + A.B.C.D + A . B . C. D + A .B.C .D+ A .B.C .D + A .B.C.D + A.B.C. D

S = D + A . C + A.B.C

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1. Z = A.B.C + A.B.C + A.B.C + A.B.C + A.B.C

Z = B.C + B.C + A.C ou Z =B.C + B.C + B.A 2. Z = C + D + A.C.D + A.B.C + A.B.C.D + A.C.D

3.

Cdigos

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Exerccios
1. Considere as seguintes definies: A1 - o tempo est miservel quando chove e est frio; A2 - o tempo est mau se chove ou est frio; A3 - o tempo est mais ou menos se chove mas no est frio ou vice versa; A4 - o tempo est bom se no chove nem est frio; A5 - o tempo est seco se no chove; a) Traduza cada uma das afirmaes anteriores na seguinte tabela de verdade (considerando que Verdade representado por 1 e Falso por 0).

b) Represente algebricamente as mesmas afirmaes, designando por C e F as variveis que representam chuva e frio, respectivamente. c) Qual o contrrio de "A2 tempo mau"? 2. Demonstre a identidade de cada uma das seguintes equaes lgicas:

3.

Simplifique as seguintes funes lgicas, utilizando a lgebra de Boole:

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4. Simplifique as expresses do exerccio 2 e 3 utilizando o mapa de Karnaugh 5. Obtenha as expresses para as tabelas da verdade a seguir, onde f a sada do circuito

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6. Utilizando o teorema de DeMorgan, reescreva a funo

a. utilizando apenas operadores de adio e negao;


b. utilizando apenas operadores de multiplicao e negao
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7. Mostre que a funo Equivalncia comutativa e associativa 8. Um tcnico de laboratrio qumico possui quatro produtos qumicos, A, B, C e D, que devem ser guardados em dois depsitos. Por convenincia, necessrio mover um ou mais produtos de um depsito para o outro de tempos em tempos. A natureza dos produtos tl que perigoso guardar B e C juntos, a no ser que A esteja no mesmo depsito. Tambm perigoso guardar C e D juntos se A no estiver no depsito. Escreva uma expresso para uma funo, Z, tal que Z = 1 sempre que exista uma combinao perigosa em qualquer dos depsitos. 9. Existem trs interruptores de parede, a, b e c. A = 1 representa a condio interruptor a ligado, e A = 0 representa a condio interruptor a desligado. De modo similar, as variveis B e C esto associadas s posies dos interruptores b e c, respectivamente. Escreva uma expresso booleana para uma funo Z, de modo que a alterao do estado de um interruptor, independentemente dos outros, v provocar a mudana do valor da funo. 10. Considere a seguinte funo:

c. Simplifique a funo usando um mapa de Karnaugh. d. Obtenha o mesmo resultado algebricamente;

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Captulo 4: Circuitos Combinacionais


O circuito combinacional aquele em que a sada depende nica e exclusivamente das combinaes entre as variveis de entrada. A seqncia do processo apresentada na figura a seguir.

Um circuito combinacional constitudo por um conjunto de portas lgicas as quais determinam os valores das sadas diretamente a partir dos valores atuais das entradas. Pode-se dizer que um circuito combinacional realiza uma operao de processamento de informao a qual pode ser especificada por meio de um conjunto de equaes Booleanas. No caso, cada combinao de valores de entrada pode ser vista como uma informao diferente e cada conjunto de valores de sada representa o resultado da operao. A figura abaixo mostra o diagrama de blocos genrico de um circuito combinacional

Procedimento para a Anlise de um Circuito Combinacional


O objetivo da anlise de um circuito combinacional determinar seu comportamento. Ento, dado o diagrama de um circuito, deseja-se encontrar as equaes que descrevem suas sadas. Uma vez encontradas tais equaes, pode-se obter a tabela verdade, caso esta seja necessria. importante certificar-se que o circuito combinacional e no seqencial. Um modo prtico verificar se existe algum caminho (ou ligao) entre sada e entrada do circuito. Caso no exista, o circuito combinacional. O procedimento bsico para se determinarem as equaes que descrevem as sadas de um circuito combinacional o seguinte: 1. dar um nome para as variveis associadas a cada sada de cada porta do circuito, exceto aquelas sadas que j possuem nome (como por exemplo, as sadas do circuito); 2. a partir da esquerda, e seguindo a ordem de precedncia determinada pelas ligaes, determinar as equaes associadas a cada varivel, at que as equaes de todas as sadas tenham sido encontradas. Uma vez determinadas as equaes das sadas, a montagem da tabela verdade ser direta, havendo uma coluna para cada sada. Exemplo: determinar as equaes das sadas F1 e F2 do circuito que segue.

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Vamos chamar as variveis associadas s sadas das portas de T1, T2, T3 etc. H somente duas portas cujas sadas j tem nome, que so justamente as sadas do circuito: F1 e F2. Listando as equaes para essas variveis, segue: T1= T2= T3= T4= F2= T5= T6= F1=

Procedimento para o Projeto de um Circuito Combinacional


O projeto de um circuito combinacional inicia na especificao do problema e culmina no diagrama do circuito (ou no conjunto de equaes que o descrevem). Um procedimento genrico para o projeto envolve os seguintes passos: 1. escolher um smbolo para cada varivel de entrada e para cada varivel de sada; 2. a partir da especificao do problema, determinar a tabela verdade (caso ela j no faa parte da especificao do problema); 3. obter as equaes simplificadas; 4. mapear o circuito para a biblioteca de portas disponvel (se for o caso); 5. desenhar o circuito final Exemplo: projetar um circuito que recebe um inteiro binrio de 3 bits e determina se este nmero menor ou igual a 3. Usar somente portas NAND de duas entradas e inversores. Chamemos a funo que representa a sada do circuito de menor. Denominando de A2A1A0 aos 3 bits que compem o nmero, podemos montar o mapa de Karnaugh para essa funo. Os valores para os menor deve valer 1 so A2A1A0={(0,0,0);(0,0,1);(0,1,0);(0,1,1)}. Para os demais combinaes de entradas, menor dever ser igual a 0.
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Equao em soma de produtos, simplificada. menor= Circuito para a equao em soma de produtos, simplificada:

Circuito mapeado para portas NAND de duas entradas e inversores

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Resoluo de Projetos Lgicos


a) Projeto com 2 variveis Instalao de um sistema automtico para controle dos semforos
Situao: - carros na rua B verde no semforo 2 - carros na rua A verde no semforo 1 - carros nas ruas A e B verde no semforo 1, porque rua A preferencial

Convenes: a) Existncia de carro na Rua A: A = 1 b) No existncia de carro na Rua A: A = 0 ou A = 1


c) Existncia de carro na Rua B: B = 1

d) No existncia de carro na Rua B: B = 0 ou B = 1 e) Verde no sinal 1 aceso: V1 = 1 f) Verde no sinal 1 aceso: V2 = 1 g) Quando V1 = 1 vermelho no semforo 1 apagado: Vm1 = 0 verde no semforo 2 apagado: V2 = 0 e vermelho no semforo 2 aceso: Vm 2 = 1 h) Quando V2 = 1 V1 = 0, Vm 2 = 0 e Vm1 = 1

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A
0 0 1 1

B
0 1 0 1

V1
0 0 1 1

Vm1
1 1 0 0

V2
1 1 0 0

Vm2
0 0 1 1

V1 = Vm 2 = A V2 = Vm1 = A

Exerccios:

Projeto com 3 variveis


Deseja-se utilizar um nico amplificador para ligar trs aparelhos: um toca CDs, um toca fitas e um rdio AM/FM. O circuito lgico dever ligar os aparelhos obedecendo as seguintes prioridades: Primeira prioridade: Toca CDs. Segunda prioridade: Toca fitas Terceira prioridade: Rdio AM/FM. Projete o circuito lgico.

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Projeto com 4 variveis Conexo de 4 setores, via intercomunicadores, a central da Secretria, obedecendo s prioridades: 1a) Presidente 2a) Vice Presidente 3a) Engenharia 4a) Chefes de Seo

Exerccios
1. Um circuito lgico tem cinco entradas e uma sada. As quatro entradas A, B, C e D representam um dgito decimal em BCD8421. A quinta entrada um dgito de controle. Quando a entrada de controle estiver em 0 lgico, a sada deve ser 0 lgico se o nmero decimal for par e 1 lgico se o nmero decimal for mpar. Quando a entrada de controle for 1 lgico, a sada deve ser 0, exceto se o nmero decimal for mltiplo de 3. Projete o circuito mnimo. 2. Seja um detector de magnitude relativa, que recebe dois nmeros binrios de 2 bits, x1x0 e y1y0 e determina se eles so iguais e, se no forem, indica qual deles o maior. Existem trs sadas para esse circuito, definidas conforme segue: M = 1 somente se os nmeros so iguais N = 1 somente se x1x0 o maior dos dois P = 1 somente se y1y0 o maior dos dois Projete o circuito lgico mnimo para o comparador. 3. As informaes de sada de um circuito lgico esto codificadas em BCD 8421. Um circuito detector de erros deve ser conectado a tal sada para verificar se o sinal est realmente em BCD 8421, ou seja, se a sada menor do que 1010. Projete o circuito detector mnimo de forma que a sada seja 1 quando houver erro.
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4. Projete o circuito lgico mnimo que recebe dois nmeros binrios de dois bits, x1x0 e y1y0 e produz uma sada de quatro bits, z3z2z1z0, igual ao produto dos dois nmeros de entrada. 5. Um circuito lgico tem cinco entradas (ABCD e K) e uma sada (S). Quando a entrada de controle K estiver em 0 lgico, as quatro entradas A, B, C e D representam um nmero decimal codificado em BCD8421. Quando a entrada K estiver em 1 lgico, as quatro entradas A, B, C e D representam um nmero decimal em cdigo gray. A sada S deve ser 1 sempre que o nmero de entrada for superior a 9. Projete o circuito mnimo. 6. Fazer todos os exerccios propostos do captulo 4 do Idoeta

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Captulo 5: Cdigos
Cdigo BCD 8421
BCD representa as iniciais de Binary Coded Decimal, que significa uma codificao do sistema decimal em binrio. Os termos seguintes (8421) significam os valores dos algarismos num dado nmero binrio. Decimal 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 BCD8421 0000 0001 0010 0011 0100 0101 0110 0111 1000 1001 1010 1011 1100 1101 1110 1111 Ex.: 5210 = 01010010 (BCD) 5 2 binrio puro Obs.: 5210 = 1101002 52 2 0 26 2 0 13 2 1 6 2 0 3 2 1 1

NO USADAS

Cdigo Excesso 3
Forma de construo do nmero semelhante do cdigo BCD,mas cada dgito decimal corresponde combinao binria do BCD8421 somada com 3. Aplicao: operaes aritmticas. Decimal 0 1 2 3 4 5 6 7 8 9 EXCESSO 3 0011 0100 0101 0110 0111 1000 1001 1010 1011 1100

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BCD7421, BCD5211, BCD2421


Decimal 0 1 2 3 4 5 6 7 8 9 BCD7421 0000 0001 0010 0011 0100 0101 0110 1000 1001 1010 BCD5211 0000 0001 0011 0101 0111 1000 1001 1011 1101 1111 BCD2421 0000 0001 0010 0011 0100 1011 1100 1101 1110 1111

Cdigo 2 entre 5
Possui sempre 2 bits iguais a 1, dentro de 5 bits. Decimal 0 1 2 3 4 5 6 7 8 9 2 entre 5 00011 00101 00110 01001 01010 01100 10001 10010 10100 11000

Cdigo Johnson
Usado para construo do contador Johnson Decimal 0 1 2 3 4 5 6 7 8 9 Johnson 00000 00001 00011 00111 01111 11111 11110 11100 11000 10000

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Cdigo Gray
S um bit varia. Aplicao: alguns conversores A/D e operaes aritmticas. Decimal 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 BCD8421 0000 0001 0011 0010 0110 0111 0101 0100 1100 1101 1111 1110 1010 1011 1001 1000

Cdigo 9876543210
Decimal 0 1 2 3 4 5 6 7 8 9 9 0 0 0 0 0 0 0 0 0 1 8 0 0 0 0 0 0 0 0 1 0 7 0 0 0 0 0 0 0 1 0 0 6 0 0 0 0 0 0 1 0 0 0 5 0 0 0 0 0 1 0 0 0 0 4 0 0 0 0 1 0 0 0 0 0 3 0 0 0 1 0 0 0 0 0 0 2 0 0 1 0 0 0 0 0 0 0 1 0 1 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0

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Captulo 6: Codificadores e Decodificadores


So circuitos que efetuam a passagem de um cdigo para outro. Chamamos de codificador o circuito combinacional que torna possvel a passagem de cdigo conhecido para um desconhecido. Chamamos de decodificador o circuito que faz o inverso, ou seja, passa um cdigo desconhecido para um conhecido. Os termos decodificador e decodificador, porm, diferenciam-se em funo apenas do referencial.

Codificador Decimal/Binrio
O objetivo elaborar um circuito que execute a converso do cdigo decimal em binrio (BCD8421). A entrada do cdigo decimal vai ser feita atravs de um conjunto de chaves numeradas de 0 a 9 e a sada por 4 fios, para fornecer um cdigo binrio de 4 bits, correspondente chave acionada.

O primeiro passo para elaborao do circuito elaborar a tabela da verdade do codificador que relaciona cada chave de entrada decimal com a respectiva sada em binrio.

Atravs da tabela, conclumos que a sada A valer 1 quando Ch8 ou Ch9 for acionada. A sada B quando Ch4, Ch5, Ch6 ou Ch7 for acionada. A sada C quando Ch2, Ch3, Ch6 ou Ch7 for acionada. A sada D quando Ch1, Ch3, Ch5, Ch7 ou Ch9 for acionada. Desta forma o circuito lgico ser:

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Pela figura, notamos que a chave Ch0 no esta ligada a nenhuma das entradas das portas, sendo irrelevante o seu acionamento, pois a sada tambm ser igual a 0 (A=B=C=D=0) quando nenhuma das chaves for acionada.

Decodificador Binrio/Decimal
Ser montada a tabela da verdade do circuito cujas entradas so bits do cdigo BCD8421 e as sadas so os respectivos bits do cdigo decimal 9876543210.

O cdigo BCD8421 no possui nmeros maiores que 9, logo, tanto faz o valor assumido nas possibilidades excedentes, visto que, quando passarmos do cdigo BCD8421 para o cdigo 9876543210 estas no iro ocorrer.

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Implementao: AB CD 00 01 11 10

00
1

01

11
X X X X

10

X X

AB CD 00 01 11 10

00
1

01

11
X X X X

10

X X

S0 = A.B.C.D AB CD 00 01 11 10 AB CD 00 01 11 10

S1 = A.B.C.D

00

01

11
X X X X

10

X X

AB CD 00 01 11 10

00

01

11
X X X X

10

X X

S2 =B.C.D

S3 = B.C.D

00

01
1

11
X X X X

10

X X

AB CD 00 01 11 10

00

01
1

11
X X X X

10

X X

S4 = B.C.D AB CD 00 01 11 10 AB CD 00 01 11 10

S5 = B.C.D

00

01

11
X X X X

10

X X

AB CD 00 01 11 10 AB CD 00 01 11 10

00

01

11
X X X X

10

1 S7 = B.C.D

X X

S6 = B.C.D

00

01

11
X X X X

10
1 X X

00

01

11
X X X X

10
1 X X

S8 = A.D

S9 = A.D

A partir das expresses simplificadas, obtemos o circuito do decodificador:

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Agindo de forma anloga ao processo visto no decodificador Binrio/Decimal, podemos construir decodificadores que passem de qualquer cdigo para qualquer outra. Para isso, basta montarmos a tabela da verdade, simplificar as expresses de sada e implementarmos o circuito.

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BCD 8421

2 entre 5
AB CD 00

00
1 1 1 0

01
0 0 0 1

11
X X X X

10
0 0 X X

01 11 10

S0: A.B.C + B.C.D + A.B.D S1: A.B.D + A.C.D + B.C.D S2: A.D + B.C.D + A.C.D S3: B.C + A.D + B.C.D S4: A +B.C

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Johnson

BCD 8421
BCD 8421 E 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 S8 0 0 X 0 X X X 0 X X X X X X X 0 1 X X X X X X X 1 X X X 0 X 0 0 S4 0 0 X 0 X X X 0 X X X X X X X 1 0 X X X X X X X 0 X X X 1 X 1 1 S2 0 0 X 1 X X X 1 X X X X X X X 0 0 X X X X X X X 0 X X X 1 X 1 0 S1 0 1 X 0 X X X 1 X X X X X X X 0 1 X X X X X X X 0 X X X 1 X 0 1

JOHNSON A 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 B 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 C 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 D 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1

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S1: BC DE 00

A 0 1 BC DE 00

00
0 1 0 X

01
X X 1 X

11
X X 0 X

10
X X X X

00
1 X X X

01
X X X X

11
1 X 1 0

10
0 X X X

01 11 10

01 11 10

S1: D.C + D.E + B.C + A.B + A .E S2: D.C + D.E + B.D S4: B.C S8: A .C

BCD 8421

7 Segmentos

O display de 7 segmentos possibilita a escrita de nmeros decimais de 0 a 9 e alguns outros smbolos que podem ser letras ou sinais. A figura a seguir ilustra um display genrico com a nomeclatura de identificao dos segmentos.

Existem vrias tecnologias de fabricao de display e ser utilizada a mais comum, que o display a led. Existem dois tipos: catodo comum e anodo comum. O catodo comum possui todos os catodos dos leds interligados e, desta forma, necessita-se aplicar nvel 1 em cada anodo para acender. No display tipo anodo comum necessrio aplicar nvel 0 ao catodo correspondente para acender. A ttulo de exemplo ser elaborado um decodificador, a partir de um cdigo BCD 8421, que escreve a sequencia de 0 a 9 em um display de 7 segmentos de catodo comum (aplica-se nvel 1 para acender).

A tabela abaixo mostra o cdigo de entrada de 4 bits e os nveis aplicados em cada segmento.

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BCD 8421 A 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 B 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 C 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 D 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 a 1 0 1 1 0 1 1 1 1 1 X X X X X X b 1 1 1 1 1 0 0 1 1 1 X X X X X X

7 segmentos c 1 1 0 1 1 1 1 1 1 1 X X X X X X d 1 0 1 1 0 1 1 0 1 1 X X X X X X e 1 0 1 0 0 0 1 0 1 0 X X X X X X f 1 0 0 0 1 1 1 0 1 1 X X X X X X g 0 0 1 1 1 1 1 0 1 1 X X X X X X

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a: AB CD

00
1 0 1 1

01
0 1 1 1

11
X X X X

10
1 1 X X

00 01 11 10

a: b: c: d: e: f: g:

C + A + BD + B.D B + C.D + C.D C+B+D A + B.D + B.C + C.D + B.C.D B.D + C.D A + C.D + B.C + B.D A + B.C + B.C + C.D
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Decodificador tipo 138

E1 E2 E3

+ Vcc = pino 16 GND = pino 8


Representao simblica
15 14 13 12 11 10 9 7

ou

1 2 3 4 5 6

1 2 4 &

0 1 2 3 4 5 EN 6 7

Gerao de Produtos Cannicos


n variveis booleanas
Exemplo: 2 variveis A.B =1 (0,0) A.B =1 (0,1) A.B =1 (1,0) A.B =1 (1,1) produtos cannicos Gerador de Produtos Cannicos
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2n combinaes possveis.

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P0 = A.B P1 = A.B P2 = A.B P3 = A.B

n variveis

2n portas AND com n entradas cada.

Exerccios
1. 2. 3. Projete um decodificador que receba na entrada um dgito decimal codificado em Johnson e o apresente na sada em cdigo 2 entre 5. Projete um decodificador de cdigo 2 entre 5 para BCD 8421. Um decodificador tem oito linhas de entrada e uma (I0, I1, I2, I3, I4, I5, I6 e I7) e gera uma palavra de sada de trs bits. A palavra de sada a representao em cdigo gray do nmero decimal correspondente entrada ativada. Projete o decodificador. Projete um circuito que transforme do cdigo BCD 8421 para o cdigo Johnson. Projete um decodificador do cdigo Grays para o Excesso 3. D apenas as expresses simplificadas. Projete um decodificador para, a parir de um cdigo binrio, escrever a sequncia de 1 a 5 em um display de 7 segmentos catodo. Idem ao anterior, para escrever a sequncia da figura a seguir em um display de 7 segmentos.

4. 5. 6. 7.

Caractere Caso 8. 9.

0 1 2 3 4 5 6 7 Monte a tabela e simplifique as expresses do decodificador do cdigo Gray para hexadecimal, visualizado em um display de 7 segmentos. Faa o projeto e desenhe o circuito para, a partir de um cdigo binrio, escrever a sequncia do sistema hexadecimal em um display de 7 segmentos.

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Captulo 7 Circuitos Aritmticos


Dentro do conjunto de circuitos combinacionais aplicados para finalidade especfica nos sistemas digitais, destacam-se os circuitos aritmticos. So utilizados, principalmente, para construir a ULA (Unidade Lgica Aritmtica) dos micropordessadores e, ainda, encontrados disponveis em circuitos integrados coemrciais.

Meio somador
Antes de iniciarmos o assunto, vamos relembrar alguns tpicos importantes da soma de 2 nmeros binrios.

Agora, montamos uma tabela da verdade da soma de 2 nmeros binrios de 1 algarismo:

Utilizando a tabela, pode-se montar um circuito que possui como entrada as variveis booleanas A e B, e como sada, a soma dos algarismos S e o respectivo transporte de sada TS. As expresses caractersticas extradas da tabela so:

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O meio somador conhecido como Half adder e o transporte TS por carry out

Somador Competo
O somador completo um circuito lgico utilizado para fazer a soma de 2 nmeros binrios de mais de 1 algarismo, pois possibilita a introduo do transporte de entrada proveniente da coluna anterior. Para melhor compreenso, vamos analisar o caso da soma: 11102 +1102:

Para fazermos a soma de 2 nmeros binrios de mais algarismos, basta somarmos coluna a coluna, levando em conta o transporte de entrada que nada mais do que o TS da coluna anterior. O Somador Completo um circuito para efetuar a soma completa de uma coluna, considerando o transporte de entrada.

A 0 0 0 0 1 1

B 0 0 1 1 0 0

Te 0 1 0 1 0 1

S 0 1 1 0 1 0

TS 0 0 0 1 0 1
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1 1

1 1

0 1

0 1

1 1

As expresses caractersticas, sem simplificaes, de um somador completo so:

Simplificando com o Mapa de Karnaugh:

Das equaes simplificadas montado o circuito lgico do somador completo:

O circuito somador completo conhecido por Full Adder, sendo a entrada do transporte TE denominada de carry in. Para exemplificar, ser montado um sistema em blocos que efetua a soma de 4 bits. A3 A2 A1 A0 + B3 B2 B1 B0 S4 S3 S2 S1 S0

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Para efetuar a soma dos bits A0 e B0 dos nmeros (primeira colna), vamos utilizar um Meio Somador, pois no existe transporte de entrada, mas para as outras colunas utilizaremos Somadores Completos, pois necessitaremos considerar os transportes prvenientes das colunas anteriores.

Somar Completo a partir de Meio Somadores


Podemos construir um Somador Completo a partir de 2 Meio Somadores. Meio Somador Somador Completo

Mas:

Liga-se A e B nas entradas do Meio Somador 1 e a sada S do Meio Somador 1 entrada A do outro Meio Somador e entrada B deste, a varivel TE. Nota-se que a sada S do Meio Somador 2 apresenta a soma completa de 2 nmeros.

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Analisando as sadas TS1 e TS2, notamos que so os termos da expresso de Ts de um Somador Completo, logo se fizermos a soma dessas 2 sadas (Porta OU), teremos na sada o Ts de um somador Completo.

Meio Subtrator
Antes de iniciarmos o assunto, vamos relembrar alguns tpicos importatnes da subtrao de nmeros binrios:

e empresta 1 Vamos agora montar a tabela da verdade de uma subtrao de 2 nmeros binrios de 1 algarismo:

O que resulta no seguinte circuito:

Do ingls, o circuito recebe a denominao Half Subractor.

Subtrator Completo

(1100 0011)

Pelo exemplo acima, verifiva-se que a coluna 1 tem como resultado de sada 1 e apresenta um transporte de sada igual a 1. A coluna 2 tem um transporte de entrada igual a 1 (Ts da coluna anterior), um resultado igual a 0 e um Ts = 1. A coluna 3 tem: TE = 1, resultado igual a 0 e Ts = 0. A coluna 4 tem: TE = 0, resultado igual a 1 e Ts = 0.
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Para realizar a subtrao basta subtrair coluna a coluna, levando em conta o transporte de entrada, que nada mais do que Ts da coluna anterior. O Subtrator Completo um circuito que efetua a subtrao completa de uma coluna, ou seja, considera o transporte de entrada proveniente da coluna anterior. A seguir apresentamos a tabela da verdade. A 0 0 0 0 1 1 1 1 B 0 0 1 1 0 0 1 1 Te 0 1 0 1 0 1 0 1 S 0 1 1 0 1 0 0 1 TS 0 1 1 1 0 0 0 1

Simplificando as expresses da tabela da verdade, tem-se:

O que resulta no seguinte circuito:

Da mesma forma, podemos esquematizar um sistema subtrator para 2 nmeros de m bits (m = n+1)

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Subtrator Completo a partir de Meio Subtratores


possvel se construir um subtrator completo a partir de 2 meio subtratores.

Fatorando-se a expresso de Ts, tem-se

Ligando-se A e B nas entradas do Meio Subtrator 1, tem-se

Ligando-se a sada S do Meio Subtrator 1 entrada X do Meio Subtrator 2; e a varivel TE entrada Y do Meio Subtrator 2, tem-se

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Analisando as sadas TS1 e TS2, notamos que so os termos da expresso Ts de um Subtrator Completo. Se injetarmos TS1 e TS2 nas entradas de uma porta OU, teremos na sada o TS de um Subtrator Completo.

Somador/Subtrator Completo
Podemos esquematizar um circuito que efetue as duas operaes. Para isso, vamos introduzir uma outra entrada que permanecendo em nvel 0, faz o circuito efetuar uma soma completa, e permanecendo em nvel 1, faz efetuar uma subtrao completa. Vamos montar a tabela da verdade do circuito, sendo M a varivel de controle (M = 0 soma e M = 1 subtrao)

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Simplificando as sadas S e Ts, tem-se:

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Fatorando a sada S

Fatorando a sada Ts

Desta forma, obtemos o seguinte circuito:

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Exerccios
1. 2. 3. 4. 5. 6. Esquematize, em blocos, um sistema subtrator para 2 nmeros com 2 bits. O sistema proposto ir realizar a subtrao do nmero A1A0 com o nmero B1B0. Mostre como um bloco Somador Completo pode ser utilizado para efetuar a soma de 3 nmeros de 1 bit. Projete um circuito que efetue a subtrao de dois nmeros binrios de 4 bits. Projete um decodificador para que a sada da questo anterior possa ser visualizada em um display de 7 segmentos. Utilizando o sistema obtido no exerccio 3, faa um estudo e conclua qual o resultado obtido no caso de o minuendo (A3A2A1A0) ser menor que o subtraendo (B3B2B1B0) Esquematize um sistema somador/subtrator completo para dois nmeros binrios de trs algarismos cada. O sistema dever ter uma sada adicional para indicar erro sempre que se tentar realizar uma subtrao cujo resultado seja negativo. Esquematize os circuitos lgicos internos de um meio-somador/meio-subtrator e de um somador/subtrator completo (dependendo de uma entrada de controle M: M=0 somador e M=1 subtrator). Em seguida, mostre como esses circuitos podem ser conectados para realizar a soma ou subtrao de dois nmeros binrios de cinco bits.

7.

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Captulo 8: Flip-Flop
Lgica combinatria e lgica sequencial
O esquema da figura abaixo um circuito lgico combinatrio porque o valor da sada depende apenas da combinao de valores das entradas. Como igualdade booleana, dado por: S = (A B) (C + D) Exemplo: se, no circuito mencionado, a combinao das entradas ABCD for 1100, a sada ser sempre 0.

Circuitos combinatrios permitem funes como decodificao, soma, subtrao e muitas outras. Entretanto, funes mais avanadas (que dependem de tempo, memorizao, etc) no podem ser implementadas com eles. O grande avano da eletrnica digital foi dado pelos circuitos sequenciais. Num circuito sequencial, o valor de uma sada depende no somente da combinao de valores das entradas, mas tambm do valor anterior, isto , o valor que a sada tinha antes da aplicao da combinao de valores nas entradas. Obs: em algumas publicaes, usado o termo "combinacional" no lugar de combinatrio. A seguir apresentamos uma estrutura do conceito de diagrama de tempo, usado nos circuitos combinatrios

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Lgica sequencial: bloco elementar


O bloco elementar da lgica sequencial conhecido pelo seu nome em ingls, flip-flop. Por definio, um flip-flop um bloco que, conforme figura a seguir deste tpico, contm: Duas entradas principais, 1 e 2. Uma entrada de controle (clock), CK. Duas sadas complementares, Q e Q. Uma entrada de pr-ajuste (preset), PR (opcional). Uma entrada de apagamento (clear ou reset), CL (opcional).

Obs: as entradas de controle, pr-ajuste e apagamento sero, a partir de agora, mencionadas pelo seus nomes em ingls por ser prtica usual da rea. Existem vrios tipos de flip-flops, cuja distino se faz pelas letras que representam as entradas 1 e 2. Este dispositivo possui basicamente dois estados de sada. Para o flip-flop assumir um destes estados necessrio que haja uma combinao das variveis e do pulso de controle (clock). Aps
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este pulso, o flip-flop permanecer neste estado at a chegada de um novo pulso de clock e, ento, de acordo com as variveis de entrada mudar ou no de estado. Os dois estados possveis so: a) Q = 0 Q = 1 b) Q = 1 Q = 0

Flip-flop RS bsico
A figura a seguir apresenta um flip-flop RS Bsico, construdo a partir de portas NE e inversores.

Os elos de realimentao fazem com que as sadas sejam injetadas juntamente com as variveis de entrada, ficando claro, ento, que os estados em que as sadas iro assumir dependero de ambas.
Estado anterior da sada Q. S 0 1 2 3 4 5 6 7 0 0 0 0 1 1 1 1 R 0 0 1 1 0 0 1 1 Qa 0 1 0 1 0 1 0 1 Qf estado que a sada deve assumir (estado futuro) aps a aplicao das entradas

A sada que o flip-flop ir assumir (Qf), portanto, ser uma funo das entradas S, R e da sada anterior: Caso S R Qa Circuito

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Caso

Qa

Circuito

Considerando a anlise acima, chegamos a tabela da verdade final:

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S 0 1 2 3 4 5 6 7 0 0 0 0 1 1 1 1

R 0 0 1 1 0 0 1 1

Qa 0 1 0 1 0 1 0 1

Qf 1 0 1 1 0 0 1 1

} fixa Qf = Qa } fixa Qf em 0 } fixa Qf em 1 } no permitido

S 0 0 1 1 R 0 1 0 1 Qf Qa 0 1 X

A entrada S denominada SET, pois quando acionada (nvel 1), passa a sada para 1 (estabelece ou fixa 1), e a entrada R denominada Reset, pois quando acionada (nvel 1), passa a sada para 0 (recompe ou zera o fli-flop).

Flip-flop RS com Entrada Clock


Para que o flip-flop RS bsico seja controlado por uma sequencia de pulsos de clock, basta trocarmos os 2 inversores por portas NE, e s outras entradas destas portas, injetamos o clock.

Quando a entrada do clock for igual a 0, o flip-flop ir permanecer no seu estado, mesmo que variem as entradas R e S. Quando a entrada clock assumir valor 1, o circuito ir comportar-se como um um flip-flop RS bsico. Clock 0 1 Qf Qa Rs bsico

De maneira geral, podemos concluir que o circuito ir funcionar quando a entrada clock assumir valor 1 e manter travada esta sada quando a entrada clock passar para zero.

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Flip-flop JK

J 0 0 0 0 1 1 1 1

K 0 0 1 1 0 0 1 1

Qa 0 1 0 0 0 1 0 1

S 0 0 0 0 1 0 1 0

R 0 0 0 1 0 0 0 1

Qf Qa Qa Qa (Qa = 0) 0 1 Qa (Qa = 1) 1 Qa 0

J 0 0 1 1 K 0 1 0 1 Qf Qa 0 1

No caso J = 1 e K = 1, para , para obter-se necessrio que a entrada clock volte situao 0 em um tempo conveniente aps a aplicao das entradas, pois, caso contrrio, a sada entrar em constante mudana (oscilao), provocando novamente uma indeterminao. Este tempo
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deve levar em conta o tempo de atraso de propagao de cada porta lgica. Outra possibilidade, para melhorar desempenho, a de inserir blocos de atraso em srie com as linhas de realimentao no circuito e comutar a entrada clock da mesma forma.

Flip-flop JK com Entradas Preset e Clear

Pode-se notar pelo circuito acima que com a entrada clock igual a 0 e consequente bloqueio da passagem das entrada J e K, podemos impor ao circuito sada Q igual a 1 atravs da aplicao entrada Preset de nvel 0. De forma anloga, podemos fazer Q = 0 mediante aplicao entrada Clear de nvel 0. Podemos notar tambm que com essas entradas permanecendo iguais a 1, o circuito funciona normalmente como sendo um flip-flop JK. CLR 0 0 1 1 Simplificadamente teremos: PR 0 1 0 1 Qf No permitido 0 1 Funcionamento normal

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Os crculos na simbologia do bloco, indicam que as entradas Preset e Clear so ativas em 0, ou seja, funcionam respectivamente com nvel 0 aplicado. Para utilizar estas entradas como ativas em 1, basta colocar inversores e na simbologia excluir os crculos aqui empregados.

Flip-flop JK Mestre-Escravo
Quando o clock em um flip-flop JK for igual a 1, teremos o circuito funcionando como sendo um circuito combinacional, pois haver a passagem das entradas J e K e tambm da realimentao. Nessa situao, se houver uma mudana nas entradas J e K, o circuito apresentar uma nova sada, podendo alterar seu estado tantas vezes quantas alterarem os estados das entradas J e K. Para resolver esse problema, foi criado o flip-flop JK Mestre-Escravo.

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J 0 0 1 1

K 0 1 0 1

Qf Qa 0 1

O circuito no bloco da figura (a) indica que o clock ativo quando passa de 1 para 0.

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Flip-flop JK Mestre-Escravo com Entrada Preset e Clear

CLR 0 0 1 1

PR 0 1 0 1

Qf No permitido 0 1 Funcionamento normal

Flip-flop Tipo T
Obtido a partir do JK Mestre-Escravo curto-circuitando as entradas J e K. A sigla T vem de Toggle (comutado)

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J 0 0 1 1

K 0 1 0 1

T 0 No existe No existe 1

Qf Qa / /

Eliminando os casos que no podem existir, obtemos a tabela da verdade do flip-flop tipo T T 0 1 Ele no encontrado na srie de circuitos integrados comerciasis, sendo na prtica montado partir de um JK mestre-escravo; Qf Qa

Flip-flop Tipo D
Obtido a partir do JK Mestre-Escravo com a entrada K invertida em relao a J. A sigla T vem de Data (dado)

J 0

K 0

D No existe

Qf /

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0 1 1

1 0 1

0 1 No existe

0 1 /

Eliminando os casos que no podem existir, obtemos a tabela da verdade do flip-flop tipo D D 0 1 Qf 0 1

Exerccio
1. 2. 3. Desenhe o diagrama lgico de um flip-flop PRESET-CLEAR utilizando portas NAND. Desenhe o diagrama lgico de um flip-flop PRESET-CLEAR utilizando portas NOR. Complete a forma de onda para o flip-flop D acionado pela borda de descida.

4. 5. 6.

Repita o exerccio anterior considerando o flip-flop acionado pela borda de subida. Repita o exerccio 3 considerando o flip-flop tipo T. Complete a forma de onda para o flip-flop mestre escravo acionado pela borda de descida. Desenhe o diagrama lgico de um flip-flop D utilizando portas NAND Esquematize um flip-flop RS com entrada clock apenas com portas NOU. Para o circuito obtido, escreva as tabelas, mostrando a atuao de R, S e clock.

7. 8.

99

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9.

Em funo dos sinais aplicados, determine a forma de onda da sada Q, para o flipflop da figura a seguir, acionado pela borda de descida:

10. 11.

Repita o exerccio anterior, considerando o flip-flop acionado pela borda de subida. Esboce as formas de onda, para o registrador de deslocamento na figura abaixo em funo dos sinais aplicados, considerando a entrada enable igual a 0.

12.

Determine a situao das sadas Q3, Q2, Q1 e Q0 para o circuito do exerccio anterior, aps 3 descidas de clock, sabendo-se que PR3=1, PR2=0, PR1=0, PR0=0 e ES=0, que inicialmente houve a passagem do clear de 0 para 1, que o enable passou de 0 para 1 e logo aps de 1 para 0. No exerccio anterior, o que aconteceria se ligssemos a sada Q0 entrada ES e, logo aps, aplicssemos entrada clock sucessivas descidas de pulso? Por que um osciloscpio uma ferramenta melhor para diagnstico e a soluo de problemas em um circuito digital do que um voltmetro ou ponta de teste de lgica?
10 0

13. 14.

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15.

Se a entrada J era 0 e a entrada K era 0 antes da borda de descida do clock, qual seria o valor de sada Q de um flip-flop JK acionado pela borda de descida aps a borda de descida do clock? O somador completo da figura abaixo recebe entradas externas x e y. A terceira entrada z provem da sada do Flip-Flop D. A sada externa S a soma de x,y e z. Obtenha a tabela de estados e o diagrama de estados do circuito seqencial.

16.

17.

Derive a tabela de estados e o diagrama de estados do circuito abaixo. Qual a funo do circuito?

18.

Para o FF da figura abaixo, desenhe as formas de onda nas sadas em funo dos sinais aplicados

10 1

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10 2

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19.

Considere o circuito da abaixo, que foi construdo usando-se o flip-flop RS. Assuma que neste circuito 5 Volts correspondem a 1 binrio e 0 volts a 0 binrio.Portanto, quando a chave C est fechada so aplicados 0 Volts na entrada Reset do FF e quando a chave abre a entrada Reset recebe 5 Volts. O fototransitor ligado na entrada Set do flip-flop tambm se comporta como uma chave. Quando luz incide sobre o mesmo ele se comporta como uma chave fechada (resistncia perto de zero) e sem luz incidente ele uma chave aberta (alta resistncia). Este circuito pode funcionar como um detetor de intrusos. Assuma que voc, em um instante inicial, momentaneamemte abriu a chave e depois a fechou. Assuma tambm que um feixe de luz permanentemente incide sobre o fototransistor. Descreva o que acontece se um intruso interromper o feixe de luz.

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20.

O circuito da figura 6 abaixo construdo com Flip-flops do tipo D que mudam de estado na transio positiva do sinal de clock. As entradas Preset e Clear esto recebendo o sinal 1 (5 V) para garantir que as sa;idas Q e Qb somente dependem da entrada D e do sinal de clock. Assuma que a sada Q copia a entrada D na transio positiva da entrada CK. Assuma tambm que o estado inicial do circuito B2 = 0, B1 = 1, B0 = 0, ou seja o circuito est no estado 2 (010). Indique quais os prximos estados do circuito nas prximas 5 transies positivas do sinal de clock.

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Captulo 9: Registradores
Trata-se de flip-flops tipo JK mestre-escravo utilizados para guardar informaes de mais de um bit. Seu princpio baseia-se em que as sadas de cada bloco sejam aplicadas nas entradas J e K respectivas do flip-flop seguinte, sendo o primeiro, com suas entradas J e K respectivas do flip-flop seguinte, sendo o primeiro, com suas entradas ligadas na forma de um flip-flop tipo D

Ou

Conversor Srie-Paralelo
Uma informao paralela aquela na qual todos os bits se apresentam simultaneamente.

Uma informao srie aquela em que as informaes vm sequencialmente, um aps o outro.

Um converso srie-paralela de 4 bits apresentada a seguir.

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Como exemplo, vamos aplicar a informao srie I = 1010 (I3 I2 I1 I0) entrada srie do registrador e analisar as sadas Q0, Q1, Q2 e Q3, ps os pulsos de clock. Deve-se ressaltar que estes flip-flops atuam como mestre-escravo e tm sua comutao no instante da descida do pulso de clock.

Vamos supor que, inicialmente, as sadas Q3, Q2, Q1 e Q0 do registrador estejam no nvel 0. Ao ser injetado na entrada do primeiro bit de informao (I0 = 0) e houver descida do pulso de clock, o flip-flop 3 ir apresentar na sada 0 (D3 = 0 Q3 = 0). Aps este pulso de clock, aparecer na entrada, o bit seguinte de informao (I1 = 1) e na descida do segundo pulso de clock, teremos a passagem de I0 para o flip-flop 2 (D2 = 0 Q2 = 0) e Q3 assumir o valor do bit de informao I1 (entrada srie = D3 = 1 Q3 = 1). Aps a descida do terceiro pulso de clock, ficaremos com a seguinte situao:

Q1 = 0 (D1 = Q2 = 0 Q1 = 0), Q2 = 1 (D2 = Q3 = 1 Q2 = 1) e Q3 = 0 (D3 = I2 = 0 Q3 = 0). Q0 = 0 (D0 = Q1 = 0 Q0 = 0) Q1 = 1 (D1 = Q2 = 1 Q1 = 1) Q2 = 0 (D2 = Q3 = 0 Q2 = 0) Q3 = 1 (D3 = I3 = 1 Q3 = 1).

Aps a descida do quarto pulso de clock, ficaremos com a seguinte situao:


Nota-se que aps o quarto pulso de clock, a informao I estar armazenada no registrador de deslocamento e aparecer nas sadas Q3, Q2, Q1 e Q0 como sendo uma informao paralela. Informao Descida de clock 1 2 3 4 0 1 0 1 0 0 1 0 0 0 0 1 0 0 0 0

pelo motivo de deslocar a informao a cada pulso de clock que esse dispositivo denominado Registrador de Deslocamento

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Conversor paralelo/srie
Para entrarmos com uma informao paralela, necessitamos de um registrador que apresente entradas Preset e Clear, pois atravs destas que fazemos com que o Registrador armazene a informao paralela

Vamos analisar o funcionamento da entrada ENABLE

ENABLE = 0 Todos os PR = 1 Registrador atua normalmente ENABLE = 1 As entradas PR

assumiro os valores complementares de PR3, PR2, PR1 e PR0 Registrador assume os valores de PR3, PR2, PR1 e PR0

Para zerar (clear) o flip-flop (Q3 = 0), vamos inicialmente, aplicar nvel 0 entrada clear. Com enable = 0, a entrada PR do flip-flop ir assumir nvel 1 e este ir ter um funcionamento normal como clula do registrador de deslocamento em questo, mantendo a sada no estado em que se encontra. Com enable = 1 e PR3 = 0, a entrada PR do flip-flop assumir nvel 1, logo, a sada Q3 manter o seu estado (Q3 = 0). Com enable = 1 e PR3 = 1, a entrada PR do flip-flop assumir nvel 0, forando a sada a assumir nvel 1 (Q3 = 1). Zerando o registrador (aplicando 0 entrada clear), e logo aps introduzirmos a informao paralela (I3 I2 I1 I0) pelas entradas PR3, PR2, PR1 e PR0, as sadas Q3, Q2, Q1 e Q0 assumiro respectivamente os valores da informao. Para que o registrador de deslocamento funcione como Conversor Paralelo-Srie, necessitamos zer-lo e em seguida, introduzir a informao como j descrito, recolhendo na sada Q0 a mesma informao de modo srie. fcil de notar que a sada Q0 assume primeiramente o valor I0 e a cada descida do pulso de clock, ir assumir sequencialmente os valores I1, I2, e I3.
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Registrador de Entrada Srie e Sada Srie


Podemos utilizar o registrador de deslocamento com entrada srie e o conseqente armazenamento da informao no mesmo, e recolher a informao tambm de modo srie. Neesa aplicao, a ps a entrada da informao, se inibirmos a entrada de clock, a informao permanecer no registrador at que haja uma nova entrada. Assim sendo, fcil observar que o registrador funcionou como uma memria. A entrada de informao srie se faz na entrada srie do registrador e pode ser recolhida na sada Q0 do registrador

Registrador de Entrada Paralela e Sada Paralela


A entrada paralela, como j visto, se faz atraves dos terminais preset e clear. Se inibirmos a entrada de clock, a informao contida no registrador pode ser acessada pelos terminais de sada Q3, Q2 , Q1 e Q 0 .

Exerccio
1. A figura abaixo mostra a situao de sada de um registrador de deslocamento de 6 bits, configurado para efetuar deslocamento esquerda. Determine a nova situao de sada, no caso do pulso de clock aplicado ao sistema descer 2 vezes. No exerccio anterior, o que aconteceu numericamente com o resultado, aps a aplicao dos pulsos? Desenhe o diagrama lgico de um registrador de deslocamento de 5 bits utilizando flip-flops JK

2. 3.

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Captulo 10: Contadores


Contadores so dispositivos de mltiplas e importantes aplicaes e, na Eletrnica Digital, so facilmente implementados com flip-flops. So circuitos digitais que variam os seus estados, sob o comando de um clock, de acordo com uma seqncia predeterminada. So utilizados principalmente para contagens diversas, diviso de freqncia, medio de freqncia e tempo, gerao de formas de onda e converso de analgico para digital. Basicamente, estes sistemas, so divididos em duas categorias: Contadores Assncronos e Sncronos

Contadores assncronos
So caracterizados por seus flip-flops funcionarem de maneira assncrona (sem sincronismo), no tendo entradas clock em comum. Neste tipo de circuito, a entrada de clock se faz apenas no primeiro flip-flop, sendo as outras derivadas das sadas dos blocos anteriores.

Contador de Pulsos
Apresenta na sada o sistema binrio em sequencia. Seu circuito apresenta 4 flip-flops do tipo T ou JK Mestre-Escravo, os quais possuem a entrada T ou, no caso, S e K iguais a 1, originando na sada Qf e Qa, a cada descida de clock.

Inicialmente aplica-se 0 entrada clear para zerar todos os flip-flops. A cada descida do pulso de clock, o primeirio flip-flop ir mudar de estado, sendo esta troca aplicada entrada do segundo flip-flop, fazendo com que este troque de estado a cada descida da sada Q0, assim sucessivamente.

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Pulsos de entrada

Q0

Q1

Q2

Q3

Pulsos de entrada 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 Q3 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 0

Sadas Q2 Q1 0 0 0 0 0 1 0 1 1 0 1 0 1 1 1 1 0 0 0 0 0 1 0 1 1 0 1 0 1 1 1 1 0 0

Q0 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0

Considerando Q0 como bit menos significativo e Q3 como mais significativo, temos nas sadas o sistema binrio (0000 a 1111). Nota-se ainda, que aps a 16 descida de clock, o contador ir reiniciar a contagem.
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Contador de Dcada
Efetua a contagem em nmeros de 0 a 910. Utiliza-se o contador de pulsos, interligando as entradas clear dos flip-flops. Para que o contador conte somente de 0 a 9, deve-se jogar um nvel 0 na entrada clear assim que surgir o caso 10 (1010).

Temos para esse caso a seguinte tabela da verdade:


Descidadas do clock 1 2 3 4 5 6 7 8 9 10

Q3
0 0 0 0 0 0 0 0 1 1 1

Q2
0 0 0 0 1 1 1 1 0 0 0

Q1
0 0 1 1 0 0 1 1 0 0 1

Q0
0 1 0 1 0 1 0 1 0 1 0

CLR 1 1 1 1 1 1 1 1 1 1 0

Aps a dcima descida de clock, o contador tende a assumir o estado Q0 = 0, Q1 = 1, Q2 = 0 e Q3 = 0 (10102), porm a entrada clear vai par 0, zerando o contador.

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Contador Seqencial de 0 a n
Verifica-se quais as sadas do contador para o caso seguinte a n, coloca-se estas sadas numa porta NE e sada desta ligamos as entradas clear dos flip-flops. Como exemplo, vamos considerar um contador de 0 a 510. Neste caso, o estado seguinte a n ser o 6, ocasionando nas sadas: Q2 = 1, Q1 = 1, Q0 = 0 (110).Quando ocorrer ento, dever haver um 0 nas entradas da porta NE, a ligao de Q2 e Q1, pois na sequncia da contagem, estas iro assumir nveis 1 simultaneamente apenas no caso 110.

Contadores Assncronos Decrescentes


Realiza a seguinte contagem:
Decimal 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0 1 1 1 1 1 1 1 1 0 0 0 0 0 0 0 0 Binrio 1 1 1 1 1 0 1 0 0 1 0 1 0 0 0 0 1 1 1 1 1 0 1 0 0 1 0 1 0 0 0 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0

O circuito que efetua a contagem apresentado a seguir e o mesmo que efetua a contagem crescente, com a nica diferena de extrairmos as sadas dos terminais Q0 , Q1 , Q2 e Q3 , sendo o terminal Q0 , o bit menos significativo. A contagem decrescente o complemento da contagem crescente.

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O estado inicial (1111) pode ser obtido pela aplicao de nvel 0 na entrada IN, que ir zerar todos os flip-flops nas sadas Q, porm ir impor nveis 1 nas sadas Q Um outro modo de montar um contador decrescente injetando nas entradas clock dos flipflops, as sadas complementares como mostrado na figura a seguir

Os clocks so, respectivamente, Q0 , Q1 e Q2 , logo, Q1 , Q2 e Q3 iro trocar de estado nas subidas de Q0 , Q1 e Q2 respectivamente, originando a contagem decrescente. O estado inicial pode ser obtido pela passagem da entrada PR para 0, estabelecendo nvel 1 a sada de todos os flip-flops.
1 CLOCK 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17

Q0 Q1 Q2 Q3

1 1 1 1

0 1 1 1

1 0 1 1

0 0 1 1

1 1 0 1

0 1 0 1

1 0 0 1

0 0 0 1

1 1 1 0

0 1 1 0

1 0 1 0

0 0 1 0

1 1 0 0

0 1 0 0

1 0 0 0

0 0 0 0

1 1 1 1 1 1

Contador Assncrono Crescente/Decrescente


Utiliza-se uma varivel de controle que quando assume 1, faz o circuito executar a contagem crescente e quando assume 0, faz a contagem decrescente.

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Quando o controle X estiver em 1, as sadas Q0 , Q1 e Q2 estaro bloqueadas, fazendo com que entrem as sadas Q0 , Q1 e Q2 nas entradas clock dos flip-flops respectivamente. Isto far com que o contador conte crescente. Quando o controle X estiver em 0, a situao ir se inverter e assim o contador contar decrescentemente.

Contadores Sncronos
Conforme visto no item anterior, nos contadores assncronos os flip-flops so ligados em cascata e trabalham em diferentes frequncias. Na realidade, cada um opera na metade da frequncia do anterior. Os circuitos so simples e, em princpio, parecem atender todas as necessidades. Os circuitos prticos apresentam pequenas diferenas e variaes de tempos de resposta e, portanto, erros podem ocorrer com frequncias mais altas. Nos contadores sncronos esse problema minimizado porque todos os flip-fops recebem, nas entradas de clock, o mesmo sinal, isto , os pulsos a contar.

O esboo de um contador sncrono de 4 dgitos binrios dado na figura acima: cada flip-flop recebe a mesma entrada E e as sadas Q so os dgitos resultantes da contagem, de forma similar ao assncrono. A tarefa agora achar ligaes e blocos lgicos entre os flip-flops de forma que a contagem seja efetivada com a entrada de clock comum.

Tabelas do flip-flop
A tabela abaixo a tabela de verdade do flip-flop JK. Qa o valor anterior da sada Q, antes da aplicao dos valores das entradas J e K. A mesma coisa vale para o flip-flop tipo mestre-escravo, lembrando que, neste ltimo, as mudanas somente ocorrem na variao (descida) de 1 para 0 dos pulsos aplicados na entrada de clock. Caso I II III IV J 0 0 1 1 K 0 1 0 1 Q Qa 0 1 Qa
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A partir da tabela de verdade, pode-se elaborar uma tabela de transio, conforme mostrado a seguir. So listados os valores anterior e atual possveis para a sada e os correspondentes valores que as entradas devem ter para ocorrer cada transio de Qa para Q. Casos I e II III e IV II e IV I e III Qa 0 0 1 1 Qf 0 1 0 1 J 0 1 K 1 0

Observando a primeira linha de valores da tabela acima: a transio de Qa=0 para Q=0 s pode ocorrer nos casos I e II da Tab primeira tabela (nos demais casos, ou Q 1 ou o inverso de Qa, o que contra a hiptese assumida de Qa=0 e Q=0). Assim, nos casos I e II de primeira tabela, a entrada J sempre 0 e a entrada K, 0 ou 1, isto , indiferente (simbolizado por conforme j visto em pginas anteriores). Raciocnio similar usado para os demais casos, resultando na tabela de transio acima.

Contador Sncrono Gerador de Cdigo Binrio de 4 bits


Necessitamos de 4 flip-flops JK mestre-escravo.
Pulso 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 Q3 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 Q2 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 Q1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 Q0 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1

Esta tabela apresenta a sequncia que as sadas dos flip-flops devem assumir em funo da presena de pulsos de clock. Para o projeto, devemos analisar, para cada caso, o comportamento das entradas J e K dos flip-flops e levantar o circuito necessrio para gerar a sequncia. Vamos supor que ao ligarmos o contador, ele assuma o seguitne estado Q3 0 Q2 0 Q1 0 Q0 0
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Ele dever, aps o 1 pulso de clock, passar para o seguinte estado: Q3 0 Q2 0 Q1 0 Q0 1

Sob a presena do 1 pulso de clock, temos:

Q3: estava em 0, deve passar para 0, logo, antes do 1 pulso de clock, devemos ter as seguintes entradas neste flip-flops: J3 = 0 e K3 = X (J = 0 e K = X Qa = 0 passa para Qf = 0). Q2: caso anlogo a Q3:, logo, J2 =0 e K2 =X. Q1: idem, logo, J1 =0 e K1 =X. Q0: estava em 0,aps o 1 pulso de clock deve mudar para 1, logo antes do 1 pulso de clock, devemos ter as seguintes entradas neste flip-flops: J0 = 1 e K0 = X (J = 1 e K = X Qa = 0 passa para Qf = 1).

Podemos, a partir da anlise, escrever a primeira linha da tabela da verdade: Descida do pulsos de entrada 1 Sadas Q3 0 0 O contador est, agora, no estado Q3 0 Q2 0 Q1 0 Q0 1 Q2 0 0 Q1 0 0 Q0 0 1 J3 0 K3 X J2 0 K2 X J1 0 K1 X J0 1 K0 X

E deve, aps o 2 pulso de closk, passar para Q3 0 Q2 0 Q1 1 Q0 0

Vamos, ento, analisar as entradas J e K para este caso:

Q3: estava em 0, deve passar para 0, logo, antes do 2 pulso de clock, devemos ter as seguintes entradas neste flip-flops: J3 = 0 e K3 = X (J = 0 e K = X Qa = 0 passa para Qf = 0). Q2: caso anlogo a Q3:, logo, J2 =0 e K2 =X. Q1: estava em 0, aps o 2 pulso de clock deve mudar para 1, logo antes do 2 pulso de clock, devemos ter as seguintes entradas neste flip-flops: J1 = 1 e K1 = X. Q0: estava em 1, aps o 2 pulso de clock deve mudar para 0, logo antes do 2 pulso de clock, devemos ter as seguintes entradas neste flip-flops: J0 = X e K0 = 1.
11 6

Podemos, a partir da anlise, escrever a primeira linha da tabela da verdade:

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Descida do pulsos de entrada 1 2

Sadas Q3 0 0 0 Q2 0 0 0 Q1 0 0 1 Q0 0 1 0

J3 0 0

K3 X X

J2 0 0

K2 X X

J1 0 1

K1 X X

J0 1 1

K0 X X

Utilizando o mesmo procedimento para os outros casos, obtemos a tabela completa Descida do pulsos de entrada 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 Sadas Q3 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 Q2 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 Q1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 Q0 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 J3 0 0 0 0 0 0 0 1 X X X X X X X X K3 X X X X X X X X 0 0 0 0 0 0 0 1 J2 0 0 0 1 X X X X 0 0 0 1 X X X X K2 X X X X 0 0 0 1 X X X X 0 0 0 1 J1 0 1 X X 0 1 X X 0 1 X X 0 1 X X K1 X X 0 1 X X 0 1 X X 0 1 X X 0 1 J0 1 1 1 X 1 X 1 X 1 X 1 X 1 X 1 X K0 X X X 1 X 1 X 1 X 1 X 1 X 1 X 1

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Flip-Flop 0
Q3 Q2 Q1 Q0

00 1 X X 1

01 1 X X 1

11 1 X X 1

10 1 X X 1

Q3 Q2 Q1 Q0

00 X 1 1 X

01 X 1 1 X

11 X 1 1 X

10 X 1 1 X

00 01 11 10

00 01 11 10

J0 = 1 Flip-Flop 1
Q3 Q2 Q1 Q0

K0 = 1

00 0 1 X X

01 0 1 X X

11 0 1 X X

10 0 1 X X

Q3 Q2 Q1 Q0

00 X X 1 0

01 X X 1 0

11 X X 1 0

10 X X 1 0

00 01 11 10

00 01 11 10

J 1 = Q0 Flip-Flop 2
Q3 Q2 Q1 Q0

K1 = Q0

00 0 0 1 0

01 X X X X

11 X X X X

10 0 0 1 0

Q3 Q2 Q1 Q0

00 X X X X

01 0 0 1 0

11 0 0 1 0

10 X X X X

00 01 11 10

00 01 11 10

J 2 = Q1 Q0

K2 = Q1 Q0

11 8

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Flip-Flop 3
Q3 Q2 Q1 Q0

00 0 0 0 0

01 0 0 1 0

11 X X X X

10 X X X X

Q3 Q2 Q1 Q0

00 X X X X

01 X X X X

11 0 0 1 0

10 0 0 0 0

00 01 11 10

00 01 11 10

J3 = Q2Q1Q0

K3 = Q2 Q1 Q0

O circuito completo deste contador visto na figura a seguir


1 Q2 Q3

Clock

Contador de Dcada
O processo anlogo ao j apresentado na seo anterior Supe-se agora que deseja-se um meio de faz-lo contar repetidamente sequncias de 10 pulsos. Assim, as sadas Q3 a Q0 devem assumir valores binrios de 0000 a 1001, incrementados 1 a 1. Considera-se que a primeira linha (pulso 1) corresponde transio deste para o pulso 2. Assim, Q3 vai de 0 para 0 e J3 e K3 sero respectivamente 0 e X. Q2 e Q1 tambm vo de 0 para 0 e, assim, os dados de J2/K2 e J1/K1 tambm sero 0 e X. Q0 muda de 0 para 1. Portanto J0 e K0 sero 1 e respectivamente. A tabela completada com o uso procedimento similar, lembrando que, no pulso 10, a transio para valores de Q3 Q2 Q1 Q0 iguais a 0000, ou seja, o reincio da contagem.

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Descida do pulsos de entrada 1 2 3 4 5 6 7 8 9 10

Sadas Q3 0 0 0 0 0 0 0 0 1 1 Q2 0 0 0 0 1 1 1 1 0 0 Q1 0 0 1 1 0 0 1 1 0 0 Q0 0 1 0 1 0 1 0 1 0 1

J3 0 0 0 0 0 0 0 1 X X

K3 X X X X X X X X 0 1

J2 0 0 0 1 X X X X 0 0

K2 X X X X 0 0 0 1 X X

J1 0 1 X X 0 1 X X 0 0

K1 X X 0 1 X X 0 1 X X

J0 1 1 1 X 1 X 1 X 1 X

K0 X X X 1 X 1 X 1 X 1

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Contador Gerador de uma Sequncia Qualquer


Basta estabelecer a sequncia e determinar as entradas J e K. Os estados que no fizerem parte da sequncia devero ser considerados como condies irrelevantes, ou ser encadeados objetivando atingir o estado inicial. Para exemplificar, vamos construir um contador que gere a seguinte sequncia: 0 1 2 3 10 13 0. Os estados que no pertencem sequncia so: 4, 5, 6, 7, 8, 9, 10, 11, 12, 14 e 15

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Estados 0 1 2 3 10 4 5 6 7 8 9 11 10 13 11 12 13 0 14 15 0

Sadas Q3 0 0 0 0 1 0 0 0 0 1 1 1 1 1 1 1 1 0 1 1 0 Q2 0 0 0 0 0 1 1 1 1 0 0 0 0 1 0 1 1 0 1 1 0 Q1 0 0 1 1 1 0 0 1 1 0 0 1 1 0 1 0 0 0 1 1 0 Q0 0 1 0 1 0 0 1 0 1 0 1 1 0 1 1 0 1 0 0 1 0

J3 0 0 0 1

K3 X X X X

J2 0 0 0 0

K2 X X X X

J1 0 1 X X

K1 X X 0 0

J0 1 1 1 X

K0 X X X 1

O estado 3 antecede o 10 0 0 0 1 X X X X X X 0 0 X X X X 0 0 0 0 0 1 X X 0 1 X X 0 1 X X 0 1 X X 1 X 1 X 1 X X 1 X 1 X 0

O estado 9 antecede o 11 X 0 1 X X 1 1 X

O estado 10 antecede o 13 X X X 0 0 1 1 X X X 0 1 X 0 0 1 X X X 1 X 1 X 1

O estado 13 antecede o 0 X X 0 1 X X 0 1 X X 0 1 1 X X 1

O estado 15 antecede o 0

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Flip-Flop 0
Q3 Q2 Q1 Q0

00 1 1 0 1

01 X X X X

11 X X X X

10 1 1 1 X

Q3 Q2 Q1 Q0

00 X X X X

01 1 1 1 0

11 1 1 1 1

10 X X X X

00 01 11 10

00 01 11 10

J 0 = Q3 + Q2 + Q1
Flip-Flop 1
Q3 Q2 Q1 Q0

K 0 = Q3 + Q2 + Q1

00 0 0 1 0

01 1 1 0 1

11 X X X X

10 X X X X

Q3 Q2 Q1 Q0

00 X X X X

01 X X X X

11 0 1 1 1

10 0 0 0 1

00 01 11 10

00 01 11 10

J 1 = Q0 Q3 + Q0 Q2 + Q3Q2 Q0 J 1 = Q0 Q3 + Q2 + Q0 (Q3Q2 ) J1
0 3 2 0 3 2

( ) = Q (Q Q ) + Q (Q Q )

K 0 = Q2 Q0 + Q3 Q2

J 1 = Q0 (Q3Q2 )

Flip-Flop 2
Q3 Q2 Q1 Q0

00 0 X X 0

01 0 X X 0

11 0 X X 1

10 0 X X 1

Q3 Q2 Q1 Q0

00 X 0 0 X

01 X 0 1 X

11 X 1 1 X

10 X 0 0 X

00 01 11 10

00 01 11 10

J 2 = Q3Q1

K 2 = Q3Q0 + Q1Q0
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Flip-Flop 3
Q3 Q2 Q1 Q0

00 0 0 X X

01 0 0 X X

11 1 1 X X

10 0 0 X X

Q3 Q2 Q1 Q0

00 X X 0 0

01 X X 1 0

11 X X 1 0

10 X X 0 0

00 01 11 10

00 01 11 10

J 3 = Q1Q0

K 3 = Q2 Q0

O circuito completo deste contador visto na figura a seguir

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Gerador de Cdigo Gray


Pulsos de entrada 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15
Q3 Q2 Q1 Q0

Q3 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1
11 X X X X

Sadas Q2 Q1 Q0 0 0 0 0 0 1 0 1 1 0 1 0 1 1 0 1 1 1 1 0 1 1 0 0 1 0 0 1 0 1 1 1 1 1 1 0 0 1 0 0 1 1 0 0 1 0 0 0
10 X X X X

J3 0 0 0 0 0 0 0 1 X X X X X X X X

K3 X X X X X X X X 0 0 0 0 0 0 0 1

J2 0 0 0 1 X X X X X X X X 0 0 0 0

K2 X X X X 0 0 0 0 0 0 0 1 X X X X

J1 0 1 X X X X 0 0 0 1 X X X X 0 0

K1 X X 0 0 0 1 X X X X 0 0 0 1 X X

J0 1 X X 0 1 X X 0 1 X X 0 1 X X 0

K0 X 0 1 X X 0 1 X X 0 1 X X 0 1 X

00 0 0 0 0

01 0 0 1 0

00 01 11 10

J 3 = Q2 Q1Q0

Q3 Q2 Q1 Q0

00 X X X X

01 X X X X

11 0 0 1 0

10 0 0 0 0

00 01 11 10

K 3 = Q2 Q1Q0

J 2 = Q0 Q1 Q3 K 2 = Q3 Q1 Q0
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J 1 = Q0 Q3 Q 2 + Q0 Q2 Q3
K1 = Q0 Q2 Q 3 + Q0 Q 2 Q3 J 0 = Q 3 Q 2 Q1 + Q 3 Q2 Q1 + Q3 Q 2 Q1 + Q3Q2 Q1 K 0 = Q 3 Q 2 Q1 + Q 3 Q2 Q1 + Q3Q2 Q1 + Q3 Q 2 Q1

Contador em Anel
Gera a seguinte sequncia: Q3 0 0 0 1
Q3 Q2 Q1 Q0

Q2 0 0 1 0
01 1 X X X

Q1 Q0 0 1 1 0 0 0 0 0
11 X X X X

J3 0 0 1 X
10 X X X X

K3 X X X 1

J2 0 1 X 0

K2 X X 1 X

J1 1 X 0 0
Q3 Q2 Q1 Q0

K1 X 1 X X
00 X X X X

J0 X 0 0 1

K0 1 X X X
01 X X X X 11 X X X X 10 1 X X X

00 X 0 X 0

00 01 11 10

00 01 11 10

J 3 = Q2

K 3 = 1(ouQ 2 )

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Q3 Q2 Q1 Q0

00 X 0 X 1

01 X X X X

11 X X X X

10 0 X X X

Q3 Q2 Q1 Q0

00 X X X X

01 X X X X

11 X X X X

10 X X X X

00 01 11 10

00 01 11 10

J 2 = Q1

K 2 = 1(ouQ 1 )

Q3 Q2 Q1 Q0

00 X 1 X X

01 0 X X X

11 X X X X

10 0 X X X

Q3 Q2 Q1 Q0

00 X X X X

01 X X X X

11 X X X X

10 X X X X

00 01 11 10

00 01 11 10

J 1 = QO
Q3 Q2 Q1 Q0

K 1 = 1(ouQ 0 )
01 0 X X 11 X X X X 10 1 X X X
Q3 Q2 Q1 Q0

00 X X

00 X X X X

01 X X X X

11 X X X X

10 X X X X

00 01 11 10

00 01 11 10

J 0 = Q3

K 0 = 1(ouQ 3 )

O que resulta no seguinte circuito

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Outros contadores
Contador de 0 a 59
Q0 Q1 Q2 Q3 Q0 Q1 Q2

Entrada de pulsos

Contador de dcada

Contador de 0 a 5 Entrada de pulsos

Relgio digital

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Contador de 1 a 12
Q0 Q1 Q2 Q3 Q0 Q1

Entrada de pulsos

Contador de dcada

Contador de 0 a 2 Entrada de pulsos

Fica como exerccio para o aluno desenvolver os seguintes contadores:


Contador Johnson (ou em Anel Torcido) Contador de dcada Seqncia qualquer

Exerccio
7. Projete um contador assncrono, com sada em BCD8421, crescente/decrescente, que execute a contagem de 0 a 9 (quando a entrada U/D estiver em nvel lgico 0) ou a contagem de 9 a 0 (quando a entrada U/D estiver em nvel lgico 1). Use flipflops do tipo JK mestre-escravo gatilhados pela borda de descida do sinal de clock e com entradas preset (PR) e clear (CLR) que obedeam seguinte tabela da verdade:

8. Projete um contador assncrono que execute a contagem de 2 a 7. 9. Projete um contador assncrono que execute a contagem decrescente de 9 a 2. 10. Elabore um contador assncrono que execute a contagem de 1 a 11. 11. Repita as questes 3 e 4, porm, utilizando contadores sncronos. 12. Projete um circuito assncrono capaz de receber um sinal de clock de 120 kHz e apresentar na sada um sinal de simtrico de 20kHz. 13. Projete um circuito capaz de receber um sinal de clock simtrico de 10kHz e apresentar na sada um sinal de clock simtrico de 1kHz.
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14. Projete um contador sncrono que execute a contagem decrescente de 12 a 1 com sada em cdigo gray. 15. Projete um contador sncrono que gere a seqncia 000, 010, 101 e 110 e repete. Os estados indesejveis (001, 011, 100 e 111) devem sempre ir para 010 quando da ocorrncia do prximo pulso de clock. 16. Projete um decodificador para que a sada do contador da questo anterior seja apresentada em um display de 7 segmentos, gerando a seqncia 0, 1, 2, 3 e indicando a letra E quando da ocorrncia de um estado indesejvel. 17. Elabore um contador sncrono que gere a seqncia 0, 2, 4, 6, 8, 10, 0, ... Caso a sada apresente um dos outros possveis estados, a contagem dever ser reiniciada no prximo pulso de clock. 18. Projete um circuito que gere a seqncia 0, 2, 4, 6, 0, 2, ...se uma entrada de controle tiver nvel lgico 0 e a seqncia 7, 5, 3, 1, 7, 5, ... se a entrada de controle tiver nvel lgico 1. Toda vez que houver mudana na entrada de controle, a seqncia correspondente deve ser reiniciada. 19. Dispondo de um sinal de clock de 1Hz, deseja-se projetar um relgio digital que indique horas, minutos e segundos. Projetar um circuito sncrono que disponibilize os sinais a serem levados a dois decodificadores BCD para display de 7 segmentos para indicar os segundos (no precisa projetar os decodificadores). 20. Para facilitar a verificao de erro de contagem, projete um circuito para verificar a paridade da palavra de sada do contador. A sada deve ter nvel lgico 1 se a contagem tiver paridade mpar.

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Captulo 11: Multiplexadores e Demultiplexadores


Produtos cannicos - conceitos bsicos
Seja um conjunto de n entradas digitais A0, A1, ... An-1. Desde que elas s podem assumir valores 0 ou 1, existem m = 2n combinaes possveis. Sejam ento m sadas digitais S0, S1, ..., Sm-1. As variveis S so ditas produtos cannicos das entradas A, se, para cada combinao de valores das entradas, existe um nico e exclusivo S igual a um e os demais iguais a zero. Segue tabela de verdade para duas variveis de entrada. Cada combinao tem sua sada S de valor um. A 0 0 1 1 B 0 1 0 1 S0 1 0 0 0 S1 0 1 0 0 S2 0 0 1 0 S3 0 0 0 1

O conceito importante no estudo dos circuitos de multiplex porque os produtos cannicos podem ser usados para implementar uma espcie de "chave digital", que seria operada pela combinao das entradas, de forma que cada uma comuta um determinado circuito.

Gerador bsico de produtos cannicos


O circuito da figura abaixo gera os produtos cannicos para duas variveis de entrada conforme tabela de verdade do tpico anterior.

A operao pode ser facilmente analisada para cada porta E e, por isso, dispensa mais comentrios.

Circuito bsico para trs variveis


O circuito da figura abaixo deste tpico a expanso do circuito do tpico anterior para 3 variveis. H, portanto, 23 = 8 variveis de sada.

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Pode-se notar que a configurao para qualquer nmero de entradas anloga e bastante fcil.

Circuito em forma de matriz


No circuito da figura abaixo as sadas esto indicadas apenas pelos nmeros (sem S) por questo de espao fsico no desenho.

Nos circuitos bsicos dos tpicos anteriores, as portas E tm mesmo nmero de entradas, igual ao nmero de entradas digitais. Para um circuito bsico de 4 entradas digitais, haveria, portanto, portas E com 4 entradas. A forma matricial do circuito deste tpico permite o uso de portas de duas entradas para formar um circuito gerador com 4 entradas digitais. A operao facilmente dedutvel pelo acompanhamento das sadas de cada bloco e aqui no comentada.

Circuito com diodos em forma de matriz


O uso de diodos proporciona um tipo de circuito simples e compacto conforme abaixo. Considera-se que o nvel lgico 1 dado fisicamente por +V e o nvel 0 por 0 V. Os catodos dos diodos so ligados com as entradas ou com seus inversos fornecidos pelos inversores IA e IB. Se o valor no catodo 1 (+V), o potencial igual ao do anodo e no afeta o valor da sada, mesmo que esta seja 0, pois, neste caso, o diodo est inversamente polarizado.

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Se o valor no catodo 0, sada que estiver ligada ao anodo forada para 0, porque ele est diretamente polarizado (na realidade, um pouco acima de 0 porque diodos reais tm resistncia interna. Mas, nos circuitos lgicos reais, nveis 0 e 1 so representados por faixas de tenses e no por valores nicos). Seja o exemplo a sada S1: ela ser nula se A for igual a 1 ou B for igual a 0. Ento, se A for igual a 0 e B for igual a 1, ela ser 1. E as outras sadas sero nulas. A matriz pode ser estendida para um nmero qualquer de variveis de entrada. As resistncias R so necessrias para evitar que, na polarizao direta, os diodos conduzam a tenso da fonte diretamente para a massa, o que certamente provocaria danos e afetaria os valores das outras sadas.

Multiplexador
Na Eletrnica Digital ocorrem casos em que h necessidade do envio de informaes de vrias fontes atravs de um nico meio de transmisso. Por exemplo, cabo, canal de rdio, etc. O processo bsico para essa transmisso a comutao, por meios digitais, entre as vrias entradas de sinais e uma sada comum. Multiplex o circuito que executa a operao. Na figura (a) a seguir, o diagrama em bloco de um multiplex (em geral abreviado como Mux): dispe de um conjunto de N entradas E0, E1, ..., EN-1 que so dirigidas sada S pela combinao de valores das entradas de seleo A0, A1, ..., AK-1.

A entrada de seleo tem como finalidade escolher qual das informaes de entrada, ou qual dos canais de informaes deve ser ligado a sada. Uma analogia eletromecnica dada em (b) da mesma figura: um dispositivo acionador comandado pela seleo comuta a chave.

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Este processo o funcionamento bsico de um multiplexador, sendo que entradas de seleo iro indicar qual a informao a ser conectada sada. evidente que as informaes de cada entrada no so enviadas ao mesmo tempo, mas sim de forma seqencial. Cabe lgica do circuito que usa o multiplex a definio do tempo de ligao de cada entrada com a sada do bloco e a taxa de repetio das comutaes. Conforme j visto na pgina anterior, um conjunto de K variveis lgicas pode ter 2K combinaes. Portanto, no circuito bsico da figura deve existir em princpio a relao N = 2K. Isso significa que em geral o nmero de entradas de informao de um multiplex potncia inteira de 2 (2, 4, 8, 16, ...). Algumas vezes, as entradas de informao so denominadas canais. Portanto, o multiplex da figura tem N canais e log2 N (= K) entradas de seleo. A figura abaixo d o esquema do mais simples: apenas 2 canais e, portanto, uma entrada de seleo (menos que isso no faz sentido). Dependendo do valor da entrada de seleo A, o valor de uma entrada de uma das portas E ser 1 e da outra ser 0. Assim, a respectiva entrada de informao dirigida sada pela porta OU. Esta ltima faz uma espcie de acoplamento das sadas das duas portas E.

O resultado a operao conforme tabela na parte direita da figura. Nota-se que o circuito da entrada de seleo A , na realidade, um gerador de produtos cannicos. Neste caso, o mais simples possvel, com apenas uma entrada: se A zero, a entrada conectada porta de E0 1 e a entrada conectada porta de E1 0. E o contrrio se A um. Usando o conceito do tpico anterior, pode-se montar um circuito para quatro canais. Bastam mais duas portas E, mais duas entradas para a porta OU e um gerador de produtos cannicos para 2 variveis.

Na figura acima o gerador est representado em bloco, podendo ser qualquer um dos tipos dados na pgina anterior ou outros.

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A 0 0 1 1

B 0 1 0 1

S0 1 0 0 0

S1 0 1 0 0

S2 0 0 1 0

S3 0 0 0 1

S E0 E1 E2 E3

A sada do gerador que estiver em 1 (as outras devem estar em 0) "habilita" a porta E qual est ligada, fazendo a comutao para a respectiva entrada de informao. A tabela de operao dada acima. O circuito do tpico anterior pode ser generalizado para um nmero N de canais conforme diagrama da figura abaixo. A lgica da operao a mesma e dispensa mais comentrios.

Lembra-se apenas a relao que deve existir entre o nmero de canais e o nmero de entradas de seleo, como j visto no primeiro tpico desta pgina: N = 2K.

Simplificao de circuito multiplex (exemplo)


O circuito da figura a seguir o mesmo multiplex de 4 canais do item anterior.

Aqui, h indicao explcita (linhas cor laranja) do gerador de produtos cannicos.

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O circuito da figura acima uma simplificao do anterior. Cada par de portas E foi substitudo por uma nica de 3 entradas e inversores onde necessrio. Isso apenas um exemplo. A simplificao depende do tipo usado de gerador de produtos cannicos. Circuitos multiplex podem ser combinados para formar outros de maior capacidade. O arranjo fsico mostra uma forma triangular. Na figura abaixo so usados 3 multiplex de 2 canais para formar um de 4 canais.

A varivel A no multiplex da direita seleciona um dos dois da esquerda. Nesses, a varivel B seleciona a entrada do que estiver selecionado pela varivel A anterior. Procedimento similar usado para formar um multiplex de 8 canais a partir de 3 de 4 canais .

Na realidade, o multiplex da direita pode ser de 2 canais, pois s tem duas entradas para comutar. Na figura, usado um de quatro com as duas entradas de seleo interligadas. Nessa condio, elas s podem ser 00 ou 11 e, assim, s selecionam as entradas 0 e 3, funcionado como se fosse um circuito de dois canais. No exemplo da figura a seguir, so empregados cinco multiplex de 4 canais para formar um de 16 canais.

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Por questo de clareza do diagrama, no esto indicadas as interligaes entre as entradas de seleo dos multiplex da esquerda, como ocorre no desenho anterior. Mas a repetio das letras (C e D) deixa clara a ligao. Ao contrrio do anterior, todas as entradas do multiplex direito so usadas.

Circuitos combinatrios com multiplex


A tabela a seguir pertence a um multiplex de 8 canais. Tem, portanto, 3 entradas de seleo. A 0 0 0 0 1 1 1 1 B 0 0 1 1 0 0 1 1 C 0 1 0 1 0 1 0 1 S E0 E1 E2 E3 E4 E5 E6 E7

Embora o multiplex seja conceitualmente destinado a transmitir informaes, as quais em geral variam com o tempo, nada impede que se dem valores fixos s variveis de entrada de informao. Se definidos os valores E0 = 1, E1 = 0, E2 = 0, E3 = 1, E4 = 0, E5 = 0, E6 = 0, E7 = 1, tem-se a tabela a seguir. A 0 0 0 0 1 1 1 1 B 0 0 1 1 0 0 1 1 C 0 1 0 1 0 1 0 1 S 1 0 0 1 0 0 0 1
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Essa tabela a tabela de verdade de um circuito combinatrio de 3 entradas e 1 sada. O circuito que a executa dado na figura abaixo.

As entradas de seleo do multiplex so as entradas do circuito combinatrio e as entradas de informao so foradas a nveis lgicos constantes.

Na prtica, os multiplex podem ser usados para implementar quaisquer circuitos combinatrios, de forma sistemtica e fcil, embora no necessariamente da mais eficiente. Se o circuito tem mais de uma sada, basta acrescentar mais blocos multiplex. A figura acima d um exemplo para 3 entradas e duas sadas.

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A 0 0 0 0 1 1 1 1

B 0 0 1 1 0 0 1 1

C 0 1 0 1 0 1 0 1

S0 1 0 0 1 0 0 0 1

S1 0 0 0 1 1 0 0 1

Projeto do Circuito de um Multiplex.


Deve-se relacionar a possibilidade de que as entradas de seleo iro assumir com a informao de entrada que deve ser conectada sada. Para isso, monta-se uma tabela da verdade onde sero colocadas todas as possibilidades de seleo e as respectivas informaes que devem aparecer na sada. Para exemplificar, vamos montar o projeto de um multiplex de 4 canais de informaes Variveis de Seleo Sada A 0 0 1 1 B 0 1 0 1 S I0 I1 I2 I3

Relaciona-se os valores assumidos pela sada para cada possibilidade das variveis de seleo, obtendo, a partir disso, o respectivo produto cannico. Variveis de Seleo Situao na sada Caso 0 0 P0 = AB Caso 0 1 P0 = AB Caso 1 0 P0 = AB

)
) )

S = I0 S = I1 S = I2 S = I3

Caso 1 1 (P0 = AB )

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Canais de informao

Representando o multiplex obtido em blocos, tem-se: I0 I1 I2 I3 MUX

Endereamento Seqencial em um Sistema Multiplex


Pode-se utilizar um multiplexador que apresente, seqencialmente na sada, os dados correspondentes aos canais de informao. Basta conectar s entradas de seleo um circuito contador que gere a seqncia de contagem desejada.

Uma das utilidades deste sistema a converso de uma informao paralela em uma informao srie, pois se o contador gerar a seqncia binria teremos seqencialmente na sada, as informaes I0, I1, I2 at IN-1.

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Utilizao de Multiplex na construo de Circuitos Combinacionais


Inicialmente, obtm-se a tabela da verdade do circuito lgico que se deseja. Na seqncia, as sadas do circuito combinacional devem ser injetadas nos canais de entrada de informao do Multiplex. E ainda, as entradas do circuito combinacional definem o endereamento da informao no circuito Multiplex. A grande vantagem a facilidade de esquematizao de circuitos combinacionais para um elevado nmero de variveis.

Exemplo: Implementar a lgica da tabela da verdade abaixo utilizando circuito multiplex

Partindo da tabela, vamos escrever os valores que as informaes de entrada devem assumir: MUX 1: I0 = I3 = I5 = I6 = 0 I1 = I2 = I4 = I7 = 1 MUX 2: I0 = I1 = I2 = I4 = 0 I3 = I5 = I6 = I7 = 1

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Demultiplexador
o bloco que executa a funo inversa ao multiplexador, ou seja, a de enviar informaes contidas em um canal a vrios canais de sada.

As entradas de seleo tem como finalidade escolher qual o canal de informao de sada deve ser conectado entrada. Um circuito elementar que efetua uma demultiplexaa visto na figura a seguir.

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As variveis de seleo iro indicar qual a posio que a chave seletora deve assumir, ou seja, qual o canal de sada devemos conectar a informao de entrada. Um circuito lgico bsico de um demultiplexador de 2 canais esta esquematizado na figura a seguir:

A = 0: I0 ir assumir o valor da entrada de informao (E), e I1 estar em 0 A = 1: I1 ir assumir o valor da entrada de informao (E), e I0 estar em 0 Variveis de Seleo Canais de Informao A 0 1 I0 E 0 I1 0 E

Projeto Do Circuito de em Demultiplex


Deve-se relacionar a possibilidade que as variveis de seleo iro assumir (endereo), com o canal de sada de informao que deve ser conectado entrada. Monta-se a tabela da verdade em que so consideradas todas as possibilidades de seleo e os respectivos canais de informao. Como exemplo, vamos elaborar um demultiplex de quatro canais, o que implica no uso de duas variveis de seleo resultando na tabela da verdade a seguir: Variveis de Seleo A 0 0 1 1 B 0 1 0 1 I0 E 0 0 0 Canais de Sada I1 0 E 0 0 I2 0 0 E 0 I3 0 0 0 E

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0 funcionamento do circuito demultiplex anlogo ao do multiplex. Apenas uma sada estar ativa para um dado endereo

Outras Maneiras de Formar um Bloco Demultiplex


Qualquer gerador de produtos cannicos pode ser utilizado para montar um demultiplexador;

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O gerador de produtos cannicos interno ao demultiplex funciona como distribuidor de endereos. As variveis de seleo desbloqueiam apenas uma sada. Lembrando que os geradores de produtos cannicos poder ser construdo com uma das abordagens abaixo:

Uma matriz de encadeamento simples; Uma matriz de encadeamento duplo; Portas lgicas E.

Ampliao da Capacidade de um Circuito Demultiplex


Assim como nos circuitos multiplex, a capacidade dos demultiplex tambm podem ser ampliadas combinando demultiplex de menor capacidade. Apresentando este processo com um caso simples. Vamos montar um demultiplex de quatro canais a partir de outros de apenas dois canais de sada;

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Com este processo possvel formar circuitos demultiplex de qualquer capacidade de sada. Exemplo de um demultiplex de 16 canais de sada utilizando apenas blocos de 8 canais.

Demultiplex com Endereamento Sequencial


A informao da entrada sai pelos canais de sada de acordo com o endereamento seqencial. Basta conectar s entradas de seleo, um circuito contador que gere a contagem seqencial desejada.
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Quando o contador assume estado 0, a informao sair pelo canal de sada I0, quando assumir o estado 1, sair pelo canal I1, e assim sucessivamente; Esta configurao no permite a converso de informao srie paralela a sada simultnea de informaes

Exerccios
1. 2. 3. 4. 5. Projete um multiplexador de 16 canais de entrada utilizando apenas multiplexadores de 2 entradas. Mostre como um multiplexador de 16 canais de entrada pode ser obtido utilizando somente multiplexadores de 8 canais de entrada. Mostre como um multiplexador de 8 entradas pode ser usado para gerar a funo: Z = A B C D + B C D + A B D + A B C D Utilizando cinco blocos multiplex de oito canais, esquematize um sistema multiplex de 32 canais. A figura abaixo apresenta os sinais de seleo e de informao de entrada de um multiplex de dois canais. Esboce o sinal multiplexado.

6.

Utilizando o bloco de um multiplex, elabore o circuito que executa a seguinte tabela verdade

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7. 8.

A partir de dois demultiplex de dezesseis canais e um de dois canais, forme um sistema demultiplex de trinta e dois canais. Utilizando o bloco de um demultiplex, elabore um decodificador 4 para 16, onde apenas uma sada ativada para cada combinao de entrada.

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