BUSES DEL SISTEMA: Es el elemento responsable de establecer una correcta interaccin entre los diferentes componentes del ordenador,

es por lo tanto, el dispositivo principal de comunicacin. En un sentido fsico, su descripcin es: conjunto de lneas de hardware (metlicas o fsicas) En cambio, en sentido figurado es: una ruta compartida, que conecta diferentes partes del sistema Componentes del Computador(basada arqu von neumann en 3 conceptos)-Los datos y las instrucciones se almacenan en una sola memoria de lectura-escritura. -Los contenidos de esta memoria se direccionan indicando su posicin, sin considerar el tipo de dato contenido en la misma. -La ejecucin se produce siguiendo una secuencia de instruccin tras instruccin. La Unidad de Control interpreta la instruccin y lleva a cabo la accin requerida. CPU Memoria.(CPU E/S.)(Procesamiento de Datos.)(Control.) PC: Controlador de programa, IR: Registro de instrucciones, MAR: Registro de direcciones de memoria, MBR: Registro de buffer de memoria, E/S AR: Registro de direccin de E/S, E/S BR: Registro de buffer de E/S. CICLO DE INSTRUCCIN BSICO(LOS ESTADOS SON):-Calculo de la direccin de la instruccin.- Captacin de instruccin.-Decodificacin de la operacin indicada en la instruccin.-Calculo de la direccin del operando.-Captacin del operando.-Operacin con los datos.Almacenamiento de operando INTERRUPTORES: Prcticamente todos los computadores disponen de un mecanismos mediante el que otros mdulos (E/S, memoria) pueden interrumpir el procesamiento normal de la CPU. 1Programa: Generados por alguna condicin que se produce como resultado de la ejecucin de una instruccin, tal como desbordamiento aritmtico (overflow), divisin por cero. 2Temporizacin: Generadas por un temporizador interno al procesador. Esto permite al sistema operativo realizar ciertas funciones de manera regular. 3E/S: Generadas por un controlador de E/S, para indicar la finalizacin sin problemas de una operacin para avisar de ciertas condiciones de error.4Fallo de Hardware: Generadas por un fallo tal como la falta de potencia de alimentacin o un error de paridad en la memoria. INTERRUPT REQUEST: Un dispositivo necesita atencin; a tal efecto pone en tensin baja una de las lneas IRQ del bus de control. La seal es recogida por el PIC, que la procesa, la clasifica, y enva una seal a una de las patillas del procesador. A continuacin el procesador se da por notificado y pregunta qu tipo de excepcin debe atender. Como respuesta, PIC asigna un nmero de servicio (0-256) en forma de un octeto que es colocado en el bus de datos, con lo que estamos en el punto inicial del proceso. ESTRUCTURA DEL BUS: EL bus del sistema est constituido entre 50 y 100 lneas. Cada lnea tiene un significado particular. Generalmente se subdividen en tres grupos: 1Lneas de datos: proporcionan un camino para transmitir datos entre los modulos del sistema(Anchura del Bus: 8, 16, 32). 2Lneas de direccin: designa el destino del dato(Tanto para memoria como para E/S).(Anchura 8, 16, 32) 3Lneas de control: controla el acceso y uso de lneas de dato. JERARQUA DE BUSES: 1. Bus Local. Es el que interconecta el procesador con la memoria cach del procesador y un controlador local de E/S.2. Bus del Sistema. Permite conectar la Memoria principal a la Cach de nivel 1. Adems se conecta con el adaptador para el bus de expansin.3. Bus expansin. Se utiliza para conecta los dispositivos perifricos al bus del sistema.4. Bus de alta velocidad. No est presente en todas las arquitecturas. Slo en las de altas prestaciones. ELEMENTOS DE DISEO DE UN BUS. - Tipo de bus(Dedicado: est permanentemente asignada a una funcin o a un subconjunto fsico del computador. Multiplexado: es el mtodo de uso de las mismas lneas para usos diferente).-Ancho del Bus.(direccin, datos):cuanto mas ancho el bus de datos mayor es el numero de bits que se transmiten ala vez.afecta la capacidad del sistema. -Tipos de transferencias de datos.(Lectura, Escritura,L MOD E,L DESP E, bloque)Todos lo buses permiten tanto transferencia de escritura(maestro esclavo) y lectura (esclavo maestro). Temporizacin. Sncrono: la presencia de un evento en el bus esta determinada por un reloj. Asncrono: la presencia de un evento en el bus es consecuencia y depende que se produzca un evento previo. -Arbitraje: Centralizado: un nico dispositivo es responsable de asignar tiempos al bus. Distribuido: no existe un controlador central

MEMORIA. Jerarqua de Memoria(abajo a arriba): m.auxiliar, m.secundaria | cache de disco, m.expandida,m.principal, cache, registros MEMORIA CACH: El objetivo de la memoria cach es lograr que la velocidad de la memoria sea la mas rpida posible, consiguiendo al mismo tiempo un tamao ms grande al precio de memorias semiconductoras menos costosas.La memoria cach es una memoria muy rpida pero de pequeo tamao entre la CPU y la memoria principal. CPU-CACHE-MEM.PRINCIPAL(/ CPU-CACHE TRANSF PALABRAS, /CACHE-MP TRANSF BLOQUES) ELEMENTOS DE DISEO DE LA CACH 1Funcin de correspondencia: Es el mecanismo que asigna una lnea de cach a un bloque de memoria. 2Algoritmo de sustitucin: Una vez llena la cach, ante una nueva peticin debe decidir cul de las lneas es eliminada.3Poltica de escritura. Si se modifica un dato en la cach debemos decidir cuando se modifica tambin en memoria principal.4Mecanismo de coherencia de cach: Si hay una memoria principal y varias CPUs cada una con su cach, debemos mantener una relacin lgica entre los datos en las cachs y la memoria principal.5Otros elementos de diseo: Las direcciones ahora se pueden dividir en dos partes: nmero de bloque y desplazamiento (para la direccin fsica de la memoria principal).La direccin para obtener un dato de la cach se puede descomponer de varias formas. CORRESPONDENCIA DIRECTA: Un bloque de memoria principal slo puede ir a una lnea. Cada bloque de memoria principal ya tiene su lnea asignada Bloque 0-> Lnea 0 CORRESPONDENCIA ASOCIATIVA. Correspondencia asociativa.Cada bloque de memoria puede ir a cualquier lnea de la cach.Las direcciones estn formadas por:Etiqueta Palabra CORRESPONDENCIA ASOCIATIVA POR CONJUNTOS: La cach se divide en n conjuntos, cada uno de k lneas. Un bloque de memoria principal va al conjunto que le corresponde (en cualquiera de sus lneas).Las direcciones estn formadas por Etiqueta Conjunto Palabra ALGORITMOS DE SUSTITUCIN: Nos indica la lnea que debe ser reemplazada.En el caso de correspondencia directa no hay problemas (slo puede ir a una lnea). 1LRU (Least Recentlly Used: Menos Recientemente Utilizado). Se reemplaza la lnea que se us hace ms tiempo.2FIFO (First Input First Output: El primero en entrar es el primero en salir). Se reemplaza la lnea que se carg en memoria hace ms tiempo. 3LFU (Least Frecuently Used: Menos Frecuentemente Utilizada). Se reemplaza la lnea que se usa con menos frecuencia. POLTICA DE ESCRITURA: Es el mecanismo que nos indica cuando se actualizan los datos en memoria principal. 1Escritura inmediata: Cuando se modifica un dato en la cach, se modifica en Memoria Principal. Inconveniente: Muchos accesos a memoria. 2Post escritura: Slo se escribe en memoria principal cuando el bloque ha sido modificado en cach y debe ser reemplazado. Inconveniente: cach y memoria principal pueden tener datos distintos. COHERENCIA DE CACH: Si hay una memoria principal y varias CPUs cada una con su cach, debemos mantener una relacin lgica entre los datos en las cachs y la memoria principal. 1Vigilancia del bus en escritura inmediata: Si una cach escribe en memoria, las dems activan un indicador sealando que esa lnea ya no es vlida. 2Transparencia Hardware: Se utiliza Hardware adicional para modificar todas las cachs. 3Memoria excluida de la cach: Los datos que se pueden compartir entre procesadores se excluyen de la cach, slo pueden estar en memoria principal. OTROS ELEMENTOS: Otros elementos del diseo de una cach.1Cach de dos niveles: Puedo definir dos niveles de cach. 2Cach unificada frente a partida: Puedo definir una cach para datos y otra para instrucciones o bien una nica cach dnde se almacena todo. 3Longitud de la lnea. Cuanto mayor longitud tenga la lnea, menos fallos tendremos, pero un fallo supone un coste muy alto .

COMPUTACION PARALELA:Tradicionalmente, los programas han sido escritos para cmputo secuencial (serial): Para ser ejecutados en un nico computador que posee un nico CPU. La computacin paralela es el uso simultneo de mltiples recursos computacionales para resolver un problema computacional. Los recursos computacionales pueden incluir: Un nico computador con mltiples procesadores ;Un nmero arbitrario de computadores conectados por una red ;Una combinacin de ambos. PORQU USAR CMPUTO EN PARALELO :Ahorro en tiempo. -Resolver problemas grandes .-Tomar ventaja de recursos no locales usar recursos computacionales disponibles en una red. CONCEPTOS Y TERMINOLOGAS:Un computador de Von Neumann usa el concepto de programa-almacenamiento. El CPU ejecuta un programa que especfica una secuencia de operaciones de lectura y escritura en la memoria. CLASIFICACIN SEGN LOS FLUJOS DE DATOS/INSTRUCCIONES SISD (Single Instruction stream over a Single Data stream): Es la arquitectura de las maquinas secuenciales convencionales de un solo procesador. Un solo flujo de instrucciones y un solo flujo de datos. SIMD (Single Instruction stream over a Multiple Data stream): Es la arquitectura de las computadoras con hardware para proceso vectorial. Un solo flujo de instrucciones y varios flujos de datos. MISD (Multiple Instruction stream over a Single Data stream): Es la arquitectura de las computadoras que poseen un conjunto de procesadores que ejecutan diferentes instrucciones sobre los mismos datos. Varios flujos de instrucciones y un solo flujo de datos. MIMD (Multiple Instruction stream over a Multiple Data stream): Es la arquitectura mas genrica para los computadores paralelos, ya que es aplicable a cualquier tipo de problema, al contrario que las dos anteriores. COMPUTADORES PARALELOS:Computadores de memoria compartida tienen en comn la capacidad que todos los procesadores pueden acceder a la memoria como un espacio de direccionamiento global. 1Mltiples procesadores operan independientemente pero comparten los mismos recursos de memoria. 2Cambios en una localizacin de memoria realizados por un procesador son visibles a todos los otros procesadores. 3La sincronizacin es obtenida controlando la escritura y lectura a la memoria. 4Las mquinas de memoria compartida pueden ser divididas en dos clases principales basadas en los tiempos de acceso a memoria: UMA y NUMA. 1Acceso Uniforme a Memoria (UMA) Symmetric Multiprocessor machines, SMP(-Procesadores idnticos,-Tiempos de acceso igual a la memoria ) 2Acceso No Uniforme a Memoria (NUMA)(-Enlazando fsicamente dos o ms SMPs. -Un SMP puede directamente acceder a la memoria de otro SMP. -No todos los procesadores tienen igual tiempo de acceso a toda la memoria. -El acceso a la memoria es lento ) MEMORIA DISTRIBUIDA (DISTRIBUTED MEMORY) Los sistemas de memoria distribuida requieren una red de comunicacin para conectar la memoria de los procesadores. Ventajas: -La memoria es escalable al nmero de procesadores. Un aumento de los procesadores, el tamao de la memoria y el ancho de banda aumenta. -Cada procesador puede rpidamente acceder a su propia memoria sin interferencia Desventajas: -Dificultad para asignar estructuras de datos existentes a esta organizacin de memoria. -El usuario es el responsable para enviar y recibir data a travs de los procesadores