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Facultad de Matemticas
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Sistemas digitales
Objetivos
1. Analizar el comportamiento de mquinas de estado.
Algunas figuras de esta presentacin fueron tomadas de los recursos para profesores de los libros: S. Brown, Z. Vranesic, Fundamentos de Lgica Digital con Diseo VHDL. McGraw-Hill. Enoch O. Hwang, Digital Logic and Microprocessor Design with VHDL. Ed. Thomson. Ingeniera en Computacin Sistemas Digitales Ingeniera en Computacin Sistemas Digitales
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Contenido
6.1 Introduccin a los circuitos lgicos secuenciales.
6.1.1 Concepto de red secuencial. 6.1.2 Modelos de Mquinas de Estados Finitos (FSM) de Mealy y Moore. 6.1.3 Diagrama y tabla de estados.
Si se utiliza una seal de reloj para controlar la operacin del circuito secuencial, ste se llama circuito secuencial sncrono. Si no se utiliza una seal de reloj, es llamado circuito secuencial asncrono.
Los circuitos secuenciales son llamados tambin mquinas de estados finitos (MEF).
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Circuito Combinacional
Flip-flops
Circuito Combinacional
Clock
Los circuitos secuenciales cuyas salidas dependen solamente del estado del circuito son llamados del tipo Moore. Aquellos cuyas salidas dependen tanto del estado presente como de las entradas primarias, son llamados del tipo Mealy.
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Diagrama de estado de una mquina de Moore con cuatro estados Ejemplo de mquina de Mealy
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1. El circuito tiene una entrada, w, y una salida, z. 2. Todos los cambios en el circuito ocurren en el flanco positivo del reloj. 3. La salida z es igual a 1 si durante dos ciclos de reloj inmediatos anteriores la entrada w es igual a 1. De otra forma, la salida es igual a 0.
Ciclo de reloj:
w: z:
t0 0 0
t1 1 0
t2 0 0
t3 1 0
t4 1 0
t5 0 1
t6 1 0
t7 1 0
t8 1 1
t9 0 1
t10 1 0
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Salida z 0 0 1
C 1/1
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1. El circuito tiene una entrada, w, y una salida, z. 2. Todos los cambios en el circuito ocurren en el flanco positivo del reloj. 3. La salida z es igual a 1 si durante dos ciclos de reloj la entrada w es igual a 1. De otra forma, la salida es igual a 0.
Ciclo de reloj: t0 w: 0 z: 0
t1 1 0
t2 0 0
t3 1 0
t4 1 1
t5 0 0
t6 1 0
t7 1 1
t8 1 1
t9 0 0
t10 1 0
Diagrama de estados del circuito secuencial
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Ejercicio: Describir una mquina secuencial sncrona con un diagrama y una tabla de estados. La mquina tiene una lnea de entrada x y una lnea de salida z. Las especificaciones son: la salida ser z = 1 si y slo si la secuencia de entrada especfica 0110 ocurre en pulsos de reloj consecutivos; en otro caso z = 0.
Present state A B
Next state w= 0 A A w= 1 B B
Output z w= 0 0 0 w= 1 0 1
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0/0 0/0
Tabla de estados
B
1/0
La operacin de una mquina sncrona se puede describir mediante una tabla en la que los encabezados de fila son los estados presentes y los encabezados de columna las entradas.
1/0
0/0
0/1
A
1/0 1/0
Estado E t d actual A
Prximo estado x = 0 B B B B x = 1 A C D A
Salida S lid z 0 0 0 1 0 0 0 0
Al construir un diagrama de estados, existen dos puntos de decisin principales: 1. Elegir el estado inicial. 2. En un estado particular, decidir si la transicin resultante de una entrada particular es para un estado existente o para un nuevo estado no identificado.
B C D
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Ecuaciones de excitacin
1. Hallar las ecuaciones de excitacin del circuito lgico de prximo estado. 2. Hallar las ecuaciones de prximo estado sustituyendo las ecuaciones de excitacin it i en las l ecuaciones i caractersticas t ti d los de l flip-flops. fli fl 3. Hallar la tabla de prximo estado de las ecuaciones de prximo estado. 4. Hallar las ecuaciones de salida del circuito lgico de salida. 5. Hallar la tabla de salida de las ecuaciones de salida. 6. Dibujar el diagrama de estado de las tablas de prximo estado y de salida.
' D 0 = Q1'Q0 + CQ1'
D1 = Q1'Q0
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Q1prox = D1 = Q1'Q0
Q1prox = D1 = Q1'Q0
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Ecuacin de salida
Tabla de salida
Y = Q1'Q0
Y = Q1'Q0
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Diagrama de estado
Enlaces en la red
Y=0 00 Multimedia Teaching of Introductory Digital Systems. Part 3: Sequential circuits. http://www.ee.usyd.edu.au/tutorials/digital_tutorial/part3/TOC.htm
Y=0
10
11
Y=0
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