UNIVERSIDADE FEDERAL DO RIO GRANDE DO NORTE

INSTITUTO METRPOLE DIGITAL

DISCIPLINA: CIRCUITO LGICO







RELATRIO DO PROJETO 3 UNIDADE









DISCENTES:
FELIPE ALBUQUERQUE
LUIZ CARLOS DANTAS DE OLIVEIRA





NATAL/RN
JUNHO DE 2014
UNIVERSIDADE FEDERAL DO RIO GRANDE DO NORTE
INSTITUTO METRPOLE DIGITAL
DISCIPLINA: CIRCUITO LGICO







RELATRIO DO PROJETO 3 UNIDADE







Relatrio da disciplina de
Circuito Logico do Curso de
Tecnologia da Informao da
Universidade Federal do Rio
Grande do Norte, para fins
avaliativos.






NATAL/RN
JUNHO DE 2014

RESUMO


Este trabalho foi realizado mediante ao contedo administrado durante o semestre
letivo. Os resultados obtidos durante as aulas, pratica e terica, ministrada pela disciplina de
Circuito Lgico. O resultado final de todo o contedo foi o projeto de um microprocessador
genrico. Este relatrio mostra a lgica implementada para obtermos o resultado final.
























INTRODUO
Apesar de cada microprocessador ter seu prprio desenho interno, todos os
Microprocessadores compartilham do mesmo conceito bsico o qual explicaremos
neste relatrio .O processador que tambm chamado de microprocessador, CPU
(Central Processing Unit) ou UCP (Unidade Central de Processamento) o
encarregado de processar informaes. Como ele vai processar as informaes vai
depender do programa. O programa pode ser uma planilha, um processador de textos ou
um jogo: para o processador isso no faz a menor diferena, j que ele no entende o
que o programa est realmente fazendo. Ele apenas obedece s ordens (chamadas
comandos ou instrues) contidas no programa.





















DESENVOLVIMETO
Na primeira parte do projeto foi desenvolvido o diagrama de bloco. Esse diagrama
um esboo geral do projeto final da disciplina.

Na segunda parte do projeto foi implementado o cdigo VHDL. Na qual foi testado e
implementada cada parte modulo, todos devidamente testado e resultado positivo. A tabela
abaixo mostra a descrio do trabalho pedido. O passo a passo .


Algumas explanaes sobre a Tabela 1:

RC=RA+RB, por exemplo, significa que os registradores RA e RB devem ser lidos
do banco de registradores, em seguida ser feito uma operao de adio com os valores
lidos e ento salvar esse resultado no registrador RC. A mesma lgica se aplica as
demais operaes que seguem esse formato.

m[RA+Const] representa o valor do registrador RA somado com a constante. Esse
valor (RA+Const) funciona como o endereo a ser acessado na memria, seja para
leitura ou escrita.

RB=RA+Const significa que deve ser lido o valor contido no registrador RA e somar
o mesmo com a constante. (O valor da constante est presente nos prprios bits da
operao).
O resultado deve ser armazenado no registrador RB.

LW uma operao que l um dado da memria e salva em um registrador. J a
operao SW o inverso: l do registrador e salva na memria.
Em ambos os casos, o resultado de RA+Const quem fornece a posio a ser acessada
na memria.

Logo acima foi explicado cada funo da tabela.

Vale ressaltar que no foi desenhado o diagrama de blocos da maquia de estados
(FSM). Outro problema que no obtivemos sucesso foi com a operao de leitura e escrita na
memoria. O dado feito a leitura, porm quando para escrita o valor escrito o mesmo da
memoria, ou seja, o valor da memorio e copiado para prxima memoria com o mesmo valor.























CONCLUSO
Durante o decorrer da disciplina e a solues de outros algoritmos, vimos que a
produo de um processador no uma tarefa to fcil, mas a emoo de um trabalho bastante
complexo ver funcionalidade do projeto.


























Cdigos e simulaes de cada modulo do projeto
Cdigo do controle









Bloco principal
















Contador









Cdigo VHDL









Maquina de Estados








Acima foi mostrado a descrio em VHDL maquina de estados, logo em seguida ser a
simulao da maquina de estados
















Cdigo Resgistradores


Simulao do registrador










ULA













Simulao ULA