Tema4b 2

Luis Tarazona, UNEXPO Barquisimeto
EL-3213 Circuitos Digitales I - 2004 129

Series de dispositivos CMOS
! Serie 4000:
La primera serie CMOS
Bajo consumo pero muy lentos
No compatible con TTL
! 74HC : CMOS de alta velocidad
! 74HCT: CMOS de alta velocidad comp. TTL
! 74AC: CMOS avanzado
! 74ACT: CMOS avanzado comp. TTL
! 74AHC: CMOS avanzado de alta velocidad
Hoja de
datos
Familia lgica transistor-transistor
(TTL)
! Utiliza transistores multiemisor a la entrada
en lugar de los diodos utilizados en DTL
! Es una familia lgica saturada
! Su compuerta bsica es la NAND
! La serie TTL estndar 74xx ahora es
obsoleta. Existen otras series que dan mejor
rendimiento en cuanto a relacin velocidad-
potencia
Compuerta NAND TTL estndar
Hoja de
datos
SN7400
Caractersticas Elctricas de la familia TTL
Q5
V
CC
= +5 V
R1
20 k
D1X
D1Y
D2X D2Y
R2
8 k
R4
1.5 k
R3
12 k
Q2
X
Y
Z
R5
120
Q3
Q4
R6
4 k
R7
3 k
Q6
D3
D4
Diode AND gate
and input protection Phase splitter Output stage
V
A
Copyright 2000 by Prentice Hall, Inc.
Digital Design Principles and Practices, 3/e
Compuerta AND de diodos
y proteccin de entradas
Divisor de fase Etapa de salida
TTL: Salida en estado bajo
V
CC
= +5 V
R2A
8 k
R4A
1.5 k
R5A
120
R6A
4 k
R7A
3 k
D3A
D4A
(ON)
Q2A
(ON)
Q6A
(ON)
Q5A
(OFF)
Q4A
(OFF)
Q3A
R1B
20 k
D1XB
D1YB
D2XB D2YB
R2B
8 k
R4B
1.5 k
R3B
12 k
2 V
(OFF)
Q2B
0.35 V
TTL: Salida en estado alto
V
CC
= +5 V
R2A
8 k
R4A
1.5 k
R5A
120
R6A
4 k
R7A
3 k
D3A
D4A
2.7 V
(OFF)
Q2A
(OFF)
Q6A
(OFF)
Q5A
(ON)
Q4A
(ON)
Q3A
R1B
20 k
D1XB
D1YB
D2XB D2YB
R2B
8 k
R4B
1.5 k
R3B
12 k
2 V
(ON)
Q2B
I
leak
Series de dispositivos TTL
! 74 : TTL estndar
! 74H : TTL de alta velocidad (High speed)
! 74S : TTL Schottky
! 74LS : TTL Schottky de baja potencia
! 74AS : TTL Schottky avanzado
! 74ALS : TTL Schottky avanzado de baja
potencia
! 74F : TTL Fast (similar a la AS)
Caractersticas de la familia TTL
parmetro unidad 74 74L 74H 74S 74LS 74AS 74ALS
t
p
ns 9 33 6 3 9 1.6 5
P
d
mW 10 1 22 20 2 20 1.3
P.V pJ 90 33 132 60 18 32 6.5
V
ILmax
V 0.8 0.7 0.8 0.8 0.8 0.8 0.8
V
OLmax
V 0.4 0.4 0.4 0.5 0.5 0.5 0.5
V
IHmin
V 2.0 2.0 2.0 2.0 2.0 2.0 2.0
V
OHmin
V 2.4 2.4 2.4 2.7 2.7 2.7 2.7
I
ILmax
mA -1.6 -0.18 -2.0 -2.0 -0.4 -2.0 -0.2
I
OLmax
mA 16 3.6 20 20 8 20 8
I
IHmax

A
40 10 50 50 20 200 20
I
OHmax

A
-400 -200 -500 -1000 -400 -2000 -400

Pd = Consumo de potencia por compuerta, P.V = producto de potencia-velocidad
Niveles Lgicos TTL y Mrgenes de ruido
! Asimtricos, a diferencia de CMOS
! CMOS puede fabricarse compatible con TTL
Familias lgicas CMOS T
High-state
DC noise margin
Low-state
DC noise margin
V
CC
= 5 V
0
V
IHmin
= 2.0 V
V
OHmin
= 2.7 V
V
OLmax
= 0.5 V
V
ILmax
= 0.8 V
ABNORMAL
LOW
HIGH
Niveles CMOS vs. TTL
High-state
DC noise margin
Low-state
DC noise margin
.7 V
CC
.3 V
CC
V
CC
0
V
IHmin
V
OHmin
V
OLmax
V
ILmax
HIGH
ABNORMAL
LOW
Niveles CMOS
V
CC
= 5 V
0
V
IHmin
= 2.0 V
V
OHmin
= 2.7
V
OLmax
= 0.5
V
ILmax
= 0.8 V
ABNORMAL
LOW
HIGH
Niveles TTL
High-state
DC noise margin
Low-state
DC noise margin
.7 V
CC
.3 V
CC
V
CC
0
V
IHmin
V
OHmin
V
OLmax
V
ILmax
HIGH
ABNORMAL
LOW
CMOS con niveles TTL
-- HCT, FCT, VHCT, etc.
Diferencias de TTL respecto a CMOS
! Caractersticas de entrada y de salida asimtricas.
! Las entradas entregan una corriente significativa en
estado BAJO y en estado ALTO slo una corriente
de fuga.
! La salida puede manejar mucha ms corriente en el
estado BAJO (transistor saturado).
! La salida slo puede entregar una cantidad limitada
de corriente en el estado ALTO (resistencia mas
transistor parcialmente encendido.
! TTL tiene dificultad para manejar entradas CMOS
puras porque V
OH
= 2.4 V (excepto T CMOS).
Interconexin entre TTL y CMOS
! Deben considerarse varios factores:
Niveles lgicos y fuentes de alimentacin
Margen de ruido
Cargabilidad de salida (FAN-OUT)
Carga capacitiva
CMOS manejando TTL
! Las corrientes de entrada en BAJO son el
prncipal problema
! La alta corriente que necesita TTL
incrementa la caida de tensin a la salida, lo
que reduce el margen de ruido
! A veces se requiere utilizar buffers CMOS
para realizar la conexion
TTL manejando CMOS
! La corriente no es problema
! CMOS requiere muy poca corriente de entrada
! Niveles lgicos de salida TTL:
! En BAJO, no hay problemas
! En ALTO, el nivel no es compatible con CMOS
Se debe usar un resistor externo para elevar la salida
TTL a niveles CMOS (pull-up resistor)
Es recomendable el uso de compuertas TTLde colector
abierto
Resumen Niveles Lgicos TTL y
CMOS
5.0
2.0
0
3.84 HC, HCT
0.5
0.8
3.76
3.5
2.7
0.37
0.33
AC, ACT
LS, S, ALS, AS
CMOS 4000
HC, HCT
AC, ACT
LS, S, ALS, AS
CMOS 4000
1.5
LS, S, ALS, AS
HC, HCT, AC, ACT
LS, S, ALS, AS
HC, HCT, AC, ACT
V
OHmin
, V
OLmax
V
IHmin
, V
ILmax
Comparacin de niveles de
conmutacin
Ciclo de vida de las tecnologas
Introduction Growth Maturity Decline Obsolescence
ALVC
LV
LVT
ABT
AC
HC
AS
ALS
F
S
TTL
BCT
LS
FCT
CD4000
AHC
Bipolar
CMOS
BiCMOS
TI - sourced
other
LVC
ALB
Posibilidades de migracin
Carga en AC
! La carga en AC se ha convertido en un
factor crtico de diseo a medida que la
industria se ha desplazado a sistemas
CMOS.
Las entradasCMOS tienen una alta impedancia,
luego la carga DC no es significativa.
Las entradas CMOS, sus encapsulados y
conexiones relacionadas tienen una capacitancia
significativa.
El tiempo para cargar y descargar tal capacitancia
es un componente importante del retardo.
Retardos de propagacin (1)
! Recordar:
los dispositivos electrnicos no responden
instantneamente a los cambios que se
producen en sus entradas
Debido a las capacitancias parsitas en las
uniones p-n y en los conductores
Las compuertas estn constituidas por
conexiones de elementos semiconductores
! Un recorrido de seal es el camino elctrico
de una seal desde una entrada particular a
una salida particular en un elemento lgico
! El retardo de propagacin t
p
de un recorrido
de seal, es la cantidad de tiempo necesaria
para que un cambio en la seal de entrada
produzca un cambio en la salida.
! t
pHL
es el tiempo entre un cambio en la
entrada y el correspondiente cambio a la
salida cuando la salida est, cambiando de
ALTO a BAJO
! t
pLH
es el tiempo entre un cambio en la
entrada y el correspondiente cambio a la
salida cuando la salida est, cambiando de
BAJO a ALTO
Retardo de propagacin:
Tiempo de transicin:
Cambio de voltaje:
t
pd
t
r
(tiempo de elevacin) o t
f
(tiempo de cada)
V
OH
- V
OL
Slew rate:
dv
dt
=
t
r
(or t
f
)
(V
OH
- V
OL
) x 80%
t
r
t
10%
90%
t
pd(LH)
ENTRADA SALIDA
V
OH
-V
OL
10%
90%
t
f
t
pd(HL)
Riesgos Temporizados (Hazards)
! El comportamiento transitorio de los circuitos
digitales puede diferir de lo que se espera en el
diseo debido a los retardos de propagacin en
compuertas y conectores.
! La salida de un circuito puede producir un pulso de
corta duracin cuando se supone que debe
mantenerse en cierto nivel lgico. A esto se le
conoce como falla
! Se dice que existe un riesgo si el circuito tiene la
posibilidad de generar una falla
Riesgos estticos
! Un riesgo esttico 1 es la posibilidad de que una
salida de un circuito produzca una falla de 0 cuando
se espera que la salida permanezca en 1 en estado
estacionario
! Un riesgo esttico 0 es la posibilidad de que una
salida de un circuito produzca una falla de 1 cuando
se espera que la salida permanezca en 0 en estado
estacionario.
(Leer definicin formal en el libro de texto)
Riesgos estticos - Ejemplo
! Disear un circuito que cumpla con la
siguiente funcin:
! !! !
= == =
Z Y X
F
, ,
) 7 , 6 , 4 , 3 (
F
Z
Y
X
8
7
6
5
4
3
2
1
CP1
CP2
Data
Seq
Riesgos dinmicos
! Un riesgo dinmico es la posibilidad de que una
salida cambie ms de una vez como resultado de
una sola transicin de entrada. Esto puede ocurrir si
hay mltiples rutas con diferentes retardos desde la
entrada cambiante hasta la salida.
5V
0V
0V
TP2
TP1
CP1
CP2
Q1
Q2
Eliminacin de riesgos estticos
! No es sencillo para un circuito arbitrario, pero a los
circuitos de dos niveles se les puede eliminar los
riesgos estticos agregando trminos redundantes
de consenso a la expresin simplificada. Esto se
puede realizar co ayuda del mapa de Karnaugh.
! Un circuito AND-OR (NAND-NAND) de dos niveles
no tiene riesgos dinmicos o estticos 0.
! Un circuito OR-AND (NOR-NOR) de dos niveles no
tiene riesgos dinmicos o estticos 1.
! Al eliminarse los riesgos estticos se garantiza que
no existirn riesgos dinmicos

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