Laboratorio 01 Sistemas Digitales I I I

Pg. 2

I. OBJETIVOS.

Implementar cuatro registros de ocho bits.
Analizar y disear un circuito que permita que los registros de memoria funcionen de manera
manual y secuencial.
Configuracin que un bus de control que permita llevar a cabo la lectura y escritura de los
registros.

II. MARCO TERICO.

1. Bus de Direcciones.
Es un bus unidireccional debido a que la informacin fluye a una sola direccin (registro), el
bus de direcciones se encuentra relacionado con el nmero de registros existentes.
2. Bus de Datos.
Es un bus bidireccional debido a que la informacin fluye hacia todas las direcciones
existentes, segn la operacin que se est realizando dicha informacin ser o no procesada,
es decir, si la operacin actual es escritura se escribir los datos que se estn ingresando por
el bus datos pero si la operacin actual es lectura entonces estos datos sern despreciables.
3. Bus de Control.
Este bus est conformado por una lnea que se encarga de seleccionar la operacin
(lectura/escritura) y por una lnea que funciona como habilitador ya que si se encuentra
activa permitir ejecutar la operacin que se haya seleccionado.


Laboratorio 01 Sistemas Digitales I I I

Pg. 3

III. DESARROLLO DE LA PRCTICA.

1. Componentes.

C.I. 74HC393 (2): Contador de 4 bits.
C.I. 4555 (1): Decodificador binario dual de 1 a 4.
C.I. 555 (1): Timer.
C.I. 74LS374 (4): FF tipo D.
C.I. 74HC11 (2): Compuertas AND de 3 entradas.
7408 (2): Compuertas AND de 2 entradas.
7404 (1): Inversor.
Resistencias: 220 (9), 1.44 M (1), 297 K (1).
Capacitores: 1uF (1), 10 nF (1).
Diodos leds (9).

2. Frecuencia de reloj.
La frecuencia de reloj es generada por el temporizador 555, en este caso para poder apreciar
la lectura de los registros se disear un circuito cuya frecuencia de reloj sea 500 mHz.

a) Datos iniciales: 500 mHz de frecuencia.

b) Configuracin del generador de pulsos TTL con T1 a 60% y T2 a 40% utilizando un
condensador de 1 F.

Si T1 dura el 50% del perodo, entonces:
Entonces, T2 dura el 50% del perodo, por lo que:

Laboratorio 01 Sistemas Digitales I I I

Pg. 4

Calcular Rb.

Calcular Ra.

c) Circuito Resultante.


Figura 01 Circuito del Contador de Pulsos


Figura 02 Contador de Pulsos Implementado
Laboratorio 01 Sistemas Digitales I I I

Pg. 5

3. Principio de Funcionamiento.

2.1. Modo Manual.

El modo manual est conformado por el bus de direcciones, bus de datos y bus de
control, todos ellos controlados manualmente como se aprecia en el siguiente esquema.


Figura 03 Esquema del Registro en Modo Manual

El bus de direcciones se compone de un decodificador binario de 2 a 4 y una lgica
combinacional configurada para habilitar uno de los registros de 8 bits mientras que los
otros quedan deshabilitados segn la direccin asignada. La tabla muestra el
direccionamiento de los registros.

E A B Registro 1 Registro 2 Registro 3 Registro 4
1 0 0 H D D D
1 0 1 D H D D
1 1 0 D D H D
1 1 1 D D D H
0 X X D D D D
Tabla 01 Direccionamiento hacia los Registros
H=Habilitado D=Deshabilitado X= No importa
Laboratorio 01 Sistemas Digitales I I I

Pg. 6

El registro de 8 bits es un circuito integrado DM74LS374 que consta de 8 flip-flops tipo
D que almacenan los bits que ingresan a sus Entradas de Datos (DATA) desde el bus de
datos y tambin dos entradas para manejar la operacin del registro llamadas Reloj
(Clock) y Control de Salida (OC).

El funcionamiento del registro se observa en la siguiente tabla.

Output
Control Clock D Output
L LtH H H
L LtH L L
L L X Q
0

H X X Z
Tabla 02 Tabla de verdad del C.I. 74LS374

LtH=Flanco de subida
X=No importa Z= Alta impedancia Q
0
=Nivel de salida anterior

Cuando la entrada OC este en nivel alto, las salidas del registro se ponen en alta
impedancia. Como la OC est conectada con el decodificador, solo las salidas de un
registro se habilitarn puesto que los otros estarn en nivel alto, esto permite la lectura
de un registro con su respectiva direccin y evita las coaliciones de bits.

La entrada Clock esta sincronizada con todos los registros por un reloj y mientras que
este en alto se podr realizar la operacin de escritura del bus de datos. Si la entrada
recibe un nivel bajo, el registro mantendr almacenado los ltimos bits que ingresaron
en las entradas DATA. La entrada Clock tambin est conectada al decodificador y solo
ser podr llevarse a cabo la escritura en un registro.

Para llevar a cabo el modo de escritura se debe seleccionar la direccin en donde se
requiere escribir informacin, seleccionar el modo de escritura y habilitar el chipset,
entonces el dato ingresado ser guardado.

Laboratorio 01 Sistemas Digitales I I I

Pg. 7


Figura 04 Diagrama de Tiempos de Escritura

El funcionamiento del Bus de Control lo Resume la siguiente tabla.

Modo CS R/W
Lectura H L
Escritura H H
Reposo L X
Tabla 03 Funcionamiento del Bus de Control

Cuando el habilitador se pone en nivel bajo desactiva todas las salidas poniendo las en
alta impedancia. El habilitador se multiplica con la entrada Clock del registro haciendo
que ingrese un nivel bajo, como consecuencia tambin deshabilita las entradas para
terminar el proceso de escritura.

Para el proceso de lectura se debe seleccionar la direccin de la cual se desea leer el
registro en el bus de direcciones, habilitar el modo de operacin de lectura y por ltimo
habilitar el chipset, posteriormente se podr ver el registro grabado en la salida de leds.

Laboratorio 01 Sistemas Digitales I I I

Pg. 8


Figura 05 - Diagrama de Tiempos de Lectura


Laboratorio 01 Sistemas Digitales I I I

Pg. 9


Figura 06 Circuito del Registro en Modo Manual

Laboratorio 01 Sistemas Digitales I I I

Pg. 10


Figura 07 Registro en Modo Manual Implementado


Laboratorio 01 Sistemas Digitales I I I

Pg. 11

2.2. Modo Secuencial.
El modo secuencial est conformado por el bus de direcciones y bus de datos que son
controlados por contadores de manera secuencial y el bus de datos que es controlado
de forma manual como se aprecia en el siguiente esquema.


Figura 08 - Esquema del Registro en Modo Secuencial

En el modo secuencial solo se adicionaron dos contadores al circuito de registro en modo
manual, un contador de 2 bits conectado a las entradas del bus de direcciones y un
contador de 8 bits conectado a las entradas del bus de datos para, ambos sincronizados
con un mismo reloj. Cuando habilitemos el modo escritura los datos se irn actualizando
de manera secuencial hasta que se detenga el conteo en el nmero requerido
cambiando el modo de operacin a lectura o cuando se desactive el Control Chipset
(CS). Cuando se habilite el modo lectura se podrn visualizar los ltimos 4 registros
grabados de manera repetitiva.

Laboratorio 01 Sistemas Digitales I I I

Pg. 12



Figura 09 Circuito del Registro en Modo Secuencial
Laboratorio 01 Sistemas Digitales I I I

Pg. 13


Figura 010 Registro en Modo Secuencial Implementado



Laboratorio 01 Sistemas Digitales I I I

Pg. 14

IV. OBSERVACIONES.

Existe un retardo notorio entre los registros que son ingresados en el bus de datos y la lectura de
estos en el buffer de salida.
Para circuitos grandes como el diseado en esta prctica, es recomendable que su ensamblaje
sea realizado por etapas para verificar su correcto funcionamiento y corregir los errores
encontrados de una manera ms rpida.
Al aplicar una frecuencia de reloj mayor a 500 mHz la visualizacin de los registros grabados
(lectura) es dificultosa a medida que se incrementa la frecuencia.
Para que el C.I. 74LS374 obedezca las instrucciones del bus de control se tuvo que implementar
una circuitera que controle sus lneas OE y CLK en base a un anlisis previo de su tabla de
verdad.

V. CONCLUSIONES.

El circuito implementado adopta el comportamiento de una memoria RAM, la cual pierde su
informacin cuando se le desconecta la energa elctrica.
El nmero de registros est relacionado con el nmero de direcciones que genera el bus de
direcciones, cada direccin seala a un registro.
El modo secuencial del funcionamiento del circuito recibe este nombre porque no hay
manipulacin sobre los buses de direccin y datos.
El habilitador o Chip Select (CS) se encarga de ejecutar la operacin indicada, ya sea lectura o
escritura.
La presencia del Chip Select (CS) es necesaria ya que sin l los modos de operacin (escritura y
lectura) pueden seguir ejecutndose aun cuando se encuentren en un valor lgico que los
inhabilite.