LABORATRIO N 1 DE SISTEMAS DIGITAIS

MODELAGEM NVEL DE PORTAS

SISTEMAS DIGITAIS

Samara De Lima Santos Talita Santos Alves

UFS
So Cristvo





RESUMO

Este trabalho composto por definies e conceitos
relacionados HDL Verilog, cujas convenes
lxicas so parecidas com as utilizadas na
linguagem de programao C, o que proporciona
uma maior facilidade durante a aplicao e
reconhecimento da linguagem. Dentro desse
conceito, foi de extrema importncia definir
mtodos de construo e simplificao de circuitos
digitais e lgica em nvel binrio, alm disso, a
implementao do sistema feito,
computacionalmente, em HDL Verilog pode ser
visto, quanto ao seu funcionamento, em uma
linguagem Hardware FPGA (field-programmable
gate arrays), exigindo tambm algumas definies.

PALAVRAS CHAVE: Verilog, FPGA,
modelagem, portas lgicas.

ABSTRACT

This work consists of definitions and concepts
related to HDL Verilog, whose lexical conventions
are similar with the used in the C programming
language, which provides greater facility during
application and recognition of the language. Within
this concept, it was extremely important to define
methods of construction and simplification of
digital circuits and logic in the binary level, in
addition, the system implementation done,
computationally, in HDL Verilog can be seen, as to
your operation, in a Hardware language FPGA
(field -programmable gate arrays), also require
some definitions.

KEYWORDS: Verilog, FPGA, modeling, logic
gates.

INTRODUO

A linguagem HDL Verilog criada em um arquivo
texto a partir de um conjunto de regras sintaxe
da linguagem e aplicada durante a compilao do
arquivo em um dispositivo lgico de linguagem
Hardware, como o FPGA. Existe uma grande
semelhana entre HLD Verilog e a linguagem de
programao C, o que oferece uma grande
vantagem da utilizao dessa linguagem, com
relao as outras, por exemplo, o Verilog oferece ao
projetista os meios necessrios para descrever um
sistema digital em vrios nveis de abstrao, assim
como, a constante verificao do mesmo. Outra
vantagem a condio de representar diretamente
equaes booleanas, tabelas verdade e operaes
complexas em nvel binrio, essa sntese lgica, faz
dessa linguagem uma ferramenta de sntese para a
gerao automtica de um circuito digital.

CONVENES LXICAS

de extrema importncia destacar algumas
construes e convenes de descrio de hardware
Verilog.
Os comentrios em Verilog so
representados travs de // no incio de uma
linha ou /* seguido de */ para comentrios
multi-linha;
Palavras-chave como module, wire e output
so reservadas e escritas em minsculo;
A linguagem sensvel a letras maisculas e
minsculas;
Espaos delimitam tokens na linguagem;
Os nmeros podem ser representados da
seguinte forma:
<tamanho> <formato-base> <nmero>
Uma string uma sequencia de caracteres
entre ;
Operadores possuem caracteres (at 3) e so
utilizados em expresses;
Um identificador pode ser reconhecido por
uma letra ou por _ seguidos de zero ou mais
letras, dgitos, $ e _.

DADOS FSICOS

Os tipos de dados fsicos so definidos para
modelagem em registradores (regs) e conexes
(wires) . As do tipo reg tem como caracterstica o
armazenamento do ltimo valor que foi associado a
elas, j as do tipo wire representam conexes fsicas
entre entidades estruturais como portas.

0 verdadeiro;
1 falso;
x valor lgico desconhecido;
z- alta impedncia;

DADOS ABSTRATOS

So tipos de dados que no possuem uma realizao
de hardware correspondente, como integer, real e
time.

ESTRUTURA DE UM PROGRAMA

A linguagem Verilog descreve um sistema digital
como um conjunto de mdulos, sendo que, cada
mdulo possui uma interface para outros mdulos
para descrever como eles esto interconectados.
Geralmente colocado um mdulo por arquivo,
mas isso no exigido pela linguagem. Geralmente
os mdulos so compostos da seguinte forma: o
mdulo do topo ativa as instncias dos outros
mdulos. A estrutura do mdulo a seguinte:

module <nome-do-modulo> (<listas-de-portas>)
<declaraes>
<itens-do-modulo>
endmodule

MODELAGEM DE PORTAS LGICAS

Verilog suporta as seguintes portas lgicas pr-
definidas:
and, nand, or, nor, xor, xnor
O uso dessas primitivas similar ao uso de
mdulos.

PRTICA: IMPLEMENTAO DOS
MDULOS COMBINACIONAIS

ANLISE DOS RESULTADOS

CONCLUSO

Em fator de que foi dito anteriormente pode-se
concluir que a utilizao em massa da linguagem
HDL Verilog notvel, afinal, todos os vendedores
de fabricao fornecem a bibliotecas de Verilog
devido a vantagens como seu rpido processamento
de informaes e possibilidade de visualizao de
resultados de forma facilitada e acessvel.

REFERENCIAS BIBLIOGRAFICAS

http://www.pcs.usp.br/~edson/intro-hdl.pdf

http://paginas.fe.up.pt/~aja/PSDI_200708/slides/sli
desPSDI200708_HDLVerilog.pdf