Facultad de Ingeniera y Arq.

Escuela de Ingeniera Elctrica.

Electrnica I.

Laboratorio 3
Tcnicas de polarizacin + diseo
de etapas amplificadoras con JFET


Profesor: Ing. Jos Roberto Ramos.
Instructor: Br. Gabriel Deras Campos.
Grupo de laboratorio #2

Responsables del trabajo:

Rodrguez Duran, Jorge Luis RD09001
Arriola Suarez, Jaime Javier AS08005


Ciudad universitaria 31 de Octubre de 2012

Universidad de El Salvador - Escuela de Ingeniera Elctrica - Electrnica I
Laboratorio 3 Tcnicas de polarizacin + diseo de etapas amplificadoras con JFET


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ndice
Resumen---------------------------------------------------------------------------------------------------------------------3
Material y equipo utilizado----------------------------------------------------------------------------------------------3
Introduccin----------------------------------------------------------------------------------------------------------------3
DESARROLLO DE LA PRCTICA
Tarea 1A Medicin de IDSS -------------------------------------------------------------------------------------------4
Tarea 1B Medicin de VGS off (VP) ---------------------------------------------------------------------------------6
Tarea 2 Diseo de un amplificador con ganancia mayor de 50 ---------------------------------------------7
Conclusiones--------------------------------------------------------------------------------------------------------------11
Bibliografa----------------------------------------------------------------------------------------------------------------12
Anexos----------------------------------------------------------------------------------------------------------------------13



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Laboratorio 3 Tcnicas de polarizacin + diseo de etapas amplificadoras con JFET


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RESUMEN
La practica de esta opotunidad se dirige al importante tema de relacionarse con las tecnicas de
polarizacion para un transistor de union pn de efecto de campo (JFET) , esto debido al hecho de
que dicha red es indispensable al momento de utilizar nuestro JFET o cualquier otro transistor
como amplificador de seales, para el efecto es importante conocer algunos parametros del
dispositivo, en nuestro caso usamos un JFET 2N4339 el cual demostro tener un y
un , ello para el diseo de un amplificador con ganancia mayor de 50V/V.
MATERIAL Y EQUIPO UTILIZADO.
Equipo:
Osciloscopio DS01012A Agilent technologies
Function arbitrary waveform generator 33210
Protoboard
Multitester
Material:
Cable UTP
Transistores 2N4338, 2N4339 (JFET)
Resistencias de: 5k, 10 k (3),39 k , 270 k, 470 k,
Circuito integrado LF 356
Condensador de 100 F
Introduccion
Una de las aplicaciones mas populares de los transistores FET consiste en el hecho de amplificar
una pequea seal de entrada, ello para diferentes propositos como por ejemplo para el de
transmision de un punto de una pequea seal la cual llegara al receptor muy atenuada y este
no sera capaz de interpretar lo que se intento transmitir, asi pues para la presente practica uno de
nuestros principales objetivos consiste en disear un amplificardor con ganancia mayor de 50,
partiendo de la base de conocer los parametros caracteristicos del transistor para lo cual tambien
realizamos las mediciones pertinentes.
En general una adecuada red polarizacion es fundamental en el dieseo de un circuito
amplificador puesto que es esta red la que fija un punto de reposo en el cual el amplificador
operara de tal forma que la pequea seal de entrada sera amplificada dependiendo de la
pendiente de la recta de carga que hayamos elegido la cual a su vez dependera de la ganancia
deseada, ademas se debera hacer lo posible para que nuestro aplificador haga su tarea sin
deformar la seal de entra es decir sin distorsionarla a la salida del mismo.




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IDSS
0
DESARROLLO DE LA PRCTICA
TAREA 1A
Medicin de IDSS

1.1A Descripcin del circuito
El objetivo del circuito es encontrar el valor de IDSS. El circuito de la figura 1 muestra como
medimos el valor de IDSS al poner la compuerta del JFET 2N4339 en condicin de corto circuito con
la fuente del mismo, que son los pines 1 y 3 del dispositivo (ver datasheet en anexos), y luego
ponemos en serie un ampermetro con el drenado y la fuente de 5V.

Figura 1
Recordemos que para encontrar en la figura 2, podemos apreciar claramente que se necesita
un , es decir un







Figura 2




+
5
A
+
T2 2N4339
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1.2A Mediciones
De la medicin efectuada en el circuito de la figura 1 obtenemos para diferentes transistores
2N4339 los siguientes valores:
2N4339
I
DSS
[mA]
1.260
1.270
1.030
1.220
1.024
1.255
0.629
0.626
1.250
Tabla 1
1.3A Discusin
El valor de IDSS dado en el datasheet del dispositivo nos da un mximo de 1.5 mA por lo cual
nuestras mediciones son adecuadas y en un rango aceptable.
Para esto, apreciemos la figura 3. La figura 3 es la caracterstica de transferencia
medida para un JFET (2N4339), en el cual podemos apreciar grficamente que nuestros valores
obtenidos son aproximadamente iguales a los que nos presentan, por lo tanto, las mediciones
estn correctas y el circuito realiza lo deseado.



















Figura 3
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6

-
+
+
LF356
+
U3 12
+
U2 -12
+
10
V
+
VM1
R
1

5
k
T2 2N4339
TAREA 1B
Medicin de VGS off (Vp)
1.1B Descripcin del circuito:

Para encontrar , analizamos nuevamente la grfica de la figura 2. Notamos que se encuentra
cuando tiende a hacerse cero y que claramente es negativo. En el circuito de la figura 4,
hacemos uso de un amplificador operacional para encontrar este voltaje. El amplificador
operacional es una exquisita forma para encontrar este voltaje ya que nos facilita todo por su
funcin y su regla de oro. Notamos que su entrada inversora la colocamos en la fuente del JFET y
la salida en la compuerta del mismo. El Operacional por su regla de oro tiene que hacer la entrada
inversora y no inversora iguales y en el circuito apreciamos que la entrada no inversora se
encuentra a tierra por medio de una resistencia lo cual crea una tierra virtual en la entrada
inversora. Esto significa que el operacional har su trabajo de mantener esta igualdad y a la salida
mostrar a que punto de voltaje de fuente la corriente se hace cero, y as con la ayuda de un
Multmetro encontramos a la salida del operacional.




















Figura 4
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VD
VF1
+
VG1
C
1

1
0
0
u
+
U2 30
+
U1 30
R
2

1
0
k
R
1

2
9
0
k
R
S

1
.
5
k
R
D

3
9
k
2N4339
VDS
VGS
VG
VS
1.2B Mediciones:
De la medicin efectuada en el circuito de la figura 4 obtenemos para diferentes transistores
2N4339 los siguientes valores

Tabla 2
1.3B Discusin:
El valor de dado en el datasheet del dispositivo nos da un maximo de -1.2V por lo cual nuestras
mediciones son adecuadas y en un rango aceptable.
Para esto, apreciemos la figura 3 nuevamente. La figura 3 es la caracterstica de transferencia
medida para un JFET (2N4339), en el cual podemos apreciar grficamente que nuestros
valores obtenidos son aproximadamente iguales a los que nos presentan, por lo tanto, las
mediciones estn correctas y el circuito realiza lo deseado.
TAREA 2
DIseo de un amplificador con ganancia mayor de 50
2.1 Descripcin del circuito













Figura 5
Amplificador JFET con ganancia mayor de 50V/V
2N4339
Vp o Vt
-1.379
-1.400
-1.340
-1.272
-1.339
-1.270
-0.915
-1.270
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El circuito de la figura 5 muestra nuestro diseo para el amplificador de fuente comn con
ganancia mayor de 50V/V para el cual hemos aplicado una pequea seal de 100mV pico a pico
con una flaquencia de 1kHz y adems utilizamos la tcnica de polarizacin basada en un divisor de
tensin entre R1 y R2 el cual establece nuestro VGQ, adems de colocar una resistencia en la
terminal de fuente del JFET, la cual nos proporciona retroalimentacin negativa que tiene como
objeto mantener IDQ lo mas constante posible. As mismo la resistencia RD se ha seleccionado de
la curva caracterstica del 2N4339 de manera que se permitan grandes excursiones de la seal en
el drenaje, con variaciones en la entrada con un mximo de 200mV. Adicionalmente de la figura 5
rescatamos el hecho de que el capacitor colocado en la terminal de fuente el cual se ha
seleccionado de tal forma que se convierta en un corto circuito a nuestra frecuencia de trabajo la
cual es de 1kHz.
2.2 Mediciones








Figura 6
VF1 (amarillo) vrs VD (verde) del circuito implementado en el laboratorio

En la captura del osciloscopio de la figura 6 observamos claramente como nuestra seal de
entrada ha sido amplificada por nuestro circuito, de la misma figura podemos observar que:









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2.3 Discusin










Figura 7a Figura 7b
Curva ID vrs VDS con las caractersticas RD=39k, Curva ID vrs VGS con el punto Q, donde
ID=0.4mA y VGS=-0.4V seleccionada y ubicadas en la recta de carga de auto polarizacin
el punto Q de operacin del circuito pasa por el origen.

Para el proceso de diseo se han utilizado las curvas caractersticas del 2N4339 las cuales se
pueden observar en las figuras 7a y 7b, de las mismas se han tomado los parmetros de diseo,
que a continuacin detallamos:
De la figura 7a hemos tomado los siguientes datos:




Adems
(1)
Del circuito tambin podemos observar que:
(2)
Pero

Por lo tanto sustituyendo VD en la ecuacin 2 con los respectivos valores


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Tambin sustituyendo VS en la ecuacin 1 obtenemos VG as:

Para la red de polarizacin del JFET elegimos el valor de y por divisor de tension
obtenemos el valor de R1 de la siguiente manera:

Resolviendo para R1 obtenemos que:


Tambin del circuito RS se obtiene del circuito as:



Terminamos el diseo especificando el condensador de derivacin colocado en la terminal de
fuente del JFET de la siguiente manera:



De lo cual se desprende que este deber comportarse como un corto circuito a nuestra frecuencia
de trabajo.
As nuestro circuito completo el cual es el que implementamos en el laboratorio se puede apreciar
en detalle con sus respectivos valores en la figura 5.
En la figura 7b apreciamos el detalle del propsito que deseamos lograr con nuestro amplificador.



















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CONCLUSIONES
Segn los datos obtenidos en la tarea 1 verificamos el hecho que para diferentes
transistores de un lote ya sean del mismo o de diferentes fabricantes tendrn notables
variaciones en los parmetros de los dispositivos, razn por la cual nuestro circuito no
debe depender no de las mismas, si no que debe disearse de manera que el circuito se
adapte a un rango de variacin del dispositivo, de donde se desprende el hecho que
verificar el datasheet del dispositivo se vuelve un punto crucial, puesto que del mismo
obtenemos un rango en el que esperamos se encuentren los parmetros del dispositivo
seleccionado .

De la tarea 2 observamos como las tcnicas de polarizacin son de vital ayuda en el
momento de el diseo de nuestro circuito puesto que es a travs de las mismas es que se
logro establecer un punto de reposo adecuado para nuestro amplificador, dicho punto se
trato de ubicar como se observa en la figura 7a cerca de la mitad de la regin de
saturacin de tal forma que se lograron grandes excursiones en la tensin de el drenado,
esto sin que la seal se distorsionara en la salida, con lo cual la amplificacin lineal de una
pequea seal fue posible y se obtuvo una ganancia de tensin de 53.833V/V.

La adecuada seleccin de un punto de reposo que permita las oscilaciones deseadas en la
seal de tensin en el drenado del JFET o salida del amplificador es crucial debido que si
elegimos mal el punto se observara una seal distorsionada en la salida del amplificador.

Se debe tener presente la capacidad mxima de amplificacin de un circuito puesto que si
se alimenta el amplificador con una pequea seal que sobrepase la especificacin del
mismo, aunque este tenga un buen punto de operacin seleccionado aproximadamente a
la mitad de la regin de saturacin que es el mejor punto donde podemos ubicar la
operacin de nuestro amplificador se obtendrn distorsiones indeseables en la seal de
salida.







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BIBLIOGRAFA
[1] Sedra & Smith. Circuitos Microelectrnicos, Quinta edicin. McGraw-Hill
Interamericana, 2006.
[2] Neamen Donald A. Microelectronics Circuit Analisys and Design, Fourth Edition,
McGraw-Hill, 2010.
[3] Siliconix aplication note 102.FET Biasing techniques.




















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ANEXOS

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