REPUBLICA BOLIVARIANA DE VENEZUELA

MINISTERIO DE EDUCACION Y DEPORTE

INSTITUTO UNIVERSITARIO POLITECNICO
SANTIAGO MARIO

CIRCUITOS DIGITALES Y MICROPROCESADORES

FLIP - FLOPS

ESQUEMA

TIPOS DE FLIP-FLOP
FLIP FLOPS SNCRONOS Y ASNCRONOS
CONSIDERACIN SOBRE SINCRONIZACIN FLIP-FLOP
FLIP-FLOP MAESTRO-ESCLAVO
ALMACENAMIENTO Y TRANSFERENCIA DE DATOS
NMEROS MOD2N, EJEMPLOS REPRESENTADOS GRFICAMENTE

QUE ES UN FLIP-FLOP?

Un Flip-Flop es un circuito electrnico, llamado tambin simplemente

biestable, que tiene dos estados estables. El Flip-Flop es un elemento
bsico de memoria que es capaz de almacenar un nmero binario
(bit), es decir, que permanece indefinidamente en uno de sus dos
estados posibles aunque haya desaparecido la seal de excitacin
que provoc su transicin al estado actual.
Siendo los Flip-Flop las unidades bsicas de todos los sistemas
secuenciales, existen cuatro tipos: el RS, el JK, el T y el D. Y los
ltimos tres se implementan del primero pudindose con
posterioridad con cualquiera de los resultados confeccionar
quienquiera de los restantes.
Todos pueden ser de dos tipos, a saber: Flip-Flop activado por nivel
(FF-AN) o bien Flip-Flop maestro-esclavo (FF-ME). El primero recibe su
nombre por actuar meramente con los "niveles" de amplitud 0-1, en
cambio el segundo son dos FF-AN combinados de tal manera que uno
"hace caso" al otro.

CIRCUITO FLIP-FLOP CON COMPUERTAS NOR

Se debe recordar que la salida de una compuerta NOR es 0 si
cualquier entrada es 1 y que la salida es 1 solamente cuando todas
las entradas sean 0. Como punto de partida asmase que la entrada
de puesta a uno (set) es 1 y que la entrada de puesta a 0 (reset) sea
0. Como la compuerta 2 tiene una entrada de 1, su salida Q debe ser
0, lo cual coloca ambas entradas de la compuerta 1 a 0 para tener la
salida Q como 1. Cuando la entrada de puesta a uno (set) vuelva a 0,
las salidas permanecern iguales ya que la salida Q permanece como
1, dejando una entrada de la compuerta 2 en 1. Esto causa que la
salida Q permanezca en 0 lo cual coloca ambas entradas de la
compuerta nmero 1 en 0 y as la salida Q es 1. De la misma manera
es posible demostrar que un 1 en la entrada de puesta a cero (reset)
cambia la salida Q a 0 y Q a 1. Cuando la entrada de puesta a cero
cambia a 0, las salidas no cambian.
Cuando se aplica un 1 a ambas entradas de puesta a uno y puesta a
cero ambas salidas Q y Q van a 0. Esta condicin viola el hecho de
que las salidas Q y Q son complementos entre si. En operacin
normal esta condicin debe evitarse asegurndose que no se aplica
un 1 a ambas entradas simultneamente.

Un flip-flop tiene dos entradas tiles. Cuando Q=1 y Q=0 estar en

el estado de puesta a uno (o estado 1). Cuando Q=0 y Q=1 estar
en el estado de puesta a cero (o estado 0). Las salidas Q y Q son
complementos entre si y se les trata como salidas normales y de
complemento respectivamente. El estado binario de un flip-flop se
toma como el valor de su salida normal.Bajo operacin normal, ambas
entradas permanecen en 0 a no ser que el estado del flip-flop haya
cambiado. La aplicacin de un 1 momentneo a la entrada de puesta
a uno causar que el flip-flop vaya a ese estado. La entrada de puesta
en uno debe volver a cero antes que se aplique un uno a la entrada
de puesta a cero. Un 1 momentneo aplicado a la entrada de puesta
a cero causar que el flip-flop vaya al estado de borrado (o puesta a
cero).
Cuando ambas entradas son inicialmente cero y se aplica un 1 a la
entrada de puesta a uno o se aplica un 1 a la entrada de puesta a
cero mientras que el flip-flop este borrado, quedaran las salidas sin
cambio. Cuando se aplica un 1 a ambas entradas de puesta a uno y
puesta a cero, ambas salidas irn a cero. Este estado es indefinido y
se evita normalmente. Si ambas salidas van a 0, el estado del flip-flop
es indeterminado y depende de aquella entrada que permanezca por
mayor tiempo en 1 antes de hacer la transicin a cero.

CIRCUITO FLIP-FLOP CON COMPUERTAS NAND

Opera con ambas entradas, normalmente en 1 a no ser que el estado
del flip-flop tenga que cambiarse. La aplicacin de un 0 momentneo
a la entrada de puesta a uno, causar que Q vaya a 1 y Q vaya a 0,
llevando el flip-flop al estado de puesta a uno. Despus que la
entrada de puesta a uno vuelva a 1, un 0 momentneo en la entrada
de puesta a cero causar la transicin al estado de borrado (clear).
Cuando ambas entradas vayan a 0, ambas salidas irn a 1; esta
condicin se evita en la operacin normal de un flip-flop.

FLIP-FLOPs POR NIVEL

FLIP-FLOP RS
Tiene tres entradas, S (de inicio), R (reinicio o borrado) y C (para
reloj). Tiene una salida Q, y a veces tambin una salida
complementada, la que se indica con un crculo en la otra terminal de
salida. Hay un pequeo tringulo en frente de la letra C, para
designar una entrada dinmica. El smbolo indicador dinmico denota
el echo de que el flip-flop responde a una transicin positiva ( de 0 a
1) de la seal de reloj.
Su unidad bsica (con compuertas NAND o NOR) se dibuja a
continuacin que, como acta por "niveles" de amplitud (0-1) recibe
el nombre de Flip-Flop RS activado por nivel (FF-RS-AN). Cuando no se
especifica este detalle es del tipo Flip-Flop RS maestro-esclavo (FFRS-ME). Sus ecuaciones y tabla de funcionamiento son
Q = S + q R*

RS=0

La operacin del flip-flop es como sigue. Si no hay una seal en la

entrada del reloj C, la salida del circuito no puede cambiar
independientemente de cules sean los valores de entrada de S y R.
Slo cuando la seal de reloj cambia de 0 a 1 puede la salida
afectarse de acuerdo con los valores de la entrada S y R. Si S = 1 y R
= 0 cuando C cambia de 0 a 1, la salida Q se inicia en 1. Si S = 0 y R
= 1 cuando C cambia de 0 a 1 la salida Q se reinicia o borra en 0. Si

tanto S como R son 0 durante la transicin de reloj, la salida no

cambia. Cuando tanto S como R son iguales a 1, la salida es
impredecible y puede ser 0 o 1 dependiendo de los retrasos internos
de tiempo que ocurran dentro del circuito.
El flip-flop bsico por si solo es un circuito secuencial asincrnico.
Agregando compuertas a las entradas de circuito bsico, puede
hacerse que el flip-flop responda a los niveles de entrada durante la
ocurrencia del reloj. El flip-flop RS temporizado mostrado en la
siguiente figura consiste en un flip-flop bsico NOR y dos compuertas
NAND. Las salidas de las dos compuertas AND permanecen en cero
mientras el pulso del reloj (abreviado en ingls CP) sea 0,
independientemente de los valores de entrada S y R se permite llegar
al flip-flop bsico. El estado de puesta a uno se logra con S=1, R=0 y
CP=1. Para cambiar el estado de puesta a cero (o borrado) las
entradas deben ser S=0, R=1 y CP=1. Con S=1 y R=1, la ocurrencia
de los pulsos de reloj causar que ambas salidas vayan
momentneamente a 0. Cuando quite el pulso, el estado del flip-flop
ser indeterminado, es decir, podra resultar cualquier estado,
dependiendo de si la entrada de puesta a uno o la de puesta a cero
del flip-flop bsico, permanezca el mayor tiempo, antes de la
transicin a 0 al final del pulso.

FLIP-FLOP RS TEMPORIZADO
Tiene tres entradas: S, R y CP. La entrada CP no se describe dentro
del recuadro debido a que se reconoce fcilmente por un pequeo
tringulo. El tringulo es un smbolo para el indicador dinmico y
denota el hecho que el flip-flop responde a una transicin del reloj de
entrada o flanco de subida de una seal de un nivel bajo (o binario) a
un nivel alto (1 binario). Las salidas del flip-flop se marcan con Q y Q
dentro del recuadro. Se le puede designar al flip-flop un nombre de
variable diferente aunque se escriba una Q dentro del recuadro. En
este caso la letra escogida para la variable del flip-flop se marca por
fuera del recuadro y a lo largo de la lnea de salida.
El estado del flip-flop se determina del valor de su salida normal Q. Si
se desea obtener el complemento de salida normal, no es necesario
usar un inversor ya que el valor complementado se obtiene
directamente de la salida Q.

La tabla caracterstica del flip-flop se muestra en la figura antes

presentada. Esta tabla resume la operacin del flip-flop en forma de
tabulado. Q es el estado binario del flip-flop en un tiempo dado
(refirindose al estado presente), las columnas S y R dan los valores
posibles de las entradas y Q(t + 1) es el estado del flip-flop despus
de la ocurrencia de un pulso de reloj (refirindose al siguiente
estado).
La ecuacin caracterstica de un flip-flop se deduce del mapa de la
figura antes mencionada. Esta ecuacin especifica el valor del
siguiente estado como una funcin del presente estado y de las
entradas. La ecuacin caracterstica de una expresin algebraica para
la informacin binaria de la tabla caracterstica. Los dos estados
indeterminados se marcan con una X en el mapa, ya que pueden
resultar como 1 o como 0. Sin embargo la relacin SR=0 debe
incluirse como parte de la ecuacin caracterstica para especificar
que S y R no pueden ser iguales a 1 simultneamente.

FLIP-FLOP JK
Un flip-flop JK es un refinamiento del flip-flop SR en el sentido que la
condicin indeterminada del tipo SR se define en el tipo JK. Las
entradas J y K se comportan como las entradas S y R para iniciar y
reinicia el flip-flop, respectivamente. Cuando las entradas J y K son
ambas iguales a 1, una transicin de reloj alterna las salidas del flipflop a su estado complementario.
Su unidad bsica se dibuja a continuacin que, como acta por
"niveles" de amplitud (0-1) recibe el nombre de Flip-Flop JK activado
por nivel (FF-JK-AN). Cuando no se especifica este detalle es del tipo
Flip-Flop JK maestro-esclavo (FF-JK-ME). Su ecuacin y tabla de
funcionamiento son
Q = J q* + K* q

Se da detalle de su confeccin lgica a partir del FF-RS-AN.

Y si simplificamos por ejemplo usando Veich-Karnaugh

R=Kq
S = J q*

FLIP-FLOP JK
Un flip-flop JK es un refinamiento del flip-flop RS ya que el estado
independiente del termino RS se define en el tipo JK. Las entradas J y
K se comportan como las entradas R y S para poner a uno o cero (set
o reset) al flip-flop (ntese que en el flip-flop JK la entrada J se usa
para la entrada de puesta a uno y la letra K para la entrada de puesta
a cero). Cuando ambas entradas se aplican a J y K simultneamente,
el flip-flop cambia a su estado de complemento, esto es, si Q=1
cambia a Q=0 y viceversa.

Un flip-flop sincronizado se muestra en la figura anterior. La salida Q

se aplica con K y CP a una compuerta AND de tal manera que el flipflop se ponga a cero (clear) durante un pulso de reloj solamente si Q
fue 1 previamente. De manera similar la salida Q se aplica a J y CP a
una compuerta AND de tal manera que el flip-flop se ponga a uno con
un pulso de reloj, solamente si Q fue 1 previamente.

FLIP-FLOP JK TEMPORIZADO
El flip-flop JK se comporta como un flip-flop RS excepto cuando J y K
sean ambos 1. Cuando J y K sean 1, el pulso de reloj se transmite a
travs de una compuerta AND solamente; aquella cuya entrada se
conecta a la salida del flip-flop la cual es al presente igual a 1. As, si
Q=1, la salida de la compuerta AND superior se convertir en 1 una
vez que se aplique un pulso de reloj y el flip-flop se ponga a cero. Si Q
=1 la salida de la compuerta AND se convierte en 1 y el flip-flop se
pone a uno. En cualquier caso, el estado de salida del flip-flop se
complementa.
Las entradas en el smbolo grfico para el flip-flop JK deben marcarse
con una J (debajo de Q) y K (debajo de Q). La ecuacin caracterstica
se da en la figura y se deduce del mapa de la tabla caracterstica.
Debido a la conexin de retroalimentacin del flip-flop JK, la seal CP
que permanece en 1 (mientras que J=K=1) causar transiciones
repetidas y continuas de las salidas despus que las salidas hayan
sido completadas. Para evitar esta operacin indeseable, los pulsos
de reloj deben de tener un tiempo de duracin que es menor que la
demora de propagacin a travs del flip-flop. Esta es una restriccin,
ya que la operacin del circuito depende del ancho de los pulsos. Por
esta razn los flip-flops JK nunca se construyen como se muestra en la
figura. La restriccin del ancho del pulso puede ser eliminada con un
maestro esclavo o una construccin activada por flanco de la manera
discutida en la siguiente seccin. El mismo razonamiento se aplica al
flip-flop T presentado a continuacin.

Flip-Flop T
El flip-flop T se obtiene del tipo JK cuando las entradas J y K se
conectan para proporcionar una entrada nica designada por T. El flipflop T, por lo tanto, tiene slo dos condiciones. Cuando T = 0 ( J = K =
0) una transicin de reloj no cambia el estado del flip-flop. Cuando T

= 1 (J = K = 1) una transicin de reloj complementa el estado del flipflop.

Su unidad bsica se dibuja a continuacin que, como acta por
"niveles" de amplitud (0-1) recibe el nombre de Flip-Flop T activado
por nivel (FF-T-AN). Cuando no se especifica este detalle es del tipo
Flip-Flop T maestro-esclavo (FF-T-ME). Su ecuacin y tabla de
funcionamiento son
qQ = T

A partir del FF-RS-AN puede disearse este FF-T-AN siguiendo los

pasos mostrados anteriormente, pero no tiene sentido ya que al ser
activado por nivel no tiene utilidad.

FLIP-FLOP D
El flip-flop D (datos) es una ligera modificacin del flip-flop SR. Un flipflop SR se convierte a un flip-flop D insertando un inversor entre S y R
y asignando el smbolo D a la entrada nica. La entrada D se muestra
durante la ocurrencia de uan transicin de reloj de 0 a 1. Si D = 1, la
salida del flip-flop va al estado 1, pero si D = 0, la salida del flip-flop
va a el estado 0.
Su unidad bsica se dibuja a continuacin que, como acta por
"niveles" de amplitud (0-1) recibe el nombre de Flip-Flop D activado
por nivel (FF-D-AN). Cuando no se especifica este detalle es del tipo
Flip-Flop D maestro-esclavo (FF-D-ME) comnmente denominado
tambin Cerrojo Latch. Su ecuacin y tabla de funcionamiento son

Q=D

El flip-flop D mostrado en la figura anterior es una modificacin del

flip-flop RS sincronizado. Las compuertas NAND 1 y 2 forman el flipflop bsico y las compuertas 3 y 4 las modifican para conformar el
flip-flop RS sincronizado. La entrada D va directamente a la entrada S
y su complemento se aplica a la entrada R a travs de la compuerta
5. Mientras que el pulso de reloj de entrada sea un 0, las compuertas
3 y 4 tienen un 1 en sus salidas, independientemente del valor de las
otras entradas. Esto esta de acuerdo a los requisitos de que las dos
entradas del flip-flop bsico NAND permanezcan inicialmente en el
nivel de 1
La entrada D se comprueba durante la ocurrencia del pulso de reloj.
Si es 1, la salida de la compuerta 3 va a 0, cambiando el flip-flop al
estado de puesta a uno (a no ser que ya este en ese estado). Si en 0,
la salida de la compuerta 4 va a 0, cambiando el flip-flop al estado de
borrado.
FLIP-FLOP D TEMPORIZADO
El flip-flop tipo D recibe su nombre por la habilidad de transmitir
"datos" a un flip-flop. Es bsicamente un flip-flop RS con un inversor
en la entrada R. el inversor agregado reduce el numero de entradas
de dos a uno. Este tipo de flip-flop se llama algunas veces bloqueador
D con compuertas o flip-flop de bloqueo. La entrada CP se le da a
menudo la designacin variable G (de gate) para indicar que esta
entrada esta habilita el flip-flop de bloqueo para hacer posible que los
datos entren al mismo.

El smbolo para el flip-flop D sincronizado se muestra en la figura. La

tabla caracterstica se lista en la parte (c) y la ecuacin caracterstica
se lista en la parte (d). la ecuacin caracterstica muestra que el
siguiente estado del flip-flop es igual a la entrada D y es
independiente del valor del presente estado.

FLIP-FLOP MAESTRO-ESCLAVO
Todos los cuatro FF-AN pueden implementarse siguiendo las rdenes
de un FF-D-AN a su entrada como muestra el dibujo esquemtico. El
FF-D hace de puerta (Cerrojo). Cada pulso en el clock har que la
seal entre al sistema (como salida del FF-D-AN) y salga la misma a la
salida final respetando la tabla de verdad del FF esclavo. As, si el
esclavo es un FF-X-AN, todo el conjunto se comporta como un FF-X-ME
aqu X puede ser un FF o bien tambin un sistema secuencial
complejo.

Flip-Flop Latch
Los Latchs y Flip flops son los bloques de construccin bsicos de la
mayora de los circuitos secuenciales. Los sistemas digitales tpicos
hacen uso de latch y flip flop que son dispositivos preencapsulados,
especificados funcionalmente en un circuito integrado estndar. En
ambientes de diseo ASIC son por lo regular celdas predefinidas,
especificadas por el vendedor de ASIC, Sin embargo, Dentro de un CI
o ASIC un latch o flip-flop son diseados tpicamente como si fuera un
circuito secuencial de Retroalimentacin que utiliza compuertas
lgicas individuales y lazos de Retroalimentacin.

Todos los diseadores Digitales utilizan el nombre de elemento

biestable o flip-flop para un dispositivo secuencial que normalmente
muestra sus entradas y cambia sus salidas solamente en ocasiones
determinadas por una seal de un reloj.
Normalmente se utiliza el nombre de latch para un dispositivo
secuencial q monitorea todas sus entradas continuamente y modifica
sus salidas en cualquier momento, de manera independiente de una
seal de reloj.
Un latch puede almacenar un bit de informacin. Los latches se
agrupan en mltiples, algunos de los cuales tienen nombres
especiales, como por ejemplo el 'latch quad, puede almacenar cuatro
bits y el 'latch octal' (ocho bits). Los latchs son dispositivos biestables
que no tienen entrada de reloj y cambian el estado de salida solo en
respuesta a datos de entrada, mientras que los flip-flops cuando
tienen data de entrada cambian el estado de salida en respuesta a
una entrada de reloj.
Se darn a conocer los tipos ms comunes de latch y flip-flops en la
subseccin siguiente:

LATCH S-R
Est basado en compuertas Nor y posee 2 entradas S y R, y 2 salidas
etiquetadas como Q y QN, Donde QN es Normalmente el
complemento de Q, la seal QN se representa como Q o Q_L.
Si tanto S como R son 0, el circuito se comporta como el elemento
biestable. Y tendremos 2 lazos de retroalimentacin que retienen 1 o
2 estados lgicos, tanto S como R pueden ser asertivas para forzar al
lazo de retroalimentacin de un estado deseado. S establece la salida
de Q a 1, y R establece o limpia la salida de Q a 0, despus que la
entrada S o R es negada el latch permanece en el estado el cual fue
forzado.
Aqu se muestra un latch S-R con compuerta NOR con la tabla de la
funcin.

temporizacion para un latch S-R.

LATCH CON COMPUERTA NAND

El circuito FF se puede construir a partir de 2 compuertas NAND o de
2 compuertas NORD. En la presente figura se muestra la compuerta
NAND y su explicacin.

Las 2 compuertas NAND estn cruzadas y acopladas entre si de

manera que la salida de la compuerta NAND-1 esta conectada a una
de las entradas de la compuerta NAND-2 y viceversa. Las salidas de
las compuertas son las salidas de latch, bajo condiciones normales,
estas salidas siempre sern inversas entre si.

Hay 2 entradas en el latch: La entrada SET es la que establece Q al

estado 1; la entrada borrar es la entrada que borra Q al estado 0.
Las entradas SET y BORRAR siempre se encuentran en el estado ALTO
y una de ellas ser pulsado cuando se desee cambiar las salidas del
latch, en efecto, lo que tenemos es el estado en bajo en la salida
NAND-1 que produce un nivel alto en la salida NAND-2, la que a su
vez mantiene la salida NAND-1 en estado bajo.

Aqu se muestra un cuadro con los Flip-flops ms usados o ms

comunes.

FLIP-FLOP ASNCRONOS
Se puede construir un contador asncrono usando flip-flops JK
sincronizados, a continuacin se mostraran 3 flip flops JK principalsecundario conectados en cascada, el reloj del sistema, una onda
cuadrada. Cuando se utiliza la salida de un flip flop como entrada del
reloj para el flip-flop siguiente, se dice que el contador es asncrono.

El flip-flop A debe cambiar de estado ante que dispare al flip-flop b y

el flip-flop B debe cambiar de estado antes de dispararse al flip-flop c.
Los disparos se propagan a travs de los flip-flops como una
ondulacin en el agua, a causa de esto, el tiempo de retarde de
propagacin total es la suma de los retardos individuales. La forma de
onda dada se representa en la figura anterior y muestra la accin del
contador cuando se aplican los impulsos de reloj, si suponemos que
el que los flip-flops estn inicialmente en el estado 0, para producir
una salida 0, si es considerado que A es el BIT menos significativo y C
el BIT mas significativo se puede decir que el contenido del contador
es BCA=000.
Cada ves que haya una transicin negativa del reloj, el flip-flop
cambiara de estado. As, en el punto a de la lnea de tiempo. A pasa al
estado Alto, en el punto B pasa al estado Bajo y en C vuelve al estado
Alto. Puesto que A acta como reloj para B, cada vez que la forma de
onda en A esta en nivel Bajo, el flip-flop B basculara.

FLIP-FLOP SNCRONOS
FLIP-FLOP SNCRONOS POR NIVEL
Es esta una de las dos modalidades del sincronismo utilizadas para
activar los biestables, es decir, para que la informacin presente en
las entradas produzca efectos a la salida. Para que esto ocurra, en
este tipo de biestable, es necesario que la seal de reloj se encuentre
a nivel alto.
Los cambios que se produzcan en las entradas de
informacin, mientras dicha seal permanezca en este estado, se

reflejaran en la salida.
De los tres casos que vamos a exponer
solamente el de tipo D se encuentra disponible en catalogo.

FLIP-FLOP SNCRONO R-S ACTIVADO POR NIVEL

La forma ms elemental de construir un circuito R-S sncrono consiste
en colocar dos puertas AND a la entrada de un R-S Asncrono,.
Mientras la seal de reloj permanece en nivel bajo, el valor de las
entradas no produce ningn efecto sobre las salidas. Esta seal en
nivel alto se convierte en una llave que permite el paso de la
informacin.

FLI--FLOP SNCRONO J-K ACTIVADO POR NIVEL

Se construye de la misma forma de los R-S, es decir, colocando un par
de puertas AND a la entrada de un circuito Asncrono.
FLIP-FLOP SNCRONO D ACTIVADO POR NIVEL
Este dispositivo posee una entrada de datos (D), otra de reloj (C) y
dos salidas complementarias (Q y Q). Su caracterstica fundamental
reside en que el valor de la salida Q es igual que el de la entrada D
siempre y cuando la seal de reloj este activa (nivel 1). Cuando la
seal de reloj pasa a inactive (nivel 0), el biestable queda enclavado
con la informacin que tuviera en ese momento. Comercialmente es
posible encontrar biestables D cuyo nivel activo es el cero (0). A este
tipo de biestable se le conoce tambin con el nombre de LATCH o
cerrojo, y existe una gran variedad de circuitos integrados disponibles
en catalogo. En el diagrama de tiempo o cronograma se muestra, la
relacin entre las seales de reloj, de datos y salidas.

FLIP-FLOP SNCRONOS ACTIVADOS POR FLANCO

Como hemos comprobado en los biestables activados por nivel los
cambios producidos en las entradas, mientras permanece la seal de
reloj en nivel activo, se reflejan en la salida. Esta forma de
funcionamiento puede ocasionar problemas cuando la conmutacin
en las seales de entradas se realiza con una frecuencia elevada.
Reducir el tiempo de duracin del nivel activo no es una solucin

suficiente, ya que este, por otra parte, debe ser lo suficientemente

largo como para permitir la conmutacin de los dispositivos ms
lentos que forman parte del sistema.
Los FLIP-FLOPS integrados adoptan algunas de las dos soluciones que
se describen a continuacin:
Configuracin EDGE-TRIGGERED.
Configuracin MASTER-SLAVE
FLIP-FLOP SNCRONO J-K ACTIVADO POR FLANCO

La mayor parte de los Biestables J.-K comerciales activados por

flanco, de la misma manera que los Flip-Flop tipo D, son del tipo
edge-triggered; sin embargo, para ilustrar este apartado hemos
elegido un circuito Master-Slave, con el fin de proporcionar una visin
completa de todas las formas de disparo.
Este circuito posee dos entradas de datos (J-K), y una entrada de reloj,
independiente para cada biestable. Las salidas son complementarias.
Los datos de las entradas son procesados despus de un impulso
completo de reloj. Mientras este permanece en nivel bajo el Slave
esta incomunicado del Master. En la transicin positiva de reloj los
datos de J y K se transfieren al master. En la transicin negativa del
reloj la informacin del Master pasa al Slave. Los estados lgicos de
las entradas J y K debe mantenerse constantes mientras la seal de
reloj permanece en nivel alto. Los datos se transfieren a la salida en
el flanco de bajada de la seal de Reloj. Aplicando un nivel bajo a la
entrada clear (clr) la salida Q se pondr a nivel bajo,
independientemente del valor de las otras entradas.
Cuando las dos entradas J y K estn en nivel bajo y se aplica un
impulso de reloj, las salidas permanecern con el valor que tuvieran
anteriormente. Los valores Q0 y Quo de la tabla indican el estado de
la salida anterior a la aplicacin del impulso de la seal de reloj. El
estado de TOGGLE quiere decir que las salidas tomaran el valor
complementario al que tuvieran previamente cada vez que aparezca
un impulso de reloj. Para ello es necesario que las entradas J y K se
encuentren en nivel alto.

CONSIDERACIONES SOBRE LA SINCRONIZACIN FLIP-FLOP

Los fabricantes de flip-flop de CI especificaran varios parmetros y

caractersticas importantes de sincronizacin que debern ser
consideradas antes de utilizar un FF en cualquier aplicacin de
circuitos.
Los tiempos de establecimiento y retensin ya se han analizado, en
las hojas de datos de CI que incluyen los fabricantes siempre se
especifican los valores mnimos. Siempre que una seal va a cambiar
el estado de una salida del FF existe un retardo, desde el instante que
se aplica la seal hasta el momento en el que la salida hace su
cambio.

Frecuencia mxima de sincronizacin

Es la frecuencia mayor que se puede aplicar a la entrada CLK de un
FF para que el disparo sea aun confiable, los valores de Fmax se
encuentran en intervalos de 20 a 35 Mhz, y luego se especifica a
Fmax mnimo como 20 Mhz, lo que se quiere decir es que, no se
puede garantizar que el FF7470 colocado en un circuito opere arriba
de 20 Mhz.
Tiempo en Alto y en Bajo de los pulsos del reloj
El fabricante tambin especificara el tiempo mnimo que debe
permanecer la seal CLK en Bajo antes de pasar a Alto, el tiempo
mnimo de CLK se debe mantener en Alto antes que retorne a Bajo, si
no se cumple estos requisitos mnimo de tiempo puede dar como
resultado disparos no confiables
Ancho de pulso Asncrono Activo
El fabricante especificara el tiempo mnimo que una entrada PRESET
o CLEAR debe continuar en su estado activo, con el fin de establecer
o limpiar la confiabilidad del FF.
Tiempo de transicin de reloj
Para lograr disparos confiables, los tiempos de transicin de las
formas de onda de reloj se deben mantener muy cortos, si la seal de
reloj toma mucho tiempo para hacer la transicin de un nivel a otro,

el FF puede disparar errticamente o no disparar en absoluto,

normalmente los fabricantes no listan un requisito de tiempo de
transicin mximo para cada FF, en circuitos integrados, suele
proporcionarse como un requisito general para todos los CIs dentro de
una familia lgica determinada.
Circuitos Integrados Reales
Como ejemplo practico de estos parmetros de sincronizacin se
representaran varios FF reales en circuitos integrados reales:
7474 flip-flop d
Doble disparo por el borde (TTL estndar)
74ls112 flip-flop J-K Doble disparo por el borde (baja potencia)
74c74 7474 flip-flop d
Doble disparo por el borde (CMOS
de compuerta metlica)
74HC112 flip-flop J-K Doble disparo por el borde (CMOS de
alta velocidad)

ALMACENAMIENTO Y TRANSFERENCIA DE
DATOS
El uso mas comn de los flip-flops es el almacenamiento de datos,
estos datos pueden representar valores numricos, por lo general
estos datos se almacenan en grupos de flip-flop llamados registro, la
trasferencia de datos es la operacin es la operacin mas usada en
los datos almacenados en los FF, esta aplicacin implica la
transferencia de datos entre un FF y otro.

Las operaciones retransferencia que se muestran son ejemplos de

trasferencia sincronas, puesto que el control sncrono y las entradas
CLK se usan para realizar la transferencia, tambin se pueden llevar a
cabo usando las entradas asncronas de un FF.
Transferencia de Datos paralela
para este tipo de transferencia se usa flip-flop tipo D, el registro X
consta de los flip-flops X1, X2, X3, el registro Y de los flip-flops Y1, Y2,
Y3, en la aplicacin de la PTN de pulso de transferencia, el nivel
almacenado en X1 se transfiere a Y1, X2, a Y2 y X3 a Y3. La
transferencia del contenido del registro X al registro Y es sincrona, o
tambin transferencia paralela. Y se muestra en la figura:

Transferencia de datos en serie

En esta configuracin de registro de desplazamiento es necesario que

los flip-flops tengan un requisito de tiempo de retencin muy corto,
porque hay veces que las entradas J y K se encuentran cambiando
aproximadamente al mismo tiempo que la transicin CLK.
Se debe implementar un registro de desplazamiento usando flip-flops
disparados por el borde que tengan un valor menor que un retardo de
propagacin de CLK a la salida, ese ltimo requisito lo satisfacen
fcilmente la mayora de los flip-flops modernos disparados por el
borde.

Transferencia paralela versus en serie

En la transferencia en paralelo la informacin se transfiere
simultneamente en el evento de un pulso nico del comando de
transferencia sin importar cuantos bits se transfieren, en la
transferencia en serie la transferencia completa de N bits de
informacin requiere N pulsos de reloj, entonces se concluye que la
transferencia en paralelo es mucho mas rpida que la de serie usando
registros de desplazamiento.

En la transferencia en paralelo la salida de cada FF en el registro X

esta conectada a una entrada correspondiente del FF en el registro, y
en la transferencia en serie, solo el ltimo registro en el FF en el
registro X esta conectada al registro. Y se concluye que en la
transferencia en paralelo se requieren ms interconexiones entre el
registro (x) y el registro receptor (y) que en la transferencia en serie.

CONTADORES CON NMEROS MOD2N

Este contador asncrono bsico esta limitado a nmeros MOD que son
iguales a 2 donde N es el nmero de flip-flops. En realidad, este valor
es el numero MOD mximo que se puede obtener usando N flip-flop.
El contador bsico se puede modificar para producir nmeros MOD
menores que 2, permitiendo que el contador emita estados que
normalmente son parte de la secuencia de conteo. Uno de los
mtodos ms comunes para hacer esto es mostrando un contador de
3 bits sin tomar en cuenta las compuertas NAND, se ve que el
contador es un MOD-8 binario que contara en secuencia de 000 a
111.

La salida de la compuerta NAND esta conectada a las entradas

asncronas CLEAR de cada Flip-flop, mientras que la salida de la
compuerta NAND sea alta. No tendr efecto en el contado. Sin
embargo, cuando pasa a baja borrara todos los flip-flops, de tal
forma que el contador pasa al estado 000.

Las entradas a las compuertas NAND son las salidas de los flipflops B y C, y por ende la salida de la compuerta NAND pasara a
BAJO cuando B=c=1, esto suceder cuando el contador pasa de
101 a 110 en la TPN del pulso de entrada 6.

Aunque el contador pasa al estado 110, permace all durante unos

nanosegundos antes de reciclarse a 000, este contador omite 110 y
111 de tal forma que pasa por 6 estados diferentes, por lo que
deducimos que se trata de un contador MOD-6.
Se necesita un contador que cuente el nmero de elementos
que pasan por una banda transportadora, se utiliza una
combinacin de una foto celda y una fuente emisora de luz,
para generar un solo pulso cada vez que un elemento cruza su
trayectoria. El contador debe poder contar hasta mil elementos.
Cuantos FF se requieren?
Solucin:

Es fcil determinar que valor de N se necesita para que 2 1000.

Dado que 29-512,9 FF no sern suficientes. 210- 1024, as 10 FF
producirn un contador que podra contar hasta 1111111111 2 =
102310 , por tanto debemos usar 10 FF, podramos emplear mas de 10
pero, esto constituira un desperdicio de FF. Ya que ningn FF despus
del dcimo ser complementado.